DE102021128542A1

DE102021128542A1 - Gate-treiberschaltung und diese aufweisende anzeigeeinrichtung

Info

Publication number: DE102021128542A1
Application number: DE102021128542.9A
Authority: DE
Inventors: Minkyu Chang; Miyoung Son; HongJae Shin
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2020-12-31
Filing date: 2021-11-03
Publication date: 2022-06-30
Also published as: CN114765019B; US20220208104A1; KR20220096587A; CN114765019A; US11574598B2; KR102637299B1

Abstract

Es wird eine Gate-Treiberschaltung (13) mit reduzierter Größe und eine die Gate-Treiberschaltung (13) aufweisende Anzeigeeinrichtung (1) vorgestellt. Die Gate-Treiberschaltung (13) enthält eine Mehrzahl von Stufenschaltungen (ST(1), ..., ST(n)). Jede Stufenschaltung liefert ein Gate-Signal an jede der Gate-Leitungen (15), die in einem Anzeigepanel (10) angeordnet sind, und umfasst einen M-Knoten (M), einen Q-Knoten (Q), einen QH-Knoten (QH) und einen QB-Knoten (QB). Jede Stufenschaltung enthält ein Gate-Signal-Ausgabemodul (514), das so konfiguriert ist, dass es auf der Grundlage eines Spannungspegels des Q-Knotens (Q) oder eines Spannungspegels des QB-Knotens (QB) arbeitet, um erste bis j-te Gate-Signale (SCOUT(i), SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3)) auf der Grundlage der ersten bis j-ten Abtasttaktsignale (SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3)) oder einer ersten Niederpotential-Spannung (GVSS1) auszugeben.

Description

Feld
Die vorliegende Offenbarung bezieht sich auf eine Gate-Treiberschaltung mit reduzierter Größe und eine diese aufweisende Anzeigeeinrichtung.
Beschreibung der artverwandten Technik
In letzter Zeit wird eine Anzeigeeinrichtung, die ein flaches Anzeigepanel verwendet, wie eine Flüssigkristall-Anzeigeeinrichtung, eine organische lichtemittierende Anzeigeeinrichtung, eine Anzeigeeinrichtung mit Leuchtdioden und eine elektrische elektrophoretische Anzeigeeinrichtung viel benutzt.
Eine Anzeigeeinrichtung kann ein Pixel mit einem lichtemittierenden Element und einer Pixelschaltung zur Ansteuerung des lichtemittierenden Elements enthalten. Die Pixelschaltung enthält beispielsweise einen Treibertransistor, der einen durch das lichtemittierende Element fließenden Treiberstrom steuert, und mindestens einen Schalttransistor, der eine Gate-Source-Spannung des Treibertransistors entsprechend einem Gate-Signal steuert (oder programmiert). Der Schalttransistor der Pixelschaltung kann auf der Grundlage des Gate-Signals geschaltet werden, das von einer Gate-Treiberschaltung ausgegeben wird, die auf einem Substrat eines Anzeigepanels angeordnet ist.
Die Anzeigeeinrichtung umfasst einen Anzeigebereich, in dem ein Bild angezeigt wird, und einen Nicht-Anzeigebereich, in dem ein Bild nicht angezeigt wird. Wenn die Größe des Nicht-Anzeigebereichs abnimmt, nimmt die Größe eines Randbereichs oder eines Einfassungsbereichs einer Anzeigeeinrichtung ab, während die Größe des Anzeigebereichs zunimmt.
ÜBERBLICK
Eine Gate-Treiberschaltung ist in dem Nicht-Anzeigebereich der Anzeigeeinrichtung angeordnet. Wenn die Größe der Gate-Treiberschaltung abnimmt, nimmt die Größe des Anzeigebereichs zu.
Die Gate-Treiberschaltung umfasst eine Mehrzahl von Stufenschaltungen. Jede Stufenschaltung umfasst eine Mehrzahl von Transistoren zur Erzeugung eines Gate-Signals. Wenn die Anzahl der Transistoren in jeder Stufenschaltung zunimmt, nimmt die Größe der Stufenschaltung und damit auch die Größe der Gate-Treiberschaltung zu. Um die Größe der Gate-Treiberschaltung zu verringern und die Größe der Anzeigefläche zu vergrößern, ist es daher notwendig, die Anzahl der Transistoren in jeder Stufenschaltung zu verringern.
Außerdem ändern sich mit zunehmender Anzahl von Schaltvorgängen eines Transistors, der in jeder Stufenschaltung enthalten ist, die Eigenschaften des Transistors, z. B. die Größe seiner Schwellenspannung. Wenn sich die Höhe der Schwellenspannung ändert, kommt es zu einem Spannungsabfall an einem Kontrollknoten, so dass der Transistor nicht in einem vollständig ausgeschalteten Zustand gehalten wird. Daher tritt während des Betriebs der Gate-Treiberschaltung in jeder Stufenschaltung ein Leck-Strom auf. Wenn ein Gate-Signal aufgrund des Leck-Stroms nicht normal ausgegeben wird, verschlechtert sich die Bildqualität der Anzeigeeinrichtung.
Die vorliegende Offenbarung bietet Ausführungsformen zur Lösung des oben beschriebenen technischen Problems.
Ein Zweck der vorliegenden Offenbarung ist es, eine Gate-Treiberschaltung mit einer reduzierten Größe, aufgrund einer Verringerung der eine Stufenschaltung bildenden Anzahl von Transistoren, und der mit den Transistoren verbunden Anzahl von Leitungen, bereitzustellen, sowie eine Anzeigeeinrichtung bereitzustellen, die diese enthält und deren Anzeigefläche vergrößert ist.
Ein weiterer Zweck der vorliegenden Offenbarung ist es eine Gate-Treiberschaltung mit verbesserter Haltbarkeit und Zuverlässigkeit bereitzustellen, bei der die Spannungsbelastung eines in einer Stufenschaltung enthaltenen Transistors gesenkt wird, um die Lebensdauer des Transistors zu verlängern, sowie einer Anzeigeeinrichtung bereitzustellen, die diese enthält.
Die Zwecke gemäß der vorliegenden Offenbarung sind nicht auf den oben genannten Zweck beschränkt. Andere Zwecke und Vorteile gemäß der vorliegenden Offenbarung, die nicht erwähnt werden, können auf der Grundlage der folgenden Beschreibungen verstanden werden und können auf der Grundlage von Ausführungsformen gemäß der vorliegenden Offenbarung klarer verstanden werden. Ferner wird leicht verstanden werden, dass die Zwecke und Vorteile gemäß der vorliegenden Offenbarung unter Verwendung von in den Ansprüchen gezeigten Mitteln und Kombinationen davon realisiert werden können.
Verschiedene Ausführungsformen der vorliegenden Offenbarung stellen eine Gate-Treiberschaltung nach Anspruch 1 bereit. Weitere Ausführungsformen sind in den abhängigen Ansprüchen beschrieben. Eine Gate-Treiberschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung kann jeder Gate-Leitung (einer Mehrzahl von Gate-Leitungen) ein Gate-Signal zuführen und kann eine Mehrzahl von Stufenschaltungen umfassen, die jeweils einen M-Knoten, einen Q-Knoten, einen QH-Knoten und einen QB-Knoten enthalten. Jede Stufenschaltung kann das Gate-Signal an eine entsprechende Gate-Leitung liefern.
In einer Ausführungsform der vorliegenden Offenbarung enthält jede Stufenschaltung einen Leitungs-Selektor, einen Q-Knoten-Controller, einen Q-Knoten- und QH-Knoten-Stabilisator, einen Inverter, einen QB-Knoten-Stabilisator, ein Übertrags-Signal-Ausgabemodul und ein Gate-Signal-Ausgabemodul. In einer Ausführungsform der vorliegenden Offenbarung enthält jede Stufenschaltung außerdem eine Q-Knoten-Bootstrap-Schaltung. In einer Ausführungsform umfasst die Q-Knoten-Bootstrap-Schaltung mindestens einen Kondensator.
Als Reaktion auf einen Eingang eines Leitungsabtast-Vorbereitungssignals lädt der Leitungs-Selektor den M-Knoten auf der Grundlage eines vorderen Übertrags-Signals auf. Als Reaktion auf einen Eingang eines Rücksetz-Signals lädt der Leitungs-Selektor den Q-Knoten auf einen Pegel einer ersten Hochpotential-Spannung. Als Reaktion auf einen Eingang eines Panel-Ein-Signals entlädt der Leitungs-Selektor den Q-Knoten auf einen Pegel einer dritten Niederpotential-Spannung.
Als Reaktion auf einen Eingang des vorderen Übertrags-Signals lädt der Q-Knoten-Controller den Q-Knoten auf den Pegel der ersten Hochpotential-Spannung. Als Reaktion auf einen Eingang eines hinteren Übertrags-Signals entlädt der Q-Knoten-Controller den Q-Knoten auf den Pegel der dritten Niederpotential-Spannung.
Der Q-Knoten- und QH-Knoten-Stabilisator entlädt den Q-Knoten und den QH-Knoten auf den Pegel der dritten Niederpotential-Spannung, wenn der QB-Knoten auf einen Pegel der zweiten Hochpotential-Spannung geladen ist.
Der Inverter ändert einen Spannungspegel des QB-Knotens auf der Grundlage eines Spannungspegels des Q-Knotens.
Der QB-Knoten-Stabilisator entlädt den QB-Knoten auf den Pegel der dritten Niederpotential-Spannung als Reaktion auf einen Eingang des hinteren Übertrags-Signals, auf einen Eingang des Rücksetz-Signals und auf eine geladene Spannung des M-Knotens.
Das Übertrags-Signal-Ausgabemodul arbeitet auf der Grundlage eines Spannungspegels des Q-Knotens oder eines Spannungspegels des QB-Knotens, um ein Übertrags-Signal auf der Grundlage eines Übertrags-Taktsignals oder des Pegels der dritten Niederpotential-Spannung auszugeben.
Das Gate-Signal-Ausgabemodul arbeitet auf der Grundlage eines Spannungspegels des Q-Knotens oder eines Spannungspegels des QB-Knotens, um erste bis j-te Gate-Signale auf der Grundlage von ersten bis j-ten Abtasttaktsignalen oder einer ersten Niederpotential-Spannung auszugeben.
Ferner enthält eine Anzeigeeinrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung ein Anzeigepanel mit jeweils an Schnittpunkten zwischen Gate-Leitungen und Daten-Leitungen angeordneten Subpixeln, eine Gate-Treiberschaltung zum Zuführen eines Abtastsignals zu jeder Gate-Leitung, eine Daten-Treiberschaltung zum Zuführen einer Datenspannung zu jeder Daten-Leitung und eine Timing-Steuerung, die ein Funktions-Timing sowohl der Gate-Treiberschaltung als auch der Daten-Treiberschaltung steuert.
In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Treiberschaltung jeder Gate-Leitung ein Gate-Signal zuführen und kann eine Mehrzahl von Stufenschaltungen enthalten, die jeweils einen M-Knoten, einen Q-Knoten, einen QH-Knoten und einen QB-Knoten umfassen.
In einer Ausführungsform der vorliegenden Offenbarung enthält jede Stufenschaltung einen Leitungs-Selektor, einen Q-Knoten-Controller, einen Q-Knoten- und QH-Knoten-Stabilisator, einen Inverter, einen QB-Knoten-Stabilisator, ein Übertrags-Signal-Ausgabemodul und ein Gate-Signal-Ausgabemodul. In einer Ausführungsform der vorliegenden Offenbarung enthält jede Stufenschaltung außerdem eine Q-Knoten-Bootstrap-Schaltung. In einer Ausführungsform umfasst die Q-Knoten-Bootstrap-Schaltung mindestens einen Kondensator.
Als Reaktion auf einen Eingang eines Leitungsabtast-Vorbereitungssignals lädt der Leitungs-Selektor den M-Knoten auf der Grundlage eines vorderen Übertrags-Signals auf. Als Reaktion auf einen Eingang eines Rücksetz-Signals lädt der Leitungs-Selektor den Q-Knoten auf einen Pegel einer ersten Hochpotential-Spannung auf. Als Reaktion auf einen Eingang eines Panel-Ein-Signals entlädt der Leitungs-Selektor den Q-Knoten auf einen Pegel einer dritten Niederpotential-Spannung.
Als Reaktion auf einen Eingang des vorderen Übertrags-Signals lädt der Q-Knoten-Controller den Q-Knoten auf den Pegel der ersten Hochpotential-Spannung. Als Reaktion auf einen Eingang eines hinteren Übertrags-Signals entlädt der Q-Knoten-Controller den Q-Knoten auf den Pegel der dritten Niederpotential-Spannung.
Der Q-Knoten- und QH-Knoten-Stabilisator entlädt den Q-Knoten und den QH-Knoten auf den Pegel der dritten Niederpotential-Spannung, wenn der QB-Knoten auf einen Pegel der zweiten Hochpotential-Spannung aufgeladen ist.
Der Inverter ändert einen Spannungspegel des QB-Knotens auf der Grundlage eines Spannungspegels des Q-Knotens.
Der QB-Knoten-Stabilisator entlädt den QB-Knoten auf den Pegel der dritten Niederpotential-Spannung als Reaktion auf einen Eingang des hinteren Übertrags-Signals, auf einen Eingang des Rücksetz-Signals und auf eine geladene Spannung des M-Knotens.
Das Übertrags-Signal-Ausgabemodul arbeitet auf der Grundlage eines Spannungspegels des Q-Knotens oder eines Spannungspegels des QB-Knotens, um ein Übertrags-Signal auf der Grundlage eines Übertrags-Taktsignals oder des Pegels der dritten Niederpotential-Spannung auszugeben.
Das Gate-Signal-Ausgabemodul arbeitet auf der Grundlage eines Spannungspegels des Q-Knotens oder eines Spannungspegels des QB-Knotens, um erste bis j-te Gate-Signale auf der Grundlage von ersten bis j-ten Abtasttaktsignalen oder einer ersten Niederpotential-Spannung auszugeben.
Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Anzahl der Transistoren, die die Stufenschaltung der Gate-Treiberschaltung bilden, und die Anzahl der mit den Transistoren verbundenen Leitungen reduziert werden, während ein stabiler Betrieb der Gate-Treiberschaltung gewährleistet werden kann. Wenn die Anzahl der Transistoren, die die Stufenschaltung bilden, abnimmt, verringert sich die Größe der Gate-Treiberschaltung, und somit vergrößert sich die Größe des Anzeigebereichs der Anzeigeeinrichtung. Außerdem werden Struktur und Ausgestaltung der Stufenschaltung durch die Verringerung der Anzahl der die Stufenschaltung bildende Transistoren, einfacher.
Ferner kann gemäß einer Ausführungsform der vorliegenden Offenbarung die Größe der Eingangsspannung für den in der Stufenschaltung enthaltenen Transistor auf der Grundlage der Betriebszeitdauer der Anzeigeeinrichtung angepasst werden. Daher kann die Spannungsbelastung des Transistors verringert und somit die Lebensdauer des Transistors verlängert werden. Dementsprechend kann die Haltbarkeit sowohl der Gate-Treiberschaltung als auch der Anzeigeeinrichtung verbessert werden, und die Betriebszuverlässigkeit sowohl der Gate-Treiberschaltung als auch der Anzeigeeinrichtung kann verbessert werden.
Die Wirkungen der vorliegenden Offenbarung sind nicht auf die oben erwähnten Wirkungen beschränkt, und andere, nicht erwähnte Wirkungen werden von Fachleuten aus den folgenden Beschreibungen klar verstanden werden.
Figurenliste

1 ist ein Blockdiagramm, das eine Konfiguration einer Anzeigeeinrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
2 zeigt eine Konfiguration eines Subpixel-Arrays, das in einem Anzeigepanel gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten ist.
3 zeigt eine Konfiguration einer Subpixel-Schaltung und eine Verbindungsstruktur zwischen einem Timing-Controller, einer Daten-Treiberschaltung und einem Subpixel gemäß einer Ausführungsform der vorliegenden Offenbarung.
4 zeigt eine Konfiguration einer Mehrzahl von Stufenschaltungen, die in einer Gate-Treiberschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten sind.
5 ist ein Schaltplan einer Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
6 zeigt eine Wellenform sowohl eines Eingangssignals als auch eines Ausgangssignals, wenn die Stufenschaltung von 5 ein Gate-Signal für die Bildanzeige bei einem ungeradzahligen Rahmen ausgibt.
7 zeigt eine Wellenform sowohl eines Eingangssignals als auch eines Ausgangssignals, wenn die Stufenschaltung von 5 ein Gate-Signal für die Bildanzeige bei einem geraden Rahmen ausgibt.
8 zeigt eine Konfiguration einer Mehrzahl von Stufenschaltungen, die in einer Gate-Treiberschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung enthalten sind.
9 ist ein Schaltplan einer Stufenschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
10 zeigt eine Wellenform sowohl eines Eingangssignals als auch eines Ausgangssignals, wenn die Stufenschaltung von 9 ein Gate-Signal zur Bildanzeige ausgibt.
11 ist ein Diagramm, das eine Änderung der Größe einer zweiten Hochpotential-Spannung auf der Grundlage einer Betriebszeitdauer einer Gate-Treiberschaltung in einer Ausführungsform der vorliegenden Offenbarung zeigt.
12 ist ein Diagramm, das eine Änderung der Größe einer Schwellenspannung eines Transistors auf der Grundlage einer Betriebszeitdauer einer Gate-Treiberschaltung zeigt.

DETAILLIERTE BESCHREIBUNGEN
Der Einfachheit und Klarheit halber sind Elemente in den Zeichnungen nicht unbedingt maßstabsgetreu gezeichnet. Die gleichen Referenznummern in verschiedenen Zeichnungen stehen für gleiche oder ähnliche Elemente, die als solche eine ähnliche Funktion erfüllen. Des Weiteren werden Beschreibungen und Details bekannter Schritte und Elemente zur Vereinfachung der Beschreibung weggelassen. Darüber hinaus werden in der folgenden detaillierten Beschreibung der vorliegenden Offenbarung zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis der vorliegenden Offenbarung zu ermöglichen. Es versteht sich jedoch, dass die vorliegende Offenbarung auch ohne diese spezifischen Details praktiziert werden kann. In manchen Fällen sind bekannte Methoden, Verfahren, Komponenten und Schaltungen nicht im Detail beschrieben, um Aspekte der vorliegenden Offenbarung nicht unnötig zu verschleiern. Beispiele für verschiedene Ausführungsformen werden weiter unten dargestellt und beschrieben. Es versteht sich, dass die Beschreibung hier nicht dazu dient, die Ansprüche auf die beschriebenen spezifischen Ausführungsformen zu beschränken. Im Gegenteil, sie soll Alternativen, Modifikationen und Äquivalente abdecken, die im Rahmen des Geistes und des Umfangs der vorliegenden Offenbarung liegen, wie sie durch die beigefügten Ansprüche definiert sind.
Eine Form, eine Größe, ein Verhältnis, ein Winkel, eine Zahl usw., die in den Zeichnungen zur Beschreibung einer Ausführungsform der vorliegenden Offenbarung angegeben sind, sind beispielhaft, und die vorliegende Offenbarung ist nicht darauf beschränkt. Die gleichen Referenznummern beziehen sich auf die gleichen Elemente. Darüber hinaus werden Beschreibungen und Details bekannter Schritte und Elemente der Einfachheit halber weggelassen. Darüber hinaus werden in der folgenden detaillierten Beschreibung der vorliegenden Offenbarung zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis der vorliegenden Offenbarung zu ermöglichen. Es versteht sich jedoch, dass die vorliegende Offenbarung auch ohne diese spezifischen Details praktiziert werden kann. In manchen Fällen wurden bekannte Methoden, Verfahren, Komponenten und Schaltungen nicht im Detail beschrieben, um Aspekte der vorliegenden Offenbarung nicht unnötig zu verschleiern.
Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und soll die vorliegende Offenbarung nicht einschränken. Wie hierin verwendet, soll das zur Begründung des Singulars verwendeten „ein“, „eine“ auch die Begründung des Plurals miteinschließen, sofern der Kontext nicht eindeutig etwas anderes angibt. Es versteht sich weiter, dass die Begriffe „umfassen“, „umfassend“, „aufweisen“ und „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein der angegebenen Merkmale, ganzer Zahlen, Operationen, Elemente und/oder Komponenten spezifizieren, aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Operationen, Elemente, Komponenten und/oder Teile davon nicht ausschließen. Wie hierin verwendet, schließt der Begriff „und/oder“ alle Kombinationen von einem oder mehreren der aufgeführten Elemente ein. Ausdrücke wie „mindestens eines von“, die einer Liste von Elementen vorangestellt werden, können die Gesamtheit der Liste von Elementen verändern und dürfen die einzelnen Elemente der Liste nicht verändern. Wenn von „C bis D“ die Rede ist, bedeutet dies C einschließlich bis D einschließlich, sofern nicht anders angegeben ist.
Es versteht sich, dass, obwohl die Begriffe „erste“, „zweite“, „dritte“ usw. hier zur Beschreibung verschiedener Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte verwendet werden können, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte durch diese Begriffe nicht eingeschränkt werden sollten. Diese Begriffe werden verwendet, um ein Element, ein Bauteil, einen Bereich, eine Schicht oder einen Abschnitt von einem anderen Element, einem Bauteil, einem Bereich, einer Schicht oder einem Abschnitt zu unterscheiden. So könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder ein erster Abschnitt, der im Folgenden beschrieben wird, auch als zweites Element, als zweite Komponente, als zweiter Bereich, als zweite Schicht oder als zweiter Abschnitt bezeichnet werden, ohne dass dies vom Geist und Umfang der vorliegenden Offenbarung abweicht.
Wenn ein Element oder eine Schicht als „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder einer anderen Schicht bezeichnet wird, kann es direkt auf dem anderen Element oder der anderen Schicht liegen, mit diesem verbunden oder gekoppelt sein, oder es können ein oder mehrere dazwischen liegende Elemente oder Schichten vorhanden sein. Wenn ein Element oder eine Schicht als „zwischen“ zwei Elementen oder Schichten bezeichnet wird, kann es sich dabei um das einzige Element oder die einzige Schicht zwischen den beiden Elementen oder Schichten handeln, oder es können auch ein oder mehrere dazwischenliegende Elemente oder Schichten vorhanden sein.
Sofern nicht anders definiert, haben alle hierin verwendeten Begriffe, einschließlich technischer und wissenschaftlicher Begriffe, die gleiche Bedeutung, wie sie von einem Fachmann auf dem Gebiet, zu dem dieses erfinderische Konzept gehört, allgemein verstanden wird. Es versteht sich ferner, dass Begriffe, wie sie in allgemein gebräuchlichen Wörterbüchern definiert sind, so ausgelegt werden sollten, dass sie eine Bedeutung haben, die mit ihrer Bedeutung im Kontext des relevanten Standes der Technik übereinstimmt, und nicht in einem idealisierten oder übermäßig formalen Sinne interpretiert werden, es sei denn, dies ist hier ausdrücklich definiert.
Die Merkmale der verschiedenen Ausführungsformen der vorliegenden Offenbarung können teilweise oder vollständig miteinander kombiniert werden, und sie können technisch miteinander verbunden sein oder miteinander arbeiten. Ausführungsformen können unabhängig voneinander implementiert werden und können zusammen in einer Assoziationsbeziehung implementiert werden.
Bei der Interpretation eines numerischen Wertes in der Offenbarung kann ein Fehlerbereich inhärent sein, auch wenn es keine separate explizite Beschreibung davon gibt.
In einer Beschreibung einer Signalflussbeziehung kann beispielsweise, wenn ein Signal von einem Knoten A zu einem Knoten B übertragen wird, das Signal von dem Knoten A über einen Knoten C zu dem Knoten B übertragen werden, es sei denn, eine Angabe, dass das Signal direkt von dem Knoten A zu dem Knoten B übertragen wird, ist angegeben.
Gemäß der vorliegenden Offenbarung können sowohl eine Subpixel-Schaltung als auch eine Gate-Treiberschaltung, die auf einem Substrat eines Anzeigepanels ausgebildet sind, als Transistor einer n-Typ-MOSFET-Struktur ausgeführt werden. Die Offenbarung ist jedoch nicht darauf beschränkt. Sowohl eine Subpixel-Schaltung als auch eine Gate-Treiberschaltung, die auf einem Substrat eines Anzeigepanels ausgebildet sind, können jeweils als Transistor mit einer p-Typ-MOSFET-Struktur ausgeführt sein. Ein Transistor kann ein Gate, eine Source und einen Drain aufweisen. In dem Transistor können Ladungsträger von der Source zum Drain fließen. In einem n-Typ-Transistor ist der Träger ein Elektron, und damit die Source-Spannung niedriger sein als die Drain-Spannung, so dass Elektronen von der Source zum Drain fließen können. Bei einem n-Typ-Transistor fließen die Elektronen von der Source zum Drain. Die Stromrichtung ist eine Richtung vom Drain zur Source. In einem p-Typ-Transistor ist der Ladungsträger ein Loch. Die Source-Spannung kann daher höher sein als die Drain-Spannung, so dass Löcher von der Source zum Drain fließen können. Im p-Typ-Transistor fließen die Löcher von der Source zum Drain. Die Stromrichtung ist also eine Richtung von der Source zum Drain. Im Transistor der MOSFET-Struktur sind die Source und der Drain nicht festgelegt, sondern können je nach angelegter Spannung geändert werden. Dementsprechend wird in der vorliegenden Offenbarung eine von Source und Drain als erste Source/Drain-Elektrode und die andere von Source und Drain als zweite Source/Drain-Elektrode bezeichnet.
Nachfolgend wird ein bevorzugtes Beispiel einer Gate-Treiberschaltung und einer Anzeigeeinrichtung, die diese gemäß der vorliegenden Offenbarung enthält, unter Bezugnahme auf die beigefügten Zeichnungen detailliert beschrieben. In den verschiedenen Zeichnungen können dieselben Elemente dieselben Referenznummern haben. Darüber hinaus ist jede der in den begleitenden Zeichnungen dargestellte Größe von Komponenten zur Vereinfachung der Beschreibung in einer anderen als der tatsächlichen Größe dargestellt. Somit ist jede Größe der Komponenten nicht auf eine in den Zeichnungen dargestellte Größe beschränkt.
1 ist ein Blockdiagramm, das eine Konfiguration einer Anzeigeeinrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. 2 zeigt eine Konfiguration eines Subpixel-Arrays, das in einem Anzeigepanel gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten ist.
Unter Bezugnahme auf 1 und 2 umfasst eine Anzeigeeinrichtung 1 gemäß einer Ausführungsform der vorliegenden Offenbarung ein Anzeigepanel 10, eine Daten-Treiberschaltung 12, eine Gate-Treiberschaltung 13 und einen Timing-Controller 11.
Eine Mehrzahl von Daten-Leitungen 14 und eine Mehrzahl von Gate-Leitungen 15 sind so angeordnet, dass sie sich gegenseitig und auf dem Anzeigepanel 10 kreuzen. Ferner sind Subpixel SP in einer Matrixform angeordnet und befinden sich jeweils an den Schnittpunkten zwischen den Daten-Leitungen 14 und den Gate-Leitungen 15.
Die Daten-Leitungen 14 umfassen m Datenspannungs-Versorgungsleitungen 14A_1 bis 14A m (m ist eine positive ganze Zahl) und m Abtastspannung-Ausleseleitungen 14B_1 bis 14B_m. Außerdem umfassen die Gate-Leitungen 15 n (n ist eine positive ganze Zahl) erste Gate-Leitungen 15A_1 bis 15A_n und n zweite Gate-Leitungen 15B_1 bis 15B_n.
Jedes Subpixel SP kann mit einer der Datenspannungs-Versorgungsleitungen 14A_1 bis 14A_m, einer der Abtastspannung-Ausleseleitungen 14B 1 bis 14B_m, einer der ersten Gate-Leitungen 15A_1 bis 15A_n und einer der zweiten Gate-Leitungen 15B 1 bis 15B n verbunden sein. Die Subpixel SP können unterschiedliche Farben anzeigen. Eine bestimmte Anzahl von Subpixeln SP kann ein Pixel P bilden.
Jedes Subpixel SP kann eine Datenspannung über die Datenspannungs-Versorgungsleitung empfangen, kann ein erstes Gate-Signal über die erste Gate-Leitung empfangen, kann ein zweites Gate-Signal über die zweite Gate-Leitung empfangen und kann eine abgetastete Spannung über die Abtastspannung-Ausleseleitung ausgeben.
Das heißt, in dem in 2 dargestellten Subpixel-Array können die Subpixel SP auf Basis einer (i.e. 01) jeweiligen horizontalen Linie L#1 bis L#n als Reaktion auf das erste Gate-Signal, das auf Basis einer horizontalen Linie von den ersten Gate-Leitungen 15A_1 bis 15A_n zugeführt wird, und als Reaktion auf das zweite Gate-Signal, das auf Basis einer horizontalen Linie von den zweiten Gate-Leitungen 15B_1 bis 15B_n zugeführt wird, arbeiten. Subpixel SP auf derselben horizontalen Linie, auf der ein Abtastvorgang aktiviert ist, können eine Datenspannung zum Abtasten einer Schwellenspannung von den Datenspannungs-Versorgungsleitungen 14A_1 bis 14A_m empfangen und eine abgetastete Spannung an die Abtastspannung-Ausleseleitungen 14B_1 bis 14B_m ausgeben. Sowohl das erste Gate-Signal als auch das zweite Gate-Signal können jeweils ein Gate-Signal zum Abtasten der Schwellenspannung bzw. ein Gate-Signal zum Anzeigen eines Bildes sein. Die vorliegende Offenbarung ist hierauf nicht beschränkt.
Jedes Subpixel SP kann eine Hochpotential-Spannung EVDD und eine Niederpotential-Spannung EVSS von einer Energieverwaltungsschaltung 16 erhalten. Das Subpixel SP kann eine organische Leuchtdiode (OLED), einen Treibertransistor, einen ersten und einen zweiten Schalttransistor und einen Speicherkondensator enthalten. Gemäß einer Ausführungsform kann eine andere Lichtquelle als die OLED im Subpixel SP enthalten sein.
Jeder der Transistoren, die das Subpixel SP bilden, kann als p-Typ- oder n-Typ-Transistor implementiert sein. Ferner kann eine Halbleiterschicht jedes der Transistoren, die das Subpixel SP bilden, amorphes Silizium oder Polysilizium oder ein Oxid enthalten.
Während des Bildanzeigebetriebs wandelt die Daten-Treiberschaltung 12 kompensierte Bilddaten MDATA, die von dem Timing-Controller 11 auf der Grundlage eines Datensteuersignals DDC eingegeben werden, in eine Datenspannung für die Bildanzeige um und liefert die umgewandelte Datenspannung an die Datenspannungs-Versorgungsleitungen 14A_1 bis 14A_m.
Während eines Abtastvorgangs zum Abtasten einer Schwellenspannung des Treibertransistors kann die Daten-Treiberschaltung 12 auf der Grundlage des ersten Gate-Signals zum Abtasten der Schwellenspannung, das auf Basis einer horizontalen Linie zugeführt wird, eine Datenspannung zum Abtasten der Schwellenspannung an die Subpixel SP übertragen, und kann eine abgetastete Spannung, die von dem Anzeigepanel 10 über die Abtastspannung-Ausleseleitungen 14B_1 bis 14B_m eingegeben wird, in einen digitalen Wert umwandeln und kann den umgewandelten digitalen Wert an den Timing-Controller 11 liefern.
Die Gate-Treiberschaltung 13 erzeugt das Gate-Signal auf der Grundlage eines Gate-Steuersignals GDC. Das Gate-Signal kann das erste Gate-Signal zum Abtasten der Schwellenspannung, das zweite Gate-Signal zum Abtasten der Schwellenspannung, ein erstes Gate-Signal zum Anzeigen eines Bildes und ein zweites Gate-Signal zum Anzeigen eines Bildes enthalten.
Während des Abtastvorgangs kann die Gate-Treiberschaltung 13 das erste Gate-Signal zum Abtasten der Schwellenspannung an die ersten Gate-Leitungen 15A_1 bis 15A_n auf Basis einer horizontalen Linie liefern und kann das zweite Gate-Signal zum Abtasten der Schwellenspannung an die zweiten Gate-Leitungen 15B_1 bis 15B_n auf Basis einer horizontalen Linie liefern. Während des Bildanzeigevorgangs zur Bildanzeige kann die Gate-Treiberschaltung 13 das erste Gate-Signal zur Anzeige des Bildes an die ersten Gate-Leitungen 15A 1 bis 15A n auf Basis einer horizontalen Linie liefern, und kann das zweite Gate-Signal zur Anzeige des Bildes an die zweiten Gate-Leitungen 15B_1 bis 15B_n auf Basis einer horizontalen Linie liefern. In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Treiberschaltung 13 auf dem Anzeigepanel 10 in einem Gate-Treiber im Panel Schema (GIP Gate-driver In Panel) angeordnet sein.
Der Timing-Controller 11 kann das Datensteuersignal DDC zur Steuerung eines Funktions-Timing der Daten-Treiberschaltung 12 und das Gate-Steuersignal GDC zur Steuerung eines Funktions-Timing der Gate-Treiberschaltung 13 auf der Grundlage von Timing-Signalen wie einem vertikalen Synchronisationssignal Vsync, einem horizontalen Synchronisationssignal Hsync, einem Punkttaktsignal DCLK und einem Datenfreigabesignal DE, die von einem Host-System 2 übertragen werden, erzeugen und ausgeben. Ferner kompensiert der Timing-Controller 11 die vom Hostsystem 2 übertragenen Bilddaten DATA auf der Grundlage eines von der Daten-Treiberschaltung 12 gelieferten Abtastwertes, um kompensierte Bilddaten MDATA zur Kompensation einer Schwellenspannungs-Abweichung des Treibertransistors zu erzeugen, und liefert die kompensierten Bilddaten MDATA an die Daten-Treiberschaltung 12.
Die Energieverwaltungsschaltung 16 erzeugt und liefert eine für den Betrieb der Anzeigeeinrichtung 1 erforderliche Spannung auf der Grundlage der vom Hostsystem 2 gelieferten Energie. In einer Ausführungsform der vorliegenden Offenbarung erzeugt die Energieverwaltungsschaltung 16 eine Versorgungsspannung EVDD und eine Grundspannung EVSS, die für den Betrieb jedes Subpixels SP erforderlich sind, auf der Grundlage einer vom Hostsystem 2 gelieferten Eingangsspannung Vin, und liefert die Versorgungsspannung EVDD und die Grundspannung EVSS an das Anzeigepanel 10. In einem weiteren Beispiel kann die Energieverwaltungsschaltung 16 eine Gate-Versorgungsspannung GVDD und eine Gate-Grundspannung GVSS erzeugen, die für den Betrieb der Gate-Treiberschaltung 13 erforderlich sind, und die Gate-Versorgungsspannung GVDD und die Gate-Grundspannung GVSS an die Gate-Treiberschaltung 13 liefern.
3 zeigt eine Konfiguration einer Subpixel-Schaltung und eine Verbindungsstruktur zwischen einem Timing-Controller, einer Daten-Treiberschaltung und einem Subpixel gemäß einer Ausführungsform der vorliegenden Offenbarung.
Bezugnehmend auf 3 umfasst das Subpixel SP die OLED, den Treibertransistor DT, den Speicherkondensator Cst, den ersten Schalttransistor ST und den zweiten Schalttransistor ST2.
Die OLED umfasst eine Anode auf, die mit einem zweiten Knoten N2 verbunden ist, eine Kathode, die mit einer Zuführung einer Niederpotential-Versorgungspannung EVSS verbunden ist, und eine organische Verbindungsschicht, die sich zwischen der Anode und der Kathode befindet.
Der Treibertransistor DT wird auf der Grundlage einer Gate-Source-Spannung Vgs eingeschaltet, um einen durch die OLED fließenden Strom Ioled zu steuern. Der Treibertransistor DT umfasst eine Gate-Elektrode, die mit einem ersten Knoten N1 verbunden ist, eine Drain-Elektrode, die mit einer Zuführung einer Hochpotential-Versorgungsspannung EVDD verbunden ist, und eine Source-Elektrode, die mit dem zweiten Knoten N2 verbunden ist.
Der Speicherkondensator Cst ist mit dem ersten Knoten N1 und dem zweiten Knoten N2 verbunden und zwischen diesen angeordnet.
Der erste Schalttransistor ST1 legt eine Datenspannung Vdata zum Abtasten einer Schwellenspannung, wie in der Datenspannungs-Versorgungsleitung 14A geladen, an den ersten Knoten N1 als Reaktion auf das erste Gate-Signal ABTAST zum Abtasten der Schwellenspannung während des Abtastbetriebs an.
Der erste Schalttransistor ST1 legt eine in der Datenspannungs-Versorgungsleitung 14A geladene Datenspannung Vdata zum Anzeigen eines Bildes an den ersten Knoten N1 als Reaktion auf das erste Gate-Signal ABTAST zum Anzeigen des Bildes während eines Bildanzeigebetriebs an. Der erste Schalttransistor ST1 umfasst eine Gate-Elektrode, die mit der ersten Gate-Leitung 15A verbunden ist, eine Drain-Elektrode, die mit der Datenspannungs-Versorgungsleitung 14A verbunden ist, und eine Source-Elektrode, die mit dem ersten Knoten N1 verbunden ist.
Während des Abtastvorgangs schaltet der zweite Schalttransistor ST2 einen Stromfluss zwischen dem zweiten Knoten N2 und der Abtastspannung-Ausleseleitung 14B als Reaktion auf das zweite Gate-Signal SEN zum Abtasten der Schwellenspannung, so dass eine Source-Spannung des zweiten Knotens N2, die sich auf der Grundlage einer Gate-Spannung des ersten Knotens N1 ändert, in einem Abtastkondensator Cx der Abtastspannung-Ausleseleitung 14B gespeichert wird.
Während des Bildanzeigevorgangs schaltet der zweite Schalttransistor ST2 einen Stromfluss zwischen dem zweiten Knoten N2 und der Abtastspannung-Ausleseleitung 14B als Reaktion auf das zweite Gate-Signal SEN zur Anzeige des Bildes, um eine Source-Spannung des Treibertransistors DT auf eine Initialisierungsspannung Vpre zurückzusetzen. Die Gate-Elektrode des zweiten Schalttransistors ST2 kann mit der zweiten Gate-Leitung 15B verbunden sein. Die Drain-Elektrode des zweiten Schalttransistors ST2 kann mit dem zweiten Knoten N2 verbunden sein. Die Source-Elektrode des zweiten Schalttransistors ST2 kann mit der Abtastspannung-Ausleseleitung 14B verbunden sein.
Die Daten-Treiberschaltung 12 ist über die Datenspannungs-Versorgungsleitung 14A und die Abtastspannung-Ausleseleitung 14B mit dem Subpixel SP verbunden. Der Abtastkondensator Cx ist mit der Abtastspannung-Ausleseleitung 14B verbunden, um darin eine Source-Spannung des zweiten Knotens N2 als Abtastspannung Vsen zu speichern. Die Daten-Treiberschaltung 12 umfasst einen Digital-Analog-Wandler DAC, einen Analog-Digital-Wandler ADC, einen Initialisierungsschalter SW1 und einen Abtastschalter SW2.
Der DAC kann die Datenspannung Vdata zum Abtasten der Schwellenspannung auf demselben Pegel oder auf unterschiedlichen Pegeln für eine erste und eine zweite Periode einer Abtastperiode unter der Steuerung des Timing-Controllers 11 erzeugen und die erzeugte Datenspannung an die Datenspannungs-Versorgungsleitung 14A ausgeben. Der DAC kann die kompensierten Bilddaten MDATA in eine Datenspannung Vdata für die Bildanzeige unter der Steuerung des Timing-Controllers 11 für die Bildanzeigeperiode umwandeln und die umgewandelte Datenspannung an die Datenspannungs-Versorgungsleitung 14A ausgeben.
Der Initialisierungsschalter SW1 schaltet den Stromfluss zwischen einer Zuführung der Initialisierungsspannung Vpre und der Abtastspannung-Ausleseleitung 14B. Der Abtastschalter SW2 schaltet den Stromfluss zwischen der Abtastspannung-Ausleseleitung 14B und dem ADC. Der ADC kann eine analoge Messspannung Vsen, die in dem Messkondensator Cx gespeichert ist, in einen digitalen Wert umwandeln und den digitalen Messwert an den Timing-Controller 11 liefern.
Ein Abtastvorgang, der unter der Steuerung des Timing-Controllers 11 durchgeführt wird, ist wie folgt. Für den Abtastvorgang werden der erste Schalttransistor ST1 und der zweite Schalttransistor ST2 eingeschaltet, wenn die ersten und zweiten Gate-Signale ABTAST und SEN zum Abtasten der Schwellenspannung an das Subpixel SP angelegt werden, während sie sich auf einem Einschaltpegel Lon befinden. In diesem Zusammenhang ist der Initialisierungsschalter SW1 in der Daten-Treiberschaltung 12 eingeschaltet.
Wenn der erste Schalttransistor ST1 eingeschaltet ist, wird die Datenspannung Vdata zum Abtasten der Schwellenspannung an den ersten Knoten N1 angelegt. Wenn der Initialisierungsschalter SW1 und der zweite Schalttransistor ST2 eingeschaltet sind, wird die Initialisierungsspannung Vpre an den zweiten Knoten N2 angelegt. In diesem Zusammenhang wird die Spannung Vgs zwischen dem Gate und der Source des Treibertransistors DT größer als eine Schwellenspannung Vth, so dass ein Strom Ioled zwischen dem Drain und der Source des Treibertransistors DT fließt. Eine im zweiten Knoten N2 geladene Source-Spannung VN2 des Treibertransistors DT kann aufgrund dieses Stroms Ioled allmählich ansteigen. So kann die Source-Spannung VN2 des Treibertransistors DT einer Gate-Spannung VN1 des Treibertransistors DT folgen, bis die Gate-Source-Spannung Vgs des Treibertransistors DT die Schwellenspannung Vth erreicht.
Die Source-Spannung VN2 des Treibertransistors DT, die im zweiten Knoten N2 in ansteigender Weise geladen wird, wird als erfasste Spannung Vsen im Abtastkondensator Cx gespeichert, der über den zweiten Schalttransistor ST2 hinweg in der Abtastspannung-Ausleseleitung 14B gebildet wird. Die erfasste Spannung Vsen kann erfasst werden, wenn der Abtastschalter SW2 in der Daten-Treiberschaltung 12 innerhalb der Abtastperiode, in der das zweite Gate-Signal SEN zum Abtasten der Schwellenspannung auf dem Einschalt-Pegel gehalten wird, eingeschaltet wird, und dann kann die erfasste Spannung Vsen, wie sie erfasst wurde, dem ADC zugeführt werden.
Der ADC wandelt die analoge erfasste Spannung Vsen, die in dem Abtastkondensator Cx gespeichert ist, in einen Abtastwert als digitalen Wert um und liefert den digitalen erfassten Wert an die Timing-Controller 11.
In einer Ausführungsform der vorliegenden Offenbarung kann der Timing-Controllers 11 die Daten-Treiberschaltung 12 und die Gate-Treiberschaltung 13 so steuern, dass ein Abtastvorgang auf einer (i.e. 01) horizontalen Zeile für eine Austastperiode durchgeführt wird, d.h. für eine Periode zwischen einer Periode, für die ein (i.e. 01) Rahmen der Bilddaten für den Bildanzeigevorgang angezeigt wird, und einer Periode, in der ein (i.e. 01) nachfolgender Rahmen dazu angezeigt wird.
Der Timing-Controller 11 kompensiert die Bilddaten DATA auf der Grundlage des von der Daten-Treiberschaltung 12 erhaltenen Messwerts und erzeugt die kompensierten Bilddaten MDATA. Wenn die kompensierten Bilddaten MDATA an die Daten-Treiberschaltung 12 geliefert werden, wird ein auf den kompensierten Bilddaten MDATA basierendes Bild auf dem Anzeigepanel 10 angezeigt.
4 zeigt eine Konfiguration einer Mehrzahl von Stufenschaltungen, die in der Gate-Treiberschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten sind.
Bezugnehmend auf 4 umfasst die Gate-Treiberschaltung 13 gemäß einer Ausführungsform der vorliegenden Offenbarung erste bis n-te Stufenschaltungen ST (1) bis ST(n), eine Gate-Treiber-Spannungsleitung 131 und eine Taktsignalleitung 132. Ferner kann die Gate-Treiberschaltung 13 eine vordere Dummy-Stufenschaltung DST1, die vor der ersten Stufenschaltung ST(1) angeordnet ist, und eine hintere Dummy-Stufenschaltung DST2, die hinter der n-ten Stufenschaltung ST(n) angeordnet ist, umfassen.
Die Gate-Treiber-Spannungsleitung 131 versorgt jede der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n), die vordere Dummy-Stufenschaltung DST1 und die hintere Dummy-Stufenschaltung DST2 mit der Hochpotential-Spannung GVDD und der Niederpotential-Spannung GVSS, die von der Stromversorgungsschaltung (nicht gezeigt) zugeführt werden.
In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Treiber-Spannungsleitung 131 eine Mehrzahl von Hochpotential-Spannungsleitungen zum jeweiligen Zuführen einer Mehrzahl von Hochpotential-Spannungen mit unterschiedlichen Spannungspegeln und eine Mehrzahl von Niederpotential-Spannungsleitungen zum jeweiligen Zuführen einer Mehrzahl von Niederpotential-Spannungen mit unterschiedlichen Spannungspegeln umfassen.
Die Taktsignalleitung 132 kann eine Mehrzahl von Taktsignalen CLK liefern, die von dem Timing-Controller 11 geliefert werden, beispielsweise ein Übertrags-Taktsignal CRCLK oder ein Abtasttaktsignal SCCLK an jede der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n), an die vordere Dummy-Stufenschaltung DST1 und an die hintere Dummy-Stufenschaltung DST2.
Obwohl nicht dargestellt, können weitere Signalzuführungsleitungen, andere als die Leitungen 131 und 132, wie in 4 gezeigt, mit den ersten bis n-ten Stufenschaltungen ST(1) bis ST(n), der vorderen Dummy-Stufenschaltung DST1 und der hinteren Dummy-Stufenschaltung DST2 verbunden sein. Zum Beispiel kann an die vordere Dummy-Stufenschaltung DST1 zusätzlich eine Leitung zur Zuführung eines Gate-Startsignals VST an die vordere Dummy-Stufenschaltung DST1 angeschlossen sein.
Die vordere Dummy-Stufenschaltung DST1 gibt ein vorderes Übertrags-Signal C als Reaktion auf einen Eingang des Gate-Startsignals VST aus, das von dem Timing-Controller 11 zugeführt wird. Das vordere Übertrags-Signal C kann an eine (i.e. 01) der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) geliefert werden.
Die hintere Dummy-Stufenschaltung DST2 gibt ein hinteres Übertrags-Signal C aus. Das hintere Übertrags-Signal C kann einer (i.e. 01) der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) zugeführt werden.
Die Schaltungen der ersten bis n-ten Stufe ST(1) bis ST(n) können kaskadenförmig oder stufenförmig miteinander verbunden sein.
In der in 4 gezeigten Ausführungsform gibt jede Stufenschaltung ein (i.e. 01) Gate-Signal SCOUT und ein (i.e. 01) Übertrags-Signal C aus. Beispielsweise gibt eine erste Stufenschaltung ST(1) ein erstes Gate-Signal SCOUT(1) und ein erstes Übertrags-Signal C(1) aus. Eine zweite Stufenschaltung ST(2) gibt ein zweites Gate-Signal SCOUT(2) und ein zweites Übertrags-Signal C(2) aus.
Ferner teilen sich die beiden Stufenschaltungen in der in 4 gezeigten Ausführungsform einen QB_o-Knoten und einen QB_e-Knoten miteinander. Zum Beispiel teilen sich die erste Stufenschaltung ST(1) und die zweite Stufenschaltung ST 2 einen QB_o-Knoten und einen QB_e-Knoten miteinander. Eine dritte Stufenschaltung ST(3) und eine vierte Stufenschaltung ST(4) teilen sich einen QB_o-Knoten und einen QB_e-Knoten miteinander.
Die Anzahl der Gate-Signale, die von den ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) ausgegeben werden, kann gleich der Anzahl n der in der Anzeigepanel 106 angeordneten Gate-Leitungen 15 sein. Daher kann in der in 4 gezeigten Ausführungsform die Anzahl n der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) gleich der Anzahl n der Gate-Leitungen 15 sein.
Das Gate-Signal SCOUT, das von jeder der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) ausgegeben wird, kann als Gate-Signal zum Abtasten einer Schwellenspannung oder als Gate-Signal zum Anzeigen eines Bildes dienen. Ferner kann jedes Übertrags-Signal C, das von jeder der ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) ausgegeben wird, einer anderen Stufenschaltung als den ersten bis n-ten Stufenschaltungen ST(1) bis ST(n) zugeführt werden. In der vorliegenden Offenbarung kann ein Übertrags-Signal, das eine (i.e. 01) Stufenschaltung von einer vor ihr liegenden Stufenschaltung empfängt, als vorderes Übertrags-Signal bezeichnet werden, während ein Übertrags-Signal, das eine (i.e. 01) Stufenschaltung von einer hinter ihr liegenden Stufenschaltung empfängt, als hinteres Übertrags-Signal bezeichnet werden kann.
5 ist ein Schaltplan einer Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
Eine n-te Stufenschaltung ST(n) und eine (n+1)-te Stufenschaltung ST(n+1), die in 5 dargestellt sind, können die beiden Stufenschaltungen sein, die sich den QB_o-Knoten und den QB_e-Knoten unter den ersten bis n-ten Stufenschaltungen ST(1) bis ST(n), die in 4 dargestellt sind, miteinander teilen.
Unter Bezugnahme auf 5 enthält die n-te Stufenschaltung ST(n) gemäß einer Ausführungsform der vorliegenden Offenbarung einen Q1-Knoten, einen Qh1-Knoten und einen QB_o-Knoten. Ferner umfasst die n-te Stufenschaltung ST(n) gemäß einer Ausführungsform der vorliegenden Offenbarung einen Q1-Knoten-Controller 302, einen Q1-Knoten-Stabilisator 304, einen Inverter 306, einen QB_o-Knoten-Stabilisator 308, ein Übertrags-Signal-Ausgabemodul 312 und ein Gate-Signal-Ausgabemodul 314.
Der Q1-Knoten-Controller 302 lädt den Q1-Knoten als Reaktion auf einen Eingang eines vorderen Übertrags-Signals C(n-3) auf den Pegel einer ersten Hochpotential-Spannung GVDD1 auf und entlädt den Q1-Knoten als Reaktion auf einen Eingang eines hinteren Übertrags-Signals C(n+4) auf einen Pegel der dritten Niederpotential-Spannung GVSS3.
Der Q1-Knoten-Controller 302 umfasst erste bis fünfte Transistoren T21 bis T25. Der erste Transistor T21 und der zweite Transistor T22 sind mit einem Q1-Knoten und einer Carry-Taktsignalleitung zum Liefern des vorderen Übertrags-Signal C(n-3) verbunden und zwischen diesen angeordnet. Der erste Transistor T21 und der zweite Transistor T22 sind in Reihe miteinander verbunden.
Der erste Transistor T21 und der zweite Transistor T22 laden als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(n-3) den Q1-Knoten auf einen Spannungspegel des vorderen Übertrags-Signals C(n-3) auf. Der erste Transistor T21 wird auf Grundlage eines Eingangs des vorderen Übertrags-Signals C(n-3) eingeschaltet und liefert somit die erste Hochpotential-Spannung GVDD1 an einen ersten Verbindungsknoten NC1. Der zweite Transistor T22 wird auf Grundlage eines Eingangs des vorderen Übertrags-Signals C(n-3) eingeschaltet und verbindet somit den ersten Verbindungsknoten NC1 und den Q1-Knoten elektrisch miteinander. Daher wird, wenn der erste Transistor T21 und der zweite Transistor T22 gleichzeitig eingeschaltet sind, die erste Hochpotential-Spannung GVDD1 an den Q1-Knoten geliefert.
Der dritte Transistor T23 und der vierte Transistor T24 sind mit dem Q1-Knoten und einer dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der dritte Transistor T23 und der vierte Transistor T24 sind in Reihe zueinander geschaltet.
Der dritte Transistor T23 und der vierte Transistor T24 entladen den Q1-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang eines hinteren Übertrags-Signals C(n+4). Der dritte Transistor T23 wird auf Grundlage eines Eingangs des hinteren Übertrags-Signals C(n+4) eingeschaltet und verbindet somit den Q1-Knoten elektrisch mit einem zweiten Verbindungsknoten NC2. Der vierte Transistor T24 wird auf der Grundlage eines Eingangs des hinteren Übertrags-Signals C(n+4) eingeschaltet, um den zweiten Verbindungsknoten NC2 auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen. Wenn also der dritte Transistor T23 und der vierte Transistor T24 gleichzeitig eingeschaltet werden, wird der Q1-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Der fünfte Transistor T25 wird eingeschaltet, wenn ein Spannungspegel des Q1-Knotens einen hohen Spannungspegel erreicht. Wenn der fünfte Transistor T25 eingeschaltet ist, wird die erste Hochpotential-Spannung GVDD1 an den Qh1-Knoten und den ersten Verbindungsknoten NC1 übertragen.
Der Q1-Knotenstabilisator 304 entlädt den Q1-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf eine Spannung des QB_o-Knotens oder des QB_e-Knotens.
Der Q1-Knotenstabilisator 304 weist einen ersten Transistor T31 bis hin zu einem vierten Transistor T34 auf.
Der erste Transistor T31 und der zweite Transistor T32 sind mit dem Q1-Knoten und einer dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der erste Transistor T31 und der zweite Transistor T32 sind in Reihe zueinander geschaltet.
Der erste Transistor T31 und der zweite Transistor T32 entladen den Q1-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf die Spannung des Knotens QB_o. Der erste Transistor T31 wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf einem hohen Spannungspegel liegt, um den Q1-Knoten mit einem dritten Verbindungsknoten NC3 elektrisch zu verbinden. Der zweite Transistor T32 wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf einem hohen Spannungspegel liegt, und liefert somit die dritte Niederpotential-Spannung GVSS3 an den dritten Verbindungsknoten NC3. Wenn also der erste Transistor T31 und der zweite Transistor T32 als Reaktion auf die Spannung des QB_o-Knotens gleichzeitig eingeschaltet werden, wird der Q1-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Der dritte Transistor T33 und der vierte Transistor T34 entladen den Q1-Knoten als Reaktion auf die Spannung des QB_e-Knotens auf den Pegel der dritten Niederpotential-Spannung GVSS3. Der dritte Transistor T33 wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Spannungspegel liegt, um den Q1-Knoten mit dem dritten Verbindungsknoten NC3 elektrisch zu verbinden. Der vierte Transistor T34 wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Spannungspegel liegt, und liefert somit die dritte Niederpotential-Spannung GVSS3 an den dritten Verbindungsknoten NC3. Wenn also der dritte Transistor T33 und der vierte Transistor T34 als Reaktion auf die Spannung des QB_e-Knotens gleichzeitig eingeschaltet werden, wird der Q1-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Der Inverter 306 ändert einen Spannungspegel des QB_o-Knotens auf Grundlage eines Spannungspegels des Q1-Knotens.
Der Inverter 306 umfasst erste bis fünfte Transistoren T41 bis T45.
Der zweite Transistor T42 und der dritte Transistor T43 sind mit einer ungeradzahligen Hochpotential-Spannungsleitung zum Liefern einer ungeradzahligen Hochpotential-Spannung GVDD_o und einer zweiten Niederpotential-Spannungsleitung zum Liefern einer zweiten Niederpotential-Spannung GVSS2 verbunden und zwischen diesen angeordnet. Der zweite Transistor T42 und der dritte Transistor T43 sind in Reihe miteinander geschaltet.
Der zweite Transistor T42 wird auf Grundlage der ungeradzahligen Hochpotential-Spannung GVDD o eingeschaltet, um die ungeradzahlige Hochpotential-Spannung GVDD o an einen fünften Verbindungsknoten NC5 zu liefern.
Der dritte Transistor T43 liefert die zweite Niederpotential-Spannung GVSS2 an den fünften Verbindungsknoten NC5 als Reaktion auf eine Spannung des Q1-Knotens. Der dritte Transistor T43 wird eingeschaltet, wenn sich die Spannung des Q1-Knotens auf einem hohen Spannungspegel befindet, um den fünften Verbindungsknoten NC5 auf den Pegel der zweiten Niederpotential-Spannung GVSS2 zu entladen oder zurückzusetzen.
Der vierte Transistor T44 liefert die zweite Niederpotential-Spannung GVSS2 an den fünften Verbindungsknoten NC5 als Reaktion auf eine Spannung des Q2-Knotens. Der vierte Transistor T44 wird eingeschaltet, wenn die Spannung des Q2-Knotens auf einem hohen Spannungspegel liegt, um den fünften Verbindungsknoten NC5 auf den Pegel der zweiten Niederpotential-Spannung GVSS2 zu entladen oder zurückzusetzen.
Der erste Transistor T41 ist mit der ungeradzahligen Hochpotential-Spannungsleitung zum Liefern der ungeradzahlige Hochpotential-Spannung GVDD_o und dem QB_o-Knoten verbunden und zwischen diesen angeordnet.
Der erste Transistor T41 liefert die ungeradzahlige Hochpotential-Spannung GVDD_o an den QB_o-Knoten als Reaktion auf eine Spannung des fünften Verbindungsknotens NC5. Der erste Transistor T41 wird eingeschaltet, wenn die Spannung des fünften Verbindungsknotens NC5 auf einem hohen Pegel liegt, um den QB_o-Knoten auf den ungeradzahligen Hochpotential-Spannungspegel GVDD_o aufzuladen.
Der fünfte Transistor T45 ist mit dem QB_o-Knoten der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der fünfte Transistor T45 liefert die dritte Niederpotential-Spannung GVSS3 an den QB_o-Knoten als Reaktion auf eine Spannung des Q1-Knotens. Der fünfte Transistor T45 wird eingeschaltet, wenn die Spannung des Q1-Knotens auf einem hohen Spannungspegel liegt, um den QB_o-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen oder zurückzusetzen.
Der QB_o-Knotenstabilisator 308 entlädt den QB_o-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(n-3), eines Eingangs des Rücksetz-Signals und einer geladene Spannung des M-Knotens.
Der QB_o-Knotenstabilisator 308 weist einen ersten Transistor T51 auf.
Der erste Transistor T51 ist mit dem QB_o-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der erste Transistor T51 liefert die dritte Niederpotential-Spannung GVSS3 an den QB_o-Knoten als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(n-3). Der erste Transistor T51 wird als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(n-3) eingeschaltet, um den QB_o-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen oder zurückzusetzen.
Das Übertrags-Signal-Ausgabemodul 312 arbeitet auf der Grundlage des Spannungspegels des Q1-Knotens oder des Spannungspegels des QB_o-Knotens, um ein Übertrags-Signal C(n) auf der Grundlage eines Spannungspegels eines Übertrags-Taktsignals CRCLK(n) oder des Pegels der dritten Niederpotential-Spannung GVSS3 auszugeben.
Das Übertrags-Signal-Ausgabemodul 312 umfasst einen ersten Transistor T61 und einen zweiten Transistor T62.
Der erste Transistor T61 ist mit einer Taktsignalleitung zum Liefern des Übertragtaktsignals CRCLK(n) und einem ersten Ausgangsknoten NO1 verbunden und zwischen diesen angeordnet.
Der erste Transistor T61 arbeitet als Reaktion auf die Spannung des Q1-Knotens, um ein Übertrags-Signal C(n) mit hohem Spannungspegel auf der Grundlage des Übertrags-Taktsignals CRCLK(n) über den ersten Ausgangsknoten NO1 auszugeben. Der erste Transistor T61 wird eingeschaltet, wenn die Spannung des Q1-Knotens auf einem hohen Pegel liegt, und liefert somit das Übertrags-Taktsignal CRCLK(n) mit der Hochpegelspannung an den ersten Ausgangsknoten NO1. Dementsprechend wird das Hochpegelspannungs-Übertrags-Signal C(n) ausgegeben.
Der zweite Transistor T62 arbeitet als Reaktion auf die Spannung des QB_o-Knotens, um ein Niederpegelspannungs-Übertrags-Signal C(n) auf der Grundlage der dritten Niederpotential-Spannung GVSS3 über den ersten Ausgangsknoten NO1 auszugeben. Der zweite Transistor T62 wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf Hochpegel liegt, und liefert somit die dritte Niederpotential-Spannung GVSS3 an den ersten Ausgangsknoten NO1. Dementsprechend wird das Niederpegelspannungs-Übertrags-Signal C(n) ausgegeben.
Das Gate-Signal-Ausgabemodul 314 arbeitet als Reaktion auf den Spannungspegel des Q1-Knotens, den Spannungspegel des Knotens QB_o oder den Spannungspegel des Knotens QB_e, um ein Gate-Signal SCOUT(n) auf der Grundlage des Abtasttaktsignals SCCLK(n) oder eines Pegels einer ersten Niederpotential-Spannung GVSS1 auszugeben.
Das Gate-Signal-Ausgabemodul 314 umfasst erste bis dritte Transistoren T71 bis T73 und einen Boost-Kondensator CS. In diesem Zusammenhang kann der erste Transistor T71 als Pullup-Transistor bezeichnet werden, während der zweite Transistor T72 und der dritte Transistor T73 jeweils als Pull-down-Transistor bezeichnet werden können.
Der erste Transistor T71 ist mit dem zweiten Ausgangsknoten NO2 und der Taktsignalleitung, die das Abtasttaktsignal SCCLK(n) überträgt, verbunden und zwischen diesen angeordnet. Der Boost-Kondensator CS ist mit einem Gate und einer Source des ersten Transistors T71 verbunden und zwischen diesen angeordnet.
Der erste Transistor T71 arbeitet als Reaktion auf die Spannung des Q1-Knotens, um ein Hochpegelspannungs-Gate-Signal SCOUT(n) auf der Grundlage des Abtasttaktsignals SCCLK(n) über einen zweiten Ausgangsknoten NO2 auszugeben. Der erste Transistor T71 wird eingeschaltet, wenn die Spannung des Q1-Knotens auf einem hohen Pegel liegt, und liefert somit das Abtasttaktsignal SCCLK(n) mit der Hochpegelspannung an den zweiten Ausgangsknoten NO2. Dementsprechend wird das Gate-Signal SCOUT(n) mit der Hochpegelspannung ausgegeben.
Wenn das Gate-Signal SCOUT(n) ausgegeben wird, bootstrappt der Boost-Kondensator CS die Spannung des Q1-Knotens synchron mit dem Hochpegelspannungs-Abtasttaktsignal SCCLK(n) auf einen Boost-Spannungspegel, der höher ist als der Pegel der ersten Hochpotential-Spannung GVDD1. Wenn die Spannung des Q1-Knotens gebootstrappt wird, kann das Hochpegelspannungs-Abtasttaktsignal SCCLK(n) schnell und ohne Verzerrung als Gate-Signal SCOUT(n) ausgegeben werden.
Der zweite Transistor T72 arbeitet als Reaktion auf die Spannung des QB_o-Knotens, um ein Gate-Signal SCOUT(n) bei einer Niederpegelspannung auf der Grundlage der ersten Niederpotential-Spannung GVSS1 über den zweiten Ausgangsknoten NO2 auszugeben. Der zweite Transistor T72 wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf einem hohen Pegel liegt, und liefert somit die erste Niederpotential-Spannung GVSS1 an den zweiten Ausgangsknoten NO2. Dementsprechend wird das Gate-Signal SCOUT(n) mit der Niederpegelspannung ausgegeben.
Der dritte Transistor T73 arbeitet als Reaktion auf die Spannung des QB_e-Knotens, um ein Niederpegelspannung-Gate-Signal SCOUT(n) auf der Grundlage der ersten Niederpotential-Spannung GVSS1 über den zweiten Ausgangsknoten NO2 auszugeben. Der dritte Transistor T73 wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Pegel liegt, und liefert somit die erste Niederpotential-Spannung GVSS1 an den zweiten Ausgangsknoten NO2. Dementsprechend wird das Gate-Signal SCOUT(n) bei Niederpegelspannung ausgegeben.
Zurückkommend auf 5 enthält die (n+1)-te Stufenschaltung ST(n+1) gemäß einer Ausführungsform der vorliegenden Offenbarung einen Q2-Knoten, einen Qh2-Knoten und einen QB_e-Knoten. Ferner umfasst die (n+1)-te Stufenschaltung ST(n+1) gemäß einer Ausführungsform der vorliegenden Offenbarung einen Q2-Knoten-Controller 302', einen Q2-Knoten-Stabilisator 304', einen Inverter 306', einen QB_e-Knoten-Stabilisator 308', ein Übertrags-Signal-Ausgabemodul 312' und ein Gate-Signal-Ausgabemodul 314'.
Der Q2-Knoten-Controller 302' lädt den Q2-Knoten als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(n-3) auf den Pegel der ersten Hochpotential-Spannung GVDD1 auf und entlädt den Q2-Knoten als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(n+4) auf den Pegel der dritten Niederpotential-Spannung GVSS3.
Der Q2-Knoten-Controller 302' umfasst erste bis fünfte Transistoren T21' bis T25'.
Der erste Transistor T21' und der zweite Transistor T22' sind mit dem Q2-Knoten und der Übertrags-Taktsignalleitung zum Liefern eines vorderen Übertrags-Signal C(n-2) verbunden und zwischen diesen angeordnet. Der erste Transistor T21' und der zweite Transistor T22' sind in Reihe miteinander verbunden.
Der erste Transistor T21' und der zweite Transistor T22' laden den Q2-Knoten auf einen Spannungspegel des vorderen Übertrags-Signals C(n-2) als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(n-2) auf. Der erste Transistor T21' wird auf der Grundlage eines Eingangs des vorderen Übertrags-Signals C(n-2) eingeschaltet und liefert somit die erste Hochpotential-Spannung GVDD1 an einen ersten Verbindungsknoten NC1'. Der zweite Transistor T22' wird auf der Grundlage eines Eingangs des vorderen Übertrags-Signals C(n-2) eingeschaltet und verbindet somit den ersten Verbindungsknoten NC1' mit dem Q2-Knoten. Daher wird, wenn der erste Transistor T21' und der zweite Transistor T22' gleichzeitig eingeschaltet sind, die erste Hochpotential-Spannung GVDD1 an den Q2-Knoten geliefert.
Der dritte Transistor T23' und der vierte Transistor T24' sind mit dem Q2-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der dritte Transistor T23' und der vierte Transistor T24' sind in Reihe miteinander verbunden.
Der dritte Transistor T23' und der vierte Transistor T24' entladen den Q2-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang eines hinteren Übertrags-Signals C(n+5). Der dritte Transistor T23' wird auf der Grundlage eines Eingangs des hinteren Übertrags-Signals C(n+5) eingeschaltet und verbindet somit den Q2-Knoten elektrisch mit einem zweiten Verbindungsknoten NC2'. Der vierte Transistor T24' wird auf der Grundlage eines Eingangs des hinteren Übertrags-Signals C(n+5) eingeschaltet, um den zweiten Verbindungsknoten NC2' auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen. Wenn also der dritte Transistor T23' und der vierte Transistor T24' gleichzeitig eingeschaltet werden, wird der Q2-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Der fünfte Transistor T25' wird eingeschaltet, wenn ein Spannungspegel des Q2-Knotens ein hoher Spannungspegel ist. Wenn der fünfte Transistor T25' eingeschaltet ist, wird die erste Hochpotential-Spannung GVDD1 an den Qh2-Knoten und den ersten Verbindungsknoten NC1' übertragen.
Der Q2-Knotenstabilisator 304' entlädt den Q2-Knoten als Reaktion auf eine Spannung des QB_e-Knotens oder des QB_o-Knotens auf den Pegel der dritten Niederpotential-Spannung GVSS3.
Der Q2-Knotenstabilisator 304' umfasst einen ersten Transistor T31' bis hin zu einem vierten Transistor T34'.
Der erste Transistor T31' und der zweite Transistor T32' sind mit dem Q2-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der erste Transistor T31' und der zweite Transistor T32' sind in Reihe miteinander verbunden.
Der erste Transistor T31' und der zweite Transistor T32' entladen den Q2-Knoten als Reaktion auf die Spannung des QB_e-Knotens auf den Pegel der dritten Niederpotential-Spannung GVSS3. Der erste Transistor T31' wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Spannungspegel liegt, um den Q2-Knoten mit einem dritten Verbindungsknoten NC3' elektrisch zu verbinden. Der zweite Transistor T32' wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Spannungspegel liegt, und liefert somit die dritte Niederpotential-Spannung GVSS3 an den dritten Verbindungsknoten NC3'. Wenn also der erste Transistor T31' und der zweite Transistor T32' als Reaktion auf die Spannung des QB_e-Knotens gleichzeitig eingeschaltet werden, wird der Q2-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Der dritte Transistor T33' und der vierte Transistor T34' entladen den Q2-Knoten als Reaktion auf die Spannung des QB_o-Knotens auf den Pegel der dritten Niederpotential-Spannung GVSS3. Der dritte Transistor T33' wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf einem hohen Spannungspegel liegt, um den Q2-Knoten mit dem dritten Verbindungsknoten NC3' elektrisch zu verbinden. Der vierte Transistor T34' wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf dem hohen Spannungspegel liegt, und liefert somit die dritte Niederpotential-Spannung GVSS3 an den dritten Verbindungsknoten NC3'. Wenn daher der dritte Transistor T33' und der vierte Transistor T34' als Reaktion auf die Spannung des QB_o-Knotens gleichzeitig eingeschaltet werden, wird der Q2-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Der Inverter 306' ändert einen Spannungspegel des QB_e-Knotens auf der Grundlage eines Spannungspegel des Q2-Knotens. Der Inverter 306' umfasst erste bis fünfte Transistoren T41' bis T45'.
Der zweite Transistor T42' und der dritte Transistor T43' sind mit einer geradzahligen Hochpotential-Spannungsleitung zum Liefern einer geradzahligen Hochpotential-Spannung GVDD e und der zweiten Niederpotential-Spannungsleitung zum Liefern der zweiten Niederpotential-Spannung GVSS2 verbunden und zwischen diesen angeordnet. Der zweite Transistor T42' und der dritte Transistor T43' sind in Reihe zueinander geschaltet.
Der zweite Transistor T42' wird auf Grundlage der geradzahligen Hochpotential-Spannung GVDD_e eingeschaltet, um die geradzahlige Hochpotential-Spannung GVDD_e an einen fünften Verbindungsknoten NC5' zu liefern. Der dritte Transistor T43' liefert die zweite Niederpotential-Spannung GVSS2 an den fünften Verbindungsknoten NC5' als Reaktion auf eine Spannung des Q2-Knotens. Der dritte Transistor T43' wird eingeschaltet, wenn sich die Spannung des Q2-Knotens auf einem hohen Spannungspegel befindet, um den fünften Verbindungsknoten NC5' auf die zweite Niederpotential-Spannung GVSS2 zu entladen oder zurückzusetzen.
Der vierte Transistor T44' liefert die zweite Niederpotential-Spannung GVSS2 an den fünften Verbindungsknoten NC5' als Reaktion auf eine Spannung des Q1-Knotens. Der vierte Transistor T44' wird eingeschaltet, wenn die Spannung des Q1-Knotens auf einem hohen Spannungspegel liegt, um den fünften Verbindungsknoten NC5' auf die zweite Niederpotential-Spannung GVSS2 zu entladen oder zurückzusetzen.
Der erste Transistor T41' ist mit der geradzahligen Hochpotential-Spannungsleitung zum Liefern der geradzahligen Hochpotential-Spannung GVDD_e und dem QB_e-Knoten verbunden und zwischen diesen angeordnet.
Der erste Transistor T41' liefert die geradzahlige Hochpotential-Spannung GVDD_e an den QB_e-Knoten als Reaktion auf eine Spannung des fünften Verbindungsknotens NC5'. Der erste Transistor T41' wird eingeschaltet, wenn die Spannung des fünften Verbindungsknotens NC5' auf einem hohen Pegel liegt, um den QB_e-Knoten auf die geradzahlige Hochpotential-Spannung GVDD_e zu laden.
Der fünfte Transistor T45' ist mit dem QB_e-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der fünfte Transistor T45' liefert die dritte Niederpotential-Spannung GVSS3 an den QB_e-Knoten als Reaktion auf eine Spannung des Q2-Knotens. Der fünfte Transistor T45' wird eingeschaltet, wenn die Spannung des Q2-Knotens auf einem hohen Spannungspegel liegt, um den QB_e-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen oder zurückzusetzen.
Der QB_e-Knotenstabilisator 308' entlädt den QB_e-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(n-2), einen Eingang des Rücksetz-Signals und auf eine geladene Spannung des M-Knotens.
Der QB_e-Knotenstabilisator 308' umfasst einen ersten Transistor T51'.
Der erste Transistor T51' ist mit dem QB_e-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der erste Transistor T51' liefert die dritte Niederpotential-Spannung GVSS3 an den QB_e-Knoten als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(n-2). Der erste Transistor T51' wird auf Grundlage eines Eingangs des vorderen Übertrags-Signals C(n-2) eingeschaltet, um den QB_e-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen oder zurückzusetzen.
Das Übertrags-Signal-Ausgabemodul 312' arbeitet auf der Grundlage eines Spannungspegels des Q2-Knotens oder eines Spannungspegels des QB_e-Knotens, um ein Übertrags-Signal C(n+1) auf der Grundlage eines Spannungspegels eines Übertrags-Taktsignals CRCLK(n+1) oder des Pegels der dritten Niederpotential-Spannung GVSS3 auszugeben.
Das Übertrags-Signal-Ausgabemodul 312' enthält einen ersten Transistor T61' und einen zweiten Transistor T62'.
Der erste Transistor T61' ist mit einer Taktsignalleitung zum Liefern des Übertrags-Taktsignals CRCLK(n+1) und einem dritten Ausgangsknoten NO3 verbunden und zwischen diesen angeordnet.
Der erste Transistor T61' arbeitet als Reaktion auf eine Spannung des Q2-Knotens, um ein Hochpegelspannung-Übertrags-Signal C(n+1) auf der Grundlage des Übertrags-Taktsignals CRCLK(n+1) über einen dritten Ausgangsknoten NO3 auszugeben. Der erste Transistor T61' wird eingeschaltet, wenn die Spannung des Q2-Knotens auf einem hohen Pegel liegt, und liefert somit das Übertrags-Taktsignal CRCLK(n+1) bei einer Hochpegelspannung an den dritten Ausgangsknoten NO3. Dementsprechend wird das Hochpegelspannungs-Übertrags-Signal C(n+1) ausgegeben.
Der zweite Transistor T62' arbeitet als Reaktion auf eine Spannung des QB_e-Knotens, um ein Niederpegelspannungs-Übertrags-Signal C(n+1) auf Grundlage der dritten Niederpotential-Spannung GVSS3 über den dritten Ausgangsknoten NO3 auszugeben. Der zweite Transistor T62' wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Pegel liegt, und liefert somit die dritte Niederpotential-Spannung GVSS3 an den dritten Ausgangsknoten NO3. Dementsprechend wird das Niederpegelspannungs-Übertrags-Signal C(n+1) ausgegeben.
Das Gate-Signal-Ausgabemodul 314' arbeitet auf der Grundlage des Spannungspegels des Q2-Knotens, des Spannungspegels des QB_e-Knotens oder des Spannungspegels des QB_o-Knotens, um ein Gate-Signal SCOUT(n+1) auf der Grundlage eines Abtasttaktsignals SCCLK(n+1) oder des Pegels der ersten Niederpotential-Spannung GVSS1 auszugeben.
Das Gate-Signal-Ausgabemodul 314' umfasst erste bis dritte Transistoren T71 bis T73' und einen Boost-Kondensator CS. In diesem Zusammenhang kann der erste Transistor T71' als Pullup-Transistor bezeichnet werden, während der zweite Transistor T72' und der dritte Transistor T73' jeweils als Pull-down-Transistor bezeichnet werden können.
Der erste Transistor T71' ist mit dem QB-Knoten und einer das Abtasttaktsignal SCCLK(n+1) übertragenden Taktsignalleitung verbunden und zwischen diesen angeordnet. Der Boost-Kondensator CS ist mit einem Gate und einer Source des ersten Transistors T71' verbunden und zwischen diesen angeordnet.
Der erste Transistor T71' arbeitet als Reaktion auf eine Spannung des Q2-Knotens, um ein Hochpegelspannungs-Gate-Signal SCOUT(n+1) auf der Grundlage des Abtasttaktsignals SCCLK(n+1) über einen vierten Ausgangsknoten NO4 auszugeben. Der erste Transistor T71' wird eingeschaltet, wenn die Spannung des Q2-Knotens auf einem hohen Pegel liegt, und liefert somit das Abtasttaktsignal SCCLK(n+1) mit der Hochpegelspannung an den vierten Ausgangsknoten NO4. Dementsprechend wird das Hochpegelspannungs-Gate-Signal SCOUT(n+1) ausgegeben.
Wenn das Gate-Signal SCOUT(n+1) ausgegeben wird, bootstrappt der Boost-Kondensator CS eine Spannung des Q2-Knotens synchron mit dem Abtasttaktsignal SCCLK(n+1) mit dem Hochpotential-Spannungspegel auf einen Boost-Spannungspegel, der höher ist als der Pegel der ersten Hochpotential-Spannung GVDD1. Wenn die Spannung des Q2-Knotens gebootstrappt wird, kann das Hochpegelspannungs-Abtasttaktsignal SCCLK(n+1) schnell und ohne Verzerrung als Gate-Signal SCOUT(n+1) ausgegeben werden.
Der zweite Transistor T72' arbeitet als Reaktion auf eine Spannung des QB_e-Knotens, um ein Niederpegelspannungs-Gate-Signal SCOUT(n+1) auf der Grundlage der ersten Niederpotential-Spannung GVSS1 über den vierten Ausgangsknoten NO4 auszugeben. Der zweite Transistor T72' wird eingeschaltet, wenn die Spannung des QB_e-Knotens auf einem hohen Pegel liegt, und liefert somit die erste Niederpotential-Spannung GVSS1 an den vierten Ausgangsknoten NO4. Dementsprechend wird das Niederpegelspannungs-Gate-Signal SCOUT(n+1) ausgegeben.
Der dritte Transistor T73' arbeitet als Reaktion auf eine Spannung des QB_o-Knotens, um ein Niederpegelspannungs-Gate-Signal SCOUT(n+1) auf der Grundlage der ersten Niederpotential-Spannung GVSS1 über den vierten Ausgangsknoten NO4 auszugeben. Der dritte Transistor T73' wird eingeschaltet, wenn die Spannung des QB_o-Knotens auf einem hohen Pegel liegt, und liefert somit die erste Niederpotential-Spannung GVSS1 an den vierten Ausgangsknoten NO4. Dementsprechend wird das Niederpegelspannungs-Gate-Signal SCOUT(n+1) ausgegeben.
In einem Beispiel, wie in 5 gezeigt, teilen sich die n-te Stufenschaltung ST(n) und die (n+1)-te Stufenschaltung ST(n+1) den QB_o-Knoten und den QB_e-Knoten miteinander.
6 zeigt eine Wellenform sowohl eines Eingangssignals als auch eines Ausgangssignals, wenn die Stufenschaltung von 5 ein Gate-Signal für die Bildanzeige in einem ungeradzahligen Rahmen ausgibt. 6 zeigt eine Wellenform sowohl eines Eingangssignals als auch eines Ausgangssignals, wenn die Stufenschaltung von 5 ein Gate-Signal für die Bildanzeige in einem geradzahligen Rahmen ausgibt.
Die in 5 gezeigte n-te Stufenschaltung ST(n) und (n+1)-te Stufenschaltung ST(n+1) können sequentiell das Gate-Signal SCOUT(n) bzw. das Gate-Signal SCOUT(n+1) im ungeradzahligen bzw. im geradzahligen Rahmen ausgeben.
Erstens, unter Bezugnahme auf 6, wenn ein hoch-pegeliges vorderes Übertrags-Signal C(n-3) für eine Periode P1 bis P3 des ungeradzahligen Rahmens eingegeben wird, werden der erste Transistor T21 und der zweite Transistor T22 der Q1-Knotensteuerung 302 eingeschaltet. Dementsprechend wird der Q1-Knoten auf den Pegel der ersten Hochpotential-Spannung GVDD1 aufgeladen. Ferner werden der erste Transistor T21' und der zweite Transistor T22' des Q2-Knoten-Controllers 302' eingeschaltet, wenn ein hoch-pegeliges vorderes Übertrags-Signal C(n-2) für eine Periode P2 bis P4 dazu eingegeben wird. Dementsprechend wird der Q2-Knoten auf den Pegel der ersten Hochpotential-Spannung GVDD1 aufgeladen.
Wenn ein Hochpegel-Abtasttaktsignal SCCLK(n) für eine Periode P3 bis P5 eingegeben wird, bootstrapst der Boost-Kondensator CS die Spannung des Q1-Knotens auf einen Pegel einer ersten Boost-Spannung BL1 und einen Pegel einer zweiten Boost-Spannung BL2, die höher sind als ein Pegel der ersten Hochpotential-Spannung GVDD1. Dementsprechend wird das Gate-Signal SCOUT(n) von dem zweiten Ausgangsknoten NO2 für die Periode P3 bis P5 ausgegeben.
Wenn ferner ein Hochpegel-Abtasttaktsignal SCCLK(n+1) für eine Periode P4 bis P6 eingegeben wird, bootstrappt der Boost-Kondensator CS die Spannung des Q2-Knotens auf den Pegel der ersten Boost-Spannung BL1 und den Pegel der zweiten Boost-Spannung BL2, die höher sind als der der ersten Hochpotential-Spannung GVDD1. Dementsprechend wird das Gate-Signal SCOUT(n+1) von dem vierten Ausgangsknoten NO4 für die Periode P4 bis P6 ausgegeben.
Wenn das Abtasttaktsignal nicht eingegeben wird und ein hinteres Übertrags-Signal C(n+4) mit einem hohen Pegel für eine Periode P6 bis P8 eingegeben wird, wird eine Spannung des Q1-Knotens auf den Pegel der ersten Hochpotential-Spannung GVDD1 geladen. Ferner wird, wenn das Abtasttaktsignal nicht eingegeben wird und ein hinteres Übertrags-Signal C(n+5) mit einem hohen Pegel für eine Periode P7 bis P9 eingegeben wird, die Spannung des Q2-Knotens auf den Pegel der ersten Hochpotential-Spannung GVDD1 geladen.
Wie in 6 gezeigt, kann, wenn jede der n-ten Stufenschaltung ST(n) und der (n+1)-ten Stufenschaltung ST(n+1) ein Gate-Signal im ungeradzahligen Rahmen ausgibt, der QB o-Knoten für eine Periode P1 bis P9 auf den Pegel der dritten Niederpotential-Spannung GVSS3 entladen und für eine verbleibende Periode auf den Pegel der zweiten Hochpotential-Spannung GVDD2 geladen werden. Ferner wird die Spannung des QB_e-Knotens für eine gesamte Periode auf dem Pegel der dritten Niederpotential-Spannung GVSS3 gehalten.
In einem Beispiel kann eine Gate-Signal-Ausgabeoperation von jeder der n-ten Stufenschaltung ST(n) und der (n+1)-ten Stufenschaltung ST(n+1) in dem in 7 gezeigten geradzahligen Rahmen in ähnlicher Weise wie in dem in 6 gezeigten ungeradzahligen Rahmen durchgeführt werden. Wenn jedoch, wie in 7 gezeigt, sowohl die n-te Stufenschaltung ST(n) als auch die (n+1)-te Stufenschaltung ST(n+1) das Gate-Signal in dem geradzahligen Rahmen ausgibt, kann der QB_o-Knoten für eine gesamte Periode auf dem Pegel der dritten Niederpotential-Spannung GVSS3 gehalten werden. Ferner kann der QB_e-Knoten für eine Periode P1 bis P9 auf den Pegel der dritten Niederpotential-Spannung GVSS3 entladen und für eine restliche Periode auf den Pegel der zweiten Hochpotential-Spannung GVDD2 geladen werden.
In der in 4 und 5 gezeigten Ausführungsform umfasst die Gate-Treiberschaltung 13 die n Gate-Leitungen und die ihnen entsprechenden n Stufenschaltungen. Ferner können in der Ausführungsform von 4 und 5 der QB_o-Knoten und der QB_e-Knoten jeder Stufenschaltung in jedem Rahmen abwechselnd geladen oder entladen werden.
Dementsprechend können die dritten Transistoren T63 und T63', die jeweils in den Übertrags-Signal-Ausgabemodulen 312 und 312' jeder Stufenschaltung enthalten sind, in jedem Rahmen abwechselnd ein- oder ausgeschaltet werden. Ferner können die zweiten Transistoren T72 und T72' und die dritten Transistoren T73 und T73' unter den Pull-down-Transistoren, die in den Gate-Signal-Ausgabemodulen 314 und 314' jeder Stufenschaltung enthalten sind, in jedem Rahmen abwechselnd ein- oder ausgeschaltet werden. In ähnlicher Weise können der erste Transistor T31 und der zweite Transistor T32, die in der Q1-Knotenstabilisierung 304 enthalten sind, in jedem ungeradzahligen Rahmen ein- und ausgeschaltet werden. Der erste Transistor T31' und der zweite Transistor T32' im Q2-Knotenstabilisator 304' können in jedem geradzahligen Rahmen ein- und ausgeschaltet werden.
8 zeigt eine Konfiguration einer Mehrzahl von Stufenschaltungen, die in einer Gate-Treiberschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung enthalten sind.
Bezugnehmend auf 8 enthält eine Gate-Treiberschaltung 13 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung erste bis k-te Stufenschaltungen ST(1) bis ST(k) (k ist eine positive ganze Zahl), eine Gate-Treiber-Spannungsleitung 131, eine Taktsignalleitung 132, eine Leitungsabtast-Vorbereitungs-Signalleitung 133 und eine Rücksetz-Signalleitung 134 sowie eine Panel-Ein-Signalleitung 135. Ferner kann die Gate-Treiberschaltung 13 eine vordere Dummy-Stufenschaltung DST1, die vor der ersten Stufenschaltung ST(1) angeordnet ist, und eine hintere Dummy-Stufenschaltung DST2, die hinter der k-ten Stufenschaltung ST(k) angeordnet ist, umfassen.
Die Gate-Treiber-Spannungsleitung 131 kann eine Hochpotential-Spannung GVDD und eine Niederpotential-Spannung GVSS, die von einer Energieverwaltungsschaltung 16 zugeführt werden, an jede der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k), an die vordere Dummy-Stufenschaltung DST1 und an die hintere Dummy-Stufenschaltung DST2 liefern.
In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Treiber-Spannungsleitung 131 eine Mehrzahl von Hochpotential-Spannungsleitungen zum Zuführen einer Mehrzahl von Hochpotential-Spannungen mit jeweils unterschiedlichen Spannungspegeln und eine Mehrzahl von Niederpotential-Spannungsleitungen zum Zuführen einer Mehrzahl von Niederpotential-Spannungen mit jeweils unterschiedlichen Spannungspegeln umfassen.
In einem Beispiel hat die Gate-Treiber-Spannungsleitung 131 drei Hochpotential-Spannungsleitungen zum Liefern einer ersten Hochpotential-Spannung GVDD1, einer zweiten Hochpotential-Spannung GVDD2 und einer dritten Hochpotential-Spannung GVDD3 mit jeweils unterschiedlichen Spannungspegeln.
Die Gate-Treiber-Spannungsleitung 131 hat drei Niederpotential-Spannungsleitungen zum Liefern einer ersten Niederpotential-Spannung GVSS1, einer zweiten Niederpotential-Spannung GVSS2 und einer dritten Niederpotential-Spannung GVSS3 mit unterschiedlichen Spannungspegeln. Dies ist jedoch nur ein Beispiel. Die Anzahl der Leitungen, die in der Gate-Treiber-Spannungsleitung 131 enthalten sind, kann je nach Ausführungsform variieren.
Die Taktsignalleitung 132 kann eine Mehrzahl von Taktsignalen CLKs liefern, die vom Timing-Controller 11 geliefert werden, z.B. ein Übertrags-Taktsignal CRCLK oder ein Abtasttaktsignal SCCLK an jede der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k), an die vordere Dummy-Stufenschaltung DST1 und an die hintere Dummy-Stufenschaltung DST2.
Die Leitungsabtast-Vorbereitungs-Signalleitung 133 kann ein Leitungsabtast-Vorbereitungs-Signal LSP liefern, das von dem Timing-Controller 11 an die ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) geliefert wird. Optional kann die Leitungsabtast-Vorbereitungs-Signalleitung 133 weiter mit der vorderen Dummy-Stufenschaltung DST1 verbunden sein.
Die Rücksetz-Signalleitung 134 kann ein Rücksetz-Signal RESET, das von dem Timing-Controller 11 geliefert wird, an jede der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k), an die vordere Dummy-Stufenschaltung DST1 und an die hintere Dummy-Stufenschaltung DST2 liefern.
Die Panel-Ein-Signalleitung 135 kann ein Panel-Ein-Signal POS liefern, das von dem Timing-Controller 11 an jede der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k), an die vordere Dummy-Stufenschaltung DST1 und an die hintere Dummy-Stufenschaltung DST2 geliefert wird.
Obwohl nicht dargestellt, können zusätzlich zu den in 8 gezeigten Leitungen 131, 132, 133, 134 und 135 weitere Leitungen zum Zuführen von Signalen an die ersten bis k-ten Stufenschaltungen ST(1) bis ST(k), an die vordere Dummy-Stufenschaltung DST1 und an die hintere Dummy-Stufenschaltung DST2 angeschlossen sein. In einem Beispiel kann zusätzlich eine Leitung zur Zuführung eines Gate-Startsignals VST an die vordere Dummy-Stufenschaltung DST1 angeschlossen sein.
Die vordere Dummy-Stufenschaltung DST1 gibt ein vorderes Übertrags-Signal C als Reaktion auf einen Eingang des vom Timing-Controller 11 gelieferten Gate-Startsignals VST aus. Das vordere Übertrags-Signal C kann an eine (i.e. 01) der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) geliefert werden.
Die hintere Dummy-Stufenschaltung DST2 gibt ein hinteres Übertrags-Signal C aus. Das hintere Übertrags-Signal C kann einer (i.e. 01) der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) zugeführt werden.
Die ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) können kaskadenförmig oder stufenförmig miteinander verbunden sein.
In einer Ausführungsform der vorliegenden Offenbarung gibt jede der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) j (j ist eine positive ganze Zahl) Gate-Signale SCOUT und ein (i.e. 01) Übertrags-Signal C aus. Das heißt, jede Stufenschaltung gibt erste bis j-te Gate-Signale und ein (i.e. 01) Übertrags-Signal C aus.
In einer in 8 gezeigten Ausführungsform gibt beispielsweise jede Stufenschaltung vier Gate-Signale SCOUT und ein (i.e. 01) Übertrags-Signal C aus. Zum Beispiel gibt die erste Stufenschaltung ST(1) ein erstes Gate-Signal SCOUT(1), ein zweites Gate-Signal SCOUT(2), ein drittes Gate-Signal SCOUT(3), ein viertes Gate-Signal SCOUT(4) und ein erstes Übertrags-Signal C(1) aus. Die zweite Schaltungsstufe ST 2 gibt ein fünftes Gate-Signal SCOUT(5), ein sechstes Gate-Signal SCOUT(6), ein siebtes Gate-Signal SCOUT(7), ein achtes Gate-Signal SCOUT(8) und ein zweites Übertrags-Signal C(2) aus. Daher ist in 8 j gleich 4.
Die Gesamtzahl der Gate-Signale, die von den ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) ausgegeben werden, ist gleich der Anzahl n der Gate-Leitungen 15, die auf dem Anzeigepanel 10 angeordnet sind. Wie oben beschrieben, gibt jede Stufenschaltung j Gate-Signale aus. Daher wird j × k = n festgelegt.
In der in 8 gezeigten Ausführungsform, in der j = 4 ist, ist beispielsweise die Anzahl k der Stufenschaltungen gleich 1/4 der Anzahl n der Gate-Leitungen 15. Das heißt, in der Ausführungsform von 8 ist k = n/4.
Die Anzahl der von jeder Stufenschaltung ausgegebenen Gate-Signale ist jedoch nicht darauf beschränkt. Das heißt, in einer anderen Ausführungsform der vorliegenden Offenbarung kann jede Stufenschaltung ein, zwei oder drei Gate-Signale ausgeben, oder sie kann fünf oder mehr Gate-Signale ausgeben. Die Anzahl der Stufenschaltungen kann entsprechend der Anzahl der von jeder Stufenschaltung ausgegebenen Gate-Signale variieren.
Nachfolgend wird eine Ausführungsform beschrieben, bei der jede Stufenschaltung vier Gate-Signale SCOUT und ein (i.e. 01) Übertrags-Signal C ausgibt. Die vorliegende Offenbarung ist jedoch nicht auf diese Ausführungsform beschränkt.
Jedes der Gate-Signale SCOUT, die von der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) ausgegeben werden, kann als Gate-Signal zum Abtasten der Schwellenspannung oder als Gate-Signal zum Anzeigen des Bildes dienen. Ferner kann jedes Übertrags-Signal C, das von jeder der ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) ausgegeben wird, einer anderen als der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) zugeführt werden. In Übereinstimmung mit der vorliegenden Offenbarung kann ein Übertrags-Signal, das eine (i.e. 01) Stufenschaltung von der vorderen Stufenschaltung erhält, als vorderes Übertrags-Signal bezeichnet werden, während ein Übertrags-Signal, das eine (i.e. 01) Stufenschaltung von der hinteren Stufenschaltung erhält, als hinteres Übertrags-Signal bezeichnet werden kann.
9 ist ein Schaltplan einer Stufenschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
Die in 9 gezeigte Stufenschaltung kann eine der in 8 gezeigten ersten bis k-ten Stufenschaltungen ST(1) bis ST(k) sein.
Unter Bezugnahme auf 9 enthält die Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung einen M-Knoten, einen Q-Knoten und einen QB-Knoten. Ferner umfasst die Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung einen Leitungs-Selektor 502, einen Q-Knoten-Controller 504, einen Q-Knoten- und QH-Knoten-Stabilisator 506, einen Inverter 508, einen QB-Knoten-Stabilisator 510, ein Übertrags-Signal-Ausgabemodul 512 und ein Gate-Signal-Ausgabemodul 514.
Der Leitungs-Selektor 502 lädt den M-Knoten auf der Grundlage des vorderen Übertrags-Signals C(k-2) als Reaktion auf einen Eingang des Leitungs-Abtastvorbereitungs-Signals LSP auf. Ferner lädt der Leitungs-Selektor 502 den Q-Knoten auf den Pegel einer ersten Hochpotential-Spannung GVDD1 auf der Grundlage einer geladenen Spannung des M-Knotens als Reaktion auf einen Eingang des Rücksetz-Signals RESET. Ferner entlädt der Leitungs-Selektor 502 den Q-Knoten oder setzt ihn als Reaktion auf einen Eingang des Panel-Ein-Signals POS auf einen Pegel einer dritten Niederpotential-Spannung GVSS3 zurück.
Der Leitungs-Selektor 502 enthält erste bis siebte Transistoren T11 bis T17 und einen Vorlade-Kondensator CA.
Der erste Transistor T11 und der zweite Transistor T12 sind mit einer ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem M-Knoten verbunden und zwischen diesen angeordnet. Ferner sind der erste Transistor T11 und der zweite Transistor T12 in Reihe miteinander verbunden.
Der erste Transistor T11 gibt ein vorderes Übertrags-Signal C(k-2) an einen ersten Verbindungsknoten NC1 als Reaktion auf einen Eingang des Leitungs-Abtastvorbereitungs-Signals LSP aus. Der zweite Transistor T12 verbindet den ersten Verbindungsknoten NC1 elektrisch mit dem M-Knoten als Reaktion auf einen Eingang des Leitungs-Abtastvorbereitungs-Signals LSP. Wenn beispielsweise das Leitungs-Abtastvorbereitungs-Signal LSP einer Hochpegelspannung in den ersten Transistor T11 und den zweiten Transistor T12 eingegeben wird, werden der erste Transistor T11 und der zweite Transistor T12 gleichzeitig eingeschaltet, um den M-Knoten auf den Pegel der ersten Hochpotential-Spannung GVDD1 zu laden.
Ein dritter Transistor T13 kann eingeschaltet werden, wenn ein Spannungspegel des M-Knotens auf einem hohen Pegel ist, und kann somit die erste Hochpotential-Spannung GVDD1 an den ersten Verbindungsknoten NC1 liefern. Wenn die erste Hochpotential-Spannung GVDD1 dem ersten Verbindungsknoten NC1 zugeführt wird, erhöht sich die Differenz zwischen der Gate-Spannung des ersten Transistors T11 und der Spannung des ersten Verbindungsknotens NC1. Daher kann der erste Transistor T11 aufgrund der Differenz zwischen der Gate-Spannung des ersten Transistors T11 und der Spannung des ersten Verbindungsknotens NC1 in einem vollständig ausgeschalteten Zustand gehalten werden, wenn das Leitungs-Abtastvorbereitungs-Signal LSP als Niederpegelspannung in ein Gate des ersten Transistors T11 eingegeben wird, so dass der erste Transistor T11 ausgeschaltet wird. Dementsprechend kann ein Leckstrom des ersten Transistors T11 und damit ein Spannungsabfall des M-Knotens verhindert werden, so dass die Spannung des M-Knotens stabil gehalten werden kann.
Der Vorlade-Kondensator CA ist mit der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem M-Knoten verbunden und zwischen diesen angeordnet und speichert darin eine Spannung, die einer Differenz zwischen der ersten Hochpotential-Spannung GVDD1 und einer in den M-Knoten geladenen Spannung entspricht. Wenn der erste Transistor T11, der zweite Transistor T12 und der dritte Transistor T13 eingeschaltet sind, speichert der Vorlade-Kondensator CA darin eine Hochpegelspannung des vorderen Übertrags-Signals C(k-2). Wenn der erste Transistor T11, der zweite Transistor T12 und der dritte Transistor T13 ausgeschaltet sind, hält der Vorlade-Kondensator CA die Spannung des M-Knotens unter Verwendung der darin gespeicherten Spannung für eine bestimmte Zeitspanne aufrecht.
Ein vierter Transistor T14 und ein fünfter Transistor T15 sind mit dem Q-Knoten und der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 verbunden und zwischen diesen angeordnet. Der vierte Transistor T14 und der fünfte Transistor T15 sind in Reihe zueinander geschaltet.
Der vierte Transistor T14 und der fünfte Transistor T15 laden den Q-Knoten als Reaktion auf die Spannung des M-Knotens und einen Eingang des Rücksetz-Signals RESET auf die erste Hochpotential-Spannung GVDD1 auf. Der vierte Transistor T14 kann eingeschaltet werden, wenn sich die Spannung des M-Knotens auf einem hohen Pegel befindet, und kann somit die erste Hochpotential-Spannung GVDD1 an einen gemeinsamen Knoten zwischen dem vierten Transistor T14 und dem fünften Transistor T15 übertragen. Der fünfte Transistor T15 kann auf der Grundlage eines Hochpegel-Rücksetz-Signals RESET eingeschaltet werden, um die Spannung des gemeinsamen Knotens an den Q-Knoten zu liefern. Wenn also der vierte Transistor T14 und der fünfte Transistor T15 gleichzeitig eingeschaltet sind, wird der Q-Knoten mit der ersten Hochpotential-Spannung GVDD1 geladen.
Ein sechster Transistor T16 und ein siebter Transistor T17 sind mit dem Q-Knoten und einer dritten Niederpotential-Spannungsleitung, die die dritte Niederpotential-Spannung GVSS3 übertragen kann, verbunden und zwischen diesen angeordnet. Der sechste Transistor T16 und der siebte Transistor T17 sind in Reihe zueinander geschaltet.
Der sechste Transistor T16 und der siebte Transistor T17 entladen den Q-Knoten auf die dritte Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang des Panel-Ein-Signals POS. Der Q-Knoten der auf die dritte Niederpotential-Spannung GVSS3 entladen wird, kann auch als Q-Knoten bezeichnet werden, der zurückgesetzt wird. Der siebte Transistor T17 kann auf der Grundlage eines Eingangs eines Hochpegel-Panel-Ein-Signals POS eingeschaltet werden, um die dritte Niederpotential-Spannung GVSS3 an den QH-Knoten zu liefern. Der sechste Transistor T16 wird entsprechend einem Eingang des Hochpegel-Panel-Ein-Signals POS eingeschaltet, um den Q-Knoten und den QH-Knoten elektrisch miteinander zu verbinden. Wenn also der sechste Transistor T16 und der siebte Transistor T17 gleichzeitig eingeschaltet werden, wird der Q-Knoten entladen oder auf die dritte Niederpotential-Spannung GVSS3 zurückgesetzt.
Der Q-Knoten-Controller 504 lädt den Q-Knoten als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(k-2) auf den Pegel der ersten Hochpotential-Spannung GVDD1 auf und entlädt den Q-Knoten als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(k+2) auf den Pegel der dritten Niederpotential-Spannung GVSS3.
Der Q-Knoten-Controller 504 umfasst erste bis achte Transistoren T21 bis T28.
Der erste Transistor T21 und der zweite Transistor T22 sind mit dem Q-Knoten und der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 verbunden und zwischen diesen angeordnet. Der erste Transistor T21 und der zweite Transistor T22 sind in Reihe zueinander geschaltet.
Der erste Transistor T21 und der zweite Transistor T22 laden den Q-Knoten als Reaktion auf einen Eingang des vorderen Übertrags-Signals C(k-2) auf den Pegel der ersten Hochpotential-Spannung GVDD1 auf. Der erste Transistor T21 kann entsprechend einem Eingang des vorderen Übertrags-Signals C(k-2) eingeschaltet werden und somit die erste Hochpotential-Spannung GVDD1 an den zweiten Verbindungsknoten NC2 liefern. Der zweite Transistor T22 kann entsprechend einem Eingang des vorderen Übertrags-Signals C(k-2) eingeschaltet werden und kann den zweiten Verbindungsknoten NC2 und den Q-Knoten elektrisch miteinander verbinden. Daher wird, wenn der erste Transistor T21 und der zweite Transistor T22 gleichzeitig eingeschaltet sind, die erste Hochpotential-Spannung GVDD1 an den Q-Knoten geliefert.
Ein fünfter Transistor T25 und ein sechster Transistor T26 sind mit der dritten Hochpotential-Spannungsleitung zum Liefern der dritten Hochpotential-Spannung GVDD3 verbunden. Der fünfte Transistor T25 und der sechste Transistor T26 liefern die dritte Hochpotential-Spannung GVDD3 an einen zweiten Verbindungsknoten NC2 als Reaktion auf die dritte Hochpotential-Spannung GVDD3.
Der fünfte Transistor T25 und der sechste Transistor T26 werden auf Grundlage der dritten Hochpotential-Spannung GVDD3 gleichzeitig eingeschaltet, so dass die dritte Hochpotential-Spannung GVDD3 dem zweiten Verbindungsknoten NC2 ständig zugeführt wird, wodurch eine Differenz zwischen der Gate-Spannung des ersten Transistors T21 und einer Spannung des zweiten Verbindungsknotens NC2 erhöht wird. Daher kann der erste Transistor T21 aufgrund der Differenz zwischen der Gate-Spannung des ersten Transistors T21 und der Spannung des zweiten Verbindungsknotens NC2 in einem vollständig ausgeschalteten Zustand gehalten werden, wenn ein nieder-pegeliges vorderes Übertrags-Signal mit C(k-2) in das Gate des ersten Transistors T21 eingegeben wird und der erste Transistor T21 somit ausgeschaltet wird. Dementsprechend kann der Leckstrom des ersten Transistors T21 und damit der Spannungsabfall des Q-Knotens verhindert werden, so dass die Spannung des Q-Knotens stabil gehalten werden kann.
In einem Beispiel, wenn eine Schwellenspannung des ersten Transistors T21 negativ (-) ist, wird die Gate-Source-Spannung Vgs des ersten Transistors T21 aufgrund der dritten Hochpotential-Spannung GVDD3, die der Drain-Elektrode zugeführt wird, negativ (-) gehalten. Daher kann der erste Transistor T21 in einem vollständig ausgeschalteten Zustand gehalten werden um den Leckstrom daraus zu verhindern, wenn das nieder-pegelige vordere Übertrags-Signal C(k-2) in das Gate des ersten Transistors T21 eingegeben wird und somit der erste Transistor T21 ausgeschaltet wird.
In einer Ausführungsform der vorliegenden Offenbarung ist die dritte Hochpotential-Spannung GVDD3 auf einen niedrigeren Spannungspegel als die erste Hochpotential-Spannung GVDD1 eingestellt.
Ein dritter Transistor T23 und ein vierter Transistor T24 sind mit dem Q-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der dritte Transistor T23 und der vierte Transistor T24 sind in Reihe zueinander geschaltet.
Der dritte Transistor T23 und der vierte Transistor T24 entladen den Q-Knoten und den QH-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(k+2). Der vierte Transistor T24 wird entsprechend einem Eingang des hinteren Übertrags-Signals C(k+2) eingeschaltet, um den QH-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen. Der dritte Transistor T23 wird entsprechend einem Eingang des hinteren Übertrags-Signals C(k+2) eingeschaltet, um den Q-Knoten und den QH-Knoten elektrisch miteinander zu verbinden. Wenn der dritte Transistor T23 und der vierte Transistor T24 gleichzeitig eingeschaltet sind, werden daher sowohl der Q-Knoten als auch der QH-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt.
Ein siebter Transistor T27 und ein achter Transistor T28 sind mit der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem Q-Knoten verbunden und zwischen diesen angeordnet, und sind mit der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem QH-Knoten verbunden und zwischen diesen angeordnet. Der siebte Transistor T27 und der achte Transistor T28 sind in Reihe zueinander geschaltet.
Der siebte Transistor T27 und der achte Transistor T28 liefern die erste Hochpotential-Spannung GVDD1 an den QH-Knoten als Reaktion auf die Spannung des Q-Knotens. Der siebte Transistor T27 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem hohen Pegel ist, und kann somit die erste Hochpotential-Spannung GVDD1 an einen gemeinsamen Knoten zwischen dem siebten Transistor T27 und dem achten Transistor T28 liefern. Der achte Transistor T28 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem hohen Pegel ist, und kann somit den gemeinsamen Knoten und den QH-Knoten elektrisch miteinander verbinden. Daher werden der siebte Transistor T27 und der achte Transistor T28 gleichzeitig eingeschaltet, wenn sich die Spannung des Q-Knotens auf einem hohen Pegel befindet, so dass die erste Hochpotential-Spannung GVDD1 an den QH-Knoten geliefert wird.
Wenn die erste Hochpotential-Spannung GVDD1 an den QH-Knoten geliefert wird, steigt eine Differenz zwischen der Gate-Spannung des dritten Transistors T23 und der Spannung des QH-Knotens. Daher kann der dritte Transistor T23 aufgrund der Differenz zwischen der Gate-Spannung des dritten Transistors T23 und der Spannung des QH-Knotens in einem vollständig ausgeschalteten Zustand gehalten werden, wenn das nieder-pegelige hintere Übertrags-Signal C(k+2) in das Gate des dritten Transistors T23 eingegeben wird und der dritte Transistor T23 somit ausgeschaltet wird. Dementsprechend kann ein Leckstrom des dritten Transistors T23 und damit der Spannungsabfall des Q-Knotens verhindert werden, so dass die Spannung des Q-Knotens stabil gehalten werden kann.
Der Q-Knoten- und QH-Knoten-Stabilisator 506 entlädt den Q-Knoten und den QH-Knoten als Reaktion auf die Spannung des QB-Knotens auf den Pegel der dritten Niederpotential-Spannung GVSS3.
Der Q-Knoten- und QH-Knoten-Stabilisator 506 umfasst einen ersten Transistor T31 und einen zweiten Transistor T32. Der erste Transistor T31 und der zweite Transistor T32 sind mit dem Q-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der erste Transistor T31 und der zweite Transistor T32 sind in Reihe zueinander geschaltet.
Der erste Transistor T31 und der zweite Transistor T32 entladen den Q-Knoten und den QH-Knoten als Reaktion auf die Spannung des QB-Knotens auf den Pegel der dritten Niederpotential-Spannung GVSS3. Der zweite Transistor T32 kann eingeschaltet werden, wenn die Spannung des QB-Knotens auf einem hohen Pegel befindet, und kann somit die dritte Niederpotential-Spannung GVSS3 an einen gemeinsamen Knoten zwischen dem ersten Transistor T31 und dem zweiten Transistor T32 liefern. Der erste Transistor T31 kann eingeschaltet werden, wenn die Spannung des QB-Knotens auf einem hohen Pegel liegt, und kann somit den Q-Knoten und den QH-Knoten elektrisch miteinander verbinden. Wenn der erste Transistor T31 und der zweite Transistor T32 als Reaktion auf die Spannung des QB-Knotens gleichzeitig eingeschaltet werden, können daher sowohl der Q-Knoten als auch der QH-Knoten entladen oder auf den Pegel der dritten Niederpotential-Spannung GVSS3 zurückgesetzt werden.
Der Inverter 508 ändert einen Spannungspegel des QB-Knotens entsprechend einem Spannungspegel des Q-Knotens.
Der Inverter 508 umfasst erste bis fünfte Transistoren T41 bis T45.
Ein zweiter Transistor T42 und ein dritter Transistor T43 sind mit einer zweiten Hochpotential-Spannungsleitung zum Liefern der zweiten Hochpotential-Spannung GVDD2 und einem dritten Verbindungsknoten NC3 verbunden und zwischen diesen angeordnet. Der zweite Transistor T42 und der dritte Transistor T43 sind in Reihe zueinander geschaltet.
Der zweite Transistor T42 und der dritte Transistor T43 liefern die zweite Hochpotential-Spannung GVDD2 an den dritten Verbindungsknoten NC3 als Reaktion auf die zweite Hochpotential-Spannung GVDD2. Der zweite Transistor T42 wird auf der Grundlage der zweiten Hochpotential-Spannung GVDD2 eingeschaltet, um die zweite Hochpotential-Spannung GVDD2 an einen gemeinsamen Knoten zwischen dem zweiten Transistor T42 und dem dritten Transistor T43 zu liefern. Der dritte Transistor T43 wird auf der Grundlage der zweiten Hochpotential-Spannung GVDD2 eingeschaltet, um den gemeinsamen Knoten zwischen dem zweiten Transistor T42 und dem dritten Transistor T43 elektrisch mit dem dritten Verbindungsknoten NC3 zu verbinden. Wenn also der zweite Transistor T42 und der dritte Transistor T43 gleichzeitig auf der Grundlage der zweiten Hochpotential-Spannung GVDD2 eingeschaltet werden, wird der dritte Verbindungsknoten NC3 auf den Pegel der zweiten Hochpotential-Spannung GVDD2 aufgeladen.
Der vierte Transistor T44 ist mit dem dritten Verbindungsknoten NC3 und der zweiten Niederpotential-Spannungsleitung zum Liefern der zweiten Niederpotential-Spannung GVSS2 verbunden und zwischen diesen angeordnet.
Der vierte Transistor T44 kann die zweite Niederpotential-Spannung GVSS2 an den dritten Verbindungsknoten NC3 als Reaktion auf eine Spannung des Q-Knotens liefern. Der vierte Transistor T44 kann eingeschaltet werden, wenn sich die Spannung des Q-Knotens auf einem hohen Pegel befindet, und kann somit den dritten Verbindungsknoten NC3 auf die zweite Niederpotential-Spannung GVSS2 entladen oder zurücksetzen.
Der erste Transistor T41 ist mit der zweiten Hochpotential-Spannungsleitung zum Liefern der zweiten Hochpotential-Spannung GVDD2 und dem QB-Knoten verbunden und zwischen diesen angeordnet.
Der erste Transistor T41 kann die zweite Hochpotential-Spannung GVDD2 an den QB-Knoten als Reaktion auf eine Spannung des dritten Verbindungsknotens NC3 liefern.
Der erste Transistor T41 kann eingeschaltet werden, wenn die Spannung des dritten Verbindungsknotens NC3 auf einem hohen Pegel liegt, und kann somit den QB-Knoten auf den Pegel der zweiten Hochpotential-Spannung GVDD2 aufladen.
Der fünfte Transistor T45 ist mit dem QB-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der fünfte Transistor T45 kann die dritte Niederpotential-Spannung GVSS3 an den QB-Knoten als Reaktion auf eine Spannung des Q-Knotens liefern. Der fünfte Transistor T45 kann eingeschaltet werden, wenn sich die Spannung des Q-Knotens auf einem hohen Pegel befindet, und kann so den QB-Knoten auf das Pegel der dritten Niederpotential-Spannung GVSS3 entladen oder zurücksetzen.
Der QB-Knoten-Stabilisator 510 entlädt den QB-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(k-2), auf einen Eingang des Rücksetz-Signals und auf eine geladene Spannung des M-Knotens.
Der QB-Knoten-Stabilisator 510 umfasst erste bis dritte Transistoren T51 bis T53.
Der erste Transistor T51 ist mit dem QB-Knoten und der zweiten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der erste Transistor T51 kann als Reaktion auf einen Eingang des hinteren Übertrags-Signals C(k-2) eine dritte Niederpotential-Spannung GVSS3 an den QB-Knoten liefern. Der fünfte Transistor T45 kann eingeschaltet werden, wenn sich die Spannung des Q-Knotens auf einem hohen Pegel befindet, und kann somit den QB-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 entladen oder zurücksetzen.
Der zweite Transistor T52 und der dritte Transistor T53 sind mit dem QB-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der zweite Transistor T52 und der dritte Transistor T53 sind in Reihe zueinander geschaltet.
Der zweite Transistor T52 und der dritte Transistor T53 entladen den QB-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 als Reaktion auf einen Eingang des Rücksetz-Signals und einer geladenen Spannung des M-Knotens. Der dritte Transistor T53 kann eingeschaltet werden, wenn sich die Spannung des M-Knotens auf einem hohen Pegel befindet, und kann somit die dritte Niederpotential-Spannung GVSS3 an einen gemeinsamen Knoten zwischen dem zweiten Transistor T52 und dem dritten Transistor T53 liefern. Der zweite Transistor T52 kann auf der Grundlage eines Eingangs des Rücksetz-Signals RESET eingeschaltet werden, so dass der gemeinsame Knoten zwischen dem zweiten Transistor T52 und dem dritten Transistor T53 elektrisch mit dem QB-Knoten verbunden wird. Wenn das Rücksetz-Signal RESET in den zweiten Transistor T52 und den dritten Transistor T53 eingegeben wird, während sich die Spannung des M-Knotens auf einem hohen Pegel befindet, werden daher der zweite Transistor T52 und der dritte Transistor T53 gleichzeitig eingeschaltet, um den QB-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 zu entladen oder zurückzusetzen.
Das Übertrags-Signal-Ausgabemodul 512 gibt das Übertrags-Signal C(k) entsprechend einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens auf der Grundlage eines Spannungspegels des Übertrags-Taktsignals CRCLK(k) oder des Pegels der dritten Niederpotential-Spannung GVSS3 aus.
Das Übertrags-Signal-Ausgabemodul 512 enthält einen ersten Transistor T61, einen zweiten Transistor T62 und einen Boost-Kondensator CC.
Der erste Transistor T61 ist mit einer Taktsignalleitung zum Liefern des Übertrags-Taktsignals CRCLK(k) und einem ersten Ausgangsknoten NO1 verbunden und zwischen diesen angeordnet. Der Boost-Kondensator CC ist mit einem Gate und einer Source des ersten Transistors T61 verbunden und zwischen diesen angeordnet.
Der erste Transistor T61 gibt auf der Grundlage des Übertrags-Taktsignal CRCLK(k) und als Reaktion auf eine Spannung des Q-Knotens ein Hochpegelspannungs-Übertrags-Signal C(k) durch den ersten Ausgangsknoten NO1 aus. Der erste Transistor T61 kann eingeschaltet werden, wenn sich die Spannung des Q-Knotens auf einem hohen Pegel befindet, und kann daher das Übertrags-Taktsignal CRCLK(k) mit einer Hochpegelspannung an den ersten Ausgangsknoten NO1 liefern. Dementsprechend wird das Hochpegelspannungs-Übertrags-Signal C(k) ausgegeben.
Wenn das Übertrags-Signal C(k) ausgegeben wird, bootstrappt der Boost-Kondensator CC eine Spannung des Q-Knotens auf einen Boost-Spannungspegel, der höher ist als der Pegel der ersten Hochpotential-Spannung GVDD1, während er mit dem Übertrags-Taktsignal CRCLK(k) des Pegels der Hochpegelspannung synchronisiert ist. Wenn die Spannung des Q-Knotens gebootstrappt wird, kann das Hochpegelspannungs-Übertrags-Taktsignal CRCLK(k) schnell und ohne Verzerrung als Übertrags-Signal C(k) ausgegeben werden.
Der zweite Transistor T62 ist mit dem ersten Ausgangsknoten NO1 und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
Der zweite Transistor T62 gibt als Reaktion auf eine Spannung des QB-Knotens und auf der Grundlage der dritten Niederpotential-Spannung GVSS3 ein Niederpegelspannungs-Übertrags-Signal C(k) über den ersten Ausgangsknoten NO1 aus. Der zweite Transistor T62 kann eingeschaltet werden, wenn sich die Spannung des QB-Knotens auf einem hohen Pegel befindet, und kann somit die dritte Niederpotential-Spannung GVSS3 an den ersten Ausgangsknoten NO1 liefern. Dementsprechend wird das Niederpegelspannungs-Übertrags-Signal C(k) ausgegeben.
Das Gate-Signal-Ausgabemodul 514 kann eine Mehrzahl der Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) ausgeben, auf der Grundlage von Spannungspegeln einer Mehrzahl von Abtasttaktsignalen SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) oder dem Pegel der ersten Niederpotential-Spannung GVSS1, entsprechend einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens. In diesem Zusammenhang ist i eine positive ganze Zahl.
Das Gate-Signal-Ausgabemodul 514 umfasst erste bis achte Transistoren T71 bis T78 sowie die Boost-Kondensatoren CS1, CS2, CS3 und CS4.
Ein erster Transistor T71, ein dritter Transistor T73, ein fünfter Transistor T75 und ein siebter Transistor T77 sind jeweils mit Taktsignalleitungen zum Liefern der Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) und den zweiten bis fünften Ausgangsknoten NO2 bis NO5 verbunden und zwischen diesen angeordnet. Jeder der Boost-Kondensatoren CS1, CS2, CS3 und CS4 ist mit einem Gate und einer Source des ersten Transistors T71, des dritten Transistors T73, des fünften Transistors T75 und des siebten Transistors T77 verbunden und zwischen Gate und Source angeordnet.
Jeder des ersten Transistors T71, des dritten Transistors T73, des fünften Transistors T75 und des siebten Transistors T77 gibt jedes der Hochpotential-Spannungs-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) über einen jeden von einem zweiten Ausgangsknotens NO2, einem dritten Ausgangsknoten NO3, einem vierten Ausgangsknoten NO4 und einem fünften Ausgangsknoten NO5 auf der Grundlage jedes der Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) und als Reaktion auf eine Spannung des Q-Knotens aus. Jeder von dem ersten Transistor T71, dem dritten Transistor T73, dem fünften Transistor T75 und dem siebten Transistor T77 ist eingeschaltet, wenn die Spannung des Q-Knotens auf einem hohen Pegel ist, und kann daher jedes der Hochpegelspannungs-Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) an jeden des zweiten Ausgangsknotens NO2, des dritten Ausgangsknotens NO3, des vierten Ausgangsknotens NO4 und des fünften Ausgangsknotens NO5 liefern. Dementsprechend werden die Hochpegelspannungs-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) jeweils ausgegeben.
Wenn die Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3) jeweils ausgegeben werden, werden die Boost-Kondensatoren CS1, CS2, CS3, und CS4 die Spannung des Q-Knotens auf einen Boost-Spannungspegel erhöhen, der höher ist als der Pegel der ersten Hochpotential-Spannung GVDD1, während sie jeweils mit den Hochpegelspannungs-Abtasttaktsignalen SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) synchronisiert werden. Wenn die Spannung des Q-Knotens gebootstrappt wird, können die Hochpegelspannungs-Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) jeweils schnell und ohne Verzerrung als Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) ausgegeben werden.
Ein zweiter Transistor T72, ein vierter Transistor T74, ein sechster Transistor T76 und ein achter Transistor T78 geben jeweils Niederpegelspannung-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) über den zweiten Ausgangsknoten NO2, den dritten Ausgangsknoten NO3, den vierten Ausgangsknoten NO4 und den fünften Ausgangsknoten NO5 auf der Grundlage der ersten Niederpotential-Spannung GVSS1 und als Reaktion auf eine Spannung des QB-Knotens aus. Der zweite Transistor T72, der vierte Transistor T74, der sechste Transistor T76 und der achte Transistor T78 können jeweils eingeschaltet werden, wenn sich die Spannung des QB-Knotens auf einem hohen Pegel befindet, und können somit die erste Niederpotential-Spannung GVSS1 an den zweiten Ausgangsknoten NO2, den dritten Ausgangsknoten NO3, den vierten Ausgangsknoten NO4 bzw. den fünften Ausgangsknoten NO5 liefern. Dementsprechend werden die Niederpegelspannungs-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) jeweils ausgegeben.
In der in 9 gezeigten Ausführungsform kann jede Stufenschaltung die drei Hochpotential-Spannungen GVDD1, GVDD2 und GVDD3, die auf unterschiedliche Pegel eingestellt sind, und die drei Niederpotential-Spannungen GVSS1, GVSS2 und GVSS3, die auf unterschiedliche Pegel eingestellt sind, empfangen. Beispielsweise kann die erste Hochpotential-Spannung GVDD1 auf 20 V, die zweite Hochpotential-Spannung GVDD2 auf 16 V und die dritte Hochpotential-Spannung GVDD3 auf 14 V eingestellt sein. Die erste Niederpotential-Spannung GVSS1 kann auf -6V, die zweite Niederpotential-Spannung GVSS2 auf -10V und die dritte Niederpotential-Spannung GVSS3 auf -12V eingestellt sein. Diese Zahlenwerte sind nur ein Beispiel. Die Pegel der Hochpotential-Spannungen und der Niederpotential-Spannung können je nach Ausführungsform variieren.
10 zeigt eine Wellenform eines Eingangssignals und eines Ausgangssignals, wenn die Stufenschaltung von 9 ein Gate-Signal für die Bildanzeige ausgibt.
Wenn ein hoch-pegeliges vorderes Übertrags-Signal C(k-2) für eine Periode P1 bis P2 eingegeben wird, werden der erste Transistor T21 und der zweite Transistor T22 des Q-Knoten-Controllers 504 eingeschaltet. Dementsprechend wird der Q-Knoten auf den Pegel der ersten Hochpotential-Spannung GVDD1 aufgeladen. Ferner wird der erste Transistor T51 des QB-Knoten-Stabilisators 510 auf der Grundlage eines hoch-pegeligen vorderen Übertrags-Signals C(k-2) eingeschaltet, und somit wird der QB-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 entladen.
Wenn ein Hochpegel-Abtasttaktsignal SCCLK(i) für eine Periode P2 bis P3 eingegeben wird, kann der Boost-Kondensator CS1 eine Spannung des Q-Knotens auf einen Pegel einer ersten Boost-Spannung BL1 bootstrappen, der höher als der der ersten Hochpotential-Spannung GVDD1 ist. Dementsprechend wird das Gate-Signal SCOUT(i) vom zweiten Ausgangsknoten NO2 für eine Periode P2 bis P3 ausgegeben.
Wenn ein Hochpegel-Abtasttaktsignal SCCLK(i+1) zusammen mit einem Hochpegel-Abtasttaktsignal SCCLK(i) für eine Periode P3 bis P4 eingegeben wird, bootstrappen die Boost-Kondensatoren CS1 und CS2 eine Spannung des Q-Knotens auf einen Pegel einer zweiten Boost-Spannung BL2, der höher ist als der der ersten Boost-Spannung BL1. Dementsprechend wird das Gate-Signal SCOUT(i+1) von dem dritten Ausgangsknoten NO3 für eine Periode P3 bis P4 ausgegeben.
Wenn ein Hochpegel-Abtasttaktsignal SCCLK(i+2) zusammen mit einem Hochpegel-Abtasttaktsignal SCCLK(i+1) für eine Periode P4 bis P5 eingegeben wird, bootstrappen die Boost-Kondensatoren CS2 und CS3 die Spannung des Q-Knotens auf den Pegel der zweiten Boost-Spannung BL2, der höher ist als der der ersten Boost-Spannung BL1. Dementsprechend wird das Gate-Signal SCOUT(i+2) von dem vierten Ausgangsknoten NO4 für eine Periode P4 bis P5 ausgegeben.
Wenn ein Hochpegel-Abtasttaktsignal SCCLK(i+3) zusammen mit einem Hochpegel-Abtasttaktsignal SCCLK(i+2) für eine Periode P5 bis P6 eingegeben wird, bootstrappen die Boost-Kondensatoren CS3 und CS4 die Spannung des Q-Knotens auf den Pegel der zweiten Boost-Spannung BL2, der höher ist als der der ersten Boost-Spannung BL1. Dementsprechend wird das Gate-Signal SCOUT(i+3) vom fünften Ausgangsknoten NO5 für eine Periode P5 bis P6 ausgegeben.
Für eine Periode P6 bis P7 wird nur ein Hochpegel-Abtasttaktsignal SCCLK(i+3) eingegeben. Der Boost-Kondensator CS4 hebt die Spannung des Q-Knotens auf den Pegel der ersten Boost-Spannung BL1 an.
Wenn ferner ein Hochpegel-Übertrags-Taktsignal CRCLK(k) für eine Periode P5 bis P7 eingegeben wird, kann der erste Transistor T41, der auf der Grundlage der an den Q-Knoten geladenen Spannung eingeschaltet wird, die Ausgabe des Übertrags-Signals C(k) vom ersten Ausgangsknoten NO1 ermöglichen.
Da das Abtasttaktsignal für eine Periode P7 bis P8 nicht eingegeben wird, ist die Spannung des Q-Knotens wieder auf den Pegel der ersten Hochpotential-Spannung GVDD1 aufgeladen worden. Wenn das hintere Übertrags-Signal C(k+2) mit einem hohen Pegel für die Periode P7 bis P8 eingegeben wird, werden der dritte Transistor T23 und der vierte Transistor T24 des Q-Knoten-Controllers 504 eingeschaltet. Dementsprechend ist der Q-Knoten zu einem Zeitpunkt P8 auf den Pegel der dritten Niederpotential-Spannung GVSS3 entladen. Wenn der Q-Knoten auf den Pegel der dritten Niederpotential-Spannung GVSS3 entladen ist, kann der vierte Transistor T44 im Inverter 508 abgeschaltet werden, und die zweite Hochpotential-Spannung GVDD2 kann in ein Gate des ersten Transistors T41 eingegeben werden, so dass der erste Transistor T41 eingeschaltet wird. Wenn der erste Transistor T41 eingeschaltet ist, wird der QB-Knoten auf den Pegel der zweiten Hochpotential-Spannung GVDD2 aufgeladen.
In der in 8 und 9 gezeigten Ausführungsform umfasst die Gate-Treiberschaltung 13 die n Gate-Leitungen und die ihnen entsprechenden k Stufenschaltungen (n>k). Daher ist in der Gate-Treiberschaltung 13 gemäß der in 8 und 9 dargestellten Ausführungsform eine geringere Anzahl von Stufenschaltungen enthalten als in der Gate-Treiberschaltung 13 gemäß der in 4 und 5 dargestellten Ausführungsform.
Ferner enthält die in 8 und 9 gezeigte Gate-Treiberschaltung 13 eine geringere Anzahl von Transistoren als die in der Gate-Treiberschaltung 13 gemäß der in 4 und 5 gezeigten Ausführungsform. Wenn beispielsweise ein Anzeigepanel 10 mit der in den 8 und 9 gezeigten Gate-Treiberschaltung 13 und ein Anzeigepanel 10 mit der in den 4 und 5 gezeigten Gate-Treiberschaltung 13 die gleiche Auflösung haben, kann die Anzahl der Transistoren in der Gate-Treiberschaltung 13 des ersteren im Vergleich zur Anzahl der Transistoren in der Gate-Treiberschaltung 13 des letzteren um 71 % reduziert werden. Ferner kann die Anzahl der Steuersignale und die Anzahl der Stromversorgungen, die für den Betrieb der Gate-Treiberschaltung 13 des ersteren erforderlich sind, aufgrund der Verringerung der Anzahl der Transistoren um 58,7 % reduziert werden, verglichen mit der Anzahl der Steuersignale und der Anzahl der Stromversorgungen, die für den Betrieb der Gate-Treiberschaltung 13 des letzteren erforderlich sind.
Mit der Verringerung der Anzahl der Transistoren, der Anzahl der Steuersignale und der Anzahl der Stromversorgungen verringert sich auch die von der Gate-Treiberschaltung 13 in der Anzeigeeinrichtung 1 belegte Fläche. Wenn zum Beispiel ein Anzeigepanel 10 mit der in 8 und 9 gezeigten Gate-Treiberschaltung 13 und ein Anzeigepanel 10 mit der in 4 und 5 gezeigten Gate-Treiberschaltung 13 die gleiche Auflösung haben, kann die Fläche der Gate-Treiberschaltung 13 des ersteren im Vergleich zur Fläche der Gate-Treiberschaltung 13 des letzteren um 57,3 % reduziert werden. Dementsprechend kann die Anzeigefläche der Anzeigeeinrichtung 1 vergrößert und somit die Nicht-Anzeigefläche verringert werden, so dass die Anzeigequalität der Anzeigeeinrichtung 1 verbessert werden kann.
In einem Beispiel teilen sich die Stufenschaltungen der in 8 und 9 gezeigten Gate-Treiberschaltung 13 den QB-Knoten nicht miteinander, anders als bei der in 4 und 5 gezeigten Gate-Treiberschaltung 13. Daher wird der QB-Knoten bei jedem Bild ein- oder ausgeschaltet. Dementsprechend kann jeder der Transistoren T31, T32, T62, T72, T74, T76 und T78, die mit dem QB-Knoten verbunden sind, bei jedem Rahmen ein- oder ausgeschaltet werden.
Wenn jeder der mit dem QB-Knoten verbundenen Transistoren T31, T32, T62, T72, T74, T76 und T78 bei jedem Rahmen ein- oder ausgeschaltet wird, können sich die Transistoren T31, T32, T62, T72, T74, T76 und T78 aufgrund einer an die Transistoren T31, T32, T62, T72, T74, T76 und T78 angelegten Spannungsbelastung schnell verschlechtern. Die Verschlechterung des Transistors aufgrund der den Transistoren auferlegten Spannungsbelastung führt dazu, dass die Schwellenspannung des Transistors ansteigt, was zu einer Leistungsverschlechterung und Verkürzung der Lebensdauer der Anzeigeeinrichtung 1 führt.
Um die Verschlechterung jedes der mit dem QB-Knoten verbundenen Transistoren T31, T32, T62, T72, T74, T76 und T78 zu verringern, kann daher die Gate-Treiberschaltung 13 gemäß einer Ausführungsform der vorliegenden Offenbarung so konfiguriert sein, dass eine Höhe der an den QB-Knoten angelegten Spannung, d.h. eine Höhe der zweiten Hochpotential-Spannung GVDD2, angepasst werden kann.
11 ist ein Diagramm, das die Änderung der Höhe der zweiten Hochpotential-Spannung auf der Grundlage einer Betriebszeitdauer der Gate-Treiberschaltung in einer Ausführungsform der vorliegenden Offenbarung zeigt. In 11 stellt eine horizontale Achse die Betriebszeitdauer der Gate-Treiberschaltung 13 dar, und die vertikale Achse stellt die Höhe der in 9 dargestellten zweiten Hochpotential-Spannung GVDD2 dar.
In einer Ausführungsform der vorliegenden Offenbarung kann die Höhe der zweiten Hochpotential-Spannung GVDD2, die dem in 9 dargestellten QB-Knoten zugeführt wird, auf der Grundlage der Betriebszeitdauer der Gate-Treiberschaltung 13 eingestellt werden.
Zum Beispiel kann, wie in 11 gezeigt, mit zunehmender Betriebszeitdauer der Gate-Treiberschaltung 13 die Höhe der zweiten Hochpotential-Spannung GVDD2 zunehmen. Das heißt, wie in 11 gezeigt, wenn die Betriebszeitdauer der Gate-Treiberschaltung 13 auf AT1, auf AT2, auf AT3, auf AT4 und auf AT5 ansteigt, steigt die Höhe der zweiten Hochpotential-Spannung GVDD2 schrittweise auf GV1, auf GV2, auf GV3, auf GV4 und auf GV5 an. In diesem Zusammenhang können die Höhen GV1, GV2, GV3, GV4 und GV5 der zweiten Hochpotential-Spannung GVDD2 größer oder gleich einer Höhe einer Schwellenspannung jedes der Transistoren T31, T32, T62, T72, T74, T76 und T78 sein, die mit dem QB-Knoten bei den Betriebszeitdauern AT1, AT2, AT3, AT4 bzw. AT5 verbunden sind, und können experimentell bestimmt werden.
Ferner kann jeder der in 11 gezeigten AT1, AT2, AT3, AT4 und AT5 und jeder der GV1, GV2, GV3, GV4 und GV5 je nach Ausführungsform variieren und experimentell bestimmt werden.
Ferner können die Abstände zwischen benachbarten AT1, AT2, AT3, AT4 und AT5 und die Abstände zwischen benachbarten GV1, GV2, GV3, GV4 und GV5, die in 11 gezeigt sind, gleich oder verschieden voneinander sein. Zum Beispiel kann ein Differenzwert zwischen AT2 und AT1 so eingestellt werden, dass er gleich oder verschieden von einem Differenzwert zwischen AT5 und AT4 ist. In einem weiteren Beispiel kann ein Differenzwert zwischen GV3 und GV2 so eingestellt werden, dass er gleich oder verschieden von einem Differenzwert zwischen GV5 und GV4 ist.
Wie in 11 gezeigt, kann durch Erhöhen der Höhe der zweiten Hochpotential-Spannung GVDD2 im Verhältnis zur Betriebszeitdauer der Gate-Treiberschaltung 13 ein normaler Betrieb der Gate-Treiberschaltung 13 gewährleistet werden, und es kann möglich sein, dass die an jeden der mit dem QB-Knoten verbundenen Transistoren T31, T32, T62, T72, T74, T76 und T78 angelegte Spannungsbelastung reduziert oder minimiert wird. Dementsprechend kann die Lebensdauer der Anzeigeeinrichtung 1 verlängert werden.
12 ist ein Diagramm, das die Änderung der Größe einer Schwellenspannung eines Transistors auf der Grundlage einer Betriebszeitdauer der Gate-Treiberschaltung zeigt.
In 12 zeigen die Daten 1202 die Änderung der Höhe einer Schwellenspannung jedes der Transistoren, die mit dem QB_o-Knoten und dem QB_e-Knoten der in 4 und 5 gezeigten Gate-Treiberschaltung 13 verbunden sind.
Ferner zeigen die Daten 1204 in 12 eine Änderung der Höhe einer Schwellenspannung jedes der mit dem QB-Knoten verbundenen Transistoren, wenn die zweite Hochpotential-Spannung GVDD2, die dem QB-Knoten in der in 8 und 9 gezeigten Gate-Treiberschaltung 13 zugeführt wird, immer eine konstante Höhe hat.
Ferner zeigen die Daten 1206 in 12 die Änderung der Größe einer Schwellenspannung jedes der mit dem QB-Knoten verbundenen Transistoren, wenn die Höhe der zweiten Hochpotential-Spannung GVDD2 in der in 8 und 9 gezeigten Gate-Treiberschaltung 13 auf der Grundlage der Betriebszeitdauer der Gate-Treiberschaltung 13 zunimmt.
Wie aus den Daten 1202 in 12 ersichtlich ist, können die Transistoren, die mit dem QB_o-Knoten und dem QB_e-Knoten in der in 4 und 5 dargestellten Gate-Treiberschaltung 13 verbunden sind, in jedem Rahmen (dem ungeradzahligen und dem geradzahligen Rahmen) abwechselnd ein- oder ausgeschaltet werden. Dementsprechend ist die Schwellenspannungs-Anstiegsgeschwindigkeit, d.h. die Verschlechterungs-Geschwindigkeit jedes der mit dem QB_o-Knoten und dem QB e-Knoten verbundenen Transistoren relativ niedrig.
In einem Beispiel, wie auf der Grundlage der Daten 1204 in 12 zu sehen ist, wenn die zweite Hochpotential-Spannung GVDD2, die dem QB-Knoten in der in 8 und 9 gezeigten Gate-Treiberschaltung 13 zugeführt wird, immer die gleiche Höhe hat, steigt die Höhe der Schwellenspannung jedes der mit dem QB-Knoten verbundenen Transistoren schnell an. Dementsprechend kann sich jeder der mit dem QB-Knoten verbundenen Transistoren schnell verschlechtern, und somit kann sich die Lebensdauer der Anzeigeeinrichtung 1 verkürzen.
Wie jedoch anhand der Daten 1206 in 12 zu sehen ist, kann wenn die Höhe der zweiten Hochpotential-Spannung GVDD2 in der Gate-Treiberschaltung 13, die in 8 und 9 gezeigt ist, auf der Grundlage der Betriebszeitdauer der Gate-Treiberschaltung 13 angepasst wird, die Anstiegsgeschwindigkeit der Höhe der Schwellenspannung jedes der mit dem QB-Knoten verbundenen Transistoren deutlich geringer sein, verglichen mit derjenigen, wenn die zweite Hochpotential-Spannung GVDD2, die dem QB-Knoten in der in 8 und 9 gezeigten Gate-Treiberschaltung 13 zugeführt wird, immer die gleiche Größe hat. Daher kann die Lebensdauer der Anzeigeeinrichtung 1 verlängert werden.
Obwohl die Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die begleitenden Zeichnungen ausführlicher beschrieben wurden, ist die vorliegende Offenbarung nicht unbedingt auf diese Ausführungsformen beschränkt. Die vorliegende Offenbarung kann auf verschiedene modifizierte Weisen innerhalb des Anwendungsbereichs implementiert werden, ohne von der technischen Idee der vorliegenden Offenbarung abzuweichen. Dementsprechend sind die in der vorliegenden Offenbarung offengelegten Ausführungsformen nicht dazu gedacht, die technische Idee der vorliegenden Offenbarung zu begrenzen, sondern die vorliegende Offenbarung zu beschreiben. Der Umfang der technischen Idee der vorliegenden Offenbarung wird durch die Ausführungsformen nicht begrenzt. Es ist daher zu verstehen, dass die oben beschriebenen Ausführungsformen in jeder Hinsicht illustrativ und nicht einschränkend sind. Der Schutzumfang der vorliegenden Offenbarung sollte durch die Ansprüche ausgelegt werden, und alle technischen Ideen innerhalb des Umfangs der vorliegenden Offenbarung sollten so ausgelegt werden, dass sie im Umfang der vorliegenden Offenbarung enthalten sind.

Claims

Gate-Treiberschaltung (13) für eine Anzeigeeinrichtung (1), wobei die Gate-Treiberschaltung (13) eine Mehrzahl von Stufenschaltungen (ST(1), ..., ST (n)) umfasst, wobei jede Stufenschaltung konfiguriert ist, um ein Gate-Signal an eine jeweilige Gate-Leitung zu liefern, und einen M-Knoten (M), einen Q-Knoten (Q), einen QH-Knoten (QH) und einen QB-Knoten (QB) aufweist, wobei jede Stufenschaltung umfasst: einen Zeilenselektor (502), der konfiguriert ist, um: als Reaktion auf einen Eingang eines Zeilenabtast-Vorbereitungssignals (LSP) tätig zu sein, um den M-Knoten (M) auf der Grundlage eines vorderen Übertrags-Signals (C(k-2)) zu laden; und als Reaktion auf einen Eingang eines Rücksetz-Signals (RESET) tätig zu sein, um den Q-Knoten (Q) auf einen Pegel einer ersten Hochpotential-Spannung (GVDD1) zu laden; oder als Reaktion auf einen Eingang eines Panel-Ein-Signals (POS) tätig zu sein, um den Q-Knoten (Q) auf einen Pegel der dritten Niederpotential-Spannung (GVSS3) zu entladen; eine Q-Knoten-Steuerung (504), die konfiguriert ist, um: als Reaktion auf einen Eingang des vorderen Übertrags-Signals (C(k-2)) tätig zu sein, um den Q-Knoten (Q) auf den Pegel der ersten Hochpotential-Spannung (GVDD1) zu laden; und als Reaktion auf einen Eingang eines hinteren Übertrags-Signals (C(k+2)) tätig zu sein, um den Q-Knoten (Q) auf den Pegel der dritten Niederpotential-Spannung (GVSS3) zu entladen; einen Q-Knoten- und QH-Knoten-Stabilisator (506), der konfiguriert ist, um sowohl den Q-Knoten (Q) als auch den QH-Knoten (QH) auf den Pegel der dritten Niederpotential-Spannung (GVSS3) zu entladen, wenn der QB-Knoten (QB) auf einen Pegel der zweiten Hochpotential-Spannung (GVDD2) geladen ist; einen Inverter (508), der konfiguriert ist, um einen Spannungspegel des QB-Knotens (QB) auf der Grundlage eines Spannungspegels des Q-Knotens (Q) zu ändern; einen QB-Knoten-Stabilisator (510), der konfiguriert ist, um als Reaktion auf einen Eingang des hinteren Übertrags-Signals (C(k+2)), auf einen Eingang des Rücksetz-Signals (RESET) und auf eine geladene Spannung des M-Knotens (M) tätig zu sein, um den QB-Knoten (QB) auf den Pegel der dritten Niederpotential-Spannung (GVSS3) zu entladen; ein Übertrags-Signal-Ausgabemodul (512), das konfiguriert ist, um auf der Grundlage des Spannungspegels des Q-Knotens (Q) oder des Spannungspegels des QB-Knotens (QB) tätig zu sein, um ein Übertrags-Signal (C(k)) auf der Grundlage eines Übertrags-Taktsignals (CRCLK(k)) oder der dritten Niederpotential-Spannung (GVSS3) auszugeben; und ein Gate-Signal-Ausgabemodul (514), das konfiguriert ist, um auf der Grundlage des Spannungspegels des Q-Knotens (Q) oder des Spannungspegels des QB-Knotens (QB) tätig zu sein, um erste bis j-te Gate-Signale (SCOUT(i), SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3)) auf der Grundlage von ersten bis j-ten Abtasttaktsignalen (SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3)) oder einer ersten Niederpotential-Spannung (GVSS1) auszugeben.
Gate-Treiberschaltung (13) nach Anspruch 1, wobei das Gate-Signal-Ausgabemodul (514) so konfiguriert ist, dass es die ersten bis j-ten Gate-Signale (SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3)) auf der Grundlage der ersten bis j-ten Abtasttaktsignale (SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3)) sequentiell ausgibt, wenn der Spannungspegel des Q-Knotens (Q) ein Hochpegel ist.
Gate-Treiberschaltung (13) nach Anspruch 1 oder 2, wobei das Gate-Signal-Ausgabemodul (514) aufweist: erste bis j-te Pull-up-Transistoren (T71, T73, T75, T77), die so konfiguriert sind, dass sie eingeschaltet werden, wenn der Spannungspegel des Q-Knotens (Q) ein Hochpegel ist, und damit um die ersten bis j-ten Abtasttaktsignale (SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3)) an die jeweiligen ersten bis j-ten Ausgangsknoten (NO2, NO3, NO4, NO5) zu liefern; erste bis j-te Pull-Down-Transistoren (T72, T74, T76, T78), die so konfiguriert sind, dass sie eingeschaltet werden, wenn der Spannungspegel des QB-Knotens (QB) ein Hochpegel ist, und damit um die erste Niederpotential-Spannung (GVSS1) an die ersten bis j-ten Ausgangsknoten (NO2, NO3, NO4, NOS) zu liefern; und erste bis j-te Boost-Kondensatoren (CS1, CS2, CS3, CS4), wobei jeder der ersten bis j-ten Boost-Kondensatoren mit einem Gate und einer Source eines jeweiligen der ersten bis j-ten Pull-up-Transistoren (T71, T73, T75, T77) verbunden und zwischen Gate und Source angeordnet sind.
Gate-Treiberschaltung (13) nach Anspruch 3, wobei die Pull-Down-Transistoren (T72, T74, T76, T78) eingeschaltet werden, wenn der Spannungspegel des QB-Knotens (QB) auf den Pegel der zweiten Hochpotential-Spannung (GVDD2) aufgeladen ist.
Gate-Treiberschaltung (13) nach einem der Ansprüche 1 bis 4, wobei der Q-Knoten- und QH-Knoten-Stabilisator (506) einen ersten Transistor (T31) und einen zweiten Transistor (T32) aufweisen, die so konfiguriert sind, dass sie eingeschaltet werden, wenn der QB-Knoten (QB) auf den Pegel der zweiten Hochpotential-Spannung (GVDD2) aufgeladen ist.
Gate-Treiberschaltung (13) nach einem der Ansprüche 1 bis 5, die ferner konfiguriert ist, um eine Höhe der zweiten Hochpotential-Spannung (GVDD2) auf der Grundlage einer Betriebszeitdauer der Gate-Treiberschaltung (13) einzustellen.
Gate-Treiberschaltung (13) nach einem der Ansprüche 1 bis 6, die ferner so konfiguriert ist, dass mit zunehmender Betriebszeitdauer der Gate-Treiberschaltung (13) die Höhe der zweiten Hochpotential-Spannung (GVDD2) ansteigt.
Gate-Treiberschaltung (13) nach einem der Ansprüche 1 bis 6, die ferner konfiguriert ist, um eine Höhe der zweiten Hochpotential-Spannung (GVDD2) proportional zur Betriebszeitdauer der Gate-Treiberschaltung (13) zu erhöhen.
Anzeigeeinrichtung (1) umfassend: ein Anzeigepanel (10) mit Subpixeln (SP), die jeweils an Schnittpunkten zwischen Gate-Leitungen (15) und Daten-Leitungen (14) angeordnet sind; eine Gate-Treiberschaltung (13) nach einem der Ansprüche 1 bis 8, die konfiguriert ist, um jeder Gate-Leitung (15) ein Abtastsignal zuzuführen; eine Daten-Treiberschaltung (12), die konfiguriert ist, um jeder Daten-Leitung (14) eine Datenspannung zuzuführen; und einen Timing-Controller (11), der konfiguriert ist, um den Betrieb sowohl der Gate-Treiberschaltung (13) als auch der Daten-Treiberschaltung (12) zu steuern.