DE102021112250A1 - Bestimmung von Audiorauschen unter Verwendung eines oder mehrerer neuronaler Netze - Google Patents

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Abstract

Es werden Vorrichtungen, Systeme und Techniken zur Rauschminderung bei Audio vorgestellt. In mindestens einer Ausführungsform werden ein oder mehrere neuronale Netze verwendet, um ein Rauschsignal in einem oder mehreren Sprachsignalen zu bestimmen.

Description

  • TECHNISCHES GEBIET
  • Mindestens eine Ausführungsform betrifft Verarbeitungsressourcen, die verwendet werden, um künstliche Intelligenz durchzuführen und zu erleichtern. Beispielsweise betrifft mindestens eine Ausführungsform Prozessoren oder Rechensysteme, die verwendet werden, um neuronale Netze gemäß verschiedenen hier beschriebenen neuartigen Techniken zu trainieren.
  • HINTERGRUND
  • Audiodaten werden für eine Vielfalt an verschiedenen Anwendungen erfasst, wie z. B. Online-Multiplayer-Spiele und Telekonferenzen. Leider liegt in dem erfassten Audio oftmals ein erhebliches Rauschen vor, das die Qualität und Verständlichkeit, insbesondere auf in dem Audio dargestellte Sprache, verringert.
  • Figurenliste
  • Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, wobei:
    • 1 ein System zum Entrauschen von Audio gemäß mindestens einer Ausführungsform veranschaulicht;
    • 2 eine Audioverarbeitungs-Pipeline gemäß mindestens einer Ausführungsform veranschaulicht;
    • 3 Merkmalsdiagramme gemäß mindestens einer Ausführungsform veranschaulicht;
    • 4 einen Prozess zum Entfernern von Rauschen aus einem Audiosignal gemäß mindestens einer Ausführungsform veranschaulicht;
    • 5 einen Prozess zum Bestimmen eines Rauschsignals aus einem Audiosignal gemäß mindestens einer Ausführungsform veranschaulicht;
    • 6A eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform veranschaulicht;
    • 6B eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform veranschaulicht;
    • 7 ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 8 ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 9 ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 10 ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 11 ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 12A ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 12B ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 12C ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 12D ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 12E und 12F ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform veranschaulicht;
    • 13 beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform veranschaulicht;
    • 14A-14B beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform veranschaulichen;
    • 15A-15B zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform veranschaulichen;
    • 16 ein Rechensystem gemäß mindestens einer Ausführungsform veranschaulicht;
    • 17A einen Parallelprozessor gemäß mindestens einer Ausführungsform veranschaulicht;
    • 17B eine Partitionseinheit gemäß mindestens einer Ausführungsform veranschaulicht;
    • 17C einen Verarbeitungscluster gemäß mindestens einer Ausführungsform veranschaulicht;
    • 17D einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform veranschaulicht;
    • 18 ein System mit mehreren Grafikverarbeitungseinheiten (GPUs) gemäß mindestens einer Ausführungsform veranschaulicht;
    • 19 einen Grafikprozessor gemäß mindestens einer Ausführungsform veranschaulicht;
    • 20 eine Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform veranschaulicht;
    • 21 einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform veranschaulicht;
    • 22 einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform veranschaulicht;
    • 23 und 24 zumindest Teile eines Grafikprozessors gemäß mindestens einer Ausführungsform veranschaulichen;
    • 25 veranschaulicht zumindest Teile eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform veranschaulicht;
    • 26A-26B zumindest Teile eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform veranschaulicht;
    • 27 eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform veranschaulicht;
    • 28 einen Universalverarbeitungscluster (Universal Processing Cluster - „GPC“) gemäß mindestens einer Ausführungsform veranschaulicht;
    • 29 eine Speicherpartitionierungseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform veranschaulicht;
    • 30 einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform - veranschaulicht;
    • 31 ein beispielhaftes Datenflussdiagramm für eine erweiterte Datenverarbeitungs-Pipeline gemäß mindestens einer Ausführungsform ist;
    • 32 ein Systemdiagramm für ein Beispielsystem zum Trainieren, Anpassen, Instanziieren und Bereitstellen von Modellen für maschinelles Lernen in einer erweiterten Datenverarbeitungs-Pipeline gemäß mindestens einer Ausführungsform ist;
    • 33 eine Beispielabbildung einer erweiterten Datenverarbeitungs-Pipeline 3210A zur Verarbeitung von Bildgebungsdaten gemäß mindestens einer Ausführungsform beinhaltet;
    • 34A ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das ein Ultraschallgerät unterstützt, gemäß mindestens einer Ausführungsform beinhaltet;
    • 34B ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform beinhaltet;
    • 35A ein Datenflussdiagramm für einen Prozess zum Trainieren eines maschinellen Lernmodells gemäß mindestens einer Ausführungsform veranschaulicht; und
    • 35B eine beispielhafte Darstellung einer Client-Server-Architektur zur Verbesserung von Annotationswerkzeugen mit vortrainierten Annotationsmodellen gemäß mindestens einer Ausführungsform ist.
  • DETAILLIERTE BESCHREIBUNG
  • In mindestens einer Ausführungsform können Audiodaten verarbeitet werden, um Rauschen unter Verwendung eines Systems 100, wie des in 1 veranschaulichten, zu bestimmen und zu entfernen. In mindestens einer Ausführungsform kann eine erste Person 102 mit einer zweiten Person 124 mittels digitaler Kommunikation, wie z. B. in einer Telekonferenz- oder Online-Spieleumgebung, kommunizieren. In mindestens einer Ausführungsform kann ein Mikrofon 104 oder eine andere Audioaufnahmevorrichtung, wie sie Teil einer Sprechgarnitur einer Rechenvorrichtung sein kann, Sprache oder andere von der ersten Person 102 erzeugten Äußerungen aufnehmen. In mindestens einer Ausführungsform wird diese Sprache aufgenommen und an eine Client-Vorrichtung 106, wie z. B. einer Rechenvorrichtung, Telefonvorrichtung oder Spielekonsole, bereitgestellt, die ein digitales Audiosignal erzeugen kann, das dazu imstande ist, über mindestens ein Netz 108, wie z. B. ein Mobilfunknetz oder das Internet, ausgebreitet zu werden. In mindestens einer Ausführungsform kann dieses digitale Audiosignal an einer anderen Client-Vorrichtung 110 empfangen werden, die veranlassen kann, dass dieses digitale Audiosignal an die zweite Person 124 unter Verwendung von mindestens einem Lautsprecher 126 oder Darstellungsmechanismus, wie er Teil einer Sprechgarnitur oder eines Lautsprechers sein kann, präsentiert. In mindestens einer Ausführungsform kann ein ähnlicher Mechanismus verwendet werden, um Sprache aufzunehmen, die von der zweiten Person 124 geäußert wird, und diese Sprache über einen oder mehrere Lautsprecher an eine erste Person 102 zu präsentieren.
  • In mindestens einer Ausführungsform können zusätzliches Audio oder weitere Geräusche durch das Mikrofon 104 aufgenommen. In mindestens einer Ausführungsform kann dieses zusätzliche Audio von der Sprache der ersten Person 102 getrennt sein und kann es unerwünscht sein, es der zweiten Person 124 zu präsentieren, da dieses zusätzlich Audio eine Qualität oder Klarheit von aufgenommener Sprache verschlechtern kann. In mindestens einer Ausführungsform kann Rauschen jede Art von hörbarem Signal oder hörbaren Geräuschen einschließen, das bzw. die nicht dem primären Audio, wie z. B. Sprache eines Teilnehmers in einer Telekonferenz, entspricht bzw. entsprechen. In mindestens einer Ausführungsform kann Rauschen Geräusche wie etwa Rechnerlüfter, Tippen auf einer Tastatur, Mausklickgeräusche, Wind, Motorgeräusche, auf eine Oberfläche fallender Regen, Lärm einer Menschenmenge oder Geplauder von Menschen, Klopfen, Klatschen, ein weinendes Baby oder Kochgeräusche einschließen, welche die Klarheit von in einem Audiosignal enthaltener Sprache negativ beeinflussen können.
  • In mindestens einer Ausführungsform kann eine Audioanwendung 112, die auf der Client-Vorrichtung 106 ausgeführt wird, versuchen, eine Qualität von Sprache oder anderem primärem Audio, die bzw. das in einem digitalen Audiosignal enthalten ist, zu verbessern, bevor diese Sprache an die Client-Vorrichtung 110 zur Präsentation (z. B. Bereitstellen einer Wiedergabe durch mindestens einen Lautsprecher 126) an den zweiten Benutzer 124 übertragen wird. In mindestens einer Ausführungsform könnte die Audioanwendung 112 alternativ dazu auf der Client-Vorrichtung 110 ausgeführt werden, um empfangenes Audio zu verbessern, oder könnte in einer Cloud-Umgebung oder auf einer Drittvorrichtung zum Verbessern der zu übertragenden oder zu präsentierenden Audioqualität ausgeführt werden.
  • In mindestens einer Ausführungsform kann eine Audioanwendung 112, die auf der Client-Vorrichtung 106 ausgeführt wird, veranlassen, dass ein digitales Audiosignal als Eingabe an eine Audioentrauschungs-Pipeline 114 bereitgestellt wird. In mindestens einer Ausführungsform kann dieses Eingangsaudiosignal als Eingabe an einen Merkmalsextraktor 116 bereitgestellt werden, der verschiedene Arten von Merkmalen aus dem Eingangsaudio extrahieren kann. In mindestens einer Ausführungsform kann eine Ausgabe dieses Merkmalsextraktors ein Satz von Merkmalen in einem Format wie etwa einem Audiospektrogramm oder Mel-Spektrogramm, sein. In mindestens einer Ausführungsform kann dieses Audiospektrogramm als Eingabe an ein Rauschmodell 118 bereitgestellt werden, wie es einem oder mehreren neuronalen Netzen entsprechen kann, die dazu trainiert sind, ein Vorhandensein von verschiedenen Arten von Rauschen in Eingangsaudio vorherzusagen. In mindestens einer Ausführungsform kann ein Rauschsignal oder eine Audiomaske aus dem Rauschmodell 118 ausgegeben und als Eingabe in ein Nachverarbeitungsmodul 120 bereitgestellt werden. In mindestens einer Ausführungsform kann das Nachverarbeitungsmodul 120 dieses Rauschsignal nehmen und dieses Rauschsignal von einem Eingangsaudiosignal subtrahieren, um ein Ausgangsaudiosignal zu erzeugen, das im Wesentlichen frei von Rauschen ist und vor allem saubere Sprache oder sauberes anderes primäres Audio enthält. In mindestens einer Ausführungsform beinhaltet dies, dass eine aus dem Rauschmodell 118 ausgegebene Maske umgekehrt und diese Maske auf Eingangsaudio angewandt wird, um erfasstes Rauschen wirksam aus diesem Eingangsaudio zu entfernen. In mindestens einer Ausführungsform können der Merkmalsextraktor 116 und das Rauschmodell 118 eine oder mehrere Aufgaben auf Grundlage neuronaler Netze beinhalten, die auf einer oder mehreren Grafikverarbeitungseinheiten (GPUs) ausgeführt werden. In mindestens einer Ausführungsform kann eine Nachverarbeitung auf einer Grafikverarbeitungseinheit (GPU) oder einer Zentraleinheit (CPU) ausgeführt werden. In mindestens einer Ausführungsform können zudem andere Arten von Nachverarbeitung angewandt werden, wie z. B. in Format eines Audiosignals zur Wiedergabe anzupassen. In mindestens einer Ausführungsform kann dieses Ausgangsaudiosignal dann zur Präsentation an die zweite Person 124 über einen geeigneten Lautsprecher 126 oder Wiedergabemechanismus übertragen werden. In mindestens einer Ausführungsform können durch das Entfernen von Rauschen vor der Übertragung Probleme bei der Audiocodierung vermieden werden. In mindestens einer Ausführungsform kann eine solche Pipeline verwendet werden, um Rauschen aus Audiosignalen zu entfernen, die verschiedene Arten von primärem Audio enthalten. In mindestens einer Ausführungsform kann primäres Audio, wie z. B. Musik oder Audiokommunikation, durch Entfernen von Hintergrundrauschen unter Verwendung eines solchen Systems verbessert werden.
  • In mindestens einer Ausführungsform kann ein Echtzeit-Hintergrundrauschentfernungssystem, das ein oder mehrere neuronale Netze auf einer oder mehreren GPUs ausführt, sowohl leicht als auch zuverlässig sein. In mindestens einer Ausführungsform kann ein solches System eine wesentliche Hintergrundrauschunterdrückung für sowohl stationäres als auch nichtstationäres Rauschen bereitstellen, das beispielsweise Geplapper, Sirenen, Musik, Tippen auf einer Tastatur oder Regen einschließen kann. In mindestens einer Ausführungsform kann solches System zudem ein Entrauschen über das gesamte Audioband für Audio bei bestimmten Frequenzen oder Bändern, wie z. B. Audio bei 48 kHz, unterstützen. In mindestens einer Ausführungsform kann ein solches System ein sehr niedrige Latenz (z. B. um 40 Millisekunden) und niedriger GPU-Verbrauch (z. B. 5 % oder weniger) aufweisen.
  • In mindestens einer Ausführungsform extrahiert ein Merkmalsextraktor 116 einer Audioentrauschungs-Pipeline 114 Mel-Frequenzkoeffizienten aus einem kontinuierlichen Audiostream. In mindestens einer Ausführungsform nimmt der Merkmalsextraktor 116 einen Stream von rauschbehafteten Monokanal-Audiodaten, wie z. B. rauschbehafteten Sprachdaten, mit einer Abtastrate von z. B. 48 kHz an. In mindestens einer Ausführungsform werden diese Daten in Segmenten von 1920 Abtastwerten mit einer Überlappung von 75 % verarbeitet und in ein Mel-Spektrogramm umgewandelt, in dem Frequenzen in eine Mel-Skala mit 320 Mel-Bins umgewandelt werden. In mindestens einer Ausführungsform wird, um eine Unterstützung des Streamings zu ermöglichen, eine begrenzte Anzahl von Abtastwerten (z. B. 480 Abtastwerten) aus einem eingehenden Audiostrom bei jeder Iteration entnommen. In mindestens einer Ausführungsform werden Abtastwerte aus einer vergangenen Anzahl von Iterationen (z. B. drei) aus einem Zwischenspeicher oder einem anderen temporären Speicherplatz abgerufen werden, die zu einem sich überlappenden Abschnitt beitragen. In mindestens einer Ausführungsform wird ein einzelnes Zeitband time-band eines Mel-Spektrogramms aus diesen kombinierten Abschnitten berechnet. In mindestens einer Ausführungsform wird dieses Zeitband aus diesem Mel-Spektrogramm in ein Deep-Learning-Modell zusammen mit einer Anzahl (z. B. sechs) von vergangenen Zeitbändern aus diesem Puffer eingegeben.
  • In mindestens einer Ausführungsform kann eine Komponente des Rauschmodells 118 diese sieben Zeitbänder des Mel-Spektrogramms über ein trainiertes tiefes neuronales Netz verarbeiten, um eine Sprachmaske für ein mittleres Zeitband mit 961 Frequenz-Bins in diesem Frequenzbereich zu erzeigen. In mindestens einer Ausführungsform kann dieses Netz eine schichtweise Netzarchitektur nutzen, wie nachfolgend näher erörtert. In mindestens einer Ausführungsform ist eine Sprachmaske eine Audiomaske, die Sprache in einem Audiosignal unterdrückt, während eine Rauschmaske eine Audiomaske ist, die Rauschen in einem Audiosignal unterdrückt.
  • In mindestens einer Ausführungsform kann ein Nachbearbeitungsmodul 120 oder eine Komponente diese Sprachmaske, die so normiert werden kann, dass sie Werte im Bereich von 0 bis 1 aufweist, in eine Rauschmaske umkehren, wobei jeder Wert 1,0 ist - ein entsprechender Sprachmaskenwert, der Sprache aus rauschbehaftetem Eingangsaudio isoliert. In mindestens einer Ausführungsform wird ein Spektrogramm mit Kurzzeit-Fourier-Transformation (STFT) von rauschbehaftetem Eingangsaudio mit dieser Rauschmaske multipliziert, um ein Spektrogramm aus sauberer Sprache zu erlangen. In mindestens einer Ausführungsform wird eine inverse STFT auf dieses Spektrogramm aus sauberer Sprache angewandt, um dieses Spektrogramm in saubere Sprache enthaltende Zeitbereichsaudio umzuwandeln. In mindestens einer Ausführungsform wird diese inverse Kurzzeit-Fourier-Transformation modifiziert, um einen Streaming-Eingang zu unterstützten. In mindestens einer Ausführungsform wird während der Merkmalsextraktion jedes Zeitband aus 4 Segmenten aus 480 Abtastproben berechnet, wobei sich drei von ihnen mit mindestens einer vorherigen Iteration überlappten. In mindestens einer Ausführungsform kann, um diesen Prozess umzukehren und Audiosegmente zu berechnen, jedes Segment alle vier Zeitbänder nutzen, zu denen sie beitragen. In mindestens einer Ausführungsform wird ein Puffer mit drei vergangenen Zeitbändern aufrechterhalten, die in Verbindung mit einem aktuellen Zeitband verwendet werden, um ein entrauschtes Audiosegment zu berechnen.
  • In mindestens einer Ausführungsform können ein oder mehrere tiefe neuronale Netze so trainiert werden, dass sie eine Sprachmaske für rauschbehaftetes Audio in einem Rauschmodell 118 oder einer Inferenzkomponente eines anderen Modells für tiefes Lernen einer Audioentrauschungs-Pipeline 114 zu konstruieren. In mindestens einer Ausführungsform kann eine Architektur 200 genutzt werden, wie in 2 veranschaulicht. In mindestens einer Ausführungsform besteht dieses Netz aus einem Codierer mit einem zweidimensionalen (2D) Faltungsstapel 204 und einer Schicht aus wiederkehrenden Gating-Einheiten (Gated Recurrent Units - GRU) 206 in parallelen Pfaden zum Verarbeiten eines Eingangs, wie z. B. eines Mel-Spektrogramms 202 oder eines anderen Formats, das extrahierte Audiomerkmalsdaten beinhaltet. In mindestens einer Ausführungsform folg darauf ein Stapel 210 aus GRU-Schichten, um eine Sprachmaske oder eine anderen Audiomaske 212 vorherzusagen. In mindestens einer Ausführungsform können Faltungen verwendet werden, um räumliche Muster im Eingang zulasten zusätzlicher Latenz zu lernen. In mindestens einer Ausführungsform können wiederkehrende neuronale Netze (Recurrent Neural Networks - RNNs) verwendet werden, um Zeitmuster zulasten einer intensiven Berechnung zu lernen. In mindestens einer Ausführungsform kann ein Codierer beide Ansätze nutzen, um zu versuchen, sowohl zeitliche als auch räumliche Muster zu lernen, während Latenz- und Rechenkosten abgewogen werden. In mindestens einer Ausführungsform ermöglicht ein solcher Ansatz eine schnelle Erfassung von räumlich-zeitlichen Merkmalen, während dieses Netz leicht gehalten wird. In mindestens einer Ausführungsform weisen diese räumlich-zeitlichen Merkmale verschiedene Komponenten eines Audiosignals auf, wozu grundlegende Frequenzen, Sprache, Oberschwingungen und verschiedene Rauschmuster gehören können. In mindestens einer Ausführungsform kann diese Abfolge 204 von Faltungsschichten dazu beitragen, geeignete Muster zu identifizieren und zu extrahieren, wie z. B. für verschiedene Arten von Rauschen. In mindestens einer Ausführungsform kann eine Anzahl von Ausgangsfiltern erhöht werden, um beim Extrahieren von mehr Mustern behilflich zu sein. In mindestens einer Ausführungsform werden durch eine letzte Faltungsschicht dieser Abfolge 204 verschiedene Muster aus diesem Eingangsrauschen extrahiert. In mindestens einer Ausführungsform kann die GRU 206 Muster auf ähnliche Weise extrahieren und verstehen, denen Verlaufsdaten zur Verfügung stehen, die es ermöglichen, über die Zeit für verschiedene Zeitbänder zu lernen. In mindestens einer Ausführungsform gibt diese GRU zurück, was in einer aktuellen Zeit in Bezug auf vorherigen Zeiten wichtig ist, während diese Faltungsschichten nur innerhalb von Grenzen eines aktuellen Rahmens arbeiten. In mindestens einer Ausführungsform können die Ausgaben dieser Pfade dann zu einem einzigen großen Array verkettet werden, das als ein Satz aus allen Merkmalsvektoren fungiert.
  • In mindestens einer Ausführungsform kann eine Abfolge aus nachfolgenden GRUs 210 Rausch- und Sprachmerkmale isolieren und eine Audiomaske konstruieren, die es ermöglicht, nur eine dieser Arten von Merkmalen hindurchzulassen. In mindestens einer Ausführungsform versucht eine erste GRU-Schicht, wichtige Muster aus diesem verketteten Array zu lernen, und können folgende Schichten versuchen, gewünschte Muster zu rekonstruieren. In mindestens einer Ausführungsform bestimmen oder wählen diese GRU-Schichten somit wichtige Muster aus, die durch diese GRU und Faltungsschichten gelernt wurden, und minimieren und stellen diese in einer Maske, wie z. B. einer STFT eines einzelnen Zeitbands, dar. In mindestens einer Ausführungsform kann nach diesen GRU-Schichten eine dichte Schicht vorhanden sein, welche diese Maske ausgibt.
  • In mindestens einer Ausführungsform können zusätzliche oder alternative Schichten in einer solchen Architektur verwendet werden. In mindestens einer Ausführungsform kann diese eine Hinzufügung von einer oder mehreren Batch-Normierungs- oder Max-Pooling-Schichten zwischen diesen Faltungsschichten oder zusätzlichen Faltungsschichten beinhalten. In mindestens einer Ausführungsform kann es zudem zusätzliche GRU-Schichten in einem zweiten Pfad oder nach der Verkettung geben. In mindestens einer Ausführungsform können andere Arten von Faltungen ebenfalls in einer solchen Architektur verwendet werden, was Pooling-Schichten und voll verbundene Schichten einschließen kann, die unterschiedliche Parameter aufweisen, die optimiert werden können.
  • In mindestens einer Ausführungsform werden, wenn sich ein Sprachsignal und ein Rauschsignal im Eingangsaudio überlappen, einige Frequenzen aufgrund von Phasenauslöschung unterdrückt. In mindestens einer Ausführungsform funktioniert dieses Netz wie ein Unterdrückungsnetz und könnte an Stellen, an denen diese Frequenzen bereits unterdrückt werden, eine weitere Unterdrückung zur Rauschminderung zu Sprachabbrüchen führen. In mindestens einer Ausführungsform wird dieses Netz stattdessen trainiert, um eine Sprachmaske zu konstruieren, die versucht, Sprache zu unterdrücken. In mindestens einer Ausführungsform kann die Verwendung einer umgekehrten Version dieser Sprachmaske oder einer Rauschmaske dazu beitragen, solche möglichen Sprachabbrüche zu vermeiden. In mindestens einer Ausführungsform kann ein Netz mehr Rauschmuster in einem gemischten Signal als in Sprache lernen, wovon beobachtet wurde, dass dies bei einer besseren Segmentierung und stärkerer Rauschentfernung bei Szenarien mit niedrigem SRV behilflich ist. In mindestens einer Ausführungsform kann dies das Netz für mehr Rauschprofile skalierbar machen.
  • In mindestens einer Ausführungsform sind Muster 300, die durch ein solches Netz in einer Zwischenfaltungsschicht erkannt werden, wie in 3 veranschaulicht. In mindestens einer Ausführungsform kann dies Merkmalsdiagramme einer Zwischenfaltungsschicht für einen rauschbehafteten Sprachclip von 1,5 s beinhalten.
  • In mindestens einer Ausführungsform kann ein solches System ein Echtzeit-Entrauschen von Sprache über das gesamte Band (z. B. Abtastrate von 48 kHz) mit einem leichten Netz für tiefes Lernen durchführen. In mindestens einer Ausführungsform ist eine Rauschsegmentierungsqualität eines solchen Systems sehr hoch. In mindestens einer Ausführungsform kann ein Deep-Learning-Modell genutzt werden, das äußerst niedrige Rechenkosten und eine sehr niedrige Latenz aufweist, was eine Implementierung eines Audioentrauschers in einem Hintergrund zu ermöglichen, ohne die Leistung von Spitzenanwendungen, wie z. B. Spielen oder Rundfunkanwendungen, die parallel ausgeführt werden können, negativ zu beeinflussen. In mindestens einer Ausführungsform kann ein Ende-zu-Ende-Audioentrauschungssystem bereitgestellt werden, das ein einzigen leichtes tiefes neuronales Netz nutzt. In mindestens einer Ausführungsform kann ein solches System saubere Sprache aus Aufzeichnungen von rauschbehafteter Sprache in städtischen oder anderen solchen Umgebungen erzeugen kann. In mindestens einer Ausführungsform kann eine solche Lösung genutzt werden, um verschiedenen Arten von Vorrichtungen, wozu z. B. intelligente Haustechnik, Laptops, Smartwatches oder Mikrofone gehören, ein effizientes Audioentrauschen zu verleihen.
  • In mindestens einer Ausführungsform kann ein Prozess 400 zum Bestimmen und Entfernen von Rauschen aus Audiodaten genutzt werden, wie in 4 veranschaulicht. In mindestens einer Ausführungsform kann Audio aufgenommen 402 werden, das ein primäres Signal beinhaltet, das z. B. Sprache einer Person entsprechen kann. In mindestens einer Ausführungsform kann es verschiedene Arten von Rauschen geben, das ebenfalls in diesem Audio erfasst wird. In mindestens einer Ausführungsform kann dieses erfasste Audio als Eingabe an eine Audioentrauschungs-Pipeline bereitgestellt 404 werden. In mindestens einer Ausführungsform können aus diesem Audiosignal Merkmale extrahiert 406 und ein Audiofrequenz-Spektrogramm, wie z. B. ein Mel-Spektrogramm, erzeugt werden. In mindestens einer Ausführungsform kann dieses Spektrogramm als Eingabe in ein tiefes neuronales Netz bereitgestellt 408 werden, das dazu trainiert ist, verschiedene Arten von Rauschen zu erkennen. In mindestens einer Ausführungsform kann eine Audiomaske als Ausgabe aus diesem neuronalen Netz empfangen 410 werden, wobei diese Maske (z. B. eine Sprachmaske) aus diesem erfassten Audio abgeleitetem Rauschen. In mindestens einer Ausführungsform kann eine Nachbearbeitung (wie z. B. CPU-basiert) dieser Audiomaske durchgeführt werden, um abgeleitetes Rauschen aus diesem erfassten Audiosignal zu entfernen. In mindestens einer Ausführungsform kann dies Umkehren einer Sprachmaske in eine Rauschmaske beinhalten, die Rauschen unterdrückt, anstelle einer Maske, die primäres Audio, wie z. B. Sprache, unterdrückt. In mindestens einer Ausführungsform kann diese umgekehrte Maske mit einer Darstellung dieses erfassten Audios multipliziert und ein Ausgangsaudiosignal erzeugt werden, das in erster Linie sauberem primärem Audio entspricht. In mindestens einer Ausführungsform kann dieses verarbeitete Audio, einschließlich rauschfreier Sprache, dann zur Präsentation, wie z. B. durch einen Lautsprecher, bereitgestellt 414 werden, um von einem Zuhörer empfangen zu werden.
  • In mindestens einer Ausführungsform kann ein Prozess 500 zum Entfernen von Rauschen durchgeführt werden, wie in 5 veranschaulicht. In mindestens einer Ausführungsform können ein oder mehrere Sprachsignale empfangen 502 werden, die darin dargestelltes Hintergrundrauschen aufweisen können. In mindestens einer Ausführungsform können diese ein oder mehreren Sprachsignale als Eingabe an ein oder mehrere neuronale Netze bereitgestellt 504 werden. In mindestens einer Ausführungsform kann ein Rauschsignal in diesen Sprachsignalen bestimmt 506 werden, das verwendet werden kann, um dieses Rauschen aus diesen ein oder mehreren Sprachsignalen zu entfernen.
  • INFERENZIERUNGS- UND TRAININGSLOGIK
  • 6A veranschaulicht eine Inferenzierungs- und/oder Trainingslogik 615, die verwendet wird, um Inferenzierungs- und/oder Trainingsoperationen durchzuführen, die einer oder mehreren Ausführungsformen zugeordnet sind. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B beschrieben.
  • In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, einen Code- und/oder Datenspeicher 601 zum Speichern von Vorwärts- und/oder Ausgabegewicht und/oder Eingangs-/Ausgangsdaten und/oder anderen Parametern zum Konfigurieren von Neuronen oder Schichten eines neuronalen Netzes beinhalten, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 den Code- und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichts- und/oder andere Parameterinformationen zu laden sind, um Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammen Arithmetik-Logik-Einheiten (ALUs)) zu konfigurieren. In mindestens einer Ausführungsform lädt Code, wie z. B. Grafikcode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs basierend auf Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 601 Gewichtsparameter und/oder Ein-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das in Verbindung mit einer oder mehreren Ausführungsformen während der Vorwärtspropagation von Ein-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet wird. In mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 601 in anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich eines L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
  • In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 601 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen sein. In mindestens einer Ausführungsform kann es sich bei dem Code- und/oder Datenspeicher 601 um Cache-Speicher, dynamischen Direktzugriffsspeicher („DRAM“), statischen Direktzugriffsspeicher („SRAM“), nichtflüchtigen Speicher (z. B. Flash-Speicher) oder anderen Speicher handeln. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 601 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von auf dem Chip bzw. on-chip gegenüber nicht auf dem Chip bzw. off-chip verfügbarem Speicher, Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
  • In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, einen Code- und/oder Datenspeicher 605 zum Speichern von Rückwärts- und/oder Ausgangsgewichten und/oder Eingangs-/Ausgangsdaten beinhalten, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, das zur Inferenzierung in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform speichert der Code- und /oder Datenspeicher 605 Gewichtsparameter und/oder Eingangs-/Ausgangsdaten jeder Schicht eines neuronalen Netzes, die in Verbindung mit einer oder mehreren Ausführungsformen während einer Rückwärtspropagation von Eingangs-/Ausgangsdaten und/oder Gewichtsparametern während des Trainings und/oder der Inferenzierung unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder verwendet werden. In mindestens einer Ausführungsform kann die Trainingslogik 615 den Code- und/oder Datenspeicher 605 beinhalten oder mit diesem gekoppelt sein, um Grafikcode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welchem bzw. welcher Gewichts- und/oder andere Parameterinformationen zum Konfigurieren von Logik einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammen Arithmetik-Logik-Einheiten (ALUs)) zu laden sind. In mindestens einer Ausführungsform lädt Code, wie z. B. Grafikcode, basierend auf einer Architektur eines neuronalen Netzes, dem der Code entspricht, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs. In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 605 mit anderem On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, verbunden sein. In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 605 intern oder extern zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 605 Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 605 beispielsweise intern oder extern zu einem Prozessor ist oder aus DRAM, SRAM, Flash-Speicher oder einem anderen Speichertyp besteht, von On-Chip gegenüber Off-Chip verfügbarem Speicher, Latenzanforderungen an durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
  • In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 dieselbe Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. In mindestens einer Ausführungsform kann jeder beliebige Abschnitt des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 in anderen On-Chip- oder Off-Chip-Datenspeichern, einschließlich des L1-, L2- oder L3-Caches oder Systemspeichers eines Prozessors, enthalten sein.
  • In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, eine oder mehrere Arithmetik-Logik-Einheiten („ALU(s)“) 610, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, beinhalten, um logische und/oder mathematische Operationen durchzuführen, die zumindest teilweise auf Trainings- und/oder Inferenzierungscode (z. B. Grafikcode) basieren oder durch diesen angezeigt werden, deren Ergebnis Aktivierungen (z. B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes), die in einem Aktivierungsspeicher 620 gespeichert sind, erzeugen kann, die Funktionen von Eingangs-/Ausgangs- und/oder Gewichtsparameterdaten sind, die in dem Code- und/oder Datenspeicher 601 und/oder dem Code- und/oder Datenspeicher 605 gespeichert sind. In mindestens einer Ausführungsform werden in dem Aktivierungsspeicher 620 gespeicherte Aktivierungen in Übereinstimmung mit linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALU(s) 610 als Reaktion auf das Ausführen von Anweisungen oder anderem Code durchgeführt wird, wobei Gewichtswerte, die in dem Code- und/oder Datenspeicher 605 und/oder dem Code- und/oder Datenspeicher 601 gespeichert sind, als Operanden zusammen mit anderen Werten, wie z. B. Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, von welchen beliebige oder alle in dem Code- und/oder Datenspeicher 605 oder dem Code- und/oder Datenspeicher 601 oder einem anderen Speicher auf oder außerhalb des Chips gespeichert sein können.
  • In mindestens einer Ausführungsform sind die ALU(s) 610 in einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 610 extern zu einem Prozessor oder einer anderen Hardware-Logikvorrichtung oder -schaltung sein können, die sie verwenden (z. B. ein Coprozessor). In mindestens einer Ausführungsform können die ALUs 610 in den Ausführungseinheiten eines Prozessors oder anderweitig in einer Bank von ALUs enthalten sein, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. Zentraleinheiten, Grafikverarbeitungseinheiten, Festfunktionseinheiten usw.). In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 auf demselben Prozessor oder einer anderen Hardware-Logikvorrichtung oder -schaltung befinden, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen Hardware-Logikvorrichtungen oder -schaltungen befinden können. In mindestens einer Ausführungsform kann ein beliebiger Teil des Aktivierungsspeichers 620 in anderen On-Chip- oder Off-Chip-Datenspeichern enthalten sein, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors. Ferner kann der Inferenzierungs- und/oder Trainingscode zusammen mit anderem Code gespeichert sein, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann und der unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
  • In mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 620 z. B. innerhalb oder außerhalb eines Prozessors liegt oder aus DRAM, SRAM, Flash oder einem anderen Speichertyp besteht, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Stapelgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die in 6A dargestellte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung („ASIC“) verwendet werden, wie z. B. einer Tensorflow®-Verarbeitungseinheit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von der Intel Corp. In mindestens einer Ausführungsform kann die in 6A dargestellte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie z. B. feldprogrammierbaren Gate-Arrays („FPGAs“), verwendet werden.
  • 6B veranschaulicht die Inferenzierungs- und/oder Trainingslogik 615 gemäß mindestens einer oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, Hardware-Logik einschließen, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann die in 6B dargestellte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie z. B. der Tensorflow®-Verarbeitungseinheit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von der Intel Corp. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenzierungs- und/oder Trainingslogik 615 in Verbindung mit Hardware der Zentraleinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z. B. FPGAs (feldprogrammierbare Gate-Arrays), verwendet werden. In mindestens einer Ausführungsform schließt die Inferenzierungs- und/oder Trainingslogik 615, ohne darauf beschränkt zu sein, den Code- und/oder Datenspeicher 601 und den Code- und/oder Datenspeicher 605 ein, die zum Speichern von Code (z. B. Grafikcode), Gewichtswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 6B dargestellt ist, ist jeder Code- und/oder Datenspeicher 601 und jeder Code- und/oder Datenspeicher 605 mit einer dedizierten Rechenressource verbunden, wie z. B. Rechenhardware 602 bzw. Rechenhardware 606. In mindestens einer Ausführungsform umfasst jede der Rechenhardware 602 und der Rechenhardware 606 eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 601 bzw. im Code- und/oder Datenspeicher 605 gespeichert sind, deren Ergebnis im Aktivierungsspeicher 620 gespeichert wird.
  • In mindestens einer Ausführungsform entspricht jeder der Code- und/oder Datenspeicher 601 und 605 und die entsprechende Rechenhardware 602 bzw. 606 verschiedenen Schichten eines neuronalen Netzes, sodass eine resultierende Aktivierung von einem „Speicher-/Rechenpaar 601/602“ aus dem Code- und/oder Datenspeicher 601 und der Rechenhardware 602 als Eingabe für ein „Speicher-/Rechenpaar 605/606“ aus dem Code- und/oder Datenspeicher 605 und der Rechenhardware 606 bereitgestellt wird, um eine konzeptionelle Organisation eines neuronalen Netzes zu spiegeln. In mindestens einer Ausführungsform kann jedes der Speicher-/Rechenpaare 601/602 und 605/606 mehr als einer neuronalen Netzschicht entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 601/602 und 605/606 in die Inferenzierungs- und/oder Trainingslogik 615 einbezogen sein.
  • RECHENZENTRUM
  • 7 veranschaulicht ein Beispiel für ein Rechenzentrum 700, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform umfasst das Rechenzentrum 700 eine Rechenzentrumsinfrastrukturschicht 710, eine Frameworkschicht 720, eine Softwareschicht 730 und eine Anwendungsschicht 740.
  • In mindestens einer Ausführungsform kann, wie in 7 gezeigt, die Infrastrukturschicht 710 des Rechenzentrums einen Ressourcen-Orchestrator 712, gruppierte Rechenressourcen 714 und Knoten-Rechenressourcen („Knoten-CRs“) 716(1)-716(N) beinhalten, wobei „N“ eine positive ganze Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-CRs 716(1)-716(N) eine beliebige Anzahl von Zentralverabreitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen (z. B. dynamischer Festspeicher), Speichervorrichtungen (z. B. Halbleiter oder Festplattenlaufwerke), Netz-Eingabe-/Ausgabevorrichtungen („NW-E/A“), Netz-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule usw. einschließen, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können ein oder mehrere Knoten-CRs unter den Knoten-CRs 716(1)-716(N) ein Server mit einer oder mehreren der oben genannten Rechenressourcen sein.
  • In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 714 separate Gruppierungen von Knoten-CRs einschließen, die in einem oder mehreren Racks (nicht dargestellt) oder in vielen Racks in Rechenzentren an verschiedenen geografischen Standorten (ebenfalls nicht dargestellt) untergebracht sind. Separate Gruppierungen von Knoten-CRs können innerhalb der gruppierten Rechenressourcen 714 gruppierte Rechen-, Netz-, Speicher- oder Speicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-CRs mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netz-Switches in beliebiger Kombination enthalten.
  • In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 einen oder mehrere Knoten-CRs 716(1)-716(N) und/oder gruppierte Rechenressourcen 714 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 eine Software-Design-lnfrastruktur(„SDI“)-Verwaltungseinheit für das Rechenzentrum 700 enthalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator Hardware, Software oder eine Kombination davon umfassen.
  • In mindestens einer Ausführungsform, wie in 7 gezeigt, beinhaltet die Framework-Schicht 720 einen Arbeitsplaner 722, einen Konfigurationsverwalter 724, einen Ressourcenverwalter 726 und ein verteiltes Dateisystem 728. In mindestens einer Ausführungsform kann die Framework-Schicht 720 ein Framework zur Unterstützung der Software 732 der Softwareschicht 730 und/oder einer oder mehrerer Anwendung(en) 742 der Anwendungsschicht 740 beinhalten. In mindestens einer Ausführungsform können die Software 732 oder die Anwendung(en) 742 jeweils webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Framework-Schicht 720 eine Art freies und quelloffenes Software-Webanwendungs-Framework sein, wie z. B. Apache Spark™ (im Folgenden „Spark“), das ein verteiltes Dateisystem 728 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Arbeitsplaner 722 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 700 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 724 in der Lage sein, verschiedene Schichten zu konfigurieren, wie z. B. die Softwareschicht 730 und die Framework-Schicht 720, einschließlich Spark und des verteilten Dateisystems 728 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 726 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 728 und des Arbeitsplaners 722 auf diese abgebildet oder diesen zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Computerressourcen eine gruppierte Computerressource 714 auf der Rechenzentrumsinfrastrukturebene 710 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenverwalter 726 mit dem Ressourcen-Orchestrator 712 koordiniert werden, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
  • In mindestens einer Ausführungsform kann die in der Softwareschicht 730 enthaltene Software 732 Software beinhalten, die von mindestens Teilen der Knoten-CRs 716(1)-716(N), den gruppierten Rechenressourcen 714 und/oder dem verteilten Dateisystem 728 der Framework-Schicht 720 verwendet wird. Eine oder mehrere Arten von Software können Software für die Suche nach Internet-Webseiten, Software zum Scannen auf E-Mail-Viren, Datenbanksoftware und Software für Streaming-Videoinhalte beinhalten, sind aber nicht darauf beschränkt.
  • In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 740 enthaltene(n) Anwendung(en) 742 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten-CRs 716(1)-716(N), gruppierten Rechenressourcen 714 und/oder dem verteilten Dateisystem 728 der Framework-Schicht 720 verwendet werden. Eine oder mehrere Arten von Anwendungen können eine beliebige Anzahl einer Genomanwendung, einer kognitiven Berechnung und einer Anwendung maschinellen Lernens, einschließlich einer Trainings- oder Inferenzierungssoftware, einer Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder anderer Anwendungen maschinellen Lernens, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, einschließen, sind aber nicht darauf beschränkt.
  • In mindestens einer Ausführungsform können der Konfigurationsverwalter 724, der Ressourcenverwalter 726 und der Ressourcen-Orchestrator 712 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst wurden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 700 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Teile eines Rechenzentrums vermeiden.
  • In mindestens einer Ausführungsform kann das Rechenzentrum 700 Werkzeuge, Dienste, Software oder andere Ressourcen enthalten, um ein oder mehrere Modelle maschinellen Lernens zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle maschinellen Lernens gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann in mindestens einer Ausführungsform ein Modell maschinellen Lernens trainiert werden, indem Gewichtsparameter gemäß einer neuronalen Netzarchitektur unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das Datenzentrum 700 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Datenzentrum 700 verwendet werden, indem Gewichtsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
  • In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Training und/oder die Inferenzierung mit den oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert werden, um Benutzern das Training oder die Inferenzierung von Informationen, wie z. B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, zu ermöglichen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 werden nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 7 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • RECHENSYSTEME
  • 8 ist ein Blockdiagramm, das ein beispielhaftes Rechensystem, das ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein System auf einem Chip bzw. System-on-a-Chip (SOC) oder eine Kombination davon 800 sein kann, die mit einem Prozessor gebildet wird, der Ausführungseinheiten zur Ausführung einer Anweisung enthalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann ein Rechensystem 800, ohne darauf beschränkt zu sein, eine Komponente, wie z. B. einen Prozessor 802, zum Verwenden von Ausführungseinheiten, einschließlich Logik, zur Ausführung von Algorithmen zur Verarbeitung von Daten gemäß der Erfindung beinhalten, wie z. B. in der hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Rechensystem 800 Prozessoren beinhalten, wie z. B. die PENTIUM®-Prozessorfamilie, Xeon™, Itanium®, XScale™ und/oder StrongARM™, lntel®-Core™- oder Intel®-Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Arbeitsplätze, Beistellgeräte und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Rechensystem 800 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
  • Ausführungsformen können in anderen Vorrichtungen wie etwa Handvorrichtungen und eingebetteten Anwendungen verwendet werden. Zu einigen Beispielen für Handvorrichtungen gehören Mobiltelefone, Internet-Protocol-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Hand-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (EDSPE), ein System auf einem Chip, Netzcomputer („NetPCs“), Beistellgeräte, Netz-Hubs, Switches in einem Weitverkehrsnetz („WAN“) oder jedes andere System einschließen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
  • In mindestens einer Ausführungsform kann das Rechensystem 800, ohne darauf beschränkt zu sein, einen Prozessor 802 beinhalten, der, ohne darauf beschränkt zu sein, eine oder mehrere Ausführungseinheiten 808 beinhalten kann, um ein Training und/oder eine Inferenzierung eines Modells für maschinelles Lernen gemäß hier beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Rechensystem 800 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das Rechensystem 800 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 802, ohne darauf beschränkt zu sein, einen Mikroprozessor mit komplexem Anweisungssatz („CISC“), einen Mikroprozessor mit reduziertem Anweisungssatz („RISC“), einen Mikroprozessor mit sehr langem Befehlswort („VLIW“), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie z. B. einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 802 mit einem Prozessorbus 810 gekoppelt sein, der Datensignale zwischen dem Prozessor 802 und anderen Komponenten im Rechensystem 800 übertragen kann.
  • In mindestens einer Ausführungsform kann der Prozessor 802, ohne darauf beschränkt zu sein, einen internen Cache-Speicher der Ebene 1 („L1“) („Cache“) 804 beinhalten. In mindestens einer Ausführungsform kann der Prozessor 802 einen einzigen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 802 befinden. Andere Ausführungsformen können zudem eine Kombination aus sowohl internen als auch externen Caches beinhalten, je nach spezieller Implementierung und Bedürfnissen. In mindestens einer Ausführungsform kann eine Registerdatei 806 verschiedene Datentypen in verschiedenen Registern speichern, darunter, ohne darauf beschränkt zu sein, Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister.
  • In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 808, einschließlich, ohne darauf beschränkt zu sein, Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 802. In mindestens einer Ausführungsform kann der Prozessor 802 zudem einen Festwertspeicher („ROM“) für Mikrocode („ucode“) beinhalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 808 Logik zur Verarbeitung eines gepackten Anweisungssatzes 809 beinhalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Anweisungssatzes 809 in einen Anweisungssatz eines Universalprozessors 802 zusammen mit der zugehörigen Schaltung zur Ausführung von Befehlen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 802 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem eine volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus dieses Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
  • In mindestens einer Ausführungsform kann die Ausführungseinheit 808 zudem in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Rechensystem 800, ohne darauf beschränkt zu sein, einen Speicher 820 beinhalten. In mindestens einer Ausführungsform kann der Speicher 820 als eine dynamische Direktzugriffsspeichervorrichtung („DRAM“), eine statische Direktzugriffsspeichervorrichtung („SRAM“), eine Flash-Speichervorrichtung oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 820 (eine) Anweisung(en) 819 und/oder Daten 821 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 802 ausgeführt werden können.
  • In mindestens einer Ausführungsform kann ein Systemlogik-Chip mit dem Prozessorbus 810 und dem Speicher 820 gekoppelt sein. In mindestens einer Ausführungsform kann ein Systemlogik-Chip, ohne darauf beschränkt zu sein, einen Speichercontroller-Hub (Memory Controller Hub - „MCH“) 816 beinhalten und kann der Prozessor 802 mit dem MCH 816 über den Prozessorbus 810 kommunizieren. In mindestens einer Ausführungsform kann der MCH 816 einen Speicherpfad 818 mit hoher Bandbreite an den Speicher 820 für die Befehls- und Datenspeicherung und für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 Datensignale zwischen dem Prozessor 802, dem Speicher 820 und anderen Komponenten in dem Rechensystem 800 leiten und Datensignale zwischen dem Prozessorbus 810, dem Speicher 820 und einer System-E/A-Schnittstelle 822 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogik-Chip einen Grafikport zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 über einen Speicherpfad 818 mit hoher Bandbreite mit dem Speicher 820 gekoppelt sein und kann die Grafik-/Videokarte 812 über eine Accelerated-Graphics-Port(„AGP“)-Verbindung 814 mit dem MCH 816 gekoppelt sein.
  • In mindestens einer Ausführungsform kann das Rechensystem 800 eine System-E/A-Schnittstelle 822, also einen proprietären Hub-Schnittstellenbus, zum Koppeln des MCH 816 mit einem E/A-Controller-Hub („ICH“) 830 verwenden. In mindestens einer Ausführungsform kann der ICH 830 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann ein lokaler E/A-Bus, ohne darauf beschränkt zu sein, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 820, dem Chipsatz und dem Prozessor 802 beinhalten. Zu Beispielen können u. a. ein Audiocontroller 829, ein Firmware-Hub („Flash-BIOS“) 828, ein drahtlosen Sendeempfänger 826, ein Datenspeicher 824, ein Vorgänger-E/A-Controller 823 mit Benutzereingabe- und Tastaturschnittstellen 825, ein serieller Erweiterungsport 827, wie z. B. ein Universal Serial Bus („USB“), und ein Netzwerkcontroller 834 gehören. Der Datenspeicher 824 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, eine Flash-Speichervorrichtung oder eine andere Massenspeichervorrichtung umfasen.
  • In mindestens einer Ausführungsform veranschaulicht 8 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ enthält, während in anderen Ausführungsformen 8 ein beispielhaftes System-on-a-Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in cc veranschaulichten Vorrichtungen mit proprietären Interconnects bzw. Zwischenverbindungen, standardisierten Interconnects (z. B. PCle) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Rechensystems 800 über Compute-Express-Link(CXL)-Interconnects miteinander verbunden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 8 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 9 ist ein Blockdiagramm, das eine elektronische Vorrichtung 900 zur Nutzung eines Prozessors 910 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 900 beispielsweise, und ohne darauf beschränkt zu sein, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobiles Vorrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Vorrichtung sein.
  • In mindestens einer Ausführungsform kann das System 900, ohne darauf beschränkt zu sein, einen Prozessor 910 beinhalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 910 über einen Bus oder eine Schnittstelle gekoppelt, wie z. B. einen 1°C-Bus, einen Systemverwaltungsbus („SMBus“), einen Low-Pin-Count-Bus (LPC), eine serielle Peripherieschnittstelle („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform veranschaulicht 9 ein System, das miteinander verbundene Hardwarevorrichtungen oder „Chips“ beinhaltet, während in anderen Ausführungsformen 9 ein beispielhaftes System-on-a-Chip („SoC“) veranschaulichen kann. In mindestens einer Ausführungsform können die in 9 veranschaulichten Vorrichtungen miteinander über proprietäre Interconnects, standardisierte Interconnects (z. B. PCle) oder eine Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 9 über Compute-Express-Link(CXL)-Verbindungen miteinander verbunden.
  • In mindestens einer Ausführungsform kann 9 eine Anzeige 924, einen berührungsempfindlichen Bildschirm 925, eine berührungsempfindliche Sensorfläche 930, eine Nahfeldkommunikations-Einheit (Near Field Communication - „NFC“) 945, einen Sensor-Hub 940, einen Wärmesensor 946, einen Express-Chipsatz („EC“) 935, ein Trusted Platform Module („TPM“) 938, einen BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 922, einen DSP 960, ein Laufwerk 920, wie z. B. eine Halbleiterplatte („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzeinheit („WLAN“) 950, eine Bluetooth-Einheit 952, eine drahtlose Weitverkehrsnetzeinheit („WWAN“) 956, eine Global-Positioning-System(GPS)-Einheit 955, eine Kamera („USB-3.0-Kamera“) 954, wie z. B. eine USB-3.0-Kamera, und/oder eine Low-Power-Double-Data-Rate(„LPDDR“)-Speichereinheit („LPDDR3“) 915, die z. B. in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können jeweils in jeder geeigneten Weise implementiert sein.
  • In mindestens einer Ausführungsform können andere Komponenten über die vorstehend erörterten Komponenten kommunikativ mit dem Prozessor 910 gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 941, ein Umgebungslichtsensor („ULS“) 942, ein Kompass 943 und ein Gyroskop 944 kommunikativ mit dem Sensor-Hub 940 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 939, ein Lüfter 937, eine Tastatur 946 und ein Touchpad 930 kommunikativ mit dem EC 935 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 963, ein Kopfhörer 964 und ein Mikrofon („mic“) 965 kommunikativ mit einer Audioeinheit („Audio-Codec und Klasse-D-Verstärker“) 962 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 960 gekoppelt sein können. In mindestens einer Ausführungsform kann die Audioeinheit 964 beispielsweise, und ohne darauf beschränkt zu sein, einen Audio-Codierer/Decodierer („Codec“) und einen Verstärker der Klasse D beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 957 kommunikativ mit der WWAN-Einheit 956 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie etwa die WLAN-Einheit 950 und die Bluetooth-Einheit 952 sowie die WWAN-Einheit 956 in einem Formfaktor der nächsten Generation („NGFF“) implementiert sein.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 9 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 10 veranschaulicht ein Rechensystem 1000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Rechensystem 1000 so konfiguriert, dass es verschiedene Prozesse und Verfahren implementiert, die in dieser Offenbarung beschrieben werden.
  • In mindestens einer Ausführungsform umfasst das Rechensystem 1000, ohne darauf beschränkt zu sein, mindestens eine Zentraleinheit („CPU“) 1002, die mit einem Kommunikationsbus 1010 verbunden ist, der unter Verwendung eines beliebigen geeigneten Protokolls, wie z. B. PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder einem oder mehreren anderen Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll(en) implementiert ist. In mindestens einer Ausführungsform beinhaltet das Rechensystem 1000, ohne darauf beschränkt zu sein, einen Hauptspeicher 1004 und eine Steuerlogik (z. B. implementiert als Hardware, Software oder einer Kombination davon) und werden Daten in dem Hauptspeicher 1004 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1022 eine Schnittstelle zu anderen Rechenvorrichtungen und Netzen zum Empfangen von Daten von und Übertragen von Daten an andere Systeme von dem Rechensystem 1000 bereit.
  • In mindestens einer Ausführungsform beinhaltet das Rechensystem 1000 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Eingabevorrichtungen 1008, ein Parallelverarbeitungssystem 1012 und Anzeigevorrichtungen 1006, die mit einer herkömmlichen Kathodenstrahlröhre („CRT“), Flüssigkristallanzeige („LCD“), Leuchtdioden („LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechniken implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von den Eingabevorrichtungen 1008, wie z. B. Tastatur, Maus, Touchpad, Mikrofon usw., empfangen. In mindestens einer Ausführungsform kann jedes hier beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 10 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 11 veranschaulicht ein Rechensystem 1100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Rechensystem 1100, ohne darauf beschränkt zu sein, einen Computer 1110 und einen USB-Stick 1120. In mindestens einer Ausführungsform kann der Computer 1110, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) beinhalten. In mindestens einer Ausführungsform beinhaltet der Computer 1110, ohne darauf beschränkt zu sein, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
  • In mindestens einer Ausführungsform beinhaltet der USB-Stick 1120, ohne darauf beschränkt zu sein, eine Verarbeitungseinheit 1130, eine USB-Schnittstelle 1140 und eine USB-Schnittstellenlogik 1150. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ein/eine beliebiges Befehlsausführungssystem, -einrichtung oder -vorrichtung sein, das/die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) beinhalten. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1130 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Beispielsweise ist der Verarbeitungskern 1130 in mindestens einer Ausführungsform eine Tensorverarbeitungseinheit bzw. Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1130 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Inferenzierungsoperationen des maschinellen Sehens und des maschinellen Lernens optimiert ist.
  • In mindestens einer Ausführungsform kann die USB-Schnittstelle 1140 eine beliebige Art von USB-Stecker oder USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 zum Beispiel eine USB-3.0-Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1150 eine beliebige Menge und Art von Logik beinhalten, die es der Verarbeitungseinheit 1130 ermöglicht, über den USB-Anschluss 1140 mit Vorrichtungen (z. B. dem Rechner 1110) zu kommunizieren.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System von 11 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 12A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1210-1213 mit einer Vielzahl von Mehrkern-Prozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1240-1243 (z. B. Busse, Punkt-zu-Punkt-Interconnects usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1240-1243 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder höher. Es können verschiedene Interconnect-Protokolle verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0.
  • Zusätzlich und in einer Ausführungsform sind zwei oder mehr der GPUs 1210-1213 über Hochgeschwindigkeitsverbindungen 1229-1230 miteinander verbunden, die unter Verwendung ähnlicher oder anderer Protokolle/Verbindungen als den für Hochgeschwindigkeitsverbindungen 1240-1243 verwendeten implementiert sein können. Ebenso können zwei oder mehr der Mehrkern-Prozessoren 1205-1206 über eine Hochgeschwindigkeitsverbindung 1228 verbunden sein, welche symmetrische Multiprozessor(SMP)-Busse sein können, die mit 20 GB/s, 30 GB/s, 120 GB/s oder höher arbeiten. Alternativ dazu kann die gesamte Kommunikation zwischen verschiedenen in 12A gezeigten Systemkomponenten unter Verwendung ähnlicher Protokolle/Verbindungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
  • In einer Ausführungsform ist jeder Mehrkern-Prozessor 1205-1206 über jeweilige Speicher-Interconnects 1226-1227 kommunikativ mit einem Prozessorspeicher 1201-1202 verbunden und ist jede GPU 1210-1213 über GPU-Speicher-Interconnects 1250-1253 jeweils kommunikativ mit dem GPU-Speicher 1220-1223 verbunden. Die Speicher-Interconnects 1226-1227 und 1250-1253 können ähnliche oder unterschiedliche Speicherzugriffstechniken verwenden. Beispielhaft, und ohne darauf beschränkt zu sein, können die Prozessorspeicher 1201-1202 und die GPU-Speicher 1220-1223 flüchtige Speicher, wie z. B. dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder Speicher mit hoher Bandbreite bzw. High-Bandwidth-Memory (HBM), sein und/oder können nichtflüchtige Speicher, wie z. B. 3D XPoint oder Nano-Ram, sein. In einer Ausführungsform kann ein Teil der Prozessorspeicher 1201-1202 flüchtiger Speicher sein und kann ein anderer Teil nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
  • Wie nachfolgend beschrieben, können zwar verschiedene Prozessoren 1205-1206 und GPUs 1210-1213 physisch mit einem bestimmten Speicher 1201-1202 bzw. 1220-1223 gekoppelt sein, kann jedoch eine einheitliche Speicherarchitektur implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1201-1202 jeweils 64 GB Systemadressraum und die GPU-Speicher 1220-1223 jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
  • 12B veranschaulicht weitere Details für eine Verbindung zwischen einem Mehrkern-Prozessor 1207 und einem Grafikbeschleunigungsmodul 1246 gemäß einem Ausführungsbeispiel. Das Grafikbeschleunigungsmodul 1246 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leiterkarte integriert sind, die über die Hochgeschwindigkeitsverbindung 1240 mit dem Prozessor 1207 gekoppelt ist. Alternativ dazu kann das Grafikbeschleunigungsmodul 1246 in bzw. auf einem gleichen Gehäuse oder Chip wie der Prozessor 1207 integriert sein.
  • In mindestens einer Ausführungsform beinhaltet der veranschaulichte Prozessor 1207 eine Vielzahl von Kernen 1260A-1260D, jeweils mit einem Übersetzungspuffer 1261A-1261D und einem oder mehreren Caches 1262A-1262D. In mindestens einer Ausführungsform können die Kerne 1260A-1260D verschiedene andere Komponenten zur Ausführung von Anweisungen und Verarbeitung von Daten beinhalten, die nicht veranschaulicht sind. Die Caches 1262A-1262D können Ebene-1 (L1)- und Ebene-2(L2)-Caches umfassen. Darüber hinaus können ein oder mehrere gemeinsam genutzte Caches 1256 in den Caches 1262A-1262D enthalten sein und von Gruppen von Kernen 1260A-1260D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1207 beinhaltet beispielsweise 24 Kerne, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzte L2-Caches und zwölf gemeinsam genutzte L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1207 und das Grafikbeschleunigungsmodul 1246 sind mit dem Systemspeicher 1214 verbunden, der die Prozessorspeicher 1201-1202 aus 12A beinhalten kann.
  • Kohärenz wird bei Daten und Anweisungen, die in verschiedenen Caches 1262A-1262D, 1256 und im Systemspeicher 1214 gespeichert sind, über eine Zwischenkern- bzw. Inter-Core-Kommunikation über einen Kohärenzbus 1264 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die ihm zugeordnet ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1264 zu kommunizieren. Bei einer Implementierung ist ein Cache-Snooping-Protokoll über den Kohärenzbus 1264 implementiert, um Cache-Zugriffe zu auszuspähen.
  • In einer Ausführungsform koppelt eine Proxy-Schaltung 1225 das Grafikbeschleunigungsmodul 1246 kommunikativ an den Kohärenzbus 1264, wodurch das Grafikbeschleunigungsmodul 1246 als ein Peer der Kerne 1260A-1260D an einem Cache-Kohärenzprotokoll teilnehmen kann. Insbesondere stellt eine Schnittstelle 1235 Konnektivität mit der Proxy-Schaltung 1225 über die Hochgeschwindigkeitsverbindung 1240 (z. B. ein PCIe-Bus, NVLink usw.) bereit und verbindet eine Schnittstelle 1237 das Grafikbeschleunigungsmodul 1246 mit der Verbindung 1240.
  • Bei einer Implementierung stellt eine Beschleunigerintegrationsschaltung 1236 Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interrupt-Verwaltungsdienste für eine Vielzahl von Grafikverarbeitungs-Engines 1231, 1232, N des Grafikbeschleunigungsmoduls 1246 bereit. Die Grafikverarbeitungs-Engines 1231, 1232, N kann jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ dazu können die Grafikverarbeitungs-Engines 1231, 1232, N verschiedene Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmodule (z. B. Video-Codierer/Decodierer), Abtaster bzw. Abtaster und Blitter. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1246 eine GPU mit einer Vielzahl von Grafikverarbeitungs-Engines 1231-1232, N sein oder können die Grafikverarbeitungs-Engines 1231-1232, N einzelne GPUs sein, die in bzw. auf einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
  • In einer Ausführungsform beinhaltet die Beschleunigerintegrationsschaltung 1236 eine Speicherverwaltungseinheit (Memory Management Unit - MMU) 1239 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie z. B. Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1214. Die MMU 1239 kann zudem einen Übersetzungspuffer (Translation Lookaside Buffer - TLB) (nicht dargestellt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. Bei einer Implementierung kann ein Cache 1238 Befehle und Daten für den effizienten Zugriff durch Grafikverarbeitungs-Engines 1231-1232, N speichern. In einer Ausführungsform werden die in dem Cache 1238 und in den Grafikspeichern 1233-1234, M gespeicherten Daten mit den Kern-Caches 1262A-1262D, 1256 und dem Systemspeicher 1214 kohärent gehalten. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1225 für den Cache 1238 und die Speicher 1233-1234, M erfolgen (z. B. Senden von Aktualisierungen an den Cache 1238 in Bezug auf Änderungen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1262A-1262D, 1256 und Empfangen von Aktualisierungen von dem Cache 1238).
  • Ein Satz von Registern 1245 speichert Kontextdaten für Threads, die von den Grafikverarbeitungs-Engines 1231-1232, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1248 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1248 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1248 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. identifiziert durch einen Kontextzeiger). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Interrupt-Verwaltungsschaltung 1247 von Systemvorrichtungen empfangene Interrupts.
  • Bei einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1231 durch die MMU 1239 in reale/physische Adressen in dem Systemspeicher 1214 übersetzt. Eine Ausführungsform der Beschleunigerintegrationsschaltung 1236 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1246 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 1246 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1207 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikverarbeitungs-Engines 1231-1232, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten zugewiesen werden, die den VMs und/oder Anwendungen zugeordnet sind.
  • In mindestens einer Ausführungsform fungiert die Beschleunigerintegrationsschaltung 1236 als eine Brücke zu einem System für das Grafikbeschleunigungsmodul 1246 und stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleunigerintegrationsschaltung 1236 Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung von Interrupts der Grafikverarbeitungs-Engines 1231-1232, N und die Speicherverwaltung zu verwalten.
  • Weil die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1231-1232, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1207 sieht, kann jeder beliebige Host-Prozessor diese Ressourcen unter Verwendung eines effektiven Adresswerts direkt adressieren. Eine Funktion der Beschleunigerintegrationsschaltung 2136 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1231-1232, N, sodass sie einem System als unabhängige Einheiten erscheinen.
  • In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1233-1234, M mit jeder der Grafikverarbeitungs-Engines 1231-1232, N gekoppelt. Die Grafikspeicher 1233-1234, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1231-1232, N verarbeitet werden. Die Grafikspeicher 1233-1234, M können flüchtige Speicher, wie z. B. DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM, und/oder nichtflüchtige Speicher, wie z. B. 3D XPoint oder Nano-Ram, sein.
  • In einer Ausführungsform werden zur Verringerung des Datenverkehrs über die Verbindung 1240 Biasing-Techniken verwendet, um sicherzustellen, dass es sich bei den in den Grafikspeichern 1233-1234, M gespeicherten Daten um Daten handelt, die am häufigsten von den Grafikverarbeitungs-Engines 1231-1232, N und vorzugsweise nicht von den Kernen 1260A-1260D (zumindest nicht häufig) verwendet werden. Ebenso versucht ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1231-1232, N) benötigt werden, in den Caches 1262A-1262D, 1256 von Kernen und in dem Systemspeicher 1214 zu halten.
  • 12C veranschaulicht ein weiteres Ausführungsbeispiel, bei dem die Beschleunigerintegrationsschaltung 1236 in den Prozessor 1207 integriert ist. In zumindest dieser Ausführungsform kommunizieren die Grafikverarbeitungs-Engines 1231-1232, N direkt über die Hochgeschwindigkeitsverbindung 1240 mit der Beschleunigerintegrationsschaltung 1236 über die Schnittstelle 1237 und die Schnittstelle 1235 (die wiederum eine beliebige Form von Bus oder Schnittstellenprotokoll sein/nutzen kann). Die Beschleunigerintegrationsschaltung 1236 kann die gleichen Operationen durchführen, wie sie in 12B beschrieben sind, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1264 und zu den Caches 1262A-1262D, 1256 befindet. Mindestens eine Ausführungsform unterstützt verschiedene Programmiermodelle, darunter ein Programmiermodell mit dediziertem Prozess (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung), die Programmiermodelle umfassen können, die von der Beschleunigerintegrationsschaltung 1236 gesteuert werden, und Programmiermodelle, die von dem Grafikbeschleunigungsmodul 1246 gesteuert werden.
  • In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1231-1232, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungs-Engines 1231-1232, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
  • In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1231-1232, N von mehreren VM-/Anwendungs-Partitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen System-Hypervisor verwenden, um die Grafikverarbeitungs-Engines 1231-1232, N zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer Partition ohne Hypervisor gehören die Grafikverarbeitungs-Engines 1231-1232, N zu einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1231-1232, N virtualisieren, um den Zugriff für jeden Prozess oder jede Anwendung zu ermöglichen.
  • In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231-1232, N ein Prozesselement unter Verwendung eines Prozesshandles aus. In mindestens einer Ausführungsform werden die Prozesselemente in dem Systemspeicher 1214 gespeichert und sind unter Verwendung einer hier beschriebenen Übersetzungstechnik von effektiven Adressen in reale Adressen adressierbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1231-1232, N registriert (d. h., die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Versatz eines Prozesselements innerhalb einer Prozesselement-Verknüpfungsliste sein.
  • 12D veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 1290. Wie hier verwendet, umfasst ein „Slice“ einen bestimmten Teil der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1236. Der anwendungswirksame Adressraum 1282 innerhalb des Systemspeichers 1214 speichert Prozesselemente 1283. In einer Ausführungsform werden Prozesselemente 1283 als Reaktion auf GPU-Aufrufe 1281 von Anwendungen 1280, die auf dem Prozessor 1207 ausgeführt werden, gespeichert. Ein Prozesselement 1283 enthält einen Prozessstatus für die entsprechende Anwendung 1280. Ein in dem Prozesselement 1283 enthaltener Arbeitsdeskriptor (WD) 1284 kann ein einzelner, von einer Anwendung angeforderter Auftrag sein oder kann einen Zeiger auf eine Warteschlange von Aufträgen enthalten. In mindestens einer Ausführungsform ist der WD 1284 ein Zeiger auf eine Auftragsanforderungswarteschlange im Adressraum 1282 einer Anwendung.
  • Das Grafikbeschleunigungsmodul 1246 und/oder einzelne Grafikverarbeitungs-Engines 1231-1232, N von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten von Prozesszuständen und zum Senden eines WD 1284 an ein Grafikbeschleunigungsmodul 1246 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
  • In mindestens einer Ausführungsform ist ein Programmiermodell für einen dedizierten Prozess implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1246 oder eine individuelle Grafikverarbeitungs-Engine 1231. Da das Grafikbeschleunigungsmodul 1246 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1236 für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung 1236 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1246 zugewiesen wird.
  • Im Betrieb holt eine WD-Abrufeinheit 1291 in dem Beschleunigerintegrations-Slice 1290 den nächsten WD 1284 ab, der eine Angabe von Arbeit enthält, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1246 zu erledigen ist. Daten aus dem WD 1284 können in Registern 1245 gespeichert und von der MMU 1239, der Unterbrechungsverwaltungsschaltung 1247 und/oder der Kontextverwaltungsschaltung 1248 verwendet werden, wie veranschaulicht. Eine Ausführungsform der MMU 1239 enthält beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1286 innerhalb des virtuellen BS-Adressraums 1285. Die Unterbrechungsverwaltungsschaltung 1247 kann von dem Grafikbeschleunigungsmodul 1246 empfangene Unterbrechungsereignisse 1292 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1293, die von einer Grafikverarbeitungs-Engine 1231-1232, N erzeugt wird, von der MMU 1239 in eine reale Adresse übersetzt.
  • In einer Ausführungsform wird ein gleicher Satz von Registern 1245 für jede Grafikverarbeitungs-Engine 1231-1232, N und/oder jedes Grafikbeschleunigungsmodul 1246 dupliziert und können von einem Hypervisor oder einem Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 1290 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 dargestellt. Tabelle 1 - Hypervisor-initialisierte Register
    1 Slice-Steuerregister
    2 Zeiger auf Bereich realer Adressen (RA) geplanter Prozesse
    3 Autoritätsmasken-Überschreibungsregister
    4 Versatz Unterbrechungsvektor-Tabelleneintrag
    5 Grenze Unterbrechungsvektor-Tabelleneintrag
    6 Statusregister
    7 ID der logischen Partition
    8 Zeiger auf reale Adresse (RA) des Eintrags für Hypervisorbeschleunigernutzung
    9 Speicherbeschreibungsregister
  • Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register
    1 Prozess- und Thread-Identifikation
    2 Zeiger auf effektive Adresse (EA) der Kontext-Speicherung/Wiederherstellung
    3 Zeiger auf virtuelle Adresse (VA) des Eintrags für Beschleunigernutzung
    4 Zeiger auf virtuelle Adresse (VA) der Speichersegmenttabelle
    5 Autoritätsmaske
    6 Arbeitsdeskriptor
  • In einer Ausführungsform ist jeder WD 1284 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1246 und/oder die Grafikverarbeitungs-Engines 1231-1232, N. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1231-1232, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
  • 12E veranschaulicht weitere Details für ein Ausführungsbeispiel eines gemeinsam genutzten Modells. Diese Ausführungsform beinhaltet einen realen Hypervisor-Adressraum 1298, in dem eine Prozesselementliste 1299 gespeichert ist. Der reale Hypervisor-Adressraum 1298 ist über einen Hypervisor 1296 zugänglich, der die Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1295 virtualisiert.
  • In mindestens einer Ausführungsform ermöglichen gemeinsam genutzte Programmiermodelle, dass alle oder eine Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System ein Grafikbeschleunigungsmodul 1246 verwenden. Es gibt es zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1246 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitscheibengeteilt bzw. Time-Sliced Shared und grafikanweisungsgeteilt bzw. Graphics Directed Shared.
  • In diesem Modell besitzt der Systemhypervisor 1296 das Grafikbeschleunigungsmodul 1246 und stellt dessen Funktion allen Betriebssystemen 1295 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1246 die Virtualisierung durch den Systemhypervisor 1296 unterstützt, kann das Grafikbeschleunigungsmodul 1246 Folgendes erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h., der Zustand braucht zwischen Aufträgen nicht aufrechterhalten zu werden) oder das Grafikbeschleunigungsmodul 1246 muss einen Mechanismus zum Speichern und Wiederherstellen eines Kontexts bereitstellen. 2) Das Grafikbeschleunigungsmodul 1246 garantiert, dass die Auftragsanforderung einer Anwendung innerhalb einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1246 stellt eine Möglichkeit bereit, der Verarbeitung eines Auftrags zuvorzukommen. 3) Dem Grafikbeschleunigungsmodul 1246 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem anweisungsgeteilten Programmiermodell arbeitet.
  • In mindestens einer Ausführungsform muss die Anwendung 1280 einen Systemaufruf des Betriebssystems 1295 mit einem Typ des Grafikbeschleunigungsmoduls 1246, einem Arbeitsdeskriptor (WD), einem Wert eines Autoritätsmaskenregisters (AMR) und einem Zeiger auf den Bereich zur Speicherung/Wiederherstellung von Kontext (Context Save/Restore Area Pointer - CSRP) durchführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1246 eine als Ziel gesetzte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1246 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1246 formatiert und kann in Form eines Befehls für das Grafikbeschleunigungsmodul 1246, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, um die von dem Grafikbeschleunigungsmodul 1246 zu verrichtende Arbeit zu beschreiben. In mindestens einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ist ein Wert, der an ein Betriebssystem übergeben wird, vergleichbar mit einer Anwendung, die ein AMR setzt. Wenn die Implementierungen der Beschleunigerintegrationsschaltung 1236 und des Grafikbeschleunigungsmoduls 1246 kein Benutzer-Autoritätsmasken-Überschreibungsregister (UAMOR) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1296 kann optional einen aktuellen Wert eines Autoritätsmasken-Überschreibungsregisters (AMOR) anwenden, bevor ein AMR in dem Prozesselement 1283 gesetzt wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1245, die eine effektive Adresse eines Bereichs im Adressraum 1282 einer Anwendung für das Grafikbeschleunigungsmodul 1246 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorweggenommen wird. In mindestens einer Ausführungsform kann der Kontext-Speicher-/Wiederherstellungs-Bereich verankerter Systemspeicher sein.
  • Beim Empfangen eines Systemaufrufs kann das Betriebssystem 1295 überprüfen, ob diese Anwendung 1280 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Das Betriebssystem 1295 ruft dann den Hypervisor 1296 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - BS-zu-Hypervisor-Aufrufparameter
    1 Arbeitsdeskriptor (WD)
    2 Wert eines Autoritätsmaskenregisters (AMR) (potenziell maskiert)
    3 Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
    4 Prozess-ID (PID) und optionale Thread-ID (TID)
    5 Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
    6 Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
    7 Logische Unterbrechungsdienstnummer (LISN)
  • Beim Empfangen eines Hypervisor-Aufrufs prüft der Hypervisor 1296, ob das Betriebssystem 1295 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Der Hypervisor 1296 setzt dann das Prozesselement 1283 in eine verknüpfte Prozesselementliste für einen entsprechenden Typ des Grafikbeschleunigungsmoduls 1246. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen beinhalten. Tabelle 4 - Prozesselementinformationen
    1 Arbeitsdeskriptor (WD)
    2 Wert eines Autoritätsmaskenregisters (AMR) (potenziell maskiert)
    3 Zeiger auf effektive Adresse (EA) des Kontext-Speicher-/Wiederherstellungs-Bereichs (CSRP)
    4 Prozess-ID (PID) und optionale Thread-ID (TID)
    5 Zeiger auf virtuelle Adresse (VA) des Beschleunigernutzungseintrags (AURP)
    6 Virtuelle Adresse des Speichersegmenttabellenzeigers (SSTP)
    7 Logische Unterbrechungsdienstnummer (LISN)
    8 Unterbrechungsvektortabelle, abgeleitet aus Hypervisor-Aufrufparametern
    9 Statusreg ister(S R)-Wert
    10 ID einer logischen Partition (LPID)
    11 Zeiger auf reale Adresse (RA) des Eintrags für Hypervisor-Beschleunigernutzung
    12 Speicherdeskriptorregister (SDR)
  • In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1245 des Beschleunigerintegrations-Slice 1290.
  • Wie in 12F veranschaulicht, wird in mindestens einer Ausführungsform ein einheitlicher bzw. vereinheitlichter Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verwendet wird. Bei dieser Implementierung verwenden Operationen, die auf den GPUs 1210-1213 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum zum Zugriff auf die Prozessorspeicher 1201-1202 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Teil eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1201, ein zweiter Teil dem zweiten Prozessorspeicher 1202, ein dritter Teil dem GPU-Speicher 1220 usw. zugewiesen. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (mitunter auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
  • In einer Ausführungsform stellt die Bias/Kohärenz-Verwaltungsschaltung 1294A-1294E innerhalb einer oder mehrerer MMUs 1239A-1239E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 1205) und GPUs 1210-1213 sicher und implementiert Bias-Techniken, die physische Speicher anzeigen, in denen bestimmte Datentypen zu speichern sind. Während mehrere Instanzen der Bias/Kohärenz-Verwaltungsschaltung 1294A-1294E in 12F veranschaulicht sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1205 und/oder innerhalb der Beschleunigerintegrationsschaltung 1236 implementiert sein.
  • Eine Ausführungsform ermöglicht es, dass die GPU-gebundenen Speicher 1220-1223 als Teil des Systemspeichers abgebildet werden und kann auf sie unter Verwendung der Shared-Virtual-Memory-(SVM)-Technik zugegriffen werden, ohne dass Leistungsnachteile auftreten, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform stellt die Möglichkeit des Zugriffs auf due GPU-gebundenen 1220-1223 als Systemspeicher ohne lästigen Cache-Kohärenzaufwand eine vorteilhafte Betriebsumgebung zur GPU-Auslagerung bereit. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1205, Operanden einzustellen und auf Berechnungsergebnisse ohne den Aufwand traditioneller E/A-DMA-Datenkopien zuzugreifen. Solche traditionellen Kopien sind mit Treiberaufrufen, Unterbrechungen und Memory-Mapped-E/A(MMIO)-Zugriffen verbunden, die im Vergleich zu einfachen Speicherzugriffen alle ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, auf die GPU-gebundenen Speicher 1220-1223 ohne Cache-Kohärenzaufwand zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Speicherschreibverkehr kann der Cache-Kohärenz-Überhang z. B. eine für eine GPU 1210-1213 sichtbare effektive Schreibbandbreite erheblich verringern. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität einer GPU-Auslagerung spielen.
  • In mindestens einer Ausführungsform wird die Auswahl von GPU-Bias und Host-Prozessor-Bias durch eine Bias-Nachverfolger-Datenstruktur gesteuert. Beispielsweise kann eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h., gesteuert mit der Granularität einer Speicherseite), die 1 oder 2 Bits pro GPUgebundener Speicherseite enthält. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPUgebundener Speicher 1220-1223 mit oder ohne Bias-Cache in den GPU 1210-1213 implementiert sein (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zwischenzuspeichern). Alternativ dazu kann eine gesamte Bias-Tabelle innerhalb einer GPU beibehalten werden.
  • In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der mit jedem Zugriff auf die GPU-gebundenen Speicher 1220-1223 verbunden ist und folgende Operationen auslöst. Zunächst werden lokale Anforderungen von den GPUs 1210-1213, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1220-1223 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1205 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung, wie oben erörtert). In einer Ausführungsform schließen Anforderungen vom Prozessor 1205, die eine angeforderte Seite im Host-Prozessor-Bias finden, eine Anforderung wie ein normales Speicherlesen ab. Alternativ dazu können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an eine GPU 1210-1213 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie eine Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann ein Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, durch einen rein hardwarebasierten Mechanismus geändert werden.
  • Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Gerätetreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in eine Warteschlange einreiht), um diese anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einer Cache-Entleerungsoperation in einem Host durchzuführen. In mindestens einer Ausführungsform wird eine Cache-Entleerungsoperation für einen Übergang vom Bias des Host-Prozessors 1205 zum Bias der GPU verwendet, jedoch gilt dies nicht für einen entgegengesetzten Übergang.
  • In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem Seiten mit GPU-Bias von dem Host-Prozessor 1205 vorübergehend nicht zwischengespeichert werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1205 den Zugriff von der GPU 1210 anfordern, die den Zugriff sofort gewähren kann oder auch nicht. Um die Kommunikation zwischen dem Prozessor 1205 und der GPU 1210 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass Seiten mit GPU-Bias diejenigen sind, die von einer GPU, aber nicht von dem Host-Prozessor 1205 benötigt werden, und umgekehrt.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 13 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein können, gemäß verschiedenen hier beschriebenen Ausführungsformen. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Steuereinheiten bzw. Controller oder Universal-Prozessorkerne.
  • 13 ist ein Blockdiagramm, das eine beispielhafte integrierte System-on-a-Chip-Schaltung 1300, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1300 einen oder mehrere Anwendungsprozessoren 1305 (z. B. CPUs), mindestens einen Grafikprozessor 1310, und kann zusätzlich einen Bildprozessor 1315 und/oder einen Videoprozessor 1320 beinhalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1300 eine Peripherie- oder Buslogik, einschließlich eines USB-Controllers 1325, eines UART-Controllers 1330, eines SPI/SDIO-Controllers 1335 und eines I2S/I2C-Controllers 1340. In mindestens einer Ausführungsform kann die integrierte Schaltung 1300 eine Anzeigevorrichtung 1345 beinhalten, die mit einem oder mehreren High-Definition-Multimedia-Interface(HDMI)-Controllern 1350 und einer Mobile-Industry-Processor-Interface(MIPI)-Anzeigeschnittstelle 1355 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1360 bereitgestellt sein, das einen Flash-Speicher und einen Flash-Speichercontroller beinhaltet. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über einen Speichercontroller 1365 zum Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform beinhalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1370.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in der integrierten Schaltung 1300 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • Die 14A-14B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein können, gemäß verschiedenen hier beschriebenen Ausführungsformen. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellen-Controller oder Universal-Prozessorkerne.
  • Die 14A-14B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß hier beschriebenen Ausführungsformen veranschaulichen. 14A veranschaulicht einen beispielhaften Grafikprozessor 1410 einer integrierten System-on-a-Chip-Schaltung, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. 14B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1440 einer integrierten System-on-a-Chip-Schaltung, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. In mindestens einer Ausführungsform ist der Grafikprozessor 1410 aus 14A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1440 aus 14B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1410, 1440 eine Variante des Grafikprozessors 1310 aus 13 sein.
  • In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 einen Vertex-Prozessor 1405 und einen oder mehrere Fragmentprozessor(en) 1415A-1415N (z. B. 1415A, 1415B, 1415C, 1415D, bis 1415N-1 und 1415N). In mindestens einer Ausführungsform kann der Grafikprozessor 1410 verschiedene Shader-Programme über eine separate Logik ausführen, sodass der Vertex-Prozessor 1405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragmentprozessor(en) 1415A-1415N Fragment(z. B. Pixel)-Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1405 eine Vertex-Verarbeitungsstufe einer 3D-Grafik-Pipeline aus und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden der/die Fragmentprozessor(en) 1415A-1415N die von dem Vertex-Prozessor 1405 erzeugten Primitiv- und Vertexdaten, um einen Einzelbild- bzw. Framepuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1415A-1415N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden kann, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
  • In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1420A-1420B, einen oder mehrere Cache(s) 1425A-1425B und eine oder mehrere Schaltungsverbindungen 1430A-1430B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1420A-1420B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1410, einschließlich für den Vertex-Prozessor 1405 und/oder den/die Fragmentprozessor(en) 1415A-1415N, der/die auf im Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen kann/können, zusätzlich zu den in einem oder mehreren Cache(s) 1425A-1425B gespeicherten Vertex- oder Bild/Textur-Daten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1420A-1420B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1305, Bildprozessoren 1315 und/oder Videoprozessoren 1320 aus 13 zugeordnet sind, sodass jeder Prozessor 1305-1320 an einem gemeinsam genutzten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1430A-1430B dem Grafikprozessor 1410 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
  • In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 eine oder mehrere MMUs 1420A-1420B, einen oder mehrere Cache(s) 1425A-1425B und eine oder mehrere Schaltungsverbindungen 1430A-1430B der Grafikprozessors 1410 aus 14A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 einen oder mehrere Shader-Kern(e) 1455A-1455N (z. B. 1455A, 1455B, 1455C, 1455D, 1455E, 1455F bis 1455N-1 und 1455N), was eine einheitliche Shader-Kern-Architektur bereitstellt, bei der ein einzelner Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 einen Zwischenkern-Aufgabenverwalter 1445, der als ein Thread-Versender bzw. Thread Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1455A-1455N zu verteilen, und eine Kacheleinheit 1458, um Kacheloperationen für kachelbasiertes Rendering zu beschleunigen, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in der integrierten Schaltung 14A und/oder 14B für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder Anwendungsfälle für neuronale Netze berechnet werden. Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • Die 15A-15B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß hier beschriebenen Ausführungsformen. 15A veranschaulicht einen Grafikkern 1500, der in mindestens einer Ausführungsform in dem Grafikprozessor 1310 aus 13 enthalten sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1455A-1455N wie in 14B sein kann. 15B veranschaulicht eine hochparallele Universal-Grafikverarbeitungseinheit 1530, die für den Einsatz auf einem Multi-Chip-Modul in mindestens einer Ausführungsform geeignet ist.
  • In mindestens einer Ausführungsform beinhaltet der Grafikkern 1500 einen gemeinsam genutzten Anweisungs-Cache 1502, eine Textureinheit 1518 und einen Cache/gemeinsamen Speicher 1520, die Ausführungsressourcen innerhalb des Grafikkerns 1500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1500 mehrere Slices 1501A-1501N oder eine Partition für jeden Kern beinhalten und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1500 beinhalten. Die Slices 1501A-1501N können eine Unterstützungslogik beinhalten, die einen lokalen Anweisungs-Cache 1504A-1504N, einen Thread-Planer bzw. Thread-Scheduler 1506A-1506N, einen Thread-Versender bzw. Thread-Dispatcher 1508A-1508N und einen Satz von Registern 1510A-1510N beinhalten kann. In mindestens einer Ausführungsform können die Slices 1501A-1501N einen Satz zusätzlicher Funktionseinheiten (AFUs 1512A-1512N), Gleitkommaeinheiten (Floating Point Units - FPUs 1514A-1514N), ganzzahlige Arithmetik-Logik-Einheiten (ALUs 1516A-1516N), Adressberechnungseinheiten (ACUs 1513A-1513N), Doppelpräzisions-Gleitkommaeinheiten (DPFPUs 1515A-1515N) und Matrixverarbeitungseinheiten (MPUs 1517A-1517N) beinhalten.
  • In mindestens einer Ausführungsform können die FPUs 1514A-1514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1515A-1515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1516A-1516N Ganzzahloperationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1517A-1517N ebenfalls für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1517-1517N eine Vielzahl von Matrixoperationen durchführen, um Anwendungs-Frameworks für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 1512A-1512N zusätzliche Logikoperationen durchführen, die von Gleitkomma- oder Ganzzahleinheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Kosinus usw.).
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in den Grafikkernen 1500 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 15B veranschaulicht eine Universal-Verarbeitungseinheit (General Purpose Graphics Processing Unit - GPGPU) 1530, die so konfiguriert sein kann, dass sie hochparallele Rechenoperationen ermöglicht, die in mindestens einer Ausführungsform von einem Array von Grafikverarbeitungseinheiten durchgeführt werden. In mindestens einer Ausführungsform kann die GPGPU 1530 direkt mit anderen Instanzen der GPGPU 1530 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform beinhaltet die GPGPU 1530 eine Host-Schnittstelle 1532, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1532 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 1532 eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1530 Befehle von einem Host-Prozessor und verwendet einen globalen Planer 1534, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, an einen Satz von Rechenclustern 1536A-1536H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1536A-1536H einen Cache-Speicher 1538. In mindestens einer Ausführungsform kann der Cache-Speicher 1538 als ein übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1536A-1536H dienen.
  • In mindestens einer Ausführungsform beinhaltet die GPGPU 1530 einen Speicher 1544A-1544B, der über einen Satz von Speichercontrollern 1542A-1542B mit den Rechenclustern 1536A-1536H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 1544A-1544B verschiedene Arten von Speichervorrichtungen umfassen, einschließlich dynamischen Direktzugriffsspeichers (DRAM) oder Grafik-Direktzugriffsspeichers, wie etwa synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich Grafik-Doppeldatenraten-Speichers (GDDR).
  • In mindestens einer Ausführungsform enthalten die Rechencluster 1536A-1536H jeweils einen Satz von Grafikkernen, wie z. B. den Grafikkern 1500 aus 15A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen maschinellen Lernens geeignet sind. Beispielsweise kann in mindestens einer Ausführungsform zumindest eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 1536A-1536H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführt, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführt.
  • In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1530 so konfiguriert sein, dass sie als ein Rechencluster arbeiten. In mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1536A-1536H zur Synchronisation und zum Datenaustausch verwendet wird, je nach Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1530 über die Host-Schnittstelle 1532. In mindestens einer Ausführungsform enthält die GPGPU 1530 einen E/A-Hub 1539, der die GPGPU 1530 mit einer GPU-Verbindung 1540 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1540 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, welche die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1540 mit einem Hochgeschwindigkeits-Interconnect gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und von diesen zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1530 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzvorrichtung, die über die Host-Schnittstelle 1532 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1540 so konfiguriert sein, dass sie zusätzlich oder alternativ zu der Host-Schnittstelle 1532 eine Verbindung zu einem Host-Prozessor ermöglicht.
  • In mindestens einer Ausführungsform kann die GPGPU 1530 so konfiguriert sein, dass sie neuronale Netze trainiert. In mindestens einer Ausführungsform kann die GPGPU 1530 innerhalb einer Inferenzierungsplattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1530 zur Inferenzierung verwendet wird, kann die GPGPU weniger Rechencluster 1536A-1536H beinhalten, als wenn die GPGPU zum Training eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1544A-1544B verbundene Speichertechnik zwischen Inferenzierungs- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechniken mit höherer Bandbreite gewidmet sind. In mindestens einer Ausführungsform kann eine Inferenzierungskonfiguration der GPGPU 1530 inferenzierungsspezifische Anweisungen unterstützen. Beispielsweise kann in mindestens einer Ausführungsform eine Inferenzierungskonfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferenzierungsoperationen für eingesetzte neuronale Netze verwendet werden können.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in der GPGPU 1530 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 16 ist ein Blockdiagramm, das ein Rechensystem 1600 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet das Rechensystem 1600 ein Verarbeitungssubsystem 1601 mit einem oder mehreren Prozessoren 1602 und einem Systemspeicher 1604, der über einen Verbindungspfad kommuniziert, der einen Speicher-Hub 1605 beinhalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1605 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1602 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1605 über eine Kommunikationsverbindung 1606 mit einem E/A-Subsystem 1611 gekoppelt. In mindestens einer Ausführungsform umfasst das E/A-Subsystem 1611 einen E/A-Hub 1607, der es dem Rechensystem 1600 ermöglichen kann, Eingaben von einem oder mehreren Eingabevorrichtung(en) 1608 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1607 eine Anzeigesteuereinrichtung, die in einem oder mehreren Prozessor(en) 1602 enthalten sein kann, in die Lage versetzen, Ausgaben an ein oder mehrere Anzeigevorrichtungen 1610A bereitzustellen. In mindestens einer Ausführungsform können eine oder mehrere Anzeigevorrichtungen 1610A, die mit dem E/A-Hub 1607 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung einschließen.
  • In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1601 einen oder mehrere Parallelprozessoren 1612, die über einen Bus oder eine andere Kommunikationsverbindung 1613 mit dem Speicher-Hub 1605 gekoppelt sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1613 eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechniken oder -protokollen verwenden, wie z. B., aber nicht beschränkt auf, PCI Express, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1612 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern beinhalten kann, wie z. B. einen MIC (Many Integrated Core)-Prozessor. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 1612 ein Grafikverarbeitungssubsystem, das Pixel an eine oder mehrere Anzeigevorrichtungen 1610A ausgeben kann, die über den E/A-Hub 1607 gekoppelt sind. In mindestens einer Ausführungsform kann/können der/die Parallelprozessor(en) 1612 zudem eine Anzeigesteuervorrichtung und eine Anzeigeschnittstelle (nicht dargestellt) beinhalten, um eine direkte Verbindung mit einer oder mehreren Anzeigevorrichtungen 1610B zu ermöglichen.
  • In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1614 mit dem E/A-Hub 1607 verbunden sein, um einen Speichermechanismus für das Rechensystem 1600 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1616 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1607 und anderen Komponenten ermöglicht, wie z. B. einem Netzadapter 1618 und/oder einem drahtlosen Netzadapter 1619, der in (eine) Plattform(en) integriert sein kann, und verschiedenen anderen Vorrichtungen, die über eine oder mehrere Add-in-Vorrichtungen 1620 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzadapter 1618 ein Ethernet-Adapter oder ein anderer drahtgebundener Netzadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzadapter 1619 eine oder mehrere von einer WLAN, Bluetooth-, Near-Field-Communication(NFC)- oder anderen Netzvorrichtung beinhalten, die ein oder mehrere drahtlose Funkvorrichtungen beinhalten.
  • In mindestens einer Ausführungsform kann das Rechensystem 1600 andere, nicht explizit dargestellte Komponenten beinhalten, einschließlich USB- oder anderer Anschlussverbindungen, optischer Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem E/A-Hub 1607 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 16 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z. B. auf PCI (Peripheral Component Interconnect) basierende Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z. B. NV-Link-High-Speed-Interconnect oder Interconnect-Protokolle.
  • In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessoren 1612 Schaltungen, die für Grafik- und Videoverarbeitung optimiert sind, einschließlich z. B. Videoausgangsschaltungen, und bilden eine Grafikverarbeitungseinheit (GPU) aus. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessoren 1612 eine für allgemeine Verarbeitung optimierte Schaltung. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1600 mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. Beispielsweise können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessoren 1612, der Speicher-Hub 1605, der/die Prozessor(en) 1602 und der E/A-Hub 1607 in eine integrierte Schaltung eines System-on-Chip (SoC) integriert sein. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1600 in ein einziges Gehäuse integriert sein, um eine System-in-Package(SIP)-Konfiguration zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 1600 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem System aus FIG. 1600 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • PROZESSOREN
  • 17A veranschaulicht einen Parallelprozessor 1700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1700 unter Verwendung einer oder mehrerer integrierter Schaltungsvorrichtungen, wie z. B. programmierbarer Prozessoren, anwendungsspezifischer integrierter Schaltungen (ASICs) oder feldprogrammierbarer Gate-Arrays (FPGAs), implementiert sein. In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 1700 eine Variante eines oder mehrerer Parallelprozessoren 1612, die in 16 gemäß einem Ausführungsbeispiel dargestellt sind.
  • In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 1700 eine Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 1702 eine E/A-Einheit 1704, die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform kann die E/A-Einheit 1704 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 1704 über eine Hub- oder Switch-Schnittstelle, z. B. einen Speicher-Hub 1605, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1605 und der E/A-Einheit 1704 eine Kommunikationsverbindung 1613. In mindestens einer Ausführungsform ist die E/A-Einheit 1704 mit einer Host-Schnittstelle 1706 und einer Speicher-Kreuzschiene 1716 verbunden, wobei die Host-Schnittstelle 1706 Befehle zur Durchführung von Verarbeitungsoperationen und die Speicher-Kreuzschiene 1716 Befehle zur Durchführung von Speicheroperationen empfängt.
  • In mindestens einer Ausführungsform kann die Host-Schnittstelle 1706, wenn die Host-Schnittstelle 1706 einen Befehlspuffer über die E/A-Einheit 1704 empfängt, Arbeitsoperationen zur Durchführung dieser Befehle an ein Frontend 1708 leiten. In mindestens einer Ausführungsform ist das Frontend 1708 mit einem Planer 1710 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungscluster-Array 1712 verteilt. In mindestens einer Ausführungsform stellt der Planer 1710 sicher, dass das Verarbeitungscluster-Array 1712 ordnungsgemäß konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an einen Cluster des Verarbeitungscluster-Arrays 1712 verteilt werden. In mindestens einer Ausführungsform ist der Planer 1710 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Planer 1710 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt und eine schnelle Präemption und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 1712 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf dem Verarbeitungscluster-Array 1712 über einen von mehreren Grafikverarbeitungspfaden nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Planers 1710 innerhalb eines Mikrocontrollers, der den Planer 1710 enthält, auf das Verarbeitungsarray 1712 verteilt werden.
  • In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 bis zu „N“ Verarbeitungscluster umfassen (z. B. Cluster 1714A, Cluster 1714B bis Cluster 1714N). In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 1710 den Clustern 1714A-1714N des Verarbeitungscluster-Arrays 1712 Arbeit zuweisen, indem er verschiedene Planungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann das Planen dynamisch durch den Planer 1710 gehandhabt werden oder teilweise durch Compilerlogik während der Kompilierung von Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 1712 konfiguriert ist. In mindestens einer Ausführungsform können verschiedene Cluster 1714A-1714N des verarbeitenden Cluster-Arrays 1712 für die Verarbeitung verschiedener Programmtypen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
  • In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1712 so konfiguriert, dass es parallele Universal-Rechenoperationen durchführt. Beispielsweise kann in mindestens einer Ausführungsform das Verarbeitungscluster-Array 1712 eine Logik zur Ausführung von Verarbeitungsaufgaben enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physischer Operationen, und der Durchführung von Datentransformationen.
  • In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1712 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tessellationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so konfiguriert sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B., aber nicht beschränkt auf, Vertex-Shader, Tessellation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1702 Daten aus dem Systemspeicher über die E/A-Einheit 1704 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 1722) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
  • In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 1702 zur Durchführung der Grafikverarbeitung verwendet wird, der Planer 1710 so konfiguriert sein, dass er eine Verarbeitungslast in annähernd gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungscluster-Arrays 1712 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Beispielsweise kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er Vertex-Shading und Topologieerzeugung durchführt, kann ein zweiter Teil so konfiguriert sein, dass er Tessellation- und Geometrie-Shading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixel-Shading oder andere Operationen im Bildschirmraum durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1714A-1714N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 1714A-1714N zur weiteren Verarbeitung übertragen werden können.
  • In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 Verarbeitungsaufgaben empfangen, die über den Scheduler 1710 auszuführen sind, der Befehle zur Definition von Verarbeitungsaufgaben von dem Frontend 1708 empfängt. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten beinhalten, z. B. Oberflächen(Patch)-Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Planer 1710 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes von dem Frontend 1708 empfängt. In mindestens einer Ausführungsform kann das Frontend 1708 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungscluster-Array 1712 in einen gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Stapelpuffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
  • In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1702 mit einem Parallelprozessorspeicher 1722 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1722 über eine Speicher-Kreuzschiene 1716 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 1712 sowie der E/A-Einheit 1704 empfangen kann. In mindestens einer Ausführungsform kann die Speicher-Kreuzschiene 1716 über eine Speicherschnittstelle 1718 auf den parallelen Prozessorspeicher 1722 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1718 mehrere Partitionseinheiten (z. B. Partitionseinheit 1720A, Partitionseinheit 1720B bis Partitionseinheit 1720N) beinhalten, die jeweils mit einem Teil (z. B. der Speichereinheit) des Parallelprozessorspeichers 1722 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, sodass eine erste Partitionseinheit 1720A eine entsprechende erste Speichereinheit 1724A aufweist, eine zweite Partitionseinheit 1720B eine entsprechende Speichereinheit 1724B aufweist und eine N-te Partitionseinheit 1720N eine entsprechende N-te Speichereinheit 1724N aufweist. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 1720A-1720N nicht gleich einer Anzahl von Speichereinheiten sein.
  • In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N verschiedene Arten von Speichervorrichtungen beinhalten, einschließlich dynamischen Direktzugriffsspeichers (DRAM) oder Grafik-Direktzugriffsspeichers, wie etwa synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich Grafik-Doppeldatenraten-Speichers (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N zum 3D-Stapelspeicher beinhalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite (High Bandwidth Memory - HBM). In mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Frame-Puffer oder Texturkarten, über die Speichereinheiten 1724A-1724N hinweg gespeichert werden, wodurch die Partitionseinheiten 1720A-1720N Teile jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1722 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1722 zugunsten eines einheitlichen Speicherdesigns, das den Systemspeicher in Verbindung mit lokalem Cache-Speicher verwendet, ausgeschlossen werden.
  • In mindestens einer Ausführungsform kann jeder der Cluster 1714A-1714N des Verarbeitungscluster-Arrays 1712 Daten verarbeiten, die in jede der Speichereinheiten 1724A-1724N innerhalb des Parallelprozessorspeichers 1722 geschrieben werden. In mindestens einer Ausführungsform kann die Speicher-Kreuzschiene 1716 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 1714A-1714N an eine beliebige Partitionseinheit 1720A-1720N oder an einen anderen Cluster 1714A-1714N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N mit der Speicherschnittstelle 1718 über die Speicher-Kreuzschiene 1716 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform weist die Speicher-Kreuzschiene 1716 eine Verbindung zur Speicherschnittstelle 1718, um mit der E/A-Einheit 1704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1722 auf, sodass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 1714A-1714N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1702 ist. In mindestens einer Ausführungsform kann die Speicher-Kreuzschiene 1716 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1714A-1714N und Partitionseinheiten 1720A-1720N zu trennen.
  • In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1702 auf einer einzigen Add-in-Karte bereitgestellt sein, oder es können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1702 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Beispielsweise können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1702 Gleitkommaeinheiten mit höherer Präzision im Vergleich zu anderen Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1702 oder des Parallelprozessors 1700 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder handgeführter Personal Computer, Server, Arbeitsplätze, Spielekonsolen und/oder eingebetteter Systeme.
  • 17B ist ein Blockdiagramm einer Partitionseinheit 1720 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1720 eine Instanz einer der Partitionseinheiten 1720A-1720N aus 17A. In mindestens einer Ausführungsform beinhaltet die Partitionseinheit 1720 einen L2-Cache 1721, eine Frame-Puffer-Schnittstelle 1725 und eine Rasteroperationseinheit („ROP“) 1726. Der L2-Cache 1721 ist ein Lese-/Schreib-Cache, der so konfiguriert ist, dass er von der Speicher-Kreuzschiene 1716 und der ROP 1726 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1721 an die Frame-Puffer-Schnittstelle 1725 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Frame-Puffer-Schnittstelle 1725 zur Verarbeitung an einen Frame-Puffer gesendet werden. In mindestens einer Ausführungsform ist die Frame-Puffer-Schnittstelle 1725 mit einer der Speichereinheiten in dem parallelen Prozessorspeicher verbunden, z. B. mit den Speichereinheiten 1724A-1724N aus 17 (z. B. in dem Parallelprozessorspeicher 1722).
  • In mindestens einer Ausführungsform ist die ROP 1726 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Blending usw. durchführt. In mindestens einer Ausführungsform gibt die ROP 1726 dann verarbeitete Grafikdaten aus, die in dem Grafikspeicher abgelegt sind. In mindestens einer Ausführungsform beinhaltet die ROP 1726 eine Komprimierungslogik zur Komprimierung von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zur Dekomprimierung von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die Komprimierungslogik, die von der ROP 1726 durchgeführt wird, kann basierend auf den statistischen Eigenschaften der zu komprimierenden Daten variieren. Beispielsweise wird in mindestens einer Ausführungsform eine Delta-Farbkomprimierung für Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
  • In mindestens einer Ausführungsform ist die ROP 1726 in jedem Verarbeitungscluster (z. B. Cluster 1714A-1714N aus 17A) statt in der Partitionseinheit 1720 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicher-Kreuzschiene 1716 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung angezeigt werden, wie z. B. einer von einer oder mehreren Anzeigevorrichtungen 1610 aus 16, zur weiteren Verarbeitung durch den/die Prozessor(en) 1602 weitergeleitet werden oder zur weiteren Verarbeitung durch eine von Verarbeitungsentitäten innerhalb des Parallelprozessors 1700 aus 17A weitergeleitet werden.
  • 17C ist ein Blockdiagramm eines Verarbeitungsclusters 1714 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1714A-1714N aus 17A. In mindestens einer Ausführungsform können einer oder mehrere der Verarbeitungscluster 1714 so konfiguriert sein, dass sie viele Threads parallel ausführen, wobei sich „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das an einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Data(SIMD)-Anweisungsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread(SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Anweisungen an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster ausgibt.
  • In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1714 über einen Pipeline-Verwalter 1732 gesteuert werden, der die Verarbeitungsaufgaben auf die parallelen SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Verwalter 1732 Anweisungen von dem Planer 1710 aus 17A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1734 und/oder eine Textureinheit 1736. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 1714 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 1734 in einem Verarbeitungscluster 1714 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 Daten verarbeiten und kann eine Daten-Kreuzschiene 1740 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 1732 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Daten-Kreuzschiene 1740 zu verteilen sind.
  • In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1734 innerhalb des Verarbeitungsclusters 1714 einen identischen Satz funktioneller Ausführungslogik beinhalten (z. B. Arithmetik-Logik-Einheiten, Ladespeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionelle Ausführungslogik nach Art einer Pipeline konfiguriert sein, bei der neue Anweisungen ausgegeben werden können, bevor vorangehende Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionellen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
  • In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1714 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein gemeinsames Programm an unterschiedlichen Eingangsdaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1734 zugewiesen werden. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als eine Anzahl der Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines beinhaltet, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe zudem mehr Threads als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734 beinhalten. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads als Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734 beinhaltet, die Verarbeitung über aufeinanderfolgende Taktzyklen hinweg durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1734 ausgeführt werden.
  • In mindestens einer Ausführungsform beinhaltet der Grafik-Multiprozessor 1734 einen internen Cache-Speicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 1748) innerhalb des Verarbeitungsclusters 1714 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1734 zudem Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. den Partitionseinheiten 1720A-1720N aus 17A), die von allen Verarbeitungsclustern 1714 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 zudem auf globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1702 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform beinhaltet der Verarbeitungscluster 1714 mehrere Instanzen des Grafik-Multiprozessors 1734 und kann gemeinsame Anweisungen und Daten nutzen, die in dem L1-Cache 1748 gespeichert sein können.
  • In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1714 eine Speicherverwaltungseinheit („MMU“) 1745 beinhalten, die so konfiguriert ist, dass sie virtuelle Adressen in physische Adressen umsetzt bzw. abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1745 innerhalb der Speicherschnittstelle 1718 aus 17A befinden. In mindestens einer Ausführungsform beinhaltet die MMU 1745 einen Satz von Seitentabelleneinträgen (Page Table Entries - PTEs), die zur Abbildung einer virtuellen Adresse auf eine physische Adresse einer Kachel verwendet werden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1745 Adressübersetzungspuffer (TLB) oder Caches beinhalten, die sich in dem Grafik-Multiprozessor 1734 oder in dem L1-Cache oder in dem Verarbeitungscluster 1714 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um den Zugriff auf Oberflächendaten lokal zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer oder ein Fehlschlag ist.
  • In mindestens einer Ausführungsform kann ein Verarbeitungscluster 1714 so konfiguriert sein, dass jeder Grafik-Multiprozessor 1734 mit einer Textureinheit 1736 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z. B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 1734 verarbeitete Aufgaben an die Daten-Kreuzschiene 1740 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 1714 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Aufgabe über die Speicher-Kreuzschiene 1716 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 1742 bzw. Vorrasterungseinheit (Pre-Raster Operations Unit) so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 1734 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten (z. B. Partitionseinheiten 1720A-1720N aus 17A) befinden können. In mindestens einer Ausführungsform kann die preROP-Einheit 1742 Optimierungen für die Farbüberblendung, die Organisation von Pixelfarbdaten und die Durchführung von Adressübersetzungen vornehmen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem Grafikverarbeitungscluster 1714 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 17D zeigt einen Grafik-Multiprozessor 1734 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 mit dem Pipeline-Verwalter 1732 des Verarbeitungsclusters 1714 gekoppelt. In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 1734 eine Ausführungs-Pipeline auf, die unter anderem einen Anweisungs-Cache 1752, eine Anweisungseinheit 1754, eine Adressabbildungseinheit 1756, eine Registerdatei 1758, einen oder mehrere Kerne 1762 einer universellen Grafikverarbeitungseinheit (GPGPU) und eine oder mehrere Lade-/Speicher-Einheiten 1766 beinhaltet. Der/Die GPGPU-Kern€ 1762 und die Lade-/Speicher-Einheit(en) 1766 sind über eine Speicher- und Cache-Verbindung 1768 mit dem Cache-Speicher 1772 und dem gemeinsam genutzten Speicher 1770 gekoppelt.
  • In mindestens einer Ausführungsform empfängt der Anweisungs-Cache 1752 einen Stream von auszuführenden Anweisungen von dem Pipeline-Verwalter 1732. In mindestens einer Ausführungsform werden die Anweisungen im Anweisungs-Cache 1752 zwischengespeichert und von einer Anweisungseinheit 1754 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 1754 Anweisungen als Thread-Gruppen (z. B. Warps) versenden, wobei jeder Thread-Gruppe einer anderen Ausführungseinheit innerhalb des/der GPGPU-Kerns/-e 1762 zugewiesen ist. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speicher-Einheiten 1766 zugreifen können.
  • In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1734 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kernen 1762, Lade-/Speicher-Einheiten 1766) des Grafik-Multiprozessors 1734 verbunden sind. In mindestens einer Ausführungsform wird die Registerdatei 1758 zwischen jeder der Funktionseinheiten aufgeteilt, sodass jeder Funktionseinheit ein eigener Teil der Registerdatei 1758 zugewiesen wird. In mindestens einer Ausführungsform wird die Registerdatei 1758 zwischen verschiedenen Warps aufgeteilt, die von dem Grafik-Multiprozessor 1734 ausgeführt werden.
  • In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige Arithmetik-Logik-Einheiten (ALUs) beinhalten, die zur Ausführung von Anweisungen des Grafik-Multiprozessors 1734 verwendet werden. Die GPGPU-Kerne 1762 können in ihrer Architektur ähnlich sein oder sich in ihrer Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Teil der GPGPU-Kerne 1762 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Teil der GPGPU-Kerne eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können die FPUs den Standard IEEE 754-2008 für Gleitkomma-Arithmetik implementieren oder Gleitkomma-Arithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten beinhalten, um spezifische Funktionen wie etwa Kopierrechteck- oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne zudem eine Logik mit fester Funktion oder Sonderfunktion enthalten.
  • In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 1762 eine SIMD-Logik, die in der Lage ist, eine einzige Anweisung an mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single-Program-Multiple-Data(SPMD)- oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
  • In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 ein Zwischenverbindungsnetz, das jede Funktionseinheit des Grafik-Multiprozessors 1734 mit der Registerdatei 1758 und dem gemeinsam genutzten Speicher 1770 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 eine Kreuzschienenverbindung, die es der Lade-/Speicher-Einheit 1766 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1770 und der Registerdatei 1758 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 1758 mit der gleichen Frequenz wie die GPGPU-Kerne 1762 arbeiten, sodass die Datenübertragung zwischen den GPGPU-Kernen 1762 und der Registerdatei 1758 eine sehr geringe Latenzzeit aufweisen kann. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 1770 verwendet werden, um eine Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1734 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1772 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1736 kommuniziert werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 1770 zudem als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1762 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die in dem Cache-Speicher 1772 gespeichert sind, programmatisch Daten in dem gemeinsam genutzten Speicher speichern.
  • In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hier beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Funktionen einer Universal-GPU (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU über einen Bus oder eine andere Zwischenverbindung (z. B. eine Hochgeschwindigkeitszwischenverbindung wie etwa PCIe oder NVLink) mit Host-Prozessor/Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann eine GPU auf einem Gehäuse oder Chip als Kerne integriert sein und über einen internen Prozessorbus/Interconnect innerhalb eines Gehäuses oder Chips mit den Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Prozessorkerne unabhängig von der Art und Weise, in der eine GPU verbunden ist, dieser GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem Grafik-Multiprozessor 1734 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 18 veranschaulicht ein Multi-GPU-Rechensystem 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 1800 einen Prozessor 1802 beinhalten, der über einen Host-Schnittstellen-Switch 1804 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1806A-D gekoppelt ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 1804 eine PCI-Express-Switch-Vorrichtung, die den Prozessor 1802 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1802 mit den GPGPUs 1806A-D kommunizieren kann. Die GPGPUs 1806A-D können über einen Satz von schnellen Punkt-zu-Punkt-GPU-zu-GPU-Hochgeschwindigkeitsverbindungen 1816 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 1816 mit jeder der GPGPUs 1806A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 1816 eine direkte Kommunikation zwischen jeder der GPGPUs 1806A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 1804 erforderlich ist, mit dem der Prozessor 1802 verbunden ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 1816 geleitet wird, bleibt der Host-Schnittstellenbus 1804 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 1800 verfügbar, beispielsweise über eine oder mehrere Netzvorrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 1806A-D über den Host-Schnittstellenschalter 1804 mit dem Prozessor 1802 verbunden sind, beinhaltet der Prozessor 1802 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 1816 und kann direkt mit den GPGPUs 1806A-D verbunden werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem Multi-GPU-Rechensystem 1800 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 19 ist ein Blockdiagramm eines Grafikprozessors 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 eine Ringzwischenverbindung 1902, ein Pipeline-Frontend 1904, eine Media-Engine 1937 und Grafikkerne 1980A-1980N. In mindestens einer Ausführungsform verbindet die Ringzwischenverbindung 1902 den Grafikprozessor 1900 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 einer von vielen Prozessoren, die in ein Multi-Kern-Verarbeitungssystem integriert sind.
  • In mindestens einer Ausführungsform empfängt der Grafikprozessor 1900 Stapel von Befehlen über die Ringzwischenverbindung 1902. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 1903 in dem Pipeline-Frontend 1904 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 1900 eine skalierbare Ausführungslogik zur Durchführung der 3D-Geometrieverarbeitung und der Medienverarbeitung über die Grafikkerne 1980A-1980N. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 1936. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903, für mindestens einige Medienverarbeitungsbefehle, Befehle an ein Video-Frontend 1934, das mit der Medien-Engine 1937 gekoppelt ist. In mindestens einer Ausführungsform beinhaltet die Medien-Engine 1937 eine Video Quality Engine (VQE) 1930 für die Video- und Bildnachbearbeitung und eine Multi-Format-Codierer/Decodierer-Engine (MFX) 1933 für die hardwarebeschleunigte Codierung und Decodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1936 und die Medien-Engine 1937 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1980A bereitgestellt werden.
  • In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1980A-1980N (die mitunter als Kern-Slices bezeichnet werden), die jeweils mehrere Teilkerne 1950A-1950N, 1960A-1960N (mitunter als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1900 eine beliebige Anzahl von Grafikkernen 1980Abis 1980N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 einen Grafikkern 1980A mit mindestens einem ersten Teilkern 1950A und einem zweiten Teilkern 1960A. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 ein Prozessor mit geringem Stromverbrauch und einem einzigen Teilkern (z. B. 1950A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 mehrere Grafikkerne 1980A-1980N, die jeweils einen Satz erster Teilkerne 1950A-1950N und einen Satz zweiter Teilkerne 1960A-1960N beinhalten. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 1950A-1950N mindestens einen ersten Satz von Ausführungseinheiten 1952A-1952N und Medien-/Textur-Abtastern 1954A-1954N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 1960A-1960N mindestens einen zweiten Satz von Ausführungseinheiten 1962A-1962N und Abtastern 1964A-1964N. In mindestens einer Ausführungsform teilt sich jeder Teilkern 1950A-1950N, 1960A-1960N einen Satz von gemeinsam genutzten Ressourcen 1970A-1970N. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixel-Operationslogik.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 in dem Grafikprozessor 1900 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für hier beschriebene neuronale Netze, neuronale Netzfunktionen und/oder -architekturen oder Anwendungsfälle für neuronale Netze berechnet werden.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 20 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2000, der Logikschaltungen zur Ausführung von Anweisungen beinhalten kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann der Prozessor 2000 Anweisungen ausführen, einschließlich x86-Anweisungen, ARM-Anweisungen, spezieller Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. In mindestens einer Ausführungsform kann der Prozessor 2000 Register zum Speichern gepackter Daten enthalten, wie z. B. 64-Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technik der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die Anweisungen für Single Instruction, Multiple Data („SIMD“) und Streaming SIMD Extensions („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technik beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden beinhalten. In mindestens einer Ausführungsform kann der Prozessor 2000 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
  • In mindestens einer Ausführungsform enthält der Prozessor 2000 ein In-Order-Frontend („Frontend“) 2001 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in einer Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Frontend 2001 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabholer bzw. -Prefetcher 2026 Anweisungen aus dem Speicher und führt Anweisungen einem Anweisungsdecodierer 2028 zu, der wiederum Anweisungen decodiert oder interpretiert. Beispielsweise decodiert der Anweisungsdecodierer 2028 in mindestens einer Ausführungsform eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von einer Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Anweisungsdecodierer 2028 eine Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur verwendet werden können, um Operationen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform kann ein Spur- bzw. Trace-Cache 2030 decodierte Uops in programmgeordnete Sequenzen oder Spuren bzw. Traces in einer Uop-Warteschlange 2034 zur Ausführung zusammenstellen. Wenn der Trace-Cache 2030 auf eine komplexe Anweisung trifft, stellt in mindestens einer Ausführungsform ein Mikrocode-ROM 2032 die für die Ausführung einer Operation erforderlichen Uops bereit.
  • In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollständigen Betrieb zu gewährleisten. In mindestens einer Ausführungsform kann der Anweisungsdecodierer 2028 auf den Mikrocode-ROM 2032 zugreifen, um den Befehl auszuführen, wenn mehr als vier Mikro-Ops zur Ausführung der Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungsdecodierer 2028 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 2032 gespeichert werden, falls eine Anzahl von Mikro-Ops benötigt wird, um eine solche Operation auszuführen. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2030 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Befehle aus dem Mikrocode-ROM 2032 zu vervollständigen. In mindestens einer Ausführungsform kann das Frontend 2001 einer Maschine, nachdem der Mikrocode-ROM 2032 die Sequenzierung von Mikrobefehlen für eine Anweisung beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2030 wieder aufnehmen.
  • In mindestens einer Ausführungsform kann die Out-of-Order-Execution-Engine (Engine für eine Ausführung außerhalb der Reihenfolge - „Out-of-Order-Engine“) 2003 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Execution-Logik über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. In mindestens einer Ausführungsform beinhaltet die Out-of-Order-Execution-Engine 2003, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 2040, eine Speicher-Uop-Warteschlange 2042, eine Ganzzahl/Gleitkomma-Uop-Warteschlange 2044, einen Speicherplaner 2046, einen Schnellplaner 2002, einen langsamen/allgemeinen Gleitkomma-Planer („langsamen/allgemeinen FP-Planer“) 2004 und einen einfachen Gleitkomma-Planer („einfachen FP-Planer“) 2006. In mindestens einer Ausführungsform werden der Schnellplaner 2002, der langsame/allgemeine Gleitkomma-Planer 2004 und der einfache Gleitkomma-Planer 2006 hier auch gemeinsam als WUop-Planer 2002, 2004, 2006" bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2040 Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register Umbenenner 2040 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Umbenenner 2040 zudem einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2042 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2044 für Nicht-Speicheroperationen, und zwar vor dem Speicherplaner 2046 und den Uop-Planern 2002, 2004, 2006. In mindestens einer Ausführungsform bestimmen die Uop-Planer 2002, 2004, 2006, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der Schnellplaner 2002 von mindestens einer Ausführungsform in jeder Hälfte eines Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Planer 2004 und der einfache Gleitkomma-Planer 2006 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die Uop-Planer 2002, 2004, 2006 für Versende-Ports, um Uops für die Ausführung zu planen.
  • In mindestens einer Ausführungsform umfasst der Ausführungsblock 2011, ohne darauf beschränkt zu sein, eine Ganzzahl-Registerdatei/ein Bypass-Netz 2008, eine Gleitkomma-Registerdatei/ein Bypass-Netz („FP-Registerdatei/Bypass-Netz“) 2010, Adressgenerierungseinheiten („AGUs“) 2012 und 2014, schnelle Arithmetik-Logik-Einheiten (ALUs) („schnelle ALUs“) 2016 und 2018, eine langsame Arithmetik-Logik-Einheit („langsame ALU“) 2020, eine Gleitkomma-ALU („FP“) 2022 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2024. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netz 2008 und die Gleitkomma-Registerdatei/das Bypass-Netz 2010 hier auch als „Registerdateien 2008, 2010“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 2012 und 2014, die schnellen ALUs 2016 und 2018, die langsame ALU 2020, die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 hier auch als „Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11, ohne darauf beschränkt zu sein, eine beliebige Anzahl (einschließlich null) und Art von Registerdateien, Bypass-Netzen, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
  • In mindestens einer Ausführungsform können die Registerdateien 2008, 2010 zwischen den Uop-Planern 2002, 2004, 2006 und den Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024 angeordnet sein. In mindestens einer Ausführungsform führt die Ganzzahl-Registerdatei/das Bypass-Netz 2008 Ganzzahl-Operationen aus. In mindestens einer Ausführungsform führt die Gleitkomma-Registerdatei/das Bypass-Netz 2010 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2008, 2010, ohne darauf beschränkt zu sein, ein Bypass-Netz enthalten, das gerade abgeschlossene Ergebnisse, die noch nicht in eine Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2008, 2010 Daten miteinander kommunizieren. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netz 2008, ohne darauf beschränkt zu sein, zwei separate Registerdateien enthalten, eine Registerdatei für Daten niedriger Ordnung mit zweiunddreißig Bits und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bits. In mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/das Bypass-Netz 2010, ohne darauf beschränkt zu sein, 128 Bit breite Einträge enthalten, da Gleitkomma-Anweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
  • In mindestens einer Ausführungsform können die Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 2008, 2010 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 2000, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 enthalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 Gleitkomma, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen für maschinelles Lernen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2022, ohne darauf beschränkt zu sein, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2016, 2018 übergeben werden. In mindestens einer Ausführungsform können schnelle ALUS 2016, 2018 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahl-Operationen an die langsame ALU 2020, da die langsame ALU 2020, ohne darauf beschränkt zu sein, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z. B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicher-Operationen von den AGUS 2012, 2014 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 implementiert sein, um eine Reihe von Operanden mit Bits unterschiedlicher Breite zu unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 an 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
  • In mindestens einer Ausführungsform leiten die Uop-Planer 2002, 2004, 2006 abhängige Operationen ein, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2000, da Uops im Prozessor 2000 spekulativ geplant und ausgeführt werden können, auch Logik zur Bearbeitung von Speicherfehlern beinhalten. In mindestens einer Ausführungsform kann es, wenn eine Datenlast in einem Daten-Cache fehlschlägt, abhängige Operationen in einer Pipeline geben, die einen Planer mit vorübergehend falschen Daten verlassen haben.
  • In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut zum Ablauf gebracht werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Planer und ein Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch dazu ausgelegt sein, Anweisungssequenzen für Textketten-Vergleichsoperationen abzufangen.
  • In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen zur Identifizierung von Operanden verwendet werden können. In mindestens einer Ausführungsform kann es sich bei Registern um solche handeln, die von außerhalb des Prozessors (aus Sicht eines Programmierers) nutzbar sind. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hier beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahl-Register 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 teilweise oder ganz in dem Ausführungsblock 2011 und anderen dargestellten oder nicht dargestellten Speichern oder Registern enthalten sein. Beispielsweise können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungstechniken eine oder mehrere der im Ausführungsblock 2011 veranschaulichten ALUs verwenden. Darüber hinaus können Gewichtsparameter in On-Chip- oder Off-Chip-Speichern und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 2011 konfigurieren, um eine(n) oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 21 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2100 Anweisungen, die dann, wenn sie von dem Deep-Learning-Anwendungsprozessor 2100 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2100 veranlassen, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2100 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2100 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform umfasst der Deep-Learning-Anwendungsprozessor 2100, ohne darauf beschränkt zu sein, Verarbeitungscluster 2110(1)-2110(12), Inter-Chip-Links („ICLs“) 2120(1)-2120(12), Inter-Chip-Controller („ICCs“) 2130(1)-2130(2), Speichercontroller („Speicher-Ctrlr“) 2142(1)-2142(4), Hochbandbreitenspeicher der physikalischen Schicht („HBM-PHY“) 2144(1)-2144(4), eine Verwaltungs-Controller-Zentraleinheit („Verwaltungs-Controller-CPU“) 2150, einen Peripheral Component Interconnect Express Controller und Direct Memory Access Block („PCle Controller und DMA“) 2170 und einen Peripheral Component Interconnect Express Port mit sechzehn Lanes („PCI Express x 16“) 2180.
  • In mindestens einer Ausführungsform können Verarbeitungscluster 2110 Deep-Learning-Operationen durchführen, einschließlich Inferenzierungs- oder Vorhersageoperationen auf der Grundlage von Gewichtsparametern, die mit einem oder mehreren Trainingsverfahren, einschließlich der hier beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2110, ohne darauf beschränkt zu sein, eine beliebige Anzahl und Art von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl und Art von Verarbeitungsclustern 2100 umfassen. In mindestens einer Ausführungsform sind Inter-Chip-Verbindungen 2120 bi-direktional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2120 und ein Inter-Chip-Controller 2130 mehreren Deep-Learning-Anwendungsprozessoren 2100, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzen verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl (einschließlich null) und einen beliebigen Typ von ICLs 2120 und ICCs 2130 beinhalten.
  • In mindestens einer Ausführungsform stellen die HBM2s 2140 insgesamt 32 Gigabyte (GB) Speicher zur Verfügung. Der HBM2 2140(i) ist sowohl dem Speichercontroller 2142(i) als auch dem HBM-PHY 2144(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2140 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich null) und einem beliebigen Typ von Speichercontrollern 2142 und HBM PHYs 2144 verbunden sein. In mindestens einer Ausführungsform können SPI, 12C, GPIO 2160, PCIe-Controller und DMA 2170 und/oder PCIe 2180 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt werden, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards in einer beliebigen technisch machbaren Weise ermöglichen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um ein Modell maschinellen Lernens, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2100 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem Deep-Learning-Anwendungsprozessor 2100 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2100 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 22 ist ein Blockdiagramm eines neuromorphen Prozessors 2200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2200 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2202 innerhalb des neuromorphen Prozessors 2200 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2202 und ihre Komponenten unter Verwendung von Schaltungen oder Logik, einschließlich einer oder mehrerer Arithmetik-Logik-Einheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, Tausende oder Millionen von Instanzen von Neuronen 2202 umfassen, es kann jedoch jede geeignete Anzahl von Neuronen 2202 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2202 einen Neuroneneingang 2204 und einen Neuronenausgang 2206 beinhalten. In mindestens einer Ausführungsform können die Neuronen 2202 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2202 übertragen werden können. Beispielsweise können in mindestens einer Ausführungsform die Neuroneneingänge 2204 und die Neuronenausgänge 2206 über Synapsen 2208 miteinander verbunden sein.
  • In mindestens einer Ausführungsform können die Neuronen 2202 und die Synapsen 2208 so miteinander verbunden sein, dass der neuromorphe Prozessor 2200 arbeitet, um die von dem neuromorphen Prozessor 2200 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2202 einen Ausgangsimpuls (oder „Feuer“ oder „Spike“) senden, wenn die über den Neuroneneingang 2204 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2202 die an den Neuroneneingängen 2204 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2202 beispielsweise als undichte Integrations- und Feuerneuronen implementiert sein, wobei das Neuron 2202 eine Ausgabe (oder ein „Feuer“) unter Verwendung einer Übertragungsfunktion, wie z. B. einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann, wenn eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein leckbehaftetes Integrations- und Feuerneuron die an den Neuroneneingängen 2204 empfangenen Signale zu einem Membranpotenzial summieren und auch einen Abklingfaktor (oder ein Leck) anwenden, um ein Membranpotenzial zu reduzieren. In mindestens einer Ausführungsform kann ein undichtes Integrations- und Feuerneuron feuern, wenn mehrere Eingangssignale an den Neuroneneingängen 2204 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h., bevor ein Membranpotenzial zu niedrig wird, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2202 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotenzial integrieren und ein Membranpotenzial abklingen lassen. In mindestens einer Ausführungsform können die Eingänge gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2202 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Komparatorschaltungen oder Logik enthalten, die einen Ausgangs-Spike an dem Neuronenausgang 2206 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2204 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2202, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z. B. ein Membranpotenzial auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2202, nachdem das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
  • In mindestens einer Ausführungsform können die Neuronen 2202 durch die Synapsen 2208 miteinander verbunden sein. In mindestens einer Ausführungsform können die Synapsen 2208 dazu dienen, Signale von einem Ausgang eines ersten Neurons 2202 zu einem Eingang eines zweiten Neurons 2202 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2202 Informationen über mehr als eine Instanz der Synapse 2208 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2206 über eine Instanz der Synapse 2208 mit einer Instanz des Neuroneneingangs 2204 in dem gleichen Neuron 2202 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine Ausgabe erzeugt, die über eine Instanz der Synapse 2208 zu übertragen ist, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet sein. Da eine Instanz des Neurons 2202 Eingaben von einer oder mehreren Instanzen der Synapse 2208 empfangen und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2208 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 2202 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen von Synapsen 2208 sein.
  • In mindestens einer Ausführungsform können die Neuronen 2202 in einer oder mehreren Schichten organisiert sein. Jede Instanz eines Neurons 2202 kann einen Neuronenausgang 2206 aufweisen, der sich über eine oder mehrere Synapsen 2208 zu einem oder mehreren Neuroneneingängen 2204 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2206 der Neuronen 2202 in einer ersten Schicht 2210 mit Neuroneneingängen 2204 der Neuronen 2202 in einer zweiten Schicht 2212 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2210 als „Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2202 in einer Instanz der ersten Schicht 2210 zu jeder Instanz eines Neurons 2202 in der zweiten Schicht 2212 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2210 als eine „vollständig verbundene Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2202 in einer Instanz der zweiten Schicht 2212 auf weniger als alle Instanzen des Neurons 2202 in einer dritten Schicht 2214 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „spärlich verbundene Vorwärtsschicht“ bezeichnet sein. In mindestens einer Ausführungsform können sich Neuronen 2202 in der zweiten Schicht 2212 zu Neuronen 2202 in mehreren anderen Schichten auffächern, einschließlich zu Neuronen 2202 in der(selben) zweiten Schicht 2212. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „rekurrente Schicht“ bezeichnet sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, jede geeignete Kombination von rekurrenten Schichten und Vorwärtsschichten enthalten, einschließlich, ohne darauf beschränkt zu sein, sowohl spärlich verbundene Vorwärtsschichten als auch vollständig verbundene Vorwärtsschichten.
  • In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, eine rekonfigurierbare Verbindungsarchitektur oder dedizierte festverdrahtete Verbindungen enthalten, um die Synapse 2208 mit den Neuronen 2202 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200, ohne darauf beschränkt zu sein, eine Schaltung oder Logik enthalten, die es ermöglicht, Synapsen je nach Bedarf auf der Grundlage der Topologie des neuronalen Netzes und des Neuronen-Fan-In/Out verschiedenen Neuronen 2202 zuzuordnen. Beispielsweise können in mindestens einer Ausführungsform Synapsen 2208 mit Neuronen 2202 unter Verwendung einer Verbindungsstruktur, wie Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten unter Verwendung von Schaltungen oder Logik implementiert sein.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 23 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 2300 einen oder mehrere Prozessoren 2302 und einen oder mehrere Grafikprozessoren 2308 und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Arbeitsplatzsystem oder ein Server-System mit einer großen Anzahl von Prozessoren 2302 oder Prozessorkernen 2307 sein. In mindestens einer Ausführungsform ist das System 2300 eine Verarbeitungsplattform, die in einen integrierten System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
  • In mindestens einer Ausführungsform kann das System 2300 eine serverbasierte Spielplattform, eine Spielekonsole, einschließlich einer Spiele- und Medienkonsole, einer mobilen Spielekonsole, einer handgeführten Spielekonsole oder einer Online-Spielekonsole, beinhalten oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2300 ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internetvorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2300 zudem eine am Körper tragbare Vorrichtung, wie z. B. eine am Körper tragbare Smartwatch-Vorrichtung, eine intelligente Brillenvorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung, einschließen oder damit gekoppelt oder darin integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2300 ein Fernseh- oder Beistellgerät mit einem oder mehreren Prozessoren 2302 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 2308 erzeugt wird.
  • In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 2302 jeweils einen oder mehrere Prozessorkerne 2307 zur Verarbeitung von Anweisungen, die bei Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2307 so konfiguriert, dass er einen bestimmten Anweisungssatz 2309 verarbeitet. In mindestens einer Ausführungsform kann der Anweisungssatz 2309 Complex Instruction Set Computing (CISC), Reduced Instruction Set Computing (RISC) oder die Verarbeitung über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2307 jeweils einen anderen Anweisungssatz 2309 verarbeiten, der Anweisungen beinhalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2307 zudem andere Verarbeitungsvorrichtungen beinhalten, z. B. einen digitalen Signalprozessor (DSP).
  • In mindestens einer Ausführungsform beinhaltet der Prozessor 2302 einen Cache-Speicher 2304. In mindestens einer Ausführungsform kann der Prozessor 2302 einen einzigen internen Cache-Speicher oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2302 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2302 zudem einen externen Cache (z. B. einen Ebene-3(L3)-Cache oder Last-Level-Cache (LLC)) (nicht dargestellt), der von den Prozessorkernen 2307 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2306 in dem Prozessor 2302 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen enthalten kann (z. B. Ganzzahl-register, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2306 Universalregister oder andere Register beinhalten.
  • In mindestens einer Ausführungsform sind ein oder mehrere Prozessoren 2302 mit einem oder mehreren Schnittstellenbussen 2310 gekoppelt, um Kommunikationssignale wie etwa Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2302 und anderen Komponenten im System 2300 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2310 in einer Ausführungsform ein Prozessorbus sein, wie z. B. eine Version eines Direct-Media-Interface(DMI)-Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral-Component-Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen einschließen. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 2302 einen integrierten Speichercontroller 2316 und einen Plattform-Controller-Hub 2330. In mindestens einer Ausführungsform ermöglicht der Speichercontroller 2316 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2300, während der Plattform-Controller-Hub (PCH) 2330 Verbindungen zu E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
  • In mindestens einer Ausführungsform kann eine Speichervorrichtung 2320 ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein Flash-Speicher, ein Phasenwechsel-Speicher oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 2320 als Systemspeicher für das System 2300 arbeiten, um Daten 2322 und Anweisungen 2321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2302 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt der Speichercontroller 2316 auch mit einem optionalen externen Grafikprozessor 2312, der mit einem oder mehreren Grafikprozessoren 2308 in den Prozessoren 2302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2311 mit Prozessor(en) 2302 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine oder mehrere interne Anzeigevorrichtungen, wie etwa in einer mobilen elektronischen Vorrichtung oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) verbunden ist, beinhalten. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine am Kopf getragene Anzeige (Head Mounted Display - HMD) beinhalten, wie z. B. eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality(VR)-Anwendungen oder Augmented-Reality(AR)-Anwendungen.
  • In mindestens einer Ausführungsform ermöglicht der Plattform-Controller-Hub 2330 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 2320 und dem Prozessor 2302 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte unter anderem einen Audiocontroller 2346, einen Netzcontroller 2334, eine Firmware-Schnittstelle 2328, einen drahtlosen Sendeempfänger 2326, Berührungssensoren 2325 und eine Datenspeichervorrichtung 2324 (z. B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 2324 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie z. B. einen Peripheral-Component-Interconnect-Bus (z. B. PCI, PCI Express), verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 2325 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Sendeempfänger 2326 ein WLAN-Sendeempfänger, ein Bluetooth-Sendeempfänger oder ein Mobilfunk-Sendeempfänger sein, wie z. B. ein 3G-, 4G- oder Long-Term-Evolution(LTE)-Sendeempfänger. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2328 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI, Unified Extensible Firmware Interface) sein. In mindestens einer Ausführungsform kann der Netzcontroller 2334 eine Netzverbindung mit einem drahtgebundenen Netz ermöglichen. In mindestens einer Ausführungsform ist ein Hochleistungs-Netzcontroller (nicht dargestellt) mit dem Schnittstellenbus 2310 gekoppelt. In mindestens einer Ausführungsform ist der Audio-Controller 2346 ein Mehrkanal-High-Definition-Audio-Controller. In mindestens einer Ausführungsform beinhaltet das System 2300 einen optionalen Vorgänger-E/A-Controller 2340 zur Kopplung von Vorgängervorrichtungen (z. B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattform-Controller-Hub 2330 zudem mit einem oder mehreren Universal-Serial-Bus(USB)-Controllern 2342 verbunden werden, die Eingabevorrichtungen, wie z. B. Tastatur- und Mauskombinationen 2343, eine Kamera 2344 oder andere USB-Eingabevorrichtungen, verbinden.
  • In mindestens einer Ausführungsform kann eine Instanz des Speichercontrollers 2316 und des Plattform-Controller-Hubs 2330 in einen diskreten externen Grafikprozessor, wie z. B. den externen Grafikprozessor 2312, integriert sein. In mindestens einer Ausführungsform können der Plattform-Controller-Hub 2330 und/oder Speichercontroller 2316 extern zu einem oder mehreren Prozessor(en) 2302 sein. Beispielsweise kann das System 2300 in mindestens einer Ausführungsform einen externen Speichercontroller 2316 und einen Plattform-Controller-Hub 2330 beinhalten, der als Speichercontroller-Hub und Peripherie-Controller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 2302 in Verbindung steht.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 teilweise oder ganz in dem Grafikprozessor 2300 enthalten sein. Beispielsweise können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungstechniken eine oder mehrere der im Grafikprozessor 2312 verwirklichten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform hier beschriebene Inferenzierungs- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 6A oder 6B veranschaulichten Logik verwendet werden. In mindestens einer Ausführungsform können Gewichtsparameter in On-Chip- oder Off-Chip-Speichern und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2300 konfigurieren, um eine(n) oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 24 ist ein Blockdiagramm eines Prozessors 2400 mit einem oder mehreren Prozessorkernen 2402A-2402N, einem integrierten Speichercontroller 2414 und einem integrierten Grafikprozessor 2408 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne bis einschließlich des zusätzlichen Kerns 2402N beinhalten, der durch gestrichelte Kästchen dargestellt ist. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cache-Einheiten 2404A-2404N. In mindestens einer Ausführungsform weist jeder Prozessorkern zudem Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2406 auf.
  • In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2404A-2404N und die gemeinsam genutzten Cache-Einheiten 2406 eine Cache-Speicherhierarchie innerhalb des Prozessors 2400 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2404A-2404N mindestens eine Ebene von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z. B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, beinhalten, wobei eine höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert wird. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2406 und 2404A-2404N aufrecht.
  • In mindestens einer Ausführungsform kann der Prozessor 2400 zudem einen Satz von einer oder mehreren Bus-Controller-Einheiten 2416 und einen Systemagentenkern 2410 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bus-Controller-Einheiten 2416 einen Satz von Peripherie-Bussen, wie z. B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 einen oder mehrere integrierte Speichercontroller 2414, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
  • In mindestens einer Ausführungsform beinhalten ein oder mehrere der Prozessorkerne 2402A-2402N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 Komponenten zum Koordinieren und Betreiben der Kerne 2402A-2402N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2410 zusätzlich eine Leistungssteuerungseinheit (PCU) beinhalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 beinhaltet.
  • In mindestens einer Ausführungsform beinhaltet der Prozessor 2400 zusätzlich den Grafikprozessor 2408 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit gemeinsam genutzten Cache-Einheiten 2406 und dem Systemagentenkern 2410, einschließlich eines oder mehrerer integrierter Speichercontroller 2414, gekoppelt. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 zudem einen Anzeigecontroller 2411, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann der Anzeigecontroller 2411 zudem ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2408 gekoppelt ist, oder er kann in den Grafikprozessor 2408 integriert sein.
  • In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2412 verwendet, um interne Komponenten des Prozessors 2400 zu koppeln. In mindestens einer Ausführungsform kann zudem eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 über eine E/A-Verbindung 2413 mit der Ringzwischenverbindung 2412 gekoppelt.
  • In mindestens einer Ausführungsform stellt die E/A-Verbindung 2413 mindestens eine von mehreren Arten von E/A-Verbindungen, einschließlich einer On-Package-E/A-Verbindung, dar, welche die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, wie z. B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwendet jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 eingebettete Speichermodule 2418 als gemeinsam genutzten Last-Level-Cache.
  • In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Anweisungssatzarchitektur (Instruction Set Architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 2402A-2402N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-24-02N eine Teilmenge eines gemeinsamen Anweisungssatzes oder einen anderen Anweisungssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 teilweise oder ganz in dem Prozessor 2400 enthalten sein. Beispielsweise können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungstechniken eine oder mehrere der im Grafikprozessor 2312, dem/den Grafikkern(en) 2402A-2402N oder anderen Komponenten in 24 verwirklichten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform hier beschriebene Inferenzierungs- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 6A oder 6B veranschaulichten Logik verwendet werden. In mindestens einer Ausführungsform können Gewichtsparameter in On-Chip- oder Off-Chip-Speichern und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2400 konfigurieren, um eine(n) oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 25 ist ein Blockdiagramm der Hardwarelogik eines Grafikprozessorkerns 2500 gemäß mindestens einer hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2500, der mitunter auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 beispielhaft für ein Grafikkern-Slice, und kann ein Grafikprozessor, wie hier beschrieben, mehrere Grafikkern-Slices beinhalten, die auf SollEnergie- und -Leistungshüllen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2500 einen Festfunktionsblock 2530 beinhalten, der mit mehreren Teilkernen 2501A-2501F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke mit Universal- und Festfunktionslogik beinhalten.
  • In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 eine Geometrie-/Festfunktions-Pipeline 2536, die von allen Teilkernen in dem Grafikprozessor 2500 gemeinsam genutzt werden kann, z. B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Stromverbrauch. In mindestens einer Ausführungsform beinhaltet die Geometrie- und Festfunktions-Pipeline 2536 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Versender sowie einen Unified-Return-Puffer-Verwalter, der Unified-Return-Puffer verwaltet.
  • In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 zudem eine Grafik-SoC-Schnittstelle 2537, einen Grafik-Mikrocontroller 2538 und eine Medien-Pipeline 2539. In mindestens einer Ausführungsform stellt die feste Grafik-SoC-Schnittstelle 2537 eine Schnittstelle zwischen dem Grafikkern 2500 und anderen Prozessorkernen innerhalb einer integrierten System-on-a-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2538 ein programmierbarer Subprozessor, der so konfigurierbar ist, dass er verschiedene Funktionen des Grafikprozessors 2500 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform beinhaltet die Medien-Pipeline 2539 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medien-Pipeline 2539 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Teilkerne 2501A-2501 F.
  • In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 dem Grafikkern 2500 die Kommunikation mit Universal-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie etwa eines gemeinsam genutzten Last-Level-Cache-Speichers, System-RAM und/oder eingebetteten On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 zudem die Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoC ermöglichen, wie z. B. Kamera-Bildgebungs-Pipelines, und ermöglicht die Verwendung und/oder implementiert globale Speicher-Atome, die von dem Grafikkern 2500 und CPUs innerhalb eines SoC gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 zudem Energieverwaltungssteuerungen für den Grafikkern 2500 implementieren und eine Schnittstelle zwischen einem Taktbereich des Grafikkerns 2500 und anderen Taktbereichen innerhalb eines SoC ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Versender, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medien-Pipeline 2539 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z. B. Geometrie- und Festfunktions-Pipeline 2536, Geometrie- und Festfunktions-Pipeline 2514), wenn Grafikverarbeitungsoperationen durchzuführen sind.
  • In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2500 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2502A-2502F, 2504A-2504F der Ausführungseinheiten (EU) in den Teilkernen 2501A-2501 F durchführen. In mindestens einer Ausführungsform kann Host-Software, die auf einem CPU-Kern eines SoC mit Grafikkern 2500 ausgeführt wird, Arbeitslasten an einen von mehreren Grafikprozessorpfaden übermitteln, der eine Planungsoperation auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform beinhalten die Planungsoperationen Bestimmen, welche Arbeitslast als Nächstes auszuführen ist, Übermitteln einer Arbeitslast an einen Befehlsstreamer, Vorwegnehmen vorhandener Arbeitslasten, die auf einer Engine ausgeführt werden, Überwachen des Fortschritts einer Arbeitslast und Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 zudem Stromspar- oder Leerlaufzustände für den Grafikkern 2500 ermöglichen, indem er dem Grafikkern 2500 die Möglichkeit bietet, Register innerhalb des Grafikkerns 2500 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
  • In mindestens einer Ausführungsform kann der Grafikkern 2500 mehr oder weniger als die veranschaulichten Teilkerne 2501A-2501F bis hin zu N modularen Teilkernen aufweisen. Für jeden Satz von N Teilkernen kann der Grafikkern 2500 in mindestens einer Ausführungsform zudem eine gemeinsam genutzte Funktionslogik 2510, einen gemeinsam genutzten und/oder Cache-Speicher 2512, eine Geometrie-/Festfunktions-Pipeline 2514 sowie eine zusätzliche Festfunktionslogik 2516 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsoperationen beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2510 Logikeinheiten (z. B. Abtaster-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) beinhalten, die von allen N Teilkernen innerhalb des Grafikkerns 2500 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der gemeinsam genutzte und/oder Cache-Speicher 2512 ein Last-Level-Cache für die N Teilkerne 2501 A-2501 F innerhalb des Grafikkerns 2500 sein und kann zudem als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 2514 anstelle der Geometrie-/Festfunktions-Pipeline 2536 innerhalb des Festfunktionsblocks 2530 enthalten sein und kann die gleichen oder ähnliche Logikeinheiten beinhalten.
  • In mindestens einer Ausführungsform beinhaltet der Grafikkern 2500 zusätzliche Festfunktionslogik 2516, die verschiedene Festfunktions-Beschleunigungslogik zur Verwendung durch den Grafikkern 2500 beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 2516 eine zusätzliche Geometrie-Pipeline zur Verwendung in positionsabhängigem Shading. Bei positionsabhängigem Shading gibt es mindestens zwei Geometrie-Pipelines, während bei einer vollständigen Geometrie-Pipeline innerhalb der Geometrie-/Festfunktions-Pipelines 2516, 2536 und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2516 enthalten sein kann. In mindestens einer Ausführungsform ist eine Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext aufweist. In mindestens einer Ausführungsform kann das positionsabhängige Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Beispielsweise kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2516 Positions-Shader parallel zu einer Hauptanwendung ausführen und erzeugt im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline erzeugte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt werden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Wiedergabe-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
  • In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2516 zudem eine Logik zur Beschleunigung des maschinellen Lernens beinhalten, wie z. B. eine Festfunktionslogik zur Matrixmultiplikation, für Implementierungen, die Optimierungen für das Training oder die Inferenzierung des maschinellen Lernens beinhalten.
  • In mindestens einer Ausführungsform beinhaltet jeder Grafikteilkern 2501A-2501 F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafik-Pipeline-, Medien-Pipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafikteilkerne 2501A-2501 F mehrere EU-Arrays 2502A-2502F, 2504A-2504F, Thread-Versendungs- und Inter-Thread-Kommunikationslogik (TD/IC) 2503A-2503F, einen 3D(z. B. Textur)-Abtaster 2505A-2505F, einen Medien-Abtaster 2506A-2506F, einen Shader-Prozessor 2507A-2507F und einen gemeinsam genutzten lokalen Speicher (SLM) 2508A-2508F. Die EU-Arrays 2502A-2502F, 2504A-2504F beinhalten jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2503A-2503F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Abtaster 2505A-2505F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform können 3D-Abtaster Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das einer bestimmten Textur zugordnet ist, unterschiedlich lesen. In mindestens einer Ausführungsform können die Medien-Abtaster 2506A-2506F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafikteilkern 2501A-2501 F abwechselnd einen einheitlichen 3D- und Medien-Abtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Teilkerne 2501A-2501F ausgeführt werden, den gemeinsamen lokalen Speicher 2508A-2508F in jedem Teilkern nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, einen gemeinsamen Pool von On-Chip-Speicher verwenden können.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 teilweise oder ganz in dem Grafikprozessor 2510 enthalten sein. Beispielsweise können in mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenzierungstechniken eine oder mehrere der in dem Grafikprozessor 2312, dem Grafik-Mikrocontroller 2538, der Geometrie- und Festfunktions-Pipeline 2514 und 2536 oder anderer Logik in 24 verwirklichten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform hier beschriebene Inferenzierungs- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 6A oder 6B veranschaulichten Logik verwendet werden. In mindestens einer Ausführungsform können Gewichtsparameter in On-Chip- oder Off-Chip-Speichern und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2500 konfigurieren, um eine(n) oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • Die 26A-26B veranschaulichen die Thread-Ausführungslogik 2600, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform. 26A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2600 verwendet wird. 26B veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
  • Wie in 26A veranschaulicht, beinhaltet die Thread-Ausführungslogik 2600 in mindestens einer Ausführungsform einen Shader-Prozessor 2602, einen Thread-Versender 2604, einen Anweisungs-Cache 2606, ein skalierbares Ausführungseinheiten-Array mit einer Vielzahl von Ausführungseinheiten 2608A-2608N, (einen) Abtaster 2610, einen Daten-Cache 2612 und einen Datenport 2614. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skalieren, indem es z. B. eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 2608A, 2608B, 2608C, 2608D bis 2608N-1 und 2608N) basierend auf den Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform beinhaltet die Thread-Ausführungslogik 2600 eine oder mehrere Verbindungen zum Speicher, wie z. B. zum Systemspeicher oder Cache-Speicher, über eines oder mehrere von dem Anweisungs-Cache 2606, dem Datenport 2614, dem Abtaster 2610 und den Ausführungseinheiten 2608A-2608N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 2608A) eine eigenständige programmierbare Universal-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist das Array der Ausführungseinheiten 2608A-2608N skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu beinhalten.
  • In mindestens einer Ausführungsform werden die Ausführungseinheiten 2608A-2608N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2602 verschiedene Shader-Programme verarbeiten und Ausführungs-Threads, die den Shader-Programmen zugeordnet sind, über einen Thread-Versender 2604 verteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Versender 2604 Logik, um Thread-Initiierungsanforderungen von Grafik- und Medien-Pipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in Ausführungseinheiten 2608A-2608N zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellations- oder Geometrie-Shader zur Verarbeitung an die Thread-Ausführungslogik weiterleiten. In mindestens einer Ausführungsform kann der Thread-Versender 2604 zudem Laufzeit-Thread-Spawning-Anforderungen von ausführenden Shader-Programmen verarbeiten.
  • In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N einen Anweisungssatz, der native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle beinhaltet, sodass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die Universalverarbeitung (z. B. Rechen- und Medien-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2608A-2608N, die eine oder mehrere Arithmetik-Logik-Einheiten (ALUs) beinhalten, zur Ausführung von Single Instruction Multiple Data (SIMD) mit mehreren Ausgaben fähig und ermöglicht der Multi-Thread-Betrieb eine effiziente Ausführungsumgebung trotz höherer Latenz bei Speicherzugriffen. In mindestens einer Ausführungsform weist jeder Hardware-Thread innerhalb jeder Ausführungseinheit eine dedizierte Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand auf. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Pipelines pro Takt, die Ganzzahl-, Gleitkommaoperationen mit einfacher und doppelter Genauigkeit, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 2608A-2608N, dass ein wartender Thread schläft, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Beispielsweise kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
  • In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2608A-2608N auf Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen eine „Ausführungsgröße“ oder Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetik-Logik-Einheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N Ganzzahl- und Gleitkomma-Datentypen.
  • In mindestens einer Ausführungsform beinhaltet ein Anweisungssatz der Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden und verarbeitet die Ausführungseinheit verschiedene Elemente basierend auf der Datengröße der Elemente. Beispielsweise werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert und bearbeitet eine Ausführungseinheit einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
  • In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer verschmolzenen Ausführungseinheit 2609A-2609N zusammengefasst werden, die eine gemeinsame Thread-Steuerungslogik (2607A-2607N) für verschmolzene EUs aufweist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen sein. In mindestens einer Ausführungsform kann jede EU in einer verschmolzenen EU-Gruppe so konfiguriert sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer verschmolzenen EU-Gruppe kann je nach verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, einschließlich, aber nicht beschränkt auf, SIMD8, SIMD16 und SIMD32. In mindestens einer Ausführungsform beinhaltet jede verschmolzene Grafikausführungseinheit 2609A-2609N mindestens zwei Ausführungseinheiten. Beispielsweise beinhaltet in mindestens einer Ausführungsform die verschmolzene Ausführungseinheit 2609A eine erste EU 2608A, eine zweite EU 2608B und eine Thread-Steuerlogik 2607A, die der ersten EU 2608A und der zweiten EU 2608B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2607A Threads, die auf der verschmolzenen Grafikausführungseinheit 2609A ausgeführt werden, sodass jede EU innerhalb der verschmolzenen Ausführungseinheiten 2609A-2609N unter Verwendung eines gemeinsamen Anweisungszeigerregisters ausgeführt werden kann.
  • In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z. B. 2606) in der Thread-Ausführungslogik 2600 enthalten, um Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 2612) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist der Abtaster 2610 enthalten, um ein Texturabtasten für 3D-Operationen und ein Medienabtasten für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform beinhaltet der Abtaster 2610 eine spezielle Textur- oder Medienabtastungs-Funktionalität, um Textur- oder Mediendaten während des Abtastprozesses zu verarbeiten, bevor die abgetasteten Daten an eine Ausführungseinheit übergeben werden.
  • In mindestens einer Ausführungsform senden Grafik- und Medien-Pipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2600 über die Thread-Spawning- und Versende-Logik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 2602 aufgerufen, um weitere Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder ein Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt zu interpolieren sind. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2602 dann ein über die Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform verteilt der Shader-Prozessor 2602 zur Ausführung eines Shader-Programms Threads über den Thread-Versender 2604 an eine Ausführungseinheit (z. B. 2608A). In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2602 die Texturabtastlogik in dem Abtaster 2610, um auf Texturdaten in den in dem Speicher gespeicherten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingangsgeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
  • In mindestens einer Ausführungsform stellt der Datenport 2614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2600 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform beinhaltet der Datenport 2614 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 2612) oder ist mit diesem/diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
  • Wie in 26B veranschaulicht, kann eine Grafikausführungseinheit 2608 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 2637, ein allgemeines Registerdatei-Array (GRF) 2624, ein architektonisches Registerdatei-Array (ARF) 2626, einen Thread-Vermittler 2622, eine Sendeeinheit 2630, eine Verzweigungseinheit 2632, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 2634 und in mindestens einer Ausführungsform einen Satz dedizierter Ganzzahl-SIMD-ALUs 2635 beinhalten. In mindestens einer Ausführungsform beinhalten das GRF 2624 und das ARF 2626 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die mit jedem gleichzeitigen Hardware-Thread verbunden sind, der in der Grafikausführungseinheit 2608 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in der ARF 2626 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 2624 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungsstatus jedes Threads, einschließlich der Befehlszeiger für jeden Thread, in Thread-spezifischen Registern im ARF 2626 gehalten werden.
  • In mindestens einer Ausführungsform weist die Grafikausführungseinheit 2608 eine Architektur auf, die eine Kombination aus Simultaneous Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer Zielanzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
  • In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2608 mehrere Anweisungen gemeinsam ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Vermittler 2622 des Threads der Grafikausführungseinheit 2608 Anweisungen an eine der Sendeeinheiten 2630, Verzweigungseinheiten 2642 oder SIMD-FPU(s) 2634 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb des GRF 2624 zugreifen, wobei jedes Register 32 Bytes speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform weist jeder Ausführungseinheitsthread Zugriff auf 4 Kilobyte innerhalb des GRF 2624 auf, obwohl Ausführungsformen nicht derart eingeschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl eine Anzahl von Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 KBytes zugreifen können, kann das GRF 2624 insgesamt 28 KBytes speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi erlauben, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
  • In mindestens einer Ausführungsform werden Speicheroperationen, Abtaster-Operationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Anweisungen versendet, die durch Nachrichtenübergabe an die Sendeeinheit 2630 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen an die Verzweigungseinheit 2632 gesendet, um SIMD-Divergenz und eventuelle Konvergenz zu erleichtern.
  • In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 2608 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2634 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 2634 zudem Ganzzahlberechnungen. In mindestens einer Ausführungsform kann/können die FPU(s) 2634 bis zu M Anzahl von 32-Bit-Gleitkomma(oder Ganzzahl)-Operationen SIMD ausführen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist zudem ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 2635 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit maschinellen Lernberechnungen optimiert sein können.
  • In mindestens einer Ausführungsform können Arrays aus mehreren Instanzen der Grafikausführungseinheit 2608 in einer Gruppierung von Grafikteilkernen (z. B. einem Sub-Slice) instanziiert werden. In mindestens einer Ausführungsform kann die Ausführungseinheit 2608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2608 ausgeführt wird, auf einem anderen Kanal ausgeführt.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform kann die Inferenzierungs- und/oder Trainingslogik 615 teilweise oder ganz in der Ausführungslogik 2600 enthalten sein. Darüber hinaus können in mindestens einer Ausführungsform hier beschriebene Inferenzierungs- und/oder Trainingsoperationen unter Verwendung von anderer Logik als der in den 6A oder 6B veranschaulichten Logik verwendet werden. In mindestens einer Ausführungsform können Gewichtsparameter in On-Chip- oder Off-Chip-Speichern und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs der Ausführungslogik 2600 konfigurieren, um eine(n) oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 27 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2700 mit maschinenlesbarem Code konfiguriert, der dann, wenn er von der PPU 2700 ausgeführt wird, die PPU 2700 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2700 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Schaltungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dafür ausgelegt ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsfaden und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2700 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2700 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigevorrichtung, wie z. B. einer Flüssigkristallanzeigevorrichtung („LCD“), zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 27 zeigt ein Beispiel für einen Parallelprozessor nur zur Veranschaulichung und ist als nicht beschränktes Beispiel für Prozessorarchitekturen zu verstehen, die im Rahmen dieser Erfindung in Betracht gezogen werden, und dass jeder geeignete Prozessor zur Ergänzung und/oder als Ersatz für diesen verwendet werden kann.
  • In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2700 so konfiguriert, dass sie High Performance Computing („HPC“), Rechenzentren und Anwendungen für maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 2700 so konfiguriert, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, einschließlich der folgenden, nicht einschränkenden Beispiele: autonome Fahrzeugplattformen, Deep Learning, hochgenaue Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
  • In mindestens einer Ausführungsform beinhaltet die PPU 2700, ohne darauf beschränkt zu sein, eine Eingabe/Ausgabe(„E/A“)-Einheit 2706, eine Frontend-Einheit 2710, eine Planereinheit 2712, eine Arbeitsverteilungseinheit 2714, einen Hub 2716, eine Kreuzschiene („Xbar““) 2720, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2718 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2722. In mindestens einer Ausführungsform ist die PPU 2700 mit einem Host-Prozessor oder anderen PPUs 2700 über eine oder mehrere Hochgeschwindigkeits-GPU-Zwischenverbindungen 2708 verbunden. In mindestens einer Ausführungsform ist die PPU 2700 mit einem Host-Prozessor oder anderen Peripheriegeräten über einen Systembus 2702 verbunden. In mindestens einer Ausführungsform ist die PPU 2700 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 2704 beinhaltet. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 2704, ohne darauf beschränkt zu sein, eine oder mehrere dynamische Direktzugriffsspeicher(„DRAM“)-Vorrichtungen. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit hohem Bandbreitenspeicher („HBM“) konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips in jeder Vorrichtung gestapelt sind.
  • In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Zwischenverbindung 2708 auf eine drahtbasierte Multi-Lane-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 2700 in Kombination mit einer oder mehreren Zentraleinheiten („CPUs“) beinhalten, die Cache-Kohärenz zwischen PPUs 2700 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle von der Hochgeschwindigkeits-GPU-Verbindung 2708 über den Hub 2716 zu/von anderen Einheiten der PPU 2700 übertragen, wie z. B. einer oder mehreren Kopier-Engines, Video-Codierer, Video-Decodierer, Leistungsverwaltungseinheiten und anderen Komponenten, die in 27 möglicherweise nicht explizit veranschaulicht sind.
  • In mindestens einer Ausführungsform ist die E/A-Einheit 2706 so konfiguriert, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 27 nicht veranschaulicht) über den Systembus 2702 überträgt und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2706 mit dem Host-Prozessor direkt über den Systembus 2702 oder über ein oder mehrere Zwischenvorrichtungen, wie z. B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2706 mit einem oder mehreren anderen Prozessoren, wie z. B. einer oder mehreren PPUs 2700, über den Systembus 2702 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 eine Peripheral-Component-Interconnect-Express(„PCIe“)-Schnittstelle zur Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 Schnittstellen zur Kommunikation mit externen Vorrichtungen.
  • In mindestens einer Ausführungsform decodiert die E/A-Einheit 2706 über den Systembus 2702 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren zumindest einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 2700 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 2706 decodierte Befehle an verschiedene andere Einheiten der PPU 2700, wie von den Befehlen vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 2710 und/oder an den Hub 2716 oder andere Einheiten der PPU 2700, wie z. B. eine oder mehrere Kopier-Engines, einen Videocodierer, einen Videodecodierer, eine Leistungsverwaltungseinheit (in 27 nicht explizit veranschaulicht) usw. übertragen. In mindestens einer Ausführungsform ist die E/A-Einheit 2706 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2700 routet.
  • In mindestens einer Ausführungsform codiert ein von dem Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2700 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 2700 zugreifen können (z. B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf Puffer in einem Systemspeicher, der mit dem Systembus 2702 verbunden ist, über Speicheranforderungen zugreift, die von der E/A-Einheit 2706 über den Systembus 2702 übertragen werden. In mindestens einer Ausführungsform schreibt ein Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Anfang des Befehlsstroms an die PPU 2700, sodass die Frontend-Einheit 2710 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2700 weiterleitet.
  • In mindestens einer Ausführungsform ist die Frontend-Einheit 2710 mit der Planereinheit 2712 gekoppelt, die verschiedene GPCs 2718 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planereinheit 2712 so konfiguriert, dass sie Zustandsinformationen in Bezug auf verschiedene Aufgaben verfolgt, die von der Planereinheit 2712 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2718 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Planereinheit 2712 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2718.
  • In mindestens einer Ausführungsform ist die Planereinheit 2712 mit der Arbeitsverteilungseinheit 2714 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2718 verteilt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 2714 eine Anzahl geplanter Aufgaben, die von der Planereinheit 2712 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2714 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden der GPCs 2718. In mindestens einer Ausführungsform umfasst der Pool ausstehender Aufgaben eine Anzahl von Slots (z. B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2718 zugewiesen sind; ein Pool für aktive Aufgaben kann eine Anzahl von Slots (z. B. 4 Slots) für Aufgaben umfassen, die aktiv von GPCs 2718 zu verarbeiten sind, sodass dann, wenn einer der GPCs 2718 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool für aktive Aufgaben für GPC 2718 entfernt wird und eine andere Aufgabe aus einem Pool für anstehende Aufgaben ausgewählt und für die Ausführung auf dem GPC 2718 geplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktiver Aufgabe auf dem GPC 2718 im Leerlauf ist, z. B. während er darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, diese aktive Aufgabe aus dem GPC 2718 entfernt und in den Pool der anstehenden Aufgaben zurückgeführt, während eine anderer Aufgabe in diesem Pool anstehender Aufgaben ausgewählt und für die Ausführung auf dem GPC 2718 geplant wird.
  • In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2714 über die XBar 2720 mit einem oder mehreren GPCs 2718. In mindestens einer Ausführungsform ist die XBar 2720 ein Zwischenverbindungsnetz, das viele Einheiten der PPU 2700 mit anderen Einheiten der PPU 2700 koppelt und so konfiguriert werden kann, dass die Arbeitsverteilungseinheit 2714 mit einem bestimmten GPC 2718 gekoppelt wird. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2700 über den Hub 2716 mit der XBar 2720 verbunden sein.
  • In mindestens einer Ausführungsform werden Aufgaben von der Planereinheit 2712 verwaltet und von der Arbeitsverteilungseinheit 2714 an einen der GPCs 2718 versendet. Der GPC 2718 ist so konfiguriert, dass er eine Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2718 verbraucht, über die XBar 2720 an einen anderen GPC 2718 weitergeleitet oder im Speicher 2704 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2704 über Partitionseinheiten 2722 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2704 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2708 an eine andere PPU 2704 oder CPU übertragen werden. In mindestens einer Ausführungsform beinhaltet die PPU 2700, ohne darauf beschränkt zu sein, eine Anzahl U von Partitionseinheiten 2722, die gleich einer Anzahl von separaten und unterschiedlichen Speichervorrichtungen 2704 ist, die mit der PPU 2700 gekoppelt sind. In mindestens einer Ausführungsform wird die Partitionseinheit 2722 nachfolgend Verbindung mit 29 näher beschrieben.
  • In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren Anwendungen, die auf dem Host-Prozessor ausgeführt werden, ermöglicht, Operationen zur Ausführung auf der PPU 2700 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2700 ausgeführt und bietet die PPU 2700 Isolierung, Dienstgüte (Quality of Service-„QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform erzeugt eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2700 zu erzeugen, und gibt dieser Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2700 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich zusammenarbeitende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Aufgaben enthalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 29 näher beschrieben.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die der PPU 2700 bereitgestellt werden. In mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von der PPU 2700 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 2700 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 28 veranschaulicht einen Universalverarbeitungscluster („GPC“) 2800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2800 der GPC 2718 aus 27. In mindestens einer Ausführungsform beinhaltet jeder GPC 2800, ohne darauf beschränkt zu sein, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und beinhaltet jeder GPC 2800, ohne darauf beschränkt zu sein, einen Pipeline-Verwalter 2802, eine Vorrasteroperationseinheit (Pre-Raster Operations - „PROP“) 2804, eine Raster-Engine 2808, eine Arbeitsverteilung-Kreuzschiene (Work Distribution Crossbar - „WDX“) 2816, eine Speicherverwaltungseinheit („MMU“) 2818, einen oder mehrere Datenverarbeitungscluster (Data Processing Clusters - „DPCs“) 2806 und jede geeignete Kombination von Teilen.
  • In mindestens einer Ausführungsform wird der Betrieb des GPC 2800 vom Pipeline-Verwalter 2802 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Verwalter 2802 die Konfiguration eines oder mehrerer DPCs 2806 zur Verarbeitung von Aufgaben, die dem GPC 2800 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 2802 mindestens einen von einem oder mehreren DPCs 2806, um zumindest einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2806 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2814 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 2802 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an geeignete logische Einheiten innerhalb des GPC 2800 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion in der PROP 2804 und/oder in der Raster-Engine 2808 weitergeleitet werden können, während andere Pakete an die DPCs 2806 zur Verarbeitung durch eine Primitiv-Engine 2812 oder den SM 2814 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 2802 mindestens einen der DPCs 2806 zur Implementierung eines neuronalen Netzmodells und/oder einer Rechen-Pipeline.
  • In mindestens einer Ausführungsform ist die PROP-Einheit 2804 so konfiguriert, dass sie die von der Raster-Engine 2808 und den DPCs 2806 erzeugten Daten an eine Raster-Operations(„ROP“)-Einheit in der Partitionseinheit 2722 weiterleitet, die oben in Verbindung mit 27 näher beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 2804 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 2808, ohne darauf beschränkt zu sein, eine Reihe von Hardwareeinheiten mit fester Funktion, die zur Durchführung verschiedener Rasteroperationen konfiguriert sind, und beinhaltet die Raster-Engine 2808, ohne darauf beschränkt zu sein, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachel-Koaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu erzeugen; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, in der Fragmente, die mit dem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an die Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von der Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2808 Fragmente, die von einer geeigneten Einheit verarbeitet werden, wie z. B. von einem in dem DPC 2806 implementierten Fragment-Shader.
  • In mindestens einer Ausführungsform umfasst jeder DPC 2806, der im GPC 2800 enthalten ist, ohne darauf beschränkt zu sein, einen M-Pipe-Controller („MPC“) 2810, eine Primitiv-Engine 2812, einen oder mehrere SMs 2814 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert MPC 2810 den Betrieb des DPC 2806 und leitet die vom Pipeline-Verwalter 2802 empfangenen Pakete an die entsprechenden Einheiten in dem DPC 2806 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 2812 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die einem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2814 übertragen werden.
  • In mindestens einer Ausführungsform umfasst der SM 2814, ohne darauf beschränkt zu sein, einen programmierbaren Streaming-Prozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 2814 mit mehreren Threads ausgestattet und so konfiguriert, dass er eine Vielzahl von Threads (z. B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction-Multiple-Data(„SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp) so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2814 eine Single-Instruction-Multiple-Thread-(„SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread beibehalten, und können Threads, die dieselben Anweisungen ausführen, zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2814 wird nachfolgend näher beschrieben.
  • In mindestens einer Ausführungsform stellt die MMU 2818 eine Schnittstelle zwischen dem GPC 2800 und einer Speicherpartitionseinheit (z. B. der Partitionseinheit 2722 in 27) bereit und sorgt die MMU 2818 für die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Arbitrierung von Speicheranforderungen. In mindestens einer Ausführungsform bietet die MMU 2818 einen oder mehrere Übersetzungspuffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem GPC 2800 bereitgestellt werden. In mindestens einer Ausführungsform wird der GPC 2800 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem GPC 2800 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der GPC 2800 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • 29 veranschaulicht eine Speicherpartitionseinheit 2900 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die Speicherpartitionseinheit 2900, ohne darauf beschränkt zu sein, eine Raster-Operations(„ROP“)-Einheit 2902; einen Ebene-Zwei(„L2“)-Cache 2904; eine Speicherschnittstelle 2906; und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2906 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2906 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Implementierungen zur Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform enthält die PPU U Speicherschnittstellen 2906, mit einer Speicherschnittstelle 2906 pro Paar von Partitionseinheiten 2900, wobei jedes Paar von Partitionseinheiten 2900 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichervorrichtungen verbunden sein, wie z. B. mit Speicherstapeln hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher für Grafiken mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
  • In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 2906 eine Speicherschnittstelle mit hoher Bandbreite der zweiten Generation („HBM2“) und ist Y gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel, ohne darauf beschränkt zu sein, vier Speicherchips mit Y gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher einen Fehlerkorrekturcode (Error Correction Code - „ECC“) mit Single-Error Correcting Double-Error Detecting („SECDED“) zum Schutz der Daten. In mindestens einer Ausführungsform bietet der ECC eine höhere Zuverlässigkeit für Rechenanwendungen, die empfindlich auf Datenverfälschung reagieren.
  • In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 2900 einen vereinheitlichten Speicher, um einen einzigen vereinheitlichten virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen einer PPU auf einen Speicher, der sich auf anderen Prozessoren befindet, nachverfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 2708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und einen vollständigen Zugriff auf den CPU-Speicher durch die PPU ermöglichen.
  • In mindestens einer Ausführungsform übertragen Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und bedient die Speicherpartitionierungseinheit 2900 dann Seitenfehler, indem sie Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d. h., ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware-Seitenfehlern Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und ist der Kopiervorgang transparent.
  • Daten aus dem Speicher 2704 von 27 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 2900 abgerufen und im L2-Cache 2904 gespeichert, der sich gemäß mindestens einer Ausführungsform auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 2900 beinhaltet in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, mindestens einen Teil des L2-Cache, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 2814 einen Cache der Ebene Eins („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 2814 zugeordnet ist, und Daten aus dem L2-Cache 2904 abgerufen und in jedem L1-Cache zur Verarbeitung in Funktionseinheiten der SMs 2814 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 2904 mit der Speicherschnittstelle 2906 und der XBar 2720 gekoppelt.
  • Die ROP-Einheit 2902 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkompression, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 2902 eine Tiefenprüfung in Verbindung mit der Raster-Engine 2808, wobei sie eine Tiefe für einen Abtastort, der einem Pixelfragment zugeordnet ist, von einer Culling-Engine der Raster-Engine 2808 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine mit dem Fragment verknüpfte Abtastposition getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 2902 den Tiefenpuffer und überträgt ein Ergebnis des Tiefentests an die Raster-Engine 2808, wenn das Fragment den Tiefentest für den Abtastort besteht. Es wird deutlich, dass sich die Anzahl der Partitionseinheiten 2900 von der Anzahl der GPCs unterscheiden kann und daher jede ROP-Einheit 2902 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein kann. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 2902 die von verschiedenen GPCs empfangenen Pakete und bestimmt, welches von der ROP-Einheit 2902 erzeugtes Ergebnis über die XBar 2720 weitergeleitet wird.
  • 30 veranschaulicht einen Streaming-Multiprozessor („SM“) 3000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3000 der SM 2814 aus 28. In mindestens einer Ausführungsform beinhaltet der SM 3000, ohne darauf beschränkt zu sein, einen Anweisungs-Cache 3002; eine oder mehrere Planereinheiten 3004; eine Registerdatei 3008; einen oder mehrere Verarbeitungskerne („Kerne“) 3010; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3012; eine oder mehrere Lade-/Speicher-Einheiten („LSUs“) 3014; ein Zwischenverbindungsnetz 3016; einen gemeinsam genutzten Speicher/Ebene-Eins(„L1“)-Cache 3018; und/oder eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf Universalverarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Aufgabe mit einem Shader-Programm verbunden ist, wird die Aufgabe einem der SMs 3000 zugewiesen. In mindestens einer Ausführungsform empfängt die Planereinheit 3004 Aufgaben von der Arbeitsverteilungseinheit und verwaltet die Anweisungsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3000 zugewiesen sind. In mindestens einer Ausführungsform plant die Planereinheit 3004 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planereinheit 3004 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3010, SFUs 3012 und LSUs 3014) während jedes Taktzyklus verteilt.
  • In mindestens einer Ausführungsform können sich kooperative Gruppen bzw. Cooperative Groups auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck reichhaltigerer, effizienterer paralleler Zerlegungen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglicht Cooperative Groups Programmierern, Gruppen von Threads explizit auf Sub-Block- (d. h. so klein wie ein einzelner Thread) und Multi-Block-Granularität zu definieren und gemeinsame Operationen wie Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, sodass Bibliotheken und Dienstprogramm-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive für kooperative Gruppen neue Muster der kooperativen Parallelität, einschließlich, aber nicht beschränkt auf Producer-Consumer-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
  • In mindestens einer Ausführungsform ist eine Versendeeinheit 3006 so konfiguriert, dass sie Anweisungen an eine oder mehrere der Funktionseinheiten überträgt, und beinhaltet die Planereinheit 3004, ohne darauf beschränkt zu sein, zwei Versendeeinheiten 3006, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform beinhaltet jede Planereinheit 3004 eine einzelne Versendeeinheit 3006 oder zusätzliche Versendeeinheiten 3006.
  • In mindestens einer Ausführungsform beinhaltet jeder SM 3000, ohne darauf beschränkt zu sein, die Registerdatei 3008, die einen Satz von Registern für Funktionseinheiten des SM 3000 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen jeder der Funktionseinheiten aufgeteilt, sodass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 3008 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 3008 zwischen verschiedenen Warps aufgeteilt, die vom SM 3000 ausgeführt werden, und stellt die Registerdatei 3008 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, eine Vielzahl von L Verarbeitungskernen 3010. In mindestens einer Ausführungsform beinhaltet der SM 3000, ohne darauf beschränkt zu sein, eine große Anzahl (z. B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 3010. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 3010 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, eine voll pipelinierte, einfachgenaue, doppeltgenaue und/oder gemischtgenaue Verarbeitungseinheit, die, ohne darauf beschränkt zu sein, eine Arithmetik-Gleitkomma-Logikeinheit und eine Arithmetik-Ganzzahl-Logikeinheit beinhaltet. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 3010, ohne darauf beschränkt zu sein, 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32-Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64-Bit) und 8 Tensorkerne.
  • Tensorkerne sind so konfiguriert, dass sie gemäß mindestens einer Ausführungsform Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3010 enthalten. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation durch, D = A X B + C, wobei A, B, C und D 4x4-Matrizen sind.
  • In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten Tensorkerne an 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann mit 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z. B. die CUDA-9-C++-API, spezialisierte Matrixlade-, Matrixmultiplikations- und -akkumulations- und Matrixspeicheroperationen bereit, um Tensorkerne von einem CUDA-C++-Programm aus effizient zu nutzen. In mindestens einer Ausführungsform geht die Schnittstelle auf Warp-Ebene auf der CUDA-Ebene von Matrizen der Größe 16x16 aus, die alle 32 Threads des Warps überspannen.
  • In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, M SFUs 3012, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel usw.). In mindestens einer Ausführungsform beinhalten die SFUs 3012, ohne darauf beschränkt zu sein, eine Baumdurchlaufeinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu durchlaufen. In mindestens einer Ausführungsform umfassen die SFUs 3012, ohne darauf beschränkt zu sein, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z. B. ein 2D-Array von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte für die Verwendung in von dem SM 3000 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3018 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z. B. Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst jeder SM 3000, ohne darauf beschränkt zu sein, zwei Textureinheiten.
  • Jeder SM 3000 umfasst, ohne darauf beschränkt zu sein, N LSUs 3014, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1-Cache 3018 und der Registerdatei 3008 implementieren. Jeder SM 3000 beinhaltet, ohne darauf beschränkt zu sein, ein Zwischenverbindungsnetz 3016, das in mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3008 und die LSU 3014 mit der Registerdatei 3008 und dem gemeinsam genutzten Speicher/L1-Cache 3018 verbindet. In mindestens einer Ausführungsform ist das Zwischenverbindungsnetz 3016 eine Kreuzschiene, die so konfiguriert sein kann, dass sie beliebige der Funktionseinheiten mit beliebigen der Register in der Registerdatei 3008 verbindet und die LSUs 3014 mit der Registerdatei 3008 und Speicherplätzen im gemeinsam genutzten Speicher/L1-Cache 3018 verbindet.
  • In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3018 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3000 und der Primitiv-Engine und zwischen Threads in dem SM 3000 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3018, ohne darauf beschränkt zu sein, 128 KB Speicherkapazität und befindet sich im Pfad vom SM 3000 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3018 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3018, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
  • Die Kombination der Funktionalitäten des Daten-Caches und gemeinsam genutzten Speichers in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, wie z. B. wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicher-Operationen die verbleibende Kapazität nutzen. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 3018 ermöglicht es dem gemeinsam genutzten Speicher/L1-Cache 3018, gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten zu fungieren und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitzustellen. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit Festfunktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In der Konfiguration für allgemeine parallele Berechnungen weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3000 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3018 zur Kommunikation zwischen Threads und die LSU 3014 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3018 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3000, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Planereinheit 3004 verwenden kann, um neue Arbeit auf DPCs zu starten.
  • In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handvorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einer elektronischen drahtlosen Handvorrichtung usw. enthalten oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verwirklicht. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Anweisungssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Umsetzer („DAC“) und ähnlichem enthalten.
  • In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die eine oder mehrere Speichervorrichtungen beinhaltet. Eine Grafikkarte kann so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details zur Inferenzierungs- und/oder Trainingslogik 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell maschinellen Lernens, wie z. B. ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem SM 3000 bereitgestellt werden. In mindestens einer Ausführungsform wird der SM 3000 verwendet, um Informationen auf der Grundlage eines trainierten Modells maschinellen Lernens (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von dem SM 3000 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der SM 3000 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
  • Die Inferenzierungs- und/oder Trainingslogik 615 wird verwendet, um Inferenzierungs- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Hintergrund- und Vordergrundrauschen aus einem Audiosignal zu entfernen.
  • In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
  • In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1004 und/oder im Sekundärspeicher gespeichert. Computerprogramme ermöglichen es dem System 1000, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Arbeitsspeicher 1004, Datenspeicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf eine beliebige geeignete Speichervorrichtung oder ein beliebiges geeignetes Speichersystem beziehen, wie z. B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk(„DVD“)-Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus(„USB“)-Flash-Speicher usw. repräsentiert. In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorangehender Figuren im Zusammenhang mit der CPU 1002; dem Parallelverarbeitungssystem 1012; einer integrierten Schaltung, die mindestens einen Teil der Fähigkeiten sowohl der CPU 1002; als auch des Parallelverarbeitungssystems 1012 besitzt; einem Chipsatz (z. B. einer Gruppe integrierter Schaltungen, die so konzipiert sind, dass sie als Einheit zur Ausführung verwandter Funktionen arbeiten und verkauft werden, usw.) und einer beliebigen geeigneten Kombination (einer) integrierten/-r Schaltung(en) implementiert.
  • In mindestens einer Ausführungsform sind die Architektur und/oder Funktionalität verschiedener vorangehender Figuren im Zusammenhang mit einem Universal-Rechensystems, einem Leiterplattensystem, einem Spielekonsolensystem, das für Unterhaltungszwecke bestimmt ist, einem anwendungsspezifischen System und mehr implementiert. In mindestens einer Ausführungsform kann das Rechensystem 1000 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, von Supercomputern, eines Smartphones (z. B. einer drahtlosen Handvorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf getragenen Anzeige, einer elektronischen Handvorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehers, eines Arbeitsplatzes, von Spielekonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
  • In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1012, ohne darauf beschränkt zu sein, eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1014 und zugehörigen Speichern 1016. In mindestens einer Ausführungsform sind die PPUs 1014 über eine Zwischenverbindung 1018 und einen Switch 1020 oder Multiplexer mit einem Host-Prozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1012 Rechenaufgaben auf die PPUs 1014, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist über einige oder alle der PPUs 1014 zugänglich (z. B. zum Lese- und/oder Schreibzugriff), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Verwendung von lokalem Speicher und Registern, die sich in einer PPU 1014 befinden, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1014 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1014 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
  • VIRTUALISIERTE RECHENPLATTFORM
  • Es werden Ausführungsformen offenbart, die sich auf eine virtualisierte Rechenplattform für fortgeschrittene Berechnungen beziehen, wie z. B. Bildinferenzierung und Bildverarbeitung bei medizinischen Anwendungen. Ohne darauf beschränkt zu sein, können Ausführungsformen Radiographie, Magnetresonanztomographie (MRT), Nuklearmedizin, Ultraschall, Sonographie, Elastographie, photoakustische Bildgebung, Tomographie, Echokardiographie, funktionelle Nahinfrarotspektroskopie und Magnetpartikel-Bildgebung oder eine Kombination davon einschließen. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hier beschriebenen zugehörigen Prozesse zusätzlich oder alternativ verwendet werden, ohne darauf beschränkt zu sein, in: der forensischen Wissenschaftsanalyse, in der unterirdischen Erfassung und Bildgebung (z. B. Ölexploration, Archäologie, Paläontologie usw.), Topographie, Ozeanographie, Geologie, Osteologie, Meteorologie, intelligente Bereich oder Objektverfolgung und Überwachung, Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR usw.) und / oder Genomik und Gensequenzierung.
  • Unter Bezugnahme auf 31 liegt ein beispielhaftes Datenflussdiagramm für einen Prozess 3100 zum Erzeugen und Bereitstellen einer Bildverarbeitungs- und Inferenzierungs-Pipeline gemäß mindestens einer Ausführungsform vor. In mindestens einer Ausführungsform kann der Prozess 3100 zur Verwendung mit Bildgebungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungsarten in einer oder mehreren Einrichtungen 3102 eingesetzt werden, wie z. B. in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3100 eingesetzt werden, um genomische Analysen und Inferenzierung auf Sequenzierungsdaten durchzuführen. Zu Beispielen für genomische Analysen, die mit den hier beschriebenen Systemen und Prozessen durchgeführt werden können, gehören u. a. Variantenaufrufe, Mutationserkennung und Quantifizierung der Genexpression. Der Prozess 3100 kann innerhalb eines Trainingssystems 3104 und/oder eines Bereitstellungssystems 3106 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um das Training, die Bereitstellung und die Implementierung von Modellen maschinellen Lernens (z. B. neuronale Netze, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Bereitstellungssystem 3106 durchzuführen. In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 so konfiguriert sein, dass es Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung auslagert, um die Infrastrukturanforderungen in der Einrichtung 3102 zu reduzieren. In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 eine optimierte Plattform für die Auswahl, Anpassung und Implementierung virtueller Instrumente zur Verwendung mit bildgebenden Vorrichtungen (z. B. MRT, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsvorrichtungen in der Einrichtung 3102 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zur Durchführung einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten umfassen, die von Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungsarten erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenzierung, Visualisierung, Berechnung, KI usw.) des Bereitstellungssystems 3106 während der Ausführung von Anwendungen verwenden oder aufrufen.
  • In mindestens einer Ausführungsform können einige der Anwendungen, die in erweiterten Verarbeitungs- und Inferenzierungs-Pipelines verwendet werden, Modelle maschinellen Lernens oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle maschinellen Lernens in der Einrichtung 3102 unter Verwendung von Daten 3108 (z. B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3102 erzeugt wurden (und auf einem oder mehreren Servern eines Bildarchivierungs- und -kommunikationssystems (Picture Archiving and Communication System - PACS) in der Einrichtung 3102 gespeichert sind), und können sie unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3108 aus (einer) anderen Einrichtung(en) (z. B. einem anderen Krankenhaus, einem Labor, einer Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zur Erzeugung funktionierender, einsatzfähiger maschineller Lernmodelle für das Bereitstellungssystem 3106 bereitzustellen.
  • In mindestens einer Ausführungsform kann eine Modell-Registry 3124 durch einen Objektspeicher unterstützt werden, der Versionierung und Objektmetadaten unterstützen kann. In mindestens einer Ausführungsform kann auf den Objektspeicher z. B. über eine mit einem Cloud-Speicher (z. B. der Cloud 3226 aus 32) kompatible Anwendungsprogrammierschnittstelle (API) von innerhalb einer Cloud-Plattform zugegriffen werden. In mindestens einer Ausführungsform können Modelle maschinellen Lernens innerhalb der Modell-Registry 3124 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bieten, die es Benutzern mit entsprechenden Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu verknüpfen, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
  • In mindestens einer Ausführungsform kann die Trainings-Pipeline 3204 (32) ein Szenario einschließen, bei dem die Einrichtung 3102 ihr eigenes Modell maschinellen Lernens trainiert oder ein bestehendes Modell maschinellen Lernens aufweist, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3108, die von (einer) Bildgebungsvorrichtung(en), Sequenzierungsvorrichtungen und/oder anderen Vorrichtungsarten erzeugt wurden, empfangen werden. In mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3108 eine KI-gestützte Annotation 3110 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3108 entsprechen, die als Ground-Truth-Daten für ein Modell maschinellen Lernens zu verwenden sind. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 ein oder mehrere Modelle maschinellen Lernens (z. B. faltende neuronale Netze (Convolutional Neural Networks - CNNs)) beinhalten, die trainiert werden können, um Annotationen zu erzeugen, die bestimmten Arten von Bilddaten 3108 (z. B. von bestimmten Vorrichtungen) und/oder bestimmten Arten von Anomalien in Bilddaten 3108 entsprechen. In mindestens einer Ausführungsform können die KI-unterstützten Annotationen 3110 dann direkt verwendet oder mit einem Annotationswerkzeug (z. B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform können in einigen Beispielen gelabelte Klinikdaten 3112 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform können KI-gestützte Annotationen 3110, gelabelte Klinikdaten 3112 oder eine Kombination davon als Ground-Truth-Daten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell maschinellen Lernens als das Ausgabemodell 3116 bezeichnet werden und von dem Bereitstellungssystem 3106, wie hier beschrieben, verwendet werden.
  • In mindestens einer Ausführungsform kann die Trainings-Pipeline 3204 (32) ein Szenario einschließen, bei dem die Einrichtung 3102 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen in dem Bereitstellungssystem 3106 benötigt, die Einrichtung 3102 aber möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens verfügt (oder nicht über ein Modell, das für diese Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein vorhandenes Modell maschinellen Lernens aus einer Modell-Registry 3124 ausgewählt werden. In mindestens einer Ausführungsform kann die Modell-Registry 3124 Modelle für maschinelles Lernen enthalten, die für die Durchführung einer Vielzahl von verschiedenen Schlussfolgerungs- bzw. Inferenzierungsaufgaben auf Bilddaten trainiert wurden. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens in der Modell-Registry 3124 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3102 (z. B. Einrichtungen an einem anderen Standort) trainiert worden sein. In mindestens einer Ausführungsform können die Modelle maschinellen Lernens auf Bildgebungsdaten von einem Standort, zwei Standorten oder einer beliebigen Anzahl von Standorten trainiert worden sein. In mindestens einer Ausführungsform kann das Training, wenn es auf Bildgebungsdaten von einem bestimmten Standort trainiert wird, an diesem Standort stattfinden oder zumindest in einer Weise, die die Vertraulichkeit der Bildgebungsdaten schützt oder die Übertragung von Bildgebungsdaten außerhalb des Standorts einschränkt (z. B. zur Einhaltung von HIPAA-Bestimmungen, Datenschutzbestimmungen usw.). In mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modell-Registry 3124 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell maschinellen Lernens dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und kann ein neu trainiertes oder aktualisiertes Modell in der Modell-Registry 3124 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell maschinellen Lernens aus der Modell-Registry 3124 ausgewählt - und als Ausgabemodell 3116 bezeichnet - und im Bereitstellungssystem 3106 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Bereitstellungssystems durchzuführen.
  • In mindestens einer Ausführungsform kann die Trainings-Pipeline 3204 (32) in einem Szenario verwendet werden, bei dem die Einrichtung 3102 ein Modell maschinellen Lernens zur Verwendung bei der Durchführung einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen im Bereitstellungssystem 3106 benötigt, aber die Einrichtung 3102 möglicherweise derzeit nicht über ein solches Modell maschinellen Lernens verfügt (oder möglicherweise nicht über ein Modell verfügt, das für solche Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein aus der Modell-Registry 3124 ausgewähltes Modell maschinellen Lernens aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines maschinellen Lernmodells verwendeten Trainingsdaten, der Vielfalt der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3102 erzeugten Bildgebungsdaten 3108 feinabgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 verwendet werden, um bei der Erzeugung von Annotationen zu helfen, die den Bildgebungsdaten 3108 entsprechen und als Ground-Truth-Daten für das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform können gelabelte Klinikdaten 3112 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells als Modelltraining 3114 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3114 - z. B. KI-unterstützte Annotationen 3110, gelabelte Klinikdaten 3112 oder eine Kombination davon - als Ground-Truth-Daten für das Neutrainieren oder Aktualisieren eines maschinellen Lernmodells verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell maschinellen Lernens als das Ausgabemodell 3116 bezeichnet werden und kann von dem Bereitstellungssystem 3106 verwendet werden, wie hier beschrieben.
  • In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 Software 3118, Dienste 3120, Hardware 3122 und/oder andere Komponenten, Merkmale und Funktionen beinhalten. In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 einen Software-„Stapel“ beinhalten, sodass die Software 3118 auf den Diensten 3120 aufgebaut sein kann und die Dienste 3120 zur Ausführung einiger oder aller Verarbeitungsaufgaben verwenden kann, und die Dienste 3120 und die Software 3118 auf der Hardware 3122 aufgebaut sein können und die Hardware 3122 zur Ausführung von Verarbeitungs-, Speicher- und/oder anderen Rechenaufgaben des Bereitstellungssystems 3106 verwenden. In mindestens einer Ausführungsform kann die Software 3118 eine beliebige Anzahl von verschiedenen Containern beinhalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung eine oder mehrere Verarbeitungsaufgaben in einer erweiterten Verarbeitungs- und Inferenzierungs-Pipeline durchführen (z. B. Inferenzierung, Objekterkennung, Merkmalserkennung, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann es für jede Art von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonographie, Echokardiographie usw.), Sequenzierungsvorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf die von einer Vorrichtung erzeugten Bildgebungsdaten 3108 (oder andere Datentypen, wie die hier beschriebenen) durchführen können. In mindestens einer Ausführungsform kann eine erweiterte Verarbeitungs- und Inferenzierungs-Pipeline auf der Grundlage der Auswahl verschiedener Container definiert werden, die für die Verarbeitung von Bilddaten 3108 erwünscht oder erforderlich sind, zusätzlich zu Containern, die Bilddaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3102 nach der Verarbeitung durch eine Pipeline empfangen und konfigurieren (z. B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie z. B. Digital-Imaging-and-Communications-in-Medicine(DICOM)-Daten, Radiology-Information-System(RIS)-Daten, Clinical-Information-System(CIS)-Daten, Remote-Procedure-Call(RPC)-Daten, Daten, die im Wesentlichen mit einer Representation-State-Transfer(REST)-Schnittstelle konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3102). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3118 (die z. B. eine Pipeline bilden) als virtuelles Instrument bezeichnet sein (wie hier ausführlicher beschrieben), und kann ein virtuelles Instrument Dienste 3120 und Hardware 3122 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
  • In mindestens einer Ausführungsform kann eine Datenverarbeitungs-Pipeline Eingangsdaten (z. B. Bildgebungsdaten 3108) in einem DICOM-, RIS-, CIS-, RESTkonformen, RPC-, Roh- und/oder anderen Format als Reaktion auf eine Inferenzierungsanforderung (z. B. eine Anforderung von einem Benutzer des Bereitstellungssystems 3106, wie z. B. einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingangsdaten ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentieren, die von einer oder mehreren Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungsarten erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungs-Pipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe einer oder mehrerer Inferenzierungsaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übertragung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Antwort auf eine Inferenzierungsanforderung). In mindestens einer Ausführungsform können Inferenzierungsaufgaben von einem oder mehreren Modellen maschinellen Lernens durchgeführt werden, z. B. von trainierten oder bereitgestellten neuronalen Netzen, die Ausgabemodelle 3116 des Trainingssystems 3104 enthalten können.
  • In mindestens einer Ausführungsform können Aufgaben der Datenverarbeitungs-Pipeline in einem oder mehreren Containern gekapselt werden, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung repräsentieren, die in der Lage ist, Modelle für maschinelles Lernen zu referenzieren. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugangsbeschränkten) Bereich einer Container-Registrierung bzw. -Registry (hier ausführlicher beschrieben) veröffentlicht werden, und können trainierte oder eingesetzte Modelle in einer Modell-Registry 3124 gespeichert und mit einer oder mehreren Anwendungen verknüpft werden. In mindestens einer Ausführungsform können Abbildungen bzw. Images von Anwendungen (z. B. Container-Images) in einer Container-Registry verfügbar sein und kann, sobald sie von einem Benutzer aus einer Container-Registry für den Einsatz in einer Pipeline ausgewählt wurden, ein Image verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
  • In mindestens einer Ausführungsform können Entwickler (z. B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. in Form von Containern) zur Durchführung von Bildverarbeitung und/oder Inferenzierung auf bereitgestellte Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Softwareentwicklungskits (SDK, Software Development Kit) erfolgen, das mit einem System verbunden ist (z. B. um sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine entwickelte Anwendung lokal (z. B. in einer ersten Einrichtung, auf Daten von einer ersten Einrichtung) mit einem SDK getestet werden, das mindestens einige der Dienste 3120 als System unterstützen kann (z. B. ein System 3200 von 32). In mindestens einer Ausführungsform kann ein Entwickler aufgrund der Tatsache, dass DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, für die Verwaltung (z. B. das Festlegen von Konstrukten, den Einbau von Vorverarbeitungen in eine Anwendung usw.) der Extraktion und Aufbereitung der eingehenden DICOM-Daten verantwortlich sein. In mindestens einer Ausführungsform kann eine Anwendung, nachdem sie vom System 3200 validiert wurde (z. B. hinsichtlich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einem Container-Register zur Auswahl und/oder Implementierung durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
  • In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container über ein Netz für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. das System 3200 von 32) freigeben. In mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Container-Registry gespeichert werden, und können zugehörige Modelle maschinellen Lernens in der Modell-Registry 3124 gespeichert werden. In mindestens einer Ausführungsform kann eine anfragende Entität (z. B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenzierungs- oder Bildverarbeitungsanforderung bereitstellt - eine Container-Registry und/oder Modell-Registry 3124 nach einer Anwendung, einem Container, einem Datensatz, einem maschinellen Lernmodell usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungs-Pipeline auswählen und eine Bildverarbeitungsanforderung senden. In mindestens einer Ausführungsform kann eine Anforderung Eingangsdaten (und in einigen Beispielen zugehörige Patientendaten) enthalten, die zur Durchführung einer Anforderung erforderlich sind, und/oder eine Auswahl von Anwendungen und/oder Modellen maschinellen Lernens enthalten, die bei der Verarbeitung einer Anforderung auszuführen sind. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Bereitstellungssystems 3106 (z. B. eine Cloud) weitergeleitet werden, um die Verarbeitung der Datenverarbeitungs-Pipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Bereitstellungssystem 3106 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Container-Registry und/oder Modell-Registry 3124 umfassen. In mindestens einer Ausführungsform können die Ergebnisse, sobald sie von einer Pipeline erzeugt wurden, an einen Benutzer als Referenz zurückgegeben werden (z. B. zur Anzeige in einer Anzeigeanwendungssuite, die auf einer lokalen, lokalen Workstation oder einem Terminal ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungs-Pipeline erhalten, die eine beliebige Anzahl von Anwendungen und/oder Containern enthält, wobei die Ergebnisse die Erkennung von Anomalien in Röntgenbildern, CT-Scans, MRTs usw. umfassen können.
  • In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines Dienste 3120 genutzt werden. In mindestens einer Ausführungsform können die Dienste 3120 Rechendienste, Dienste für künstliche Intelligenz (KI), Visualisierungsdienste und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Dienste 3120 Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3118 gemeinsam ist, sodass die Funktionalität zu einem Dienst abstrahiert werden kann, der von Anwendungen aufgerufen oder genutzt werden kann. In mindestens einer Ausführungsform kann die von den Diensten 3120 bereitgestellte Funktionalität dynamisch und effizienter ablaufen, während sie auch gut skaliert, indem sie Anwendungen die parallele Verarbeitung von Daten ermöglicht (z. B. unter Verwendung einer parallelen Rechenplattform 3230 (32)). In mindestens einer Ausführungsform muss nicht jede Anwendung, die dieselbe von einem Dienst 3120 angebotene Funktionalität nutzt, über eine entsprechende Instanz des Dienstes 3120 verfügen, sondern kann der Dienst 3120 von und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzierungsserver oder eine Inferenzierungs-Engine umfassen, die zur Ausführung von Erkennungs- oder Segmentierungsaufgaben verwendet werden können, als nicht beschränkende Beispiele. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der Funktionen zum Trainieren und/oder Umlernen von Maschinenlernmodellen bereitstellt. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der GPU-beschleunigte Daten (z. B. DICOM, RIS, CIS, REST-konforme Daten, RPC, Rohdaten usw.) extrahieren, in der Größe verändern, skalieren und/oder andere Erweiterungen vornehmen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bildwiedergabeeffekte hinzufügt - z. B. Strahlverfolgung, Rasterung, Entrauschung, Schärfung usw. - um zweidimensionalen (2D) und/oder dreidimensionalen (3D) Modellen mehr Realismus zu verleihen. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzierung, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bieten.
  • In mindestens einer Ausführungsform, in der ein Dienst 3120 einen KI-Dienst (z. B. einen Inferenzierungsdienst) enthält, können ein oder mehrere Modelle maschinellen Lernens, die mit einer Anwendung zur Erkennung von Anomalien (z. B. Tumoren, Wachstumsanomalien, Narbenbildung usw.) verbunden sind, durch Aufrufen (z. B. als API-Aufruf) eines Inferenzierungsdienstes (z. B. eines Inferenzierungsservers) ausgeführt werden, um Modelle maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle maschinellen Lernens für Segmentierungsaufgaben enthält, kann eine Anwendung einen Inferenzierungsdienst aufrufen, um Modelle maschinellen Lernens auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Verarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann die Software 3118, die eine erweiterte Verarbeitungs- und Inferenzierungs-Pipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung enthält, rationalisiert werden, da jede Anwendung denselben Inferenzierungsdienst aufrufen kann, um eine oder mehrere Inferenzierungsaufgaben durchzuführen.
  • In mindestens einer Ausführungsform kann die Hardware 3122 GPUs, CPUs, Grafikkarten, ein KI-/Deep-Learning-System (z. B. einen KI-Supercomputer, wie z. B. DGX von NVIDIA), eine Cloud-Plattform oder eine Kombination davon umfassen. In mindestens einer Ausführungsform können verschiedene Arten von Hardware 3122 verwendet werden, um effiziente, zweckmäßige Unterstützung für Software 3118 und Dienste 3120 im Bereitstellungssystem 3106 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die Verarbeitung lokal (z. B. in der Einrichtung 3102), innerhalb eines KI/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Bereitstellungssystems 3106 implementiert sein, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkt-Erkennung (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomik-Vorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungsartenvor Ort umfassen, die GPUs nutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Patienten repräsentativ sind. In mindestens einer Ausführungsform können die Software 3118 und/oder die Dienste 3120 für die GPU-Verarbeitung im Hinblick auf Deep Learning, maschinelles Lernen und/oder Hochleistungsrechnen optimiert sein, als nicht einschränkende Beispiele. In mindestens einer Ausführungsform kann zumindest ein Teil der Rechenumgebung des Bereitstellungssystems 3106 und/oder des Trainingssystems 3104 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Hochleistungsrechnersystemen mit GPU-optimierter Software (z. B. Hardware- und Softwarekombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können die Rechenzentren mit den Bestimmungen des HIPAA konform sein, sodass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten im Hinblick auf den Datenschutz der Patientendaten sicher gehandhabt wird. In mindestens einer Ausführungsform kann die Hardware 3122 eine beliebige Anzahl von GPUs umfassen, die zur parallelen Verarbeitung von Daten, wie hier beschrieben, herangezogen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform außerdem eine GPU-Verarbeitung für die GPUoptimierte Ausführung von Deep-Learning-Aufgaben, maschinellen Lernaufgaben oder anderen Rechenaufgaben umfassen. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NVIDIAs NGC) unter Verwendung eines oder mehrerer KI/Deep-Learning-Supercomputer und/oder GPU-optimierter Software (z. B. wie auf NVIDIAs DGX-Systemen) als Hardware-Abstraktions- und Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder ein Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
  • 32 ist ein Systemdiagramm für ein beispielhaftes System 3200 zum Erzeugen und Bereitstellen einer Bildverteilungs-Pipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3200 verwendet werden, um den Prozess 3100 von 31 und/oder andere Prozesse, einschließlich erweiterter Verarbeitungs- und Inferenzierungs-Pipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3200 das Trainingssystem 3104 und das Bereitstellungssystem 3106 umfassen. In mindestens einer Ausführungsform können das Trainingssystem 3104 und das Bereitstellungssystem 3106 unter Verwendung von Software 3118, Diensten 3120 und/oder Hardware 3122, wie hier beschrieben, implementiert sein.
  • In mindestens einer Ausführungsform kann das System 3200 (z. B. das Trainingssystem 3104 und/oder das Bereitstellungssystem 3106) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 3226). In mindestens einer Ausführungsform kann das System 3200 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als eine Kombination von sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3200 getrennt oder nicht verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3226 durch erlassene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt werden. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token enthalten, die von einem Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert werden und eine entsprechende Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hier beschrieben) oder andere Instanziierungen des Systems 3200 auf einen Satz öffentlicher IPs beschränkt sein, die für die Interaktion überprüft oder autorisiert wurden.
  • In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3200 unter Verwendung einer Vielzahl verschiedener Netztypen untereinander kommunizieren, einschließlich, aber nicht beschränkt auf, lokale Netze (LANs) und/oder Weitverkehrsnetze (WANs) über verdrahtete und/oder drahtlose Kommunikationsprotokolle. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3200 (z. B. zum Übertragen von Ableitungsanforderungen, zum Empfangen von Ergebnissen von Ableitungsanforderungen usw.) über (einen) Datenbus(se), drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z. B. Ethernet) usw. erfolgen.
  • In mindestens einer Ausführungsform kann das Trainingssystem 3104 Trainings-Pipelines 3204 ausführen, ähnlich denen, die hier in Bezug auf 31 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle maschinellen Lernens in Bereitstellungs-Pipelines 3210 durch das Bereitstellungssystem 3106 zu verwenden sind, können die Trainings-Pipelines 3204 verwendet werden, um ein oder mehrere (z. B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere der vortrainierten Modelle 3206 zu implementieren (z. B. ohne die Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainings-Pipelines 3204 Ausgabemodell(e) 3116 erzeugt werden. In mindestens einer Ausführungsform können die Trainings-Pipelines 3204 eine beliebige Anzahl von Verarbeitungsschritten umfassen, wie z. B. die Konvertierung oder Adaption von Bilddaten (oder anderen Eingangsdaten) (z. B. (z. B. unter Verwendung des DICOM-Adapters 3202A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle maschinellen Lernens geeignet ist, wie z. B. das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), KI-gestützte Annotation 3110, Kennzeichnung oder Annotation von Bildgebungsdaten 3108, um gelabelte Klinikdaten 3112 zu erzeugen und/oder eine Modellauswahl aus einer Modell-Registry, ein Modelltraining 3114, Training, erneutes Training oder eine Aktualisierung von Modellen und/oder andere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können für verschiedene Modelle maschinellen Lernens, die von dem Bereitstellungssystem 3106 verwendet werden, verschiedene Trainings-Pipelines 3204 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell maschinellen Lernens eine Trainings-Pipeline 3204 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist, kann für ein zweites Modell maschinellen Lernens eine Trainings-Pipeline 3204 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist, und kann für ein drittes Modell maschinellen Lernens eine Trainings-Pipeline 3204 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3104 verwendet werden, je nachdem, was für jedes jeweilige maschinelle Lernmodell erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle maschinellen Lernens bereits trainiert und einsatzbereit sein, sodass die Modelle maschinellen Lernens keine Verarbeitung durch das Trainingssystem 3104 erfahren und durch das Bereitstellungssystem 3106 implementiert werden können.
  • In mindestens einer Ausführungsform können das/die Ausgabemodell(e) 3116 und/oder das/die vortrainierte(n) Modell(e) 3206 alle Arten von Modellen maschinellen Lernens umfassen, je nach Implementierung oder Ausführungsform. In mindestens einer Ausführungsform und ohne darauf beschränkt zu sein, können die von dem System 3200 verwendeten Modelle maschinellen Lernens Modelle maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Unterstützungsvektormaschinen (SVM, Support Vector Machines), Naive Bayes, k-nächster Nachbar (Knn), K-Mittelwert-Clustering, Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronalen Netzen (z. B. Auto-Codierer, faltend, rekurrent, Perzeptrons, Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, Deconvolutional, Generative Adversarial, Liquid State Machine usw.) und/oder andere Arten von Modellen maschinellen Lernens umfassen.
  • In mindestens einer Ausführungsform können die Trainings-Pipelines 3204 eine KI-gestützte Annotation beinhalten, wie hier in Bezug auf mindestens 35B näher beschrieben. In mindestens einer Ausführungsform können gelabelte Klinikdaten 3112 (z. B. traditionelle Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Annotationen in einem Zeichenprogramm (z. B. einem Annotationsprogramm), einem CAD (Computer Aided Design)-Programm, einem Labelingprogramm oder einer anderen Art von Programm erzeugt werden, das zur Erzeugung von Annotationen oder Labels für die Ground-Truth geeignet ist, und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch erzeugt werden (z. B. aus Computermodellen oder Renderings), real erzeugt werden (z. B. aus realen Daten entworfen und erzeugt werden), maschinell automatisiert werden (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen beschriftet werden (z. B. Kennzeichner oder Beschriftungsexperte, der die Position der Beschriftungen definiert) und/oder eine Kombination davon. In mindestens einer Ausführungsform kann es für jede Instanz von Bilddaten 3108 (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden) entsprechende Ground-Truth-Daten geben, die von dem Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3210 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainings-Pipelines 3204 enthalten ist. In mindestens einer Ausführungsform kann das System 3200 eine mehrschichtige Plattform umfassen, die eine Softwareschicht (z. B. Software 3118) von Diagnoseanwendungen (oder anderen Anwendungstypen) enthalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. In mindestens einer Ausführungsform kann das System 3200 kommunikativ mit (z. B. über verschlüsselte Verbindungen) PACS-Servernetzen einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3200 so konfiguriert sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 3202 oder einen anderen Datentypadapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie z. B. das Trainieren von Modellen maschinellen Lernens, den Einsatz von Modellen maschinellen Lernens, die Bildverarbeitung, Inferenzierung und/oder andere Operationen.
  • In mindestens einer Ausführungsform kann eine Softwareschicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, über die Anwendungen oder Container aus einer externen Umgebung (z. B. Einrichtung 3102) aufgerufen werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3120 aufrufen oder ausführen, um Rechen-, KI- oder Visualisierungsaufgaben auszuführen, die den jeweiligen Anwendungen zugeordnet sind, und können die Software 3118 und/oder die Dienste 3120 die Hardware 3122 nutzen, um Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
  • In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 Bereitstellungs-Pipelines 3210 ausführen. In mindestens einer Ausführungsform können Bereitstellungs-Pipelines 3210 eine beliebige Anzahl von Anwendungen enthalten, die sequenziell, nicht-sequenziell oder anderweitig auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomik-Vorrichtungen usw. erzeugt werden - einschließlich KI-unterstützter Annotation, wie oben beschrieben. In mindestens einer Ausführungsform, wie hier beschrieben, kann eine Bereitstellungs-Pipeline 3210 für eine einzelne Vorrichtung als ein virtuelles Instrument für eine Vorrichtung bezeichnet werden (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann es für eine einzelne Vorrichtung mehr als eine Bereitstellungs-Pipeline 3210 geben, je nachdem, welche Informationen aus den von einer Vorrichtung erzeugten Daten gewünscht werden. In mindestens einer Ausführungsform kann es eine erste Bereitstellungs-Pipeline 3210 geben, wenn die Erkennung von Anomalien von einer MRT-Vorrichtung gewünscht wird, und eine zweite Bereitstellungs-Pipeline 3210, wenn eine Bildverbesserung von der Ausgabe einer MRT-Vorrichtung gewünscht wird.
  • In mindestens einer Ausführungsform können die für die Bereitstellungs-Pipelines 3210 verfügbaren Anwendungen sämtliche Anwendungen einschließen, die für die Durchführung von Verarbeitungsaufgaben an Bilddaten oder anderen Daten von Vorrichtungen verwendet werden können. In mindestens einer Ausführungsform können verschiedene Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungsaufgaben verantwortlich sein. In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 Konstrukte für jede der Anwendungen definieren, sodass die Benutzer des Bereitstellungssystems 3106 (z. B. medizinische Einrichtungen, Labore, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementierung innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Bereitstellungs-Pipeline 3210 ausgewählt werden, aber kann sich der von einer bildgebenden Vorrichtung erzeugte Datentyp von einem in einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B (und/oder ein DICOM-Lesegerät) oder ein anderer Datentyp-Adapter oder ein anderes Lesegerät (z. B. RIS, CIS, REST-konform, RPC, Roh usw.) in der Bereitstellungs-Pipeline 3210 verwendet werden, um Daten in eine Form zu konvertieren, die von einer Anwendung in dem Bereitstellungssystem 3106 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datentyp-Bibliotheken akkumuliert und vorverarbeitet werden, einschließlich Decodierung, Extraktion und/oder Durchführung von Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-, RIS-, CIS-, REST-konforme, RPC- und/oder Rohdaten ungeordnet sein und kann ein Vorlauf ausgeführt werden, um die gesammelten Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3120) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen bei herkömmlichen Verarbeitungsansätzen, die auf CPU-Verarbeitung beruhen, eine Parallelrechenplattform 3230 zur GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
  • In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung eine Verarbeitungsaufgabe enthalten, die die Verwendung eines maschinellen Lernmodells beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens verwenden oder ein Modell maschinellen Lernens aus der Modell-Registry 3124 auswählen. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell maschinellen Lernens implementieren oder ein Modell maschinellen Lernens zur Einbeziehung in eine Anwendung zur Durchführung einer Verarbeitungsaufgabe auswählen. In mindestens einer Ausführungsform können Anwendungen auswählbar und anpassbar sein, und wird durch die Definition von Konstrukten von Anwendungen die Bereitstellung und Implementierung von Anwendungen für einen bestimmten Benutzer als eine nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Entwicklungs-Pipelines 3210 durch die Nutzung anderer Funktionen des Systems 3200 - wie z. B. Dienste 3120 und Hardware 3122 - noch benutzerfreundlicher sein, eine einfachere Integration ermöglichen und genauere, effizientere und zeitgerechtere Ergebnisse liefern.
  • In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106 eine Benutzerschnittstelle 3214 (z. B. eine grafische Benutzerschnittstelle, eine Web-Schnittstelle usw.) enthalten, die verwendet werden kann, um Anwendungen zur Aufnahme in die Bereitstellungs-Pipeline(s) 3210 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Bereitstellungs-Pipeline(s) 3210 während der Einrichtung und/oder Bereitstellung zu verwenden und mit ihr zu interagieren und/oder anderweitig mit dem Bereitstellungssystem 3106 zu interagieren. In mindestens einer Ausführungsform, die jedoch in Bezug auf das Trainingssystem 3104 nicht dargestellt ist, kann die Benutzerschnittstelle 3214 (oder eine andere Benutzerschnittstelle) zur Auswahl von Modellen für die Verwendung in dem Bereitstellungssystem 3106, zur Auswahl von Modellen für das Training oder das erneute Training in dem Trainingssystem 3104 und/oder für die sonstige Interaktion mit dem Trainingssystem 3104 verwendet werden.
  • In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 zusätzlich zu einem Anwendungsorchestrierungssystem 3228 verwendet werden, um die Interaktion zwischen Anwendungen oder Containern der Bereitstellungs-Pipeline(s) 3210 und Diensten 3120 und/oder Hardware 3122 zu verwalten. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3120 und/oder von Anwendung oder Dienst zu Hardware 3122 erleichtert. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 in einigen Beispielen (wie z. B. in 33 veranschaulicht) in den Diensten 3120 enthalten sein, obwohl er als in der Software 3118 enthalten dargestellt ist, was jedoch nicht einschränkend gemeint ist. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 (z. B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem enthalten, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und Bereitstellung gruppieren kann. In mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Bereitstellungs-Pipeline(s) 3210 (z. B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
  • In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Image davon) individuell entwickelt, modifiziert und bereitgestellt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und bereitstellen, und kann ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und bereitstellen), was die Konzentration auf und die Aufmerksamkeit für eine Aufgabe einer einzelnen Anwendung und/oder eines einzelnen Containers ermöglichen kann, ohne durch Aufgaben einer anderen Anwendung oder eines anderen Containers behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipeline-Verwalter 3212 und das Anwendungsorchestrierungssystem 3228 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z. B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3228 und/oder der Pipeline-Verwalter 3212 die Kommunikation unter und zwischen den Anwendungen oder Containern sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228, da eine oder mehrere Anwendungen oder Container in der/den Bereitstellungs-Pipeline(s) 3210 dieselben Dienste und Ressourcen gemeinsam nutzen können, die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, ausgleichen und bestimmen. In mindestens einer Ausführungsform kann ein Planer verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Planer somit verschiedenen Anwendungen Ressourcen zuweisen und Ressourcen zwischen und unter Anwendungen im Hinblick auf die Anforderungen und die Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Planer (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3228) die Ressourcenverfügbarkeit und -verteilung auf der Grundlage von Beschränkungen bestimmen, die einem System auferlegt sind (z. B. Benutzerbeschränkungen), wie z. B. Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z. B. um zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung auszuführen ist) usw.
  • In mindestens einer Ausführungsform können die von Anwendungen oder Containern im Bereitstellungssystem 3106 genutzten und gemeinsam genutzten Dienste 3120 Rechendienste 3216, KI-Dienste 3218, Visualisierungsdienste 3220 und/oder andere Diensttypen umfassen. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3120 aufrufen (z. B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3216 von Anwendungen genutzt werden, um Supercomputing- oder andere HPC (High Performance Computing)-Aufgaben durchzuführen. In mindestens einer Ausführungsform kann/können der/die Rechendienst(e) 3216 genutzt werden, um eine parallele Verarbeitung (z. B. unter Verwendung einer parallelen Rechenplattform 3230) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3230 (z. B. CUDA von NVIDIA) General Purpose Computing auf GPUs (GPGPU) ermöglichen (z. B. GPUs 3222). In mindestens einer Ausführungsform kann eine Softwareschicht der Parallelrechenplattform 3230 Zugriff auf virtuelle Befehlssätze und parallele Rechenelemente von GPUs für die Ausführung von Rechenkernen bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3230 Speicher enthalten, und in einigen Ausführungsformen kann ein Speicher zwischen mehreren Containern und/oder zwischen verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können IPC (Inter-Process-Communication)-Aufrufe für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3230 zu verwenden (z. B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). In mindestens einer Ausführungsform können dieselben Daten an derselben Stelle eines Speichers für eine beliebige Anzahl von Verarbeitungsaufgaben verwendet werden (z. B. zur selben Zeit, zu verschiedenen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an verschiedene Stellen im Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, wenn Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Speicherort der Daten gespeichert und zwischen verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können der Speicherort von Daten und der Speicherort von aktualisierten oder geänderten Daten Teil einer Definition sein, wie eine Nutzlast innerhalb von Containern zu verstehen ist.
  • In mindestens einer Ausführungsform können KI-Dienste 3218 genutzt werden, um Inferenzierungsdienste für die Ausführung von Modellen maschinellen Lernens auszuführen, die Anwendungen zugeordnet sind (z. B. mit der Aufgabe, eine oder mehrere Verarbeitungsaufgaben einer Anwendung auszuführen). In mindestens einer Ausführungsform können die KI-Dienste 3218 das KI-System 3224 nutzen, um Modelle maschinellen Lernens (z. B. neuronale Netze, wie z. B. CNNs) für Segmentierung, Rekonstruktion, Objekterkennung, Merkmalserkennung, Klassifizierung und/oder andere Inferenzierungsaufgaben auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Bereitstellungs- bzw. Bereitstellungs-Pipeline(s) 3210 ein oder mehrere Ausgabemodelle 3116 aus dem Trainingssystem 3104 und/oder andere Modelle von Anwendungen verwenden, um Schlussfolgerungen aus Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für die Inferenzierung unter Verwendung des Anwendungsorchestrierungssystems 3228 (z. B. ein Scheduler) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz umfassen, der höhere Service Level Agreements erreichen kann, z. B. für die Durchführung von Inferenzierungen bei dringenden Anfragen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität umfassen, der für Anfragen verwendet werden kann, die nicht dringlich sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 Ressourcen (z. B. Dienste 3120 und/oder Hardware 3122) basierend auf Prioritätspfaden für verschiedene Inferenzierungsaufgaben der KI-Dienste 3218 verteilen.
  • In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher an die KI-Dienste 3218 in dem System 3200 angebunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher als ein Cache (oder eine andere Art von Speichervorrichtung) fungieren und zur Verarbeitung von Inferenzierungsanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann dann, wenn eine Inferenzierungsanforderung übermittelt wird, eine Anforderung von einem Satz von API-Instanzen des Bereitstellungssystems 3106 empfangen werden, und können eine oder mehrere Instanzen ausgewählt werden (z. B. für beste Anpassung, für Lastausgleich usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, kann ein Modell maschinellen Lernens aus der Modell-Registry 3124 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, kann ein Validierungsschritt sicherstellen, dass ein geeignetes Modell maschinellen Lernens in einen Cache (z. B. einen gemeinsam genutzten Speicher) geladen wird, und/oder kann eine Kopie eines Modells in einem Cache gespeichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipeline-Verwalters 3212) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung nicht bereits läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzierungsserver gestartet werden, wenn er noch nicht gestartet ist, um ein Modell auszuführen. Es kann eine beliebige Anzahl von Inferenzierungsservern pro Modell gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzierungsserver geclustert sind, Modelle zwischengespeichert werden, wenn ein Lastausgleich vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzierungsserver in entsprechenden, verteilten Servern statisch geladen werden.
  • In mindestens einer Ausführungsform kann die Inferenzierung mithilfe eines Inferenzierungsservers durchgeführt werden, der in einem Container läuft. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzierungsservers einem Modell (und optional mehreren Versionen eines Modells) zugeordnet sein. In mindestens einer Ausführungsform kann eine neue Instanz geladen werden, wenn eine Instanz eines Inferenzierungsservers nicht vorhanden ist, wenn eine Anforderung zur Durchführung einer Inferenzierung an einem Modell empfangen wird. In mindestens einer Ausführungsform kann beim Starten eines Inferenzierungsservers ein Modell an einen Inferenzierungsserver übergeben werden, sodass ein und derselbe Container zur Bedienung verschiedener Modelle verwendet werden kann, solange der Inferenzierungsserver als eine andere Instanz läuft.
  • In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzierungsanforderung für eine bestimmte Anwendung empfangen werden, und kann ein Container (z. B. mit einer Instanz eines Inferenzierungsservers) geladen werden (falls nicht bereits geschehen), und kann eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann die Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder eine zusätzliche Vorverarbeitung durchführen (z. B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenzierung vorbereitet sind, die Inferenzierung wie erforderlich an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzigen Inferenzierungsaufruf für ein Bild (z. B. ein Röntgenbild einer Hand) umfassen oder eine Inferenzierung für Hunderte von Bildern (z. B. ein Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung die Ergebnisse vor der Fertigstellung zusammenfassen, was, ohne darauf beschränkt zu sein, einen einzelnen Konfidenzwert, eine Segmentierung auf Pixelebene, eine Segmentierung auf Voxel-Ebene, die Generierung einer Visualisierung oder die Generierung von Text zur Zusammenfassung der Ergebnisse umfassen kann. In mindestens einer Ausführungsform können verschiedenen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen sein. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT < 1 min) haben, während andere eine niedrigere Priorität haben (z. B. TAT < 10 min). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfragenden Institution oder Entität aus gemessen werden und können die Zeit für das Durchlaufen des Partnernetzes sowie die Ausführung auf einem Inferenzierungsdienst umfassen.
  • In mindestens einer Ausführungsform kann die Übertragung von Anfragen zwischen den Diensten 3120 und den Inferenzierungsanwendungen hinter einem Software Development Kit (SDK) verborgen sein, und kann der robuste Transport über eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine individuelle Anwendungs-/Benutzer- bzw. Tenant-ID-Kombination in eine Warteschlange gestellt, und zieht ein SDK eine Anforderung aus einer Warteschlange und gibt eine Anforderung an eine Anwendung weiter. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen abholt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglichen kann, Arbeit aufzunehmen, sobald sie verfügbar wird. Die Ergebnisse können über eine Warteschlange zurück übertragen werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch die Möglichkeit bieten, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, an die die meisten Instanzen einer Anwendung gebunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, an die eine einzelne Instanz gebunden ist, die Aufgaben in der empfangenen Reihenfolge abarbeitet. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3226 generiert wird, und kann ein Inferenzierungsdienst die Inferenzierung auf einer GPU durchführen.
  • In mindestens einer Ausführungsform können Visualisierungsdienste 3220 genutzt werden, um Visualisierungen für die Anzeige der Ausgaben von Anwendungen und/oder der Bereitstellungs-Pipeline(s) 3210 zu erzeugen. In mindestens einer Ausführungsform können GPUs 3222 von Visualisierungsdiensten 3220 genutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie z. B. Ray-Tracing, von Visualisierungsdiensten 3220 implementiert werden, um Visualisierungen von höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen, ohne darauf beschränkt zu sein, 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumen-Rekonstruktionen, 2D-Tomographie-Schichten, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. umfassen. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z. B. Ärzte, Krankenschwestern, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3220 einen internen Visualizer, Kinematiken und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z. B. Strahlverfolgung, Rasterung, interne Optik usw.) umfassen.
  • In mindestens einer Ausführungsform kann die Hardware 3122 GPUs 3222, das KI-System 3224, die Cloud 3226 und/oder jede andere Hardware umfassen, die zur Ausführung des Trainingssystems 3104 und/oder des Bereitstellungssystems 3106 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3222 (z. B. NVIDIAs TESLA und/oder QUADRO GPUs) eine beliebige Anzahl von GPUs umfassen, die für die Ausführung von Verarbeitungsaufgaben der Rechendienste 3216, der KI-Dienste 3218, der Visualisierungsdienste 3220, anderer Dienste und/oder beliebiger Merkmale oder Funktionen der Software 3118 verwendet werden können. In Bezug auf die KI-Dienste 3218 können GPUs 3222 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modellen maschinellen Lernens verwendet werden), zur Nachverarbeitung von Ausgaben von Modellen maschinellen Lernens und/oder zur Durchführung von Inferenzierung (z. B. zur Ausführung von Modellen maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3226, das KI-System 3224 und/oder andere Komponenten des Systems 3200 GPUs 3222 verwenden. In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-optimierte Plattform für Deep-Learning-Aufgaben enthalten. In mindestens einer Ausführungsform kann das KI-System 3224 GPUs verwenden, und kann die Cloud 3226 - oder zumindest ein Teil, der mit Deep Learning oder Inferenzierung beauftragt ist - unter Verwendung eines oder mehrerer KI-Systeme 3224 ausgeführt werden. Obwohl die Hardware 3122 als diskrete Komponenten dargestellt ist, ist dies nicht als Beschränkung zu verstehen, und können alle Komponenten der Hardware 3122 mit anderen Komponenten der Hardware 3122 kombiniert oder von diesen genutzt werden.
  • In mindestens einer Ausführungsform kann das KI-System 3224 ein speziell entwickeltes Rechensystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das für Inferenzierung, Deep Learning, maschinelles Lernen und/oder andere Aufgaben der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3224 (z. B. DGX von NVIDIA) GPU-optimierte Software (z. B. einen Software-Stapel) beinhalten, die unter Verwendung einer Vielzahl von GPUs 3222 ausgeführt werden kann, zusätzlich zu CPUs, RAM, Speicher und/oder anderen Komponenten, Merkmalen oder Funktionen. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3224 in der Cloud 3226 (z. B. in einem Rechenzentrum) implementiert werden, um einige oder alle der KI-basierten Verarbeitungsaufgaben des Systems 3200 auszuführen.
  • In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-beschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform für die Ausführung von Verarbeitungsaufgaben des Systems 3200 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3226 ein oder mehrere KI-Systeme 3224 zur Ausführung einer oder mehrerer KI-basierter Aufgaben des Systems 3200 enthalten (z. B. als Hardware-Abstraktions- und Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3226 mit dem Anwendungsorchestrierungssystem 3228 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und Diensten 3120 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3226 die Aufgabe haben, mindestens einige der Dienste 3120 des Systems 3200 auszuführen, einschließlich der Rechendienste 3216, KI-Dienste 3218 und/oder Visualisierungsdienste 3220, wie hier beschrieben. In mindestens einer Ausführungsform kann die Cloud 3226 kleine und große Batch-Inferenzierung durchführen (z. B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte Parallelrechen-API und -Plattform 3230 bereitstellen (z. B. NVIDIAs CUDA), ein Anwendungsorchestrierungssystem 3228 ausführen (z. B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Ray-Tracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen), und/oder andere Funktionen für das System 3200 bereitstellen.
  • In mindestens einer Ausführungsform kann die Cloud 3226 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B. wenn Patientendaten oder -aufzeichnungen außerhalb der eigenen Räumlichkeiten zu verwenden sind), eine Registrierung bzw. Registry enthalten - wie z. B. eine Deep-Learning-Container-Registry. In mindestens einer Ausführungsform kann eine Registry Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungen, Nachverarbeitungen oder andere Verarbeitungsaufgaben für Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3226 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern enthalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Vorrichtungen weiterleiten (z. B. medizinische Vorrichtungen vor Ort, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert werden müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit dem HIPAA und/oder anderen Datenvorschriften gewahrt.
  • 33 beinhaltet eine beispielhafte Darstellung einer Bereitstellungs-Pipeline 3210A zur Verarbeitung von Bilddaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3200 - und insbesondere das Bereitstellungssystem 3106 - zum Anpassen, Aktualisieren und/oder Integrieren der Bereitstellungs-Pipeline(s) 3210A in eine oder mehrere Produktionsumgebungen verwendet werden. In mindestens einer Ausführungsform beinhaltet die Bereitstellungs-Pipeline 3210A aus 33 ein nicht beschränkendes Beispiel einer Bereitstellungs-Pipeline 3210A, die von einem bestimmten Benutzer (oder einem Team von Benutzern) in einer Einrichtung (z. B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert werden kann. In mindestens einer Ausführungsform kann ein Benutzer zur Definition von Bereitstellungs-Pipelines 3210A für einen CT-Scanner 3302 eine oder mehrere Anwendungen - beispielsweise aus einer Container-Registrierung - auswählen, die bestimmte Funktionen oder Aufgaben in Bezug auf die vom CT-Scanner 3302 erzeugten Bilddaten ausführen. In mindestens einer Ausführungsform können Anwendungen auf die Bereitstellungs-Pipeline 3210A als Container angewendet werden, die Dienste 3120 und/oder Hardware 3122 des Systems 3200 nutzen können. Darüber hinaus kann die Bereitstellungs-Pipeline 3210A zusätzliche Verarbeitungsaufgaben oder Anwendungen enthalten, die implementiert werden können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z. B. können der DICOM-Adapter 3202B und der DICOM-Leser 3306 in der Bereitstellungs-Pipeline 3210A verwendet werden, um Daten für die Verwendung durch die CT-Rekonstruktion 3308, die Organsegmentierung 3310 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Bereitstellungs-Pipeline 3210A angepasst oder für eine gleichmäßige Bereitstellung, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 3308 und die Organsegmentierung 3310 für mehrere Probanden über ein bestimmtes Intervall wünschen und daher die Pipeline 3210A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung von dem System 3200 die Anwendungen auswählen, die er für diese Anforderung auf den Daten verarbeiten möchte. In mindestens einer Ausführungsform kann die Bereitstellungs-Pipeline 3210A in jedem Intervall angepasst werden, und kann dies aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Containerstruktur innerhalb des Systems 3200 ein nahtloser Prozess sein.
  • In mindestens einer Ausführungsform kann die Bereitstellungs-Pipeline 3210A aus 33 einen CT-Scanner 3302 beinhalten, der Bilddaten eines Patienten oder Probanden erzeugt. In mindestens einer Ausführungsform können die Bilddaten des CT-Scanners 3302 auf einem PACS-Server 3304 gespeichert werden, der zu einer Einrichtung gehört, in der sich der CT-Scanner 3302 befindet. In mindestens einer Ausführungsform kann/können der/die PACS-Server 3304 Software- und/oder Hardwarekomponenten enthalten, die direkt mit den Bildgebungsmodalitäten (z. B. CT-Scanner 3302) in einer Einrichtung verbunden sind. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B bei der Vorbereitung oder Konfiguration von DICOM-Daten von PACS-Server(n) 3304 zur Verwendung durch die Bereitstellungs-Pipeline 3210A helfen. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 nach der Verarbeitung der DICOM-Daten über den DICOM-Adapter 3202B die Daten an die Bereitstellungs-Pipeline 3210A weiterleiten. In mindestens einer Ausführungsform kann der DICOM-Leser 3306 Bilddateien und zugehörige Metadaten aus DICOM-Daten extrahieren (z. B. Sinogramm-Rohdaten, wie in der Visualisierung 3316A dargestellt). In mindestens einer Ausführungsform können die extrahierten Arbeitsdateien in einem Cache gespeichert werden, um eine schnellere Verarbeitung durch andere Anwendungen in der Bereitstellungs-Pipeline 3210A zu ermöglichen. In mindestens einer Ausführungsform kann, sobald das DICOM-Lesegerät 3306 das Extrahieren und/oder Speichern von Daten beendet hat, ein Signal der Fertigstellung an den Pipeline-Verwalter 3212 übermittelt werden. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 dann eine oder mehrere andere Anwendungen oder Container in der Bereitstellungs-Pipeline 3210A initiieren oder aufrufen.
  • n mindestens einer Ausführungsform kann die Anwendung für CT-Rekonstruktion 3308 und/oder der Container ausgeführt werden, sobald Daten (z. B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für CT-Rekonstruktion 3308 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 3308 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus Sinogramm-Rohdaten rekonstruieren (z. B. wie in Visualisierung 3316B dargestellt) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipeline-Verwalter 3212 signalisiert werden, dass die Rekonstruktionsaufgabe abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann, die Anwendung zur Organsegmentierung 3310 und/oder der Container vom Pipeline-Verwalter 3212 ausgelöst werden. In mindestens einer Ausführungsform kann die Anwendung zur Organsegmentierung 3310 und/oder der Container eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Inferenzierung geeignetes Format konvertieren (z. B. eine Bilddatei in eine Eingabeauflösung eines maschinellen Lernmodells konvertieren) und die Inferenzierung gegen ein normalisiertes Bild ausführen. In mindestens einer Ausführungsform kann die Anwendung zur Organsegmentierung 3310 und/oder der Container auf Dienste 3120 zurückgreifen, um die Inferenzierung auf einem normalisierten Bild auszuführen, und kann der Pipeline-Verwalter 3212 und/oder das Anwendungsorchestrierungssystem 3228 die Verwendung der Dienste 3120 durch die Anwendung zur Organsegmentierung 3310 und/oder den Container erleichtern. Beispielsweise kann die Anwendung zur Organsegmentierung 3310 und/oder der Container die KI-Dienste 3218 nutzen, um Inferenzierungen auf einem normalisierten Bild durchzuführen, und können die KI-Dienste 3218 die Hardware 3122 (z. B. das KI-System 3224) nutzen, um die KI-Dienste 3218 auszuführen. In mindestens einer Ausführungsform kann das Ergebnis einer Inferenzierung eine Maskendatei sein (z. B. wie in Visualisierung 3316C dargestellt), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
  • In mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipeline-Verwalter 3212 erzeugt werden. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 3212 dann den DICOM-Writer 3312 ausführen, um die Ergebnisse aus einem Cache (oder einer anderen Speichervorrichtung) zu lesen und die Ergebnisse in ein DICOM-Format (z. B. als DICOM-Ausgabe 3314) zu verpacken, damit sie von den Benutzern in einer Einrichtung, die eine Anforderung erzeugt hat, verwendet werden können. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 3314 dann an den DICOM-Adapter 3202B übertragen werden, um die DICOM-Ausgabe 3314 für die Speicherung auf dem/den PACS-Server(n) 3304 vorzubereiten (z. B. für die Anzeige durch einen DICOM-Betrachter in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 3316B und 3316C erzeugt werden und einem Benutzer für Diagnosen, Untersuchungen und/oder andere Zwecke zur Verfügung stehen.
  • Obwohl als Folgeanwendung in der Bereitstellungs-Pipeline 3210A dargestellt, können die Anwendungen CT-Rekonstruktion 3308 und Organsegmentierung 3310 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander haben und Daten für jede Anwendung verfügbar sind (z. B. nachdem der DICOM-Leser 3306 Daten extrahiert hat), können die Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, in der zwei oder mehr Anwendungen ähnliche Dienste 3120 benötigen, kann ein Planer des Systems 3200 zum Lastausgleich und zur Verteilung von Rechen- oder Verarbeitungsressourcen zwischen und unter verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3230 verwendet werden, um eine parallele Verarbeitung für Anwendungen durchzuführen, um die Laufzeit der Bereitstellungs-Pipeline 3210A zu verkürzen und Ergebnisse in Echtzeit bereitzustellen.
  • In mindestens einer Ausführungsform und unter Bezugnahme auf die 34A-34B kann das Bereitstellungssystem 3106 als ein oder mehrere virtuelle Instrumente implementiert sein, um verschiedene Funktionalitäten - wie z. B. Bildverarbeitung, Segmentierung, Verbesserung, KI, Visualisierung und Inferenzierung - mit bildgebenden Vorrichtungen (z. B. CT-Scannern, Röntgenvorrichtungen, MRT-Vorrichtungen usw.), Sequenzierungsvorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungsarten durchzuführen. In mindestens einer Ausführungsform kann das System 3200 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Bereitstellungs-Pipeline 3210 umfassen können, die von einer oder mehreren Vorrichtungen erzeugte rohe/unverarbeitete Eingangsdaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Bereitstellungs-Pipelines 3210 (z. B. 3210A und 3210B), die virtuelle Instrumente repräsentieren, Intelligenz in eine Pipeline implementieren, z. B. durch Nutzung von Modellen für maschinelles Lernen, um einem System containerisierte Inferenzierungsunterstützung zu bieten. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Containern ausführen, die jeweils Instanziierungen von Anwendungen enthalten. In mindestens einer Ausführungsform, z. B. wenn Echtzeitverarbeitung erwünscht ist, können Bereitstellungs-Pipelines 3210, die virtuelle Instrumente repräsentieren, statisch sein (z. B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Pool von Anwendungen oder Ressourcen (z. B. innerhalb einer Container-Registry) ausgewählt werden können (z. B. auf einer Pro-Anfrage-Basis).
  • In mindestens einer Ausführungsform kann das System 3200 als ein oder mehrere virtuelle Instrumente vor Ort in einer Einrichtung instanziiert oder ausgeführt werden, z. B. in einem Rechensystem, das neben einer radiologischen Maschine, einer bildgebenden Vorrichtung und/oder einer anderen Vorrichtungsart in einer Einrichtung eingesetzt wird oder anderweitig mit diesem kommuniziert. In mindestens einer Ausführungsform kann jedoch eine Vor-Ort-Installation in einem Rechensystem einer Vorrichtung selbst (z. B. in einem in eine bildgebende Vorrichtung integrierten Rechensystem), in einem lokalen Rechenzentrum (z. B. in einem Rechenzentrum vor Ort) und/oder in einer Cloud-Umgebung (z. B. in der Cloud 3226) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Bereitstellungssystem 3106, das als virtuelles Instrument arbeitet, in einigen Beispielen von einem Supercomputer oder einem anderen HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Vor-Ort-Installation Verwendungen mit hoher Bandbreite (z. B. über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie RF over Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann die Echtzeit- oder echtzeitnahe Verarbeitung besonders nützlich sein, wenn ein virtuelles Instrument ein Ultraschallgerät oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen benötigt werden. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur in der Lage sein, dynamisches Bursting zu einem Cloud-Computing-Dienstanbieter oder einem anderen Rechen-Cluster durchzuführen, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netze oder anderer maschineller Lernmodelle abgestimmt sein, wie hier in Bezug auf das Trainingssystem 3104 beschrieben. In mindestens einer Ausführungsform können Modelle maschinellen Lernens mit implementierten Trainings-Pipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von den von ihnen unterstützten Vorrichtungen verarbeiten. In mindestens einer Ausführungsform können virtuelle Instrumente kontinuierlich verbessert werden, indem zusätzliche Daten, neue Daten, bestehende Modelle maschinellen Lernens und/oder neue oder aktualisierte Modelle maschinellen Lernens verwendet werden.
  • In mindestens einer Ausführungsform kann ein Rechensystem einen Teil oder die gesamte hier beschriebene Hardware 3122 enthalten, und kann die Hardware 3122 auf eine beliebige Anzahl von Arten verteilt sein, einschließlich innerhalb einer Vorrichtung, als Teil einer mit einer Vorrichtung gekoppelten und sich in der Nähe einer Vorrichtung befindenden Rechenvorrichtung, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3226. Da das Bereitstellungssystem 3106 und die zugehörigen Anwendungen oder Container in Software erstellt werden (z. B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration virtueller Instrumente sowie die von den virtuellen Instrumenten erzeugten Ausgaben nach Wunsch modifiziert oder angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, das ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
  • 34A beinhaltet ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das ein Ultraschallgerät unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Bereitstellungs-Pipeline 3210B einen oder mehrere der Dienste 3120 des Systems 3200 nutzen. In mindestens einer Ausführungsform können die Bereitstellungs-Pipeline 3210B und die Dienste 3120 die Hardware 3122 eines Systems entweder lokal oder in der Cloud 3226 nutzen. In mindestens einer Ausführungsform, obwohl nicht dargestellt, kann der Prozess 3400 durch den Pipeline-Verwalter 3212, das Anwendungsorchestrierungssystem 3228 und/oder die Parallelrechenplattform 3230 unterstützt werden.
  • In mindestens einer Ausführungsform kann der Prozess 3400 den Empfang von Bilddaten von einem Ultraschallgerät 3402 beinhalten. In mindestens einer Ausführungsform können Bildgebungsdaten auf PACS-Servern in einem DICOM-Format (oder einem anderen Format, wie RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und von dem System 3200 zur Verarbeitung durch die Bereitstellungs-Pipeline 3210 empfangen werden, die als virtuelles Instrument (z. B. ein virtueller Ultraschall) für das Ultraschallgerät 3402 ausgewählt oder angepasst wird. In mindestens einer Ausführungsform können Bilddaten direkt von einer Bildgebungsvorrichtung (z. B. Ultraschallgerät 3402) empfangen und von einem virtuellen Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalwandler, der kommunikativ zwischen einer bildgebenden Vorrichtung und einem virtuellen Instrument gekoppelt ist, von einer bildgebenden Vorrichtung erzeugte Signaldaten in Bilddaten umwandeln, die von einem virtuellen Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten dem DICOM-Lesegerät 3306 zugeführt werden, um Daten zur Verwendung durch Anwendungen oder Container der Bereitstellungs-Pipeline 3210B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 3306 die Datenerweiterungsbibliothek 3414 (z. B. DALI von NVIDIA) als Dienst 3120 (z. B. als einer der Rechendienste 3216) nutzen, um Daten zu extrahieren, in der Größe anzupassen, neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
  • In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Rekonstruktionsanwendung und/oder ein Container 3406 ausgeführt werden, um die Daten von dem Ultraschallgerät 3402 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 3406 oder gleichzeitig mit der Rekonstruktion 3406 eine Erkennungsanwendung 3408 und/oder ein Erkennungscontainer zur Erkennung von Anomalien, Objekten, Merkmalen und/oder anderen Erkennungsaufgaben in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 3406 erzeugte Bilddatei während der Erkennung 3408 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu erkennen. In mindestens einer Ausführungsform kann die Erkennungsanwendung 3408 eine Inferenzierungs-Engine 3416 (z. B. als einer der KI-Dienste 3218) nutzen, um eine Inferenzierung auf Daten durchzuführen, um Erkennungen zu erzeugen. In mindestens einer Ausführungsform können ein oder mehrere Modelle maschinellen Lernens (z. B. von dem Trainingssystem 3104) von der Anwendung „Erkennung 3408“ ausgeführt oder aufgerufen werden.
  • In mindestens einer Ausführungsform können nach Abschluss der Rekonstruktion 3406 und/oder Erkennung 3408 die von diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 3410 zu erzeugen, wie z. B. eine Visualisierung 3412 (z. B. eine Graustufenausgabe), die auf einer Workstation oder einem Anzeigeterminal angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Bereitstellungs-Pipeline 3210B in Bezug auf das Ultraschallgerät 3402 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 3410 durch Nutzung einer Renderkomponente 3418 des Systems 3200 (z. B. einer der Visualisierungsdienste 3220) ausgeführt werden. In mindestens einer Ausführungsform kann die Renderkomponente 3418 einen 2D-, OpenGL- oder Strahlverfolgung-Dienst ausführen, um die Visualisierung 3412 zu erzeugen.
  • 34B beinhaltet ein beispielhaftes Datenflussdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Bereitstellungs-Pipeline 3210C einen oder mehrere der Dienste 3120 des Systems 3200 nutzen. In mindestens einer Ausführungsform können die Bereitstellungs-Pipeline 3210C und die Dienste 3120 die Hardware 3122 eines Systems entweder lokal oder in der Cloud 3226 nutzen. In mindestens einer Ausführungsform, obwohl nicht dargestellt, kann der Prozess 3420 durch den Pipeline-Verwalter 3212, das Anwendungsorchestrierungssystem 3228 und/oder die Parallelrechenplattform 3230 unterstützt werden.
  • In mindestens einer Ausführungsform kann der Prozess 3420 beinhalten, dass der CT-Scanner 3422 Rohdaten erzeugt, die von dem DICOM-Lesegerät 3306 empfangen werden können (z. B. direkt, über einen PACS-Server 3304, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtueller CT (instanziiert durch die Bereitstellungs-Pipeline 3210C) eine erste Echtzeit-Pipeline zur Überwachung eines Patienten (z. B. Patientenbewegungserkennung AI 3426) und/oder zur Anpassung oder Optimierung der Belichtung des CT-Scanners 3422 (z. B. unter Verwendung der Belichtungssteuerung AI 3424) umfassen. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z. B. 3424 und 3426) einen Dienst 3120 nutzen, wie z. B. KI-Dienst(e) 3218. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) zur Belichtungssteuerung AI 3424 und/oder der Anwendung (oder des Containers) zur Erkennung von Patientenbewegungen AI 3426 als Rückmeldung an den CT-Scanner 3422 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 3422) anzupassen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
  • In mindestens einer Ausführungsform kann die Bereitstellungs-Pipeline 3210C eine Nicht-Echtzeit-Pipeline zur Analyse der von dem CT-Scanner 3422 erzeugten Daten beinhalten. In mindestens einer Ausführungsform kann eine zweite Pipeline die Anwendung und/oder den Container „CT-Rekonstruktion 3308“, die Anwendung und/oder den Container „Groberfassungs-KI 3428“, die Anwendung und/oder den Container „Feinerfassungs-KI 3432“ (z. B. wenn bestimmte Ergebnisse von der Groberfassungs-KI 3428 erkannt werden), die Anwendung und/oder den Container „Visualisierung 3430“ und die Anwendung und/oder den Container „DICOM-Schreiber 3312“ (und/oder einen anderen Datentypschreiber, z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) enthalten. In mindestens einer Ausführungsform können die von dem CT-Scanner 3422 erzeugten Rohdaten durch die Pipelines der Bereitstellungs-Pipeline 3210C (instanziiert als virtuelles CT-Instrument) geleitet werden, um Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von dem DICOM-Schreiber 3312 zur Anzeige übertragen und/oder auf dem/den PACS-Server(n) 3304 zum späteren Abruf, zur Analyse oder zur Anzeige durch einen Techniker, Praktiker oder anderen Benutzer gespeichert werden.
  • 35A veranschaulicht ein Datenflussdiagramm für einen Prozess 3500 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells maschinellen Lernens gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3500 unter Verwendung des Systems 3200 aus 32 als nicht einschränkendes Beispiel ausgeführt werden. In mindestens einer Ausführungsform kann der Prozess 3500 die Dienste 3120 und/oder die Hardware 3122 des Systems 3200 nutzen, wie hier beschrieben. In mindestens einer Ausführungsform können verfeinerte Modelle 3512, die durch Prozess 3500 erzeugt wurden, durch das Bereitstellungssystem 3106 für eine oder mehrere containerisierte Anwendungen in Bereitstellungs-Pipelines 3210 ausgeführt werden.
  • In mindestens einer Ausführungsform kann das Modelltraining 3114 ein Neutrainieren oder Aktualisieren eines anfänglichen Modells 3504 (z. B. eines vortrainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingangsdaten, wie eines Kundendatensatzes 3506, und/oder neuer, den Eingangsdaten zugeordneter Ground-Truth-Daten) umfassen. In mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 3504 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 3504 zurückgesetzt oder gelöscht und/oder durch eine/mehrere aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das Ausgangsmodell 3504 zuvor fein eingestellte Parameter (z. B. Gewichte und/oder Verzerrungen) haben, die vom vorherigen Training übrig geblieben sind, sodass das Training oder das erneute Training 3114 nicht so lange dauert oder so viel Verarbeitung erfordert wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3114 durch Zurücksetzen oder Ersetzen der Ausgangs- oder Verlustschicht(en) des ursprünglichen Modells 3504 die Parameter aktualisiert und für einen neuen Datensatz neu abgestimmt werden, basierend auf Verlustberechnungen, die der Genauigkeit der Ausgangs- oder Verlustschicht(en) bei der Erzeugung von Vorhersagen für einen neuen Kundendatensatz 3506 (z. B. Bilddaten 3108 aus 31) zugeordnet sind.
  • In mindestens einer Ausführungsform können vortrainierte Modelle 3206 in einem Datenspeicher oder einer Registrierung (z. B. Modell-Registry 3124 von 31) gespeichert sein. In mindestens einer Ausführungsform können die vortrainierten Modelle 3206 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die den Prozess 3500 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Kunden verschiedener Einrichtungen die vortrainierten Modelle 3206 vor Ort trainiert worden sein, wobei Kunden- oder Patientendaten verwendet wurden, die vor Ort generiert wurden. In mindestens einer Ausführungsform können vortrainierte Modelle 3206 unter Verwendung der Cloud 3226 und/oder anderer Hardware 3122 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an Komponenten der Cloud 3226 (oder anderer Hardware außerhalb der Einrichtung) übertragen werden, von diesen verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vor-trainiertes Modell 3206 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vor-trainierte Modell 3206 individuell für jede Einrichtung trainiert worden sein, bevor es auf Patienten- oder Kundendaten von einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, z. B. wenn Kunden- oder Patientendaten aus Datenschutzgründen freigegeben wurden (z. B. durch eine Verzichtserklärung, für experimentelle Zwecke usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten aus einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3206 vor Ort und/oder außerhalb des Standorts zu trainieren, z. B. in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
  • In mindestens einer Ausführungsform kann ein Benutzer bei der Auswahl von Anwendungen zur Verwendung in Bereitstellungs-Pipelines 3210 auch Modelle für maschinelles Lernen auswählen, die für bestimmte Anwendungen zu verwenden sind. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung haben, sodass ein Benutzer ein vortrainiertes Modell 3206 zur Verwendung mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform ist das vortrainierte Modell 3206 möglicherweise nicht dafür optimiert, genaue Ergebnisse für den Kundendatensatz 3506 einer Einrichtung eines Benutzers zu erzeugen (z. B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungsvorrichtungen usw.). In mindestens einer Ausführungsform kann das vortrainierte Modell 3206 vor der Bereitstellung des vortrainierten Modells 3206 in der Bereitstellungs-Pipeline 3210 zur Verwendung mit einer oder mehreren Anwendungen aktualisiert, neu trainiert und/oder für die Verwendung in einer entsprechenden Einrichtung feinabgestimmt werden.
  • In mindestens einer Ausführungsform kann ein Benutzer ein vortrainiertes Modell 3206 auswählen, das zu aktualisieren, neu zu trainieren und/oder feinabzustimmen ist, und kann das vortrainierte Modell 3206 als Ausgangsmodell 3504 für das Trainingssystem 3104 in dem Prozess 3500 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 3506 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Vorrichtungen in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3114 (das, ohne darauf beschränkt zu sein, Transferlernen umfassen kann) auf dem Ausgangsmodell 3504 durchzuführen, um das verfeinerte Modell 3512 zu erzeugen. In mindestens einer Ausführungsform können Ground-Truth-Daten, die dem Kundendatensatz 3506 entsprechen, von dem Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Praktikern in einer Einrichtung erzeugt werden (z. B. als gelabelte Klinikdaten 3112 in 31).
  • In mindestens einer Ausführungsform kann die KI-gestützte Beschriftung 3110 in einigen Beispielen verwendet werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 (z. B. unter Verwendung eines KI-gestützten Annotations-SDKs implementiert) Modelle maschinellen Lernens (z. B. neuronale Netze) nutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 3510 Annotationswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Rechenvorrichtung 3508 verwenden.
  • In mindestens einer Ausführungsform kann der Benutzer 3510 über die Rechenvorrichtung 3508 mit einer GUI interagieren, um (Auto-)Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann eine Polygonbearbeitungsfunktion verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Positionen zu verschieben.
  • In mindestens einer Ausführungsform können, sobald dem Kundendatensatz 3506 Ground-Truth-Daten zugeordnet sind, Ground-Truth-Daten (z. B. aus KI-gestützter Annotation, manuellem Labeling usw.) während des Modelltrainings 3114 verwendet werden, um ein verfeinertes Modell 3512 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 3506 beliebig oft auf das Ausgangsmodell 3504 angewendet werden, und können die Ground-Truth-Daten verwendet werden, um die Parameter des Ausgangsmodells 3504 zu aktualisieren, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 3512 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 3512, sobald das verfeinerte Modell 3512 erzeugt wurde, in einer oder mehreren Bereitstellungs-Pipelines 3210 in einer Einrichtung zur Durchführung einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bildgebungsdaten eingesetzt werden.
  • In mindestens einer Ausführungsform kann das verfeinerte Modell 3512 zu den bereits trainierten Modellen 3206 in der Modell-Registry 3124 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen abgeschlossen werden, sodass das verfeinerte Modell 3512 beliebig oft an neuen Datensätzen weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
  • 35B ist eine beispielhafte Darstellung einer Client-Server-Architektur 3532 zur Verbesserung von Annotationswerkzeugen mit vortrainierten Annotationsmodellen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können KI-gestützte Annotationswerkzeuge 3536 auf der Grundlage einer Client-Server-Architektur 3532 instanziiert werden. In mindestens einer Ausführungsform können Annotationswerkzeuge 3536 in bildgebenden Anwendungen Radiologen beispielsweise bei der Identifizierung von Organen und Anomalien zu assistieren bzw. unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Softwarewerkzeuge enthalten, die dem Benutzer 3510 helfen, als nicht beschränkendes Beispiel, einige extreme Punkte auf einem bestimmten Organ von Interesse in Rohbildern 3534 (z. B. in einem 3D-MRT- oder CT-Scan) zu identifizieren und automatisch kommentierte Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 3538 gespeichert und als (z. B. und ohne darauf beschränkt zu sein) Ground-Truth-Daten für das Training verwendet werden. In mindestens einer Ausführungsform kann ein Deep-Learning-Modell, wenn die Rechenvorrichtung 3508 Extrempunkte für die KI-gestützte Annotation 3110 sendet, diese Daten als Eingabe empfangen und Inferenzierungsergebnisse eines segmentierten Organs oder einer Anomalie zurückgeben. In mindestens einer Ausführungsform können vorinstanziierte Annotationswerkzeuge, wie z. B. das KI-gestützte Annotationstool 3536B in 35B, durch API-Aufrufe (z. B. API-Aufruf 3544) an einen Server, wie z. B. einen Annotationsassistenzserver 3540, erweitert sein, der einen Satz vortrainierter Modelle 3542 enthalten kann, die z. B. in einer Annotationsmodell-Registry gespeichert sind.
  • In mindestens einer Ausführungsform kann eine Annotationsmodell-Registry vortrainierte Modelle 3542 (z. B. Modelle für maschinelles Lernen, wie z. B. Deep-Learning-Modelle) speichern, die vortrainiert sind, um KI-gestützte bzw. -gestützte Annotationen für ein bestimmtes Organ oder eine Anomalie durchzuführen. In mindestens einer Ausführungsform können diese Modelle unter Verwendung von Trainings-Pipelines 3204 weiter aktualisiert werden. In mindestens einer Ausführungsform können die vorinstallierten Annotationswerkzeuge im Laufe der Zeit verbessert werden, wenn neue gelabelte Klinikdaten 3112 hinzugefügt werden.
  • Die Hardwarestruktur(en) 615 wird/werden verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zu der/den Hardwarestruktur(en) 615 sind nachfolgend in Verbindung mit den 6A und/oder 6B beschrieben.
  • Andere Variationen sind im Sinne der vorliegenden Offenbarung. Während offenbart Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind daher bestimmte veranschaulichte Ausführungsformen derselben in den Zeichnungen dargestellt und wurden vorstehend näher beschrieben. Es versteht sich jedoch, dass die Offenbarung nicht auf eine bestimmte Form oder bestimmte Formen zu beschränken ist, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Rahmen der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.
  • Die Verwendung der Begriffe „ein“ und „eine“ und „der/die/das“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung erfindungsgemäßer Ausführungsformen (insbesondere im Zusammenhang mit den nachfolgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Vielzahl umfasst, sofern hier nichts anderes angegeben oder durch Kontext eindeutig widerlegt wird, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „aufweisend/mit“, „einschließlich“ und „enthaltend“ sind, sofern nicht anders angegeben wird, als offene Begriffe zu verstehen (d. h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen dient lediglich als Kurzbezeichnung für jeden einzelnen Wert, der in den Bereich fällt, sofern hier nichts anderes angegeben wird, und jeder einzelne Wert wird in die Spezifikation aufgenommen, als ob er darin einzeln aufgeführt wäre. Die Verwendung des Begriffs „Satz“ (z. B. „ein Satz von Elementen“) oder „Teilsatz“ soll, sofern nichts anderes angegeben oder durch Kontext widerlegt wird, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern nicht anders vermerkt oder durch den Kontext widerlegt, bezeichnet der Begriff „Teilsatz“ eines entsprechenden Satzes nicht unbedingt einen echten Teilsatz des entsprechenden Satzes, sondern können der Teilsatz und der entsprechende Satz gleich sein.
  • Konjunktivische Sprache, wie z. B. Phrasen der Form „mindestens eines von A, B, und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z. B. im dargestellten Beispiel einer Menge mit drei Elementen die konjunktivischen Ausdrücke „mindestens eines von A, B, und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Zusätzlich, sofern nicht anders vermerkt oder durch Kontext widersprochen, zeigt der Begriff „Vielzahl“ einen Zustand an, in dem er plural ist (z. B. zeigt „eine Vielzahl von Elementen“ mehrere Elemente an). Die Anzahl der Elemente in einer Vielzahl beträgt mindestens zwei, kann aber auch mehr sein, wenn dies entweder ausdrücklich oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich, bedeutet „basierend auf‟ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
  • Operationen der hier beschriebenen Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hier nicht anders angegeben oder durch eindeutig widerlegt. In mindestens einer Ausführungsform wird ein Prozess wie die hier beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Rechensysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z. B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern für transitorische Signale enthält. In mindestens einer Ausführungsform ist Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Rechensystems ausgeführt werden (d. h. als Ergebnis der Ausführung), das Rechensystem veranlassen, hier beschriebene Operationen durchzuführen. Ein Satz nichttransitorischer computerlesbarer Speichermedien umfasst in mindestens einer Ausführungsform mehrere nichttransitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nichttransitorischen Speichermedien mehrerer nichttransitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nichttransitorische computerlesbare Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Befehle und führt eine Zentraleinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform weisen verschiedene Komponenten eines Rechensystems separate Prozessoren auf und führen verschiedene Prozessoren verschiedene Teilmengen von Befehlen aus.
  • Demgemäß sind in mindestens einer Ausführungsform Rechensysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder gemeinsam Operationen der hier beschriebenen Prozesse durchführen, und sind solche Rechensysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung von Operationen ermöglichen. Ferner ist ein Rechensystem, das mindestens eine Ausführungsform der Erfindung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Rechensystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Rechensystem die hier beschriebenen Operationen durchführt und eine einzelne Vorrichtung nicht alle Operationen durchführt.
  • Die Verwendung von Beispielen oder beispielhaften Formulierungen (z. B. „wie z. B.“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Erfindung und stellt keine Einschränkung des Umfangs der Erfindung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung ist so auszulegen, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Erfindung angesehen wird.
  • Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hier zitiert werden, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hier in ihrer Gesamtheit wiedergegeben würde.
  • In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
  • Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems repräsentiert sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder -Anzeigevorrichtungen des Rechensystems repräsentiert werden.
  • In vergleichbarer Weise kann sich der Begriff „Prozessor“ auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht beschränkende Beispiele kann „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hier verwendet, können „Software“-Prozesse z. B. Software- und/oder Hardware-Entitäten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z. B. Aufgaben, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, insofern als ein System eine oder mehrere Verfahren verkörpern kann und Verfahren als ein System betrachtet werden können.
  • In dem vorliegenden Dokument kann auf das Erhalten, Erlangen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Subsystem, Rechensystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen und digitalen Daten kann auf verschiedene Weise durchgeführt werden, z. B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erlangens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über ein Computernetz von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.
  • Obwohl die vorstehende Diskussion beispielhafte Implementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sollen diese in den Anwendungsbereich dieser Offenbarung fallen. Obwohl vorstehend zu Diskussionszwecken spezifische Verteilungen von Verantwortlichkeiten definiert sind, können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden.
  • Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf bestimmte beschriebene Merkmale oder Handlungen beschränkt ist. Vielmehr werden bestimmte Merkmale und Handlungen als Ausführungsbeispielen der Ansprüche offenbart.

Claims (30)

  1. Prozessor, umfassend: eine oder mehrere Schaltungen zur Verwendung eines oder mehrerer neuronaler Netze, um ein Rauschsignal in einem oder mehreren Sprachsignalen zu bestimmen.
  2. Prozessor nach Anspruch 1, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, ein Audio-Spektrogramm zu erzeugen, das einem oder mehreren Merkmalen entspricht, die aus dem einen oder den mehreren Sprachsignalen extrahiert wurden.
  3. Prozessor nach Anspruch 2, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, das Audio-Spektrogramm als Eingabe an das eine oder die mehreren neuronalen Netze bereitzustellen, wobei das eine oder die mehreren neuronalen Netze eine Audiomaske erzeugen, die dem in dem einen oder den mehreren Sprachsignalen bestimmten Rauschsignal entspricht.
  4. Prozessor nach Anspruch 3, wobei das eine oder die mehreren neuronalen Netze zwei parallele Pfade zum Bestimmen von Mustern in dem Audio-Spektrogramm beinhalten, wobei die zwei parallelen Pfade einen ersten Pfad mit einer Abfolge von Faltungsschichten und einen zweiten Pfad mit einer oder mehreren Schichten aus wiederkehrenden Gating-Einheiten (GRU) beinhalten.
  5. Prozessor nach Anspruch 4, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, die durch die zwei parallelen Pfade bestimmten Muster zu verketten und diese verketteten Muster unter Verwendung einer Abfolge von GRU-Schichten zu verarbeiten, um wichtige Rauschmuster in dem einen oder den mehreren Sprachsignalen zur Verwendung beim Erzeugen der Audiomaske zu identifizieren.
  6. Prozessor nach Anspruch 5, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, die Audiomaske umzukehren und die umgekehrte Audiomaske auf das Audio-Spektrogramm anzuwenden, um ein Ausgangsaudiosignal zu erzeugen, bei dem das Rauschsignal aus dem einen oder den mehreren Sprachsignalen entfernt wurde.
  7. System, umfassend: einen oder mehrere Prozessoren zur Verwendung eines oder mehrerer neuronaler Netze, um ein Rauschsignal in einem oder mehreren Sprachsignalen zu bestimmen.
  8. System nach Anspruch 7, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, ein Audio-Spektrogramm zu erzeugen, das einem oder mehreren Merkmalen entspricht, die aus dem einen oder den mehreren Sprachsignalen extrahiert wurden.
  9. System nach Anspruch 8, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, das Audio-Spektrogramm als Eingabe an das eine oder die mehreren neuronalen Netze bereitzustellen, wobei das eine oder die mehreren neuronalen Netze eine Audiomaske erzeugen, die dem in dem einen oder den mehreren Sprachsignalen bestimmten Rauschsignal entspricht.
  10. System nach Anspruch 9, wobei das eine oder die mehreren neuronalen Netze zwei parallele Pfade zum Bestimmen von Mustern in dem Audio-Spektrogramm beinhalten, wobei die zwei parallelen Pfade einen ersten Pfad mit einer Abfolge von Faltungsschichten und einen zweiten Pfad mit einer Schicht aus wiederkehrenden Gating-Einheiten (GRU) beinhalten.
  11. System nach Anspruch 10, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, die durch die zwei parallelen Pfade bestimmten Muster zu verketten und diese verketteten Muster unter Verwendung einer Abfolge von GRU-Schichten zu verarbeiten, um wichtige Rauschmuster in dem einen oder den mehreren Sprachsignalen zur Verwendung beim Erzeugen der Audiomaske zu identifizieren.
  12. System nach Anspruch 11, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, die Audiomaske umzukehren und die umgekehrte Audiomaske auf das Audio-Spektrogramm anzuwenden, um ein Ausgangsaudiosignal zu erzeugen, bei dem das Rauschsignal aus dem einen oder den mehreren Sprachsignalen entfernt wurde.
  13. Verfahren, umfassend: Verwenden eines oder mehrerer neuronaler Netze, um ein Rauschsignal in einem oder mehreren Sprachsignalen zu bestimmen.
  14. Verfahren nach Anspruch 13, ferner umfassend: Erzeugen eines Audio-Spektrogramms, das einem oder mehreren Merkmalen entspricht, die aus dem einen oder den mehreren Sprachsignalen extrahiert wurden.
  15. Verfahren nach Anspruch 14, ferner umfassend: Bereitstellen des Audio-Spektrogramms als Eingabe an das eine oder die mehreren neuronalen Netze, wobei das eine oder die mehreren neuronalen Netze eine Audiomaske erzeugen, die dem in dem einen oder den mehreren Sprachsignalen bestimmten Rauschsignal entspricht.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das eine oder die mehreren neuronalen Netze zwei parallele Pfade zum Bestimmen von Mustern in dem Audio-Spektrogramm beinhalten, wobei die zwei parallelen Pfade einen ersten Pfad mit einer Abfolge von Faltungsschichten und einen zweiten Pfad mit einer Schicht aus wiederkehrenden Gating-Einheiten (GRU) beinhalten.
  17. Verfahren nach Anspruch 16, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, die durch die zwei parallelen Pfade bestimmten Muster zu verketten und diese verketteten Muster unter Verwendung einer Abfolge von GRU-Schichten zu verarbeiten, um wichtige Rauschmuster in dem einen oder den mehreren Sprachsignalen zur Verwendung beim Erzeugen der Audiomaske zu identifizieren.
  18. Verfahren nach Anspruch 17, ferner umfassend: Umkehren der Audiomaske und Anwenden der umgekehrten Audiomaske auf das Audio-Spektrogramm, um ein Ausgangsaudiosignal zu erzeugen, bei dem das Rauschsignal aus dem einen oder den mehreren Sprachsignalen entfernt wurde.
  19. Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren mindestens veranlassen zum: Verwenden eines oder mehrerer neuronaler Netze, um ein Rauschsignal in einem oder mehreren Sprachsignalen zu bestimmen.
  20. Maschinenlesbares Medium nach Anspruch 19, wobei die Anweisungen bei Ausführung den einen oder die mehreren Prozessoren ferner veranlassen zum: Erzeugen eines Audio-Spektrogramms, das einem oder mehreren Merkmalen entspricht, die aus dem einen oder den mehreren Sprachsignalen extrahiert wurden.
  21. Maschinenlesbares Medium nach Anspruch 20, wobei die Anweisungen bei Ausführung den einen oder die mehreren Prozessoren ferner veranlassen zum: Bereitstellen des Audio-Spektrogramms als Eingabe an das eine oder die mehreren neuronalen Netze, wobei das eine oder die mehreren neuronalen Netze eine Audiomaske erzeugen, die dem in dem einen oder den mehreren Sprachsignalen bestimmten Rauschsignal entspricht.
  22. Maschinenlesbares Medium nach Anspruch 21, wobei das eine oder die mehreren neuronalen Netze zwei parallele Pfade zum Bestimmen von Mustern in dem Audio-Spektrogramm beinhalten, wobei die zwei parallelen Pfade einen ersten Pfad mit einer Abfolge von Faltungsschichten und einen zweiten Pfad mit einer Schicht aus wiederkehrenden Gating-Einheiten (GRU) beinhalten.
  23. Maschinenlesbares Medium nach Anspruch 22, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, die durch die zwei parallelen Pfade bestimmten Muster zu verketten und diese verketteten Muster unter Verwendung einer Abfolge von GRU-Schichten zu verarbeiten, um wichtige Rauschmuster in dem einen oder den mehreren Sprachsignalen zur Verwendung beim Erzeugen der Audiomaske zu identifizieren.
  24. Maschinenlesbares Medium nach Anspruch 23, wobei die Anweisungen dann, wenn sie von dem einem oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren ferner veranlassen zum: Umkehren der Audiomaske und Anwenden der umgekehrten Audiomaske auf das Audio-Spektrogramm, um ein Ausgangsaudiosignal zu erzeugen, bei dem das Rauschsignal aus dem einen oder den mehreren Sprachsignalen entfernt wurde.
  25. Audioentrauschungssystem, umfassend: einen oder mehrere Prozessoren zur Verwendung eines oder mehrerer neuronaler Netze, um ein Rauschsignal in einem oder mehreren Sprachsignalen zu bestimmen; und einen Speicher zum Speichern von Netzparametern für das eine oder die mehreren neuronalen Netze.
  26. Audioentrauschungssystem nach Anspruch 25, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, ein Audio-Spektrogramm zu erzeugen, das einem oder mehreren Merkmalen entspricht, die aus dem einen oder den mehreren Sprachsignalen extrahiert wurden.
  27. Audioentrauschungssystem nach Anspruch 26, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, das Audio-Spektrogramm als Eingabe an das eine oder die mehreren neuronalen Netze bereitzustellen, wobei das eine oder die mehreren neuronalen Netze eine Audiomaske erzeugen, die dem in dem einen oder den mehreren Sprachsignalen bestimmten Rauschsignal entspricht.
  28. Audioentrauschungssystem nach Anspruch 27, wobei das eine oder die mehreren neuronalen Netze zwei parallele Pfade zum Bestimmen von Mustern in dem Audio-Spektrogramm beinhalten, wobei die zwei parallelen Pfade einen ersten Pfad mit einer Abfolge von Faltungsschichten und einen zweiten Pfad mit einer Schicht aus wiederkehrenden Gating-Einheiten (GRU) beinhalten.
  29. Audioentrauschungssystem nach Anspruch 28, wobei die eine oder mehreren Schaltungen ferner dazu bestimmt sind, die durch die zwei parallelen Pfade bestimmten Muster zu verketten und diese verketteten Muster unter Verwendung einer Abfolge von GRU-Schichten zu verarbeiten, um wichtige Rauschmuster in dem einen oder den mehreren Sprachsignalen zur Verwendung beim Erzeugen der Audiomaske zu identifizieren.
  30. Audioentrauschungssystem nach Anspruch 29, wobei der eine oder die mehreren Prozessoren ferner dazu bestimmt sind, die Audiomaske umzukehren und die umgekehrte Audiomaske auf das Audio-Spektrogramm anzuwenden, um ein Ausgangsaudiosignal zu erzeugen, bei dem das Rauschsignal aus dem einen oder den mehreren Sprachsignalen entfernt wurde.
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