DE102020135126A1 - Dreidimensionale speichervorrichtung und verfahren - Google Patents

Dreidimensionale speichervorrichtung und verfahren Download PDF

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Chia Yu Ling
Chung-Te Lin
Katherine H. Chiang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einer Ausführungsform weist eine Vorrichtung auf: ein Paar von Dielektrikumschichten; eine Wortleitung zwischen den Dielektrikumschichten, wobei Seitenwände der Dielektrikumschichten von einer Seitenwand der Wortleitung ausgespart sind; einen Tunnelstreifen auf einer oberen Oberfläche der Wortleitung, der Seitenwand der Wortleitung, einer unteren Oberfläche der Wortleitung, und den Seitenwänden der Dielektrikumschichten; einen Halbleiterstreifen auf dem Tunnelstreifen; eine Bitleitung, die eine Seitenwand des Halbleiterstreifens berührt; und eine Sourceleitung, die die Seitenwand des Halbleiterstreifens berührt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/031.114 , eingereicht am 28. Mai 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Geräte einschließlich Funkgeräte, Fernseher, Mobiltelefone und persönliche Rechenvorrichtungen als Beispiele verwendet. Halbleiterspeicher weisen zwei Hauptkategorien auf. Eine sind flüchtige Speicher; die andere sind nichtflüchtige Speicher. Flüchtige Speicher umfassen einen Direktzugriffsspeicher (RAM, Random Access Memory), welcher weiter in zwei Unterkategorien aufgeteilt werden kann, einen statischen Direktzugriffsspeicher (SRAM) und einen dynamischen Direktzugriffsspeicher (DRAM). Sowohl der SRAM als auch der DRAM sind flüchtig, da sie die Informationen verlieren werden, die sie speichern, wenn sie nicht bestromt werden.
  • Andererseits können nichtflüchtige Speicher Daten beibehalten, die auf diesen gespeichert sind. Eine Art von nichtflüchtigem Halbleiterspeicher ist ein ferroelektrischer Direktzugriffsspeicher (FeRAM). Vorteile des FeRAM umfassen seine schnelle Schreib-/Lesegeschwindigkeit und seine geringe Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Blockdiagramm eines Direktzugriffsspeichers.
    • 2A und 2B sind verschiedene Ansichten einer Speicheranordnung.
    • 3 bis 11D sind verschiedene Ansichten von Zwischenstufen bei der Herstellung einer Speicheranordnung gemäß einigen Ausführungsformen.
    • 14 bis 17C sind verschiedene Ansichten von Zwischenstufen bei der Herstellung einer Speicheranordnung 52 gemäß einigen anderen Ausführungsformen.
    • 18A bis 18C sind verschiedene Ansichten einer Speicheranordnung gemäß einigen anderen Ausführungsformen.
    • 19 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Zeichnungen dargestellt verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen sind dreidimensionale Speicheranordnungen aus Dünnfilmtransistoren (TFTs, Thin Film Transistors) gebildet, die dreidimensionale Kanalregionen aufweisen. Solche Kanalregionen können durch Bilden von Wortleitungen zwischen Dielektrikumschichten und Aussparen der Seitenwände der Dielektrikumschichten von den Seitenwänden der Wortleitungen gebildet werden. Filmstapel für die TFTs werden dann entlang der Seitenwände der Wortleitungen und entlang der oberen und unteren Oberflächen der Wortleitungen, die durch das Aussparen freigelegt werden, abgeschieden. Bit- und Sourceleitungen werden in Kontakt mit den Filmstapeln für die TFTs gebildet, wodurch das Bilden der TFTs abgeschlossen wird. Das Bilden der TFTs mit dreidimensionalen Kanalregionen kann ermöglichen, dass das Leistungsvermögen der TFTs verbessert wird.
  • 1 ist ein Blockdiagramm eines Direktzugriffsspeichers 50. Der Direktzugriffsspeicher 50 weist eine Speicheranordnung 52, einen Zeilendekoder 54 und einen Spaltendekoder 56 auf. Die Speicheranordnung 52, der Zeilendekoder 54 und der Spaltendekoder 56 können jeweils Teil eines selben Halbleiterdies sein oder können Teile von unterschiedlichen Halbleiterdies sein. Zum Beispiel kann die Speicheranordnung 52 Teil eines ersten Halbleiterdies sein, während der Zeilendekoder 54 und der Spaltendekoder 56 Teile eines zweiten Halbleiterdies sein können.
  • Die Speicheranordnung 52 weist Speicherzellen 58, Wortleitungen 62, Bitleitungen 64B und Sourceleitungen 64S auf. Die Speicherzellen 58 sind in Zeilen und Spalten angeordnet. Die Wortleitungen 62, die Bitleitungen 64B und die Sourceleitungen 64S sind elektrisch mit den Speicherzellen 58 verbunden. Die Wortleitungen 62 sind leitfähige Leitungen, die sich entlang der Zeilen der Speicherzellen 58 erstrecken. Die Bitleitungen 64B und die Sourceleitungen 64S sind leitfähige Leitungen, die sich entlang der Spalten der Speicherzellen 58 erstrecken.
  • Der Zeilendekoder 54 kann z. B. ein statischer CMOS-Dekoder, ein Pseudo-NMOS-Dekoder oder dergleichen sein. Während dem Betrieb wählt der Zeilendekoder 54 gewünschte Speicherzellen 58 in einer Zeile der Speicheranordnung 52 durch Aktivieren der Wortleitung 62 für die Zeile aus. Der Spaltendekoder 56 kann z. B. ein statischer CMOS-Dekoder, ein Pseudo-NMOS-Dekoder oder dergleichen sein und kann Schreibtreiber, Abtastverstärker, Kombinationen davon oder dergleichen aufweisen. Während dem Betrieb wählt der Spaltendekoder 56 die gewünschten Speicherzellen 58 aus Spalten der Speicheranordnung 52 in der ausgewählten Zeile aus und liest Daten aus den ausgewählten Speicherzellen 58 oder schreibt Daten in diese mit den Bitleitungen 64B und den Sourceleitungen 64S.
  • 2A und 2B sind verschiedene Ansichten einer Speicheranordnung 52. 2A ist ein Schaltungsdiagramm der Speicheranordnung 52. 2B ist eine dreidimensionale Ansicht eines Abschnitts der Speicheranordnung 52 und ist in Verbindung mit 2A beschrieben. Jede Speicherzelle 58 der Speicheranordnung 52 ist eine Flash-Speicherzelle, die einen programmierbaren TFT aufweist.
  • 2A und 2B veranschaulichen drei senkrechte Richtungen D1, D2 und D3, auf welche sich die darauffolgenden FIG. zugunsten einer deutlichen Veranschaulichung beziehen. Die erste Richtung D1 ist parallel zu einer Hauptfläche eines darunterliegenden Substrats. Die zweite Richtung D2 ist senkrecht zu der ersten Richtung D1 und ist parallel zu der Hauptfläche des darunterliegenden Substrats. Die dritte Richtung D3 ist senkrecht zu der ersten Richtung D1, der zweiten Richtung D2 und der Hauptfläche des darunterliegenden Substrats.
  • In einigen Ausführungsformen ist die Speicheranordnung 52 eine Flash-Speicheranordnung, wie etwa eine NOR-Flash-Speicheranordnung. In einigen Ausführungsformen ist die Speicheranordnung 52 eine andere Art von nichtflüchtiger Speicheranordnung, wie etwa eine magnetoresistive Direktzugriffsspeicheranordnung (MRAM-Anordnung), eine resistive Direktzugriffsspeicheranordnung (RRAM-Anordnung) oder dergleichen. Jede der Speicherzellen 58 ist eine Flash-Speicherzelle, die einen TFT 68 aufweist. Das Gate jedes TFT 68 ist elektrisch mit einer jeweiligen Wortleitung 62 verbunden, eine erste Source-/Drain-Region jedes TFT 68 ist elektrisch mit einer jeweiligen Bitleitung 64B verbunden, und eine zweite Source-/Drain-Region jedes TFT 68 ist elektrisch mit einer jeweiligen Sourceleitung 64S verbunden (welche jeweils elektrisch mit Masse verbunden sind). Die Speicherzellen 58 in einer selben Zeile der Speicheranordnung 52 teilen sich eine gemeinsame Wortleitung 62, während sich die Speicherzellen in einer selben Spalte der Speicheranordnung 52 eine gemeinsame Bitleitung 64B und eine gemeinsame Sourceleitung 64S teilen.
  • Die Speicheranordnung 52 weist mehrere horizontal angeordnete leitfähige Leitungen (z. B. die Wortleitungen 62) auf, wobei jede der Wortleitungen 62 zwischen Dielektrikumschichten 72 angeordnet ist. Die Wortleitungen 62 erstrecken sich in der ersten Richtung D1. Die Wortleitungen 62 können eine Treppenanordnung aufweisen, so dass die unteren Wortleitungen 62 länger als die oberen Wortleitungen 62 sind und sich an Endpunkten von diesen vorbei erstrecken. Zum Beispiel sind in 2B mehrere gestapelte Schichten der Wortleitungen 62 veranschaulicht, wobei die obersten Wortleitungen 62T die kürzesten Leitungen sind und die untersten Wortleitungen 62B die längsten Leitungen sind. Jeweilige Längen der Wortleitungen 62 nehmen in einer Richtung zu, die sich zu dem darunterliegenden Substrat hin erstreckt. Dadurch kann auf einen Abschnitt jeder Wortleitung 62 von oberhalb der Speicheranordnung 52 zugegriffen werden, so dass leitfähige Kontakte an einem freigelegten Abschnitt jeder Wortleitung 62 gebildet werden können.
  • Die Bitleitungen 64B und die Sourceleitungen 64S sind vertikal angeordnete leitfähige Leitungen. Die Bitleitungen 64B und die Sourceleitungen 64S erstrecken sich in der dritten Richtung D3. Eine Isolationsregion 74 ist zwischen benachbarten der Bitleitungen 64B und der Sourceleitungen 64S angeordnet und isoliert diese. Die Grenzen jeder Speicherzelle 58 sind durch Paare der Bitleitungen 64B und der Sourceleitungen 64S zusammen mit einer schneidenden Wortleitung 62 definiert. Eine Isolationsregion 76 ist zwischen benachbarten TFTs 68 (z. B. benachbarten Paaren der Bitleitungen 64B und der Sourceleitungen 64S) angeordnet und isoliert diese. Wenngleich die 2A und 2B eine konkrete Platzierung der Bitleitungen 64B bezüglich der Sourceleitungen 64S veranschaulichen, sei darauf hingewiesen, dass die Platzierung der Bitleitungen 64B und der Sourceleitungen 64S in anderen Ausführungsformen umgekehrt werden kann.
  • Die Speicheranordnung 52 weist ferner Halbleiterstreifen 82 und Tunnelstreifen 84 auf. Die Tunnelstreifen 84 berühren die Wortleitungen 62. Die Halbleiterstreifen 82 sind zwischen den Tunnelstreifen 84 und den Bitleitungen 64B, den Sourceleitungen 64S und den Isolationsregionen 74 angeordnet.
  • Die Halbleiterstreifen 82 stellen Kanalregionen für die TFTs 68 der Speicherzellen 58 bereit und können auch als Kanalschichten bezeichnet werden. Wenn zum Beispiel eine geeignete Spannung (die z. B. höher als eine jeweilige Schwellenspannung eines entsprechenden TFT 68 ist) durch eine entsprechende Wortleitung 62 angelegt wird, kann ein Abschnitt eines Halbleiterstreifens 82, der die Wortleitung 62 schneidet, erlauben, dass Strom von einer Bitleitung 64B zu einer entsprechenden Sourceleitung 64S (z. B. in der ersten Richtung D1) fließt. In 2B berührt jeder Halbleiterstreifen 82 eine Oberfläche jeder entsprechenden Wortleitung 62, wodurch planare Kanalregionen für die TFTs 68 bereitgestellt werden. Wie nachstehend ausführlicher erläutert wird, sind gemäß verschiedenen Ausführungsformen die Halbleiterstreifen 82 gebildet, um mehrere Oberflächen der entsprechenden Wortleitungen 62 zu berühren, wodurch dreidimensionale Kanalregionen für die TFTs 68 bereitgestellt werden.
  • Die Tunnelstreifen 84 können in einer von zwei unterschiedlichen Richtungen durch Anlegen einer geeigneten Spannung über den Tunnelstreifen 84 polarisiert werden und können auch als Datenspeicherschichten bezeichnet werden. Je nach einer Polarisierungsrichtung eines konkreten Abschnitts eines Tunnelstreifens 84 variiert eine Schwellenspannung eines entsprechenden TFT 68 und kann ein digitaler Wert (z. B. 0 oder 1) gespeichert werden. Wenn zum Beispiel ein Abschnitt eines Tunnelstreifens 84 eine erste elektrische Polarisierungsrichtung aufweist, kann der entsprechende TFT 68 eine relativ geringe Schwellenspannung aufweisen, und wenn der Abschnitt des Tunnelstreifens 84 eine zweite elektrische Polarisierungsrichtung aufweist, kann der entsprechende TFT 68 eine relativ hohe Schwellenspannung aufweisen. Die Differenz zwischen den beiden Schwellenspannungen kann als die Schwellenspannungsverschiebung bezeichnet werden. Eine größere Schwellenspannungsverschiebung macht es einfacher (z. B. weniger fehleranfällig), den digitalen Wert zu lesen, der in der entsprechenden Speicherzelle 58 gespeichert ist. In einigen Ausführungsformen sind die Tunnelstreifen 84 aus einem high-k-ferroelektrischen Material gebildet, und somit kann die Speicheranordnung 52 auch als eine ferroelektrische Direktzugriffsspeicheranordnung (FeRAM-Anordnung) bezeichnet werden.
  • Um eine Schreiboperation auf einer konkreten Speicherzelle 58 durchzuführen, wird eine Schreibspannung über einem Abschnitt des Tunnelstreifens 84 entsprechend der Speicherzelle 58 angelegt. Die Schreibspannung kann zum Beispiel durch Anlegen von geeigneten Spannungen an der Wortleitung 62, der Bitleitung 64B und der Sourceleitung 64S entsprechend der Speicherzelle 58 angelegt werden. Durch Anlegen der Schreibspannung über dem Abschnitt des Tunnelstreifens 84 kann eine Polarisierungsrichtung des Abschnitts des Tunnelstreifens 84 geändert werden. Folglich kann die entsprechende Schwellenspannung des entsprechenden TFT 68 von einer niedrigen Schwellenspannung auf eine hohe Schwellenspannung (oder umgekehrt) gewechselt werden, so dass ein digitaler Wert in der Speicherzelle 58 gespeichert werden kann. Da sich die Wortleitungen 62 und die Bitleitungen 64B in der Speicheranordnung 52 schneiden, können einzelne Speicherzellen 58 ausgewählt und beschrieben werden.
  • Um eine Leseoperation auf einer konkreten Speicherzelle 58 durchzuführen, wird eine Lesespannung (eine Spannung zwischen der niedrigen und der hohen Schwellenspannung) an der Wortleitung 62 entsprechend der Speicherzelle 58 angelegt. Je nach der Polarisierungsrichtung des entsprechenden Abschnitts des Tunnelstreifens 84 kann der TFT 68 der Speicherzelle 58 eingeschaltet werden oder nicht. Folglich kann die Bitleitung 64B durch die Sourceleitung 64S entladen werden oder nicht (z. B. gegen Masse), so dass der digitale Wert, der in der Speicherzelle 58 gespeichert ist, bestimmt werden kann. Da sich die Wortleitungen 62 und die Bitleitungen 64B in der Speicheranordnung 52 schneiden, können einzelne Speicherzellen 58 ausgewählt werden und kann aus diesen gelesen werden.
  • 3 bis 11D sind verschiedene Ansichten von Zwischenstufen bei der Herstellung einer Speicheranordnung 52 gemäß einigen Ausführungsformen. 3, 4, 5, 6, 7A, 8A, 9A, 10 und 11A sind dreidimensionale Ansichten. 7B, 8B und 9B sind Querschnittsansichten, die jeweils entlang der Referenzquerschnitte B-B in den 7A, 8A und 9A gezeigt sind. 11B, 11C und 11D sind Querschnittsansichten, die jeweils entlang der Referenzquerschnitte B-B, C-C und D-D in 11A gezeigt sind. Es ist ein Abschnitt der Speicheranordnung 52 veranschaulicht. Einige Merkmale, wie etwa die Treppenanordnung der Wortleitungen (vgl. 2B), sind zugunsten einer deutlichen Veranschaulichung nicht gezeigt.
  • In 3 ist ein Substrat 102 bereitgestellt. Das Substrat 102 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat, Semiconductor-On-Insulator substrate) oder dergleichen, sein, welches dotiert (z. B. mit einem p- oder einem n-Dotiermittel) oder undotiert sein kann. Das Substrat 102 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Der Isolator kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht, Buried Oxide layer), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder ein Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 102 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon umfassen. Das Substrat 102 kann ein dielektrisches Material aufweisen. Zum Beispiel kann das Substrat 102 ein dielektrisches Substrat sein oder eine Dielektrikumschicht auf einem Halbleitersubstrat aufweisen. Akzeptable dielektrische Materialien für das Substrat 102 umfassen Oxide, wie etwa Siliziumoxid oder Aluminiumoxid; Nitride, wie etwa Siliziumnitrid; Carbide, wie etwa Siliziumcarbid; dergleichen; oder Kombinationen davon, wie etwa Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid, Siliziumoxycarbonitrid oder dergleichen. In einigen Ausführungsformen ist das Substrat 102 aus Siliziumcarbid gebildet.
  • Ein Mehrfachschichtstapel 104 ist über dem Substrat 102 gebildet. Der Mehrfachschichtstapel 104 weist sich abwechselnde Dielektrikumschichten 106 und Opferschichten 108 auf. Die Dielektrikumschichten 106 sind aus einem ersten dielektrischen Material gebildet, und die Opferschichten 108 sind aus einem zweiten dielektrischen Material gebildet. Die dielektrischen Materialien können jeweils aus den dielektrischen Kandidatenmaterialien des Substrats 102 ausgewählt werden.
  • Der Mehrfachschichtstapel 104 wird in der darauffolgenden Verarbeitung strukturiert werden. Von daher weisen die dielektrischen Materialien der Dielektrikumschichten 106 und der Opferschichten 108 beide eine hohe Ätzselektivität bezüglich des Ätzens des Materials des Substrats 102 auf. Die strukturierten Dielektrikumschichten 106 werden verwendet werden, um darauffolgend gebildete TFTs zu isolieren. Die strukturierten Opferschichten 108 können auch als Dummy-Schichten bezeichnet werden und werden durch Wortleitungen für die TFTs in der darauffolgenden Verarbeitung ersetzt werden. Von daher weist das zweite dielektrische Material der Opferschichten 108 auch eine hohe Ätzselektivität bezüglich des Ätzens des ersten dielektrischen Materials der Dielektrikumschichten 106 auf. In Ausführungsformen, wo das Substrat 102 aus Siliziumcarbid gebildet ist, können die Dielektrikumschichten 106 aus Siliziumoxid gebildet sein und können die Opferschichten 108 aus Siliziumnitrid gebildet sein. Es können auch andere Kombinationen von dielektrischen Materialien verwendet werden, die eine akzeptable Ätzselektivität in Bezug auf einander aufweisen.
  • Jede Schicht des Mehrfachschichtstapels 104 kann durch einen akzeptablen Abscheidungsprozess, wie etwa chemische Dampfabscheidung (CVD, Chemical Vapor Deposition), Atomschichtabscheidung (ALD, Atomic Layer Deposition) oder dergleichen, gebildet werden. Eine Dicke jeder der Schichten kann im Bereich von ungefähr 40 nm bis ungefähr 50 nm liegen. In einigen Ausführungsformen sind die Dielektrikumschichten 106 mit einer anderen Dicke als die Opferschichten 108 gebildet. Zum Beispiel können die Dielektrikumschichten 106 mit einer größeren Dicke als die Opferschichten 108 gebildet werden. In der veranschaulichten Ausführungsform weist der Mehrfachschichtstapel 104 drei Schichten der Dielektrikumschichten 106 und zwei Schichten der Opferschichten 108 auf. Es sei darauf hingewiesen, dass der Mehrfachschichtstapel 104 andere Mengen der Dielektrikumschichten 106 und der Opferschichten 108 aufweisen kann. Der Mehrfachschichtstapel 104 kann eine Gesamthöhe im Bereich von ungefähr 1000 nm bis ungefähr 10000 nm aufweisen.
  • In 4 sind Gräben 110 in dem Mehrfachschichtstapel 104 strukturiert. In der veranschaulichten Ausführungsform erstrecken sich die Gräben 110 durch den Mehrfachschichtstapel 104 und legen das Substrat 102 frei. In einer anderen Ausführungsform erstrecken sich die Gräben 110 durch einige, jedoch nicht alle Schichten des Mehrfachschichtstapels 104. Die Gräben 110 können unter Verwendung von akzeptablen Photolithographie- und Ätztechniken, wie etwa mit einem Ätzprozess, der bezüglich des Mehrfachschichtstapels 104 selektiv ist (z. B. die dielektrischen Materialien der Dielektrikumschichten 106 und der Opferschichten 108 mit einer schnelleren Rate als das Material des Substrats 102 selektiv entfernt), strukturiert werden. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess, wie etwa ein reaktives Ionenätzen (RIE, Reactive Ion Etch), ein Neutralstrahlätzen (NBE, Neutral Beam Etch), dergleichen oder eine Kombination davon sein. Das Ätzen kann anisotrop sein. In Ausführungsformen, wo das Substrat 102 aus Siliziumcarbid gebildet ist, die Dielektrikumschichten 106 aus Siliziumoxid gebildet sind und die Opferschichten 108 aus Siliziumnitrid gebildet sind, können die Gräben 110 durch ein Trockenätzen unter Verwendung eines fluorbasierten Gases (z. B. C4F6), das mit Wasserstoffgas (H2-Gas) oder Sauerstoffgas (O2-Gas) vermischt wird, gebildet werden. Nach der Strukturierung sind jeweilige Abschnitte des Mehrfachschichtstapels 104 zwischen jeweiligen der Gräben 110 angeordnet. Jeder Abschnitt des Mehrfachschichtstapels 104 weist eine Breite W1 in der zweiten Richtung D2 auf, welche im Bereich von ungefähr 100 nm bis ungefähr 120 nm liegen kann. Ferner ist jeder Abschnitt des Mehrfachschichtstapels 104 durch einen Trennungsabstand S1 in der zweiten Richtung D2 beabstandet, welcher im Bereich von ungefähr 75 nm bis ungefähr 85 nm liegen kann.
  • In 5 sind die Opferschichten 108 durch Wortleitungen 112 ersetzt. Die Wortleitungen 112 weisen jeweils eine Hauptschicht auf und können eine oder mehrere zusätzliche Schichten, wie etwa Klebeschichten, Barriereschichten, Diffusionsschichten und dergleichen aufweisen. In einigen Ausführungsformen weisen die Wortleitungen 112 jeweils eine Hauptschicht und eine oder mehrere Klebeschichten auf. Zum Beispiel können sich die Klebeschichten entlang der oberen und unteren Oberflächen der Hauptschichten erstrecken. Die Klebeschichten können aus einem ersten leitfähigen Material gebildet werden, das eine gute Haftung an dem Material der Dielektrikumschichten 106 aufweist, wie etwa ein Metallnitrid, wie etwa Titannitrid, Tantalnitrid, Molybdännitrid, Zirkoniumnitrid, Hafniumnitrid oder dergleichen. Die Hauptschichten können aus einem zweiten leitfähigen Material gebildet werden, das eine gute Haftung an dem Material der Klebeschichten aufweist, wie etwa ein Metall, wie etwa Wolfram, Ruthenium, Molybdän, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Legierungen davon oder dergleichen. Das/die Material(ien) der Wortleitungen 112 kann/können jeweils durch einen akzeptablen Abscheidungsprozess, wie etwa chemische Dampfabscheidung (CVD), Atomschichtabscheidung (ALD) oder dergleichen, gebildet werden.
  • Die Wortleitungen 112 können mehrere leitfähige Merkmale aufweisen, die in unterschiedlichen Prozessen gebildet werden. Zum Beispiel können erste leitfähige Merkmale 112A gebildet werden, um einige Abschnitte der Opferschichten 108 zu ersetzen, und können darauffolgend zweite leitfähige Merkmale 112B gebildet werden, um verbleibende Abschnitte der Opferschichten 108 zu ersetzen. In solchen Ausführungsformen wird ein seitliches Ätzen durchgeführt, um eine erste Untergruppe der Gräben 110 zu erweitern, während eine zweite Untergruppe der Gräben 110 maskiert wird. Insbesondere werden Abschnitte der Seitenwände der Opferschichten 108, die durch die Gräben 110 freigelegt werden, ausgespart, um Seitenwandaussparungen zu bilden. Die Seitenwandaussparungen können durch einen akzeptablen Ätzprozess, wie etwa einen, der bezüglich des Materials der Opferschichten 108 selektiv ist (z. B. das Material der Opferschichten 108 mit einer schnelleren Rate als das/die Material(ien) der Dielektrikumschichten 106 und des Substrats 102 selektiv entfernt), gebildet werden. Das Ätzen kann isotrop sein. In Ausführungsformen, wo das Substrat 102 aus Siliziumcarbid gebildet ist, die Dielektrikumschichten 106 aus Siliziumoxid gebildet sind und die Opferschichten 108 aus Siliziumnitrid gebildet sind, können die Gräben 110 durch ein Nassätzen unter Verwendung von Phosphorsäure (H3PO4) erweitert werden. In einer anderen Ausführungsform kann ein Trockenätzen, das bezüglich des Materials der Opferschichten 108 selektiv ist, verwendet werden. Das/die Material(ien) der Wortleitungen 112 werden dann konformal in den Seitenwandaussparungen abgeschieden, um die ersten leitfähigen Merkmale 112A zu bilden. Es kann ein akzeptabler Ätzprozess, wie etwa ein Trockenätzen (z. B. ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE), dergleichen), ein Nassätzen, dergleichen, oder eine Kombination davon, durchgeführt werden, um überschüssige(s) Material(ien) der Wortleitungen 112 von den Seitenwänden der Dielektrikumschichten 106 und der oberen Oberfläche des Substrats 102 zu entfernen. Das Ätzen kann anisotrop sein. Der zuvor erläuterte Prozess kann dann wiederholt werden, um die zweiten leitfähigen Merkmale 112B zu bilden. Die ersten leitfähigen Merkmale 112A und die zweiten leitfähigen Merkmale 112B werden gemeinsam als Wortleitungen 112 der Speicheranordnung 52 bezeichnet.
  • Es sei darauf hingewiesen, dass die Dielektrikumschichten 106 und die Wortleitungen 112 auf andere Arten gebildet werden können. Zum Beispiel kann anstelle des Bildens des Mehrfachschichtstapels 104 von 3 und des Ersetzens der Opferschichten 108 durch Wortleitungen 112 ein Mehrfachschichtstapel von sich abwechselnden Dielektrikumschichten und leitfähigen Schichten gebildet werden. Der Mehrfachschichtstapel kann mit Gräben zum Bilden der Wortleitungen 112 aus verbleibenden Abschnitten der leitfähigen Schichten strukturiert werden.
  • In 6 sind die Gräben 110 erweitert, um Seitenwandaussparungen 114 zu bilden. Insbesondere werden Abschnitte der Seitenwände der Dielektrikumschichten 106, die durch die Gräben 110 freigelegt werden, ausgespart, um die Seitenwandaussparungen 114 zu bilden. Wenngleich die Seitenwände der Dielektrikumschichten 106 gerade veranschaulicht sind, können die Seitenwände konkav oder konvex sein. Die Seitenwandaussparungen 114 können durch einen akzeptablen Ätzprozess, wie etwa einen, der bezüglich des Materials der Dielektrikumschichten 106 selektiv ist (z. B. das Material der Dielektrikumschichten 106 mit einer schnelleren Rate als die Materialien der Wortleitungen 112 und des Substrats 102 selektiv entfernt), gebildet werden. Das Ätzen kann isotrop sein. In Ausführungsformen, wo das Substrat 102 aus Siliziumcarbid gebildet ist, die Dielektrikumschichten 106 aus Siliziumoxid gebildet sind und die Wortleitungen 112 aus Wolfram gebildet sind, können die Gräben 110 durch ein Nassätzen unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF) erweitert werden. In einer anderen Ausführungsform können die Gräben 110 durch ein Trockenätzen unter Verwendung von Kohlenstofftetrafluorid (CF4) erweitert werden.
  • Nach dem Bilden weisen die Seitenwandaussparungen 114 eine Tiefe D4 auf, die sich an den Seitenwänden der Dielektrikumschichten 106 vorbei erstreckt. Es kann ein zeitlich festgelegter Ätzprozess verwendet werden, um das Ätzen der Seitenwandaussparungen 114 zu stoppen, nachdem die Seitenwandaussparungen 114 eine gewünschte Tiefe D4 in der zweiten Richtung D2 erreichen. Zum Beispiel können die Seitenwandaussparungen 114 mit einer Tiefe D4 im Bereich von ungefähr 30 nm bis ungefähr 40 nm gebildet werden. Das Bilden der Seitenwandaussparungen 114 legt die oberen und unteren Oberflächen der Wortleitungen 112 frei. Wie nachstehend ausführlicher erläutert wird, stellen eine oder mehrere Schichten Kanalregionen bereit und wird Datenspeicher für die darauffolgend gebildeten TFTs in den Seitenwandaussparungen 114 gebildet, wodurch erlaubt wird, dass die Schichten die oberen Oberflächen und die unteren Oberflächen der Wortleitungen 112 berühren. Nachdem die Seitenwandaussparungen 114 gebildet sind, weisen die verbleibenden Abschnitte der Dielektrikumschichten 106 eine Breite W2 in der zweiten Richtung D2 auf, welche im Bereich von ungefähr 20 nm bis ungefähr 40 nm liegen kann, und weisen die Wortleitungen 112 eine Breite W3 in der zweiten Richtung D2 auf, welche im Bereich von ungefähr 100 nm bis ungefähr 120 nm liegen kann. Das Bilden der Seitenwände 114 kann die Breiten der Dielektrikumschichten 106 um ungefähr 60% bis ungefähr 80% verringern. Das Bilden der Seitenwandaussparung 114 mit Abmessungen in den hierin erläuterten Bereichen erlaubt, dass die TFTs mit Kanalregionen mit einer gewünschten Länge gebildet werden. Das Bilden der Seitenwandaussparung 114 mit Abmessungen außerhalb der hierin erläuterten Bereichen erlaubt möglicherweise nicht, dass die TFTs mit Kanalregionen einer gewünschten Länge gebildet werden.
  • In den 7A und 7B sind TFT-Filmstapel in den Gräben 110 und den Seitenwandaussparungen 114 gebildet. Insbesondere sind zwei Tunnelstreifen 122, zwei Halbleiterstreifen 124 und eine Isolationsregion 126 in jedem der Gräben 110 (und ihren entsprechenden Seitenwandaussparungen 114) gebildet. In dieser Ausführungsform sind keine anderen Schichten in den Gräben 110 gebildet. In einer anderen Ausführungsform (die nachstehend ausführlicher erläutert wird) sind zusätzliche Schichten in den Gräben 110 gebildet.
  • Die Tunnelstreifen 122 sind Datenspeicherstreifen, die aus einem akzeptablen Material zum Speichern von digitalen Werten gebildet sind. In einigen Ausführungsformen sind die Tunnelstreifen 122 aus einem high-k-ferroelektrischen Material, wie etwa Hafniumzirkoniumoxid (HfZrO); Zirkoniumoxid (ZrO), Hafniumoxid (HfO), das mit Lanthan (La), Silizium (Si), Aluminium (Al) oder dergleichen dotiert ist; undotiertes Hafniumoxid (HfO); oder dergleichen, gebildet. In einer anderen Ausführungsform (die weiter unten erläutert wird) weisen die Tunnelstreifen 122 ein dielektrisches low-k-Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, oder dergleichen, auf. Das Material der Tunnelstreifen 122 kann durch einen akzeptablen Abscheidungsprozess, wie etwa ALD, CVD, physische Dampfabscheidung (PVD) oder dergleichen gebildet, werden. Die Tunnelstreifen 122 können eine Dicke im Bereich von ungefähr 9 nm bis ungefähr 11 nm aufweisen.
  • Die Halbleiterstreifen 124 sind Kanalstreifen, die aus einem akzeptablen Material zum Bereitstellen von Kanalregionen für die TFTs, wie etwa Indiumgalliumzinkbleioxid (IGZTO), Indiumgalliumzinkoxid (IGZO), Indiumzinnoxid (ITO), Zinkoxid (ZnO), Polysilizium, amorphes Silizium, oder dergleichen, gebildet sind. Das Material der Halbleiterstreifen 124 kann durch einen akzeptablen Abscheidungsprozess, wie etwa ALD, CVD, PVD oder dergleichen, gebildet werden. Die Halbleiterstreifen 124 können eine Dicke im Bereich von ungefähr 9 nm bis ungefähr 11 nm aufweisen.
  • Die Isolationsregionen 126 sind aus einem akzeptablen Material zum Schützen und elektrischen Isolieren der darunterliegenden Halbleiterstreifen 124 und Tunnelstreifen 122 gebildet. Akzeptable dielektrische Materialien umfassen Oxide, wie etwa Siliziumoxid oder Aluminiumoxid; Nitride, wie etwa Siliziumnitrid; Carbide, wie etwa Siliziumcarbid; dergleichen; oder Kombinationen davon, wie etwa Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid, Siliziumoxycarbonitrid oder dergleichen. Das Material der Isolationsregionen 126 kann durch einen akzeptablen Abscheidungsprozess, wie etwa ALD, CVD, fließfähige CVD (FCVD) oder dergleichen, gebildet werden. Die Isolationsregionen 126 können eine Dicke im Bereich von ungefähr 8 nm bis ungefähr 14 nm aufweisen.
  • Die Tunnelstreifen 122, die Halbleiterstreifen 124 und die Isolationsregionen 126 können durch eine Kombination aus Abscheiden, Ätzen und Planarisierung gebildet werden. Zum Beispiel wird eine Tunnelschicht konformal in den Gräben 110 und den Seitenwandaussparungen 114 abgeschieden. Insbesondere erstreckt sich die Tunnelschicht entlang der Seitenwände der Wortleitungen 112, der ausgesparten Seitenwände der Dielektrikumschichten 106 und der oberen und unteren Oberflächen der Wortleitungen 112, die durch die Seitenwandaussparungen 114 freigelegt sind. In einigen Ausführungsformen ist die Tunnelschicht HfZrO, das durch ALD abgeschieden wird. Die Tunnelschicht kann wahlweise anisotrop geätzt werden, um Abschnitte der Tunnelschicht auf den Unterseiten der Gräben 110 zu entfernen, wodurch das Substrat 102 freigelegt wird und die Tunnelstreifen von horizontal benachbarten TFTs getrennt werden. Eine Halbleiterschicht wird dann konformal auf der Tunnelschicht und in den Gräben 110 und den Seitenwandaussparungen 114 abgeschieden. In einigen Ausführungsformen ist die Halbleiterschicht IGZTO, das durch ALD abgeschieden wird. Die Halbleiterschicht kann dann anisotrop geätzt werden, um Abschnitte der Halbleiterschicht auf den Unterseiten der Gräben 110 zu entfernen, wodurch das Substrat 102 freigelegt wird und die Halbleiterstreifen von horizontal benachbarten TFTs getrennt werden. Eine Dielektrikumschicht wird dann konformal auf der Halbleiterschicht und in den verbleibenden Abschnitten der Gräben 110 und der Seitenwandaussparungen 114 abgeschieden. In einigen Ausführungsformen ist die Dielektrikumschicht ein Oxid, wie etwa Siliziumoxid, das durch FCVD abgeschieden wird. Ein Entfernungsprozess wird dann bei den verschiedenen Schichten angewendet, um überschüssige Materialien über der obersten Dielektrikumschicht 106/Wortleitung 112 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen, sein. Die Abschnitte der Tunnelschicht, der Halbleiterschicht und der Dielektrikumschicht, die in den Gräben 110 verbleiben, bilden jeweils die Tunnelstreifen 122, die Halbleiterstreifen 124 und die Isolationsregionen 126. Der Planarisierungsprozess legt die oberste Dielektrikumschicht 106/Wortleitung 112 frei, so dass die oberen Oberflächen der obersten Dielektrikumschicht 106/Wortleitung 112, der Tunnelstreifen 122, der Halbleiterstreifen 124 und der Isolationsregionen 126 koplanar (innerhalb von Prozessvariationen) nach dem Planarisierungsprozess sind.
  • Zumindest die Tunnelstreifen 122 und die Halbleiterstreifen 124 weisen Abschnitte in den Seitenwandaussparungen 114 auf. Die Isolationsregionen 126 können auch Abschnitte in den Seitenwandaussparungen 114 aufweisen. Die Tunnelstreifen 122 und die Halbleiterstreifen 124 erstrecken sich somit entlang der oberen und unteren Oberflächen der Wortleitungen 112, die durch die Seitenwandaussparungen 114 freigelegt sind, wodurch dreidimensionale Kanalregionen 124C (vgl. 8B) für die TFTs bereitgestellt werden. Durch Vergrößern des berührten Bereichs der Wortleitungen 112 können somit die Längen der Kanalregionen 124C für die TFTs vergrößert werden, wodurch das Leistungsvermögen und die Effizienz des TFT im Vergleich zu TFTs mit planaren Kanalregionen verbessert werden. Zum Beispiel können dreidimensionale Kanalregionen ein größeres elektrisches Feld mit geringeren Gate-Spannungen als planare Kanalregionen produzieren. Das Vergrößern des elektrischen Felds in den Kanalregionen kann dabei helfen, die Schreibgeschwindigkeit der Speicheranordnung 52 zu verbessern.
  • In den 8A und 8B sind leitfähige Leitungen 132 in den Isolationsregionen 126 gebildet. Die leitfähigen Leitungen 132 können das Substrat 102 berühren. Wie nachstehend ausführlicher erläutert wird, sind die leitfähigen Leitungen 132 Spalten, die in Bitleitungen und Sourceleitungen für die TFTs unterteilt werden. Die Bitleitungen und die Sourceleitungen agieren auch als Source-/Drain-Regionen der TFTs. Von daher sind die leitfähigen Leitungen 132 in Kontakt mit den Halbleiterstreifen 124 gebildet, so dass die Bitleitungen und die Sourceleitungen an die Kanalregionen 124C angrenzen werden.
  • Als ein Beispiel zum Bilden der leitfähigen Leitungen 132 werden Öffnungen für die leitfähigen Leitungen 132 durch die Isolationsregionen 126 gebildet. Die Öffnungen können mit einem Ätzprozess gebildet werden, der bezüglich der Isolationsregionen 126 selektiv ist (z. B. das Material der Isolationsregionen 126 mit einer schnelleren Rate als die Materialien der Tunnelstreifen 122 und der Halbleiterstreifen 124 selektiv entfernt). Zum Beispiel können die Öffnungen durch die Isolationsregionen 126 durch ein Trockenätzen unter Verwendung von Ammoniakgas (NH3-Gas) und Fluorwasserstoffgas (HF-Gas), welches unter Verwendung einer Ätzmaske 134, die eine Struktur der leitfähigen Leitungen 132 aufweist, durchgeführt wird, gebildet werden. Die Ätzmaske 134 kann ein Fotoresist, eine Hartmaske, Abstandshalter, Kombinationen davon oder dergleichen umfassen, welche unter Verwendung akzeptabler Photolithographie- und Ätztechniken strukturiert werden können. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und eine Hauptschicht werden in den Öffnungen gebildet. Die Auskleidung kann aus einem leitfähigen Material, wie etwa Titan, Titannitrid, Tantal, Tantalnitrid, oder dergleichen, gebildet sein, welches durch einen konformalen Abscheidungsprozess, wie etwa Atomschichtabscheidung (ALD), chemische Dampfabscheidung (CVD), physische Dampfabscheidung (PVD), oder dergleichen, abgeschieden werden kann. In einigen Ausführungsformen kann die Auskleidung eine Adhäsionsschicht aufweisen und kann mindestens ein Abschnitt der Adhäsionsschicht behandelt werden, um eine Diffusionsbarriereschicht zu bilden. Die Hauptschicht kann aus einem leitfähigen Material, wie etwa Wolfram, Kobalt, Ruthenium, Aluminium, Nickel, Kupfer, eine Kupferlegierung, Silber, Gold, oder dergleichen, gebildet sein, welches durch ALD, CVD, PVD oder dergleichen abgeschieden werden kann. In einigen Ausführungsformen weisen die leitfähigen Leitungen 132 eine Auskleidung, die aus Titannitrid gebildet ist, und eine Hauptschicht, die aus Wolfram gebildet ist, auf. Ein Entfernungsprozess wird dann bei den verschiedenen Schichten angewendet, um überschüssige(s) Material(ien) der leitfähigen Leitungen 132 über den Isolationsregionen 126, dem Halbleiterstreifen 124, den Tunnelstreifen 122 und der obersten Dielektrikumschicht 106/Wortleitung 112 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen, sein. Das/die verbleibende(n) Material(ien) bildet/bilden die leitfähigen Leitungen 132 in den Öffnungen. Die Ätzmaske 134 kann während dem Prozess zum Bilden der leitfähigen Leitungen 132 (z. B. durch den Ätzprozess, den Entfernungsprozess, oder dergleichen) entfernt werden oder kann entfernt werden, nachdem die leitfähigen Leitungen 132 gebildet sind, wie etwa durch (einen) akzeptable(n) Aschungs- und/oder Ätzprozess(e).
  • Nachdem die leitfähigen Leitungen 132 gebildet sind, werden einige der Abschnitte der Isolationsregionen 126 außerhalb der Seitenwandaussparungen 114 (vgl. 7A) ersetzt, verbleiben jedoch die Abschnitte der Isolationsregionen 126 in den Seitenwandaussparungen 114. Somit sind Abschnitte 126P der Isolationsregionen 126 zwischen den leitfähigen Leitungen 132 und den entsprechenden Halbleiterstreifen 124 angeordnet. Die Halbleiterstreifen 124 weisen erste Abschnitte (z. B. Abschnitte außerhalb der Seitenwandaussparungen 114) auf, die die leitfähigen Leitungen 132 berühren, und weisen zweite Abschnitte auf (z. B. jene in den Seitenwandaussparungen 114), die von den leitfähigen Leitungen 132 durch die Abschnitte 126P der Isolationsregionen 126 beabstandet sind.
  • In den 9A und 9B sind Isolationsregionen 142 durch die Halbleiterstreifen 124, die Isolationsregionen 126 und die leitfähigen Leitungen 132 gebildet. Die Isolationsregionen 142 unterteilen die Halbleiterstreifen 124 und die leitfähigen Leitungen 132, um die TFTs 68 zu bilden (vgl. 9B). Insbesondere sind die leitfähigen Leitungen 132 unterteilt, um Bitleitungen 144B und Sourceleitungen 144S zu bilden. Wie zuvor erwähnt wurde, agieren die Bitleitungen 144B und die Sourceleitungen 144S als Source-/Drain-Regionen der TFTs 68. Nachdem die Isolationsregionen 142 gebildet sind, weist jeder TFT 68 einen Abschnitt eines Tunnelstreifens 122, einen Abschnitt eines Halbleiterstreifens 124, einer Bitleitung 144B und einer Sourceleitung 144S auf. Die Isolationsregionen 142 erstrecken sich auch in Abschnitte der Wortleitungen 112 und der Tunnelstreifen 122 hinein, unterteilen jedoch nicht die Wortleitungen 112 oder die Tunnelstreifen 122.
  • Als ein Beispiel zum Bilden der Isolationsregionen 142 werden Öffnungen für die Isolationsregionen 142 durch die Halbleiterstreifen 124, die Isolationsregionen 126 und die leitfähigen Leitungen 132 gebildet. Die Öffnungen erstrecken sich auch in Abschnitte der Tunnelstreifen 122 (wie etwa jene Abschnitte, die sich entlang der oberen, unteren und seitlichen Oberflächen der Wortleitungen 112 erstrecken) und Abschnitte der Wortleitungen 112 (wie etwa jene Abschnitte, die unter den entfernten Abschnitten der Tunnelstreifen 122 liegen) hinein. Jede Öffnung unterteilt eine leitfähige Leitung 132 in eine Bitleitung 144B und eine Sourceleitung 144S und unterteilt auch zwei Halbleiterstreifen 124 in vier Halbleiterstreifen 124. Die Öffnungen können mit einem Ätzprozess gebildet werden, der die leitfähigen und dielektrischen Materialien der Schichten der Speicherzelle 52 entfernt. Zum Beispiel können die Öffnungen durch ein Trockenätzen unter Verwendung eines fluorbasierten Gases (z. B. C4F6) und Wasserstoffgases (H2-Gases) oder Sauerstoffgases (O2-Gases), welches unter Verwendung einer Ätzmaske 148, die eine Struktur der Isolationsregionen 142 aufweist, durchgeführt wird, gebildet werden. Die Ätzmaske 148 kann ein Fotoresist, eine Hartmaske, Abstandshalter, Kombinationen davon oder dergleichen umfassen, welche unter Verwendung akzeptabler Photolithographie- und Ätztechniken strukturiert werden können. Die Öffnungen können unter Verwendung akzeptabler Photolithographie- und Ätztechniken gebildet werden. Ein dielektrisches Material wird dann in den Öffnungen gebildet. Das dielektrische Material kann aus Oxiden, wie etwa Siliziumoxid, Nitriden, wie etwa Siliziumnitrid, Carbiden, wie etwa Siliziumcarbid, Kombinationen davon, oder dergleichen, welche durch CVD, ALD, oder dergleichen abgeschieden werden können, gebildet werden. In einigen Ausführungsformen sind die Isolationsregionen 142 aus Siliziumnitrid gebildet. Ein Entfernungsprozess wird dann bei den verschiedenen Schichten angewendet, um überschüssiges dielektrisches Material der Isolationsregionen 142 über den Bitleitungen 144B, den Sourceleitungen 144S, den Isolationsregionen 142, den Isolationsregionen 126, dem Halbleiterstreifen 124, den Tunnelstreifen 122 und der obersten Dielektrikumschicht 106/Wortleitung 112 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen, sein. Das verbleibende dielektrische Material bildet die Isolationsregionen 142 in den Öffnungen. Die Ätzmaske 148 kann während dem Prozess zum Bilden der Isolationsregionen 142 (z. B. durch den Ätzprozess, den Entfernungsprozess, oder dergleichen) entfernt werden oder kann entfernt werden, nachdem die Isolationsregionen 142 gebildet sind, wie etwa durch (einen) akzeptable(n) Aschungs- und/oder Ätzprozess(e).
  • Die Isolationsregionen 142 weisen jeweils eine Breite W4 in der ersten Richtung D1 auf, welche im Bereich von ungefähr 38 nm bis ungefähr 41 nm liegen kann. Die Isolationsregionen 142 können die leitfähigen Leitungen 132 in Bitleitungen 144B und Sourceleitungen 144S mit gleichen oder unterschiedlichen Breiten unterteilen. Die Bitleitungen 144B weisen jeweils eine Breite W5 in der ersten Richtung D1 auf, welche im Bereich von ungefähr 38 nm bis ungefähr 42 nm liegen kann, und die Sourceleitungen 144S weisen jeweils eine Breite W6 in der ersten Richtung D1 auf, welche im Bereich von ungefähr 38 nm bis ungefähr 42 nm liegen kann. Die Breite W4 kann größer als, kleiner als oder gleich groß wie die Breite W6 sein. Die Abschnitte der Isolationsregionen 126 zwischen den Bitleitungen 144B und den Sourceleitungen 144S weisen eine Breite W7 in der ersten Richtung D1 auf, welche im Bereich von ungefähr 90 nm bis ungefähr 110 nm liegen kann. Die Bitleitungen 144B, die Sourceleitungen 144S und die Abschnitte der Isolationsregionen 126 zwischen den Bitleitungen 144B und den Sourceleitungen 144S weisen jeweils eine Breite W8 in der zweiten Richtung D2 auf, welche im Bereich von ungefähr 35 nm bis ungefähr 45 nm liegen kann.
  • In 10 wird ein Zwischenschichtdielektrikum (ILD, Inter-Layer Dielectric) 152 über den Bitleitungen 144B, den Sourceleitungen 144S, den Isolationsregionen 142, den Isolationsregionen 126, dem Halbleiterstreifen 124, den Tunnelstreifen 122 und der obersten Dielektrikumschicht 106/Wortleitung 112 abgeschieden. Das ILD 152 kann aus einem dielektrischen Material gebildet sein und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, plasmaverstärktes CVD (PECVD, Plasma-Enhanced CVD), FCVD oder dergleichen, abgeschieden werden. Dielektrische Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Es können andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet sind. In einigen Ausführungsformen wird eine Ätzstoppschicht zwischen dem ILD 152 und den Bitleitungen 144B, den Sourceleitungen 144S, den Isolationsregionen 142, den Isolationsregionen 126, dem Halbleiterstreifen 124, den Tunnelstreifen 122 und der obersten Dielektrikumschicht 106/Wortleitung 112 gebildet. Die Ätzstoppschicht kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, oder dergleichen, gebildet sein, welches eine hohe Ätzselektivität bezüglich des Ätzens des ILD 152 aufweist. Die Ätzstoppschicht kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, ALD oder dergleichen, gebildet werden.
  • Bitleitungskontakte 154 und Sourceleitungskontakte 156 werden dann sich durch das ILD 152 erstreckend gebildet. Es werden Kontaktöffnungen durch das ILD 152 gebildet. Die Kontaktöffnungen können unter Verwendung akzeptabler Photolithographie- und Ätztechniken gebildet werden. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden dann in den Kontaktöffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Die Auskleidung kann durch einen konformalen Abscheidungsprozess, wie etwa Atomschichtabscheidung (ALD), chemische Dampfabscheidung (CVD), physische Dampfabscheidung (PVD), oder dergleichen abgeschieden werden. In einigen Ausführungsformen kann die Auskleidung eine Adhäsionsschicht aufweisen und kann mindestens ein Abschnitt der Adhäsionsschicht behandelt werden, um eine Diffusionsbarriereschicht zu bilden. Das leitfähige Material kann Wolfram, Kobalt, Ruthenium, Aluminium, Nickel, Kupfer, eine Kupferlegierung, Silber, Gold oder dergleichen sein. Das leitfähige Material kann durch ALD, CVD, PVD oder dergleichen abgeschieden werden. Es kann ein Entfernungsprozess durchgeführt werden, um überschüssiges Material von der oberen Oberfläche des ILD 152 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen, sein. Die verbleibende Auskleidung und das verbleibende leitfähige Material in den Kontaktöffnungen bilden die Bitleitungskontakte 154 und die Sourceleitungskontakte 156. Die Bitleitungskontakte 154 sind physisch und elektrisch mit den Bitleitungen 144B gekoppelt. Die Sourceleitungskontakte 156 sind physisch und elektrisch mit den Sourceleitungen 144S gekoppelt.
  • In den 11A, 11B, 11C und 11D ist eine Interconnect-Struktur 160 über der Zwischenstruktur gebildet. Die Interconnect-Struktur 160 kann z. B. Metallisierungsstrukturen 162 in einem dielektrischen Material 164 (nicht in 11A gezeigt, vgl. 11B, 11C und 11D) aufweisen. Das dielektrische Material 164 kann eine oder mehrere Dielektrikumschichten, wie etwa eine oder mehrere Schichten aus einem dielektrischen low-k-Material (LK-Material) oder einem dielektrischen Material mit extrem niedrigen k-Wert (ELK-Material), aufweisen. Die Metallisierungsstrukturen 162 können Metall-Interconnects (z. B. leitfähige Leitungen, leitfähige Durchkontaktierungen, usw.) sein, die in der einen oder den mehreren Dielektrikumschichten gebildet sind. Die Interconnect-Struktur 160 kann durch einen Damascene-Prozess, wie etwa einen Einzel-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen, gebildet werden. Die Metallisierungsstrukturen 162 der Interconnect-Struktur 160 sind elektrisch mit den Bitleitungen 144B (durch die Bitleitungskontakte 154) und die Sourceleitungen 144S (durch die Sourceleitungskontakte 156) verbunden und verschalten die TFTs 68, um funktionelle Speicher zu bilden.
  • Wie in den 11C und 11D gezeigt ist, sind die Bitleitungen 144B und die Sourceleitungen 144S in einer abwechselnden Struktur gebildet. Das Bilden der Bitleitungen 144B und der Sourceleitungen 144S in einer abwechselnden Struktur hilft dabei, zu verhindern, dass benachbarte Bitleitungen 144B/Sourceleitungen 144S in dem Querschnitt von 11C kurzgeschlossen werden, wenn eine Wortleitung 112 aktiviert wird.
  • 12A, 12B und 12C sind Querschnittsansichten der Speicheranordnungen 52 gemäß verschiedenen Ausführungsformen. 12A, 12B und 12C sind entlang des Referenzquerschnitts C-C in 11A gezeigt. Es sind Wortleitungen 112 mit unterschiedlichen Profilformen gezeigt. Die Profilformen der Wortleitungen 112 können durch die Ätzselektivität zwischen dem Material der Dielektrikumschichten 106 und dem Material der Wortleitungen 112 während dem Ätzprozess, der verwendet wird, um die Seitenwandaussparungen 114 zu bilden (vgl. 6), bestimmt werden.
  • In 12A weisen die Wortleitungen 112 viereckige Profilformen auf. Die Seitenwand jeder Wortleitung 112 bildet einen rechten Winkel θ1 mit der oberen und der unteren Oberfläche der Wortleitung 112. Die Wortleitungen 112 können mit viereckigen Profilformen durch Aussparen der Seitenwände der Dielektrikumschichten mit einem Ätzprozess, der eine hohe Ätzselektivität zwischen den Dielektrikumschichten 106 und den Wortleitungen 112 aufweist, wie etwa einem Ätzprozess, der das Material der Dielektrikumschichten 106 ungefähr 5 bis ungefähr 8 Mal schneller als die Materialien der Wortleitungen 112 selektiv entfernt, gebildet werden.
  • In 12B weisen die Wortleitungen 112 verjüngte Profilformen auf. Die Seitenwand jeder Wortleitung 112 bildet einen stumpfen Winkel 82 mit der oberen und der unteren Oberfläche der Wortleitung 112. Der Winkel 82 ist größer als 90 Grad, wie etwa im Bereich von ungefähr 92 Grad bis ungefähr 98 Grad. Die Wortleitungen 112 können mit verjüngten Profilformen durch Aussparen der Seitenwände der Dielektrikumschichten mit einem Ätzprozess, der eine hohe Ätzselektivität zwischen den Dielektrikumschichten 106 und den Wortleitungen 112 aufweist, wie etwa einem Ätzprozess, der das Material der Dielektrikumschichten 106 ungefähr 5 bis ungefähr 8 Mal schneller als die Materialien der Wortleitungen 112 selektiv entfernt, gebildet werden.
  • In 12C weisen die Wortleitungen 112 aufgeweitete Profilformen auf. Die Seitenwand jeder Wortleitung 112 bildet einen spitzen Winkel θ3 mit der oberen und der unteren Oberfläche der Wortleitung 112. Der Winkel θ3 ist kleiner als 90 Grad, wie etwa im Bereich von ungefähr 85 Grad bis ungefähr 89 Grad. Die Wortleitungen 112 können mit aufgeweiteten Profilformen durch Aussparen der Seitenwände der Dielektrikumschichten mit einem Ätzprozess mit einer hohen Ätzselektivität zwischen den Dielektrikumschichten 106 und den Wortleitungen 112, wie etwa einem Ätzprozess, der das Material der Dielektrikumschichten 106 ungefähr 5 bis ungefähr 8 Mal schneller als die Materialien der Wortleitungen 112 selektiv entfernt, gebildet werden.
  • Die Wortleitungen 112 der 12A, 12B und 12C weisen Formen mit scharfen Ecken auf. Formen mit scharfen Ecken sind jene, die durch einen Bogen gebildet werden, der eine Länge von weniger als ungefähr 3% der Dicke der Wortleitungen 112 aufweist, wie etwa eine Bogenlänge im Bereich von ungefähr 1,2 nm bis ungefähr 1,5 nm. Die Eckformen der Wortleitungen 112 können durch die Rate des seitlichen Ätzens des Ätzprozesses, der verwendet wird, um die Seitenwandaussparungen 114 zu bilden (vgl. 6), bestimmt werden. Die Wortleitungen 112 können mit Formen mit scharfen Ecken durch Aussparen der Dielektrikumschichten 106 mit einem Ätzprozess, der eine Rate des seitlichen Ätzens im Bereich von ungefähr 2 µm/Min. bis ungefähr 2,5 µm/Min. aufweist, gebildet werden.
  • 13A, 13B und 13C sind Querschnittsansichten der Speicheranordnungen 52 gemäß verschiedenen Ausführungsformen. 13A, 13B und 13C sind entlang des Referenzquerschnitts C-C in 11A gezeigt. Die Ausführungsformen, die in den 13A, 13B und 13C gezeigt sind, sind jeweils ähnlich wie die Ausführungsformen, die in den 12A, 12B und 12C gezeigt sind, mit der Ausnahme, dass die Wortleitungen 112 Formen mit abgerundeten Ecken aufweisen. Formen mit abgerundeten Ecken sind jene, die durch einen Bogen gebildet werden, der eine Länge von weniger als ungefähr 3% der Dicke der Wortleitungen 112 aufweist, wie etwa eine Länge im Bereich von ungefähr 1,2 nm bis ungefähr 1,5 nm. Die Wortleitungen 112 können mit Formen mit abgerundeten Ecken durch Aussparen der Dielektrikumschichten 106 mit einem Ätzprozess, der eine Rate des seitlichen Ätzens im Bereich von ungefähr 2 µm/Min. bis ungefähr 2,5 µm/Min. aufweist, gebildet werden.
  • 14 bis 17C sind verschiedene Ansichten von Zwischenstufen bei der Herstellung einer Speicheranordnung 52 gemäß einigen anderen Ausführungsformen. 14, 15, 16A und 17A sind dreidimensionale Ansichten. 16B ist eine Querschnittsansicht, die einen ähnlichen Querschnitt wie 9B zeigt. 17B und 17C sind Querschnittsansichten, die einen ähnlichen Querschnitt wie die 11B und 11C zeigen. Einige Merkmale, wie etwa die Treppenanordnung der Wortleitungen (vgl. 2B), sind zugunsten einer deutlichen Veranschaulichung nicht gezeigt. In dieser Ausführungsform sind Isolationsstreifen zwischen den Tunnelstreifen 122 und den Wortleitungen 112 gebildet, was dabei helfen kann, die parasitäre Kapazität der TFTs zu verringern.
  • In 14 wird eine Struktur gebildet oder erhalten, die ähnlich wie jene ist, die unter Bezugnahme auf 6 beschrieben ist. Eine Isolationsschicht 172 wird dann konformal in den Gräben 110 und den Seitenwandaussparungen 114 abgeschieden. Insbesondere erstreckt sich die Isolationsschicht 172 entlang der Seitenwände der Wortleitungen 112, der ausgesparten Seitenwände der Dielektrikumschichten 106 und der oberen und unteren Oberflächen der Wortleitungen 112, die durch die Seitenwandaussparungen 114 freigelegt sind. Die Isolationsschicht 172 kann aus einem dielektrischen Material gebildet sein. Das dielektrische Material kann aus Oxiden, wie etwa Siliziumoxid, Nitriden, wie etwa Siliziumnitrid, Carbiden, wie etwa Siliziumcarbid, Kombinationen davon, oder dergleichen, welche durch CVD, ALD, oder dergleichen abgeschieden werden können, gebildet werden. In einigen Ausführungsformen ist die Isolationsschicht 172 Siliziumoxid oder Aluminiumoxid, das durch ALD abgeschieden wird. Die Isolationsschicht 172 kann eine Dicke im Bereich von ungefähr 9 nm bis ungefähr 10 nm aufweisen.
  • In 15 ist die Isolationsschicht 172 strukturiert, um Isolationsstreifen 174 zu bilden. Die Isolationsschicht 172 kann mit einem Ätzprozess strukturiert werden, der bezüglich der Isolationsschicht 172 selektiv ist (z. B. das Material der Isolationsschicht 172 mit einer schnelleren Rate als die Materialien der Dielektrikumschichten 106 und der Wortleitungen 112 selektiv entfernt). Zum Beispiel können die Öffnungen durch die Isolationsschicht 172 durch ein Trockenätzen unter Verwendung von Ammoniakgas (NH3-Gas) und Fluorwasserstoffgas (HF-Gas), welches unter Verwendung einer Ätzmaske 176, die eine Struktur der Isolationsstreifen 174 aufweist, durchgeführt wird, gebildet werden. Die Ätzmaske 176 kann ein Fotoresist, eine Hartmaske, Abstandshalter, Kombinationen davon oder dergleichen umfassen, welche unter Verwendung akzeptabler Photolithographie- und Ätztechniken strukturiert werden können. Die Ätzmaske 176 kann während dem Prozess zum Bilden der Isolationsstreifen 174 (z. B. durch den Ätzprozess) entfernt werden oder kann entfernt werden, nachdem die Isolationsstreifen 174 gebildet sind, wie etwa durch (einen) akzeptable(n) Aschungs- und/oder Ätzprozess(e).
  • In den 16A und 16B sind die Tunnelstreifen 122, die Halbleiterstreifen 124, die Isolationsregionen 126, die Isolationsregionen 142, die Bitleitungen 144B und die Sourceleitungen 144S unter Verwendung von ähnlichen Prozessen wie jenen, die unter Bezugnahme auf die 7A bis 9B beschrieben sind, gebildet. Nach dem Bilden berühren die Tunnelstreifen 122 einige Abschnitte der Wortleitungen 112 und berühren die Isolationsstreifen 174 andere Abschnitte der Wortleitungen 112. Mit anderen Worten sind die Tunnelstreifen 122 auf den Isolationsstreifen 174 und Abschnitten der Wortleitungen 112 gebildet. Die Bitleitungen 144B und die Sourceleitungen 144S sind direkt benachbart zu den Isolationsstreifen 174 gebildet. Mit anderen Worten ist jeder Isolationsstreifen 174 zwischen einer Spalte von Wortleitungen 112 und einer jeweiligen einer Bitleitung 144B oder einer Sourceleitung 144S angeordnet. Die Isolationsstreifen 174 erhöhen das Maß an elektrischer Isolation zwischen den Wortleitungen 112 und den Bitleitungen 144B/Sourceleitungen 144S, wodurch die parasitäre Kapazität auf den Kanalregionen 124C der TFTs 68 verringert wird. Das Verringern der parasitären Kapazität der TFTs 68 kann dabei helfen, die Lesegeschwindigkeit der Speicheranordnung 52 zu verbessern.
  • In den 17A und 17B ist eine Interconnect-Struktur 160 über der Zwischenstruktur gebildet. Die Interconnect-Struktur 160 kann unter Verwendung eines ähnlichen Prozesses wie jenem, der unter Bezugnahme auf die 11A, 11B, 11C und 11D beschrieben ist, gebildet werden.
  • 18A bis 18C sind verschiedene Ansichten einer Speicheranordnung 52 gemäß einigen anderen Ausführungsformen. 18A ist eine Querschnittsansicht, die einen ähnlichen Querschnitt wie 9B zeigt. 18B und 18C sind Querschnittsansichten, die einen ähnlichen Querschnitt wie die 11B und 11C zeigen. Einige Merkmale, wie etwa die Treppenanordnung der Wortleitungen (vgl. 2B), sind zugunsten einer deutlichen Veranschaulichung nicht gezeigt. In dieser Ausführungsform weisen die Tunnelstreifen 122 ein dielektrisches low-k-Material auf. Insbesondere weisen die Tunnelstreifen 122 eine Vielzahl von dielektrischen low-k-Schichten 122A, 122B, 122C anstatt einer high-k-ferroelektrischen Schicht auf.
  • Die ersten Dielektrikumschichten 122A sind auf dem Substrat 102 und in Kontakt mit den Seitenwänden der Dielektrikumschichten 106 und der Wortleitungen 112 gebildet. Die zweiten Dielektrikumschichten 122B sind auf den ersten Dielektrikumschichten 122A gebildet. Die dritten Dielektrikumschichten 122C sind auf den zweiten Dielektrikumschichten 122B gebildet. In einigen Ausführungsformen sind die ersten Dielektrikumschichten 122A und die dritten Dielektrikumschichten 122C aus einem ersten dielektrischen Material (z. B. einem Oxid, wie etwa Siliziumoxid) gebildet und sind die zweiten Dielektrikumschichten 122B aus einem anderen, zweiten dielektrischen Material (z. B. einem Nitrid, wie etwa Siliziumnitrid) gebildet. Die ersten Dielektrikumschichten 122A, die zweiten Dielektrikumschichten 122B und die dritten Dielektrikumschichten 122C können durch eine Kombination von Abscheidung, Ätzen und Planarisierung auf eine ähnliche Art wie jene, die zuvor unter Bezugnahme auf die high-k-Tunnelstreifen 122 erläutert wurde, gebildet werden. In einigen Ausführungsformen sind die Dielektrikumschichten 122A, 122B, 122C Schichten für Floating-Gate-Transistoren. Zum Beispiel können die Dielektrikumschichten 122A Sperrschichten sein, können die Dielektrikumschichten 122B Fangschichten sein und können die Dielektrikumschichten 122C Tunnelschichten sein.
  • Die Ausführungsformen der 14 bis 18C sind mit Wortleitungen 112 gezeigt, die viereckige Profilformen und Formen mit scharfen Ecken (ähnlich wie jene, die unter Bezugnahme auf 12A beschrieben sind) aufweisen. Es sei darauf hingewiesen, dass die Ausführungsformen der 14 bis 18C mit Wortleitungen 112 gebildet werden können, die verjüngte Profilformen oder aufgeweitete Profilformen aufweisen, und mit Wortleitungen 112 gebildet sein können, die Formen mit abgerundeten Ecken aufweisen.
  • In den Ausführungsformen, die unter Bezugnahme auf die 3 bis 18C beschrieben sind, ist die Speicheranordnung 52 über einem Substrat 102, wie etwa einem dielektrischen Substrat, gebildet. In einigen Ausführungsformen ist die Speicheranordnung 52 als Teil einer alleinstehenden Vorrichtung (z. B. eines Speicherdies) gebildet, welche mit anderen Vorrichtungen (z. B. einem Logikdie) durch Vorrichtungspacken integriert ist. In einigen Ausführungsformen ist die Speicheranordnung 52 in einer anderen Vorrichtung, wie etwa einem Logikdie, eingebettet. In solchen Ausführungsformen kann das Substrat 102 weggelassen werden oder eine darunterliegende Schicht sein, wie etwa eine darunterliegende Dielektrikumschicht, ein darunterliegendes Halbleitersubstrat oder dergleichen.
  • 19 ist eine Querschnittsansicht einer Halbleitervorrichtung 200 gemäß einigen Ausführungsformen. 19 ist eine vereinfachte Ansicht, und einige Merkmale sind zugunsten einer deutlichen Veranschaulichung weggelassen. Die Halbleitervorrichtung 200 weist eine Logikregion 200L und eine Speicherregion 200M auf. Speichervorrichtungen (z. B. Flash-Speicher) sind in der Speicherregion 200M gebildet und Logikvorrichtungen (z. B. Logikschaltungen) sind in der Logikregion 200L gebildet. Zum Beispiel kann eine Speicheranordnung 52 (vgl. 1) in der Speicherregion 200M gebildet sein und können der Zeilendekoder 54 und der Spaltendekoder 56 (vgl. 1) in der Logikregion 200L gebildet sein. Die Speicherregion 200M kann an einem Rand der Logikregion 200L angeordnet sein oder die Logikregion 200L kann die Speicherregion 200M umgeben.
  • Die Logikregion 200L und die Speicherregion 200M sind über einem selben Halbleitersubstrat 202 gebildet. Das Halbleitersubstrat 202 kann Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Silizium-auf-Isolator-Substrats (SOI-Substrats, Silicon-On-Insulator substrate)-Substrats sein. Das Halbleitersubstrat 202 kann andere Halbleitermaterialien, wie etwa Germanium; ein Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon aufweisen. Es können auch andere Substrate, wie etwa mehrschichtige Substrate oder Gradientsubstrate, verwendet werden.
  • Vorrichtungen 204 werden an der aktiven Oberfläche des Halbleitersubstrats 202 gebildet. Die Vorrichtungen 204 können aktive Vorrichtungen oder passive Vorrichtungen sein. Zum Beispiel können die elektrischen Komponenten Transistoren, Dioden, Kondensatoren, Widerstände oder dergleichen sein, die durch ein beliebiges geeignetes Bildungsverfahren gebildet werden. Die Vorrichtungen 204 sind verschaltet, um die Speichervorrichtungen und Logikvorrichtungen der Halbleitervorrichtung 200 zu bilden.
  • Eine oder mehrere Zwischenschichtdielektrikumsschicht(en) (ILD-Schichten) 206 sind auf dem Halbleitersubstrat 202 gebildet, und elektrisch leitfähige Merkmale, wie etwa Kontaktstecker 208, sind elektrisch mit den Vorrichtungen 204 verbunden. Die ILD-Schicht(en) 206 kann/können aus einem beliebigen geeigneten dielektrischen Material gebildet sein, zum Beispiel einem Oxid, wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), oder dergleichen; Nitrid, wie etwa Siliziumnitrid; oder dergleichen. Die ILD-Schicht(en) kann/können durch einen beliebigen akzeptablen Abscheidungsprozess, wie etwa Spin-Coating, physische Dampfabscheidung (PVD), chemische Dampfabscheidung (CVD), dergleichen, oder eine Kombination davon gebildet werden. Die elektrisch leitfähigen Merkmale in der/den ILD-Schicht(en) können durch einen beliebigen geeigneten Prozess, wie etwa Abscheidung, Damascene (z. B. Einzel-Damascene, Dual-Damascene usw.), dergleichen oder Kombinationen davon, gebildet werden.
  • Eine Interconnect-Struktur 210 ist über dem Halbleitersubstrat 202 gebildet. Die Interconnect-Struktur 210 verschaltet die Vorrichtungen 204 zum Bilden von integrierten Schaltungen in jeder der Logikregion 200L und der Speicherregion 200M. Die Interconnect-Struktur 210 weist mehrere Metallisierungsschichten M1-M5 auf. Wenngleich fünf Metallisierungsschichten veranschaulicht sind, sei darauf hingewiesen, dass mehr oder weniger Metallisierungsschichten enthalten sein können. Jede der Metallisierungsschichten M1-M5 weist Metallisierungsstrukturen in den Dielektrikumschichten auf. Die Metallisierungsstrukturen sind mit den Vorrichtungen 204 des Halbleitersubstrats 202 verbunden und weisen jeweils die Metallleitungen L1-L5 und die Metalldurchkontaktierungen V1-V5 auf, die in einer oder mehreren Zwischenmetalldielektrikumsschichten (IMD-Schichten) gebildet sind. Die Interconnect-Struktur 210 kann durch einen Damascene-Prozess, wie etwa einen Einzel-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen, gebildet werden. In einigen Ausführungsformen sind die Kontaktstecker 208 auch Teil der Metallisierungsstrukturen, wie etwa Teil der untersten Schicht der Metalldurchkontaktierungen Vi.
  • In dieser Ausführungsform ist die Speicheranordnung 52 in der Interconnect-Struktur 210 gebildet. Die Speicheranordnung 52 kann in einer beliebigen der Metallisierungsschichten M1-M5 gebildet werden und ist in einer Zwischenmetallisierungsschicht M4 gebildet veranschaulicht, wenngleich sie auch in unteren Metallisierungsschichten M1-M3 oder einer oberen Metallisierungsschicht M5 gebildet werden kann. Die Speicheranordnung 52 ist elektrisch mit den Vorrichtungen 204 verbunden. In dieser Ausführungsform enthält eine Metallisierungsschicht, die über der Speicheranordnung 52 liegt (z. B. die Metallisierungsschicht M5) Interconnects mit den Bitleitungen 144B und den Sourceleitungen 144S. In einer anderen Ausführungsform enthält eine Metallisierungsschicht, die unter der Speicheranordnung 52 liegt (z. B. die Metallisierungsschicht M3) Interconnects mit den Bitleitungen 144B und den Sourceleitungen 144S.
  • In einigen Ausführungsformen kann die Interconnect-Struktur 210 gebildet werden, indem zunächst die Schichten gebildet werden, die unter der Speicheranordnung 52 liegen, z. B. die Metallisierungsschichten M1-M3. Die Speicheranordnung 52 kann dann auf der Metallisierungsschicht M3 gebildet werden, wobei das Substrat 102 eine Ätzstoppschicht auf dem IMD der Metallisierungsschicht M3 ist. Nach dem Bilden der Speicheranordnung 52 kann der Rest der Metallisierungsschicht M4 gebildet werden, wie etwa durch Abscheiden und Planarisieren des IMD für die Metallisierungsschicht M4 und dann Bilden der Metallleitungen M4 und der Metalldurchkontaktierungen M4. Die Schichten (falls vorhanden), die über der Speicheranordnung 52 liegen, z. B. die Metallisierungsschicht M5, können dann gebildet werden.
  • Ausführungsformen können Vorteile erzielen. Jede Wortleitung 112 kann mit einer finnenartigen Struktur durch seitliches Aussparen der Dielektrikumschichten 106 vor dem Bilden der Filmstapel für die TFTs 68 gebildet werden. Die Wortleitungen 112 mit finnenartigen Strukturen weisen dreidimensionale Kanalregionen 124C auf. Das Bilden der TFTs 68 mit dreidimensionalen Kanalregionen kann ermöglichen, dass das Leistungsvermögen der TFTs 68 verbessert wird. Zum Beispiel können dreidimensionale Kanalregionen größere elektrische Felder mit geringeren Gate-Spannungen als planare Kanalregionen produzieren. Es können somit Flash-Speicheranordnungen gebildet werden, die für Anwendungen geeignet sind, die Speicher mit einem hohen Leistungsvermögen erfordern (z. B. künstliche Intelligenz, Hochleistungsrechnen usw.). Ferner kann das Bilden von Speicheranordnungen mit dreidimensionalen Kanalregionen ermöglichen, dass die durchschnittliche Größe von Vorrichtungen (z. B. TFTs) in den Speicheranordnungen verringert wird, während die Kanalregionen ein ausreichendes Leistungsvermögen beibehalten. Die Dichte von Flash-Speichern kann somit verbessert werden.
  • In einer Ausführungsform umfasst ein Verfahren: Bilden einer Wortleitung zwischen einem Paar Dielektrikumschichten; Aussparen von Seitenwänden der Dielektrikumschichten von einer Seitenwand der Wortleitung, um eine obere Oberfläche und eine untere Oberfläche der Wortleitung freizulegen; Bilden eines Tunnelstreifens auf den Seitenwänden der Dielektrikumschichten und der oberen Oberfläche, der unteren Oberfläche und der Seitenwand der Wortleitung; Bilden eines Halbleiterstreifens auf dem Tunnelstreifen; und Bilden einer Bitleitung und einer Sourceleitung, die den Halbleiterstreifen berühren.
  • In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden eines Grabens in einem Mehrfachschichtstapel, wobei der Mehrfachschichtstapel die Dielektrikumschichten aufweist, wobei das Aussparen der Seitenwände der Dielektrikumschichten den Graben erweitert, um Seitenwandaussparungen zu bilden, wobei sich der Tunnelstreifen und der Halbleiterstreifen jeweils in die Seitenwandaussparungen hinein erstrecken; und Abscheiden einer ersten Isolationsregion in dem Graben und den Seitenwandaussparungen. In einigen Ausführungsformen des Verfahrens umfasst das Bilden der Bitleitung und der Sourceleitung: Ersetzen eines ersten Abschnitts der ersten Isolationsregion außerhalb der Seitenwandaussparungen durch eine leitfähige Leitung, wobei ein zweiter Abschnitt der ersten Isolationsregion in den Seitenwandaussparungen verbleibt; und Bilden einer zweiten Isolationsregion, die die leitfähige Leitung in die Bitleitung und die Sourceleitung unterteilt. In einigen Ausführungsformen des Verfahrens weist der Mehrfachschichtstapel ferner eine Opferschicht zwischen den Dielektrikumschichten auf und umfasst das Bilden der Wortleitung: Ersetzen der Opferschicht durch die Wortleitung. In einigen Ausführungsformen des Verfahrens umfasst das Aussparen der Seitenwände der Dielektrikumschichten Folgendes: Ätzen der Dielektrikumschichten mit einem Ätzprozess, wobei der Ätzprozess ein dielektrisches Material der Dielektrikumschichten mit einer schnelleren Rate entfernt als ein leitfähiges Material der Wortleitung. In einigen Ausführungsformen des Verfahrens verringert der Ätzprozess Breiten der Dielektrikumschichten um 60% bis 80%. In einigen Ausführungsformen des Verfahrens umfasst der Ätzprozess ein Nassätzen, das mit verdünnter Fluorwasserstoffsäure durchgeführt wird, wobei das Nassätzen Seitenwandaussparungen bildet, wobei die Seitenwandaussparungen jeweils eine Tiefe in einem Bereich von 30 nm bis 40 nm aufweisen. In einigen Ausführungsformen des Verfahrens berührt der Tunnelstreifen die Seitenwände der Dielektrikumschichten und die obere Oberfläche, die untere Oberfläche, und die Seitenwand der Wortleitung. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden eines Isolationsstreifens, der die Seitenwände der Dielektrikumschichten und die obere Oberfläche, die untere Oberfläche und die Seitenwand der Wortleitung berührt, wobei der Isolationsstreifen zwischen dem Tunnelstreifen und der Wortleitung angeordnet ist.
  • In einer Ausführungsform weist eine Vorrichtung Folgendes auf: ein Paar Dielektrikumschichten; eine Wortleitung zwischen den Dielektrikumschichten, wobei Seitenwände der Dielektrikumschichten von einer Seitenwand der Wortleitung ausgespart sind; einen Tunnelstreifen auf einer oberen Oberfläche der Wortleitung, der Seitenwand der Wortleitung, einer unteren Oberfläche der Wortleitung, und den Seitenwänden der Dielektrikumschichten; einen Halbleiterstreifen auf dem Tunnelstreifen; eine Bitleitung, die eine Seitenwand des Halbleiterstreifens berührt; und eine Sourceleitung, die die Seitenwand des Halbleiterstreifens berührt.
  • In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: eine Isolationsregion auf dem Halbleiterstreifen, wobei sich die Bitleitung und die Sourceleitung jeweils durch die Isolationsregion hindurch erstrecken, wobei ein erster Abschnitt der Isolationsregion zwischen dem Halbleiterstreifen und jeder der Bitleitung und der Sourceleitung angeordnet ist. In einigen Ausführungsformen der Vorrichtung bildet die Seitenwand der Wortleitung spitze Winkel mit jeder der oberen Oberfläche und der unteren Oberfläche der Wortleitung. In einigen Ausführungsformen der Vorrichtung bildet die Seitenwand der Wortleitung stumpfe Winkel mit jeder der oberen Oberfläche und der unteren Oberfläche der Wortleitung. In einigen Ausführungsformen der Vorrichtung bildet die Seitenwand der Wortleitung rechte Winkel mit jeder der oberen Oberfläche und der unteren Oberfläche der Wortleitung. In einigen Ausführungsformen der Vorrichtung weist die Wortleitung Formen mit scharfen Ecken auf. In einigen Ausführungsformen der Vorrichtung weist die Wortleitung Formen mit abgerundeten Ecken auf.
  • In einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Wortleitung; eine Dielektrikumschicht auf der ersten Wortleitung; eine zweite Wortleitung auf der Dielektrikumschicht; einen Halbleiterstreifen, der einen ersten Abschnitt entlang einer Seitenwand der ersten Wortleitung, einen zweiten Abschnitt entlang einer Seitenwand der Dielektrikumschicht, und einen dritten Abschnitt entlang einer Seitenwand der zweiten Wortleitung aufweist; eine Bitleitung, die den ersten Abschnitt und den dritten Abschnitt des Halbleiterstreifens berührt; und ein Isolationsregion zwischen der Bitleitung und dem zweiten Abschnitt des Halbleiterstreifens.
  • In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: einen Tunnelstreifen zwischen dem Halbleiterstreifen und jeder der ersten Wortleitung und der zweiten Wortleitung, wobei der Tunnelstreifen ein high-k-ferroelektrisches Material aufweist. In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: einen Tunnelstreifen zwischen dem Halbleiterstreifen und jeder der ersten Wortleitung und der zweiten Wortleitung, wobei der Tunnelstreifen ein dielektrisches low-k-Material aufweist. In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: einen Isolationsstreifen zwischen der Bitleitung und jeder der ersten Wortleitung und der zweiten Wortleitung; und einen Tunnelstreifen zwischen dem Isolationsstreifen und dem Halbleiterstreifen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen umrissen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwendet werden kann. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen innerhalb von dem Wesen und Umfang der vorliegenden Offenbarung liegen und verschiedene Änderungen, Ersetzungen und Abänderungen hierin vorgenommen werden können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031114 [0001]

Claims (20)

  1. Verfahren umfassend: Bilden einer Wortleitung zwischen einem Paar von Dielektrikumschichten; Aussparen von Seitenwänden der Dielektrikumschichten von einer Seitenwand der Wortleitung aus, um eine obere Oberfläche und eine untere Oberfläche der Wortleitung freizulegen; Bilden eines Tunnelstreifens auf den Seitenwänden der Dielektrikumschichten und der oberen Oberfläche, der unteren Oberfläche und der Seitenwand der Wortleitung; Bilden eines Halbleiterstreifens auf dem Tunnelstreifen; und Bilden einer Bitleitung und einer Sourceleitung, die den Halbleiterstreifen kontaktieren.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden eines Grabens in einem Mehrfachschichtstapel, wobei der Mehrfachschichtstapel die Dielektrikumschichten aufweist, wobei das Aussparen der Seitenwände der Dielektrikumschichten den Graben erweitert, um Seitenwandaussparungen zu bilden, wobei sich der Tunnelstreifen und der Halbleiterstreifen jeweils in die Seitenwandaussparungen erstrecken; und Abscheiden einer ersten Isolationsregion in dem Graben und den Seitenwandaussparungen.
  3. Verfahren nach Anspruch 2, wobei das Bilden der Bitleitung und der Sourceleitung umfasst: Ersetzen eines ersten Abschnitts der ersten Isolationsregion außerhalb der Seitenwandaussparungen durch eine leitfähige Leitung, wobei ein zweiter Abschnitt der ersten Isolationsregion in den Seitenwandaussparungen verbleibt; und Bilden einer zweiten Isolationsregion, die die leitfähige Leitung in die Bitleitung und die Sourceleitung unterteilt.
  4. Verfahren nach Anspruch 2 oder 3, wobei der Mehrfachschichtstapel ferner eine Opferschicht zwischen den Dielektrikumschichten aufweist, wobei das Bilden der Wortleitung umfasst: Ersetzen der Opferschicht durch die Wortleitung.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussparen der Seitenwände der Dielektrikumschichten umfasst: Ätzen der Dielektrikumschichten durch einen Ätzprozess, wobei der Ätzprozess ein dielektrisches Material der Dielektrikumschichten mit einer schnelleren Rate entfernt als ein leitfähiges Material der Wortleitung.
  6. Verfahren nach Anspruch 5, wobei der Ätzprozess Breiten der Dielektrikumschichten um 60% bis 80% verringert.
  7. Verfahren nach Anspruch 5 oder 6, wobei der Ätzprozess ein Nassätzen umfasst, das mit verdünnter Fluorwasserstoffsäure durchgeführt wird, wobei das Nassätzen Seitenwandaussparungen bildet, wobei die Seitenwandaussparungen jeweils eine Tiefe von 30 nm bis 40 nm aufweisen.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Tunnelstreifen die Seitenwände der Dielektrikumschichten und die obere Oberfläche, die untere Oberfläche und die Seitenwand der Wortleitung kontaktiert.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden eines Isolationsstreifens, der die Seitenwände der Dielektrikumschichten und die obere Oberfläche, die untere Oberfläche und die Seitenwand der Wortleitung kontaktiert, wobei der Isolationsstreifen zwischen dem Tunnelstreifen und der Wortleitung angeordnet ist.
  10. Vorrichtung aufweisend: ein Paar von Dielektrikumschichten; eine Wortleitung zwischen den Dielektrikumschichten, wobei Seitenwände der Dielektrikumschichten von einer Seitenwand der Wortleitung ausgespart sind; einen Tunnelstreifen auf einer oberen Oberfläche der Wortleitung, der Seitenwand der Wortleitung, einer unteren Oberfläche der Wortleitung und den Seitenwänden der Dielektrikumschichten; einen Halbleiterstreifen auf dem Tunnelstreifen; eine Bitleitung, die eine Seitenwand des Halbleiterstreifens kontaktiert; und eine Sourceleitung, die die Seitenwand des Halbleiterstreifens kontaktiert.
  11. Vorrichtung nach Anspruch 10, ferner aufweisend: eine Isolationsregion auf dem Halbleiterstreifen, wobei sich die Bitleitung und die Sourceleitung jeweils durch die Isolationsregion erstrecken, wobei ein erster Abschnitt der Isolationsregion zwischen dem Halbleiterstreifen und jeder der Bitleitung und der Sourceleitung angeordnet ist.
  12. Vorrichtung nach Anspruch 10 oder 11, wobei die Seitenwand der Wortleitung spitze Winkel mit jeder der oberen Oberfläche und der unteren Oberfläche der Wortleitung bildet.
  13. Vorrichtung nach Anspruch 10 oder 11, wobei die Seitenwand der Wortleitung stumpfe Winkel mit jeder der oberen Oberfläche und der unteren Oberfläche der Wortleitung bildet.
  14. Vorrichtung nach Anspruch 10 oder 11, wobei die Seitenwand der Wortleitung rechte Winkel mit jeder der oberen Oberfläche und der unteren Oberfläche der Wortleitung bildet.
  15. Vorrichtung nach einem der Ansprüche 10 bis 14, wobei die Wortleitung Formen mit scharfen Ecken aufweist.
  16. Vorrichtung nach einem der Ansprüche 10 bis 14, wobei die Wortleitung Formen mit abgerundeten Ecken aufweist.
  17. Vorrichtung aufweisend: eine erste Wortleitung; eine Dielektrikumschicht auf der ersten Wortleitung; eine zweite Wortleitung auf der Dielektrikumschicht; einen Halbleiterstreifen, der einen ersten Abschnitt entlang einer Seitenwand der ersten Wortleitung, einen zweiten Abschnitt entlang einer Seitenwand der Dielektrikumschicht und einen dritten Abschnitt entlang einer Seitenwand der zweiten Wortleitung aufweist; eine Bitleitung, die den ersten Abschnitt und den dritten Abschnitt des Halbleiterstreifens kontaktiert; und eine Isolationsregion zwischen der Bitleitung und dem zweiten Abschnitt des Halbleiterstreifens.
  18. Vorrichtung nach Anspruch 17, ferner aufweisend: einen Tunnelstreifen zwischen dem Halbleiterstreifen und jeder der ersten Wortleitung und der zweiten Wortleitung, wobei der Tunnelstreifen ein high-k-ferroelektrisches Material aufweist.
  19. Vorrichtung nach Anspruch 17, ferner aufweisend: einen Tunnelstreifen zwischen dem Halbleiterstreifen und jeder der ersten Wortleitung und der zweiten Wortleitung, wobei der Tunnelstreifen ein low-k-dielektrisches Material enthält.
  20. Vorrichtung nach einem der Ansprüche 17 bis 19, ferner aufweisend: einen Isolationsstreifen zwischen der Bitleitung und jeder der ersten Wortleitung und der zweiten Wortleitung; und einen Tunnelstreifen zwischen dem Isolationsstreifen und dem Halbleiterstreifen.
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