DE102020131432A1 - SOURCE / DRAIN CONTACT STRUCTURE - Google Patents

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drain
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German (de)
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Yi-Bo Liao
Yu-Xuan Huang
Wei Ju Lee
Hou-Yu Chen
Chun-Fu CHENG
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist eine erste Verbindungsstruktur, einen ersten Transistor über der ersten Verbindungsstruktur, einen zweiten Transistor über dem ersten Transistor und eine zweite Verbindungsstruktur über dem zweiten Transistor auf. Der erste Transistor weist erste Nanostrukturen und einen ersten Source-Bereich auf, der an die ersten Nanostrukturen angrenzt. Der zweite Transistor weist zweite Nanostrukturen und einen zweiten Source-Bereich auf, der an die zweiten Nanostrukturen angrenzt. Der erste Source-Bereich ist mit einer ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt und der zweite Source-Bereich ist mit einer zweiten Stromversorgungsschiene in der zweiten Verbindungsstruktur gekoppelt.A semiconductor device according to the present disclosure includes a first interconnection structure, a first transistor over the first interconnection structure, a second transistor over the first transistor, and a second interconnection structure over the second transistor. The first transistor has first nanostructures and a first source region which adjoins the first nanostructures. The second transistor has second nanostructures and a second source region which adjoins the second nanostructures. The first source region is coupled to a first power supply rail in the first connection structure and the second source region is coupled to a second power supply rail in the second connection structure.

Description

PRIORITÄTSDATENPRIORITY DATA

Diese Anmeldung beansprucht die Priorität der am 22. Mai 2020 eingereichten vorläufigen US-Patentanmeldung Nr. 63/028,770 mit dem Titel „SOURCE/DRAIN CONTACT STRUCTURE“ (Aktenzeichen des Anwalts 2020-1124 / 24061.4212PV01), deren gesamte Offenbarung hiermit durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.This application claims priority to U.S. Provisional Patent Application No. 63 / 028,770 entitled “SOURCE / DRAIN CONTACT STRUCTURE” (attorney's file number 2020-1124 / 24061.4212PV01), the entire disclosure of which is hereby incorporated by reference into the present application.

HINTERGRUNDBACKGROUND

Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit - IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei IC-Materialien und Ausführungen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation hat. Mit fortschreitender IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Diese Verkleinerung hat auch die Komplexität der Verarbeitung und Fertigung von ICs erhöht.The semiconductor integrated circuit (IC) industry has grown exponentially. Advances in technology in IC materials and designs have produced generations of ICs, with each generation having smaller and more complex circuits than the previous generation. As IC development has continued, functional density (i.e., the number of interconnected components per chip area) has generally increased, while geometry size (i.e., the smallest component (or line) that can be created using a manufacturing process) has decreased. This downsizing process generally offers advantages in improving production efficiency and lowering associated costs. This downsizing has also increased the complexity of processing and manufacturing ICs.

Mit dem Fortschritt der IC-Technologien in Richtung kleinerer Technologieknoten wurden beispielsweise Multigate-Bauelemente eingeführt, um durch Erhöhung der Gate-Kanal-Kopplung, Verringerung des Stroms im ausgeschalteten Zustand und Verringerung von Kurzkanaleffekten (SCEs - Short-Channel Effects) die Gatesteuerung zu verbessern. Ein Multigate-Bauelement bezieht sich im Allgemeinen auf eine Vorrichtung mit einer Gate-Struktur, oder einem Abschnitt davon, die über mehr als einer Seite eines Kanalbereichs angeordnet ist. Finnen-Feldeffekttransistoren (FinFETs) und Multibrückenkanal- (MBC- bzw. Multi-Bridge-Channel-) Transistoren sind Beispiele für Multigate-Bauelemente, die beliebte und vielversprechende Kandidaten für Anwendungen mit hoher Leistung und geringem Leckstrom geworden sind. Ein FinFET weist einen erhöhten Kanal auf, der auf mehr als einer Seite von einem Gate umschlossen ist (das Gate umschließt zum Beispiel eine Oberseite und Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat aus erstreckt). Ein MBC-Transistor weist eine Gate-Struktur auf, die sich teilweise oder vollständig um einen Kanalbereich erstrecken kann, um auf zwei oder mehr Seiten Zugang zum Kanalbereich bereitzustellen. Da seine Gate-Struktur die Kanalbereiche umgibt, wird ein MBC-Transistor manchmal auch als Transistor mit umlaufendem Gate (Surrounding Gate Transistor bzw. SGT) oder als Gate-Rundum-Transistor (Gate-All-Around- bzw. GAA-Transistor) bezeichnet. Der Kanalbereich eines MBC-Transistors kann aus Nanodrähten, Nanofolien, anderen Nanostrukturen und/oder anderen geeigneten Strukturen ausgebildet sein.For example, with the advancement of IC technologies in the direction of smaller technology nodes, multigate devices were introduced to improve gate control by increasing gate-channel coupling, reducing current when switched off, and reducing short-channel effects (SCEs) . A multigate device generally refers to a device having a gate structure, or a portion thereof, disposed over more than one side of a channel region. Fin field effect transistors (FinFETs) and multi-bridge channel (MBC and multi-bridge channel) transistors are examples of multi-gate devices that have become popular and promising candidates for high power, low leakage current applications. A FinFET has a raised channel that is enclosed by a gate on more than one side (for example, the gate encloses a top and side walls of a “fin” of semiconductor material that extends from a substrate). An MBC transistor has a gate structure that can extend partially or completely around a channel region in order to provide access to the channel region on two or more sides. Since its gate structure surrounds the channel areas, an MBC transistor is sometimes referred to as a surrounding gate transistor (SGT) or a gate-all-around transistor (GAA transistor) . The channel region of an MBC transistor can be formed from nanowires, nanofoils, other nanostructures and / or other suitable structures.

Die Implementierung von Multigate-Transistoren reduziert die Bauelementabmessungen und erhöht die Bauelementpackungsdichte, was eine Herausforderung bei dem Ausbilden der Strom- und Signalführung darstellt. Zwar sind vorhandene Source/Drain-Kontaktstrukturen im Allgemeinen für ihre beabsichtigten Zwecke ausreichend, sind sie jedoch nicht in allen Aspekten zufriedenstellend.The implementation of multigate transistors reduces device dimensions and increases device packaging density, which is a challenge in forming the power and signal routing. While existing source / drain contact structures are generally sufficient for their intended purposes, they are not satisfactory in all aspects.

FigurenlisteFigure list

Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.

  • 1 veranschaulicht ein Flussdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung, die eine rückseitige Stromversorgungsschiene aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 2-10, 11A-17A und 11B-17B veranschaulichen unvollständige Querschnittsansichten eines Werkstücks während eines Herstellungsprozesses gemäß dem Verfahren aus 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 18 veranschaulicht ein Flussdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung, die eine rückseitige Stromversorgungsschiene aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 19-28, 29A-35A und 29B-35B veranschaulichen unvollständige Querschnittsansichten eines Werkstücks während eines Herstellungsprozesses gemäß dem Verfahren aus 18 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 36 veranschaulicht ein Flussdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung, die eine rückseitige Stromversorgungsschiene aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 37-44, 45A-50A und 45B-50B veranschaulichen unvollständige Querschnittsansichten eines Werkstücks während eines Herstellungsprozesses gemäß dem Verfahren aus 36 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 51A und 5B veranschaulichen unvollständige Querschnittsansichten einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 52 veranschaulicht ein Flussdiagramm eines Verfahrens zum Ausbilden einer gemeinsamen Gate-Struktur gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 53-57 veranschaulichen unvollständige Querschnittsansichten eines Werkstücks in verschiedenen Stadien des Verfahrens aus 52 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
The present disclosure is best understood from the following detailed description when read in conjunction with the accompanying figures. It is emphasized that, in accordance with common industry practice, various features are not drawn to scale and are used for illustration purposes only. Indeed, for clarity of discussion, the dimensions of the various features can be arbitrarily enlarged or reduced.
  • 1 FIG. 11 illustrates a flow diagram of a method of forming a semiconductor device having a back power supply rail according to one or more of several aspects of the present disclosure.
  • 2-10 , 11A-17A and 11B-17B FIG. 10 illustrates incomplete cross-sectional views of a workpiece during a manufacturing process according to the method of FIG 1 according to one or more aspects of the present disclosure.
  • 18th FIG. 11 illustrates a flow diagram of a method of forming a semiconductor device having a rear power supply rail, in accordance with one or more aspects of the present disclosure.
  • 19-28 , 29A-35A and 29B-35B FIG. 10 illustrates incomplete cross-sectional views of a workpiece during a manufacturing process according to the method of FIG 18th according to one or more aspects of the present disclosure.
  • 36 FIG. 11 illustrates a flow diagram of a method of forming a semiconductor device having a rear power supply rail, in accordance with one or more aspects of the present disclosure.
  • 37-44 , 45A-50A and 45B-50B FIG. 10 illustrates incomplete cross-sectional views of a workpiece during a manufacturing process according to the method of FIG 36 according to one or more aspects of the present disclosure.
  • 51A and 5B 12 illustrate fragmentary cross-sectional views of a semiconductor device in accordance with one or more aspects of the present disclosure.
  • 52 FIG. 11 illustrates a flow diagram of a method of forming a common gate structure in accordance with one or more aspects of the present disclosure.
  • 53-57 illustrate incomplete cross-sectional views of a workpiece at various stages of the process 52 according to one or more aspects of the present disclosure.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. -beispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.The following disclosure provides many different embodiments or examples for implementing different features of the provided article. In order to simplify the present disclosure, specific examples of components and arrangements are described below. These are of course only examples and are not intended to be limiting. For example, the formation of a first feature over or on a second feature in the following description can include embodiments in which the first and second features are formed in direct contact, and also include embodiments in which additional features are so between the first and the second feature can be formed that the first and the second feature may not be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the sake of simplicity and clarity and does not per se provide any relationship between the various embodiments and / or configurations discussed.

Räumlich relative Begriffe wie „unterhalb“, „unten“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen können vorliegend zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem oder mehreren anderen Elementen bzw. Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.Spatially relative terms such as “below”, “below”, “lower”, “above”, “upper / r / s” and the like can be used in the present case to simplify the description and to relate an element or feature to describe one or more other elements or features as illustrated in the figures. In addition to the orientation shown in the figures, the spatially relative terms are intended to encompass different orientations of the device during use or operation. The object may be oriented differently (rotated 90 degrees or in other orientations) and the spatially relative descriptions used herein may also be interpreted accordingly.

Wenn eine Zahl oder ein Zahlenbereich mit „circa“, „ungefähr“ und dergleichen beschrieben wird, soll der Begriff ferner Zahlen umfassen, die unter Berücksichtigung von Variationen, die während der Fertigung grundsätzlich auftreten, innerhalb eines realistischen Bereichs liegen, wie dies von einer Fachperson verstanden wird. Zum Beispiel umfasst die Zahl oder der Zahlenbereich einen realistischen Bereich, der die beschriebene Zahl enthält, beispielsweise innerhalb von ±10% der beschriebenen Zahl, basierend auf bekannten Fertigungstoleranzen, die mit der Fertigung eines Merkmals verbunden sind, das eine Eigenschaft aufweist, die mit der Zahl verbunden ist. Zum Beispiel kann eine Materialschicht mit einer Dicke von „ungefähr 5nm“ einen Abmessungsbereich von 4,25 nm bis 5,75 nm umfassen, wobei der Fachperson bekannt ist, dass mit dem Abscheiden der Materialschicht verbundene Fertigungstoleranzen ±15 % betragen. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.When describing a number or a range of numbers with “approximately”, “approximately” and the like, the term is also intended to encompass numbers which, taking into account variations that generally occur during manufacture, are within a realistic range, as would be done by a person skilled in the art is understood. For example, the number or range of numbers comprises a realistic range containing the number described, for example within ± 10% of the number described, based on known manufacturing tolerances associated with the manufacture of a feature that has a property that is associated with the Number is connected. For example, a material layer having a thickness of “approximately 5 nm” may include a dimensional range of 4.25 nm to 5.75 nm, it being known to those skilled in the art that manufacturing tolerances associated with the deposition of the material layer are ± 15%. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the sake of simplicity and clarity and does not per se provide any relationship between the various embodiments and / or configurations discussed.

Eine hohe Packungsdichte, die durch die Verwendung von MBC-Transistoren erreicht wird, schafft Herausforderungen bei dem Ausbilden von zufriedenstellenden Strom- und Signalführungsstrukturen und Merkmalen. Um diesen Herausforderungen zu begegnen, stellt die vorliegende Offenbarung Ausführungsformen bereit, die unterschiedliche Kombinationen von Kontaktstrukturplänen verwenden, um Flexibilität und Dichte bei der Strom- und Signalführung zu erreichen. Wenn ein zweiter MBC-Transistor über einem ersten MBC-Transistor angeordnet ist, umfassen Kontaktstrukturpläne gemäß der vorliegenden Offenbarung beispielsweise Doppelverbindungsstrukturen, Hybridfinnen mit eingebetteten leitfähigen Merkmalen und versetzte Stapelung von Vorrichtungen. Bei den „Doppelverbindungsstrukturen“ ist ein Source-Merkmal des ersten MBC-Transistors durch einen rückseitigen Source-Kontakt mit einer Stromversorgungsschiene in einer ersten Verbindungsstruktur gekoppelt und ein Source-Merkmal des zweiten MBC-Transistors mit einer Stromversorgungsschiene in einer zweiten Verbindungsstruktur über dem zweiten MBC-Transistor gekoppelt. Bei den „Hybridfinnen mit eingebetteten leitfähigen Merkmalen“ ist in jede der Hybridfinnen ein leitfähiges Merkmal eingebettet, um Kontaktmodule bereitzustellen, die als Leitungswege zu Verbindungsstrukturen dienen. Bei der „versetzten Stapelung von Vorrichtungen“ sind die Source/Drain-Bereiche des ersten MBC-Transistors und des zweiten MBC-Transistors zueinander versetzt, um den Abstand zwischen Durchkontaktierungen und Drain-Merkmalen zu vergrößern.The high packing density achieved through the use of MBC transistors creates challenges in forming satisfactory power and signal routing structures and features. To address these challenges, the present disclosure provides embodiments that use different combinations of contact structure plans to achieve flexibility and density in power and signal routing. For example, when a second MBC transistor is disposed over a first MBC transistor, contact structures in accordance with the present disclosure include double interconnect structures, hybrid fins with embedded conductive features, and staggered stacking of devices. In the "double connection structures", a source feature of the first MBC transistor is coupled by a rear source contact to a power supply rail in a first connection structure and a source feature of the second MBC transistor is coupled to a power supply rail in a second connection structure above the second MBC -Transistor coupled. In the case of the “hybrid fins with embedded conductive features”, a conductive feature is embedded in each of the hybrid fins in order to provide contact modules that can be used as conduction paths Serve connection structures. In “staggered device stacking,” the source / drain regions of the first MBC transistor and the second MBC transistor are offset from one another to increase the spacing between vias and drain features.

Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun unter Bezugnahme auf die Figuren detaillierter beschrieben. In dieser Hinsicht sind 1, 18 und 36 Flussdiagramme, die Verfahren 100, 300 und 500 zum Ausbilden einer Halbleitervorrichtung aus einem Werkstück gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Die Verfahren 100, 300 und 500 sind lediglich Beispiele und sollen die vorliegende Offenbarung nicht auf das beschränken, was in den Verfahren 100, 300 und 500 explizit veranschaulicht ist. Zusätzliche Schritte können vor, während und nach den Verfahren 100, 300 und 500 bereitgestellt sein, und einige beschriebene Schritte können für zusätzliche Ausführungsformen der Verfahren ersetzt, weggelassen oder verschoben werden. Aus Gründen der Einfachheit werden vorliegend nicht alle Schritte detailliert beschrieben. Die Verfahren 100, 300 und 500 werden nachstehend in Verbindung mit 2-10, 11A-17A, 11B-17B, 19-28, 29A-35A, 29B-35B, 37-44, 45A-50A und 45B-50B beschrieben, welche unvollständige Querschnittsansichten des Werkstücks in verschiedenen Herstellungsstadien gemäß Ausführungsformen der Verfahren 100, 300 und 500 sind. Zur besseren Veranschaulichung verschiedener Aspekte der vorliegenden Offenbarung veranschaulichen alle Figuren, die mit dem Großbuchstaben A enden, eine unvollständige Querschnittsansicht eines Source-Bereichs und alle Figuren, die mit dem Großbuchstaben B enden, eine unvollständige Querschnittsansicht eines Drain-Bereichs. Außerdem stellt die vorliegende Offenbarung ein Verfahren 600 zum Ausbilden einer gemeinsamen Gate-Struktur bereit, die zwei vertikal ausgerichtete MBC-Transistoren aktiviert. Das in 52 veranschaulichte Verfahren 600 wird nachstehend in Verbindung mit Querschnittsansichten in 53-57 beschrieben. Das Verfahren 600 kann mit mindestens den Verfahren 100 und 300 verwendet werden.The various aspects of the present disclosure will now be described in greater detail with reference to the figures. In this regard are 1 , 18th and 36 Flowcharts showing procedures 100 , 300 and 500 for forming a semiconductor device from a workpiece in accordance with embodiments of the present disclosure. The proceedings 100 , 300 and 500 are only examples and are not intended to limit the present disclosure to what is included in the methods 100 , 300 and 500 is explicitly illustrated. Additional steps can be taken before, during, and after the procedure 100 , 300 and 500 and some of the steps described may be replaced, omitted, or postponed for additional embodiments of the methods. For the sake of simplicity, not all steps are described in detail here. The proceedings 100 , 300 and 500 are referred to below in conjunction with 2-10 , 11A-17A , 11B-17B , 19-28 , 29A-35A , 29B-35B , 37-44 , 45A-50A and 45B-50B described which incomplete cross-sectional views of the workpiece in various manufacturing stages according to embodiments of the method 100 , 300 and 500 are. To better illustrate various aspects of the present disclosure, all figures ending with the capital letter A illustrate an incomplete cross-sectional view of a source region, and all figures ending with the capital letter B illustrate an incomplete cross-sectional view of a drain region. The present disclosure also provides a method 600 ready to form a common gate structure that activates two vertically aligned MBC transistors. This in 52 illustrated procedures 600 is used in conjunction with cross-sectional views in 53-57 described. The procedure 600 can with at least the procedure 100 and 300 be used.

Bezug nehmend auf 1 und 2 umfasst das Verfahren 100 einen Block 102, in dem ein Werkstück 200 bereitgestellt wird. Es wird angemerkt, dass, da aus dem Werkstück 200 eine Halbleitervorrichtung hergestellt wird, das Werkstück 200 je nach Zusammenhang auch als Halbleitervorrichtung 200 bezeichnet werden kann. Das Werkstück 200 kann ein Substrat 202 aufweisen. Zwar ist dies in den Figuren nicht explizit gezeigt, das Substrat 202 kann jedoch einen n-Wannenbereich und einen p-Wannenbereich zur Herstellung von Transistoren unterschiedlicher Leitfähigkeitstypen aufweisen. Bei einer Ausführungsform kann das Substrat 202 ein Substrat aus Silizium (Si) sein. Bei einigen anderen Ausführungsformen kann das Substrat 202 andere Halbleiter wie Germanium (Ge), Siliziumgermanium (SiGe) oder ein III-V-Halbleitermaterial enthalten. Beispielhafte III-V-Halbleitermaterialien können Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumphosphid (GaP), Galliumnitrid (GaN), Galliumarsenidphosphid (GaAsP), Aluminiumindiumarsenid (AlInAs), Aluminiumgalliumarsenid (AlGaAs), Galliumindiumphosphid (GaInP) und Indiumgalliumarsenid (InGaAs) enthalten. Das Substrat 202 kann auch eine Isolierschicht wie eine Siliziumoxidschicht aufweisen, um eine Silizium-auf-Isolator- (SOI-) Struktur aufzuweisen. Sofern vorhanden, sind alle n-Wannen und alle p-Wannen in dem Substrat 202 ausgebildet und weisen ein Dotierungsprofil auf. Eine n-Wanne kann ein Dotierungsprofil eines n-Dotierstoffs wie Phosphor (P) oder Arsen (As) aufweisen. Eine p-Wanne kann ein Dotierungsprofil eines p-Dotierstoffs wie Bor (B) aufweisen. Die Dotierung in der n-Wanne und der p-Wanne kann unter Verwendung von Ionenimplantation oder thermischer Diffusion ausgebildet werden und kann als Abschnitt des Substrats 202 betrachtet werden. Um Zweifel auszuschließen: die X-Richtung, die Y-Richtung und die Z-Richtung sind senkrecht zueinander.Referring to 1 and 2 includes the procedure 100 one block 102 in which a workpiece 200 provided. It is noted that since from the workpiece 200 a semiconductor device is manufactured, the workpiece 200 Depending on the context, also as a semiconductor device 200 can be designated. The workpiece 200 can be a substrate 202 exhibit. Although this is not explicitly shown in the figures, the substrate 202 can, however, have an n-well region and a p-well region for producing transistors of different conductivity types. In one embodiment, the substrate 202 be a substrate made of silicon (Si). In some other embodiments, the substrate 202 contain other semiconductors such as germanium (Ge), silicon germanium (SiGe) or a III-V semiconductor material. Exemplary III-V semiconductor materials can include gallium arsenide (GaAs), indium phosphide (InP), gallium phosphide (GaP), gallium nitride (GaN), gallium arsenide phosphide (GaAsP), aluminum indium arsenide (AlInAs), aluminum gallium arsenide (AlGaAs), gallium indium arsenide ( ) contain. The substrate 202 may also include an insulating layer such as a silicon oxide layer to have a silicon-on-insulator (SOI) structure. If any, all n-wells and all p-wells are in the substrate 202 formed and have a doping profile. An n-well can have a doping profile of an n-dopant such as phosphorus (P) or arsenic (As). A p-well can have a doping profile of a p-type dopant such as boron (B). The doping in the n-well and the p-well can be formed using ion implantation or thermal diffusion and can be formed as a portion of the substrate 202 to be viewed as. For the avoidance of doubt: the X-direction, the Y-direction and the Z-direction are perpendicular to each other.

Wie in 2 gezeigt ist, weist das Werkstück 200 auch einen ersten Stapel 204 auf, der über dem Substrat 202 angeordnet ist. Der erste Stapel 204 weist eine Vielzahl von Kanalschichten 208 auf, die mit einer Vielzahl von Opferschichten 206 wechselweise angeordnet ist. Die Kanalschichten 208 und die Opferschichten 206 können unterschiedliche Halbleiterzusammensetzungen aufweisen. In einigen Implementierungen sind die Kanalschichten 208 aus Silizium (Si) ausgebildet und die Opferschichten 206 aus Siliziumgermanium (SiGe) ausgebildet. In diesen Implementierungen ermöglicht der zusätzliche Germaniumgehalt in den Opferschichten 206 selektive Entfernung oder Vertiefung der Opferschichten 206 ohne wesentliche Beschädigung der Kanalschichten 208. Bei einigen Ausführungsformen sind die Opferschichten 206 und die Kanalschichten 208 Epitaxieschichten und können unter Verwendung eines Epitaxieprozesses abgeschieden werden. Zu geeigneten Epitaxieprozessen zählen Gasphasenepitaxie (VPE), chemische Gasphasenabscheidung im Ultrahochvakuum (UHV-CVD), Molekularstrahlepitaxie (MBE) und/oder andere geeignete Prozesse. Wie in 2 gezeigt ist, werden die Opferschichten 206 und die Kanalschichten 208 abwechselnd nacheinander abgeschieden, um den ersten Stapel 204 auszubilden. Es wird angemerkt, dass wie in 2 veranschaulicht drei (3) Schichten der Opferschichten 206 und drei (3) Schichten der Kanalschichten 208 abwechselnd und vertikal angeordnet sind, was lediglich der Veranschaulichung dient und nicht mehr einschränkend sein soll als das, was in den Ansprüchen ausdrücklich angegeben ist. Es ist ersichtlich, dass eine beliebige Anzahl von Opferschichten 206 und Kanalschichten 208 in dem ersten Stapel 204 ausgebildet sein kann. Die Anzahl der Schichten hängt von der gewünschten Anzahl von Kanalelementen für die Vorrichtung 200 ab. Bei einigen Ausführungsformen liegt die Anzahl der Kanalschichten 208 zwischen 2 und 10.As in 2 is shown, has the workpiece 200 also a first batch 204 on that above the substrate 202 is arranged. The first batch 204 has a plurality of channel layers 208 on that with a variety of sacrificial layers 206 is arranged alternately. The channel layers 208 and the sacrificial layers 206 can have different semiconductor compositions. In some implementations, these are channel layers 208 formed from silicon (Si) and the sacrificial layers 206 made of silicon germanium (SiGe). In these implementations, the additional germanium content in the sacrificial layers enables 206 selective removal or deepening of the sacrificial layers 206 without significant damage to the channel layers 208 . In some embodiments, the sacrificial layers are 206 and the channel layers 208 Epitaxial layers and can be deposited using an epitaxial process. Suitable epitaxial processes include gas phase epitaxy (VPE), chemical vapor deposition in ultra-high vacuum (UHV-CVD), molecular beam epitaxy (MBE) and / or other suitable processes. As in 2 shown are the sacrificial layers 206 and the channel layers 208 deposited alternately one after the other to the first pile 204 to train. It is noted that as in 2 illustrates three (3) layers of the sacrificial layers 206 and three (3) layers of the channel layers 208 are arranged alternately and vertically, which is for illustrative purposes only and is not intended to be more restrictive than what is expressly stated in the claims is specified. It can be seen that any number of sacrificial layers 206 and channel layers 208 in the first batch 204 can be formed. The number of layers depends on the number of channel elements desired for the device 200 away. In some embodiments, the number of channel layers is within 208 between 2 and 10.

Bezug nehmend auf 1 und 3 umfasst das Verfahren 100 einen Block 104, in dem eine erste finnenförmige Struktur 209 aus dem ersten Stapel 204 ausgebildet wird. Bei einigen Ausführungsformen werden der erste Stapel 204 und ein Abschnitt des Substrats 202 strukturiert, um die erste finnenförmige Struktur 209 auszubilden. Zu Strukturierungszwecken kann eine Hartmaskenschicht über dem ersten Stapel 204 abgeschieden werden. Die Hartmaskenschicht kann eine einzelne Schicht oder eine Mehrfachschicht sein. In einem Ausführungsbeispiel umfasst die Hartmaskenschicht eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht. Wie in 3 gezeigt ist, erstreckt sich die erste finnenförmige Struktur 209 vertikal in Z-Richtung vom Substrat 202 und längs in Y-Richtung. Die erste finnenförmige Struktur 209 weist einen Basisabschnitt 209B, der aus dem Substrat 202 ausgebildet ist, und einen Stapelabschnitt 209S, der aus dem ersten Stapel 204 ausgebildet ist, auf. Die erste finnenförmige Struktur 209 kann unter Verwendung geeigneter Prozesse, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturmuster erzeugt werden können, die beispielsweise Abstände aufweisen, die kleiner sind als die, die sonst mit einem einzelnen direkten Fotolithografieprozess erzielbar sind. Beispielsweise wird in einer Ausführungsform eine Materialschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Materialschicht ausgebildet. Die Materialschicht wird dann entfernt und die verbleibenden Abstandshalter bzw. Dorne können dann verwendet werden, um die erste finnenförmige Struktur 209 durch Ätzen des ersten Stapels 204 und des Substrats 202 zu strukturieren. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. In einigen in 3 gezeigten Implementierungen kann, nachdem die erste finnenförmige Struktur 209 ausgebildet wurde, eine erste Auskleidung 210 konform über dem Werkstück 200 abgeschieden werden. Die erste Auskleidung 210 kann Siliziumnitrid enthalten und kann unter Verwendung von chemischer Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) abgeschieden werden.Referring to 1 and 3 includes the procedure 100 one block 104 in which a first fin-shaped structure 209 from the first batch 204 is trained. In some embodiments, the first batch 204 and a portion of the substrate 202 structured around the first fin-shaped structure 209 to train. A hard mask layer can be placed over the first stack for structuring purposes 204 to be deposited. The hard mask layer can be a single layer or a multiple layer. In one embodiment, the hard mask layer includes a silicon oxide layer and a silicon nitride layer over the silicon oxide layer. As in 3 As shown, the first fin-shaped structure extends 209 vertically in the Z-direction from the substrate 202 and along in the Y direction. The first fin-shaped structure 209 has a base portion 209B that comes from the substrate 202 is formed, and a stacking portion 209S that from the first batch 204 is trained on. The first fin-shaped structure 209 can be structured using appropriate processes including double structuring or multiple structuring processes. In general, double structuring or multiple structuring processes combine photolithography and self-aligning processes, whereby structure patterns can be generated that, for example, have distances that are smaller than those that can otherwise be achieved with a single direct photolithography process. For example, in one embodiment, a layer of material is formed over a substrate and patterned using a photolithography process. Spacers are formed adjacent to the patterned layer of material using a self-aligned process. The layer of material is then removed and the remaining spacers or mandrels can then be used to create the first fin-shaped structure 209 by etching the first stack 204 and the substrate 202 to structure. The etching process can include dry etching, wet etching, reactive ion etching (RIE), and / or other suitable processes. In some in 3 implementations shown may after the first fin-shaped structure 209 was formed, a first liner 210 conformal over the workpiece 200 to be deposited. The first lining 210 may contain silicon nitride and may be deposited using chemical vapor deposition (CVD) or atomic layer deposition (ALD).

Bezug nehmend auf 1 und 4 umfasst das Verfahren 100 einen Block 106, in dem ein Isolationsmerkmal 214 ausgebildet wird. Das Isolationsmerkmal 214 kann auch als Grabenisolations- (Shallow Trench Isolation bzw. STI-) Merkmal 214 bezeichnet werden. In einem beispielhaften Prozess wird ein dielektrisches Material für das Isolationsmerkmal 214 unter Verwendung von CVD, CVD bei Unterdruck (SACVD), fließfähiger CVD, Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD), Aufschleuderbeschichten und/oder eines anderen geeigneten Prozesses über der ersten Auskleidung 210 abgeschieden. Das abgeschiedene dielektrische Material wird dann planarisiert und vertieft, bis die erste finnenförmige Struktur 209 über das Isolationsmerkmal 214 steigt. Das heißt, nach der Vertiefung des Isolationsmerkmals 214 ist der Basisabschnitt 209B der ersten finnenförmigen Struktur 209 von dem Isolationsmerkmal 214 umgeben. Das dielektrische Material für das Isolationsmerkmal 214 kann Siliziumoxid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete Materialien enthalten. Nachdem das Isolationsmerkmal 214 vertieft wurde, wird die erste Auskleidung 210 selektiv vertieft, bis der Stapelabschnitt 209S der ersten finnenförmigen Struktur 209 freiliegt.Referring to 1 and 4th includes the procedure 100 one block 106 , in which an isolation feature 214 is trained. The isolation feature 214 can also be used as a shallow trench isolation (STI) feature 214 are designated. In an exemplary process, a dielectric material is used for the isolation feature 214 using CVD, vacuum CVD (SACVD), flowable CVD, atomic layer deposition (ALD), physical vapor deposition (PVD), spin coating, and / or any other suitable process over the first liner 210 deposited. The deposited dielectric material is then planarized and recessed until the first fin-shaped structure 209 about the isolation feature 214 increases. That is, after deepening the isolation feature 214 is the base section 209B the first fin-shaped structure 209 from the isolation feature 214 surround. The dielectric material for the isolation feature 214 may include silicon oxide, silicon oxynitride, fluorine-doped silicate glass (FSG), a low-k dielectric, combinations thereof, and / or other suitable materials. After the isolation feature 214 has been deepened, becomes the first lining 210 selectively recessed until the stacking section 209S the first fin-shaped structure 209 exposed.

Bezug nehmend auf 1 und 5 umfasst das Verfahren 100 einen Block 108, in dem eine Opferabstandshalterschicht 216 über der ersten finnenförmigen Struktur 209 und dem Isolationsmerkmal 214 abgeschieden wird. Bei einigen Ausführungsformen kann die Opferabstandshalterschicht 216 Siliziumoxid enthalten und konform über dem Werkstück 200 abgeschieden werden. Die Opferabstandshalterschicht 216 ist auf und entlang oberen Flächen des Isolationsmerkmals 214 sowie der oberen Fläche und den Seitenwänden des Stapelabschnitts 209S angeordnet.Referring to 1 and 5 includes the procedure 100 one block 108 in which a sacrificial spacer layer 216 above the first fin-shaped structure 209 and the isolation feature 214 is deposited. In some embodiments, the sacrificial spacer layer can be 216 Containing silicon oxide and conforming above the workpiece 200 to be deposited. The sacrificial spacer layer 216 is on and along upper surfaces of the isolation feature 214 as well as the top surface and the side walls of the stacking section 209S arranged.

Bezug nehmend auf 1 und 6 umfasst das Verfahren 100 einen Block 110, in dem eine erste dielektrische Schicht 218 über der Opferabstandshalterschicht 216 abgeschieden wird. Die erste dielektrische Schicht 218 kann Siliziumnitrid, Hafniumoxid, Aluminiumoxid, Zirkoniumoxid oder ein dielektrisches Material enthalten, das ein selektives Ätzen der Opferabstandshalterschicht 216 ermöglicht. Die erste dielektrische Schicht 218 kann unter Verwendung von CVD abgeschieden werden. Zwar ist dies in den Figuren nicht explizit gezeigt, ein Planarisierungsprozess wie beispielsweise ein chemisch-mechanischer Polierprozess (CMP-Prozess) kann jedoch an dem Werkstück 200 durchgeführt werden, um die obere Fläche des Stapelabschnitts 209S freizulegen. Der Planarisierungsprozess legt auch obere Flächen der Opferabstandshalterschicht 216 frei.Referring to 1 and 6th includes the procedure 100 one block 110 in which a first dielectric layer 218 over the sacrificial spacer layer 216 is deposited. The first dielectric layer 218 may include silicon nitride, hafnium oxide, aluminum oxide, zirconium oxide, or a dielectric material that allows selective etching of the sacrificial spacer layer 216 enables. The first dielectric layer 218 can be deposited using CVD. Although this is not explicitly shown in the figures, a planarization process such as a chemical-mechanical polishing process (CMP process) can, however, be carried out on the workpiece 200 carried out to the top surface of the stacking section 209S to expose. The planarization process also lays down top surfaces of the sacrificial spacer layer 216 free.

Bezug nehmend auf 1 und 7 umfasst das Verfahren 100 einen Block 112, in dem die Opferabstandshalterschicht 216 selektiv zurückgeätzt wird, um den Stapelabschnitt 209S der ersten finnenförmigen Struktur 209 freizusetzen. Wie in 7 gezeigt ist, werden bei Block 112 vertikale Abschnitte der Opferabstandshalterschicht 216, die sich entlang von Seitenwänden des Stapelabschnitts 209S erstreckt, selektiv entfernt, ohne den Stapelabschnitt 209S und die erste dielektrische Schicht 218 wesentlich zu beschädigen. Bei einem Ausführungsbeispiel, in dem die Opferabstandshalterschicht 216 aus Siliziumoxid ausgebildet ist und die erste dielektrische Schicht 218 aus Siliziumnitrid ausgebildet ist, kann die Opferabstandshalterschicht 216 möglicherweise selektiv verdünnte Flusssäure (DHF) oder gepufferte Flusssäure (BHF) verwenden. Vorliegend weist BHF Flusssäure und Ammoniumfluorid auf. Nach Abschluss der Vorgänge aus Block 112 sind Hybridfinnen 217 auf beiden Seiten des Stapelabschnitts 209S ausgebildet, wobei sie sich längs parallel zum Stapelabschnitt 209S erstrecken. Jede der Hybridfinnen 217 weist die Opferabstandshalterschicht 216 und die erste dielektrische Schicht 218 über der Opferabstandshalterschicht 216 auf.Referring to 1 and 7th includes the procedure 100 one block 112 in which the sacrificial spacer layer 216 is selectively etched back to the stack portion 209S the first fin-shaped structure 209 to release. As in 7th shown are at block 112 vertical portions of the sacrificial spacer layer 216 extending along side walls of the stacking section 209S extends, selectively removed without the stacking section 209S and the first dielectric layer 218 substantial damage. In one embodiment in which the sacrificial spacer layer 216 is formed from silicon oxide and the first dielectric layer 218 is formed from silicon nitride, the sacrificial spacer layer 216 possibly selectively use diluted hydrofluoric acid (DHF) or buffered hydrofluoric acid (BHF). In the present case, BHF contains hydrofluoric acid and ammonium fluoride. After completing the operations from block 112 are hybrid fins 217 on both sides of the stacking section 209S formed, wherein they are longitudinally parallel to the stack portion 209S extend. Each of the hybrid fins 217 exhibits the sacrificial spacer layer 216 and the first dielectric layer 218 over the sacrificial spacer layer 216 on.

Bezug nehmend auf 1 und 8 umfasst das Verfahren 100 einen Block 114, in dem ein Dummy-Gate-Stapel 222 über dem Stapelabschnitt 209S und den Hybridfinnen 217 ausgebildet wird. Bei einigen Ausführungsformen wird ein Gate-Ersetzungsprozess (bzw. Gatezuletzt-Prozess - Gate-Last-Prozess) angewendet, bei dem der Dummy-Gate-Stapel 222 als Platzhalter für eine funktionale Gate-Struktur dient. Andere Prozesse und Ausgestaltungen sind möglich. Um den Dummy-Gate-Stapel 222 auszubilden, werden eine Dummy-Dielektrikumschicht, eine Dummy-Gateelektrodenschicht und eine Auf-Gate-Hartmaskenschicht über dem Werkstück 200 abgeschieden. Die Abscheidung dieser Schichten kann Verwendung von Niederdruck-CVD (LPCVD), CVD, plasmaunterstützter CVD (PECVD), PVD, ALD, thermischer Oxidation, Elektronenstrahlverdampfung oder anderen geeigneten Abscheidungstechniken oder Kombinationen davon umfassen. Die Dummy-Dielektrikumschicht kann Siliziumoxid enthalten, die Dummy-Gateelektrodenschicht kann Polysilizium enthalten und die Auf-Gate-Hartmaskenschicht kann eine Mehrfachschicht sein, die Siliziumoxid und Siliziumnitrid enthält. Unter Verwendung von Fotolithografie- und Ätzprozessen wird die Auf-Gate-Hartmaskenschicht strukturiert. Der Fotolithografieprozess kann Beschichten mit Fotolack (z. B. Aufschleuderbeschichten), Weichbacken (Softbake), Maskenausrichten, Belichtung, Nachbelichtungsbacken, Fotolackentwickeln, Spülen, Trocknen (z. B. Schleudertrocknen und/oder Hartbacken), andere geeignete Lithografietechniken und/oder Kombinationen davon umfassen. Der Ätzprozess kann Trockenätzen (z. B. RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen. Danach werden unter Verwendung der strukturierten Auf-Gate-Hartmaske als Ätzmaske die Dummy-Dielektrikumschicht und die Dummy-Gateelektrodenschicht geätzt, um den Dummy-Gate-Stapel 222 auszubilden. Wie in 8 gezeigt ist, wird der Dummy-Gate-Stapel 222 über dem Isolationsmerkmal 214, den Hybridfinnen 217 und einem Abschnitt der ersten finnenförmigen Strukturen 209 ausgebildet. Der Dummy-Gate-Stapel 222 erstreckt sich derart längs in X-Richtung, dass er die erste finnenförmige Struktur 209 umschließt. Der Abschnitt der ersten finnenförmigen Struktur 209, der unter dem Dummy-Gate-Stapel 222 liegt, ist ein Kanalbereich. Der Kanalbereich und der Dummy-Gate-Stapel 222 definieren außerdem Source/Drain-Bereiche, die vom Dummy-Gate-Stapel 222 nicht vertikal überlappt werden. Der Kanalbereich ist in Y-Richtung zwischen zwei Source/Drain-Bereichen angeordnet.Referring to 1 and 8th includes the procedure 100 one block 114 in which a dummy gate stack 222 above the stacking section 209S and the hybrid fins 217 is trained. In some embodiments, a gate replacement (or gate last process - gate last process) is used in which the dummy gate stack 222 serves as a placeholder for a functional gate structure. Other processes and configurations are possible. To the dummy gate stack 222 To form a dummy dielectric layer, a dummy gate electrode layer, and an on-gate hard mask layer over the workpiece 200 deposited. The deposition of these layers can include the use of low pressure CVD (LPCVD), CVD, plasma enhanced CVD (PECVD), PVD, ALD, thermal oxidation, electron beam evaporation, or other suitable deposition techniques, or combinations thereof. The dummy dielectric layer can contain silicon oxide, the dummy gate electrode layer can contain polysilicon, and the on-gate hard mask layer can be a multilayer containing silicon oxide and silicon nitride. The on-gate hard mask layer is patterned using photolithography and etching processes. The photolithography process may include photoresist coating (e.g., spin coating), softbake, mask alignment, exposure, post-exposure baking, photoresist development, rinsing, drying (e.g., spin drying and / or hard baking), other suitable lithography techniques, and / or combinations thereof include. The etching process can include dry etching (e.g., RIE etching), wet etching, and / or other etching processes. Thereafter, using the patterned on-gate hard mask as an etch mask, the dummy dielectric layer and the dummy gate electrode layer are etched around the dummy gate stack 222 to train. As in 8th shown becomes the dummy gate stack 222 above the isolation feature 214 , the hybrid fins 217 and a portion of the first fin-shaped structures 209 educated. The dummy gate stack 222 extends longitudinally in the X direction in such a way that it forms the first fin-shaped structure 209 encloses. The section of the first fin-shaped structure 209 that is under the dummy gate stack 222 is a canal area. The channel area and the dummy gate stack 222 also define source / drain regions from the dummy gate stack 222 not be overlapped vertically. The channel region is arranged in the Y direction between two source / drain regions.

Zwar ist dies nicht explizit gezeigt, Vorgänge bei Block 114 können jedoch Ausbildung einer Gate-Abstandshalterschicht über der oberen Fläche und den Seitenwänden des Dummy-Gate-Stapels 222 umfassen. Bei einigen Ausführungsformen umfasst die Ausbildung der Gate-Abstandshalterschicht konforme Abscheidung einer oder mehrerer dielektrischer Schichten über dem Werkstück 200. In einem beispielhaften Prozess werden die eine oder mehreren dielektrischen Schichten unter Verwendung von CVD, SACVD oder ALD abgeschieden. Die eine oder mehreren dielektrischen Schichten können Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, Siliziumcarbonitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid und/oder Kombinationen davon umfassen.Although this is not explicitly shown, operations at block 114 however, a gate spacer layer can be formed over the top surface and sidewalls of the dummy gate stack 222 include. In some embodiments, forming the gate spacer layer includes conformally depositing one or more dielectric layers over the workpiece 200 . In an exemplary process, the one or more dielectric layers are deposited using CVD, SACVD, or ALD. The one or more dielectric layers can include silicon oxide, silicon nitride, silicon carbide, silicon oxynitride, silicon carbonitride, silicon oxycarbide, silicon oxycarbonitride, and / or combinations thereof.

Bezug nehmend auf 1 und 9 umfasst das Verfahren 100 einen Block 116, in dem Source/Drain-Abschnitte der ersten finnenförmigen Struktur 209 vertieft werden, um Source/Drain-Vertiefungen 224 auszubilden. Es wird angemerkt, dass der Querschnitt in 9 einen Source-Bereich oder einen Drain-Bereich der ersten finnenförmigen Struktur 209 schneidet und der Kanalbereich der ersten finnenförmigen Struktur außerhalb der Querschnittsebene liegt. Zur Veranschaulichung sind Strukturen im Kanalbereich außerdem in 9 mit gepunkteten Linien veranschaulicht. In einem beispielhaften Prozess wird das Werkstück 200 nach der Abscheidung der Gate-Abstandshalterschicht in einem Ätzprozess geätzt, der die Source/Drain-Bereiche der ersten finnenförmigen Struktur 209 selektiv vertieft. Die selektive Vertiefung der Source/Drain-Bereiche ergibt Source/Drain-Gräben 224 zwischen den Hybridfinnen 217. Der Ätzprozess bei Block 116 kann ein Trockenätzprozess oder ein geeigneter Ätzprozess sein. Ein beispielhafter Trockenätzprozess kann ein sauerstoffhaltiges Gas, Wasserstoff, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Wie in 9 gezeigt ist, liegen Seitenwände der Opferschichten 206 und der Kanalschichten 208 im Kanalbereich in den Source/Drain-Gräben 224 frei.Referring to 1 and 9 includes the procedure 100 one block 116 , in the source / drain portions of the first fin-shaped structure 209 deepened to source / drain wells 224 to train. It is noted that the cross section in 9 a source region or a drain region of the first fin-shaped structure 209 intersects and the channel region of the first fin-shaped structure lies outside the cross-sectional plane. For illustration, structures in the canal area are also shown in 9 illustrated with dotted lines. In an exemplary process, the workpiece is 200 after the gate spacer layer has been deposited, the source / drain regions of the first fin-shaped structure are etched in an etching process 209 selectively deepened. The selective depression of the source / drain regions results in source / drain trenches 224 between the hybrid fins 217 . The etching process at Block 116 can be a dry etching process or a suitable etching process. An exemplary dry etching process can be an oxygen-containing gas, hydrogen, a fluorine-containing gas (e.g. CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), a chlorine-containing gas (e.g. Cl 2 , CHCl 3 , CCl 4 and / or BCl 3 ), a bromine-containing gas (e.g. HBr and / or CHBR 3 ), an iodine-containing gas, other suitable gases and / or plasmas and / or combinations thereof. As in 9 shown lie side walls of the sacrificial layers 206 and the channel layers 208 in the channel area in the source / drain trenches 224 free.

Bezug nehmend auf 1 und 10 umfasst das Verfahren 100 einen Block 118, in dem innere Abstandshaltermerkmale 226 ausgebildet werden. Bei Block 118 werden die in den Source/Drain-Gräben 224 freiliegenden Opferschichten 206 selektiv und teilweise vertieft, um innere Abstandshaltervertiefungen auszubilden, wobei die freiliegenden Kanalschichten 208 im Wesentlichen ungeätzt bleiben. Bei einer Ausführungsform, in der die Kanalschichten 208 im Wesentlichen aus Silizium (Si) bestehen und die Opferschichten 206 im Wesentlichen aus Siliziumgermanium (SiGe) bestehen, kann die selektive und teilweise Vertiefung der Opferschichten 206 einen SiGe-Oxidationsprozess gefolgt von einer SiGe-Oxidentfernung umfassen. Bei dieser Ausführungsform kann der SiGe-Oxidationsprozess Verwendung von Ozon (O3) umfassen. Bei einigen anderen Ausführungsformen kann die selektive Vertiefung ein selektiver isotroper Ätzprozess sein (z. B. ein selektiver Trockenätzprozess oder ein selektiver Nassätzprozess) und das Ausmaß, in dem die Opferschichten 206 vertieft werden, wird durch die Dauer des Ätzprozesses gesteuert. Der selektive Trockenätzprozess kann Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis wie Fluorgas oder Fluorkohlenwasserstoffe umfassen. Der selektive Nassätzprozess kann ein Fluorwasserstoff- (HF-) oder NH4OH-Ätzmittel umfassen. Nach der Ausbildung der inneren Abstandshaltervertiefungen wird eine innere Abstandshalter-Materialschicht über dem Werkstück 200, einschließlich in den inneren Abstandshaltervertiefungen, abscheiden werden. Die innere Abstandshalter-Materialschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid, Siliziumcarbonitrid, Metallnitrid oder ein geeignetes dielektrisches Material enthalten. Die abgeschiedene innere Abstandshalter-Materialschicht wird dann zurückgeätzt, um Überschüssiges der inneren Abstandshalter-Materialschicht über der Gate-Abstandshalterschicht und den Seitenwänden der Kanalschichten 208 zu entfernen, wodurch die inneren Abstandshaltermerkmale 226 wie in 10 gezeigt ausgebildet werden. Bei einigen Ausführungsformen kann der Rückätzprozess bei Block 118 ein Trockenätzprozess sein, der Verwendung von einem sauerstoffhaltigen Gas, Wasserstoff, Stickstoff, einem fluorhaltigen Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), einem chlorhaltigen Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), einem bromhaltigen Gas (z. B. HBr und/oder CHBR3), einem iodhaltigen Gas (z. B. CF3I), anderen geeigneten Gasen und/oder Plasmen und/oder Kombinationen davon umfasst.Referring to 1 and 10 includes the procedure 100 one block 118 , in which inner spacer features 226 be formed. At block 118 become those in the source / drain trenches 224 exposed sacrificial layers 206 selectively and partially recessed to form interior spacer recesses with the exposed channel layers 208 remain essentially unetched. In one embodiment in which the channel layers 208 consist essentially of silicon (Si) and the sacrificial layers 206 consist essentially of silicon germanium (SiGe), the selective and partial deepening of the sacrificial layers 206 comprise a SiGe oxidation process followed by SiGe oxide removal. In this embodiment, the SiGe oxidation process can include use of ozone (O 3 ). In some other embodiments, the selective recess may be a selective isotropic etch process (e.g., a selective dry etch process or a selective wet etch process) and the extent to which the sacrificial layers 206 are deepened is controlled by the duration of the etching process. The selective dry etch process may include using one or more fluorine-based etchants such as fluorine gas or fluorocarbons. The selective wet etch process can include a hydrogen fluoride (HF) or NH 4 OH etchant. After the inner spacer dimples are formed, an inner spacer material layer is placed over the workpiece 200 , including in the inner spacer recesses. The inner spacer material layer can contain silicon oxide, silicon nitride, silicon oxycarbide, silicon oxycarbonitride, silicon carbonitride, metal nitride, or a suitable dielectric material. The deposited inner spacer material layer is then etched back to remove excess of the inner spacer material layer over the gate spacer layer and the sidewalls of the channel layers 208 remove, eliminating the inner spacer features 226 as in 10 shown. In some embodiments, the etch back process may be at block 118 be a dry etching process, the use of an oxygen-containing gas, hydrogen, nitrogen, a fluorine-containing gas (e.g. CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), a chlorine-containing gas (e.g. B. Cl 2 , CHCl 3 , CCl 4 and / or BCl 3 ), a bromine-containing gas (e.g. HBr and / or CHBR 3 ), an iodine-containing gas (e.g. CF 3 I), other suitable gases and / or plasmas and / or combinations thereof.

Bezug nehmend auf 1, 11A und 11B umfasst das Verfahren 100 einen Block 120, in dem ein erstes Source-Merkmal 228S und ein erstes Drain-Merkmal 228D in den Source/Drain-Gräben 224 ausgebildet werden. Es wird angemerkt, dass der Source-Bereich 200S und der Drain-Bereich 200D in 11A bzw. 11B getrennt veranschaulicht sind. In ähnlicher Weise ist der Source-Bereich 200S in 12A-17A gezeigt und der Drain-Bereich 200D in 12B-17B veranschaulicht. Bei einigen Ausführungsformen können das erste Source-Merkmal 228S und das erste Drain-Merkmal 228D unter Verwendung eines epitaktischen Prozesses wie VPE, UHV-CVD, MBE und/oder anderer geeigneter Prozesse ausgebildet werden. Der epitaktische Wachstumsprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung des Substrats 202 sowie der Kanalschichten 208 interagieren. Das erste Source-Merkmal 228S und das erste Drain-Merkmal 228D sind daher mit den Kanalschichten 208 oder dem freigesetzten Kanal gekoppelt. Abhängig vom Leitfähigkeitstyp des auszubildenden MBC-Transistors können das erste Source-Merkmal 228S und das erste Drain-Merkmal 228D n-Source/Drain-Merkmale oder p-Source/Drain-Merkmale sein. Beispielhafte n-Source/Drain-Merkmale können Si, GaAs, GaAsP, SiP oder ein anderes geeignetes Material enthalten und können unter Einführung eines n-Dotierstoffs wie Phosphor (P), Arsen (As) während des epitaktischen Prozesses in situ dotiert werden oder unter Verwendung eines Implantationsprozesses (d. h. eines Übergangsimplantationsprozesses) ex situ dotiert werden. Beispielhafte p-Source/Drain-Merkmale können Si, Ge, AlGaAs, SiGe, bordotiertes SiGe oder ein anderes geeignetes Material enthalten und können unter Einführung eines p-Dotierstoffs wie Bor (B) während des epitaktischen Prozesses in situ dotiert werden oder unter Verwendung eines Implantationsprozesses (d. h. eines Übergangsimplantationsprozesses) ex situ dotiert werden.Referring to 1 , 11A and 11B includes the procedure 100 one block 120 , in which a first source characteristic 228S and a first drain feature 228D in the source / drain trenches 224 be formed. It should be noted that the source area 200S and the drain area 200D in 11A respectively. 11B are illustrated separately. The source area is similar 200S in 12A-17A shown and the drain area 200D in 12B-17B illustrated. In some embodiments, the first source feature 228S and the first drain feature 228D using an epitaxial process such as VPE, UHV-CVD, MBE and / or other suitable processes. The epitaxial growth process can use gaseous and / or liquid precursors that match the composition of the substrate 202 as well as the channel layers 208 to interact. The first source feature 228S and the first drain feature 228D are therefore with the channel layers 208 or coupled to the released channel. Depending on the conductivity type of the MBC transistor to be formed, the first source feature 228S and the first drain feature 228D n-source / drain features or p-source / drain features. Exemplary n-source / drain features can include Si, GaAs, GaAsP, SiP or another suitable material and can be doped in situ with the introduction of an n-dopant such as phosphorus (P), arsenic (As) during the epitaxial process or under Using an implantation process (ie, a transitional implantation process) to be doped ex situ. Exemplary p-source / drain features can include Si, Ge, AlGaAs, SiGe, boron-doped SiGe, or another suitable material and can be doped in situ with the introduction of a p-type dopant such as boron (B) during the epitaxial process or using a Implantation process (ie a transitional implantation process) are doped ex situ.

Bezug nehmend auf 1, 12A und 12B umfasst das Verfahren 100 einen Block 122, in dem der Dummy-Gate-Stapel 222 durch eine erste Gate-Struktur (nicht gezeigt) ersetzt wird. Vorgänge bei Block 122 umfassen Abscheidung einer ersten Kontaktätzstoppschicht (CESL - Contact Etch Stop Layer) 230, Abscheidung einer ersten Zwischenschichtdielektrikumschicht (Interlayer Dielectric- bzw. ILD-Schicht) 232, Entfernung des Dummy-Gate-Stapels 222, selektive Entfernung der Opferschichten 206, um Kanalelemente freizusetzen, Ausbildung der ersten Gate-Struktur und Planarisierung des Werkstücks 200, um überschüssiges Material zu entfernen. Die erste CESL 230 kann Siliziumnitrid, Siliziumoxynitrid und/oder andere auf dem Fachgebiet bekannte Materialien enthalten und kann durch ALD, plasmaunterstützte chemische Gasphasenabscheidungs- (PECVD-) Prozesse und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse ausgebildet werden. Wie in 12A und 12B gezeigt ist, kann die erste CESL 230 auf oberen Flächen des ersten Source-Merkmals 228S, der ersten Drain-Merkmale und der Hybridfinnen 217 abgeschieden werden. Die erste ILD-Schicht 232 kann Materialien wie Tetraethylorthosilicat- (TEOS-) Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borphosphorsilikatglas (BPSG), Quarzglas (FSG - Fused Silica Glass), Phosphorsilikatglas (PSG), bordotiertes Silizium-Glas (BSG - Boron-doped Silicon Glass) und/oder andere geeignete dielektrische Materialien enthalten. Die erste ILD-Schicht 232 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. Bei einigen Ausführungsformen kann das Werkstück 200 nach der Ausbildung der ersten ILD-Schicht 232 getempert werden, um die Integrität der ersten ILD-Schicht 232 zu verbessern. Um überschüssiges Material zu entfernen und die oberen Flächen der Dummy-Gate-Stapel 222 freizulegen, kann ein Planarisierungsprozess wie ein chemisch-mechanischer Polierprozess (CMP-Prozess) durchgeführt werden.Referring to 1 , 12A and 12B includes the procedure 100 one block 122 in which the dummy gate stack 222 is replaced by a first gate structure (not shown). Operations at block 122 include deposition of a first contact etch stop layer (CESL) 230 , Deposition of a first interlayer dielectric layer (interlayer dielectric or ILD layer) 232, removal of the dummy gate stack 222 , selective removal of the sacrificial layers 206 to expose channel elements, formation of the first gate structure and planarization of the workpiece 200 to remove excess material. The first CESL 230 may include silicon nitride, silicon oxynitride, and / or other materials known in the art, and may be produced by ALD, plasma enhanced chemical vapor deposition (PECVD) processes, and / or others suitable deposition or oxidation processes are formed. As in 12A and 12B is shown, the first CESL 230 on top surfaces of the first source feature 228S , the first drain features and the hybrid fins 217 to be deposited. The first ILD layer 232 can use materials such as tetraethylorthosilicate (TEOS) oxide, undoped silicate glass or doped silicon oxide such as boron phosphorus silicate glass (BPSG), quartz glass (FSG - Fused Silica Glass), phosphorus silicate glass (PSG), boron-doped silicon glass (BSG - boron-doped silicon glass) and / or contain other suitable dielectric materials. The first ILD layer 232 can be deposited by a PECVD process or another suitable deposition technique. In some embodiments, the workpiece 200 after the formation of the first ILD layer 232 Annealed to the integrity of the first ILD layer 232 to improve. To remove excess material and the top surfaces of the dummy gate stack 222 To expose, a planarization process such as a chemical mechanical polishing (CMP) process can be performed.

Nach der Freilegung des Dummy-Gate-Stapels 222 fährt der Block 122 mit Entfernung des Dummy-Gate-Stapels 222 fort. Die Entfernung des Dummy-Gate-Stapels 222 kann einen oder mehrere Ätzprozesse umfassen, die für das Material in dem Dummy-Gate-Stapel 222 selektiv sind. Beispielsweise kann die Entfernung des Dummy-Gate-Stapels 222 unter Verwendung einer selektiven Nassätzung, einer selektiven Trockenätzung oder einer Kombination davon durchgeführt werden. Nach der Entfernung des Dummy-Gate-Stapels 222 werden Seitenwände der Kanalschichten 208 und Opferschichten 206 in dem Kanalbereich, der zwischen dem Source-Bereich 200S und dem Drain-Bereich 200D angeordnet ist, freigelegt. Danach werden die Opferschichten 206 in dem Kanalbereich selektiv entfernt, um die Kanalschichten 208 als Kanalelemente freizusetzen. Da die Abmessungen der Kanalelemente nanoskalig sind, können die Kanalelemente vorliegend auch als Nanostrukturen bezeichnet werden. Die selektive Entfernung der Opferschichten 206 kann durch selektive Trockenätzung, selektive Nassätzung oder andere selektive Ätzprozesse implementiert werden. Bei einigen Ausführungsformen umfasst das selektive Nassätzen eine APM-Ätzung (z. B. ein Ammoniak-Wasserstoffperoxid-Wasser-Gemisch). Bei einigen Ausführungsformen umfasst die selektive Entfernung eine SiGe-Oxidation gefolgt von einer Siliziumgermaniumoxid-Entfernung. Zum Beispiel kann die Oxidation durch eine Ozonreinigung bereitgestellt werden und dann Siliziumgermaniumoxid durch ein Ätzmittel wie NH4OH entfernt werden.After exposing the dummy gate stack 222 moves the block 122 with removal of the dummy gate stack 222 away. The removal of the dummy gate stack 222 may include one or more etch processes common to the material in the dummy gate stack 222 are selective. For example, removing the dummy gate stack 222 using a selective wet etch, a selective dry etch, or a combination thereof. After removing the dummy gate stack 222 become side walls of the channel layers 208 and sacrificial layers 206 in the channel area between the source area 200S and the drain area 200D is arranged, exposed. After that, the sacrificial layers 206 in the channel area selectively removed to the channel layers 208 to be released as channel elements. Since the dimensions of the channel elements are nanoscale, the channel elements can also be referred to as nanostructures in the present case. The selective removal of the sacrificial layers 206 can be implemented by selective dry etching, selective wet etching, or other selective etching processes. In some embodiments, the selective wet etch includes an APM etch (e.g., an ammonia-hydrogen peroxide-water mixture). In some embodiments, the selective removal includes SiGe oxidation followed by silicon germanium oxide removal. For example, the oxidation can be provided by an ozone purge and then silicon germanium oxide can be removed by an etchant such as NH 4 OH.

Wenn die Kanalelemente freigesetzt wurden, wird die erste Gate-Struktur (deren Ansicht durch das erste Source-Merkmal 228S verborgen ist) derart abgeschieden, dass sie jedes der Kanalelemente in der Kanalregion umschließt. Die Gate-Struktur weist eine Grenzflächenschicht um und in Kontakt mit den Kanalelementen, eine Gatedielektrikumschicht über der Grenzflächenschicht und eine Gateelektrodenschicht über der dielektrischen Gate-Schicht auf. Bei einigen Ausführungsformen enthält die Grenzflächenschicht Siliziumoxid und kann bei einem Vorreinigungsprozess ausgebildet werden. Ein beispielhafter Vorreinigungsprozess kann die Verwendung von RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Salzsäure, Wasserstoffperoxid und Wasser) umfassen. Die Gatedielektrikumschicht wird dann unter Verwendung von ALD, CVD und/oder anderen geeigneten Verfahren über der Grenzflächenschicht abgeschieden. Die Gatedielektrikumschicht kann aus dielektrischen Materialien mit hohem k-Wert ausgebildet werden. Wie vorliegend verwendet und beschrieben, umfassen dielektrische Materialien mit hohem k-Wert dielektrische Materialien mit einer hohen Dielektrizitätskonstante, die beispielsweise größer ist als die von thermischem Siliziumoxid (ca. 3,9). Die Gatedielektrikumschicht kann Hafniumoxid enthalten. Alternativ kann die Gatedielektrikumschicht andere Dielektrika mit hohem k-Wert enthalten, etwa Titanoxid (TiO2), Hafniumzirkoniumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HffaO), Hafniumtitanoxid (HffiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Kombinationen davon oder ein anderes geeignetes Material.When the channel elements have been released, the first gate structure (its view through the first source feature 228S is hidden) deposited such that it encloses each of the channel elements in the channel region. The gate structure has an interface layer around and in contact with the channel elements, a gate dielectric layer over the interface layer, and a gate electrode layer over the gate dielectric layer. In some embodiments, the interface layer includes silicon oxide and can be formed in a pre-cleaning process. An exemplary pre-cleaning process may include the use of RCA SC-1 (ammonia, hydrogen peroxide, and water) and / or RCA SC-2 (hydrochloric acid, hydrogen peroxide, and water). The gate dielectric layer is then deposited over the interface layer using ALD, CVD and / or other suitable methods. The gate dielectric layer can be formed from high-k dielectric materials. As used and described herein, high-k dielectric materials include dielectric materials having a high dielectric constant, for example greater than that of thermal silicon oxide (about 3.9). The gate dielectric layer can contain hafnium oxide. Alternatively, the gate dielectric layer can contain other dielectrics with a high k value, such as titanium oxide (TiO2), hafnium zirconium oxide (HfZrO), tantalum oxide (Ta 2 O 5 ), hafnium silicon oxide (HfSiO 4 ), zirconium oxide (ZrO 2 ), zirconium silicon oxide (ZrSiO 2 ) Lanthanum oxide (La 2 O 3 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO), yttrium oxide (Y 2 O 3 ), SrTiO 3 (STO), BaTiO 3 (BTO), BaZrO, hafnium lanthanum oxide (HfLaO), lanthanum silicon oxide ( LaSiO), aluminum silicon oxide (AlSiO), hafnium tantalum oxide (HffaO), hafnium titanium oxide (HffiO), (Ba, Sr) TiO 3 (BST), silicon nitride (SiN), silicon oxynitride (SiON), combinations thereof or another suitable material.

Die Gateelektrodenschicht wird dann unter Verwendung von ALD, PVD, CVD, Elektronenstrahlverdampfen oder anderen geeigneten Verfahren über der Gatedielektrikumschicht abgeschieden. Die Gateelektrodenschicht kann eine einzelne Schicht oder alternativ eine Mehrschichtstruktur aufweisen, etwa verschiedene Kombinationen aus einer Metallschicht mit einer ausgewählten Austrittsarbeit zur Leistungsfähigkeitsverbesserung der Vorrichtung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder einem Metallsilizid. Beispielsweise kann die Gateelektrodenschicht Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalnitrid (TaN), Tantalaluminium (TaAl), Tantalaluminiumnitrid (TaAlN), Tantalaluminiumcarbid (TaAlC), Tantalcarbonitrid (TaCN), Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Kobalt (Co), Platin (Pt), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Kupfer (Cu), andere hochschmelzende Metalle oder andere geeignete Metallmaterialien oder eine Kombination davon enthalten. Weist die Halbleitervorrichtung 200 Transistoren vom n-Typ und Transistoren vom p-Typ auf, können ferner unterschiedliche Gateelektrodenschichten getrennt für Transistoren vom n-Typ und Transistoren vom p-Typ ausgebildet werden, die unterschiedliche Metallschichten aufweisen können (z. B. zum Bereitstellen unterschiedlicher Austrittsarbeitsmetallschichten vom n-Typ und p-Typ).The gate electrode layer is then deposited over the gate dielectric layer using ALD, PVD, CVD, electron beam evaporation, or other suitable methods. The gate electrode layer can have a single layer or, alternatively, a multilayer structure, such as various combinations of a metal layer with a selected work function to improve the performance of the device (work function metal layer), a lining layer, a wetting layer, an adhesive layer, a metal alloy or a metal silicide. For example, the gate electrode layer may be titanium nitride (TiN), titanium aluminum (TiAl), titanium aluminum nitride (TiAlN), tantalum nitride (TaN), tantalum aluminum (TaAl), tantalum aluminum nitride (TaAlN), tantalum aluminum (TiAl), aluminum (TaCarbon), tungsten (TaAlC), tantalum carbon nitride (W), nickel (Ni), titanium (Ti), ruthenium (Ru), cobalt (Co), platinum (Pt), tantalum carbide (TaC), tantalum silicon nitride (TaSiN), copper (Cu), other refractory metals or other suitable ones Metal materials or a combination of which included. Know the semiconductor device 200 N-type transistors and p-type transistors, different gate electrode layers may also be formed separately for n-type transistors and p-type transistors, which may have different metal layers (e.g. to provide different n-type work function metal layers. Type and p-type).

Bezug nehmend auf 1, 13A und 13B umfasst das Verfahren 100 einen Block 124, in dem ein erster Drain-Kontakt 234 ausgebildet wird. In einem beispielhaften Prozess werden Lithografieprozesse verwendet, um eine Kontaktöffnung auszubilden, die das erste Drain-Merkmal 228D freilegt. Um den Kontaktwiderstand zu verringern, kann eine Silizidschicht auf dem ersten Drain-Merkmal 228D ausgebildet werden, indem eine Metallschicht über dem ersten Drain-Merkmal 228 abgeschieden wird und ein Temperprozess durchgeführt wird, um eine Silizidierung zwischen der Metallschicht und dem ersten Drain-Merkmal 228 zu bewirken. Eine geeignete Metallschicht kann Titan (Ti), Tantal (Ta), Nickel (Ni), Kobalt (Co) oder Wolfram (W) enthalten. Die Silizidschicht kann Titansilizid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilizid (TaSi), Wolframsilizid (WSi), Kobaltsilizid (CoSi) oder Nickelsilizid (NiSi) enthalten. Nach der Ausbildung der Silizidschicht kann eine Metallfüllschicht in der Kontaktöffnung abgeschieden werden. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Ein Planarisierungsprozess kann folgen, um eine planare obere Fläche bereitzustellen, die die Bühne für nachfolgende Prozesse bereitet.Referring to 1 , 13A and 13B includes the procedure 100 one block 124 , in which a first drain contact 234 is trained. In an exemplary process, lithography processes are used to form a contact opening that has the first drain feature 228D exposed. To reduce contact resistance, a silicide layer can be placed on the first drain feature 228D be formed by placing a metal layer over the first drain feature 228 is deposited and an annealing process is performed to silicidation between the metal layer and the first drain feature 228 to effect. A suitable metal layer can contain titanium (Ti), tantalum (Ta), nickel (Ni), cobalt (Co) or tungsten (W). The silicide layer can contain titanium silicide (TiSi), titanium silicon nitride (TiSiN), tantalum silicide (TaSi), tungsten silicide (WSi), cobalt silicide (CoSi) or nickel silicide (NiSi). After the formation of the silicide layer, a metal filler layer can be deposited in the contact opening. The metal filling layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride ( TaN) included. A planarization process can follow to provide a planar top surface that sets the stage for subsequent processes.

Bezug nehmend auf 1, 14A und 14B umfasst das Verfahren 100 einen Block 126, in dem ein zweiter Stapel 240 auf das Werkstück 200 gebondet wird. Bei einigen Ausführungsformen wird eine Deckschicht 236 flächig über dem Werkstück 200 abgeschieden. In einigen Implementierungen enthält die Deckschicht 236 Siliziumoxid und kann auch als Deckoxidschicht 236 bezeichnet werden. Wie der erste Stapel 204 enthält auch der zweite Stapel 240 eine Vielzahl von Kanalschichten 208, die mit einer Vielzahl von Opferschichten 206 wechselweise angeordnet ist. In den in 14A und 14B gezeigten Ausführungsformen weisen der erste Stapel 204 und der zweite Stapel 240 die gleiche Anzahl von Kanalschichten 208 und Opferschichten auf. Die vorliegende Offenbarung ist jedoch nicht derart beschränkt, dass der erste Stapel 204 und der zweite Stapel 240 unterschiedliche Ausgestaltungen aufweisen können, etwa unterschiedliche Schichtanzahl oder unterschiedliche Schichtdicken. Um das Bonden zu erleichtern, wird eine Basisschicht 238 auf einer Bodenfläche des zweiten Stapels 240 ausgebildet. Der zweite Stapel und die Basisschicht 238 können gegenüber dem Substrat 202 als ein weiteres Substrat betrachtet werden. In einigen Implementierungen enthält die Basisschicht 238 Siliziumoxid und kann auch als Basisoxidschicht 238 bezeichnet werden. Zur Ausräumung von Zweifeln wird angemerkt, dass es sich bei dem zweiten Stapel 240, der getrennt in 14A und 14B gezeigt ist, um ein und denselben handelt. Bei einigen Ausführungsformen kann der zweite Stapel 240 durch Verwendung der Grenzfläche zwischen der Deckschicht 236 und der Basisschicht 238 direkt an das Werkstück 200 gebondet sein. In einem beispielhaften Direktbondprozess werden sowohl die Deckschicht 236 als auch die Basisschicht 238 unter Verwendung von RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Salzsäure, Wasserstoffperoxid und Wasser) gereinigt. Die gereinigte Deckschicht 236 und Basisschicht 238 werden dann zusammengefügt und zusammengepresst. Das Direktbonden kann durch einen Temperprozess gestärkt werden.Referring to 1 , 14A and 14B includes the procedure 100 one block 126 in which a second pile 240 on the workpiece 200 is bonded. In some embodiments, a cover layer is used 236 flat over the workpiece 200 deposited. In some implementations, the top layer includes 236 Silicon oxide and can also be used as a top oxide layer 236 are designated. Like the first batch 204 also contains the second batch 240 a variety of channel layers 208 that with a variety of sacrificial layers 206 is arranged alternately. In the in 14A and 14B Embodiments shown have the first stack 204 and the second batch 240 the same number of channel layers 208 and sacrificial layers. However, the present disclosure is not limited to the first stack 204 and the second batch 240 can have different configurations, for example different numbers of layers or different layer thicknesses. To make bonding easier, a base layer is used 238 on a bottom surface of the second stack 240 educated. The second stack and the base layer 238 can opposite the substrate 202 can be viewed as another substrate. In some implementations, the base layer contains 238 Silicon oxide and can also be used as a base oxide layer 238 are designated. For the avoidance of doubt, it is noted that the second stack is 240 which is separated into 14A and 14B is shown to be one and the same. In some embodiments, the second stack 240 by using the interface between the top layer 236 and the base layer 238 directly to the workpiece 200 be bonded. In an exemplary direct bonding process, both the top layer 236 as well as the base layer 238 purified using RCA SC-1 (ammonia, hydrogen peroxide and water) and / or RCA SC-2 (hydrochloric acid, hydrogen peroxide and water). The cleaned top layer 236 and base layer 238 are then put together and pressed together. The direct bonding can be strengthened by a tempering process.

Bezug nehmend auf 1, 15A und 15B umfasst das Verfahren 100 einen Block 128, in dem Vorgänge aus den Blöcken 104, 108-122 an dem zweiten Stapel 240 durchgeführt werden. Aufgrund der Ähnlichkeit der Prozessschritte sind die Vorgänge in Block 128 der Einfachheit halber zusammengefasst. Bei Block 104 wird der zweite Stapel 240 strukturiert, um eine zweite finnenförmige Struktur auszubilden (deren Ansicht durch andere Strukturen verborgen ist). Da die zweite finnenförmige Struktur durch die Deckschicht 236 und die Basisschicht 238 isoliert ist, können die Vorgänge aus Block 106 weggelassen werden. Bei den Blöcken 108, 110 und 112 werden obere Hybridfinnen 242 auf beiden Seiten der zweiten finnenförmigen Struktur ausgebildet, wobei sie sich parallel zur zweiten finnenförmigen Struktur erstrecken. Bei Block 114 wird ein Gegenstück-Dummy-Gate-Stapel über dem Kanalbereich der zweiten finnenförmigen Struktur ausgebildet, um als Platzhalter für eine funktionale zweite Gate-Struktur zu dienen. Bei Block 116 wird der Source/Drain-Abschnitt der zweiten finnenförmigen Struktur vertieft, um ähnlich den Source/Drain-Gräben 224 Source/Drain-Vertiefungen auszubilden. Bei Block 118 werden die Opferschichten 206 in dem Kanalbereich selektiv und teilweise geätzt, um innere Abstandshaltervertiefungen auszubilden, und innere Abstandshaltermerkmale werden in derartigen inneren Abstandshaltervertiefungen ausgebildet. Bei Block 120 wird ein zweites Source-Merkmal 244S und ein zweites Drain-Merkmal 244D in den Source/Drain-Vertiefungen ausgebildet. Bei Block 122 wird der Dummy-Gate-Stapel über der zweiten finnenförmigen Struktur durch eine zweite Gate-Struktur ersetzt. Die Opferschichten 206 in dem Kanalbereich werden selektiv entfernt, um die Kanalschichten 208 als Kanalelemente freizusetzen, und die zweite Gate-Struktur umschließt jedes der Kanalelemente. Vor dem Ersetzen des Dummy-Gate-Stapels werden eine zweite CESL 246 und eine zweite ILD-Schicht 248 nacheinander über den oberen Hybridfinnen 242, dem zweiten Source-Merkmal 244S und dem zweiten Drain-Merkmal 244D abgeschieden.Referring to 1 , 15A and 15B includes the procedure 100 one block 128 , in which operations from the blocks 104 , 108-122 on the second pile 240 be performed. Due to the similarity of the process steps, the processes are in block 128 summarized for the sake of simplicity. At block 104 becomes the second batch 240 structured to form a second fin-shaped structure (the view of which is hidden by other structures). Because the second fin-shaped structure through the top layer 236 and the base layer 238 is isolated, can block the operations 106 be omitted. At the blocks 108 , 110 and 112 become upper hybrid fins 242 formed on both sides of the second fin-shaped structure, extending parallel to the second fin-shaped structure. At block 114 For example, a counterpart dummy gate stack is formed over the channel region of the second fin-shaped structure to serve as a placeholder for a functional second gate structure. At block 116 the source / drain portion of the second fin-shaped structure is recessed, similar to the source / drain trenches 224 Form source / drain wells. At block 118 become the sacrificial layers 206 selectively and partially etched in the channel region to form internal spacer recesses, and internal spacer features are formed in such internal spacer recesses. At block 120 becomes a second source feature 244S and a second drain feature 244D formed in the source / drain recesses. At block 122 the dummy gate stack over the second fin-shaped structure is replaced by a second gate structure. The sacrificial layers 206 in the channel area are selectively removed to the channel layers 208 as channel elements, and the second gate structure encloses each of the channel elements. Before replacing the dummy gate stack, a second CESL 246 and a second ILD layer 248 one after the other over the upper hybrid fins 242 , the second source feature 244S and the second drain feature 244D deposited.

Bezug nehmend auf 1, 16A und 16B umfasst das Verfahren 100 einen Block 130, in dem ein oberer Source-Kontakt 250, ein zweiter Drain-Kontakt 252, eine erste Durchkontaktierung 258, eine zweite Durchkontaktierung 260 und eine dritte Durchkontaktierung 262 ausgebildet werden. Wie in 17A gezeigt ist, wird der obere Source-Kontakt 250 über und in Kontakt mit dem zweiten Source-Merkmal 244S ausgebildet. Ähnlich wie beim ersten Drain-Kontakt 234 wird zuerst eine Kontaktöffnung hergestellt, um das zweite Source-Merkmal 244S freizulegen, dann wird eine Silizidschicht auf dem zweiten Source-Merkmal 244S ausgebildet und eine Metallfüllschicht wird abgeschieden, um den Rest der Kontaktöffnung zu füllen. In ähnlicher Weise wird ein zweiter Drain-Kontakt 252 über und in Kontakt mit dem zweiten Drain-Merkmal 244D ausgebildet. Nach der Ausbildung des oberen Source-Kontakts 250 und des zweiten Drain-Kontakts 252 werden eine Ätzstoppschicht (ESL) 254 und eine dritte ILD-Schicht 256 über dem oberen Source-Kontakt 250 und dem zweiten Drain-Kontakt 252 abgeschieden, um diese zu passivieren.Referring to 1 , 16A and 16B includes the procedure 100 one block 130 , in which an upper source contact 250 , a second drain contact 252 , a first via 258 , a second via 260 and a third via 262 be formed. As in 17A is the top source contact 250 over and in contact with the second source feature 244S educated. Similar to the first drain contact 234 a contact opening is first made to the second source feature 244S Then, to expose a silicide layer on the second source feature 244S and a metal fill layer is deposited to fill the remainder of the contact opening. Similarly, a second drain contact is made 252 over and in contact with the second drain feature 244D educated. After the upper source contact has been formed 250 and the second drain contact 252 an etch stop layer (ESL) 254 and a third ILD layer 256 above the upper source contact 250 and the second drain contact 252 deposited in order to passivate them.

Die Ausbildung der ersten Durchkontaktierung 258, der zweiten Durchkontaktierung 260 und der dritten Durchkontaktierung 262 kann Ausbildung einer Durchkontaktierungsöffnung durch mindestens die ESL 254 und die dritte ILD-Schicht 256 und Abscheidung einer Metallfüllschicht umfassen. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Bei einigen Ausführungsformen können die erste Durchkontaktierung 258, die zweite Durchkontaktierung 260 und die dritte Durchkontaktierung 262 jeweils eine Auskleidung zwischen der Metallfüllschicht und dem benachbarten dielektrischen Material aufweisen, um die elektrische Integrität zu verbessern. Eine solche Auskleidung kann Titan (Ti), Tantal (Ta), Titannitrid (TiN), Kobaltnitrid (CoN), Nickelnitrid (NiN) oder Tantalnitrid (TaN) enthalten. Da die Ausbildung der zweiten Durchkontaktierung 260 das Ausbilden einer Durchkontaktierungsöffuung erfordert, die sich nicht nur durch die ESL 254 und die dritte ILD-Schicht 256, sondern auch durch die zweite ILD-Schicht 248, die zweite ILD 246, die obere Hybridfinne 242, die Basisschicht 238 und die Deckschicht 236 erstreckt, wird die Durchkontaktierungsöffnung für die zweite Durchkontaktierung 260 nicht gleichzeitig mit Durchkontaktierungsöffnungen für die erste Durchkontaktierung 258 und die dritte Durchkontaktierung 262 ausgebildet. Bei einigen anderen Ausführungsformen wird die Ausbildung der Durchkontaktierungsöffnung für die zweite Durchkontaktierung 260 separat ausgebildet und in mehreren Ätzstadien geätzt.The formation of the first via 258 , the second via 260 and the third via 262 can form a via opening through at least the ESL 254 and the third ILD layer 256 and depositing a metal fill layer. The metal filling layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride ( TaN) included. In some embodiments, the first via 258 , the second via 260 and the third via 262 each have a liner between the metal filler layer and the adjacent dielectric material to improve electrical integrity. Such a lining can contain titanium (Ti), tantalum (Ta), titanium nitride (TiN), cobalt nitride (CoN), nickel nitride (NiN) or tantalum nitride (TaN). Because the formation of the second via 260 requires the formation of a via opening that extends not only through the ESL 254 and the third ILD layer 256 , but also through the second ILD layer 248 , the second ILD 246 , the upper hybrid fin 242 , the base layer 238 and the top layer 236 extends, the via opening for the second via 260 not at the same time as via openings for the first via 258 and the third via 262 educated. In some other embodiments, the formation of the via opening for the second via 260 formed separately and etched in several etching stages.

Bezug nehmend auf 1, 16A und 16B umfasst das Verfahren 100 einen Block 132, in dem eine obere Verbindungsstruktur 270 ausgebildet wird. Die obere Verbindungsstruktur 270 weist eine erste Passivierungsschicht 263 und leitfähige Merkmale in der ersten Passivierungsschicht 263 auf. In den dargestellten Ausführungsformen umfassen die leitfähigen Merkmale eine obere Stromversorgungsschiene 264, eine erste Leitung 266 und eine zweite Leitung 268. Die obere Stromversorgungsschiene 264 ist in direktem Kontakt mit der ersten Durchkontaktierung 258. Anders ausgedrückt koppelt die erste Durchkontaktierung 258 die obere Stromversorgungsschiene 264 und das zweite Source-Merkmal 244S elektrisch. Hier wird die obere Stromversorgungsschiene 264 (oder eine andere Stromversorgungsschiene) als solche bezeichnet, da sie eine positive Versorgungsspannung liefert. In einem beispielhaften Prozess wird die erste Passivierungsschicht 263 über dem Werkstück 200 abgeschieden, die erste Passivierungsschicht 263 wird dann strukturiert und ein leitfähiges Material wird über der strukturierten ersten Passivierungsschicht 263 abgeschieden. Zwar umfasst die obere Verbindungsstruktur 270 in 16A und 16B nur eine einzige Verbindungsschicht, die obere Verbindungsstruktur 270 kann jedoch mehr Verbindungsschichten umfassen und kann alle Verbindungsschichten über dem Werkstück 200 umfassen. Wie in 16B gezeigt ist, ist die zweite Durchkontaktierung 260 in direktem Kontakt mit der ersten Leitung 266 und die dritte Durchkontaktierung 262 in direktem Kontakt mit der zweiten Leitung 268.Referring to 1 , 16A and 16B includes the procedure 100 one block 132 , in which an upper connection structure 270 is trained. The upper connection structure 270 has a first passivation layer 263 and conductive features in the first passivation layer 263 on. In the illustrated embodiments, the conductive features include a top power supply rail 264 , a first line 266 and a second line 268 . The upper power supply rail 264 is in direct contact with the first via 258 . In other words, the first via couples 258 the upper power supply rail 264 and the second source feature 244S electric. This is where the top power supply rail becomes 264 (or any other power supply rail) is referred to as such because it provides a positive supply voltage. In an exemplary process, the first passivation layer 263 above the workpiece 200 deposited, the first passivation layer 263 is then patterned and a conductive material is patterned over the first passivation layer 263 deposited. True, the upper connecting structure includes 270 in 16A and 16B only a single connection layer, the upper connection structure 270 however, may include more tie layers and may have all tie layers over the workpiece 200 include. As in 16B shown is the second via 260 in direct contact with the first line 266 and the third via 262 in direct contact with the second line 268 .

Bezug nehmend auf 1, 17A und 17B umfasst das Verfahren 100 einen Block 134, in dem ein rückseitiger Source-Kontakt 274 ausgebildet wird. Zwar ist dies in 17A und 17B nicht derart veranschaulicht, Vorgänge bei Block 134 können jedoch ausgeführt werden, während das Werkstück 200 an ein Trägersubstrat gebondet und kopfüber gedreht ist. In einem beispielhaften Prozess wird das Substrat 202 durch einen Schleifprozess und/oder einen chemisch-mechanischen Polierprozess (CMP-Prozess) geschliffen oder planarisiert, bis das Isolationsmerkmal 214 freiliegt. Während eine erste strukturierte Hartmaske den Source-Bereich 200S bedeckt, wird der Basisabschnitt 209B in dem Drain-Bereich 200D selektiv entfernt, um das erste Drain-Merkmal 228D freizulegen. Eine erste Nitridauskleidung 276 und ein dielektrischer Füllstoff 282 können über dem ersten Drain-Merkmal 228D abgeschieden werden, um dieses zu isolieren. Bei einigen Fällen kann die erste Nitridauskleidung 276 Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbonitrid enthalten und der dielektrische Füllstoff 282 Siliziumoxid enthalten. Die erste strukturierte Maske wird dann entfernt und eine zweite strukturierte Maske wird ausgebildet, um den Drain-Bereich 200D abzudecken. Eine rückseitige Kontaktöffnung wird ausgebildet, um das erste Source-Merkmal 228S freizulegen. Eine zweite Nitridauskleidung 277 wird über der rückseitigen Kontaktöffnung abgeschieden und zurückgeätzt, um das erste Source-Merkmal 228S freizulegen. Wie in 17A veranschaulicht ist, werden eine rückseitige Silizidschicht 272 und ein rückseitiger Source-Kontakt 274 in der rückseitigen Kontaktöffnung ausgebildet. Die rückseitige Silizidschicht 272 kann Titansilizid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilizid (TaSi), Wolframsilizid (WSi), Kobaltsilizid (CoSi) oder Nickelsilizid (NiSi) enthalten. Der rückseitige Source-Kontakt 274 kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten.Referring to 1 , 17A and 17B includes the procedure 100 one block 134 , in which a rear source contact 274 is trained. Although this is in 17A and 17B not so illustrated, operations at block 134 however, can be performed while the workpiece 200 is bonded to a carrier substrate and turned upside down. In an exemplary process, the substrate is made 202 ground or planarized by a grinding process and / or a chemical-mechanical polishing process (CMP process) until the insulation feature 214 exposed. During a first structured hard mask the source area 200S covered, becomes the base section 209B in the drain area 200D selectively removed to the first drain feature 228D to expose. A first nitride liner 276 and a dielectric filler 282 can over the first drain feature 228D deposited in order to isolate this. In some cases the first nitride liner may be used 276 Contain silicon nitride, silicon oxynitride or silicon carbonitride and the dielectric filler 282 Contain silicon oxide. The first textured mask will be then removed and a second patterned mask is formed around the drain region 200D to cover. A rear contact opening is formed around the first source feature 228S to expose. A second nitride liner 277 is deposited over the rear contact opening and etched back to the first source feature 228S to expose. As in 17A illustrated are a back side silicide layer 272 and a rear source contact 274 formed in the rear contact opening. The back silicide layer 272 may contain titanium silicide (TiSi), titanium silicon nitride (TiSiN), tantalum silicide (TaSi), tungsten silicide (WSi), cobalt silicide (CoSi) or nickel silicide (NiSi). The rear source contact 274 can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride (TaN) contain.

Bezug nehmend auf 1, 17A und 17B umfasst das Verfahren 100 einen Block 136, in dem eine rückseitige Verbindungsstruktur 290 ausgebildet wird. Bei der dargestellten Ausführungsform weist die rückseitige Verbindungsstruktur 290 eine erste rückseitige Stromversorgungsschiene 279 in einer zweiten Passivierungsschicht 278 auf. Die erste rückseitige Stromversorgungsschiene 279 ist in direktem Kontakt mit dem rückseitigen Source-Kontakt 274. Als Ergebnis ist die erste rückseitige Stromversorgungsschiene 279 mit dem ersten Source-Merkmal 228S gekoppelt und dabei durch die erste Nitridauskleidung 276 und den dielektrischen Füllstoff 282 vom ersten Drain-Merkmal 228D isoliert. Wie bei der oberen Stromversorgungsschiene 264 wird hier die erste rückseitige Stromversorgungsschiene 279 als solche bezeichnet, weil sie eine positive Versorgungsspannung liefert. In einem beispielhaften Prozess wird die zweite Passivierungsschicht 278 über dem freiliegenden Isolationsmerkmal 214 abgeschieden, die zweite Passivierungsschicht 278 wird dann strukturiert und ein leitfähiges Material wird über der strukturierten zweiten Passivierungsschicht 278 abgeschieden.Referring to 1 , 17A and 17B includes the procedure 100 one block 136 , in which a rear connection structure 290 is trained. In the illustrated embodiment, the rear connection structure 290 a first rear power supply rail 279 in a second passivation layer 278 on. The first rear power supply rail 279 is in direct contact with the rear source contact 274 . The result is the first rear power supply rail 279 with the first source characteristic 228S coupled and thereby through the first nitride liner 276 and the dielectric filler 282 from the first drain feature 228D isolated. As with the top power supply rail 264 becomes the first rear power supply rail here 279 referred to as such because it provides a positive supply voltage. In an exemplary process, the second passivation layer is used 278 over the exposed insulation feature 214 deposited, the second passivation layer 278 is then patterned and a conductive material is patterned over the second passivation layer 278 deposited.

Es wird nun auf 17A und 17B Bezug genommen. Nach Abschluss der Vorgänge des Verfahrens 100 sind ein erster MBC-Transistor 10 und ein zweiter MBC-Transistor 20 über dem ersten MBC-Transistor 10 ausgebildet. Der erste MBC-Transistor 10 weist Kanalelemente auf, die zwischen dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228D eingefasst sind. Eine erste Gate-Struktur (deren Ansicht durch das erste Source-Merkmal 228S verborgen ist) des ersten MBC-Transistors 10 umschließt jedes seiner Kanalelemente. Der zweite MBC-Transistor 20 weist Kanalelemente auf, die zwischen dem zweiten Source-Merkmal 244S und dem zweiten Drain-Merkmal 244D eingefasst sind. Eine zweite Gate-Struktur (deren Ansicht durch das zweite Source-Merkmal 244S und das zweite Drain-Merkmal 244D verborgen ist) des zweiten MBC-Transistors 20 umschließt jedes seiner Kanalelemente. Das erste Source-Merkmal 228S ist über den rückseitigen Source-Kontakt 274 mit der ersten rückseitigen Stromversorgungsschiene 279 gekoppelt. Die erste rückseitige Stromversorgungsschiene 279 ist in der rückseitigen Verbindungsstruktur 290 angeordnet. Das zweite Source-Merkmal 244S ist über den oberen Source-Kontakt 250 und die erste Durchkontaktierung 258 mit der oberen Stromversorgungsschiene 264 gekoppelt. Die obere Stromversorgungsschiene 264 ist in der oberen Verbindungsstruktur 270 angeordnet. Sowohl das erste Drain-Merkmal 228D als auch das zweite Drain-Merkmal 244D ist elektrisch mit leitfähigen Merkmalen in der oberen Verbindungsstruktur 270 gekoppelt, jedoch von der rückseitigen Verbindungsstruktur 290 isoliert. Das erste Drain-Merkmal 228D ist über den ersten Drain-Kontakt 234 und die zweite Durchkontaktierung 260 mit der ersten Leitung 266 gekoppelt. Die zweite Durchkontaktierung 260 erstreckt sich durch die obere Hybridfinne 242 in Z-Richtung. Das zweite Drain-Merkmal 244D ist über die dritte Durchkontaktierung 262 mit der zweiten Leitung 268 gekoppelt.It is now on 17A and 17B Referenced. After completing the operations of the procedure 100 are a first MBC transistor 10 and a second MBC transistor 20th above the first MBC transistor 10 educated. The first MBC transistor 10 has channel elements between the first source feature 228S and the first drain feature 228D are edged. A first gate structure (its view through the first source feature 228S is hidden) of the first MBC transistor 10 encloses each of its channel elements. The second MBC transistor 20th has channel elements interposed between the second source feature 244S and the second drain feature 244D are edged. A second gate structure (view it through the second source feature 244S and the second drain feature 244D is hidden) of the second MBC transistor 20th encloses each of its channel elements. The first source feature 228S is via the rear source contact 274 with the first rear power supply rail 279 coupled. The first rear power supply rail 279 is in the back connection structure 290 arranged. The second source feature 244S is via the upper source contact 250 and the first via 258 with the upper power supply rail 264 coupled. The upper power supply rail 264 is in the connection structure above 270 arranged. Both the first drain feature 228D as well as the second drain feature 244D is electrically with conductive features in the top interconnect structure 270 coupled, but from the rear connection structure 290 isolated. The first drain feature 228D is via the first drain contact 234 and the second via 260 with the first line 266 coupled. The second via 260 extends through the upper hybrid fin 242 in the Z direction. The second drain feature 244D is via the third via 262 with the second line 268 coupled.

Die Aufmerksamkeit richtet sich nun auf das Verfahren 300. 18 veranschaulicht ein Flussdiagramm des Verfahrens 300 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In der gesamten vorliegenden Offenbarung bezeichnen ähnliche Bezugszeichen hinsichtlich Zusammensetzung und Ausbildung ähnliche Merkmale. Sofern ähnliche Details in Verbindung mit dem Verfahren 100 beschrieben wurden, können Details von Vorgängen des Verfahrens 300 vereinfacht oder weggelassen sein.Attention now turns to the procedure 300 . 18th Figure 11 illustrates a flow diagram of the method 300 in accordance with various aspects of the present disclosure. Throughout the present disclosure, like numerals indicate similar features in terms of composition and configuration. Provided similar details in connection with the procedure 100 may provide details of operations of the method 300 be simplified or omitted.

Bezug nehmend auf 18 und 19 umfasst das Verfahren 300 einen Block 302, in dem ein Werkstück 200 bereitgestellt wird. Das Werkstück 200 umfasst ein Substrat 202 und einen ersten Stapel 204 über dem Substrat 202. Da das Substrat 202 und der erste Stapel 204 vorstehend beschrieben wurden, werden hier detaillierte Beschreibungen davon weggelassen.Referring to 18th and 19th includes the procedure 300 one block 302 in which a workpiece 200 provided. The workpiece 200 comprises a substrate 202 and a first batch 204 above the substrate 202 . As the substrate 202 and the first batch 204 described above, detailed descriptions thereof are omitted here.

Bezug nehmend auf 18 und 20 umfasst das Verfahren 300 einen Block 304, in dem eine erste finnenförmige Struktur 209 aus dem ersten Stapel 204 ausgebildet wird. Da Vorgänge in Block 304 denen aus Block 104 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th and 20th includes the procedure 300 one block 304 in which a first fin-shaped structure 209 from the first batch 204 is trained. Since operations in block 304 those from block 104 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18 und 21 umfasst das Verfahren 300 einen Block 306, in dem ein Isolationsmerkmal 214 ausgebildet wird. Da Vorgänge in Block 306 denen aus Block 106 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th and 21 includes the procedure 300 one block 306 , in which an isolation feature 214 is trained. Since operations in block 306 those from block 106 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18 und 22 umfasst das Verfahren 300 einen Block 308, in dem eine Opferabstandshalterschicht 216 über der ersten finnenförmigen Struktur 209 und dem Isolationsmerkmal 214 abgeschieden wird. Da Vorgänge in Block 308 denen aus Block 108 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th and 22nd includes the procedure 300 one block 308 in which a sacrificial spacer layer 216 above the first fin-shaped structure 209 and the isolation feature 214 is deposited. Since operations in block 308 those from block 108 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18, 23 und 24 umfasst das Verfahren 100 einen Block 310, in dem eine zweite dielektrische Schicht 2180, eine leitfähige Schicht 219 und eine dritte dielektrische Schicht 221 über der Opferabstandshalterschicht 216 abgeschieden werden. Die zweite dielektrische Schicht 2180 kann konform über dem Werkstück 200, einschließlich über der Opferabstandshalterschicht 216, abgeschieden werden. Wie in 23 gezeigt ist, füllt die zweite dielektrische Schicht 2180, anders als die erste dielektrische Schicht 218, die durch Seitenwände der Opferabstandshalterschicht 216 definierten Gräben nicht vollständig aus. Nach der konformen Abscheidung der zweiten dielektrischen Schicht 2180 wird eine leitfähige Schicht 219 über der zweiten dielektrischen Schicht 2180 abgeschieden, um die durch Seitenwände der Opferabstandshalterschicht 216 definierten Gräben vollständig zu füllen. Die leitfähige Schicht 219 kann ein leitfähiges Material enthalten, etwa Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN). Die leitfähige Schicht 219 wird dann vertieft, bis die obere Fläche der leitfähigen Schicht 219 unter derjenigen der zweiten dielektrischen Schicht 2180 liegt. Als Ergebnis sind wie in 24 veranschaulicht isolierte leitfähige Merkmale 219 auf beiden Seiten der ersten finnenförmigen Struktur 209 ausgebildet. Die dritte dielektrische Schicht 221 wird dann auf den leitfähigen Merkmalen 219 und der zweiten dielektrischen Schicht 2180 abgeschieden. Als Ergebnis sind die leitfähigen Merkmale 219 unter der zweiten dielektrischen Schicht 2180 und der dritten dielektrischen Schicht 221 vergraben bzw. in diese eingebettet. Die zweite dielektrische Schicht 2180 und die dritte dielektrische Schicht 221 können Siliziumnitrid, Hafniumoxid, Aluminiumoxid, Zirkoniumoxid oder ein dielektrisches Material enthalten, das ein selektives Ätzen der Opferabstandshalterschicht 216 ermöglicht. Die zweite dielektrische Schicht 2180 und die dritte dielektrische Schicht 221 können unter Verwendung von CVD oder ALD abgeschieden werden. Zwar ist dies in den Figuren nicht explizit gezeigt, ein Planarisierungsprozess wie beispielsweise ein chemisch-mechanischer Polierprozess (CMP-Prozess) kann jedoch an dem Werkstück 200 durchgeführt werden, um die obere Fläche der ersten finnenförmigen Struktur 209 freizulegen. Der Planarisierungsprozess legt auch obere Flächen der Opferabstandshalterschicht 216 frei.Referring to 18th , 23 and 24 includes the procedure 100 one block 310 in which a second dielectric layer 2180 , a conductive layer 219 and a third dielectric layer 221 over the sacrificial spacer layer 216 to be deposited. The second dielectric layer 2180 can conform over the workpiece 200 including over the sacrificial spacer layer 216 to be deposited. As in 23 as shown, fills the second dielectric layer 2180 , different from the first dielectric layer 218 passing through sidewalls of the sacrificial spacer layer 216 defined trenches not completely. After conformal deposition of the second dielectric layer 2180 becomes a conductive layer 219 over the second dielectric layer 2180 deposited around the through sidewalls of the sacrificial spacer layer 216 to completely fill defined trenches. The conductive layer 219 may contain a conductive material such as titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta ) or tantalum nitride (TaN). The conductive layer 219 is then recessed until the top surface of the conductive layer 219 below that of the second dielectric layer 2180 lies. As a result, as in 24 illustrates isolated conductive features 219 on either side of the first fin-shaped structure 209 educated. The third dielectric layer 221 will then be on the conductive features 219 and the second dielectric layer 2180 deposited. As a result, there are the conductive characteristics 219 under the second dielectric layer 2180 and the third dielectric layer 221 buried or embedded in them. The second dielectric layer 2180 and the third dielectric layer 221 may include silicon nitride, hafnium oxide, aluminum oxide, zirconium oxide, or a dielectric material that allows selective etching of the sacrificial spacer layer 216 enables. The second dielectric layer 2180 and the third dielectric layer 221 can be deposited using CVD or ALD. Although this is not explicitly shown in the figures, a planarization process such as a chemical-mechanical polishing process (CMP process) can, however, be carried out on the workpiece 200 performed around the top surface of the first fin-shaped structure 209 to expose. The planarization process also lays down top surfaces of the sacrificial spacer layer 216 free.

Bezug nehmend auf 18 und 25 umfasst das Verfahren 300 einen Block 312, in dem die Opferabstandshalterschicht 216 selektiv zurückgeätzt wird, um den Stapelabschnitt 209S der ersten finnenförmigen Struktur 209 freizusetzen. Da Vorgänge in Block 312 denen aus Block 112 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen. In Bezug auf das Verfahren 300 sind als Ergebnis der Vorgänge aus Block 312 modulare Hybridfinnen 2170 ausgebildet. Die modularen Hybridfinnen 2170 erstrecken sich parallel zur ersten finnenförmigen Struktur 209. Jede der modularen Hybridfinnen 2170 weist ein darin eingebettetes leitfähiges Merkmal 219 auf. Wie nachstehend weiter beschrieben wird, können die modularen Hybridfinnen 2170 als Kontaktmodul dienen, um bei Bedarf Führungspfade bereitzustellen. Werden modulare Hybridfinnen implementiert, können Durchkontaktierungen kleinere Seitenverhältnisse aufweisen, da sie an eingebetteten leitfähigen Merkmalen in modularen Hybridfinnen beginnen und enden können.Referring to 18th and 25th includes the procedure 300 one block 312 in which the sacrificial spacer layer 216 is selectively etched back to the stack portion 209S the first fin-shaped structure 209 to release. Since operations in block 312 those from block 112 are similar, detailed descriptions thereof are omitted for the sake of brevity. Regarding the procedure 300 are as a result of the operations from block 312 modular hybrid fins 2170 educated. The modular hybrid fins 2170 extend parallel to the first fin-shaped structure 209 . Any of the modular hybrid fins 2170 has a conductive feature embedded therein 219 on. As will be further described below, the hybrid modular fins 2170 serve as a contact module to provide guide paths if necessary. When modular hybrid fins are implemented, vias can have smaller aspect ratios because they can start and end at embedded conductive features in modular hybrid fins.

Bezug nehmend auf 18 und 26 umfasst das Verfahren 300 einen Block 314, in dem ein Dummy-Gate-Stapel 222 über dem Stapelabschnitt 209S und den modularen Hybridfinnen 2170 ausgebildet wird. Da Vorgänge in Block 314 denen aus Block 114 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th and 26th includes the procedure 300 one block 314 in which a dummy gate stack 222 above the stacking section 209S and the modular hybrid fins 2170 is trained. Since operations in block 314 those from block 114 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18 und 27 umfasst das Verfahren 300 einen Block 316, in dem Source/Drain-Abschnitte der ersten finnenförmigen Struktur 209 vertieft werden, um Source/Drain-Vertiefungen 224 auszubilden. Da Vorgänge in Block 316 denen aus Block 116 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th and 27 includes the procedure 300 one block 316 , in the source / drain portions of the first fin-shaped structure 209 deepened to source / drain wells 224 to train. Since operations in block 316 those from block 116 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18 und 28 umfasst das Verfahren 300 einen Block 318, in dem innere Abstandshaltermerkmale 226 ausgebildet werden. Da Vorgänge in Block 318 denen aus Block 118 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th and 28 includes the procedure 300 one block 318 , in which inner spacer features 226 be formed. Since operations in block 318 those from block 118 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18, 29A und 29B umfasst das Verfahren 300 einen Block 320, in dem ein erstes Source-Merkmal 228S und ein erstes Drain-Merkmal 228D in den Source/Drain-Gräben 224 ausgebildet werden. Es wird angemerkt, dass der Source-Bereich 200S und der Drain-Bereich 200D in 29A bzw. 29B getrennt veranschaulicht sind. In ähnlicher Weise ist der Source-Bereich 200S in 30A-35A gezeigt und der Drain-Bereich 200D in 30B-35B veranschaulicht. Da Vorgänge in Block 320 denen aus Block 120 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th , 29A and 29B includes the procedure 300 one block 320 , in which a first source characteristic 228S and a first drain feature 228D in the source / drain trenches 224 be formed. It should be noted that the source area 200S and the drain area 200D in 29A respectively. 29B are illustrated separately. The source area is similar 200S in 30A-35A shown and the drain area 200D in 30B-35B illustrated. Since operations in block 320 those from block 120 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18, 29A und 29B umfasst das Verfahren 300 einen Block 322, in dem der Dummy-Gate-Stapel 222 durch eine erste Gate-Struktur ersetzt wird (deren Ansicht durch das erste Source-Merkmal 228S verborgen ist). Da Vorgänge in Block 322 denen aus Block 122 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th , 29A and 29B includes the procedure 300 one block 322 in which the dummy gate stack 222 is replaced by a first gate structure (the view of which is replaced by the first source feature 228S is hidden). Since operations in block 322 those from block 122 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18, 30A und 30B umfasst das Verfahren 300 einen Block 324, in dem ein erster Source-Kontakt 235 und ein erster Drain-Kontakt 234 ausgebildet werden. In einem beispielhaften Prozess werden Lithografieprozesse verwendet, um Kontaktöffnungen auszubilden, die das erste Source-Merkmal 228S und das erste Drain-Merkmal 228D freilegen. Um den Kontaktwiderstand zu verringern, kann eine Silizidschicht auf dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228D ausgebildet werden, indem eine Metallschicht über dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228 abgeschieden wird und ein Temperprozess durchgeführt wird, um eine Silizidierung zwischen der Metallschicht und dem ersten Source-Merkmal 228S sowie zwischen der Metallschicht und dem ersten Drain-Merkmal 228D zu bewirken. Eine geeignete Metallschicht kann Titan (Ti), Tantal (Ta), Nickel (Ni), Kobalt (Co) oder Wolfram (W) enthalten. Die Silizidschicht kann Titansilizid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilizid (TaSi), Wolframsilizid (WSi), Kobaltsilizid (CoSi) oder Nickelsilizid (NiSi) enthalten. Nach der Ausbildung der Silizidschicht kann eine Metallfüllschicht in der Kontaktöffnung abgeschieden werden. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Ein Planarisierungsprozess kann folgen, um eine planare obere Fläche bereitzustellen, die die Bühne für nachfolgende Prozesse bereitet. Es wird angemerkt, dass die Abmessung in X-Richtung und die Position des ersten Source-Kontakts 235 derart ausgewählt sind, dass seine Seitenwand in Kontakt mit dem benachbarten leitfähigen Merkmal 219 ist oder sich mit diesem zusammenschließt. Im Gegensatz dazu sind die Abmessung in X-Richtung und die Position des ersten Drain-Kontakts 234 derart gewählt, dass seine Seitenwand, oder beliebige Teile davon, von dem benachbarten leitfähigen Merkmal 219 beabstandet ist.Referring to 18th , 30A and 30B includes the procedure 300 one block 324 in which a first source contact 235 and a first drain contact 234 be formed. In an exemplary process, lithography processes are used to form contact openings that the first source feature 228S and the first drain feature 228D uncover. To reduce contact resistance, a silicide layer can be placed on the first source feature 228S and the first drain feature 228D be formed by placing a metal layer over the first source feature 228S and the first drain feature 228 is deposited and an annealing process is performed to silicidation between the metal layer and the first source feature 228S and between the metal layer and the first drain feature 228D to effect. A suitable metal layer can contain titanium (Ti), tantalum (Ta), nickel (Ni), cobalt (Co) or tungsten (W). The silicide layer can contain titanium silicide (TiSi), titanium silicon nitride (TiSiN), tantalum silicide (TaSi), tungsten silicide (WSi), cobalt silicide (CoSi) or nickel silicide (NiSi). After the formation of the silicide layer, a metal filler layer can be deposited in the contact opening. The metal filling layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride ( TaN) included. A planarization process can follow to provide a planar top surface that sets the stage for subsequent processes. It is noted that the dimension in the X direction and the position of the first source contact 235 are selected such that its sidewall is in contact with the adjacent conductive feature 219 is or is affiliated with this. In contrast, the dimension in the X direction and the position of the first drain contact 234 chosen so that its sidewall, or any part thereof, is separated from the adjacent conductive feature 219 is spaced.

Bezug nehmend auf 18, 31A und 31B umfasst das Verfahren 300 einen Block 326, in dem ein zweiter Stapel 240 auf das Werkstück 200 gebondet wird. Da Vorgänge in Block 326 denen aus Block 126 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 18th , 31A and 31B includes the procedure 300 one block 326 in which a second pile 240 on the workpiece 200 is bonded. Since operations in block 326 those from block 126 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 18, 32A, 32B, 33A und 33B umfasst das Verfahren 300 einen Block 328, in dem Vorgänge aus den Blöcken 304, 308-322 an dem zweiten Stapel 240 durchgeführt werden. Aufgrund der Ähnlichkeit der Prozessschritte sind die Vorgänge in Block 328 der Einfachheit halber zusammengefasst. Bezug nehmend auf 32A und 32B wird in Block 304 der zweite Stapel 240 strukturiert, um eine zweite finnenförmige Struktur 2090 auszubilden. Wie in 32A und 32B gezeigt ist, ist die zweite finnenförmige Struktur 2090 vertikal mit der ersten finnenförmigen Struktur 209 ausgerichtet. Dies ist durch die vertikale Ausrichtung zwischen der zweiten finnenförmigen Struktur 2090 und dem Basisabschnitt 209B belegt. Da die zweite finnenförmige Struktur 2090 durch die Deckschicht 236 und die Basisschicht 238 isoliert ist, können die Vorgänge aus Block 306 weggelassen werden. Immer noch unter Bezugnahme auf 32A und 32B werden in den Blöcken 308, 310 und 312 obere modulare Hybridfinnen 2172 auf beiden Seiten der zweiten finnenförmigen Struktur 2090 ausgebildet, wobei sie sich längs parallel zur zweiten finnenförmigen Struktur 2090 erstrecken. Jede der oberen modularen Hybridfinnen 2172 weist obere leitfähige Merkmale 239 auf, die in eine vierte dielektrische Schicht 241 und eine fünfte dielektrische Schicht 243 eingebettet sind. Die oberen leitfähigen Merkmale 239 und die leitfähigen Merkmale 219 können die gleiche Zusammensetzung aufweisen. Die vierte dielektrische Schicht 241 und die fünfte dielektrische Schicht 243 weisen die gleiche Zusammensetzung auf wie die zweite dielektrische Schicht 2180. Wie in 32A gezeigt ist, wird eine Überbrückungsdurchkontaktierung 237 ausgebildet, um ein leitfähiges Merkmal 219 in einer modularen Hybridfinne 2170 und ein oberes leitfähiges Merkmal 239 in einer oberen modularen Hybridfinne 2172 elektrisch zu koppeln. Um die Überbrückungsdurchkontaktierung 237 auszubilden, wird nach der Abschneidung der vierten dielektrischen Schicht 241 ein Durchkontaktierungsloch direkt über dem zu verbindenden leitfähigen Merkmal 219 ausgebildet. Die Überbrückungsdurchkontaktierung 237 und das damit verbundene obere leitfähige Merkmal 239 werden gleichzeitig ausgebildet, wenn das obere leitfähige Merkmal 239 abgeschieden wird.Referring to 18th , 32A , 32B , 33A and 33B includes the procedure 300 one block 328 , in which operations from the blocks 304 , 308-322 on the second pile 240 be performed. Due to the similarity of the process steps, the processes are in block 328 summarized for the sake of simplicity. Referring to 32A and 32B will be in block 304 the second batch 240 structured around a second fin-shaped structure 2090 to train. As in 32A and 32B shown is the second fin-shaped structure 2090 vertical with the first fin-shaped structure 209 aligned. This is due to the vertical alignment between the second fin-shaped structure 2090 and the base section 209B proven. Because the second fin-shaped structure 2090 through the top layer 236 and the base layer 238 is isolated, can block the operations 306 be omitted. Still referring to 32A and 32B are in blocks 308 , 310 and 312 upper modular hybrid fins 2172 on either side of the second fin-shaped structure 2090 formed, wherein they are longitudinally parallel to the second fin-shaped structure 2090 extend. Any of the upper modular hybrid fins 2172 has upper conductive characteristics 239 on that in a fourth dielectric layer 241 and a fifth dielectric layer 243 are embedded. The top conductive features 239 and the conductive features 219 can have the same composition. The fourth dielectric layer 241 and the fifth dielectric layer 243 have the same composition as the second dielectric layer 2180 . As in 32A is shown a jumper via 237 designed to be a conductive feature 219 in a modular hybrid fin 2170 and a top conductive feature 239 in an upper modular hybrid fin 2172 to couple electrically. To the jumper vias 237 after cutting off the fourth dielectric layer 241 a via hole directly over the conductive feature to be connected 219 educated. The bridging vias 237 and the associated upper conductive feature 239 are formed at the same time when the upper conductive feature 239 is deposited.

Bezug nehmend auf 33A und 33B wird in Block 314 ein Gegenstück-Dummy-Gate-Stapel über dem Kanalbereich der zweiten finnenförmigen Struktur ausgebildet, um als Platzhalter für eine funktionale zweite Gate-Struktur zu dienen. Bei Block 316 wird der Source/Drain-Abschnitt der zweiten finnenförmigen Struktur vertieft, um ähnlich den Source/Drain-Gräben 224 Source/Drain-Vertiefungen auszubilden. Bei Block 318 werden die Opferschichten 206 in dem Kanalbereich selektiv und teilweise geätzt, um innere Abstandshaltervertiefungen auszubilden, und innere Abstandshaltermerkmale werden in derartigen inneren Abstandshaltervertiefungen ausgebildet. Bei Block 320 wird ein zweites Source-Merkmal 244S und ein zweites Drain-Merkmal 244D in den Source/Drain-Vertiefungen ausgebildet. Bei Block 322 wird der Dummy-Gate-Stapel über der zweiten finnenförmigen Struktur durch eine zweite Gate-Struktur (nicht gezeigt) ersetzt. Die Opferschichten 206 in dem Kanalbereich werden selektiv entfernt, um die Kanalschichten 208 als Kanalelemente freizusetzen, und die zweite Gate-Struktur umschließt jedes der Kanalelemente. Vor dem Ersetzen des Dummy-Gate-Stapels werden eine zweite CESL 246 und eine zweite ILD-Schicht 248 nacheinander über den oberen modularen Hybridfinnen 2172, dem zweiten Source-Merkmal 244S und dem zweiten Drain-Merkmal 244D abgeschieden.Referring to 33A and 33B will be in block 314 a counterpart dummy gate stack is formed over the channel region of the second fin-shaped structure to serve as a placeholder for a functional second gate structure. At block 316 the source / drain portion of the second fin-shaped structure is recessed, similar to the source / drain trenches 224 Form source / drain wells. At block 318 become the sacrificial layers 206 selectively and partially etched in the channel region to form internal spacer recesses, and internal spacer features are formed in such internal spacer recesses. At block 320 becomes a second source feature 244S and a second drain feature 244D formed in the source / drain recesses. At block 322 For example, the dummy gate stack over the second fin-shaped structure is replaced by a second gate structure (not shown). The sacrificial layers 206 in the channel area are selectively removed to the channel layers 208 as channel elements, and the second gate structure encloses each of the channel elements. Before replacing the dummy gate stack, a second CESL 246 and a second ILD layer 248 one after the other over the upper modular hybrid fins 2172 , the second source feature 244S and the second drain feature 244D deposited.

Bezug nehmend auf 18, 34A und 34B umfasst das Verfahren 300 einen Block 330, in dem ein oberer Source-Kontakt 250, ein zweiter Drain-Kontakt 252, eine zweite Durchkontaktierung 260 und eine dritte Durchkontaktierung 262 ausgebildet werden. Wie in 34A gezeigt ist, wird der obere Source-Kontakt 250 über und in Kontakt mit dem zweiten Source-Merkmal 244S ausgebildet. Zuerst wird eine Kontaktöffnung hergestellt, um das zweite Source-Merkmal 244S freizulegen, dann wird eine Silizidschicht auf dem zweiten Source-Merkmal 244S ausgebildet und eine Metallfüllschicht wird abgeschieden, um den Rest der Kontaktöffnung zu füllen. In ähnlicher Weise wird ein zweiter Drain-Kontakt 252 über und in Kontakt mit dem zweiten Drain-Merkmal 244D ausgebildet. Nach der Ausbildung des oberen Source-Kontakts 250 und des zweiten Drain-Kontakts 252 werden eine Ätzstoppschicht (ESL) 254 und eine dritte ILD-Schicht 256 über dem oberen Source-Kontakt 250 und dem zweiten Drain-Kontakt 252 abgeschieden, um diese zu passivieren. Es wird angemerkt, dass die Abmessung in X-Richtung und die Position des oberen Source-Kontakts 250 derart ausgewählt sind, dass seine Seitenwand in Kontakt mit dem oberen leitfähigen Merkmal 239 ist, das mit der Überbrückungsdurchkontaktierung 237 gekoppelt ist, oder sich mit diesem zusammenschließt. Im Gegensatz dazu sind die Abmessung in X-Richtung und die Position des zweiten Drain-Kontakts 252 derart gewählt, dass seine Seitenwand, oder beliebige Teile davon, von dem benachbarten oberen leitfähigen Merkmal 239 beabstandet ist.Referring to 18th , 34A and 34B includes the procedure 300 one block 330 , in which an upper source contact 250 , a second drain contact 252 , a second via 260 and a third via 262 be formed. As in 34A is the top source contact 250 over and in contact with the second source feature 244S educated. First, a contact hole is made around the second source feature 244S Then, to expose a silicide layer on the second source feature 244S and a metal fill layer is deposited to fill the remainder of the contact opening. Similarly, a second drain contact is made 252 over and in contact with the second drain feature 244D educated. After the upper source contact has been formed 250 and the second drain contact 252 an etch stop layer (ESL) 254 and a third ILD layer 256 above the upper source contact 250 and the second drain contact 252 deposited in order to passivate them. It is noted that the dimension in the X direction and the position of the upper source contact 250 are selected such that its sidewall is in contact with the top conductive feature 239 is the one with the jumper via 237 is coupled, or merges with it. In contrast, the dimension in the X direction and the position of the second drain contact 252 chosen so that its sidewall, or any part thereof, is separated from the adjacent upper conductive feature 239 is spaced.

Die Ausbildung der zweiten Durchkontaktierung 260 und der dritten Durchkontaktierung 262 kann die Ausbildung einer Durchkontaktierungsöffnung durch mindestens die ESL 254 und die dritte ILD-Schicht 256 und die Abscheidung einer Metallfüllschicht umfassen. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Bei einigen Ausführungsformen können die zweite Durchkontaktierung 260 und die dritte Durchkontaktierung 262 jeweils eine Auskleidung zwischen der Metallfüllschicht und dem benachbarten dielektrischen Material aufweisen, um die elektrische Integrität zu verbessern. Eine solche Auskleidung kann Titan (Ti), Tantal (Ta), Titannitrid (TiN), Kobaltnitrid (CoN), Nickelnitrid (NiN) oder Tantalnitrid (TaN) enthalten. Da die Ausbildung der zweiten Durchkontaktierung 260 das Ausbilden einer Durchkontaktierungsöffnung erfordert, die sich nicht nur durch die ESL 254 und die dritte ILD-Schicht 256, sondern auch durch die zweite ILD-Schicht 248, die zweite CESL 246, die vierte dielektrische Schicht 241 (der oberen modularen Hybridfinne 2172), die Basisschicht 238 und die Deckschicht 236 erstreckt, wird die Durchkontaktierungsöffnung für die zweite Durchkontaktierung 260 nicht gleichzeitig mit der Durchkontaktierungsöffnung für die dritte Durchkontaktierung 262 ausgebildet. Bei einigen anderen Ausführungsformen wird die Ausbildung der Durchkontaktierungsöffnung für die zweite Durchkontaktierung 260 separat ausgebildet und in mehreren Ätzstadien geätzt. Die zweite Durchkontaktierung 260 ist von dem zweiten Drain-Merkmal 244D und dem benachbarten oberen leitfähigen Merkmal 239 beanstandet und von diesen isoliert. Es wird angemerkt, dass im Verfahren 300 keine Durchkontaktierung über dem oberen Source-Kontakt 250 ausgebildet wird.The formation of the second via 260 and the third via 262 can be the formation of a via opening through at least the ESL 254 and the third ILD layer 256 and depositing a metal fill layer. The metal filling layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride ( TaN) included. In some embodiments, the second via 260 and the third via 262 each have a liner between the metal filler layer and the adjacent dielectric material to improve electrical integrity. Such a lining can contain titanium (Ti), tantalum (Ta), titanium nitride (TiN), cobalt nitride (CoN), nickel nitride (NiN) or tantalum nitride (TaN). Because the formation of the second via 260 requires the formation of a via opening that extends not only through the ESL 254 and the third ILD layer 256 , but also through the second ILD layer 248 , the second CESL 246 , the fourth dielectric layer 241 (the upper modular hybrid fin 2172 ), the base layer 238 and the top layer 236 extends, the via opening for the second via 260 not at the same time as the via opening for the third via 262 educated. In some other embodiments, the formation of the via opening for the second via 260 formed separately and etched in several etching stages. The second via 260 is of the second drain feature 244D and the adjacent top conductive feature 239 objected to and isolated from them. It is noted that in the procedure 300 no via over the top source contact 250 is trained.

Bezug nehmend auf 18, 34A und 34B umfasst das Verfahren 300 einen Block 332, in dem eine obere Verbindungsstruktur 270 ausgebildet wird. Die obere Verbindungsstruktur 270 weist eine erste Passivierungsschicht 263 und leitfähige Merkmale in der ersten Passivierungsschicht 263 auf. In den in 34A und 34B dargestellten Ausführungsformen umfassen die leitfähigen Merkmale eine erste Leitung 266 und eine zweite Leitung 268. In einem beispielhaften Prozess wird die erste Passivierungsschicht 263 über dem Werkstück 200 abgeschieden, die erste Passivierungsschicht 263 wird dann strukturiert und ein leitfähiges Material wird über der strukturierten ersten Passivierungsschicht 263 abgeschieden. Zwar umfasst die obere Verbindungsstruktur 270 in 35A und 35B nur eine einzige Verbindungsschicht, die obere Verbindungsstruktur 270 kann jedoch mehr Verbindungsschichten umfassen und kann alle Verbindungsschichten über dem Werkstück 200 umfassen. Wie in 35B gezeigt ist, ist die zweite Durchkontaktierung 260 in direktem Kontakt mit der ersten Leitung 266 und die dritte Durchkontaktierung 262 in direktem Kontakt mit der zweiten Leitung 268.Referring to 18th , 34A and 34B includes the procedure 300 one block 332 , in which an upper connection structure 270 is trained. The upper connection structure 270 has a first passivation layer 263 and conductive features in the first passivation layer 263 on. In the in 34A and 34B In the illustrated embodiments, the conductive features include a first line 266 and a second line 268 . In an exemplary process, the first passivation layer 263 above the workpiece 200 deposited, the first passivation layer 263 is then patterned and a conductive material is patterned over the first passivation layer 263 deposited. True, the upper connecting structure includes 270 in 35A and 35B only a single connection layer, the upper connection structure 270 however, may include more tie layers and may have all tie layers over the workpiece 200 include. As in 35B shown is the second via 260 in direct contact with the first line 266 and the third via 262 in direct contact with the second line 268 .

Bezug nehmend auf 18, 35A und 35B umfasst das Verfahren 300 einen Block 334, in dem eine erste rückseitige Durchkontaktierung 281 und eine zweite rückseitige Durchkontaktierung 283 ausgebildet werden. Zwar ist dies in 35A und 35B nicht derart veranschaulicht, Vorgänge bei Block 334 können jedoch durchgeführt werden, während das Werkstück 200 an ein Trägersubstrat gebondet und kopfüber gedreht ist. In einem beispielhaften Prozess wird das Substrat 202 durch einen Schleifprozess und/oder einen chemisch-mechanischen Polierprozess (CMP-Prozess) geschliffen oder planarisiert, bis das Isolationsmerkmal 214 freiliegt. Der Basisabschnitt 109B in dem Isolationsmerkmal 214 wird entfernt und durch eine erste Nitridauskleidung 276 und einen dielektrischen Füllstoff 282 ersetzt, wobei die erste Nitridauskleidung 276 und der dielektrische Füllstoff 282 als dielektrischer Stopfen zur Isolation dienen. Bei einigen Fällen kann die erste Nitridauskleidung 276 Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbonitrid enthalten und der dielektrische Füllstoff 282 Siliziumoxid enthalten. Rückseitige Kontaktöffnungen werden durch das Isolationsmerkmal 214 ausgebildet, wodurch die leitfähigen Merkmale 219 in den modularen Hybridfinnen 2170 freigelegt werden. Eine Metallfüllschicht wird dann in den rückseitigen Kontaktöffnungen abgeschieden, um die erste rückseitige Durchkontaktierung 281 und die zweite rückseitige Durchkontaktierung 283 auszubilden. Eine beispielhafte Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Über das leitfähige Merkmal 219, das mit dem ersten Source-Kontakt 235 in Kontakt ist, ist die erste rückseitige Durchkontaktierung 281 elektrisch mit dem ersten Source-Kontakt 235 gekoppelt. Über das andere leitfähige Merkmal 219, die Überbrückungsdurchkontaktierung 237 und das obere leitfähige Merkmal 239, das mit dem oberen Source-Kontakt 250 in Kontakt ist, ist die zweite rückseitige Durchkontaktierung 283 elektrisch mit dem oberen Source-Kontakt 250 gekoppelt.Referring to 18th , 35A and 35B includes the procedure 300 one block 334 , in which a first back through-hole 281 and a second rear via 283 be formed. Although this is in 35A and 35B not so illustrated, operations at block 334 however, can be done while the workpiece 200 to a carrier substrate bonded and turned upside down. In an exemplary process, the substrate is made 202 ground or planarized by a grinding process and / or a chemical-mechanical polishing process (CMP process) until the insulation feature 214 exposed. The base section 109B in the isolation feature 214 is removed and through a first nitride liner 276 and a dielectric filler 282 replaced, the first nitride liner 276 and the dielectric filler 282 serve as a dielectric plug for insulation. In some cases the first nitride liner may be used 276 Contain silicon nitride, silicon oxynitride or silicon carbonitride and the dielectric filler 282 Contain silicon oxide. Rear contact openings are made by the insulation feature 214 formed, creating the conductive features 219 in the modular hybrid fins 2170 be exposed. A metal fill layer is then deposited in the rear contact openings around the first rear via 281 and the second rear via 283 to train. An exemplary metal filler layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride (TaN) included. About the conductive feature 219 that with the first source contact 235 is in contact is the first back via 281 electrically to the first source contact 235 coupled. About the other conductive feature 219 , the bridging vias 237 and the upper conductive feature 239 , the one with the upper source contact 250 is in contact is the second back via 283 electrically to the top source contact 250 coupled.

Bezug nehmend auf 18, 35A und 35B umfasst das Verfahren 300 einen Block 336, in dem eine rückseitige Verbindungsstruktur 290 ausgebildet wird. Bei der dargestellten Ausführungsform weist die rückseitige Verbindungsstruktur 290 eine zweite Passivierungsschicht 278 und eine erste rückseitige Stromversorgungsschiene 279 und eine zweite rückseitige Stromversorgungsschiene 280 auf. Die erste rückseitige Stromversorgungsschiene 279 ist in direktem Kontakt mit der ersten rückseitigen Durchkontaktierung 281, und die zweite rückseitige Stromversorgungsschiene 280 ist in direktem Kontakt mit der zweiten rückseitigen Durchkontaktierung 283. Als Ergebnis ist die erste rückseitige Stromversorgungsschiene 279 mit dem ersten Source-Merkmal 228S gekoppelt und die zweite rückseitige Stromversorgungsschiene 280 mit dem zweiten Source-Merkmal 244S gekoppelt. Wie bei der oberen Stromversorgungsschiene 264 werden hier die erste rückseitige Stromversorgungsschiene 279 und die zweite rückseitige Stromversorgungsschiene 280 als solche bezeichnet, weil sie eine positive Versorgungsspannung liefern. In einem beispielhaften Prozess wird die zweite Passivierungsschicht 278 über dem freiliegenden Isolationsmerkmal 214 abgeschieden, die zweite Passivierungsschicht 278 wird dann strukturiert und ein leitfähiges Material wird über der strukturierten zweiten Passivierungsschicht 278 abgeschieden.Referring to 18th , 35A and 35B includes the procedure 300 one block 336 , in which a rear connection structure 290 is trained. In the illustrated embodiment, the rear connection structure 290 a second passivation layer 278 and a first rear power supply rail 279 and a second rear power supply rail 280 on. The first rear power supply rail 279 is in direct contact with the first back via 281 , and the second rear power supply rail 280 is in direct contact with the second rear via 283 . The result is the first rear power supply rail 279 with the first source characteristic 228S coupled and the second rear power supply rail 280 with the second source feature 244S coupled. As with the top power supply rail 264 become the first rear power supply rail here 279 and the second rear power supply rail 280 referred to as such because they provide a positive supply voltage. In an exemplary process, the second passivation layer is used 278 over the exposed insulation feature 214 deposited, the second passivation layer 278 is then patterned and a conductive material is patterned over the second passivation layer 278 deposited.

Es wird nun auf 35A und 35B Bezug genommen. Nach Abschluss der Vorgänge des Verfahrens 300 sind ein erster MBC-Transistor 10 und ein zweiter MBC-Transistor 20 über dem ersten MBC-Transistor 10 ausgebildet. Der erste MBC-Transistor 10 weist Kanalelemente auf, die zwischen dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228D eingefasst sind. Eine erste Gate-Struktur (deren Ansicht durch das erste Source-Merkmal 228S verborgen ist) des ersten MBC-Transistors 10 umschließt jedes seiner Kanalelemente. Der zweite MBC-Transistor 20 weist Kanalelemente auf, die zwischen dem zweiten Source-Merkmal 244S und dem zweiten Drain-Merkmal 244D eingefasst sind. Eine zweite Gate-Struktur (deren Ansicht durch das zweite Source-Merkmal 244S verborgen ist) des zweiten MBC-Transistors 20 umschließt jedes seiner Kanalelemente. Das erste Source-Merkmal 228S ist über den ersten Source-Kontakt 235, ein leitfähiges Merkmal 219 in einer modularen Hybridfinne 2170 und die erste rückseitige Durchkontaktierung 281 mit der ersten rückseitigen Stromversorgungsschiene 279 gekoppelt. Das zweite Source-Merkmal 244S ist über den oberen Source-Kontakt 250, ein oberes leitfähiges Merkmal 239 in einer oberen modularen Hybridfinne 2172, die Überbrückungsdurchkontaktierung 237, ein leitfähiges Merkmal 219 in einer modularen Hybridfinne 2170 und die zweite rückseitige Durchkontaktierung 283 mit der zweiten rückseitigen Stromversorgungsschiene 280 gekoppelt. Die erste rückseitige Stromversorgungsschiene 279 und die zweite rückseitige Stromversorgungsschiene 280 sind beide in der rückseitigen Verbindungsstruktur 290 angeordnet. Sowohl das erste Drain-Merkmal 228D als auch das zweite Drain-Merkmal 244D ist elektrisch mit leitfähigen Merkmalen in der oberen Verbindungsstruktur 270 gekoppelt, jedoch von der rückseitigen Verbindungsstruktur 290 isoliert. Das erste Drain-Merkmal 228D ist über den ersten Drain-Kontakt 234 und die zweite Durchkontaktierung 260 mit der ersten Leitung 266 gekoppelt. Die zweite Durchkontaktierung 260 erstreckt sich durch die vierte dielektrische Schicht 241 einer oberen modularen Hybridfinne 2172 in Z-Richtung. Das zweite Drain-Merkmal 244D ist über den zweiten Drain-Kontakt 252 und die dritte Durchkontaktierung 262 mit der zweiten Leitung 268 gekoppelt.It is now on 35A and 35B Referenced. After completing the operations of the procedure 300 are a first MBC transistor 10 and a second MBC transistor 20th above the first MBC transistor 10 educated. The first MBC transistor 10 has channel elements between the first source feature 228S and the first drain feature 228D are edged. A first gate structure (its view through the first source feature 228S is hidden) of the first MBC transistor 10 encloses each of its channel elements. The second MBC transistor 20th has channel elements interposed between the second source feature 244S and the second drain feature 244D are edged. A second gate structure (view it through the second source feature 244S is hidden) of the second MBC transistor 20th encloses each of its channel elements. The first source feature 228S is about the first source contact 235 , a conductive characteristic 219 in a modular hybrid fin 2170 and the first back via 281 with the first rear power supply rail 279 coupled. The second source feature 244S is via the upper source contact 250 , an upper conductive feature 239 in an upper modular hybrid fin 2172 , the bridging vias 237 , a conductive characteristic 219 in a modular hybrid fin 2170 and the second rear via 283 to the second rear power supply rail 280 coupled. The first rear power supply rail 279 and the second rear power supply rail 280 are both in the back connection structure 290 arranged. Both the first drain feature 228D as well as the second drain feature 244D is electrically with conductive features in the top interconnect structure 270 coupled, but from the rear connection structure 290 isolated. The first drain feature 228D is via the first drain contact 234 and the second via 260 with the first line 266 coupled. The second via 260 extends through the fourth dielectric layer 241 an upper modular hybrid fin 2172 in the Z direction. The second drain feature 244D is via the second drain contact 252 and the third via 262 with the second line 268 coupled.

Die Aufmerksamkeit richtet sich nun auf das Verfahren 500. 36 veranschaulicht ein Flussdiagramm des Verfahrens 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In der gesamten vorliegenden Offenbarung bezeichnen ähnliche Bezugszeichen hinsichtlich Zusammensetzung und Ausbildung ähnliche Merkmale. Sofern ähnliche Details vorstehend in Verbindung mit dem Verfahren 100 oder dem Verfahren 300 beschrieben wurden, können Details von Vorgängen des Verfahrens 500 vereinfacht oder weggelassen sein.Attention now turns to the procedure 500 . 36 Figure 11 illustrates a flow diagram of the method 500 in accordance with various aspects of the present disclosure. Throughout the present disclosure, like numerals indicate similar features in terms of composition and configuration. Unless similar Details above in connection with the method 100 or the procedure 300 may provide details of operations of the method 500 be simplified or omitted.

Bezug nehmend auf 36 und 37 umfasst das Verfahren 500 einen Block 502, in dem ein Werkstück 200 bereitgestellt wird. Da Vorgänge in Block 502 denen aus Block 102 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 37 includes the procedure 500 one block 502 in which a workpiece 200 provided. Since operations in block 502 those from block 102 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36 und 38 umfasst das Verfahren 500 einen Block 504, in dem eine erste finnenförmige Struktur 209 aus dem ersten Stapel 204 ausgebildet wird. Da Vorgänge in Block 504 denen aus Block 104 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 38 includes the procedure 500 one block 504 in which a first fin-shaped structure 209 from the first batch 204 is trained. Since operations in block 504 those from block 104 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36 und 39 umfasst das Verfahren 500 einen Block 506, in dem vergrabene Stromversorgungsschienen 211 ausgebildet werden. Bei einigen Ausführungsformen wird, bevor die erste Auskleidung 210 zurückätzt wird, eine Metallschicht für die vergrabenen Stromversorgungsschienen 211 unter Verwendung von metallorganischer CVD oder PVD über dem Werkstück 200 abgeschieden. Die erste Auskleidung und die abgeschiedene Metallschicht werden vertieft, um vergrabene Stromversorgungsschienen 211 auszubilden. Die Metallschicht für die vergrabenen Stromversorgungsschienen 211 kann Wolfram (W), Ruthenium (Ru), Kupfer (Cu), Aluminium (A1), Silber (Ag), Molybdän (Mo), Rhenium (Re), Iridium (Ir), Kobalt (Co) oder Nickel (Ni) enthalten. Bei der dargestellten Ausführungsform weist jede der vergrabenen Stromversorgungsschienen 211 eine Breite W zwischen ungefähr 40 nm und 80 nm und eine Höhe H zwischen ungefähr 30 nm und ungefähr 50 nm auf. Wie in 39 gezeigt ist, kann der Stapelabschnitt 209S der ersten finnenförmigen Struktur 209 nach Abschluss des Blocks 506 freigelegt sein. Wie in 39 gezeigt ist, umfassen die vergrabenen Stromversorgungsschienen 211 eine erste vergrabene Stromversorgungsschiene 211-1 und eine zweite vergrabene Stromversorgungsschiene 211-2.Referring to 36 and 39 includes the procedure 500 one block 506 , in which buried power supply rails 211 be formed. In some embodiments, before the first liner 210 is etched back, a metal layer for the buried power supply rails 211 using organometallic CVD or PVD over the workpiece 200 deposited. The first liner and the deposited metal layer are recessed to create buried power supply rails 211 to train. The metal layer for the buried power supply rails 211 can tungsten (W), ruthenium (Ru), copper (Cu), aluminum ( A1 ), Silver (Ag), molybdenum (Mo), rhenium (Re), iridium (Ir), cobalt (Co) or nickel (Ni). In the illustrated embodiment, each of the buried power supply rails 211 a width W between about 40 nm and 80 nm and a height H between about 30 nm and about 50 nm. As in 39 shown, the stacking section 209S the first fin-shaped structure 209 after completing the block 506 be exposed. As in 39 shown include the buried power supply rails 211 a first buried power supply rail 211-1 and a second buried power supply rail 211-2 .

Bezug nehmend auf 36 und 40 umfasst das Verfahren 500 einen Block 508, in dem ein Isolationsmerkmal 214 ausgebildet wird. Bei einigen Ausführungsformen wird zum Schutz der vergrabenen Stromversorgungsschienen 211 vor Oxidation eine zweite Auskleidung 213 über den vergrabenen Stromversorgungsschienen 211 abgeschieden. Die zweite Auskleidung 213 kann hinsichtlich Zusammensetzung und Ausbildung der ersten Auskleidung 210 ähnlich sein. Wie in 41 gezeigt ist, sind die vergrabenen Stromversorgungsschienen 211 von der ersten Auskleidung 210 und der zweiten Auskleidung 213 umgeben. Das Isolationsmerkmal 214 wird dann über der zweiten Auskleidung 213 ausgebildet. Da die Ausbildung des Isolationsmerkmals 214 in Zusammenhang mit dem Verfahren 100 beschrieben wurde, wird sie hier der Kürze halber weggelassen. Nachdem das Isolationsmerkmal 214 ausgebildet wurde, wird die zweite Auskleidung 213 selektiv vertieft, bis der Stapelabschnitt 209S der ersten finnenförmigen Struktur 209 freiliegt.Referring to 36 and 40 includes the procedure 500 one block 508 , in which an isolation feature 214 is trained. In some embodiments, it is used to protect the buried power supply rails 211 a second lining before oxidation 213 over the buried power supply rails 211 deposited. The second lining 213 can with regard to the composition and design of the first lining 210 be similar to. As in 41 shown are the buried power supply rails 211 from the first liner 210 and the second liner 213 surround. The isolation feature 214 is then over the second liner 213 educated. As the training of the isolation feature 214 in connection with the proceedings 100 has been described, it is omitted here for the sake of brevity. After the isolation feature 214 is formed, the second liner will be 213 selectively recessed until the stacking section 209S the first fin-shaped structure 209 exposed.

Bezug nehmend auf 36 und 41 umfasst das Verfahren 500 einen Block 510, in dem eine Opferabstandshalterschicht 216 über der ersten finnenförmigen Struktur 209 und dem Isolationsmerkmal 214 abgeschieden wird. Da Vorgänge in Block 510 denen aus Block 108 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 41 includes the procedure 500 one block 510 in which a sacrificial spacer layer 216 above the first fin-shaped structure 209 and the isolation feature 214 is deposited. Since operations in block 510 those from block 108 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36 und 41 umfasst das Verfahren 500 einen Block 512, in dem eine erste dielektrische Schicht 218 über der Opferabstandshalterschicht 216 abgeschieden wird. Da Vorgänge in Block 512 denen aus Block 110 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 41 includes the procedure 500 one block 512 in which a first dielectric layer 218 over the sacrificial spacer layer 216 is deposited. Since operations in block 512 those from block 110 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36 und 42 umfasst das Verfahren 500 einen Block 514, in dem die Opferabstandshalterschicht 216 selektiv zurückgeätzt wird, um den Stapelabschnitt 209S der ersten finnenförmigen Struktur 209 freizusetzen. Da Vorgänge in Block 514 denen aus Block 112 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen. Nach Abschluss der Vorgänge aus Block 514 sind auf beiden Seiten des Stapelabschnitts 209S Hybridfinnen 217 ausgebildet. Jede der Hybridfinnen 217 weist die Opferabstandshalterschicht 216 und die erste dielektrische Schicht 218 über der Opferabstandshalterschicht 216 auf.Referring to 36 and 42 includes the procedure 500 one block 514 in which the sacrificial spacer layer 216 is selectively etched back to the stack portion 209S the first fin-shaped structure 209 to release. Since operations in block 514 those from block 112 are similar, detailed descriptions thereof are omitted for the sake of brevity. After completing the operations from block 514 are on both sides of the stacking section 209S Hybrid fins 217 educated. Each of the hybrid fins 217 exhibits the sacrificial spacer layer 216 and the first dielectric layer 218 over the sacrificial spacer layer 216 on.

Bezug nehmend auf 36 und 43 umfasst das Verfahren 500 einen Block 516, in dem ein Dummy-Gate-Stapel 222 über dem Stapelabschnitt 209S und den Hybridfinnen 217 ausgebildet wird. Da Vorgänge in Block 516 denen aus Block 114 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 43 includes the procedure 500 one block 516 in which a dummy gate stack 222 above the stacking section 209S and the hybrid fins 217 is trained. Since operations in block 516 those from block 114 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36 und 43 umfasst das Verfahren 500 einen Block 518, in dem Source/Drain-Abschnitte der ersten finnenförmigen Struktur 209 vertieft werden, um Source/Drain-Vertiefungen 224 auszubilden. Da Vorgänge in Block 518 denen aus Block 116 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 43 includes the procedure 500 one block 518 , in the source / drain portions of the first fin-shaped structure 209 deepened to source / drain wells 224 to train. Since operations in block 518 those from block 116 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36 und 44 umfasst das Verfahren 500 einen Block 520, in dem innere Abstandshaltermerkmale 226 ausgebildet werden. Da Vorgänge in Block 520 denen aus Block 118 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 and 44 includes the procedure 500 one block 520 , by doing inner spacer features 226 be formed. Since operations in block 520 those from block 118 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36, 45A und 45B umfasst das Verfahren 500 einen Block 522, in dem ein erstes Source-Merkmal 228S und ein erstes Drain-Merkmal 228D in den Source/Drain-Gräben 224 ausgebildet werden. Da Vorgänge in Block 522 denen aus Block 120 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 , 45A and 45B includes the procedure 500 one block 522 , in which a first source characteristic 228S and a first drain feature 228D in the source / drain trenches 224 be formed. Since operations in block 522 those from block 120 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36, 45A und 45B umfasst das Verfahren 500 einen Block 524, in dem der Dummy-Gate-Stapel 222 durch eine erste Gate-Struktur ersetzt wird (deren Ansicht durch das erste Source-Merkmal 228S verborgen ist). Da Vorgänge in Block 524 denen aus Block 122 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 , 45A and 45B includes the procedure 500 one block 524 in which the dummy gate stack 222 is replaced by a first gate structure (the view of which is replaced by the first source feature 228S is hidden). Since operations in block 524 those from block 122 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36, 46A und 46B umfasst das Verfahren 500 einen Block 526, in dem ein erster Drain-Kontakt 234, ein erster Source-Kontakt 235 und eine vierte Durchkontaktierung 215 ausgebildet werden. In einem beispielhaften Prozess werden Lithografieprozesse verwendet, um Kontaktöffnungen auszubilden, die das erste Source-Merkmal 228S und das erste Drain-Merkmal 228D freilegen. Zusätzliche Lithografieprozesse können verwendet werden, um eine Durchkontaktierungsöffnung für die vierte Durchkontaktierung 215 auszubilden, wobei die Durchkontaktierungsöffnung die erste vergrabene Stromversorgungsschiene 211-1 freilegt. Um den Kontaktwiderstand zu verringern, kann eine Silizidschicht auf dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228D ausgebildet werden, indem eine Metallschicht über dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228 abgeschieden wird und ein Temperprozess durchgeführt wird, um eine Silizidierung zwischen der Metallschicht und dem ersten Source-Merkmal 228S sowie zwischen der Metallschicht und dem ersten Drain-Merkmal 228D zu bewirken. Hier kann eine geeignete Metallschicht Titan (Ti), Tantal (Ta), Nickel (Ni), Kobalt (Co) oder Wolfram (W) enthalten. Die Silizidschicht kann Titansilizid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilizid (TaSi), Wolframsilizid (WSi), Kobaltsilizid (CoSi) oder Nickelsilizid (NiSi) enthalten. Nach der Ausbildung der Silizidschicht kann eine Metallfüllschicht in den Kontaktöffnungen und den Durchkontaktierungsöffnungen abgeschieden werden. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Ein Planarisierungsprozess kann folgen, um überschüssiges Material zu entfernen und die vierte Durchkontaktierung 215, den ersten Source-Kontakt 235 und den ersten Drain-Kontakt 234 auszubilden.Referring to 36 , 46A and 46B includes the procedure 500 one block 526 , in which a first drain contact 234 , a first source contact 235 and a fourth via 215 be formed. In an exemplary process, lithography processes are used to form contact openings that the first source feature 228S and the first drain feature 228D uncover. Additional lithography processes can be used to create a via opening for the fourth via 215 form, wherein the via opening is the first buried power supply rail 211-1 exposed. To reduce contact resistance, a silicide layer can be placed on the first source feature 228S and the first drain feature 228D be formed by placing a metal layer over the first source feature 228S and the first drain feature 228 is deposited and an annealing process is performed to silicidation between the metal layer and the first source feature 228S and between the metal layer and the first drain feature 228D to effect. A suitable metal layer here can contain titanium (Ti), tantalum (Ta), nickel (Ni), cobalt (Co) or tungsten (W). The silicide layer can contain titanium silicide (TiSi), titanium silicon nitride (TiSiN), tantalum silicide (TaSi), tungsten silicide (WSi), cobalt silicide (CoSi) or nickel silicide (NiSi). After the formation of the silicide layer, a metal filler layer can be deposited in the contact openings and the via openings. The metal filling layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride ( TaN) included. A planarization process can follow to remove excess material and the fourth via 215 , the first source contact 235 and the first drain contact 234 to train.

Bezug nehmend auf 36, 47A und 47B umfasst das Verfahren 500 einen Block 528, in dem ein zweiter Stapel 240 auf das Werkstück 200 gebondet wird. Da Vorgänge in Block 528 denen aus Block 126 ähnlich sind, werden der Kürze halber detaillierte Beschreibungen davon weggelassen.Referring to 36 , 47A and 47B includes the procedure 500 one block 528 in which a second pile 240 on the workpiece 200 is bonded. Since operations in block 528 those from block 126 are similar, detailed descriptions thereof are omitted for the sake of brevity.

Bezug nehmend auf 36, 48A, 48B, 49A und 49B umfasst das Verfahren 500 einen Block 530, in dem Vorgänge aus den Blöcken 504, 510-524 an dem zweiten Stapel 240 durchgeführt werden. Vorgänge in Block 530 sind nur dann zusammengefasst, wenn solche Vorgänge den vorstehend beschriebenen ähnlich sind. Bezug nehmend auf 48A und 48B wird in Block 504 der zweite Stapel 240 strukturiert, um eine dritte finnenförmige Struktur 2092 auszubilden. Anders als die zweite finnenförmige Struktur 2090 ist die dritte finnenförmige Struktur 2092 nicht vertikal mit der ersten finnenförmigen Struktur 209 ausgerichtet (deren Position durch den Basisabschnitt 209B markiert ist). Gemessen von der jeweiligen Mittellinie ist die dritte finnenförmige Struktur 2092 absichtlich um einen Versatz D von der ersten finnenförmigen Struktur 209 versetzt. Bei einigen Fällen kann der Versatz D zwischen ungefähr 5 nm und ungefähr 150 nm betragen. In dieser Hinsicht fällt ein Versatz von weniger als 5 nm in den Bereich allgemeiner Fehlausrichtung und ist möglicherweise nicht signifikant genug, um Vorteile zu erzielen. Der Versatz ist kleiner als 150nm, was ungefähr der größten Abmessung der Hybridfinne 217 entspricht. Beträgt der Versatz mehr als 150 nm, können sich die Vorteile einer Verringerung der parasitären Kapazität gegenüber der beabsichtigten verringern. Vorgänge aus Block 506 werden weggelassen, da die vergrabenen Stromversorgungsschienen 211 bereits ausgebildet sind. Da die dritte finnenförmige Struktur 2092 durch die Deckschicht 236 und die Basisschicht 238 isoliert ist, können Vorgänge aus Block 508 weggelassen werden. Immer noch unter Bezugnahme auf 48A und 48B werden in den Blöcken 510, 512 und 514 obere Hybridfinnen 242 auf beiden Seiten der dritten finnenförmigen Struktur 2092 ausgebildet. Bei Block 516 wird ein Gegenstück-Dummy-Gate-Stapel über dem Kanalbereich der dritten finnenförmigen Struktur 2092 ausgebildet, um als Platzhalter für eine funktionale zweite Gate-Struktur zu dienen. Bei Block 518 wird der Source/Drain-Abschnitt der dritten finnenförmigen Struktur 2092 vertieft, um ähnlich den Source/Drain-Gräben 224 Source/Drain-Vertiefungen auszubilden. Bei Block 520 werden die Opferschichten 206 in dem Kanalbereich selektiv und teilweise geätzt, um innere Abstandshaltervertiefungen auszubilden, und innere Abstandshaltermerkmale werden in derartigen inneren Abstandshaltervertiefungen ausgebildet. Bezug nehmend auf 49A und 49B wird in Block 522 ein zweites Source-Merkmal 244S und ein zweites Drain-Merkmal 244D in den Source/Drain-Vertiefungen ausgebildet. Bei Block 524 wird der Dummy-Gate-Stapel über der zweiten finnenförmigen Struktur durch eine zweite Gate-Struktur ersetzt. Die Opferschichten 206 in dem Kanalbereich werden selektiv entfernt, um die Kanalschichten 208 als Kanalelemente freizusetzen, und die zweite Gate-Struktur umschließt jedes der Kanalelemente. Vor dem Ersetzen des Dummy-Gate-Stapels werden eine zweite CESL 246 und eine zweite ILD-Schicht 248 nacheinander über den oberen Hybridfinnen 242, dem zweiten Source-Merkmal 244S und dem zweiten Drain-Merkmal 244D abgeschieden, wie dies in 49A und 49B veranschaulicht ist.Referring to 36 , 48A , 48B , 49A and 49B includes the procedure 500 one block 530 , in which operations from the blocks 504 , 510-524 on the second pile 240 be performed. Operations in block 530 are only summarized if such operations are similar to those described above. Referring to 48A and 48B will be in block 504 the second batch 240 structured around a third fin-shaped structure 2092 to train. Different from the second fin-shaped structure 2090 is the third fin-shaped structure 2092 not vertical with the first fin-shaped structure 209 aligned (their position through the base section 209B is marked). The third fin-shaped structure is measured from the respective center line 2092 intentionally by an offset D from the first fin-shaped structure 209 offset. In some cases, the offset D can be between about 5 nm and about 150 nm. In this regard, an offset of less than 5 nm falls within the range of general misalignment and may not be significant enough to be beneficial. The offset is less than 150nm, which is roughly the largest dimension of the hybrid fin 217 is equivalent to. If the offset is more than 150 nm, the benefits of reducing the parasitic capacitance may decrease over the intended one. Operations from block 506 are omitted as the buried power supply rails 211 are already trained. Because the third fin-shaped structure 2092 through the top layer 236 and the base layer 238 is isolated, can block operations 508 be omitted. Still referring to 48A and 48B are in blocks 510 , 512 and 514 upper hybrid fins 242 on either side of the third fin-shaped structure 2092 educated. At block 516 becomes a counterpart dummy gate stack over the channel region of the third fin-shaped structure 2092 designed to serve as a placeholder for a functional second gate structure. At block 518 becomes the source / drain portion of the third fin-shaped structure 2092 recessed to be similar to the source / drain trenches 224 Form source / drain wells. At block 520 become the sacrificial layers 206 selectively and partially etched in the channel region to form internal spacer recesses, and internal spacer features are formed in such internal spacer recesses. Referring to 49A and 49B will be in block 522 a second source feature 244S and a second drain feature 244D formed in the source / drain recesses. At block 524 the dummy gate stack over the second fin-shaped structure is replaced by a second gate structure. The sacrificial layers 206 in the channel area are selectively removed to the channel layers 208 as channel elements, and the second gate structure encloses each of the channel elements. Before replacing the dummy gate stack, a second CESL 246 and a second ILD layer 248 one after the other over the upper hybrid fins 242 , the second source feature 244S and the second drain feature 244D deposited as this in 49A and 49B is illustrated.

Bezug nehmend auf 36, 50A und 50B umfasst das Verfahren 100 einen Block 532, in dem eine fünfte Durchkontaktierung 259, ein oberer Source-Kontakt 250, ein zweiter Drain-Kontakt 252, eine zweite Durchkontaktierung 260 und eine dritte Durchkontaktierung 262 ausgebildet werden. Wie in 50A gezeigt ist, wird der obere Source-Kontakt 250 über und in Kontakt mit dem zweiten Source-Merkmal 244S ausgebildet. Ähnlich wie beim ersten Drain-Kontakt 234 wird zuerst eine Kontaktöffnung hergestellt, um das zweite Source-Merkmal 244S freizulegen. Dann wird eine Durchkontaktierungsöffnung für die fünfte Durchkontaktierung 259 durch die Basisschicht 238, die Deckschicht 236, eine Hybridfinne 217, das Isolationsmerkmal 214 und die zweite Auskleidung 213 ausgebildet, um die zweite vergrabene Stromversorgungsschiene 211-2 freizulegen. Nach der Ausbildung der Kontaktöffnungen und der Durchkontaktierungsöffnung wird eine Silizidschicht auf dem zweiten Source-Merkmal 244S ausgebildet, und eine Metallfüllschicht wird abgeschieden, um den Rest der Kontaktöffnung zu füllen. Die fünfte Durchkontaktierung 259 dient dazu, den oberen Source-Kontakt 250 und die zweite vergrabene Stromversorgungsschiene 211-2 zu koppeln. In ähnlicher Weise wird ein zweiter Drain-Kontakt 252 über und in Kontakt mit dem zweiten Drain-Merkmal 244D ausgebildet. Der obere Source-Kontakt 250 und der zweite Drain-Kontakt 252 können in demselben Prozessschritt ausgebildet werden. Nach der Ausbildung des oberen Source-Kontakts 250 und des zweiten Drain-Kontakts 252 werden eine Ätzstoppschicht (ESL) 254 und eine dritte ILD-Schicht 256 über dem oberen Source-Kontakt 250 und dem zweiten Drain-Kontakt 252 abgeschieden, um diese zu passivieren.Referring to 36 , 50A and 50B includes the procedure 100 one block 532 , in which a fifth via 259 , an upper source contact 250 , a second drain contact 252 , a second via 260 and a third via 262 be formed. As in 50A is the top source contact 250 over and in contact with the second source feature 244S educated. Similar to the first drain contact 234 a contact opening is first made to the second source feature 244S to expose. Then a via opening is made for the fifth via 259 through the base layer 238 , the top layer 236 , a hybrid fin 217 , the isolation feature 214 and the second liner 213 formed around the second buried power supply rail 211-2 to expose. After the contact openings and the via opening are formed, a silicide layer is deposited on the second source feature 244S is formed and a metal fill layer is deposited to fill the remainder of the contact opening. The fifth via 259 serves to make the top source contact 250 and the second buried power supply rail 211-2 to pair. Similarly, a second drain contact is made 252 over and in contact with the second drain feature 244D educated. The top source contact 250 and the second drain contact 252 can be formed in the same process step. After the upper source contact has been formed 250 and the second drain contact 252 an etch stop layer (ESL) 254 and a third ILD layer 256 above the upper source contact 250 and the second drain contact 252 deposited in order to passivate them.

Die Ausbildung der zweiten Durchkontaktierung 260 und der dritten Durchkontaktierung 262 kann die Ausbildung von Durchkontaktierungsöffnungen durch mindestens die ESL 254 und die dritte ILD-Schicht 256 und die Abscheidung einer Metallfüllschicht umfassen. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Bei einigen Ausführungsformen können die zweite Durchkontaktierung 260 und die dritte Durchkontaktierung 262 jeweils eine Auskleidung zwischen der Metallfüllschicht und dem benachbarten dielektrischen Material aufweisen, um die elektrische Integrität zu verbessern. Eine solche Auskleidung kann Titan (Ti), Tantal (Ta), Titannitrid (TiN), Kobaltnitrid (CoN), Nickelnitrid (NiN) oder Tantalnitrid (TaN) enthalten. Da die Ausbildung der zweiten Durchkontaktierung 260 das Ausbilden einer Durchkontaktierungsöffnung erfordert, die sich nicht nur durch die ESL 254 und die dritte ILD-Schicht 256, sondern auch durch die zweite ILD-Schicht 248, die zweite ILD 246, die obere Hybridfinne 242, die Basisschicht 238 und die Deckschicht 236 erstreckt, wird die Durchkontaktierungsöffnung für die zweite Durchkontaktierung 260 nicht gleichzeitig mit der Durchkontaktierungsöffnung für die dritte Durchkontaktierung 262 ausgebildet. Bei einigen anderen Ausführungsformen wird die Ausbildung der Durchkontaktierungsöffnung für die zweite Durchkontaktierung 260 separat ausgebildet und in mehreren Ätzstadien geätzt.The formation of the second via 260 and the third via 262 can be the formation of through-hole openings through at least the ESL 254 and the third ILD layer 256 and depositing a metal fill layer. The metal filling layer can be titanium nitride (TiN), titanium (Ti), ruthenium (Ru), nickel (Ni), cobalt (Co), copper (Cu), molybdenum (Mo), tungsten (W), tantalum (Ta) or tantalum nitride ( TaN) included. In some embodiments, the second via 260 and the third via 262 each have a liner between the metal filler layer and the adjacent dielectric material to improve electrical integrity. Such a lining can contain titanium (Ti), tantalum (Ta), titanium nitride (TiN), cobalt nitride (CoN), nickel nitride (NiN) or tantalum nitride (TaN). Because the formation of the second via 260 requires the formation of a via opening that extends not only through the ESL 254 and the third ILD layer 256 , but also through the second ILD layer 248 , the second ILD 246 , the upper hybrid fin 242 , the base layer 238 and the top layer 236 extends, the via opening for the second via 260 not at the same time as the via opening for the third via 262 educated. In some other embodiments, the formation of the via opening for the second via 260 formed separately and etched in several etching stages.

Bezug nehmend auf 36, 50A und 50B umfasst das Verfahren 500 einen Block 534, in dem eine obere Verbindungsstruktur 270 ausgebildet wird. Die obere Verbindungsstruktur 270 weist eine erste Passivierungsschicht 263 und leitfähige Merkmale in der ersten Passivierungsschicht 263 auf. Bei den dargestellten Ausführungsformen umfassen die leitfähigen Merkmale eine erste Leitung 266 und eine zweite Leitung 268. In einem beispielhaften Prozess wird die erste Passivierungsschicht 263 über dem Werkstück 200 abgeschieden, die erste Passivierungsschicht 263 wird dann strukturiert und ein leitfähiges Material wird über der strukturierten ersten Passivierungsschicht 263 abgeschieden. Zwar umfasst die obere Verbindungsstruktur 270 in 50A und 50B nur eine einzige Verbindungsschicht, die obere Verbindungsstruktur 270 kann jedoch mehr Verbindungsschichten umfassen und kann alle Verbindungsschichten über dem Werkstück 200 umfassen. Wie in 50B gezeigt ist, ist die zweite Durchkontaktierung 260 in direktem Kontakt mit der ersten Leitung 266 und die dritte Durchkontaktierung 262 in direktem Kontakt mit der zweiten Leitung 268.Referring to 36 , 50A and 50B includes the procedure 500 one block 534 , in which an upper connection structure 270 is trained. The upper connection structure 270 has a first passivation layer 263 and conductive features in the first passivation layer 263 on. In the illustrated embodiments, the conductive features include a first line 266 and a second line 268 . In an exemplary process, the first passivation layer 263 above the workpiece 200 deposited, the first passivation layer 263 is then patterned and a conductive material is patterned over the first passivation layer 263 deposited. True, the upper connecting structure includes 270 in 50A and 50B only a single connection layer, the upper connection structure 270 however, may include more tie layers and may have all tie layers over the workpiece 200 include. As in 50B shown is the second via 260 in direct contact with the first line 266 and the third via 262 in direct contact with the second line 268 .

Es wird nun auf 50A und 50B Bezug genommen. Nach Abschluss der Vorgänge des Verfahrens 500 sind ein erster MBC-Transistor 10 und ein zweiter MBC-Transistor 20 über dem ersten MBC-Transistor 10 ausgebildet. Der erste MBC-Transistor 10 weist Kanalelemente auf, die zwischen dem ersten Source-Merkmal 228S und dem ersten Drain-Merkmal 228D eingefasst sind. Eine erste Gate-Struktur (deren Ansicht durch das erste Source-Merkmal 228S verborgen ist) des ersten MBC-Transistors 10 umschließt jedes seiner Kanalelemente. Der zweite MBC-Transistor 20 weist Kanalelemente auf, die zwischen dem zweiten Source-Merkmal 244S und dem zweiten Drain-Merkmal 244D eingefasst sind. Eine zweite Gate-Struktur (deren Ansicht durch das zweite Source-Merkmal 244S verborgen ist) des zweiten MBC-Transistors 20 umschließt jedes seiner Kanalelemente. Das erste Source-Merkmal 228S ist über den ersten Source-Kontakt 235 und die vierte Durchkontaktierung 215 mit den ersten vergrabenen Stromversorgungsschienen 211-1 gekoppelt. Das zweite Source-Merkmal 244S ist über den oberen Source-Kontakt 250 und die fünfte Durchkontaktierung 259 mit den zweiten vergrabenen Stromversorgungsschienen 211-2 gekoppelt. Sowohl das erste Drain-Merkmal 228D als auch das zweite Drain-Merkmal 244D ist elektrisch mit leitfähigen Merkmalen in der oberen Verbindungsstruktur 270 gekoppelt. Das erste Drain-Merkmal 228D ist über den ersten Drain-Kontakt 234 und die zweite Durchkontaktierung 260 mit der ersten Leitung 266 gekoppelt. Die zweite Durchkontaktierung 260 erstreckt sich durch die obere Hybridfinne 242 in Z-Richtung. Das zweite Drain-Merkmal 244D ist über die dritte Durchkontaktierung 262 mit der zweiten Leitung 268 gekoppelt. Da die dritte finnenförmige Struktur 2092 in X-Richtung um den Versatz D von der ersten finnenförmigen Struktur 209 vertikal verschoben ist, sind der Abstand zwischen der fünften Durchkontaktierung 259 und dem ersten Source-Merkmal 228S und der Abstand zwischen der zweiten Durchkontaktierung 260 und dem zweiten Drain-Merkmal 244D ebenfalls um den Versatz D vergrößert. Diese vergrößerten Abstände verringern parasitäre Kapazitäten und können die Prozessfenster verbessern.It is now on 50A and 50B Referenced. After completing the operations of the procedure 500 are a first MBC transistor 10 and a second MBC transistor 20th above the first MBC transistor 10 educated. The first MBC transistor 10 has channel elements between the first source feature 228S and the first drain feature 228D are edged. A first gate structure (its view through the first source feature 228S is hidden) of the first MBC transistor 10 encloses each of its channel elements. The second MBC transistor 20th has channel elements interposed between the second source feature 244S and the second drain feature 244D are edged. A second gate structure (view it through the second source feature 244S is hidden) of the second MBC transistor 20th encloses each of its channel elements. The first source feature 228S is about the first source contact 235 and the fourth via 215 with the first buried power supply rails 211-1 coupled. The second source feature 244S is via the upper source contact 250 and the fifth via 259 with the second buried power supply rails 211-2 coupled. Both the first drain feature 228D as well as the second drain feature 244D is electrically with conductive features in the top interconnect structure 270 coupled. The first drain feature 228D is via the first drain contact 234 and the second via 260 with the first line 266 coupled. The second via 260 extends through the upper hybrid fin 242 in the Z direction. The second drain feature 244D is via the third via 262 with the second line 268 coupled. Because the third fin-shaped structure 2092 in the X direction by the offset D from the first fin-shaped structure 209 shifted vertically are the distance between the fifth via 259 and the first source feature 228S and the distance between the second via 260 and the second drain feature 244D also enlarged by the offset D. These increased distances reduce parasitic capacitances and can improve the process window.

51A und 51B veranschaulichen eine alternative Ausführungsform, bei der unter Verwendung des Verfahrens 100 ausgebildete Strukturen und unter Verwendung des Verfahrens 500 ausgebildete Strukturen kombiniert werden. Gemäß der alternativen Ausführungsform ist die Halbleitervorrichtung 200 der in 17A und 17B gezeigten Halbleitervorrichtung 200 strukturell ähnlich, die Kanalelemente des zweiten MBC-Transistors 20 sind jedoch um den Versatz D von den Kanalelementen des ersten MBC-Transistors 10 vertikal versetzt. In dieser alternativen Ausführungsform ist der Abstand zwischen der zweiten Durchkontaktierung 260 und dem zweiten Drain-Merkmal 244D um den Versatz D vergrößert, um parasitäre Kapazitäten zu verringern und das Prozessfenster zu vergrößern. 51A and 51B illustrate an alternative embodiment in which using the method 100 formed structures and using the process 500 trained structures are combined. According to the alternative embodiment is the semiconductor device 200 the in 17A and 17B semiconductor device shown 200 structurally similar, the channel elements of the second MBC transistor 20th are, however, by the offset D from the channel elements of the first MBC transistor 10 vertically offset. In this alternative embodiment, the distance is between the second via 260 and the second drain feature 244D increased by the offset D in order to reduce parasitic capacitances and to enlarge the process window.

Wie in 17A, 17B, 35A und 35B gezeigt ist, werden in den Verfahren 100 und 300 die Kanalelemente des ersten MBC-Transistors 10 vertikal mit den Kanalelementen des zweiten MBC-Transistors 20 ausgerichtet. Dieses vertikale Ausrichten ermöglicht Ausbildung einer gemeinsamen Gate-Struktur, die jedes der Kanalelemente im ersten MBC-Transistor 10 und im zweiten MBC-Transistor 20 umschließt. 52 veranschaulicht ein Verfahren 600 zum Ausbilden einer gemeinsamen Gate-Struktur, wenn die Kanalelemente des ersten MBC-Transistors 10 vertikal mit den Kanalelementen des zweiten MBC-Transistors 20 ausgerichtet sind.As in 17A , 17B , 35A and 35B shown are in the proceedings 100 and 300 the channel elements of the first MBC transistor 10 vertically with the channel elements of the second MBC transistor 20th aligned. This vertical alignment enables a common gate structure to be formed with each of the channel elements in the first MBC transistor 10 and in the second MBC transistor 20th encloses. 52 illustrates a procedure 600 for forming a common gate structure when the channel elements of the first MBC transistor 10 vertically with the channel elements of the second MBC transistor 20th are aligned.

Bezug nehmend auf 52 und 53 umfasst das Verfahren 600 einen Block 602, in dem ein erster MBC-Transistor 10 aufgenommen wird und der erste MBC-Transistor 10 erste Kanalelemente 2080 und eine Gate-Struktur 406 aufweist, die jedes der ersten Kanalelemente 2080 umschließt. Bei einigen Ausführungsformen kann der erste MBC-Transistor 10 dem in 17A und 17B oder 35A und 35B gezeigten ersten MBC-Transistor 10 strukturell ähnlich sein. Die Gate-Struktur 406 weist eine erste Gatedielektrikumschicht 402 und eine erste Gateelektrodenschicht 404 auf. Bei einigen Ausführungsformen ist eine Grenzflächenschicht zwischen jedem der ersten Kanalelemente 2080 und der ersten Gatedielektrikumschicht 402 angeordnet. Die Zusammensetzungen und Ausbildung der Grenzflächenschicht, der ersten Gatedielektrikumschicht 402 und der ersten Gateelektrodenschicht 404 sind vorstehend beschrieben und werden hier nicht wiederholt. Wenn das Verfahren 100 angewendet wird, sind wie in 53 gezeigt die ersten Kanalelemente 2080 und mindestens ein Abschnitt der Gate-Struktur 406 zwischen zwei Hybridfinnen 217 angeordnet, von denen jede die Opferabstandshalterschicht 216 und eine erste dielektrische Schicht 218 über der Opferabstandshalterschicht 216 aufweist. Wenn das Verfahren 300 angewendet wird (nicht explizit gezeigt), sind die ersten Kanalelemente 2080 und mindestens ein Abschnitt der Gate-Struktur 406 zwischen zwei modularen Hybridfinnen 2170 angeordnet, von denen jede ein leitfähiges Merkmal aufweist, das in eine zweite dielektrische Schicht und eine dritte dielektrische Schicht eingebettet ist. Der Basisabschnitt 209B ist in dem Isolationsmerkmal 214 angeordnet.Referring to 52 and 53 includes the procedure 600 one block 602 in which a first MBC transistor 10 is added and the first MBC transistor 10 first channel elements 2080 and a gate structure 406 having each of the first channel elements 2080 encloses. In some embodiments, the first MBC transistor 10 the in 17A and 17B or 35A and 35B shown first MBC transistor 10 structurally be similar. The gate structure 406 has a first gate dielectric layer 402 and a first gate electrode layer 404 on. In some embodiments, there is an interface layer between each of the first channel elements 2080 and the first gate dielectric layer 402 arranged. The compositions and formation of the interface layer, the first gate dielectric layer 402 and the first gate electrode layer 404 are described above and are not repeated here. When the procedure 100 are applied as in 53 shown the first channel elements 2080 and at least a portion of the gate structure 406 between two hybrid fins 217 arranged, each of which is the sacrificial spacer layer 216 and a first dielectric layer 218 over the sacrificial spacer layer 216 having. When the procedure 300 is applied (not explicitly shown) are the first channel elements 2080 and at least a portion of the gate structure 406 between two modular hybrid fins 2170 each having a conductive feature embedded in a second dielectric layer and a third dielectric layer. The base section 209B is in the isolation feature 214 arranged.

Bezug nehmend auf 52, 53 und 54 umfasst das Verfahren 600 einen Block 604, in dem zweite Kanalelemente 2082 über den ersten Kanalelementen 2080 ausgebildet werden. In einem beispielhaften Prozess wird eine zweite finnenförmige Struktur 2090 aus einem zweiten Stapel 240 ausgebildet. Der zweite Stapel 240, der Opferschichten 206 und Kanalschichten 208 aufweist, ist durch Direktbonden einer Deckschicht 236 auf den ersten MBC-Transistor 10 und einer Basisschicht 238 auf eine Bodenfläche des zweiten Stapels 240 an den ersten MBC-Transistor 10 gebondet. Wenn das Verfahren 100 angewendet wird, ist wie in 53 gezeigt die zweite finnenförmige Struktur 2090 zwischen zwei oberen Hybridfinnen 242 angeordnet, jedoch von diesen beabstandet. Wenn das Verfahren 300 angewendet wird (nicht explizit gezeigt), ist die zweite finnenförmige Struktur 2090 zwischen zwei oberen modularen Hybridfinnen 2172 angeordnet, jedoch von diesen beabstandet. Nachdem die zweite finnenförmigen Struktur 2090 ausgebildet wurde, wird eine Dummy-Gate-Struktur über einem Kanalbereich der zweiten finnenförmigen Struktur ausgebildet, Source/Drain-Bereiche der zweiten finnenförmigen Struktur werden vertieft, um Source/Drain-Vertiefungen auszubilden, und innere Abstandshaltermerkmale werden ausgebildet, Source/Drain-Merkmale werden in den Source/Drain-Vertiefungen ausgebildet. Nachdem die Dummy-Gate-Struktur entfernt wurde, werden die Opferschichten 206 selektiv entfernt, um wie in 54 gezeigt die Kanalschichten 208 als zweite Kanalelemente 2082 freizusetzen. Die zweiten Kanalelemente 2082 sind vertikal mit den ersten Kanalelementen 2080 ausgerichtet.Referring to 52 , 53 and 54 includes the procedure 600 one block 604 , in the second channel elements 2082 over the first channel elements 2080 be formed. In an exemplary process, a second fin-shaped structure is made 2090 from a second batch 240 educated. The second batch 240 , the sacrificial layers 206 and channel layers 208 is by direct bonding a cover layer 236 on the first MBC transistor 10 and a base layer 238 onto a bottom surface of the second stack 240 to the first MBC transistor 10 bonded. When the procedure 100 is applied is as in 53 shown the second fin-shaped structure 2090 between two upper hybrid fins 242 arranged, but spaced from these. When the procedure 300 is applied (not explicitly shown) is the second fin-shaped structure 2090 between two upper modular hybrid fins 2172 arranged, but by these spaced. After the second fin-shaped structure 2090 is formed, a dummy gate structure is formed over a channel region of the second fin-shaped structure, source / drain regions of the second fin-shaped structure are recessed to form source / drain recesses, and internal spacer features are formed, source / drain features are formed in the source / drain recesses. After the dummy gate structure has been removed, the sacrificial layers are made 206 selectively removed to as in 54 shown the channel layers 208 as second channel elements 2082 to release. The second channel elements 2082 are vertical with the first channel elements 2080 aligned.

Bezug nehmend auf 52 und 55 umfasst das Verfahren 600 einen Block 606, in dem eine Zugangsöffnung 294 zur Gate-Struktur 406 ausgebildet wird. Unter Verwendung eines anisotropen Ätzens, etwa RIE oder ein anderer geeigneter Trockenätzprozess, wird die Zugangsöffnung 294 durch die Basisschicht 238 und die Deckschicht 236 ausgebildet, wodurch die Gate-Struktur 400 des ersten MBC-Transistors 10 in der Zugangsöffnung 294 freigelegt wird.Referring to 52 and 55 includes the procedure 600 one block 606 , in which an access opening 294 to the gate structure 406 is trained. Using an anisotropic etch, such as RIE or another suitable dry etch process, the access opening is created 294 through the base layer 238 and the top layer 236 formed, creating the gate structure 400 of the first MBC transistor 10 in the access opening 294 is exposed.

Bezug nehmend auf 52 und 56 umfasst das Verfahren 600 einen Block 608, in dem die Gate-Struktur 406 selektiv entfernt wird, um die ersten Kanalelemente 2080 freizulegen. Wenn die Gate-Struktur 406 in der Zugangsöffnung 294 freiliegt, wird die Gate-Struktur 406 in der Zugangsöffnung 294 selektiv entfernt, um die ersten Kanalelemente 2080 freizusetzen, wobei die ersten Kanalelemente 2080 im Wesentlichen unbeschädigt bleiben. Bei einigen in 56 dargestellten Ausführungsformen kann ein Abschnitt der Basisschicht 238 und der Deckschicht 236 verbleiben, um ein dielektrisches Kanalmerkmal 298 auszubilden. Bei einigen anderen Ausführungsformen, die nicht explizit gezeigt sind, ist das dielektrische Kanalmerkmal 298 möglicherweise nicht vorhanden. Es wird angemerkt, dass in einigen Implementierungen ein Abschnitt der Gate-Struktur 406 zwischen der Deckschicht 236 und der Hybridfinne 217 vorhanden sein kann. In anderen Implementierungen, in denen ein dielektrisches Gateschneid-Merkmal vorhanden ist, liegt die Gate-Struktur 406 nicht zwischen der Deckschicht und der Hybridfinne 217.Referring to 52 and 56 includes the procedure 600 one block 608 in which the gate structure 406 is selectively removed to the first channel elements 2080 to expose. When the gate structure 406 in the access opening 294 exposed becomes the gate structure 406 in the access opening 294 selectively removed to the first channel elements 2080 to release, the first channel elements 2080 remain essentially undamaged. For some in 56 The illustrated embodiments may include a portion of the base layer 238 and the top layer 236 remain to be a dielectric channel feature 298 to train. In some other embodiments not explicitly shown, the dielectric channel feature is 298 may not exist. It is noted that in some implementations, a portion of the gate structure 406 between the top layer 236 and the hybrid fin 217 may be present. In other implementations where a gate cut dielectric feature is present, the gate structure resides 406 not between the top layer and the hybrid fin 217 .

Bezug nehmend auf 52 und 57 umfasst das Verfahren 600 einen Block 610, in dem eine gemeinsame Gate-Struktur 412 derart ausgebildet wird, dass sie jedes der ersten Kanalelemente 2080 und der zweiten Kanalelemente 2082 umschließt. Die gemeinsame Gate-Struktur 412 weist eine Grenzflächenschicht, eine gemeinsame Gatedielektrikumschicht 408 über der Grenzflächenschicht und eine gemeinsame Gateelektrodenschicht 410 über der Gatedielektrikumschicht 408 auf. Die Grenzflächenschicht der gemeinsamen Gate-Struktur 412 ist um jedes der ersten Kanalelemente 2080, das dielektrische Kanalmerkmal 298 und jedes der zweiten Kanalelemente 2082 herum und in Kontakt mit diesen angeordnet. Bei einigen Ausführungsformen enthält die Grenzflächenschicht Siliziumoxid und kann bei einem Vorreinigungsprozess ausgebildet werden. Ein beispielhafter Vorreinigungsprozess kann die Verwendung von RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Salzsäure, Wasserstoffperoxid und Wasser) umfassen. Die gemeinsame Gatedielektrikumschicht 408 wird dann unter Verwendung von ALD, CVD und/oder anderen geeigneten Verfahren über der Grenzflächenschicht abgeschieden. Die gemeinsame Gatedielektrikumschicht 408 kann aus dielektrischen Materialien mit hohem k-Wert ausgebildet werden. Wie vorliegend verwendet und beschrieben, umfassen dielektrische Materialien mit hohem k-Wert dielektrische Materialien mit einer hohen Dielektrizitätskonstante, die beispielsweise größer ist als die von thermischem Siliziumoxid (ca. 3,9). Die gemeinsame Gatedielektrikumschicht 408 kann Hafniumoxid enthalten. Alternativ kann die gemeinsame Gatedielektrikumschicht 408 andere Dielektrika mit hohem k-Wert enthalten, etwa Titanoxid (TiO2), Hafniumzirkoniumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HffiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Kombinationen davon oder ein anderes geeignetes Material.Referring to 52 and 57 includes the procedure 600 one block 610 , in which a common gate structure 412 is formed such that it has each of the first channel elements 2080 and the second channel elements 2082 encloses. The common gate structure 412 has an interface layer, a common gate dielectric layer 408 over the interface layer and a common gate electrode layer 410 over the gate dielectric layer 408 on. The interface layer of the common gate structure 412 is around each of the first channel elements 2080 , the dielectric channel feature 298 and each of the second channel elements 2082 placed around and in contact with them. In some embodiments, the interface layer includes silicon oxide and can be formed in a pre-cleaning process. An exemplary pre-cleaning process may include the use of RCA SC-1 (ammonia, hydrogen peroxide, and water) and / or RCA SC-2 (hydrochloric acid, hydrogen peroxide, and water). The common gate dielectric layer 408 is then deposited over the interface layer using ALD, CVD, and / or other suitable methods. The common gate dielectric layer 408 can be formed from high-k dielectric materials. As used and described herein, high-k dielectric materials include dielectric materials having a high dielectric constant, for example greater than that of thermal silicon oxide (about 3.9). The common gate dielectric layer 408 may contain hafnium oxide. Alternatively, the common gate dielectric layer 408 Contain other high-k dielectrics such as titanium oxide (TiO 2 ), hafnium zirconium oxide (HfZrO), tantalum oxide (Ta 2 O 5 ), hafnium silicon oxide (HfSiO 4 ), zirconium oxide (ZrO 2 ), zirconium silicon oxide (ZrSiO 2 ), lanthanum oxide (La 2 O 3 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO), yttrium oxide (Y 2 O 3 ), SrTiO 3 (STO), BaTiO 3 (BTO), BaZrO, hafnium lanthanum oxide (HfLaO), lanthanum silicon oxide (LaSiO), Aluminum silicon oxide (AlSiO), hafnium tantalum oxide (HfTaO), hafnium titanium oxide (HffiO), (Ba, Sr) TiO 3 (BST), silicon nitride (SiN), silicon oxynitride (SiON), combinations thereof or another suitable material.

Die gemeinsame Gateelektrodenschicht 410 wird dann unter Verwendung von ALD, PVD, CVD, Elektronenstrahlverdampfung oder anderen geeigneten Verfahren über der gemeinsamen Gatedielektrikumschicht 408 abgeschieden. Die gemeinsame Gateelektrodenschicht 410 kann eine einzelne Schicht oder alternativ eine Mehrschichtstruktur umfassen, etwa verschiedene Kombinationen aus einer Metallschicht mit einer ausgewählten Austrittsarbeit zur Leistungsfähigkeitsverbesserung der Vorrichtung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder einem Metallsilizid. Beispielsweise kann die gemeinsame Gateelektrodenschicht 410 Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalnitrid (TaN), Tantalaluminium (TaAl), Tantalaluminiumnitrid (TaAlN), Tantalaluminiumcarbid (TaAlC), Tantalcarbonitrid (TaCN), Aluminium (A1), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Kobalt (Co), Platin (Pt), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Kupfer (Cu), andere hochschmelzende Metalle oder andere geeignete Metallmaterialien oder eine Kombination davon enthalten. Weist die Halbleitervorrichtung 200 Transistoren vom n-Typ und Transistoren vom p-Typ auf, können ferner unterschiedliche gemeinsame Gateelektrodenschichten getrennt für Transistoren vom n-Typ und Transistoren vom p-Typ ausgebildet werden, die unterschiedliche Metallschichten enthalten können (z. B. zum Bereitstellen unterschiedlicher Austrittsarbeitsmetallschichten vom n-Typ und p-Typ).The common gate electrode layer 410 is then over the common gate dielectric layer using ALD, PVD, CVD, electron beam evaporation, or other suitable method 408 deposited. The common gate electrode layer 410 may comprise a single layer or, alternatively, a multilayer structure, such as various combinations of a metal layer with a selected work function to improve the performance of the device (work function metal layer), a lining layer, a wetting layer, an adhesive layer, a metal alloy or a metal silicide. For example, the common gate electrode layer 410 Titanium nitride (TiN), titanium aluminum (TiAl), titanium aluminum nitride (TiAlN), tantalum nitride (TaN), tantalum aluminum (TaAl), tantalum aluminum nitride (TaAlN), tantalum aluminum carbide (TaAlC), tantalum carbonitride (TaCN), aluminum ( A1 ), Tungsten (W), nickel (Ni), titanium (Ti), ruthenium (Ru), cobalt (Co), platinum (Pt), tantalum carbide (TaC), tantalum silicon nitride (TaSiN), copper (Cu), other refractory metals or other suitable metal materials, or a combination thereof. Know the semiconductor device 200 N-type transistors and p-type transistors, different common gate electrode layers may also be formed separately for n-type transistors and p-type transistors, which may include different metal layers (e.g. to provide different n-type work function metal layers -Type and p-type).

Ausführungsformen der vorliegenden Offenbarung stellen Vorteile bereit. Die vorliegende Offenbarung stellt unterschiedliche Kontaktstrukturpläne bereit, die in unterschiedlichen Ausführungsformen kombiniert werden können. Die Kontaktstrukturpläne gemäß der vorliegenden Offenbarung umfassen beispielsweise Doppelverbindungsstrukturen, Hybridfinnen mit eingebetteten leitfähigen Merkmalen und versetzte Stapelung von Vorrichtungen. Bei den „Doppelverbindungsstrukturen“ ist ein Source-Merkmal des ersten MBC-Transistors durch einen rückseitigen Source-Kontakt mit einer Stromversorgungsschiene in einer ersten Verbindungsstruktur gekoppelt, und ein Source-Merkmal des zweiten MBC-Transistors (der über dem ersten MBC-Transistor angeordnet ist) ist mit einer Stromversorgungsschiene in einer zweiten Verbindungsstruktur über dem zweiten MBC-Transistor gekoppelt. Bei den „Hybridfinnen mit eingebetteten leitfähigen Merkmalen“ ist in jede der Hybridfinnen ein leitfähiges Merkmal eingebettet, um Kontaktmodule bereitzustellen, die als Leitungswege zu Verbindungsstrukturen dienen. Bei der „versetzten Stapelung von Vorrichtungen“ sind die Source/Drain-Bereiche des ersten MBC-Transistors und des zweiten MBC-Transistors zueinander versetzt, um den Abstand zwischen Durchkontaktierungen und Drain-Merkmalen zu vergrößern. Diese Kontaktstrukturpläne bieten Prozessflexibilität und können durch Verringerung des Kontaktwiderstands oder von parasitären Kapazitäten die Leistungsfähigkeit der Vorrichtung verbessern.Embodiments of the present disclosure provide advantages. The present disclosure provides different contact structure plans that can be combined in different embodiments. The contact structure diagrams according to the present disclosure include, for example, dual interconnect structures, hybrid fins with embedded conductive features, and staggered stacking of devices. In the "double interconnection structures", a source feature of the first MBC transistor is coupled to a power supply rail in a first interconnection structure by a back source contact, and a source feature of the second MBC transistor (which is arranged above the first MBC transistor ) is coupled to a power rail in a second interconnection structure above the second MBC transistor. In the case of the “hybrid fins with embedded conductive features”, a conductive feature is embedded in each of the hybrid fins in order to provide contact modules that serve as conduction paths to connection structures. In “staggered device stacking,” the source / drain regions of the first MBC transistor and the second MBC transistor are staggered to increase the spacing between vias and drain features. These contact structure plans offer process flexibility and can improve device performance by reducing contact resistance or parasitic capacitances.

In einem beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung weist eine erste Verbindungsstruktur, einen ersten Transistor über der ersten Verbindungsstruktur, einen zweiten Transistor über dem ersten Transistor und eine zweite Verbindungsstruktur über dem zweiten Transistor auf. Der erste Transistor weist erste Nanostrukturen und ein erstes Source-Merkmal auf, das an die ersten Nanostrukturen angrenzt. Der zweite Transistor weist zweite Nanostrukturen und ein zweites Source-Merkmal auf, das an die zweiten Nanostrukturen angrenzt. Das erste Source-Merkmal ist mit einer ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt, und das zweite Source-Merkmal ist mit einer zweiten Stromversorgungsschiene in der zweiten Verbindungsstruktur gekoppelt.In an exemplary aspect, the present disclosure is directed to a semiconductor device. The semiconductor device has a first interconnection structure, a first transistor over the first interconnection structure, a second transistor over the first transistor, and a second interconnection structure over the second transistor. The first transistor has first nanostructures and a first source feature that is adjacent to the first nanostructures. The second transistor has second nanostructures and a second source feature that is adjacent to the second nanostructures. The first source feature is coupled to a first power supply rail in the first connection structure, and the second source feature is coupled to a second power supply rail in the second connection structure.

Bei einigen Ausführungsformen sind die zweiten Nanostrukturen vertikal mit den ersten Nanostrukturen ausgerichtet. In einigen Implementierungen weist der erste Transistor ferner eine erste Gate-Struktur auf, die jede der ersten Nanostrukturen umschließt, und die erste Gate-Struktur erstreckt sich längs in einer Richtung, der zweite Transistor weist ferner eine zweite Gate-Struktur auf, die jede der zweiten Nanostrukturen umschließt, und die zweite Gate-Struktur erstreckt sich längs in der Richtung, und die zweiten Nanostrukturen sind in der Richtung von den ersten Nanostrukturen versetzt. Bei einigen Ausführungsformen kann die Halbleitervorrichtung ferner eine Gate-Struktur aufweisen, die jede der ersten Nanostrukturen und jede der zweiten Nanostrukturen umschließt. Bei einigen Ausführungsformen weist der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal auf, und der erste Drain-Kontakt ist über eine erste Durchkontaktierung mit einer ersten Leitung in der zweiten Verbindungsstruktur gekoppelt. In einigen Implementierungen weist der zweite Transistor ferner ein zweites Drain-Merkmal und einen zweiten Drain-Kontakt über und in Kontakt mit dem zweiten Drain-Merkmal auf, und der zweite Drain-Kontakt ist über eine zweite Durchkontaktierung mit einer zweiten Leitung in der zweiten Verbindungsstruktur gekoppelt. Bei einigen Fällen ist das erste Source-Merkmal über einen direkt unter dem ersten Source-Merkmal angeordneten rückseitigen Source-Kontakt mit der ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt.In some embodiments, the second nanostructures are vertically aligned with the first nanostructures. In some implementations, the first transistor further includes a first gate structure that encloses each of the first nanostructures and the first gate structure extends longitudinally in one direction, the second transistor further includes a second gate structure that encloses each of the second nanostructures, and the second gate structure extends longitudinally in the direction, and the second nanostructures are offset in the direction from the first nanostructures. In some embodiments, the semiconductor device may further include a gate structure that encloses each of the first nanostructures and each of the second nanostructures. In some embodiments, the first transistor further has a first drain feature and a first drain contact over and in contact with the first drain feature, and the first drain contact is through a first via to a first line in the second interconnect structure coupled. In some implementations, the second transistor further has a second drain feature and a second drain contact over and in contact with the second drain feature, and the second drain contact is through a second via to a second line in the second interconnect structure coupled. In some cases, the first source feature is coupled to the first power supply rail in the first connection structure via a rear source contact arranged directly below the first source feature.

In einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung weist eine erste Verbindungsstruktur, einen ersten Transistor über der ersten Verbindungsstruktur, einen zweiten Transistor über dem ersten Transistor und eine zweite Verbindungsstruktur über dem zweiten Transistor auf. Der erste Transistor weist erste Nanostrukturen und ein erstes Source-Merkmal auf, das an die ersten Nanostrukturen angrenzt. Der zweite Transistor weist zweite Nanostrukturen und ein zweites Source-Merkmal auf, das an die zweiten Nanostrukturen angrenzt. Das erste Source-Merkmal ist mit einer ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt, und das zweite Source-Merkmal mit einer zweiten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt.In another exemplary aspect, the present disclosure is directed to a semiconductor device. The semiconductor device has a first interconnection structure, a first transistor over the first interconnection structure, a second transistor over the first transistor, and a second interconnection structure over the second transistor. The first transistor has first nanostructures and a first source feature that is adjacent to the first nanostructures. The second transistor has second nanostructures and a second source feature that is adjacent to the second nanostructures. The first source feature is coupled to a first power supply rail in the first connection structure, and the second source feature is coupled to a second power supply rail in the first connection structure.

Bei einigen Ausführungsformen weist der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal auf, und der erste Drain-Kontakt ist über eine erste Durchkontaktierung mit einer ersten Leitung in der zweiten Verbindungsstruktur gekoppelt. In einigen Implementierungen weist der zweite Transistor ferner ein zweites Drain-Merkmal und einen zweiten Drain-Kontakt über und in Kontakt mit dem zweiten Drain-Merkmal auf, und der zweite Drain-Kontakt ist über eine zweite Durchkontaktierung mit einer zweiten Leitung in der zweiten Verbindungsstruktur gekoppelt. Bei einigen Fällen sind die ersten Nanostrukturen zwischen einer ersten Hybridfinne und einer zweiten Hybridfinne angeordnet, wobei die erste Hybridfinne ein erstes leitfähiges Merkmal aufweist, das in ein erstes dielektrisches Merkmal eingebettet ist, und die zweite Hybridfinne ein zweites leitfähiges Merkmal aufweist, das in ein zweites dielektrisches Merkmal eingebettet ist. Bei einigen Ausführungsformen ist das erste Source-Merkmal über das erste leitfähige Merkmal mit der ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt und das zweite Source-Merkmal über das zweite leitfähige Merkmal mit der zweiten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt. Bei einigen Fällen weist der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal auf. Das erste Drain-Merkmal und der erste Drain-Kontakt sind zwischen der ersten Hybridfinne und der zweiten Hybridfinne angeordnet. Das erste Drain-Merkmal und der erste Drain-Kontakt sind elektrisch von dem ersten leitfähigen Merkmal und dem zweiten leitfähigen Merkmal isoliert. Bei einigen Ausführungsformen sind die zweiten Nanostrukturen zwischen einer dritten Hybridfinne und einer vierten Hybridfinne angeordnet, wobei die dritte Hybridfinne ein drittes leitfähiges Merkmal aufweist, das in ein erstes dielektrisches Merkmal eingebettet ist, und die vierte Hybridfinne ein viertes leitfähiges Merkmal aufweist, das in ein zweites dielektrisches Merkmal eingebettet ist. Bei einigen Fällen umfasst der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal, wobei der erste Drain-Kontakt über eine erste Durchkontaktierung mit einer ersten Leitung in der zweiten Verbindungsstruktur gekoppelt ist und die erste Durchkontaktierung sich durch das erste dielektrische Merkmal erstreckt und von dem dritten leitfähigen Merkmal elektrisch isoliert ist.In some embodiments, the first transistor further has a first drain feature and a first drain contact over and in contact with the first drain feature, and the first drain contact is through a first via coupled to a first line in the second connection structure. In some implementations, the second transistor further has a second drain feature and a second drain contact over and in contact with the second drain feature, and the second drain contact is through a second via to a second line in the second interconnect structure coupled. In some cases, the first nanostructures are arranged between a first hybrid fin and a second hybrid fin, the first hybrid fin having a first conductive feature embedded in a first dielectric feature and the second hybrid fin having a second conductive feature embedded in a second dielectric feature is embedded. In some embodiments, the first source feature is coupled to the first power supply rail in the first connection structure via the first conductive feature and the second source feature is coupled to the second power supply rail in the first connection structure via the second conductive feature. In some cases, the first transistor further has a first drain feature and a first drain contact over and in contact with the first drain feature. The first drain feature and the first drain contact are disposed between the first hybrid fin and the second hybrid fin. The first drain feature and the first drain contact are electrically isolated from the first conductive feature and the second conductive feature. In some embodiments, the second nanostructures are arranged between a third hybrid fin and a fourth hybrid fin, the third hybrid fin having a third conductive feature embedded in a first dielectric feature and the fourth hybrid fin having a fourth conductive feature embedded in a second dielectric feature is embedded. In some cases, the first transistor further includes a first drain feature and a first drain contact over and in contact with the first drain feature, the first drain contact being coupled to a first line in the second interconnect via a first via and the first via extends through the first dielectric feature and is electrically isolated from the third conductive feature.

In noch einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst Aufnehmen eines Werkstücks, das ein erstes Substrat und einen ersten Stapel über dem ersten Substrat aufweist, wobei der erste Stapel eine erste Vielzahl von Kanalschichten aufweist, die mit einer ersten Vielzahl von Opferschichten wechselweise angeordnet ist, Ausbilden einer ersten finnenförmigen Struktur aus dem ersten Stapel und einem Abschnitt des ersten Substrats, wobei die erste finnenförmige Struktur einen ersten Source-Bereich und einen ersten Drain-Bereich aufweist, Ausbilden einer ersten Hybridfinne und einer zweiten Hybridfinne, die sich parallel zu der ersten finnenförmigen Struktur erstrecken, wobei die erste Hybridfinne ein erstes leitfähiges Merkmal aufweist, das in ein erstes dielektrisches Merkmal eingebettet ist, und die zweite Hybridfinne ein zweites leitfähiges Merkmal aufweist, das in ein zweites dielektrisches Merkmal eingebettet ist, Ausbilden eines ersten Source-Merkmals über dem ersten Source-Bereich und eines ersten Drain-Merkmals über dem ersten Drain-Bereich, Ausbilden eines ersten Source-Kontakts in direktem Kontakt mit dem ersten Source-Merkmal und dem ersten leitfähigen Merkmal, Ausbilden eines ersten Drain-Kontakts in direktem Kontakt mit dem ersten Drain-Merkmal, Abscheiden einer Deckschicht über dem ersten Source-Kontakt und dem ersten Drain-Kontakt, Bonden eines zweiten Stapels über der Deckschicht, wobei der zweite Stapel eine zweite Vielzahl von Kanalschichten aufweist, die mit einer zweiten Vielzahl von Opferschichten wechselweise angeordnet ist, Ausbilden einer zweiten finnenförmigen Struktur aus dem zweiten Stapel, wobei die zweite finnenförmige Struktur einen zweiten Source-Bereich und einen zweiten Drain-Bereich aufweist, Ausbilden einer dritten Hybridfinne und einer vierten Hybridfinne, die sich parallel zu der zweiten finnenförmigen Struktur erstrecken, wobei die dritte Hybridfinne ein drittes leitfähiges Merkmal aufweist, das in ein drittes dielektrisches Merkmal eingebettet ist, und die vierte Hybridfinne ein viertes leitfähiges Merkmal aufweist, das in ein viertes dielektrisches Merkmal eingebettet ist, Ausbilden eines zweiten Source-Merkmals über dem zweiten Source-Bereich und eines zweiten Drain-Merkmals über dem zweiten Drain-Bereich, Ausbilden eines zweiten Source-Kontakts in direktem Kontakt mit dem zweiten Source-Merkmal und dem dritten leitfähigen Merkmal und Ausbilden eines zweiten Drain-Kontakts in direktem Kontakt mit dem zweiten Drain-Merkmal.In yet another exemplary aspect, the present disclosure is directed to a method. The method includes picking up a workpiece having a first substrate and a first stack over the first substrate, the first stack including a first plurality of channel layers alternating with a first plurality of sacrificial layers, forming a first fin-shaped structure therefrom first stack and a portion of the first substrate, the first fin-shaped structure having a first source region and a first drain region, forming a first hybrid fin and a second hybrid fin that extend parallel to the first fin-shaped structure, the first hybrid fin a first conductive feature embedded in a first dielectric feature and the second hybrid fin having a second conductive feature embedded in a second dielectric feature, forming a first source feature over the first source region and a first drain -Feature about de m first drain region, forming a first source contact in direct contact with the first source feature and the first conductive feature, forming a first drain contact in direct contact with the first drain feature, depositing a cover layer over the first source Contact and the first drain contact, bonding a second stack over the cover layer, the second stack comprising a second plurality of channel layers alternating with a second plurality of sacrificial layers, forming a second fin-shaped structure from the second stack, wherein the second fin-shaped structure has a second source region and a second drain region, forming a third hybrid fin and a fourth hybrid fin that extend parallel to the second fin-shaped structure, the third hybrid fin having a third conductive feature that leads to a third dielectric feature is embedded, and the fourth hybri dfinne has a fourth conductive feature embedded in a fourth dielectric feature, forming a second source feature over the second source region and a second drain feature over the second drain region, forming a second source contact in direct contact having the second source feature and the third conductive feature and forming a second drain contact in direct contact with the second drain feature.

Bei einigen Ausführungsformen kann das Verfahren ferner Ausbilden einer ersten Durchkontaktierung, die das vierte leitfähige Merkmal und das zweite leitfähige Merkmal koppelt, Ausbilden einer zweiten Durchkontaktierung unter und in Kontakt mit dem ersten leitfähigen Merkmal und Ausbilden einer dritten Durchkontaktierung unter und in Kontakt mit dem zweiten leitfähigen Merkmal umfassen. In einigen Implementierungen kann das Verfahren ferner Ausbilden einer ersten Verbindungsstruktur über dem zweiten Source-Kontakt und dem zweiten Drain-Kontakt, wobei die erste Verbindungsstruktur eine erste Leitung und eine zweite Leitung aufweist, Ausbilden einer vierten Durchkontaktierung, die den ersten Drain-Kontakt und die erste Leitung koppelt, und Ausbilden einer fünften Durchkontaktierung umfassen, die den zweiten Drain-Kontakt und die zweite Leitung koppelt. In einigen Implementierungen erstreckt sich die vierte Durchkontaktierung durch das dritte dielektrische Merkmal und ist elektrisch von dem dritten leitfähigen Merkmal isoliert. Bei einigen Ausführungsformen kann das Verfahren ferner Ausbilden einer zweiten Verbindungsstruktur unterhalb des ersten Substrats umfassen, wobei die zweite Verbindungsstruktur eine erste Stromversorgungsschiene und eine zweite Stromversorgungsschiene aufweist, die erste Stromversorgungsschiene mit der zweiten Durchkontaktierung gekoppelt ist und die zweite Stromversorgungsschiene mit der dritten Durchkontaktierung gekoppelt ist.In some embodiments, the method may further form a first via coupling the fourth conductive feature and the second conductive feature, forming a second via under and in contact with the first conductive feature, and forming a third via under and in contact with the second conductive feature Feature include. In some implementations, the method may further form a first connection structure over the second source contact and the second drain contact, the first connection structure including a first line and a second line, forming a fourth via that includes the first drain contact and the first line couples, and forming a fifth via coupling the second drain contact and the second line. In some implementations, the fourth via extends through the third dielectric feature and is electrically isolated from the third conductive feature. In some embodiments, the method may further include forming a second connection structure below the first substrate, wherein the second connection structure has a first power supply rail and a second power supply rail, the first power supply rail is coupled to the second via, and the second power supply rail is coupled to the third via.

Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Durchschnittsfachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Durchschnittsfachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Durchschnittsfachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.The foregoing outlines features of several embodiments so that those of ordinary skill in the art may better understand aspects of the present disclosure. Those of ordinary skill in the art should understand that they can readily use the present disclosure as a basis for designing or modifying other processes and structures to carry out the same purposes and / or achieve the same advantages of the presently presented embodiments. Those of ordinary skill in the art should also recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure and that they can make various changes, substitutions, and modifications therein without departing from the spirit and scope of the present disclosure.

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Zitierte PatentliteraturPatent literature cited

  • US 63/028770 [0001]US 63/028770 [0001]

Claims (20)

Halbleitervorrichtung, umfassend: eine erste Verbindungsstruktur; einen ersten Transistor über der ersten Verbindungsstruktur und umfassend: erste Nanostrukturen und ein erstes Source-Merkmal, das an die ersten Nanostrukturen angrenzt; einen zweiten Transistor über dem ersten Transistor und umfassend: zweite Nanostrukturen und ein zweites Source-Merkmal, das an die zweiten Nanostrukturen angrenzt; und eine zweite Verbindungsstruktur über dem zweiten Transistor, wobei das erste Source-Merkmal mit einer ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt ist und das zweite Source-Merkmal mit einer zweiten Stromversorgungsschiene in der zweiten Verbindungsstruktur gekoppelt ist.A semiconductor device comprising: a first connection structure; a first transistor over the first interconnect structure and comprising: first nanostructures and a first source feature adjacent to the first nanostructures; a second transistor over the first transistor and comprising: second nanostructures and a second source feature adjacent to the second nanostructures; and a second interconnection structure over the second transistor, wherein the first source feature is coupled to a first power supply rail in the first connection structure and the second source feature is coupled to a second power supply rail in the second connection structure. Halbleitervorrichtung nach Anspruch 1, wobei die zweiten Nanostrukturen vertikal mit den ersten Nanostrukturen ausgerichtet sind.Semiconductor device according to Claim 1 wherein the second nanostructures are vertically aligned with the first nanostructures. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der erste Transistor ferner eine erste Gate-Struktur umfasst, die jede der ersten Nanostrukturen umschließt, und die erste Gate-Struktur sich längs in einer Richtung erstreckt, wobei der zweite Transistor ferner eine zweite Gate-Struktur umfasst, die jede der zweiten Nanostrukturen umschließt, und die zweite Gate-Struktur sich längs in der Richtung erstreckt, wobei die zweiten Nanostrukturen in der Richtung von den ersten Nanostrukturen versetzt sind.Semiconductor device according to Claim 1 or 2 wherein the first transistor further comprises a first gate structure enclosing each of the first nanostructures, and the first gate structure extends longitudinally in one direction, wherein the second transistor further comprises a second gate structure that encompasses each of the second nanostructures and the second gate structure extends longitudinally in the direction wherein the second nanostructures are offset in the direction from the first nanostructures. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Gate-Struktur, die jede der ersten Nanostrukturen und jede der zweiten Nanostrukturen umschließt.A semiconductor device according to any preceding claim, further comprising: a gate structure enclosing each of the first nanostructures and each of the second nanostructures. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal umfasst, wobei der erste Drain-Kontakt über eine erste Durchkontaktierung mit einer ersten Leitung in der zweiten Verbindungsstruktur gekoppelt ist.Semiconductor device according to one of the preceding claims, wherein the first transistor further comprises a first drain feature and a first drain contact over and in contact with the first drain feature, wherein the first drain contact is coupled to a first line in the second connection structure via a first via. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite Transistor ferner ein zweites Drain-Merkmal und einen zweiten Drain-Kontakt über und in Kontakt mit dem zweiten Drain-Merkmal umfasst, wobei der zweite Drain-Kontakt über eine zweite Durchkontaktierung mit einer zweiten Leitung in der zweiten Verbindungsstruktur gekoppelt ist.Semiconductor device according to one of the preceding claims, wherein the second transistor further comprises a second drain feature and a second drain contact over and in contact with the second drain feature, wherein the second drain contact is coupled to a second line in the second connection structure via a second via. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste Source-Merkmal über einen direkt unter dem ersten Source-Merkmal angeordneten rückseitigen Source-Kontakt mit der ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt ist.The semiconductor device according to claim 1, wherein the first source feature is coupled to the first power supply rail in the first connection structure via a rear source contact arranged directly below the first source feature. Halbleitervorrichtung, umfassend: eine erste Verbindungsstruktur; einen ersten Transistor über der ersten Verbindungsstruktur und umfassend: erste Nanostrukturen und ein erstes Source-Merkmal, das an die ersten Nanostrukturen angrenzt; einen zweiten Transistor über dem ersten Transistor und umfassend: zweite Nanostrukturen und ein zweites Source-Merkmal, das an die zweiten Nanostrukturen angrenzt; und eine zweite Verbindungsstruktur über dem zweiten Transistor, wobei das erste Source-Merkmal mit einer ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt ist und das zweite Source-Merkmal mit einer zweiten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt ist.A semiconductor device comprising: a first connection structure; a first transistor over the first interconnect structure and comprising: first nanostructures and a first source feature adjacent to the first nanostructures; a second transistor over the first transistor and comprising: second nanostructures and a second source feature adjacent to the second nanostructures; and a second interconnection structure over the second transistor, wherein the first source feature is coupled to a first power supply rail in the first connection structure and the second source feature is coupled to a second power supply rail in the first connection structure. Halbleitervorrichtung nach Anspruch 8, wobei der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal umfasst, wobei der erste Drain-Kontakt über eine erste Durchkontaktierung mit einer ersten Leitung in der zweiten Verbindungsstruktur gekoppelt ist.Semiconductor device according to Claim 8 wherein the first transistor further comprises a first drain feature and a first drain contact over and in contact with the first drain feature, wherein the first drain contact is coupled to a first line in the second connection structure via a first via. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei der zweite Transistor ferner ein zweites Drain-Merkmal und einen zweiten Drain-Kontakt über und in Kontakt mit dem zweiten Drain-Merkmal umfasst, wobei der zweite Drain-Kontakt über eine zweite Durchkontaktierung mit einer zweiten Leitung in der zweiten Verbindungsstruktur gekoppelt ist.Semiconductor device according to Claim 8 or 9 wherein the second transistor further comprises a second drain feature and a second drain contact over and in contact with the second drain feature, wherein the second drain contact is coupled to a second line in the second connection structure via a second via. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 8 bis 10, wobei die ersten Nanostrukturen zwischen einer ersten Hybridfinne und einer zweiten Hybridfinne angeordnet sind, wobei die erste Hybridfinne ein erstes leitfähiges Merkmal umfasst, das in ein erstes dielektrisches Merkmal eingebettet ist, wobei die zweite Hybridfinne ein zweites leitfähiges Merkmal umfasst, das in ein zweites dielektrisches Merkmal eingebettet ist.Semiconductor device according to one of the preceding Claims 8 until 10 , wherein the first nanostructures are arranged between a first hybrid fin and a second hybrid fin, wherein the first hybrid fin comprises a first conductive feature that is embedded in a first dielectric feature, wherein the second hybrid fin comprises a second conductive feature that is embedded in a second dielectric Feature is embedded. Halbleitervorrichtung nach Anspruch 11, wobei das erste Source-Merkmal über das erste leitfähige Merkmal mit der ersten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt ist, wobei das zweite Source-Merkmal über das zweite leitfähige Merkmal mit der zweiten Stromversorgungsschiene in der ersten Verbindungsstruktur gekoppelt ist.Semiconductor device according to Claim 11 wherein the first source feature is coupled to the first power supply rail in the first interconnection structure via the first conductive feature, wherein the second source feature is coupled to the second power supply rail in the first interconnection structure via the second conductive feature. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal umfasst, wobei das erste Drain-Merkmal und der erste Drain-Kontakt zwischen der ersten Hybridfinne und der zweiten Hybridfinne angeordnet sind, wobei das erste Drain-Merkmal und der erste Drain-Kontakt elektrisch von dem ersten leitfähigen Merkmal und dem zweiten leitfähigen Merkmal isoliert sind.Semiconductor device according to Claim 11 or 12th wherein the first transistor further comprises a first drain feature and a first drain contact over and in contact with the first drain feature, the first drain feature and the first drain contact disposed between the first hybrid fin and the second hybrid fin wherein the first drain feature and the first drain contact are electrically isolated from the first conductive feature and the second conductive feature. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 8 bis 13, wobei die zweiten Nanostrukturen zwischen einer dritten Hybridfinne und einer vierten Hybridfinne angeordnet sind, wobei die dritte Hybridfinne ein drittes leitfähiges Merkmal umfasst, das in ein erstes dielektrisches Merkmal eingebettet ist, wobei die vierte Hybridfinne ein viertes leitfähiges Merkmal umfasst, das in ein zweites dielektrisches Merkmal eingebettet ist.Semiconductor device according to one of the preceding Claims 8 until 13th , wherein the second nanostructures are arranged between a third hybrid fin and a fourth hybrid fin, wherein the third hybrid fin comprises a third conductive feature that is embedded in a first dielectric feature, wherein the fourth hybrid fin comprises a fourth conductive feature that is embedded in a second dielectric Feature is embedded. Halbleitervorrichtung nach Anspruch 14, wobei der erste Transistor ferner ein erstes Drain-Merkmal und einen ersten Drain-Kontakt über und in Kontakt mit dem ersten Drain-Merkmal umfasst, wobei der erste Drain-Kontakt über eine erste Durchkontaktierung mit einer ersten Leitung in der zweiten Verbindungsstruktur gekoppelt ist, wobei sich die erste Durchkontaktierung durch das erste dielektrische Merkmal erstreckt und elektrisch von dem dritten leitfähigen Merkmal isoliert ist.Semiconductor device according to Claim 14 , wherein the first transistor further comprises a first drain feature and a first drain contact over and in contact with the first drain feature, wherein the first drain contact is coupled to a first line in the second connection structure via a first via, wherein the first via extends through the first dielectric feature and is electrically isolated from the third conductive feature. Verfahren, umfassend: Aufnehmen eines Werkstücks, das ein erstes Substrat und einen ersten Stapel über dem ersten Substrat umfasst, wobei der erste Stapel eine erste Vielzahl von Kanalschichten aufweist, die mit einer ersten Vielzahl von Opferschichten wechselweise angeordnet ist; Ausbilden einer ersten finnenförmigen Struktur aus dem ersten Stapel und einem Abschnitt des ersten Substrats, wobei die erste finnenförmige Struktur einen ersten Source-Bereich und einen ersten Drain-Bereich umfasst; Ausbilden einer ersten Hybridfinne und einer zweiten Hybridfinne, die sich parallel zu der ersten finnenförmigen Struktur erstrecken, wobei die erste Hybridfinne ein erstes leitfähiges Merkmal umfasst, das in ein erstes dielektrisches Merkmal eingebettet ist, und die zweite Hybridfinne ein zweites leitfähiges Merkmal umfasst, das in ein zweites dielektrisches Merkmal eingebettet ist; Ausbilden eines ersten Source-Merkmals über dem ersten Source-Bereich und eines ersten Drain-Merkmals über dem ersten Drain-Bereich; Ausbilden eines ersten Source-Kontakts in direktem Kontakt mit dem ersten Source-Merkmal und dem ersten leitfähigen Merkmal; Ausbilden eines ersten Drain-Kontakts in direktem Kontakt mit dem ersten Drain-Merkmal; Abscheiden einer Deckschicht über dem ersten Source-Kontakt und dem ersten Drain-Kontakt; Bonden eines zweiten Stapels über der Deckschicht, wobei der zweite Stapel eine zweite Vielzahl von Kanalschichten aufweist, die mit einer zweiten Vielzahl von Opferschichten wechselweise angeordnet ist; Ausbilden einer zweiten finnenförmigen Struktur aus dem zweiten Stapel, wobei die zweite finnenförmige Struktur einen zweiten Source-Bereich und einen zweiten Drain-Bereich umfasst; Ausbilden einer dritten Hybridfinne und einer vierten Hybridfinne, die sich parallel zu der zweiten finnenförmigen Struktur erstrecken, wobei die dritte Hybridfinne ein drittes leitfähiges Merkmal umfasst, das in ein drittes dielektrisches Merkmal eingebettet ist, und die vierte Hybridfinne ein viertes leitfähiges Merkmal umfasst, das in ein viertes dielektrisches Merkmal eingebettet ist; Ausbilden eines zweiten Source-Merkmals über dem zweiten Source-Bereich und eines zweiten Drain-Merkmals über dem zweiten Drain-Bereich; Ausbilden eines zweiten Source-Kontakts in direktem Kontakt mit dem zweiten Source-Merkmal und dem dritten leitfähigen Merkmal; und Ausbilden eines zweiten Drain-Kontakts in direktem Kontakt mit dem zweiten Drain-Merkmal.Method comprising: Receiving a workpiece comprising a first substrate and a first stack over the first substrate, the first stack including a first plurality of channel layers alternating with a first plurality of sacrificial layers; Forming a first fin-shaped structure from the first stack and a portion of the first substrate, the first fin-shaped structure including a first source region and a first drain region; Forming a first hybrid fin and a second hybrid fin that extend parallel to the first fin-shaped structure, wherein the first hybrid fin includes a first conductive feature embedded in a first dielectric feature and the second hybrid fin includes a second conductive feature shown in FIG a second dielectric feature is embedded; Forming a first source feature over the first source region and a first drain feature over the first drain region; Forming a first source contact in direct contact with the first source feature and the first conductive feature; Forming a first drain contact in direct contact with the first drain feature; Depositing a cap over the first source contact and the first drain contact; Bonding a second stack over the cover layer, the second stack including a second plurality of channel layers alternating with a second plurality of sacrificial layers; Forming a second fin-shaped structure from the second stack, the second fin-shaped structure including a second source region and a second drain region; Forming a third hybrid fin and a fourth hybrid fin that extend parallel to the second fin-shaped structure, wherein the third hybrid fin includes a third conductive feature embedded in a third dielectric feature, and the fourth hybrid fin includes a fourth conductive feature shown in FIG a fourth dielectric feature is embedded; Forming a second source feature over the second source region and a second drain feature over the second drain region; Forming a second source contact in direct contact with the second source feature and the third conductive feature; and Forming a second drain contact in direct contact with the second drain feature. Verfahren nach Anspruch 16, ferner umfassend: Ausbilden einer ersten Durchkontaktierung, die das vierte leitfähige Merkmal und das zweite leitfähige Merkmal koppelt; Ausbilden einer zweiten Durchkontaktierung unter und in Kontakt mit dem ersten leitfähigen Merkmal; und Ausbilden einer dritten Durchkontaktierung unter und in Kontakt mit dem zweiten leitfähigen Merkmal.Procedure according to Claim 16 further comprising: forming a first via coupling the fourth conductive feature and the second conductive feature; Forming a second via under and in contact with the first conductive feature; and forming a third via under and in contact with the second conductive feature. Verfahren nach Anspruch 17, ferner umfassend: Ausbilden einer ersten Verbindungsstruktur über dem zweiten Source-Kontakt und dem zweiten Drain-Kontakt, wobei die erste Verbindungsstruktur eine erste Leitung und eine zweite Leitung umfasst; Ausbilden einer vierten Durchkontaktierung, die den ersten Drain-Kontakt und die erste Leitung koppelt; und Ausbilden einer fünften Durchkontaktierung, die den zweiten Drain-Kontakt und die zweite Leitung koppelt.Procedure according to Claim 17 , further comprising: forming a first connection structure over the second source contact and the second drain contact, the first connection structure including a first line and a second line; Forming a fourth via coupling the first drain contact and the first line; and forming a fifth via coupling the second drain contact and the second line. Verfahren nach Anspruch 18, wobei sich die vierte Durchkontaktierung durch das dritte dielektrische Merkmal erstreckt und elektrisch von dem dritten leitfähigen Merkmal isoliert ist.Procedure according to Claim 18 wherein the fourth via extends through the third dielectric feature and is electrically isolated from the third conductive feature. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Ausbilden einer zweiten Verbindungsstruktur unterhalb des ersten Substrats, wobei die zweite Verbindungsstruktur eine erste Stromversorgungsschiene und eine zweite Stromversorgungsschiene umfasst, wobei die erste Stromversorgungsschiene mit der zweiten Durchkontaktierung gekoppelt ist und die zweite Stromversorgungsschiene mit der dritten Durchkontaktierung gekoppelt ist.Procedure according to Claim 18 or 19th , further comprising: forming a second connection structure below the first substrate, wherein the second connection structure comprises a first power supply rail and a second power supply rail, wherein the first power supply rail is coupled to the second via and the second power supply rail is coupled to the third via.
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