DE102020126211A1 - Photolithographie-Ausrichtungsprozess für gebondete Wafer - Google Patents

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Yeong-Jyh Lin
Ching Li
De-Yang Chiou
Sz-Fan Chen
Han-Jui Hu
Ching-Hung Wang
Ru-Liang Lee
Chung-Yi Yu
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Abstract

Verschiedene Ausführungsformen der vorliegenden Offenbarung richten sich auf ein Verfahren zum Bilden einer Halbleiterstruktur. Das Verfahren umfasst Bilden einer Vielzahl oberer Ausrichtungsmarkierungen auf einem Halbleiterwafer. Eine Vielzahl unterer Ausrichtungsmarkierungen wird auf einem Handle-Wafer gebildet und entspricht den oberen Ausrichtungsmarkierungen. Der Halbleiterwafer wird an den Handle-Wafer derart gebondet, dass Mitten der oberen Ausrichtungsmarkierungen von Mitten entsprechender unterer Ausrichtungsmarkierungen seitlich versetzt sind. Es wird eine Overlay-Verschiebung (OVL-Verschiebung) zwischen dem Handle-Wafer und dem Halbleiterwafer durch Erkennen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen gemessen. Von einem Photolithographiewerkzeug wird ein Photolithographieprozess durchgeführt, um teilweise eine integrierte Schaltungsstruktur (IC-Struktur) über dem Halbleiterwafer zu bilden. Während des Photolithographieprozesses wird das Photolithographiewerkzeug kompensatorisch gemäß der OVL-Verschiebung ausgerichtet.

Description

  • VERWEISE AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der am 28. Mai 2020 eingereichten vorläufigen US-Anmeldung 63/030,990 , deren Inhalte durch Bezugnahme in ihrer Gesamtheit hierin mit aufgenommen werden.
  • HINTERGRUND
  • Integrierte Chips werden in Halbleiterfertigungsanlagen gefertigt. Fertigungsanlagen enthalten Verarbeitungswerkzeuge, die dafür ausgelegt sind, Verarbeitungsschritte (z.B. Ätzschritte, Photolithographieschritte, Abscheidungsschritte usw.) auf einem Halbleitersubstrat (z.B. einem Siliziumwafer) durchzuführen. Photolithographie ist ein häufig verwendeter Verarbeitungsschritt, bei dem eine Struktur einer Photomaske auf das Halbleitersubstrat übertragen wird.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten aus der nachfolgenden ausführlichen Beschreibung verstehen, wenn sie mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass, in Übereinstimmung mit den Standardpraktiken in der Branche, diverse Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur besseren Übersicht beliebig vergrößert oder verkleinert sein.
    • 1A veranschaulicht manche Ausführungsformen einer schematischen Darstellung eines Verarbeitungssystems, das dafür ausgelegt ist, einen Photolithographieausrichtungsprozess auf einem Photolithographiewerkzeug gemäß einer Overlay-Verschiebung (OVL-Verschiebung) durchzuführen, die zwischen einer Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer und einer Vielzahl oberer Ausrichtungsmarkierungen auf einem Halbleiterwafer gemessen wird.
    • 1B veranschaulicht manche Ausführungsformen einer Querschnittsansicht eines Handle-Wafers mit einer Vielzahl unterer Ausrichtungsmarkierungen, die mittels einer Bondungsstruktur mit einer Vielzahl oberer Ausrichtungsmarkierungen gebondet ist.
    • 2A-2K und 3A-3B veranschaulichen verschiedene Ausführungsformen von Querschnittsansichten einer dreidimensionalen (3D) integrierten Schaltungsstruktur (IC-Struktur), die eine erste IC-Struktur umfasst, die zwischen einem Handle-Wafer und einer zweiten IC-Struktur angeordnet ist.
    • 4A-4F veranschaulichen verschiedene Ausführungsformen von Layoutansichten einer individuellen Ausrichtungsmarkierung.
    • 5-7, 8A und 8B bis 11A und 11B, 12A-12dD und 13-17 veranschaulichen manche Ausführungsformen verschiedener Ansichten eines Verfahrens zum Bonden einer ersten IC-Struktur mit einem Handle-Wafer und Bilden einer zweiten IC-Struktur über der ersten IC-Struktur basierend auf einer OVL-Verschiebung, die zwischen dem Handle-Wafer und der ersten IC-Struktur gemessen wird.
    • 18-21 veranschaulichen Querschnittsansichten mancher alternativer Ausführungsformen des Verfahrens in 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17.
    • 22 veranschaulicht manche Ausführungsformen eines Blockdiagramms eines Verfahrens zum Bonden einer ersten IC-Struktur mit einem Handle-Wafer und Bilden einer zweiten IC-Struktur über der ersten IC-Struktur basierend auf einer OVL-Verschiebung, die zwischen dem Handle-Wafer und der ersten IC-Struktur gemessen wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele für die Implementierung unterschiedlicher Merkmale dieser Offenbarung bereit. Nachfolgend werden konkrete Beispiele der Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele und sie sind nicht als einschränkend beabsichtigt. Die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen beinhalten, in denen das erste und zweite Merkmal in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin räumlich relative Begriffe, wie etwa „darunter“, „unter“, „tieferer“, „über“, „oberer“ und dergleichen, zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Es ist vorgesehen, dass die räumlich relativen Begriffe unterschiedliche Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren gezeigten Orientierung mit einschließen. Die Vorrichtung kann auch anderweitig orientiert sein (um 90 Grad gedreht oder andere Orientierungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Darüber hinaus können „erstes“, „zweites“, „drittes“ usw. hierin zur einfacheren Beschreibung verwendet werden, um zwischen verschiedenen Elementen einer Figur oder einer Serie von Figuren zu unterscheiden. „Erstes“, „zweites“, „drittes“ usw. sind nicht als das entsprechende Element beschreibend beabsichtigt, sondern stattdessen lediglich als generische Bezeichner. „Eine erste dielektrische Schicht“, die beispielsweise in Verbindung mit einer ersten Figur beschrieben wird, muss nicht zwangsläufig einer „ersten dielektrischen Schicht“ entsprechen, die in Verbindung mit manchen Ausführungsformen beschrieben wird, sondern kann vielmehr einer „zweiten dielektrischen Schicht“ in anderen Ausführungsformen entsprechen.
  • Eine dreidimensionale (3D) integrierte Schaltung (IC) umfasst eine Vielzahl von IC-Dies, die übereinander gestapelt sind. Ein mögliches Verfahren zur Herstellung eines 3D-IC umfasst ein Wafer-Stapelverfahren, das Bonden einer ersten 2D-IC-Struktur mit einem Handle-Wafer und anschließendes Bilden einer zweiten 2D-IC-Struktur über der ersten 2D-IC-Struktur umfasst. Bilden der zweiten 2D-IC-Struktur über der ersten 2D-IC-Struktur umfasst Durchführen mehrerer Verarbeitungsschritte in einer Fertigungsanlage. Der Verarbeitungsschritt platziert strukturierte Schichten über der ersten 2D-IC-Struktur und mindestens manche der strukturierten Schichten können unter Verwendung eines Photolithographiewerkzeugs gebildet werden. Damit die 3D-IC richtig arbeitet, müssen die strukturierten Schichten der zweiten 2D-IC-Struktur genau aufeinander und auf strukturierte Schichten der ersten 2D-IC-Struktur ausgerichtet sein. Eine Fehlausrichtung zwischen den strukturierten Schichten der ersten und der zweiten 2D-IC-Strukturen kann Kurzschlüsse oder Verbindungsfehler verursachen, was die Vorrichtungsausbeute erheblich beeinträchtigt. Beim Bilden einer strukturierten Schicht der zweiten 2D-IC-Struktur kann das Photolithographiewerkzeug gemäß einer Umfangskante und/oder einer Kerbe des Handle-Wafers ausgerichtet werden, um eine Fehlausrichtung zwischen strukturierten Schichten der ersten und der zweiten 2D-IC-Struktur abzuschwächen. Mit zunehmender Komplexität und/oder Schrumpfung der Vorrichtungsmerkmale von ICs wird eine genau Ausrichtung zur Vermeidung von Kurzschlüssen und/oder Verbindungsfehlern zwischen strukturierten Schichten der ersten und/oder der zweiten 2D-IC-Strukturen noch wichtiger. Die erste 2D-IC-Struktur kann eine erste Verbindungsstruktur enthalten, die auf einem Halbleiterwafer angeordnet ist. Auf dem/innerhalb des Halbleiterwafers kann eine Vielzahl von Halbleitervorrichtungen angeordnet werden. Ferner können der Halbleiterwafer und der Handle-Wafer jeweils eine Kerbe umfassen, die entlang einem Umfangsrand angeordnet ist, und/oder jeweils eine oder mehrere Bondungsausrichtungsmarkierungen umfassen.
  • Eine Herausforderung bei dem vorstehend erwähntem 3D-IC-Herstellungsverfahren ist eine Fehlausrichtung zwischen der ersten 2D-IC-Struktur und dem Handle-Wafer nach dem Bondungsprozess. Während des Bondungsprozesses wird beispielsweise ein Lichtsensor (z.B. ein Infrarot- (IR) Sensor) verwendet, um sicherzustellen, dass der Halbleiterwafer (z.B. durch optische Ausrichtung) auf den Handle-Wafer mittels Wafermerkmalen (z.B. die Kerbe, die Umfangskante und/oder Bondungsmarken der Halbleiter- und/oder Handle-Wafer) ausgerichtet ist. Aufgrund von Verarbeitungswerkzeugbeschränkungen kann eine Fehlausrichtungsentfernung zwischen einer Mitte des Halbleiterwafers und einer Mitte des Handle-Wafers nach dem Bondungsprozess jedoch relativ groß sein (z.B. größer als etwa 70 Nanometer (nm)). Die relativ große Fehlausrichtungsentfernung kann in ungenauer Ausrichtung während der Fertigung strukturierter Schichten der zweiten 2D-IC-Struktur über dem gebondeten Halbleiterwafer und dem Handle-Wafer resultieren. Dies kann zum Teil in Kurzschlüssen und/oder Verbindungsfehlern zwischen den strukturierten Schichten der zweiten 2D-IC-Struktur und den Halbleitervorrichtungen der ersten 2D-IC-Struktur resultieren, wodurch die Vorrichtungsausbeute abnimmt. Ausfälle als Folge der Fehlausrichtung können sich mit schrumpfender Größen der ersten und der zweiten 2D-IC-Strukturen verschlimmern.
  • In einem anderen Beispiel wird der Halbleiterwafer während des Bondungsprozesses über dem Handle-Wafer mittels einer Wafertransporteinrichtung angeordnet. Die Wafertransporteinrichtung umfasst eine Vielzahl von Waferstiften, die derart ausgelegt sein können, dass sie sich entlang einer oder mehreren Spuren bewegen. Die Waferstifte sind dafür ausgelegt, den Halbleiterwafer über den Handle-Wafer zu führen und den Halbleiterwafer über dem Handle-Wafer mittels Wafermerkmalen (z.B. der Kerbe und/oder der Umfangskante des Halbleiter- und/oder Handle-Wafers) mechanisch auszurichten. Danach wird der Halbleiterwafer an den Handle-Wafer gebondet. An dem Halbleiterwafer wird zum Entfernen eines Randbereichs des Halbleiterwafers ein Trimmprozess durchgeführt. Dieser kann die Kerbe des Halbleiterwafers zum Teil entfernen, wodurch eine Fähigkeit verringert wird, eine Fehlausrichtung zwischen der Kerbe des Handle-Wafers und der Kerbe des Halbleiterwafers während nachfolgender Verarbeitungsschritte genau zu messen. Anschließend kann das Photolithographiewerkzeug eine grobe Overlaymessung gemäß dem getrimmten Halbleiterwafer und der Kerbe/Umfangskante des Handle-Wafers durchführen, wodurch eine Fehlausrichtungsentfernung zwischen Mitten der beiden Wafer gemessen wird. Aufgrund von Verarbeitungswerkzeugeinschränkungen der Wafer-Transporteinrichtung kann die Fehlausrichtungsentfernung zwischen dem Halbleiterwafer und dem Handle-Wafer im Wesentlichen groß sein (z.B. größer als etwa 44 Mikrometer (um)). Diese im Wesentlichen große Fehlausrichtungsentfernung kann größer oder gleich einem Fehlausrichtungsschwellenwert des Photolithographiewerkzeugs sein, so dass die gebondeten Halbleiter- und Handle-Wafer für nachfolgende Verarbeitungsschritte abgelehnt werden, wodurch die Vorrichtungsausbeute verringert wird.
  • Verschiedene Ausführungsformen der vorliegenden Anmeldung richten sich auf ein verbessertes Verfahren (und ein zugeordnetes Verarbeitungssystem) zur Herstellung einer 3D-IC-Struktur. Das Verfahren nutzt eine Vielzahl unterer Ausrichtungsmarkierungen, die auf einem Handle-Wafer angeordnet sind, eine Vielzahl oberer Ausrichtungsmarkierungen, die auf einem Halbleiterwafer einer ersten 2D-IC-Struktur angeordnet sind, und eine Overlay-Messeinrichtung (OVL-Messeinrichtung), um Fertigung einer zweiten 2D-IC-Struktur über der ersten 2D-IC-Struktur zu ermöglichen. Die erste 2D-IC-Struktur kann beispielsweise den Halbleiterwafer, eine erste Verbindungsstruktur, die auf dem Halbleiterwafer angeordnet ist, und eine Bondungsstruktur, die auf der ersten Verbindungsstruktur angeordnet ist, aufweisen. Die Vielzahl oberer Ausrichtungsmarkierungen kann auf der Bondungsstruktur gebildet werden und die Vielzahl unterer Ausrichtungsmarkierungen kann auf dem Handle-Wafer gebildet werden. Anschließend wird die Bondungsstruktur an den Handle-Wafer gebondet, beispielsweise ohne Durchführen optischer Ausrichtung zwischen dem Handle-Wafer und dem Halbleiterwafer vor und/oder während dem Bondungsprozess. Durch Weglassen der optischen Ausrichtung können mit dem Verfahren verbundene Zeit und/oder Kosten reduziert werden. Anschließend misst die OVL-Messvorrichtung eine OVL-Verschiebung (z.B. eine Translationsentfernung und/oder Rotationsverschiebung) zwischen Mitten des Handle-Wafers und des Halbleiterwafers gemäß den oberen und unteren Ausrichtungsmarkierungen. Ferner werden mehrere Verarbeitungsschritte durchgeführt, um die zweite 2D-IC-Struktur über der ersten 2D-IC-Struktur zu bilden. Ein Verarbeitungsschritt kann eine strukturierte Schicht über der ersten 2D-IC-Struktur platzieren, was Verwendung eines Photolithographiewerkzeugs zum Bilden der strukturierten Schicht umfassen kann. Vor Durchführen des Verarbeitungsschrittes wird ein Photolithographieausrichtungsprozess an dem Photolithographiewerkzeug durchgeführt, um die OVL-Verschiebung zu kompensieren. Der Photolithographieausrichtungsprozess umfasst beispielsweise Verschieben des Photolithographiewerkzeugs (und einer zugeordneten Photomaske) gemäß der gemessenen OVL-Verschiebung derart, dass die strukturierte Schicht der zweiten 2D-IC-Struktur genau auf Schichten der ersten 2D-IC-Struktur ausgerichtet ist. Das verringert zum Teil Kurzschlüsse und/oder Verbindungsfehler zwischen Halbleitervorrichtungen der ersten und zweiten 2D-IC-Strukturen, wodurch die Vorrichtungsausbeute erhöht wird.
  • 1A veranschaulicht manche Ausführungsformen einer schematischen Darstellung eines Verarbeitungssystems 100, das dafür ausgelegt ist, einen Photolithographieausrichtungsprozess auf einem Photolithographiewerkzeug 124 gemäß einer Overlay-Verschiebung (OVL-Verschiebung) durchzuführen, die zwischen einer Vielzahl unterer Ausrichtungsmarkierungen 106 auf einem Handle-Wafer 102 und einer Vielzahl oberer Ausrichtungsmarkierungen 108 auf einem Halbleiterwafer gemessen 104 wird. Gemäß dem Verarbeitungssystem 100 sind der Handle-Wafer 102 und der Halbleiterwafer 104 konfiguriert, eine Fördereinrichtung 120 zu durchlaufen, in der die Wafer einem Satz von Halbleiterherstellungsprozessen unterzogen werden.
  • In manchen Ausführungsformen ist eine Umfangkante des Handle-Wafers 102 bis auf das Vorhandensein einer Kerbe 102n kreisförmig und eine Umfangskante des Halbleiterwafers 104 ist bis auf das Vorhandensein einer Kerbe 104n kreisförmig. Die Kerben 102n. 104n des Handle-Wafers 102 und des Halbleiterwafers 104 können als Ausrichtungskerben konfiguriert sein. In noch weiteren Ausführungsformen wird die Vielzahl von unteren Ausrichtungsmarkierungen 106 vor Durchlaufen durch die Fördereinrichtung 120 auf dem Handle-Wafer 102 gebildet und die Vielzahl oberer Ausrichtungsmarkierungen 108 wird auf dem Halbleiterwafer 104 gebildet. In manchen Ausführungsformen kann eine Anzahl unterer Ausrichtungsmarkierungen 106, die auf dem Handle-Wafer 102 angeordnet sind, beispielsweise einer Anzahl oberer Ausrichtungsmarkierungen 108, die auf dem Halbleiterwafer 104 angeordnet sind, gleich sein. In manchen Ausführungsformen sind alle Ausrichtungsmarkierungen innerhalb der Vielzahl unterer Ausrichtungsmarkierungen 106 äquidistant von einer Mitte 102c des Handle-Wafers 102 und/oder alle Ausrichtungsmarkierungen innerhalb der Vielzahl oberer Ausrichtungsmarkierungen 108 sind äquidistant von einer Mitte 104c des Halbleiterwafers 104. In weiteren Ausführungsformen ist ein Durchmesser des Halbleiterwafers 104 einem Durchmesser des Handle-Wafers 102 gleich. In noch weiteren Ausführungsformen kann der Halbleiterwafer 104 beispielsweise Teil einer ersten integrierten Schaltungs-Struktur (IC-Struktur) sein, bei der eine erste Verbindungsstruktur (nicht gezeigt) auf dem Halbleiterwafer 104 angeordnet ist. Ferner kann eine erste Vielzahl von Halbleitervorrichtungen (z.B. Transistoren) innerhalb und/oder auf dem Halbleiterwafer 104 und der ersten Verbindungsstruktur angeordnet sein.
  • Die Wafer auf der Fördereinrichtung 120 laufen zuerst durch eine Bondungseinrichtung 114. Die Bondungseinrichtung 114 ist dafür ausgelegt, den Halbleiterwafer 104 an den Handle-Wafer 102 derart zu bonden, dass der Halbleiterwafer 104 über dem Handle-Wafer 102 liegt. Der Handle-Wafer 102 kann dafür ausgelegt sein, die strukturelle Integrität des Halbleiterwafers 104 und/oder anderer Halbleitervorrichtungen, die in späteren Verarbeitungsschritten über dem Halbleiterwafer 104 gebildet werden, zu erhöhen. In manchen Ausführungsformen ist die Bondungseinrichtung 114 dafür ausgelegt, den Bondungsprozess ohne Durchführen eines optischen Ausrichtungsprozesses (z.B. eines optischen Ausrichtungsprozesses unter Verwendung eines Lichtsensors) vor und/oder während des Bondungsvorgangs durchzuführen. Somit ist die Kerbe 104n des Halbleiterwafers 104 in verschiedenen Ausführungsformen seitlich von der Kerbe 102n des Handle-Wafers 102 um eine Entfernung von Nicht-Null nach Durchführen des Bondungsprozesses versetzt. Darüber hinaus können die oberen Ausrichtungsmarkierungen 108, die auf dem Halbleiterwafer 104 angeordnet sind, beispielsweise seitlich von entsprechenden unteren Ausrichtungsmarkierungen 106, die auf dem Handle-Wafer 102 angeordnet sind, um eine oder mehrere Entfernungen von Nicht-Null nach dem Bondungsprozess versetzt sein. In noch weiteren Ausführungsformen kann die Bondungseinrichtung 114 eine Transporteinrichtung (1003 in 10B) (nicht gezeigt) umfassen, die dafür ausgelegt ist, einen mechanischen Ausrichtungsprozess an dem Handle-Wafer 102 und dem Halbleiterwafer 104 über eine Vielzahl von Waferstiften (1006a-c in 10B) vor Durchführen des Bondungsprozesses durchzuführen.
  • Eine Steuereinrichtung 112 ist dafür ausgelegt, die Bondungseinrichtung 114 und andere Komponenten des Verarbeitungssystems 100 zu steuern. Zwischen der Steuereinrichtung 112 und einer Speichereinheit 128 existiert eine Wechselschaltung, so dass die Steuereinrichtung 112 Daten an die Speichereinheit 128 bereitstellen sowie Aktionen anderer Vorrichtungen, die mit der Steuereinrichtung 112 verbunden sind, zumindest teilweise basierend auf den Informationen, die von der Speichereinheit 128 bereitgestellt werden, anpassen kann. Die Speichereinheit 128 kann jedwede Art von Speichervorrichtung beinhalten, die dafür ausgelegt ist, Daten, Programm und/oder andere Informationen zu speichern. In manchen Ausführungsformen kann die Speichereinheit 128 beispielsweise eines oder mehrere aufweisen von einem Festplattenlaufwerk, einem Magnetplattenlaufwerk, einem optischen Plattenlaufwerk, einer anderen geeigneten Speichervorrichtung oder jedweder Kombination der Vorstehenden. Die Steuereinrichtung 112 umfasst eine automatische Prozesssteuereinheit (APC-Einheit) 126. In einer anderen Ausführungsform kann die Steuereinrichtung 112 auch eine Anwendungsprogrammierschnittstelle (API) (nicht gezeigt) enthalten. In manchen Ausführungsformen stellt die APC-Einheit 126 stabile Verarbeitungsbedingungen bereit und stellt die Vorrichtungseigenschaften ein, während die API eine einheitliche Schnittstelle für Zugriff auf und Interaktion mit der Speichereinheit 128 bereitstellt.
  • In manchen Ausführungsformen laufen der Halbleiterwafer 104 und der Handle-Wafer 102, nachdem sie dem Bondungprozess unterzogen wurden, zu einer OVL-Messeinrichtung 116. Die OVL-Messeinrichtung 116 enthält einen Lichtsensor 118 und ist dafür ausgelegt, eine OVL-Messung an den gebondeten Wafern durchzuführen. Die OVL-Messreinrichtung 116 verfügt über einen Ausgang, der zu einer Speichereinheit 128 führt, sowie einen Eingang, der von der Steuereinrichtung 112 kommt, so dass die OVL-Messung in der Speichereinheit 128 gespeichert werden kann, nachdem der Messprozess durchgeführt wurde. In verschiedenen Ausführungsformen ist die OVL-Messeinrichtung 116 dafür ausgelegt, eine OVL-Verschiebung (z.B. eine Translationsentfernung und/oder eine Rotationsverschiebung) zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 durch Erkennen einer Position jeder unteren und oberen Ausrichtungsmarkierung 106, 108 zu bestimmen. In manchen Ausführungsformen ist die OVL-Messeinrichtung 116 dafür ausgelegt, die OVL-Verschiebung durch Bestimmen einer Position der Mitte 102c des Handle-Wafers 102 mittels der Vielzahl unterer Ausrichtungsmarkierungen 106 zu messen und eine Position der Mitte 104c des Halbleiterwafers 104 mittels der Vielzahl oberer Ausrichtungsmarkierungen 108 zu bestimmen. Die OVL-Messeinrichtung 116 kann beispielsweise eine Translationsentfernung Td messen und/oder bestimmen, die einer Translationsverschiebung zwischen den Mitten 102c, 104c des Handle-Wafers 102 und des Halbleiterwafers 104 entspricht. In weiteren Ausführungsformen kann die OVL-Messeinrichtung 116 Rotationsverschiebungen Rd zwischen jeder unteren Ausrichtungsmarkierung 106 und einer entsprechenden oberen Ausrichtung in der Vielzahl oberer Ausrichtungsmarkierungen 108 messen und/oder bestimmen. In weiteren Ausführungsformen ist die OVL-Messeinrichtung 116 dafür ausgelegt, die OVL-Verschiebung mittels eines Lichtsensors 118 zu messen, der Licht (z.B. sichtbares Licht und/oder IR-Licht) von dem Halbleiterwafer 104 zu dem Handle-Wafer 102 oder umgekehrt emittiert. Somit kann der Lichtsensor 118 eine Position jeder Ausrichtungsmarkierung in der Vielzahl von unteren Ausrichtungsmarkierungen 106 und der Vielzahl oberer Ausrichtungsmarkierungen 108 basierend auf den Ausrichtungsmarkierungen und einer oder mehreren Bezugspositionen (z.B. die Mitten 102c, 104c, die Kerben 102n, 104n und/oder Umfangskanten des Handle-Wafers 102 und/oder des Halbleiterwafers 104) erkennen und/oder bestimmen. Die Steuereinrichtung 112 empfängt die OVL-Messung (z.B. die Translationsentfernung Td und/oder die Rotationsverschiebung Rd) aus der Speichereinheit 128. Anschließend kann die APC-Einheit 126 Parameter anderer Verarbeitungskomponenten basierend auf der OVL-Messung abstimmen. Die APC-Einheit 126 kann beispielsweise Parameter eines Photolithographiewerkzeugs 124 während nachfolgender Verarbeitungsschritte basierend auf der OVL-Messung anpassen.
  • In verschiedenen Ausführungsformen werden der Halbleiterwafer 104 und der Handle-Wafer 102 nach dem Bondungsprozess zu einer Ausdünnungsvorrichtung 122 geleitet. Die Ausdünnungsvorrichtung 122 ist dafür ausgelegt, einen Ausdünnungsprozess und/oder einen Trimmprozess an dem Halbleiterwafer 104 durchzuführen. Während des Ausdünnungsprozesses kann die Ausdünnungseinrichtung 122 beispielsweise eine Dicke des Halbleiterwafers 104 mittels eines Planarisierungsprozesses (z.B. einem chemischmechanischem Polierprozess (CMP)), einem mechanischen Schleifprozess, einem anderen geeignetem Ausdünnungsprozess oder einer Kombination des Vorstehenden reduzieren. In weiteren Ausführungsformen kann die Ausdünnungseinrichtung 122 während des Ausdünnprozesses einen Peripheriebereich des Halbleiterwafers 104 entfernen, der über einem Peripheriebereich 102p des Handle-Wafers 102 liegt. In solchen Ausführungsformen kann die Kerbe 104n des Halbleiterwafers 104 während des Trimmvorgangs entfernt werden und/oder es kann ein Durchmesser des Halbleiterwafers 104 reduziert werden. In noch weiteren Ausführungsformen wird die OVL-Messung nach dem Ausdünnungsprozess und/oder dem Trimmprozess durchgeführt.
  • Nach Durchführen des Ausdünnprozesses und/oder des Trimmprozesses werden der Halbleiterwafer 104 und der Handle-Wafer 102 zu einem Photolithographiewerkzeug 124 bewegt. In manchen Ausführungsformen ist die APC-Einheit 126 dafür ausgelegt, einen Photolithographieausrichtungsprozess an dem Photolithographiewerkzeug 124 in Übereinstimmung mit der gemessenen OVL-Verschiebung durchzuführen. In solchen Ausführungsformen ist die APC-Einheit 126 dafür ausgelegt, Parameter des Photolithographiewerkzeugs 124 anzupassen. Die APC-Einheit 126 kann ein Sichtfeld des Photolithographiewerkzeugs 124 und/oder eine Photomaske des Photolithographiewerkzeugs 124 um die Translationsentfernung Td und/oder die Rotationsverschiebung Rd beispielsweise seitlich und/oder rotatorisch verschieben. Dies kompensiert die gemessene OVL-Verschiebung zum Teil. Somit wird das Photolithographiewerkzeug 124 in Übereinstimmung mit den unteren und oberen Ausrichtungsmarkierungen 106, 108 ausgerichtet. In manchen Ausführungsformen wird der Photolithographieausrichtungsprozess als ein Kalibrierungsprozess bezeichnet.
  • Darüber hinaus können mehrere Verarbeitungsschritte durchgeführt werden, um eine zweite IC-Struktur 110 über dem Halbleiterwafer 104 zu bilden. In manchen Ausführungsformen kann die zweite IC-Struktur 110 beispielsweise eine zweite Verbindungsstruktur (nicht gezeigt) über dem Halbleiterwafer 104 umfassen, die eine Vielzahl strukturierter Schichten umfasst. Die zweite IC-Struktur 110 kann beispielsweise eine zweite Vielzahl von Halbleitervorrichtungen umfassen, die auf und/oder über dem Halbleiterwafer 104 angeordnet sind. Ein Verarbeitungsschritt kann eine strukturierte Schicht über dem Halbleiterwafer 104 platzieren, was Verwendung des Photolithographiewerkzeugs 124 zum Bilden der strukturierten Schicht umfassen kann. Das Photolithographiewerkzeug 124 kann beispielsweise dafür ausgelegt sein, einen oder mehrere Photolithographieprozesse zum Bilden einer strukturierten Schicht durchzuführen. In verschiedenen Ausführungsformen kann das Photolithographiewerkzeug 124 eine oder mehrere Photomasken (nicht gezeigt) umfassen und jede der Photomasken kann eine Struktur für eine entsprechende strukturierte Schicht der zweiten IC-Struktur 110 umfassen. Mittels des Photolithographieausrichtungsprozesses kann das Photolithographiewerkzeug 124 beispielsweise eine Position jeder Photomaske (z.B. vor Durchführen eines entsprechenden Photolithographieprozesses) in Übereinstimmung mit der gemessenen OVL-Verschiebung (z.B. die Translationsentfernung Td und/oder die Rotationsverschiebung Rd) derart verschieben, dass die Struktur jeder strukturierten Schicht, die unter Verwendung des Photolithographiewerkzeugs 124 gebildet wird, gemäß den unteren und oberen Ausrichtungsmarkierungen 106, 108 ausgerichtet ist. Somit sind die strukturierten Schichten der zweiten IC-Struktur 110 auf Schichten der ersten IC-Struktur ausgerichtet, wodurch Kurzschlüsse und/oder Verbindungsfehler zwischen Schichten der ersten IC-Struktur und strukturierten Schichten der zweiten IC-Struktur 110 gemildert werden.
  • Es ist zu beachten, dass die Module und Vorrichtungen in 1A alle auf einem oder mehreren prozessorbasierten Systemen implementiert werden können. Kommunikation zwischen den unterschiedlichen Modulen und Vorrichtungen kann in Abhängigkeit davon variieren, wie die Module implementiert sind. Wenn die Module auf einem prozessorbasiertem System implementiert sind, können Daten in der Speichereinheit 128 zwischen der Ausführung von Programmcode für unterschiedliche Schritte durch die Steuereinrichtung 112 gespeichert werden. Die Daten können dann von der Steuereinrichtung 112, die auf die Speichereinheit 128 zugreift, während der Ausführung eines jeweiligen Schrittes über einen Bus bereitgestellt werden. Wenn Module auf unterschiedlichen prozessorbasierten Systemen implementiert sind oder wenn Daten aus einem anderen Speichersystem bereitzustellen sind, wie etwa einer separaten Speichereinheit, können Daten zwischen den Systemen durch eine Eingabe-/Ausgabe- (I/O) Schnittstelle oder eine Netzwerkschnittstelle bereitgestellt werden. Auf ähnliche Weise können durch die Vorrichtungen oder Stufen bereitgestellte Daten durch die I/O-Schnittstelle oder Netzwerkschnittstelle in ein oder mehrere prozessorbasierte(s) System(e) eingegeben werden. Es ist somit zu würdigen, dass bei der Implementierung von Systemen und Verfahren auch andere Variationen und Modifikationen unter den Umfang der Offenbarung fallen.
  • 1B veranschaulicht manche Ausführungsformen einer Querschnittsansicht eines Handle-Wafers 102 mit einer Vielzahl unterer Ausrichtungsmarkierungen 106, die mittels einer Bondungsstruktur 130 mit einer Vielzahl oberer Ausrichtungsmarkierungen 108 mit einem Halbleiterwafer 104 gebondet ist.
  • Der Halbleiterwafer 104 kann Teil einer ersten IC-Struktur 134 sein. In manchen Ausführungsformen umfasst die erste IC-Struktur 134 mindestens einen Abschnitt des Halbleiterwafers 104, eine erste Verbindungsstruktur 132, die entlang einer vorderseitigen Fläche 104f des Halbleiterwafers 104 angeordnet ist, und eine Bondungsstruktur 130, die entlang der ersten Verbindungsstruktur 132 angeordnet ist. In manchen Ausführungsformen kann eine erste Vielzahl von Halbleitervorrichtungen (nicht gezeigt) innerhalb von und/oder auf dem Halbleiterwafer 104 und/oder der ersten Verbindungsstruktur 132 angeordnet sein. Der Halbleiterwafer 104 ist an den Handle-Wafer 102 mittels der Bondungsstruktur 130 derart gebondet, dass sich der Handle-Wafer 102 und die Bondungsstruktur 130 an einer Bondungsgrenzfläche treffen.
  • In manchen Ausführungsformen ist die Vielzahl von unteren Ausrichtungsmarkierungen 106 entlang einer vorderseitigen Fläche 102f des Handle-Wafers 102 angeordnet und die Vielzahl oberer Ausrichtungsmarkierungen 108 ist entlang einer Bodenfläche der Bondungsstruktur 130 angeordnet. In verschiedenen Ausführungsformen sind die Vielzahl oberer Ausrichtungsmarkierungen 108 und die unteren Ausrichtungsmarkierungen 106 seitlich voneinander versetzt, beispielsweise durch eine OVL-Verschiebung, die eine Translationsentfernung Td beinhalten kann (wie in 1A veranschaulicht und/oder beschrieben). Dies lässt sich teilweise auf Einschränkungen der Verarbeitungswerkzeuge zurückführen, die zum Bonden des Handle-Wafers 102 an den Halbleiterwafer 104 verwendet werden. In noch weiteren Ausführungsformen können die oberen Ausrichtungsmarkierungen 108 von einer entsprechenden unteren Ausrichtungsmarkierung 106 um eine Rotationsverschiebung (nicht gezeigt) versetzt sein. In weiteren Ausführungsformen kann die OVL-Verschiebung durch eine OVL-Messeinrichtung (z.B. die OVL-Messeinrichtung 116 in 1A) nach dem Bonden des Handle-Wafers 102 an den Halbleiterwafer 104 bestimmt und/oder gemessen werden.
  • Darüber hinaus überlagert eine zweite IC-Struktur 110 die erste IC-Struktur 134. In manchen Ausführungsformen umfasst die zweite IC-Struktur 110 einen Abschnitt des Halbleiterwafers 104 und/oder eine zweite Verbindungsstruktur 136, die eine Vielzahl strukturierter Schichten umfasst. Es können zum Bilden der zweiten IC-Struktur 110 über der ersten IC-Struktur 134 mehrere Verarbeitungsschritte durchgeführt werden. Photolithographie-/Ätzverarbeitungsschritte können beispielsweise strukturierte Schichten über der ersten IC-Struktur 134 platzieren, was Verwendung eines Photolithographiewerkzeugs 124 zum Bilden der strukturierten Schichten beinhalten kann. Das Photolithographiewerkzeug 124 ist dafür ausgelegt, einen Photolithographieprozess zum Bilden der strukturierten Schichten gemäß der OVL-Verschiebung, die von der OVL-Messeinrichtung gemessen wurde, durchzuführen. Das Photolithographiewerkzeug 124 kann beispielsweise dafür ausgelegt sein, eine oder mehrere Photomaske(n) 125 gemäß der gemessenen OVL-Verschiebung (z.B. die Translationsentfernung Td) derart zu verschieben, dass eine Struktur jeder strukturierten Schicht gemäß der Vielzahl unterer Ausrichtungsmarkierungen 106 und der Vielzahl oberer Ausrichtungsmarkierungen 108 ausgerichtet ist. Dies ermöglicht teilweise die Ausrichtung strukturierter Schichten der zweiten IC-Struktur 110 auf Schichten der ersten IC-Struktur 134, wodurch Kurzschlüsse und/oder Verbindungsfehler zwischen Halbleitervorrichtungen der ersten IC-Struktur 134 und strukturierten Schichten der zweiten IC-Struktur 110 gemildert werden.
  • 2A veranschaulicht manche Ausführungsformen einer Querschnittsansicht einer dreidimensionalen (3D) integrierten Schaltungs-Struktur (IC-Struktur) 200a, die einen Halbleiterwafer 104 umfasst, der mit einem Handle-Wafer 102 gebondet ist.
  • Die 3D-IC-Struktur 200a enthält eine erste IC-Struktur 134, die über dem Handle-Wafer 102 liegt, und eine zweite IC-Struktur 110, die über der ersten IC-Struktur 134 liegt. In manchen Ausführungsformen können der Handle-Wafer 102 und/oder der Halbleiterwafer 104 beispielsweise jeweils monokristallines Silizium/CMOS-Bulk, Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI) oder ein anderes geeignetes Halbleitermaterial sein oder umfassen. In weiteren Ausführungsformen enthält die erste IC-Struktur 134 einen Abschnitt des Halbleiterwafers 104, eine erste Verbindungsstruktur 132 und eine Bondungsstruktur 130. Die erste Verbindungsstruktur 132 ist entlang einer vorderseitigen Fläche 104f des Halbleiterwafers 104 angeordnet und die Bondungsstruktur 130 ist entlang einer Bodenfläche der ersten Verbindungsstruktur 132 angeordnet. In manchen Ausführungsformen kann die Bondungsstruktur 130 beispielsweise ein Oxid, wie etwa Siliziumdioxid, ein Oxid mit hoher Dichte, ein anderes dielektrisches Material oder eine Kombination des Vorstehenden sein oder umfassen. In weiteren Ausführungsformen enthält die zweite IC-Struktur 110 einen Abschnitt des Halbleiterwafers 104, eine zweite Verbindungsstruktur 136 und eine Eingabe-/Ausgabe-Struktur (I/O-Struktur) 220. Die zweite Verbindungsstruktur 136 ist entlang einer rückseitigen Fläche 104b des Halbleiterwafers 104 angeordnet und die I/O-Struktur 220 ist entlang einer oberen Fläche der zweiten Verbindungsstruktur 136 angeordnet.
  • In manchen Ausführungsformen umfassen die erste und die zweite Verbindungsstruktur 132, 136 individuelle dielektrische Verbindungsstrukturen 202, individuelle Vielzahlen leitfähiger Durchkontaktierungen 204 und individuelle Vielzahlen leitfähiger Drähte 206. In manchen Ausführungsformen können die dielektrischen Verbindungsstrukturen 202 eine oder mehrere dielektrische Zwischenschichten (ILD-Schichten) und/oder eine oder mehrere dielektrische Zwischenmetallschichten (IMD-Schichten) sein oder umfassen. Die Vielzahlen leitfähiger Durchkontaktierungen und Drähte 204, 206 sind innerhalb der dielektrischen Verbindungsstrukturen 202 angeordnet und dafür ausgelegt, eine oder mehrere Halbleitervorrichtungen elektrisch miteinander zu koppeln. In manchen Ausführungsformen können die dielektrischen Verbindungsstrukturen 202 beispielsweise dielektrische Materialien mit niedrigem k-Wert, Siliziumdioxid, ein oder mehrere andere geeignete dielektrische Material(ien) oder eine Kombination des Vorstehenden sein oder umfassen. In noch weiteren Ausführungsformen können die Vielzahlen leitfähiger Durchkontaktierungen und Drähte 204, 206 beispielsweise jeweils Wolfram, Ruthenium, Titan, Titannitrid, Tantalnitrid, Kupfer, Aluminium, ein oder mehrere andere leitfähige Material(ien) oder eine Kombination des Vorstehenden sein oder umfassen. In noch weiteren Ausführungsformen können die erste und die zweite Verbindungsstruktur 132,126 jeweils Front-End-of-Line- (FEOL) Vorrichtungen/Schichten, Middle-End-of-Line- (MEOL) Vorrichtungen/Schichten und/oder Back-End-of-Line- (BEOL) Vorrichtungen/Schichten sein oder umfassen In noch weiteren Ausführungsformen kann der Handle-Wafer 102 als eine IC-Struktur ausgelegt sein, so dass eine untere Verbindungsstruktur (nicht gezeigt) entlang einer vorderseitigen Fläche 102f des Handle-Wafers 102 angeordnet ist. In solchen Ausführungsformen kann eine Vielzahl unterer Halbleitervorrichtungen (nicht gezeigt) innerhalb von und/oder auf dem Handle-Wafer 102 angeordnet sein. Darüber hinaus können sich in manchen Ausführungsformen eine oder mehrere Substratdurchkontaktierungen (TSVs) 218 von der ersten Verbindungsstruktur 132 durch den Halbleiterwafer 104 zu der zweiten Verbindungsstruktur 136 erstrecken. Die TSVs 2018 sind dafür ausgelegt, die leitfähigen Durchkontaktierungen und Drähte 204, 206 innerhalb der ersten und zweiten Verbindungsstrukturen 132,136 elektrisch miteinander zu koppeln.
  • In weiteren Ausführungsformen können die erste IC-Struktur 134 und/oder die zweite IC-Struktur 110 jeweils als ein komplementärer Metalloxidhalbleiter (Complementray Metal-Oxide-Semiconductor; CMOS) Bildsensor (CIS) mit einer Rückseitenbeleuchtung (Backside Illumination; BSI) konfiguriert sein. In solchen Ausführungsformen kann eine Vielzahl von Photodetektoren (nicht gezeigt) innerhalb des Halbleiterwafers 104 angeordnet sein. In verschiedenen Ausführungsformen kann die erste IC-Struktur 134 und/oder die zweite IC-Struktur 110 jeweils als eine anwendungsspezifische integrierte Schaltungsvorrichtung (Application-specific Integrated Circuit; ASIC) konfiguriert sein. Ferner können die erste IC-Struktur 134 und/oder die zweite IC-Struktur 110 jeweils Logikvorrichtungen (z.B. Transistoren, Dioden usw.), Speichervorrichtungen (z.B. dynamische Direktzugriffsspeichervorrichtungen (Dynamic Random-Access Memory; DRAM), statische Direktzugriffsspeichervorrichtungen (Static Random-Access Memory; SRAM), magnetoresistive Direktzugriffsspeichervorrichtungen (Magnetoresistive Random-Access Memory; MRAM), eine andere geeignete Speichervorrichtung oder eine Kombination der Vorstehenden), eine andere Halbleitervorrichtung oder eine Kombination des Vorstehenden umfassen.
  • In manchen Ausführungsformen umfasst die erste IC-Struktur 134 eine erste Vielzahl von FEOL-Halbleitervorrichtungen 208, die innerhalb/auf der vorderseitigen Fläche 104f des Halbleiterwafers 104 angeordnet sind. In einer Ausführungsform kann die erste Vielzahl von FEOL-Halbleitervorrichtungen 208 als Transistoren konfiguriert sein und jeweils eine Gate-Elektrode 210, eine dielektrische Gate-Schicht 212, eine Seitenwandabstandshalterstruktur 216 und ein Paar von Source-/Drain-Bereichen 214 umfassen. Die dielektrische Gate-Schicht 212 ist zwischen der Gate-Elektrode 210 und dem Halbleiterwafer 104 angeordnet. Die Seitenwandabstandshalterstruktur 216 ist entlang Seitenwänden der dielektrischen Gate-Schicht 212 und der Gate-Elektrode 210 angeordnet. Ferner kann das Paar von Source-/Drain-Bereichen 214 innerhalb des Halbleiterwafers 104 auf gegenüberliegenden Seiten der Gate-Elektrode 210 angeordnet sein. In verschiedenen Ausführungsformen kann die erste Vielzahl von FEOL-Halbleitervorrichtungen 208 beispielsweise jeweils einen Metalloxidhalbleiter-Feldeffekttransistor (Metal Oxide Semiconductor Field Effect Transistor; MOSFET), einen Hochspannungstransistor, einen Bipolartransistor (Bipolar Junction Transistor; BJT), einen n-Kanal-Metalloxidhalbleiter (nMOS) Transistor, einen p-Kanal-Metalloxidhalbleiter (pMOS) Transistor, einen Gate-all-Around-FET (GAAFET), einen Gate-surrounding FET, einen Multi-Bridge-Channel FET (MBCFET), einen Nanodraht-FET, einen Nanoring-FET, einen Nanosheet-Feldeffekttransistor (NSFET) oder dergleichen sein oder umfassen. Es ist zu würdigen, dass die erste Vielzahl von FEOL-Halbleitervorrichtungen 208, die jeweils als eine andere Halbleitervorrichtung konfiguriert sind, ebenfalls unter den Umfang der Offenbarung fällt. In noch weiteren Ausführungsformen kann eine Dicke 11 des Halbleiterwafers 104 innerhalb eines Bereichs von etwa 0,5 bis 10 Mikrometern (um) liegen oder einen anderen geeigneten Dickewert aufweisen.
  • Darüber hinaus kann die I/O-Struktur 220 beispielsweise eine Vielzahl oberer I/O-Kontakte 226 (z.B. Kontaktpads, Löthöcker usw.) umfassen, die direkt über einer entsprechenden oberen I/O-Durchkontaktierung 224 liegen. Die oberen I/O-Kontakte 226 und die oberen I/O-Durchkontaktierungen 224 sind innerhalb einer oberen dielektrischen Struktur 222 angeordnet. Die oberen I/O-Kontakte 226 sind mit leitfähigen Durchkontaktierungen und Drähten 204, 206 innerhalb der ersten und zweiten Verbindungsstrukturen 132,134 direkt elektrisch gekoppelt. Somit sind die oberen I/O-Kontakte 226 elektrisch mit der ersten Vielzahl von FEOL-Halbleitervorrichtungen 208 mittels den Verbindungsschichten (z.B. leitfähige Durchkontaktierungen und Drähte 204, 206) gekoppelt. Die I/O-Struktur 220 ist dafür ausgelegt, elektrische Verbindungen mit der 3D-IC-Struktur bereitzustellen. Das kann zum Teil ermöglichen, dass die 3D-IC-Struktur 200a mit einer anderen IC (nicht gezeigt) elektrisch gekoppelt wird.
  • In manchen Ausführungsformen ist eine Vielzahl von unteren Ausrichtungsmarkierungen 106 entlang der vorderseitigen Fläche 102f des Handle-Wafers 102 angeordnet und eine Vielzahl oberer Ausrichtungsmarkierungen 108 ist entlang einer Bodenfläche der Bondungsstruktur 130 angeordnet. In manchen Ausführungsformen können die unteren und/oder oberen Ausrichtungsmarkierungen 106, 108 beispielsweise jeweils ein Metallmaterial oder ein dielektrisches Material sein oder umfassen. Das Metallmaterial kann beispielsweise Kupfer, Aluminium, Titan, manche andere geeignete Metall(e) oder eine Kombination des Vorstehenden sein oder umfassen. Das dielektrische Material kann beispielsweise Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, manche andere geeigneten Dielektrika oder eine Kombination des Vorstehenden sein oder umfassen. In verschiedenen Ausführungsformen wird die erste IC-Struktur 134 während der Fertigung der 3D-IC-Struktur 200a an den Handle-Wafer 102 derart gebondet, dass sich der Handle-Wafer 102 und die Bondungsstruktur 130 an einer Bondungsgrenzfläche treffen. Ferner können die Vielzahl der oberen Ausrichtungsmarkierungen 108 und der unteren Ausrichtungsmarkierungen 106 nach dem Bondungsprozess seitlich voneinander versetzt sein, beispielsweise durch eine OVL-Verschiebung, die eine Translationsentfernung Td und/oder eine Rotationsverschiebung (nicht gezeigt) beinhalten kann (wie in 1A veranschaulicht und/oder beschrieben). Ferner kann nach dem Bondungsprozess die zweite IC-Struktur 110 über der ersten IC-Struktur 134 gebildet werden. Schichten der zweiten IC-Struktur 110 (z.B. Schichten der zweiten Verbindungsstruktur 136 und/oder Schichten der I/O-Struktur 220) können beispielsweise unter Verwendung eines Photolithographiewerkzeugs (nicht gezeigt) gebildet werden. In manchen Ausführungsformen ist das Photolithographiewerkzeug dafür ausgelegt, einen oder mehrere Photolithographieprozesse in Übereinstimmung mit der gemessenen OVL-Verschiebung derart abzuschließen, dass die Schichten der zweiten IC-Struktur 110 auf Schichten der ersten IC-Struktur 134 ausgerichtet sind. Beispielsweise kann eine Photomaske (nicht gezeigt) des Photolithographiewerkzeugs in Übereinstimmung mit der gemessenen OVL-Verschiebung verschoben und verwendet werden, um die TSVs 218 derart zu bilden, dass jeder TSV 218 über einem entsprechenden leitfähigem Draht 206 innerhalb der ersten Verbindungsstruktur 132 liegt. Das ermöglicht zum Teil ordnungsgemäße elektrische Verbindungen zwischen Schichten der ersten und der zweiten IC-Struktur 134, 110, wodurch eine Leistung und Vorrichtungsausbeute der 3D-IC-Struktur 200a erhöht werden.
  • 2B veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200b, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entsprechen, in denen jede obere Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108 eine entsprechende untere Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106 direkt kontaktiert. Die Vielzahl oberer Ausrichtungsmarkierungen 108 umfasst beispielsweise eine erste obere Ausrichtungsmarkierung 108a und die Vielzahl unterer Ausrichtungsmarkierungen 106 umfasst eine erste untere Ausrichtungsmarkierung 106a. In manchen Ausführungsformen kontaktiert mindestens ein Abschnitt der ersten oberen Ausrichtungsmarkierung 108a direkt mindestens einen Abschnitt der ersten unteren Ausrichtungsmarkierung 106a. In verschiedenen Ausführungsformen ist eine Mitte der ersten oberen Ausrichtungsmarkierung 108a seitlich von einer Mitte der ersten unteren Ausrichtungsmarkierung 106a um eine Translationsentfernung Td seitlich verschoben. In noch weiteren Ausführungsformen ist jede obere Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108 mit einer entsprechenden unteren Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106 gebondet.
  • 2C veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200c, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entspricht, in der eine erste Vielzahl von BEOL-Halbleitervorrichtungen 228 innerhalb der ersten Verbindungsstruktur 132 angeordnet ist und eine zweite Vielzahl von BEOL-Halbleitervorrichtungen 230 innerhalb der zweiten Verbindungsstruktur 136 angeordnet ist. In manchen Ausführungsformen kann jede BEOL-Halbleitervorrichtung in der ersten und der zweiten Vielzahl von BEOL-Halbleitervorrichtungen 228, 230 beispielsweise als eine DRAM-Vorrichtung, eine SRAM-Vorrichtung, eine MRAM-Vorrichtung, eine andere geeignete Speichervorrichtung, ein Kondensator oder eine andere Halbleitervorrichtung konfiguriert sein. In noch weiteren Ausführungsformen sind die Vielzahlen von BEOL-Halbleitervorrichtungen 228, 230 zwischen Schichten leitfähiger Drähte 206 innerhalb der ersten und zweiten Verbindungsstrukturen 132, 136 angeordnet.
  • 2D veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200d, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entsprechen, bei denen die Vielzahl oberer Ausrichtungsmarkierungen 108 innerhalb der ersten Verbindungsstruktur 132 angeordnet ist. In verschiedenen Ausführungsformen kann die Vielzahl oberer Ausrichtungsmarkierungen 108 entlang einer Bodenfläche der dielektrischen Verbindungsstruktur 202 der ersten Verbindungsstruktur 132 angeordnet sein.
  • 2E veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200e, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entspricht, bei der die Vielzahl oberer Ausrichtungsmarkierungen 108 entlang einer vorderseitigen Fläche 104f des Halbleiterwafers 104 angeordnet ist. In verschiedenen Ausführungsformen ist eine Bodenfläche der Vielzahl oberer Ausrichtungsmarkierungen 108 auf die vorderseitige Fläche 104f des Halbleiterwafers 104 ausgerichtet.
  • 2F veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200f, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entspricht, bei der die zweite IC-Struktur 110 eine zweite Vielzahl von FEOL-Halbleitervorrichtungen 232 umfasst, die innerhalb/auf einer rückseitigen Fläche 104b des Halbleiterwafers 104 angeordnet sind. In verschiedenen Ausführungsformen kann die zweite Vielzahl von FEOL-Halbleitervorrichtungen 232 beispielsweise jeweils als ein Transistor oder eine andere geeignete Halbleitervorrichtung konfiguriert sein.
  • 2G veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200g, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entspricht, wobei die zweite Vielzahl von FEOL-Halbleitervorrichtungen 232 vertikal zwischen der ersten Vielzahl von FEOL-Halbleitervorrichtungen 208 und der zweiten Vielzahl von BEOL-Halbleitervorrichtungen 230 angeordnet ist.
  • 2H veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200h, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entsprechen, wobei die erste Vielzahl von FEOL-Halbleitervorrichtungen (208 in 2A) weggelassen sind. In solchen Ausführungsformen umfasst die zweite IC-Struktur 110 die zweite Vielzahl von FEOL-Halbleitervorrichtungen 232 und die zweite Vielzahl von BEOL-Halbleitervorrichtungen 230 und die erste IC-Struktur 134 umfasst die erste Vielzahl von BEOL-Halbleitervorrichtungen 228.
  • 2I veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200i, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entsprechen, wobei der Halbleiterwafer (104 in 2A) weggelassen ist. In solchen Ausführungsformen kann der Halbleiterwafer (104 in 2A) durch einen Ausdünnungsprozess vollständig entfernt werden.
  • 2J veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200j, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entsprechen, wobei die erste und die zweite Verbindungsstruktur 132, 136 jeweils Middle-of-the-Line (MOL) Strukturen 234 umfasst. In manchen Ausführungsformen können die MOL-Strukturen 234 jeweils beispielsweise Kupfer, Kobalt, Wolfram, Aluminium, ein anderes geeignetes leitfähiges Material oder eine Kombination des Vorstehenden sein oder umfassen.
  • 2K veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 200k, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 200a in 2A entsprechen, wobei eine dritte IC-Struktur 240 unter der ersten IC-Struktur 134 angeordnet ist. In manchen Ausführungsformen umfasst die dritte IC-Struktur 240 den Handle-Wafer 102, eine dritte Verbindungsstruktur 242, die entlang einer vorderseitigen Fläche 102f des Handle-Wafers 102 angeordnet ist und eine untere Bondungsstruktur 246. In weiteren Ausführungsformen umfasst die dritte IC-Struktur 240 eine dritte Vielzahl von FEOL-Halbleitervorrichtungen 250, die innerhalb/auf der vorderseitigen Fläche 102f des Handle-Wafers 102 angeordnet sind, und eine dritte Vielzahl von BEOL-Halbleitervorrichtungen 252, die innerhalb der dritten Verbindungsstruktur 242 angeordnet sind.
  • In verschiedenen Ausführungsformen kann die dritte Vielzahl von FEOL-Halbleitervorrichtungen 250 beispielsweise jeweils als ein Transistor oder eine andere geeignete Halbleitervorrichtung konfiguriert sein. In manchen Ausführungsformen kann die dritte Vielzahl von BEOL-Halbleitervorrichtungen 252 beispielsweise jeweils als eine DRAM-Vorrichtung, eine SRAM-Vorrichtung, eine MRAM-Vorrichtung, eine andere geeignete Speichervorrichtung, ein Kondensator oder eine andere Halbleitervorrichtung konfiguriert sein. In noch weiteren Ausführungsformen ist die dritte Vielzahl von BEOL-Halbleitervorrichtungen 252 zwischen Schichten leitfähiger Drähte 206 innerhalb der dritten Verbindungsstruktur 242 angeordnet. In weiteren Ausführungsformen kann die dritte IC-Struktur 240 als Back-Side-Illumination (BSI) CIS konfiguriert sein. In solchen Ausführungsformen kann eine Vielzahl von Photodetektoren (nicht gezeigt) innerhalb des Handle-Wafers 102 angeordnet sein. In verschiedenen Ausführungsformen kann die dritte IC-Struktur 240 als eine ASIC-Vorrichtung konfiguriert sein. Ferner kann die dritte IC-Struktur 240 Logikvorrichtungen (z.B. Transistoren, Dioden usw.), Speichervorrichtungen (z.B. DRAM-Vorrichtungen, SRAM-Vorrichtungen, MRAM-Vorrichtungen, eine andere geeignete Speichervorrichtung oder eine Kombination des Vorstehenden), eine andere Halbleitervorrichtung oder eine Kombination des Vorstehenden umfassen. In noch weiteren Ausführungsformen können die Bondungsstruktur 130 und die untere Bondungsstruktur 246 jeweils Bondpads 236 und Bondung-Durchkontaktierungen 237 umfassen. In verschiedenen Ausführungsformen sind die Bondpads 236 und die Bondung-Durchkontaktierungen 237 dafür ausgelegt, die erste IC-Struktur 134 mit der dritten IC-Struktur 240 elektrisch zu koppeln.
  • In manchen Ausführungsformen kann die Vielzahl unterer Ausrichtungsmarkierungen 106 entlang einer oberen Fläche der dielektrischen Verbindungsstruktur 202 der dritten Verbindungsstruktur angeordnet sein, wie durch die gestrichelten Felder 256 veranschaulicht. In noch weiteren Ausführungsformen kann die Vielzahl unterer Ausrichtungsmarkierungen 106 entlang einer oberen Fläche der unteren Bondungsstruktur 246 angeordnet sein, wie durch die gestrichelten Felder 254 veranschaulicht.
  • 3A veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 300a, die eine zweite IC-Struktur 110 umfasst, die eine erste IC-Struktur 134 überlagert. In manchen Ausführungsformen umfasst die erste IC-Struktur 134 einen Abschnitt des Halbleitersubstrats 302, eine erste Verbindungsstruktur 132, die entlang einer vorderseitigen Fläche 302f des Halbleitersubstrats 302 angeordnet ist, und eine Bondungsstruktur 130, die zwischen der ersten Verbindungsstruktur 132 und dem Handle-Wafer 102 angeordnet ist. In weiteren Ausführungsformen umfasst die zweite IC-Struktur 110 einen Abschnitt des Halbleitersubstrats 302, eine zweite Verbindungsstruktur 136, die entlang einer rückseitigen Fläche 302b des Halbleitersubstrats 302 angeordnet ist und eine I/O-Struktur 220, die entlang der zweiten Verbindungsstruktur 136 angeordnet ist. In manchen Ausführungsformen umfasst das Halbleitersubstrat 302 jedwede Art von Halbleiterkörper (z.B. monokristallines Silizium/CMOS-Bulk, Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI) usw.). In noch weiteren Ausführungsformen umfasst die zweite IC-Struktur 110 die zweite Vielzahl von FEOL-Halbleitervorrichtungen 232, die innerhalb/auf einer rückseitigen Fläche 302b des Halbleitersubstrats 302 angeordnet sind. In verschiedenen Ausführungsformen kann die zweite Vielzahl von FEOL-Halbleitervorrichtungen 232 beispielsweise jeweils als ein Transistor oder eine andere geeignete Halbleitervorrichtung konfiguriert sein.
  • 3B veranschaulicht eine Querschnittsansicht mancher Ausführungsformen einer 3D-IC-Struktur 300b, die manchen alternativen Ausführungsformen der 3D-IC-Struktur 300a in 3A entsprechen, wobei die erste Vielzahl von FEOL-Halbleitervorrichtungen (208 in 3A) und die erste Vielzahl von BEOL-Halbleitervorrichtungen (228 in 3A) weggelassen sind.
  • 4A-4F veranschaulichen mehrere Layoutansichten 400a-f, die verschiedenen Ausführungsformen einer individuellen Ausrichtungsmarkierung 401 entsprechen. Die Layoutansichten 400a-f können beispielsweise jeweils für ein Layout jeder Ausrichtungsmarkierung in der Vielzahl von unteren Ausrichtungsmarkierungen (106 in 2A-2E) und die Vielzahl oberer Ausrichtungsmarkierungen (108 in 2A-2E) repräsentativ sein. In verschiedenen Ausführungsformen kann jede Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen (106 in 2A-2E) und die Vielzahl oberer Ausrichtungsmarkierungen (108 in 2A-2E) ein symmetrisches Layout oder ein nichtsymmetrisches Layout aufweisen.
  • Unter Bezugnahme auf die Layoutansicht 400a in 4A umfasst die Ausrichtungsmarkierung 401 ein erstes Paar linienförmiger Markierungen 402, die parallel zueinander angeordnet sind. In manchen Ausführungsformen kann eine Länge L1 der Ausrichtungsmarkierung 401 beispielsweise innerhalb eines Bereichs von etwa 40 bis 200 Mikrometer (um) liegen oder einen anderen geeigneten Wert aufweisen. In noch weiteren Ausführungsformen kann eine Breite W1 der Ausrichtungsmarkierung 401 beispielsweise innerhalb eines Bereichs von etwa 40 bis 200 um liegen oder einen anderen geeigneten Wert aufweisen. Unter Bezugnahme auf die Layoutansicht 400b in 4B umfasst die Ausrichtungsmarkierung 401 ein zweites Paar linienförmiger Markierungen 404, die parallel zueinander angeordnet sind. Unter Bezugnahme auf die Layoutansicht 4000 in 4C umfasst die Ausrichtungsmarkierung 401 ein erstes Paar linienförmiger Markierungen 402, das parallel zu einem anderen angeordnet ist, und ein zweites Paar linienförmiger Markierungen 404, das parallel zu einem anderen angeordnet ist. In manchen Ausführungsformen sind die linienförmigen Markierungen 402 des ersten Paares kontinuierlich in eine erste Richtung verlängert und die linienförmigen Markierungen 404 des zweiten Paares sind kontinuierlich in eine zweite Richtung verlängert, die orthogonal zu der ersten Richtung verläuft. Unter Bezugnahme auf die Layoutansicht 400d in 4D umfasst die Ausrichtungsmarkierung 401 ein Paar ringförmiger Markierungen 406, die jeweils beispielsweise konzentrisch relativ zueinander sein können. Unter Bezugnahme auf die Layoutansicht 400e in 4E umfasst die Ausrichtungsmarkierung 401 eine kreuzförmige Markierung 408. Unter Bezugnahme auf die Layoutansicht 400f in 4F umfasst die Ausrichtungsmarkierung 401 eine Vielzahl erster linienförmiger Markierungen 410, die in eine erste Richtung verlängert sind, und eine Vielzahl zweiter linienförmiger Markierungen 412, die in eine zweite Richtung verlängert sind, die orthogonal zu der ersten Richtung verläuft. In manchen Ausführungsformen ist ein Layout der ersten linienförmigen Markierungen 410 und der zweiten linienförmigen Markierungen 412 symmetrisch um einen Mittelpunkt der Ausrichtungsmarkierung 401.
  • 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17 veranschaulichen verschiedene Ansichten mancher Ausführungsformen eines Verfahrens zum Bonden einer ersten IC-Struktur mit einem Handle-Wafer und Bilden einer zweiten IC-Struktur über der ersten IC-Struktur basierend auf einer OVL-Verschiebung, die gemäß der vorliegenden Offenbarung zwischen dem Handle-Wafer und der ersten IC-Struktur gemessen wird. Obwohl in 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17 verschiedene Ansichten in Bezug auf ein Verfahren beschrieben werden, ist zu würdigen, dass die in 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17 gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern vielmehr separat von dem Verfahren stehen können. Darüber hinaus ist zu würdigen, dass, obwohl 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17 als eine Serie von Akten beschrieben sind, diese Akte nicht insofern einschränkend sind, als dass die Reihenfolge der Akte in anderen Ausführungsformen geändert sein kann, und die offenbarten Verfahren gelten auch für andere Strukturen. In anderen Ausführungsformen können manche Akte, die veranschaulicht und/oder beschrieben sind, ganz oder teilweise weggelassen werden.
  • Wie in der Querschnittsansicht 500 in 5 gezeigt, wird ein Halbleiterwafer 104 bereitgestellt. In manchen Ausführungsformen umfasst der Halbleiterwafer 104 jedwede Art von Halbleiterkörper (z.B. monokristallines Silizium/CMOS-Bulk, Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI) usw.). Wie in 5 gezeigt, sind ferner eine Vielzahl von FEOL-Halbleitervorrichtungen 208, eine erste Verbindungsstruktur 132 und eine Bondungsstruktur 130 über/auf dem Halbleiterwafer 104 gebildet, wodurch eine erste IC-Struktur 134 gebildet wird. In manchen Ausführungsformen umfasst die erste IC-Struktur 134 den Halbleiterwafer 104, die erste Verbindungsstruktur 132, die Vielzahl von FEOL-Halbleitervorrichtungen 208 und die Bondungsstruktur 130. In weiteren Ausführungsformen kann ein Prozess zum Bilden der Bondungsstruktur 130 Abscheiden der Bondungsstruktur 130 auf der dielektrischen Verbindungsstruktur 202 der ersten Verbindungsstruktur 132 umfassen. In verschiedenen Ausführungsformen kann die Bondungsstruktur 130 durch chemische Gasphasenabscheidung (CVD), chemischer Gasphasenabscheidung mit hochdichtem Plasma (HDP) (HDP-CVD), physikalischer Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), manchem anderem Abscheidungs- oder Zuchtprozess oder einer Kombination des Vorstehenden abgeschieden werden. In weiteren Ausführungsformen kann ein Planarisierungsprozess (z.B. chemisch-mechanischer Polierprozess (CMP)) an der Bondungsstruktur 130 durchgeführt werden, um eine obere Fläche der Bondungsstruktur 130 zu planarisieren.
  • Wie in der Querschnittsansicht 600 in 6 gezeigt, wird an der Bondungsstruktur 130 ein Strukturierungsprozess durchgeführt, wodurch eine Vielzahl von Öffnungen 604 in der Bondungsstruktur 130 gebildet wird. In manchen Ausführungsformen beinhaltet der Strukturierungsprozess: Bilden einer strukturierten Maskierungsschicht 602 (z.B. Positiv/Negativ-Photoresist, Hartmaske usw.) über der Bondungsstruktur 130; Durchführen eines Ätzprozesses an der Bondungsstruktur 130 in Übereinstimmung mit der strukturierten Maskierungsschicht 602, wodurch die Öffnungen 604 gebildet werden; und Durchführen eines Entfernungsprozesses (nicht gezeigt) zum Entfernen der strukturierten Maskierungsschicht 602. In weiteren Ausführungsformen kann die strukturierte Maskierungsschicht 602 gebildet werden: durch Bilden einer Maskierungsschicht (nicht gezeigt) über der Bondungsstruktur 130; Durchführen eines Photolithographieprozesses zum Belichten der Maskierungsschicht mit einer Struktur (z.B. über ein Photolithographiewerkzeug); und Entwickeln der Maskierungsschicht zum Bilden der strukturierten Maskierungsschicht 602. In manchen Ausführungsformen kann der Ätzprozess ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess (RIE), manch anderer Ätzprozess oder eine Kombination des Vorstehenden sein.
  • Wie in der Querschnittsansicht 700 in 7 gezeigt, wird Ausrichtungsmarkierungsmaterial 702 über der Bondungsstruktur 130 gebildet und füllt die Öffnungen (z.B. 604 in 6). In manchen Ausführungsformen kann ein Prozess zum Bilden des Ausrichtungsmarkierungsmaterials 702 Abscheiden des Ausrichtungsmarkierungsmaterials 702 innerhalb der Vielzahl von Öffnungen (z.B. 604 in 6) und auf der Bondungsstruktur 130 umfassen. In verschiedenen Ausführungsformen kann das Ausrichtungsmarkierungsmaterial 702 durch CVD, PVD, ALD, Sputtern, Elektroplattieren, Sputtern, stromlosem Plattieren oder einem anderen geeigneten Abscheidungs- oder Zuchtprozess abgeschieden werden. In noch weiteren Ausführungsformen kann das Ausrichtungsmarkierungsmaterial 702 beispielsweise ein Metallmaterial oder ein dielektrisches Material sein oder umfassen. Das Metallmaterial kann beispielsweise Kupfer, Aluminium, Titan, manche andere geeignete Metall(e) oder eine Kombination des Vorstehenden sein oder umfassen. Das dielektrische Material kann beispielsweise Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, manche andere geeigneten Dielektrika oder eine Kombination des Vorstehenden sein oder umfassen.
  • Wie in der Querschnittsansicht 800a und der Draufsicht 800b der 8A und 8B jeweils gezeigt, wird an dem Ausrichtungsmarkierungsmaterial (702 in 7) ein Planarisierungsprozess durchgeführt, wodurch eine Vielzahl oberer Ausrichtungsmarkierungen 108 definiert wird. In manchen Ausführungsformen koplanarisiert der Planarisierungsprozess eine obere Fläche der Bondungsstruktur 130 und eine obere Fläche der Vielzahl oberer Ausrichtungsmarkierungen 108. In weiteren Ausführungsformen kann der Planarisierungsprozess Durchführen eines CMP-Prozesses oder eines anderen geeigneten Planarisierungsprozesses beinhalten. Es ist zu würdigen, dass in manchen Ausführungsformen ein Prozess zum Bilden der Vielzahl oberer Ausrichtungsmarkierungen 108 die Verarbeitungsschritte in 6, 7, 8A und 8B beinhalten kann.
  • 8B veranschaulicht die Draufsicht 800b, die manchen Ausführungsformen der Querschnittsansicht 800a in 8A entspricht. In verschiedenen Ausführungsformen kann jede obere Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108, wenn von oben betrachtet, eine Kreuzform aufweisen. Es ist zu würdigen, dass es auch im Umfang der Offenbarung liegt, dass die oberen Ausrichtungsmarkierungen 108 eine andere Form aufweisen. Die oberen Ausrichtungsmarkierungen 108 können beispielsweise, wenn von oben betrachtet, jeweils eine Form aufweisen, wie in einer der 4A-4F veranschaulicht und/oder beschrieben. In weiteren Ausführungsformen ist eine Umfangskante des Halbleiterwafers 104 bis auf das Vorhandensein einer Kerbe 104n kreisförmig. In noch weiteren Ausführungsformen ist jede obere Ausrichtungsmarkierung innerhalb der Vielzahl oberer Ausrichtungsmarkierungen 108 äquidistant von einer Mitte 104c des Halbleiterwafers 104.
  • In noch weiteren Ausführungsformen kann die Vielzahl oberer Ausrichtungsmarkierungen 108 entlang einer oberen Fläche der dielektrischen Verbindungsstruktur 202 der ersten Verbindungsstruktur 132 gebildet sein, wie durch die gestrichelten Felder 802 veranschaulicht (siehe z.B. 2D). In noch weiteren Ausführungsformen kann die Vielzahl oberer Ausrichtungsmarkierungen 108 entlang der vorderseitigen Fläche 104f des Halbleiterwafers 104 gebildet sein, wie durch die gestrichelten Felder 804 veranschaulicht (siehe z.B. 2E).
  • Wie in der Querschnittsansicht 900a und der Draufsicht 900b der 9A und 9B gezeigt, wird eine Vielzahl unterer Ausrichtungsmarkierungen 106 innerhalb eines Handle-Wafers 102 gebildet. In manchen Ausführungsformen kann ein Prozess zum Bilden der Vielzahl unterer Ausrichtungsmarkierungen 106 beinhalten: Strukturieren einer vorderseitigen Fläche 102f des Handle-Wafers 102 zum Bilden einer Vielzahl von Öffnungen (nicht gezeigt) innerhalb des Handle-Wafers 102; Abscheiden eines Ausrichtungsmarkierungsmaterials (nicht gezeigt) auf dem Handle-Wafer 102 und innerhalb der Vielzahl von Öffnungen; und Durchführen eines Planarisierungsprozesses an dem Ausrichtungsmarkierungsmaterial zum Definieren der Vielzahl unterer Ausrichtungsmarkierungen 106. In verschiedenen Ausführungsformen koplanarisiert der Planarisierungsprozess die vorderseitige Fläche 102f des Handle-Wafers 102 und eine obere Fläche der Vielzahl unterer Ausrichtungsmarkierungen 106. In noch weiteren Ausführungsformen kann die Vielzahl unterer Ausrichtungsmarkierungen 106 innerhalb des Handle-Wafers 102 durch den oder die gleichen oder im Wesentlichen ähnliche Prozess(e) durchgeführt werden, wie der oder die vorstehend in Bezug auf Bildung der Vielzahl oberer Ausrichtungsmarkierungen beschriebene(n) (108 in 8A und 8B) (siehe z.B. 6, 7, 8A und 8B).
  • 9B veranschaulicht die Draufsicht 900b, die manchen Ausführungsformen der Querschnittsansicht 900a in 9A entspricht. In verschiedenen Ausführungsformen kann jede untere Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106, wenn von oben betrachtet, eine Kreuzform aufweisen. Es ist zu würdigen, dass es auch im Umfang der Offenbarung liegt, dass die unteren Ausrichtungsmarkierungen 106 eine andere Form aufweisen. Die unteren Ausrichtungsmarkierungen 106 können beispielsweise, wenn von oben betrachtet, jeweils eine Form aufweisen, wie in einer der 4A-4F veranschaulicht und/oder beschrieben. In weiteren Ausführungsformen ist eine Umfangskante des Handle-Wafers 102 bis auf das Vorhandensein einer Kerbe 102n kreisförmig. In noch weiteren Ausführungsformen ist jede untere Ausrichtungsmarkierung innerhalb der Vielzahl unterer Ausrichtungsmarkierungen 106 äquidistant von einer Mitte 102c des Handle-Wafers 102.
  • Wie in der Querschnittsansicht 1000a und der Draufsicht 1000b der 10A und 10B gezeigt, ist die erste IC-Struktur 134 umgedreht und über dem Handle-Wafer 102 angeordnet. In manchen Ausführungsformen sind der Handle-Wafer 102 und die erste IC-Struktur 134 innerhalb einer Wafertransporteinrichtung 1003 angeordnet, die Teil einer Bondungseinrichtung (z.B. 114 in 1A) sein kann. In weiteren Ausführungsformen ist eine Abstandshalterstruktur 134, vor Anordnen der ersten IC-Struktur 134 innerhalb der Transporteinrichtung 1003, über dem Handle-Wafer 102 derart angeordnet, dass die Abstandshalterstruktur 1002 vertikal zwischen dem Handle-Wafer 102 und der ersten IC-Struktur 134 beabstandet ist.
  • 10B veranschaulicht die Draufsicht 1000b, die manchen Ausführungsformen der Querschnittsansicht 1000a in 10A entspricht. In verschiedenen Ausführungsformen umfasst die Transporteinrichtung 1003 eine Vielzahl von Waferstiften 1006a-c und eine oder mehrere Spur(en) 1004. Die Vielzahl der Waferstifte 1006a-c beinhaltet einen ersten Waferstift 1006a, einen zweiten Waferstift 1006b und einen dritten Waferstift 1006c. In manchen Ausführungsformen ist der erste Waferstift 1006a dafür ausgelegt, die Spur 1004 zu queren, und dafür ausgelegt, den Halbleiterwafer 104 über den Handle-Wafer 102 zu führen. In verschiedenen Ausführungsformen sind der zweite und der dritte Wafer-Stift 1006b-c dafür ausgelegt, stationär zu bleiben. In noch weiteren Ausführungsformen können der zweite und der dritte Wafer-Stift 1006b-c dafür ausgelegt sein, sich entlang einer oder mehreren Spur(en) (nicht gezeigt) zu bewegen, um Führen des Halbleiterwafers 104 über den Handle-Wafer 102 zu unterstützen. Somit ist die Transporteinrichtung 1003 in manchen Ausführungsformen dafür ausgelegt, den Halbleiterwafer 104 mechanisch über dem Handle-Wafer 102 auszurichten. In manchen Ausführungsformen ist, nach Durchführen der mechanischen Ausrichtung, mindestens ein äußerer Bereich 1001 der ersten IC-Struktur 134 seitlich von der Umfangskante des Handle-Wafer 102 in einer Richtung von der Mitte 102c des Handle-Wafers 102 fort versetzt.
  • Wie in der Querschnittsansicht 1100a und der Draufsicht 1100b der 11A und 11B gezeigt, wird der Halbleiterwafer 104 an den Handle-Wafer 102 gebondet. In manchen Ausführungsformen wird der Halbleiterwafer 104 an den Handle-Wafer 102 durch Bonden der Bondungsstruktur 130 mit der vorderseitigen Fläche 102f des Handle-Wafers 102 gebondet. In noch weiteren Ausführungsformen wird der Halbleiterwafer 104 an den Handle-Wafer 102 durch weiteres Bonden jeder oberen Ausrichtungsmarkierung 108 mit einer entsprechenden unteren Ausrichtungsmarkierung in der Vielzahl von unteren Ausrichtungsmarkierungen 106 gebondet. In verschiedenen Ausführungsformen bildet Bonden des Halbleiterwafers 104 an den Handle-Wafer 102 eine Bondungsgrenzfläche 1102 entlang der Bondungsstruktur 130, dem Handle-Wafer 102, der Vielzahl oberer Ausrichtungsmarkierungen 108 und der Vielzahl unterer Ausrichtungsmarkierungen.
  • In manchen Ausführungsformen umfasst die Bondungsgrenzfläche 1102 dielektrisch-zu-dielektrisch Bondungen zwischen der Bondungsstruktur 130 und dem Handle-Wafer 102. In weiteren Ausführungsformen kann die Bondungsgrenzfläche 1102, wenn die unteren und oberen Ausrichtungsmarkierungen 106, 108 ein Metallmaterial (z.B. Kupfer, Aluminium, Titan usw.) umfassen, Leiter-zu-Leiter Bondungen zwischen den Ausrichtungsmarkierungen der unteren und oberen Ausrichtungsmarkierungen 106, 108 umfassen. In noch weiteren Ausführungsformen kann die Bondungsgrenzfläche 1102, wenn die unteren und oberen Ausrichtungsmarkierungen 106, 108 ein dielektrisches Material (z.B. Siliziumdioxide, Siliziumoxynitrid, Siliziumnitrid usw.) umfassen, dielektrisch-zu-dielektrisch Bondungen zwischen den Ausrichtungsmarkierungen der unteren und oberen Ausrichtungsmarkierungen 106, 108 umfassen.
  • In manchen Ausführungsformen umfasst ein Prozess zum Bonden des Halbleiterwafers 104 an den Handle-Wafer 102 Entfernen der Abstandshalterstruktur (1002 in 10A) von zwischen der Bondungsstruktur 130 und dem Handle-Wafer 102 derart, dass die Bondungsstruktur 130 der vorderseitigen Fläche 102f des Handle-Wafers 102 zugewandt ist. Danach wird der Halbleiterwafer 104 an den Handle-Wafer 102 beispielsweise durch Hybridbonden, eutektischem Bonden, Fusionsbonden, einer Kombination des Vorstehenden oder dergleichen gebondet. In noch weiteren Ausführungsformen kann der Halbleiterwafer 104 an den Handle-Wafer 102 ohne Durchführen eines optischen Ausrichtungsprozesses vor und/oder während des Bondungsprozesses gebondet werden. Durch Weglassen des optischen Ausrichtungsprozesses, können mit dem Verfahren verbundene Zeit und/oder Kosten reduziert werden. In verschiedenen Ausführungsformen wird mechanische Ausrichtung (wie in 10A und 10B veranschaulicht und/oder beschrieben) an dem Handle-Wafer 102 und dem Halbleiterwafer 104 vor dem Bondungsprozess durchgeführt. Aufgrund von Verarbeitungswerkzeugeinschränkungen in Verbindung mit der mechanischen Ausrichtung kann jedoch die Mitte 102s des Handle-Wafers 102 seitlich von der Mitte 104c des HalbleiterWafers 104 um Translationsentfernung Td versetzt sein. Die Translationsentfernung Td kann beispielsweise Nicht-Null und im Wesentlichen groß sein (z.B. größer als etwa 44 Mikrometer (um)). Ferner kann eine Mitte jeder oberen Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108 seitlich von einer entsprechenden unteren Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106 um die Translationsentfernung Td versetzt sein. In noch weiteren Ausführungsformen kann die Kerbe 104n des Halbleiterwafers 104 nach dem Bondungsprozess von der Kerbe 102n des Handle-Wafer 102 um eine Rotationsverschiebung (nicht gezeigt), die beispielsweise Nicht-Null ist, verschoben sein. In solchen Ausführungsformen kann die Mitte jeder oberen Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108 von einer entsprechenden unteren Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106 um die Rotationsverschiebung (nicht gezeigt) verschoben sein.
  • Wie in der Querschnittsansicht 1200a und der Draufsicht 1200b der 12A und 12B jeweils gezeigt, wird an dem Handle-Wafer 102 und dem Halbleiterwafer 104 eine OVL-Messung durchgeführt, um eine OVL-Verschiebung (z.B. eine Translationsverschiebung und/oder eine Rotationsverschiebung) zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 zu messen und/oder zu bestimmen. In manchen Ausführungsformen ist die OVL-Messeinrichtung 116 dafür ausgelegt, die OVL-Verschiebung zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 mittels der unteren und oberen Ausrichtungsmarkierungen 106, 108 zu messen und/oder zu bestimmen. Die OVL-Messeinrichtung 116 kann beispielsweise einen Lichtsensor 118 umfassen, der Licht 1202 (z.B. sichtbares Licht und/oder IR-Licht) von dem Halbleiterwafer 104 zu dem Handle-Wafer 102 oder umgekehrt leuchtet. In noch weiteren Ausführungsformen kann der Lichtsensor 118 dafür ausgelegt sein, sich über die rückseitige Fläche 104b des Halbleiterwafers 104 zu bewegen und darüber hinweg abzutasten, um eine Position jeder Ausrichtungsmarkierung in der Vielzahl unterer und oberer Ausrichtungsmarkierungen 106, 108 zu bestimmen. Danach kann die OVL-Messeinrichtung 116 und/oder eine Steuereinrichtung (z.B. die Steuereinrichtung 112 in 1A) (nicht gezeigt) die Position jeder Ausrichtungsmarkierung verwenden, um die OVL-Verschiebung zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 zu bestimmen. In solchen Ausführungsformen kann die OVL-Messeinrichtung 116 dafür ausgelegt sein, eine Translationsentfernung Td und/oder eine Rotationsverschiebung (nicht gezeigt) zwischen jeder oberen Ausrichtungsmarkierung 108 und einer entsprechenden unteren Ausrichtungsmarkierung 106 zu bestimmen.
  • In verschiedenen Ausführungsformen kann das von dem Lichtsensor 118 beleuchtete Licht 1202 sichtbares Licht sein, so dass der Lichtsensor 118 als ein optisches Mikroskop oder eine andere geeignete Vorrichtung konfiguriert sein kann. In solchen Ausführungsformen ist der Lichtsensor 118 dafür ausgelegt, das Licht 1202 von der rückseitigen Fläche 104b des Halbleiterwafers 104 zu der vorderseitigen Fläche 102f des Handle-Wafers 102 zu emittieren. In noch weiteren Ausführungsformen kann das von dem Lichtsensor 118 emittierte Licht 1202 IR-Licht sein, so dass der Lichtsensor 118 als ein IR-Lichtsensor oder eine andere geeignete Vorrichtung ausgelegt ist. In solchen Ausführungsformen ist der Lichtsensor 118 dafür ausgelegt, das Licht 1202 von einer rückseitigen Fläche 102b des Handle-Wafers 102 zu der vorderseitigen Fläche 104f des Halbleiterwafers 104 (nicht gezeigt) zu emittieren.
  • 12C veranschaulicht eine Draufsicht 1200c, die manchen alternativen Ausführungsformen der Querschnittsansicht 1200a in 12A entspricht. Wie in 12C veranschaulicht, ist jede obere Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108 von einer entsprechenden unteren Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106 um eine Rotationsverschiebung Rd verschoben. In verschiedenen Ausführungsformen ist die Rotationsverschiebung Rd Nicht-Null. Die OVL-Messeinrichtung (116 in 12A) ist dafür ausgelegt, die Rotationsverschiebung Rd zu messen und/oder zu bestimmen, wie in 12 A veranschaulicht und/oder beschrieben.
  • 12D veranschaulicht eine Draufsicht 1200d, die noch einer anderen alternativen Ausführungsform der Querschnittsansicht 1200a in 12A entspricht. Wie in 12D veranschaulicht, kann jede obere Ausrichtungsmarkierung in der Vielzahl oberer Ausrichtungsmarkierungen 108 von einer entsprechenden unteren Ausrichtungsmarkierung in der Vielzahl unterer Ausrichtungsmarkierungen 106 sowohl um die Rotationsverschiebung Rd als auch die Translationsentfernung Td verschoben sein. In solchen Ausführungsformen ist die OVL-Messeinrichtung (116 in 12A) dafür ausgelegt, sowohl die Rotationsverschiebung Rd als auch die Translationsentfernung Td zu messen und/oder zu bestimmen, wie in 12A veranschaulicht und/oder beschrieben.
  • Wie in der Querschnittsansicht 1300 in 13 veranschaulicht, wird an dem Halbleiterwafer 104 ein Ausdünnungsprozess durchgeführt, wodurch eine Dicke des Halbleiterwafers 104 reduziert wird. In manchen Ausführungsformen kann der Ausdünnungsprozess eine anfängliche Dicke Ti des Halbleiterwafers 104 zu einer Dicke 11 reduzieren. In verschiedenen Ausführungsformen kann die Dicke 11 in einem Bereich von etwa 0,5 bis 10 Mikrometer (um) liegen oder einen anderen geeigneten Dickewert aufweisen. In noch weiteren Ausführungsformen kann der Ausdünnungsprozess den Halbleiterwafer 104 vollständig entfernen, so dass die Dicke 11 einen Wert von Null aufweist (siehe z.B. 20). In solchen Ausführungsformen kann ein Halbleitersubstrat (nicht gezeigt) zwischen der ersten Verbindungsstruktur 132 und dem Halbleiterwafer 104 angeordnet werden bevor der Ausdünnungsprozess durchgeführt wird, so dass die erste Vielzahl von FEOL-Halbleitervorrichtungen 208 innerhalb des/auf dem Halbleitersubstrat (nicht gezeigt) angeordnet ist. In weiteren Ausführungsformen kann der Ausdünnungsprozess Durchführen eines CMP-Prozesses, eines mechanischen Schleifprozesses, eines anderen geeigneten Ausdünnungsprozesses oder eine Kombination des Vorstehenden umfassen.
  • Ferner kann an dem Halbleiterwafer 104, wie in der Querschnittsansicht 1300 in 13 veranschaulicht, ein Trimmprozess durchgeführt werden. In solchen Ausführungsformen entfernt der Trimmprozess einen Abschnitt der ersten IC-Struktur 134 über einem Peripheriebereich 102p des Handle-Wafers 102. In verschiedenen Ausführungsformen kann der Trimmprozess beispielsweise eine Trimmsäge, einen Trimmlaser, eine andere geeignete Trimmvorrichtung oder eine Kombination des Vorstehenden verwenden. In noch weiteren Ausführungsformen kann der Trimmprozess den äußeren Bereich (1001 der 12A und 12B) des Halbleiterwafers 104 und/oder die Kerbe (104n in 12A und 12B) des Halbleiterwafers 104 entfernen. In manchen Ausführungsformen kann der Durchmesser des Halbleiterwafers 104 nach dem Trimmprozess kleiner sein als ein Durchmesser des Handle-Wafers 102. In noch weiteren Ausführungsformen wird nach dem Ausdünnungsprozess und/oder Trimmprozess eine OVL-Messung an dem Handle-Wafer 102 und dem Halbleiterwafer 104 durchgeführt, um eine OVL-Verschiebung mittels der unteren und oberen Ausrichtungsmarkierungen 106, 108 zu messen und/oder zu bestimmen (wie in 12A-12D veranschaulicht und/oder beschrieben). Dies kann zusätzlich zu oder als Alternative zu den OVL-Messungen, die in Bezug auf 12A-12D beschrieben sind, erfolgen.
  • In noch weiteren Ausführungsformen ist eine APC-Einheit (z.B. 126 in 1A) nach Durchführung des Ausdünnprozesses und/oder des Trimmprozesses dafür ausgelegt, einen Photolithographieausrichtungsprozess (d.h. einen Kalibrierungsprozess) an einem Photolithographiewerkzeug (124 in 14) gemäß der gemessenen OVL-Verschiebung durchzuführen. In solchen Ausführungsformen ist die APC-Einheit dafür ausgelegt, Parameter des Photolithographiewerkzeugs anzupassen, wie etwa seitliches Verschieben und/oder Rotationsverschieben eines Sichtfeldes des Photolithographiewerkzeugs und/oder einer Photomaske des Photolithographiewerkzeugs um die Translationsentfernung und/oder die Rotationsverschiebung. Dies kompensiert zum Teil die gemessene OVL-Verschiebung derart, dass der oder die nachfolgenden Photolithographieprozess(e) in Übereinstimmung mit den unteren und oberen Ausrichtungsmarkierungen 106, 108 ausgerichtet sind.
  • Wie in der Querschnittsansicht 1400 in 14 veranschaulicht, wird eine obere dielektrische Schicht 1402 über dem Halbleiterwafer 104 gebildet und es wird eine obere strukturierte Maskierungsschicht 1404 über der oberen dielektrischen Schicht 1402 gebildet. In manchen Ausführungsformen kann Bilden der oberen dielektrischen Schicht 1402 Abscheiden der oberen dielektrischen Schicht 1402 auf der rückseitigen Fläche 104b des Halbleiterwafers 104 umfassen. In verschiedenen Ausführungsformen kann die obere dielektrische Schicht 1402 beispielsweise durch PVD, CVD, ALD oder einen anderen geeigneten Zucht- oder Abscheidungsprozess abgeschieden werden. Die obere dielektrische Schicht 1402 kann beispielsweise Siliziumdioxid, ein dielektrisches Material mit niedrigem k-Wert, ein anderes dielektrisches Material oder eine Kombination des Vorstehenden sein oder umfassen.
  • In verschiedenen Ausführungsformen kann die obere strukturierte Maskierungsschicht 1404 unter Verwendung eines Photolithographiewerkzeugs 124, das die OVL-Verschiebung zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 (z.B. als ein Resultat des Bondungsprozesses in 11A und 11B) kompensiert, gebildet werden. In manchen Ausführungsformen kann Bilden der oberen strukturierten Maskierungsschicht 1404 umfassen: Abscheiden einer Maskierungsschicht (nicht gezeigt) (z.B. Positiv/Negativ-Photoresist, Hartmaske usw.) über der oberen dielektrischen Schicht 1402; Durchführen eines Photolithographieprozesses über das Photolithographiewerkzeug 124 zum Belichten der Maskierungsschicht mit strukturierter Strahlung mit einer Struktur einer Photomaske 125; und Entwickeln der Maskierungsschicht zum Bilden der oberen strukturierten Maskierungsschicht 1404. In solchen Ausführungsformen ist eine Steuereinrichtung (z.B. 112 in 1A) dafür ausgelegt, Parameter des Photolithographiewerkzeugs 124 gemäß der OVL-Verschiebung anzupassen, die von der OVL-Messeinrichtung (z.B. 116 in 12A) bestimmt und/oder gemessen wurde. Das Photolithographiewerkzeug 124 kann beispielsweise eine Position der Photomaske 125 gemäß der gemessenen OVL-Verschiebung verschieben (d.h. die Photomaske 125 gemäß der OVL-Verschiebung seitlich und/oder rotatorisch verschieben). Dies stellt zum Teil sicher, dass die Struktur der Photomaske 125 gemäß den oberen und unteren Ausrichtungsmarkierungen 108, 106 derart ausgerichtet ist, dass eine oder mehrere strukturierte Schicht(en), die als ein Resultat der oberen strukturierten Maskierungsschicht 1404 gebildet wurde(n), auf Strukturen und/oder Schichten der ersten IC-Struktur 134 ausgerichtet ist bzw. sind
  • In noch weiteren Ausführungsformen kann das Photolithographiewerkzeug 124 die Photomaske 125 beispielsweise um die Translationsentfernung Td seitlich verschieben, wodurch die OVL-Verschiebung zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 als ein Resultat des Bondungsprozesses in 11A und 11B kompensiert wird. In verschiedenen Ausführungsformen ist die Translationsentfernung Td im Wesentlichen groß (z.B. größer als etwa 44 um) und kann größer oder gleich einem Fehlausrichtungsschwellenwert des Photolithographiewerkzeugs 124 sein. Da das Photolithographiewerkzeug 124 dafür ausgelegt ist, die Photomaske 125 gemäß der OVL-Messung zu verschieben, werden der gebondete Halbleiterwafer 104 und der Handle-Wafer 102 für nachfolgende Verarbeitungsschritte nicht abgelehnt. Dies erhöht zum Teil eine Vorrichtungsausbeute.
  • Wie in der Querschnittsansicht 1500 in 15 veranschaulicht, wird an der oberen dielektrischen Schicht 1402 und der ersten IC-Struktur 134 ein Strukturierungsprozess durchgeführt, wodurch eine Vielzahl von Öffnungen 1502 gebildet wird. In manchen Ausführungsformen umfasst der Strukturierungsprozess: Durchführen eines Ätzprozesses an der oberen dielektrischen Schicht 1402, dem Halbleiterwafer 104 und der dielektrischen Verbindungsstruktur 202 der ersten Verbindungsstruktur 132 gemäß der oberen strukturierten Maskierungsschicht 1404, wodurch die Vielzahl von Öffnungen 1502 gebildet wird; und Durchführen eines Entfernungsprozesses (nicht gezeigt) zum Entfernen der oberen strukturierten Maskierungsschicht 1404. In weiteren Ausführungsformen kann der Ätzprozess ein Trockenätzprozess, ein Nassätzprozess, ein RIE-Prozess, manch anderer Ätzprozess oder eine Kombination des Vorstehenden sein.
  • Wie in der Querschnittsansicht 1600 in 16 veranschaulicht, wird über der ersten Verbindungsstruktur 132 eine Vielzahl von Substratdurchkontaktierungen (TSVs) 218 gebildet. In manchen Ausführungsformen kann ein Prozess zum Bilden der TSVs 218 umfassen: Abscheiden (z.B. durch CVD, PVD, Sputtern, Elektroplattieren, stromlosem Plattieren usw.) einer leitfähigen Schicht (nicht gezeigt) über der oberen dielektrischen Schicht 1402 derart, dass die leitfähige Schicht die Öffnungen (1502 in 15) füllt; und Durchführen eines Planarisierungsprozesses (z.B. eines CMP-Prozesses) in die leitfähige Schicht hinein, wodurch die Vielzahl der TSVs 218 gebildet wird. Die Vielzahl von TSVs 218 kann beispielsweise Kupfer, Wolfram, Aluminium, ein anderes leitfähiges Material oder eine Kombination des Vorstehenden sein oder umfassen.
  • Es ist zu würdigen, dass in weiteren Ausführungsformen ein Prozess zum Bilden der Vielzahl von TSVs 218 die Verarbeitungsschritte in 14-16 umfassen kann. Daher umfasst der Prozess zum Bilden der Vielzahl von TSVs Verwendung des Photolithographiewerkzeugs (z.B. 124 in 15), das gemäß der gemessenen OVL-Verschiebung ausgerichtet wurde. Dies stellt teilweise sicher, dass die Vielzahl der TSVs 218 auf die erste IC-Struktur 134 ausgerichtet ist und gute elektrische Verbindungen mit leitfähigen Merkmalen (z.B. leitfähige Drähte 206) der ersten IC-Struktur 134 bilden. Somit können Kurzschlüsse und/oder Verbindungsfehler zwischen den TSVs 218 und Schichten der ersten IC-Struktur 134 abgemildert werden, wodurch sich die Vorrichtungsausbeute erhöht.
  • Wie in der Querschnittsansicht 1700 in 17 veranschaulicht, wird über dem Halbleiterwafer 104 eine zweite IC-Struktur 110 gebildet. In manchen Ausführungsformen weist die zweite IC-Struktur 110 die zweite Verbindungsstruktur 136 und die I/O-Struktur 220 auf. In manchen Ausführungsformen ist die obere dielektrische Schicht (z.B. 1402 in 16) Teil der dielektrischen Verbindungsstruktur 202 der zweiten Verbindungsstruktur 136. In weiteren Ausführungsformen, lässt sich jede Schicht (z.B. jede Schicht leitfähiger Durchkontaktierungen 204, leitfähiger Drähte 206, oberer I/O-Durchkontaktierungen 224 und oberer I/O-Kontakte 226) der zweiten IC-Struktur 110 als eine strukturierte Schicht bezeichnen. In noch weiteren Ausführungsformen kann Bilden jeder strukturierten Schicht der zweiten IC-Struktur 110 Durchführen eines oder mehrerer Photolithographieprozesse über das Photolithographiewerkzeug 124 umfassen. In solchen Ausführungsformen ist das Photolithographiewerkzeug 124 gemäß der unteren und oberen Ausrichtungsmarkierungen 106, 108 ausgerichtet (d.h. gemäß der OVL-Verschiebung ausgerichtet, die in 12A-12D bestimmt und/oder gemessen wurde). Jede leitfähige Durchkontaktierung 204 und/oder jeder leitfähige Draht 206 in der zweiten Verbindungsstruktur 136 kann beispielsweise unter Verwendung von einer oder mehreren strukturierten Maskierungsschicht(en) (nicht gezeigt), die durch das Photolithographiewerkzeug 124 gebildet werden (wie z.B. in 14 veranschaulicht und/oder beschrieben), gebildet werden. Somit werden Schichten und/oder Strukturen innerhalb der zweiten IC-Struktur 110 derart gebildet, dass die Schichten und/oder Strukturen der zweiten IC-Struktur 110 auf Schichten und/oder Strukturen der ersten IC-Struktur 134 ausgerichtet sind. Dies stellt teilweise sicher, dass strukturierte Schichten der zweiten IC-Struktur 110 auf Schichten der ersten IC-Struktur 134 ausgerichtet sind, wodurch Kurzschlüsse und/oder Verbindungsfehler zwischen Schichten der ersten und der zweiten IC-Struktur 134, 110 abgemildert werden.
  • 18-21 veranschaulichen Querschnittsansichten 1800-2100 mancher Ausführungsformen von Akten, die anstelle der Akte in 8A und 8B bis 11A und 11B, 12A-12D und 13-17 durchgeführt werden können, so dass das Verfahren in 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17 alternativ von 7 zu 18-21 fortfahren kann. Somit kann das Verfahren in 18-21 in manchen Ausführungsformen einer alternativen Ausführungsform des Verfahrens in 5-7, 8A und 8B bis 11A und 11B, 12A-12D und 13-17 entsprechen.
  • Wie in der Querschnittsansicht 1800 in 18 veranschaulicht, wird ein Halbleiterwafer 104 bereitgestellt. Ein Halbleitersubstrat 302 wird an den Halbleiterwafer 104 gebondet. In manchen Ausführungsformen wird vor Durchführung des Bondungsprozesses eine Haftschicht (nicht gezeigt) zwischen dem Halbleiterwafer 104 und dem Halbleitersubstrat 302 angeordnet. Danach werden eine erste Vielzahl von FEOL-Halbleitervorrichtungen 208, eine erste Verbindungsstruktur 132, eine erste Vielzahl von BEOL-Halbleitervorrichtungen 228, eine Bondungsstruktur 130 und eine Vielzahl oberer Ausrichtungsmarkierungen 108 über/auf dem Halbleitersubstrat 302 gebildet. In manchen Ausführungsformen umfasst die erste IC-Struktur 134 das Halbleitersubstrat 302, die erste Verbindungsstruktur 132, die erste Vielzahl von FEOL-Halbleitervorrichtungen 208, die erste Vielzahl von BEOL-Halbleitervorrichtungen 228 und die Bondungsstruktur 130. In noch weiteren Ausführungsformen wird die Vielzahl oberer Ausrichtungsmarkierungen 108 wie in 6, 7, 8A und 8B veranschaulicht und/oder beschrieben gebildet. In noch weiteren Ausführungsformen kann der Halbleiterwafer 104 als ein Trägerwafer konfiguriert und/oder bezeichnet sein.
  • Wie in der Querschnittsansicht 1900 in 19 veranschaulicht, wird ein Handle-Wafer 102 bereitgestellt und es wird eine Vielzahl unterer Ausrichtungsmarkierungen 106 in dem Handle-Wafer 102 gebildet. Danach wird der Halbleiterwafer 104 an den Handle-Wafer 102 gebondet. In manchen Ausführungsformen wird die Vielzahl unterer Ausrichtungsmarkierungen 106 wie in 9A und 9B veranschaulicht und/oder beschrieben gebildet. In weiteren Ausführungsformen wird der Halbleiterwafer 104 an den Handle-Wafer 102 gebondet, wie in 10A und 10B bis 11A und 11B veranschaulicht und/oder beschrieben. In weiteren Ausführungsformen wird nach Bondung des Halbleiterwafers 104 an den Handle-Wafer 102 eine OVL-Messung an dem Handle-Wafer 102 und dem Halbleiterwafer 104 durchgeführt, um eine OVL-Verschiebung zwischen dem Handle-Wafer 102 und dem Halbleiterwafer 104 zu messen und/oder zu bestimmen, wie in 12A-12D veranschaulicht und/oder beschrieben.
  • Wie in der Querschnittsansicht 2000 in 20 veranschaulicht, wird auf dem Halbleiterwafer (z.B. 104 in 19) ein Ausdünnungsprozess durchgeführt. In manchen Ausführungsformen entfernt der Ausdünnungsprozess den Halbleiterwafer (z.B. 104 in 19) vollständig und legt eine rückseitige Fläche 302b des Halbleitersubstrats 302 frei. Danach kann beispielsweise ein Trimmprozess an dem Halbleitersubstrat 302 durchgeführt werden, um einen Abschnitt der ersten IC-Struktur 134 über einem Peripheriebereich 102p des Handle-Wafers 102 zu entfernen. In manchen Ausführungsformen kann der Trimmprozess wie in 13 veranschaulicht und/oder beschrieben durchgeführt werden. In verschiedenen Ausführungsformen kann der Ausdünnungsprozess beispielsweise Durchführen eines CMP-Prozesses, eines mechanischen Schleifprozesses, eines anderen geeigneten Ausdünnungsprozesses oder einer Kombination des Vorstehenden umfassen.
  • Wie in der Querschnittsansicht 2100 in 21 veranschaulicht, wird über dem Halbleitersubstrat 302 eine zweite IC-Struktur 110 gebildet. In manchen Ausführungsformen weist die zweite IC-Struktur 110 die zweite Verbindungsstruktur 136, eine zweite Vielzahl von FEOL-Halbleitervorrichtungen 304, eine zweite Vielzahl von BEOL-Halbleitervorrichtungen 230 und die I/O-Struktur 220 auf. In weiteren Ausführungsformen kann Bilden einer strukturierten Schicht der zweiten IC-Struktur 110 Durchführen von einem oder mehreren Photolithographieprozess(en) über das Photolithographiewerkzeug 124, das in Übereinstimmung mit den unteren und oberen Ausrichtungsmarkierungen 106, 108 ausgerichtet ist (d.h. gemäß der OVL-Verschiebung ausgerichtet, die in 19 bestimmt und/oder gemessen wurde), umfassen. Die Vielzahl der TSVs 218, die FEOL-Halbleitervorrichtungen 304, die zweite Vielzahl von BEOL-Halbleitervorrichtungen 230, Schichten der zweiten Verbindungsstruktur 136 und/oder Schichten der I/O-Struktur 220 können jeweils unter Verwendung von einer oder mehreren strukturierten Maskierungsschicht(en) (nicht gezeigt) gebildet werden, die von dem Photolithographiewerkzeug 124 (z.B. wie in 14 veranschaulicht und/oder beschrieben) gebildet wird bzw. werden. In solchen Ausführungsformen werden die Schichten und/oder Vorrichtungen innerhalb der zweiten IC-Struktur 110 derart gebildet, dass die Schichten und/oder Vorrichtungen der zweiten IC-Struktur 110 auf Schichten und/oder Strukturen der ersten IC-Struktur 134 ausgerichtet sind. Somit sind strukturierte Schichten der zweiten IC-Struktur 110 auf Schichten der ersten IC-Struktur 134 ausgerichtet, wodurch Kurzschlüsse und/oder Verbindungsfehler zwischen Schichten der ersten und der zweiten IC-Struktur 134, 110 abgemildert werden.
  • 22 veranschaulicht ein Flussdiagramm mancher Ausführungsformen eines Verfahrens 2200 zum Bonden einer ersten IC-Struktur mit einem Handle-Wafer und Bilden einer zweiten IC-Struktur der ersten IC-Struktur basierend auf einer OVL-Verschiebung (Overlay-Verschiebung), die zwischen dem Handle-Wafer und der ersten IC-Struktur gemessen wird.
  • Während das Verfahren 2200 hierin als eine Serie von Akten oder Ereignissen veranschaulicht und beschrieben ist, ist zu würdigen, dass die veranschaulichte Reihenfolge solcher Akte oder Ereignisse nicht in einem einschränkenden Sinn zu interpretieren ist. Manche Akte können beispielsweise in anderen Reihenfolgen und/oder gleichzeitig mit anderen Akten oder Ereignissen, die nicht hierin veranschaulicht und/oder beschrieben sind, auftreten. Darüber hinaus müssen nicht alle veranschaulichten Akte erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin zu implementieren. Ferner können ein oder mehrere der hierin dargestellten Akte in einem von mehreren separaten Akten und/oder Phasen durchgeführt werden.
  • Bei Schritt 2202 wird eine Vielzahl oberer Ausrichtungsmarkierungen auf einem Halbleiterwafer gebildet. 5-7, 8A und 8B veranschaulichen verschiedene Ansichten, die manchen Ausführungsformen des Aktes 2202 entsprechen. 18 veranschaulicht ferner eine Querschnittsansicht 1800, die manchen alternativen Ausführungsformen von Schritt 2202 entspricht.
  • Bei Schritt 2204 wird eine Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer gebildet. 9A und 9B veranschaulichen verschiedene Ansichten, die manchen Ausführungsformen des Aktes 2204 entsprechen.
  • Bei Schritt 2206 wird der Halbleiterwafer an den Handle-Wafer gebondet. In manchen Ausführungsformen werden der Halbleiterwafer und der Handle-Wafer ohne Durchführung eines optischen Ausrichtungsprozesses miteinander gebondet. 10A und 10B bis 11A und 11B veranschaulichen verschiedene Ansichten, die manchen Ausführungsformen des Aktes 2206 entsprechen. 19 veranschaulicht ferner eine Querschnittsansicht, die manchen alternativen Ausführungsformen von Schritt 2206 entspricht.
  • Bei Schritt 2208 wird eine OVL-Verschiebung zwischen dem Handle-Wafer und dem Halbleiterwafer durch Erkennen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen gemessen. 12A-12D veranschaulichen verschiedene Ansichten, die manchen Ausführungsformen des Aktes 2208 entsprechen.
  • Bei Schritt 2210 wird ein Trimmprozess an dem Halbleiterwafer durchgeführt. 13 veranschaulicht ferner eine Querschnittsansicht, die manchen Ausführungsformen von Schritt 2210 entspricht. 20 veranschaulicht ferner eine Querschnittsansicht, die manchen alternativen Ausführungsformen von Schritt 2210 entspricht.
  • Bei Schritt 2212 wird ein Photolithographieausrichtungsprozess an einem Photolithographiewerkzeug durchgeführt, um die OVL-Verschiebung zu kompensieren. 13-14 veranschaulichen eine Querschnittsansicht, die manchen Ausführungsformen von Schritt 2212 entspricht.
  • Bei Schritt 2214 wird eine obere IC-Struktur über dem Halbleiterwafer gebildet. Die obere IC-Struktur wird durch Durchführen von einem oder mehreren Photolithographieprozessen gemäß dem Photolithographiewerkzeug gebildet. 14-17 veranschaulichen Querschnittsansichten, die manchen Ausführungsformen von Schritt 2214 entsprechen. 21 veranschaulicht ferner eine Querschnittsansicht, die manchen alternativen Ausführungsformen von Schritt 2214 entspricht.
  • Dementsprechend betrifft die vorliegende Offenbarung in manchen Ausführungsformen ein Verfahren zum Bilden einer 3D-IC-Struktur, die eine erste IC-Struktur umfasst, die zwischen einem Handle-Wafer und einer zweiten IC-Struktur angeordnet ist. Das Verfahren umfasst Durchführen eines Photolithographieausrichtungsprozesses an einem Photolithographiewerkzeug gemäß einer OVL-Verschiebung, die zwischen einer Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer und einer Vielzahl oberer Ausrichtungsmarkierungen auf einem Halbleiterwafer gemessen wird. Ferner werden über das Photolithographiewerkzeug nach dem Photolithographieausrichtungsprozess Schichten der zweiten IC-Struktur gebildet.
  • In manchen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren zum Bilden einer Halbleiterstruktur bereit, wobei das Verfahren umfasst: Bilden einer Vielzahl oberer Ausrichtungsmarkierungen auf einem Halbleiterwafer; Bilden einer Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer und den oberen Ausrichtungsmarkierungen entsprechend; Bonden des Halbleiterwafers an den Handle-Wafer derart, dass Mitten der oberen Ausrichtungsmarkierungen seitlich von Mitten entsprechender unterer Ausrichtungsmarkierungen versetzt sind; Messen einer Overlay-Verschiebung (OVL-Verschiebung) zwischen dem Handle-Wafer und dem Halbleiterwafer durch Erkennen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen; und Durchführen eines Photolithographieprozesses unter Verwendung eines Photolithographiewerkzeugs zum teilweisen Bilden einer integrierten Schaltungsstruktur (IC-Struktur) über dem Halbleiterwafer, wobei das Photolithographiewerkzeug während des Photolithographieprozesses gemäß der OVL-Verschiebung kompensatorisch ausgerichtet ist. In einer Ausführungsform wird der Halbleiterwafer an den Handle-Wafer ohne optische Ausrichtung gebondet. In einer Ausführungsform ist eine Anzahl oberer Ausrichtungsmarkierungen einer Anzahl unterer Ausrichtungsmarkierungen gleich, so dass jede der oberen Ausrichtungsmarkierungen einer der unteren Ausrichtungsmarkierungen entspricht. In einer Ausführungsform umfasst Messen der OVL-Verschiebung zwischen dem Handle-Wafer und dem Halbleiterwafer Bestimmen einer Mitte des Handle-Wafers mittels der Vielzahl unterer Ausrichtungsmarkierungen und Bestimmen einer Mitte des Halbleiterwafers mittels der Vielzahl oberer Ausrichtungsmarkierungen. In einer Ausführungsform umfasst Erkennen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen Beleuchten des Halbleiterwafers und des Handle-Wafers mit Licht nach Bondung des Halbleiterwafers an den Handle-Wafer. In einer Ausführungsform umfasst das Verfahren ferner: Bilden einer ersten Verbindungsstruktur entlang einer vorderseitigen Fläche des Halbleiterwafers; Bilden einer Bondungsstruktur auf der ersten Verbindungsstruktur, wobei sich die Bondungsstruktur und der Handle-Wafer an einer Bondungsgrenzfläche treffen; und wobei die Vielzahl oberer Ausrichtungsmarkierungen innerhalb der Bondungsstruktur gebildet wird, wobei die Vielzahl unterer Ausrichtungsmarkierungen auf einer vorderseitigen Fläche des Handle-Wafers gebildet wird. In einer Ausführungsform wird jede obere Ausrichtungsmarkierung nach Bondung des Handle-Wafers an den Halbleiterwafer mit mindestens einem Abschnitt einer entsprechenden unteren Ausrichtungsmarkierung gebondet. In einer Ausführungsform umfasst das Verfahren ferner: Wenn nach Bondung des Halbleiterwafers an den Handle-Wafer ein äußerer Bereich des Halbleiterwafers seitlich von einer Umfangskante des Handle-Wafers um eine Nicht-Null-Entfernung in einer Richtung von einer Mitte des Handle-Wafers fort versetzt ist; und Durchführen eines Trimmprozesses an dem Halbleiterwafer zum Entfernen eines Abschnitts des Halbleiterwafers über einem Peripheriebereich des Handle-Wafers, wobei der Trimmprozess den äußeren Bereich des Halbleiterwafers entfernt, und wobei nach dem Trimmprozess ein Durchmesser des Halbleiterwafers kleiner ist als ein Durchmesser des Handle-Wafers. In einer Ausführungsform wird der Trimmprozess vor Messen der OVL-Verschiebung durchgeführt.
  • In manchen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren zum Bilden einer Halbleiterstruktur bereit, wobei das Verfahren umfasst: Bilden einer ersten integrierten Schaltungsstruktur (IC-Struktur) auf einem Halbleiterwafer, wobei die erste IC-Struktur eine erste Seitenwandkerbe und eine Vielzahl oberer Ausrichtungsmarkierungen umfasst; Bilden einer Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer, wobei der Handle-Wafer eine zweite Seitenwandkerbe umfasst; Bonden des Halbleiterwafers an den Handle-Wafer ohne optische Ausrichtung, wobei sich die erste IC-Struktur und der Handle-Wafer an einer Bondungsgrenzfläche treffen, und wobei die erste und die zweite Seitenwandkerbe nach dem Bondungsprozess seitlich versetzt sind; Messen einer Overlay-Verschiebung (OVL-Verschiebung) zwischen dem Handle-Wafer und dem Halbleiterwafer, wobei das Messen Bestimmen einer Translationsentfernung und einer Rotationsverschiebung zwischen jeder oberen Ausrichtungsmarkierung und einer entsprechenden einen der unteren Ausrichtungsmarkierungen umfasst; Durchführen eines Photolithographieausrichtungsprozesses an einem Photolithographiewerkzeug zum Kompensieren der OVL-Verschiebung; und Bilden einer zweiten IC-Struktur über dem Halbleiterwafer, wobei Bilden der IC-Struktur Durchführen eines Strukturierungsprozesses unter Verwendung des Photolithographiewerkzeugs nach dem Photolithographieausrichtungsprozess umfasst. In einer Ausführungsform umfasst Bilden der Vielzahl oberer Ausrichtungsmarkierungen: Bilden einer strukturierten Maskierungsschicht auf einer Bondungsstruktur der ersten IC-Struktur; Ätzen der Bondungsstruktur gemäß der strukturierten Maskierungsschicht, wodurch eine Vielzahl von Öffnungen innerhalb der Bondungsstruktur gebildet wird; Bilden einer Ausrichtungsmarkierungsschicht auf der Bondungsstruktur und innerhalb der Vielzahl von Öffnungen; und Durchführen eines Planarisierungsprozesses in die Ausrichtungsmarkierungsschicht hinein, wodurch die Vielzahl oberer Ausrichtungsmarkierungen gebildet wird. In einer Ausführungsform umfasst der Photolithographieausrichtungsprozess Verschieben einer entsprechenden Photomaske gemäß der Translationsentfernung und der Rotationsverschiebung. In einer Ausführungsform umfasst Messen der OVL-Verschiebung Verwendung eines Lichtsensors zum Emittieren sichtbaren Lichts von einer rückseitigen Fläche des Halbleiterwafers zu einer vorderseitigen Fläche des Handle-Wafers zum Erkennen von Positionen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen. In einer Ausführungsform umfasst Messen der OVL-Verschiebung Verwendung eines Infrarot-Lichtsensors (IR-Lichtsensors) zum emittieren von IR-Licht von einer rückseitigen Fläche des Handle-Wafers zu einer vorderseitigen Fläche des Halbleiterwafers zum Erkennen von Positionen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen. In einer Ausführungsform werden die oberen Ausrichtungsmarkierungen entlang einer vorderseitigen Fläche des Halbleiterwafers gebildet. In einer Ausführungsform umfasst das Verfahren ferner: Durchführen eines Ausdünnungsprozesses an dem Halbleiterwafer nach dem Bondungsprozess, wobei der Ausdünnungsprozess den Halbleiterwafer über dem Handle-Wafer entfernt. In einer Ausführungsform umfasst der Bondungsprozess Durchführen eines mechanischen Ausrichtungsprozesses zwischen dem Halbleiterwafer und dem Handle-Wafer mittels einer Vielzahl von Waferstiften.
  • In manchen Ausführungsformen stellt die vorliegende Anmeldung ein Verarbeitungssystem bereit, das enthält: eine Bondungseinrichtung, die dafür ausgelegt ist, einen Halbleiterwafer mit einem Handle-Wafer ohne optische Ausrichtung zu bonden, wobei eine Vielzahl oberer Ausrichtungsmarkierungen auf dem Halbleiterwafer angeordnet ist und eine Vielzahl unterer Ausrichtungsmarkierungen auf dem Handle-Wafer angeordnet ist; eine Overlay-Messeinrichtung (OVL-Messeinrichtung), die dafür ausgelegt ist, eine OVL-Verschiebung zwischen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen zu messen, wobei die OVL-Messeinrichtung einen Lichtsensor umfasst, der dafür ausgelegt ist, Licht von dem Halbleiterwafer zu dem Handle-Wafer zu emittieren, um eine Position jeder oberen und unteren Ausrichtungsmarkierung zu bestimmen; ein Photolithographiewerkzeug, das dafür ausgelegt ist, eine Photoresistschicht auf dem Halbleiterwafer mit strukturierter Strahlung zu belichten; und eine Steuereinrichtung, die dafür ausgelegt ist, einen Photolithographieausrichtungsprozess an dem Photolithographiewerkzeug gemäß der OVL-Verschiebung durchzuführen, wobei der Photolithographieausrichtungsprozess die OVL-Verschiebung kompensiert. In einer Ausführungsform umfasst die Bondungseinrichtung eine Transporteinrichtung, die dafür ausgelegt ist, den Halbleiterwafer über dem Handle-Wafer vor Bondung des Halbleiterwafers an den Handle-Wafer mechanisch auszurichten, wobei die Transporteinrichtung eine Vielzahl von Waferstiften umfasst, und wobei die Vielzahl von Waferstiften einen ersten Stift umfasst, der dafür ausgelegt ist, eine Spur zu queren und den Halbleiterwafer über den Handle-Wafer zu führen. In einer Ausführungsform enthält das Verarbeitungssystem ferner: eine Ausdünnungseinrichtung, die dafür ausgelegt ist, einen Ausdünnungsprozess an dem Halbleiterwafer durchzuführen, wobei die Ausdünnungseinrichtung ferner dafür ausgelegt ist, einen Trimmprozess an dem Halbleiterwafer durchzuführen, wobei der Trimmprozess den Halbleiterwafer über einem Peripheriebereich des Handle-Wafers entfernt.
  • Vorstehend wurde ein Überblick über die Merkmale mehrerer Ausführungsformen gegeben, so dass der Fachmann besser die Aspekte der vorliegenden Offenbarung verstehen kann. Fachleute werden zu würdigen wissen, dass sich die vorliegende Offenbarung ohne weiteres als Grundlage für den Entwurf oder die Modifikation anderer Prozesse und Strukturen zur Ausführung der gleichen Zwecke und/oder dem Erreichen der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwenden lassen. Fachleute sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sich diverse Veränderungen, Substitutionen und Änderungen daran vornehmen lassen, ohne dass vom Geist und Umfang der vorliegenden Offenbarung abgewichen werden würde.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/030990 [0001]

Claims (20)

  1. Verfahren zum Bilden einer Halbleiterstruktur, umfassend: Bilden einer Vielzahl oberer Ausrichtungsmarkierungen auf einem Halbleiterwafer; Bilden einer Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer und den oberen Ausrichtungsmarkierungen entsprechend; Bonden des Halbleiterwafers an den Handle-Wafer derart, dass Mitten der oberen Ausrichtungsmarkierungen seitlich gegenüber Mitten entsprechender unterer Ausrichtungsmarkierungen versetzt sind; Messen einer Overlay-Verschiebung (OVL-Verschiebung) zwischen dem Handle-Wafer und dem Halbleiterwafer durch Erkennen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen; und Durchführen eines Photolithographieprozesses unter Verwendung eines Photolithographiewerkzeugs zum teilweisen Bilden einer integrierten Schaltungsstruktur (IC-Struktur) über dem Halbleiterwafer, wobei das Photolithographiewerkzeug während des Photolithographieprozesses gemäß der OVL-Verschiebung kompensatorisch ausgerichtet ist.
  2. Verfahren nach Anspruch 1, wobei der Halbleiterwafer an den Handle-Wafer ohne optische Ausrichtung gebondet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei eine Anzahl oberer Ausrichtungsmarkierungen einer Anzahl unterer Ausrichtungsmarkierungen gleich ist, so dass jede der oberen Ausrichtungsmarkierungen einer der unteren Ausrichtungsmarkierungen entspricht.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Messen der OVL-Verschiebung zwischen dem Handle-Wafer und dem Halbleiterwafer das Bestimmen einer Mitte des Handle-Wafers mittels der Vielzahl unterer Ausrichtungsmarkierungen und das Bestimmen einer Mitte des Halbleiterwafers mittels der Vielzahl oberer Ausrichtungsmarkierungen umfasst.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das Erkennen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen das Beleuchten des Halbleiterwafers und des Handle-Wafers mit Licht nach dem Bonden des Halbleiterwafers an den Handle-Wafer umfasst.
  6. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: Bilden einer ersten Verbindungsstruktur entlang einer vorderseitigen Fläche des Halbleiterwafers; und Bilden einer Bondungsstruktur auf der ersten Verbindungsstruktur, wobei sich die Bondungsstruktur und der Handle-Wafer an einer Bondungsgrenzfläche treffen; wobei die Vielzahl oberer Ausrichtungsmarkierungen innerhalb der Bondungsstruktur gebildet wird und wobei die Vielzahl unterer Ausrichtungsmarkierungen auf einer vorderseitigen Fläche des Handle-Wafers gebildet wird.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei jede obere Ausrichtungsmarkierung nach dem Bonden des Handle-Wafers an den Halbleiterwafer an mindestens einem Abschnitt einer entsprechenden unteren Ausrichtungsmarkierung gebondet ist.
  8. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: wobei nach dem Bonden des Halbleiterwafers an den Handle-Wafer ein äußerer Bereich des Halbleiterwafers von einer Umfangskante des Handle-Wafers um eine Nicht-Null-Entfernung in eine Richtung von einer Mitte des Handle-Wafers fort seitlich versetzt ist; und Durchführen eines Trimmprozesses an dem Halbleiterwafer zum Entfernen eines Abschnitts des Halbleiterwafers über einem Peripheriebereich des Handle-Wafers, wobei der Trimmprozess den äußeren Bereich des Halbleiterwafers entfernt, und wobei nach dem Trimmprozess ein Durchmesser des Halbleiterwafers kleiner ist als ein Durchmesser des Handle-Wafers.
  9. Verfahren nach Anspruch 8, wobei der Trimmprozess vor Messen der OVL-Verschiebung durchgeführt wird.
  10. Verfahren zum Bilden einer Halbleiterstruktur, umfassend: Bilden einer ersten integrierten Schaltungsstruktur (IC-Struktur) auf einem Halbleiterwafer, wobei die erste IC-Struktur eine erste Seitenwandkerbe und eine Vielzahl oberer Ausrichtungsmarkierungen umfasst; Bilden einer Vielzahl unterer Ausrichtungsmarkierungen auf einem Handle-Wafer, wobei der Handle-Wafer eine zweite Seitenwandkerbe umfasst; Bonden des Halbleiterwafers an den Handle-Wafer, wobei sich die erste IC-Struktur und der Handle-Wafer an einer Bondungsgrenzfläche treffen, und wobei die erste und die zweite Seitenwandkerbe nach dem Bondungsprozess seitlich versetzt sind; Messen einer Overlay-Verschiebung (OVL-Verschiebung) zwischen dem Handle-Wafer und dem Halbleiterwafer, wobei das Messen das Bestimmen einer Translationsentfernung und einer Rotationsverschiebung zwischen jeder oberen Ausrichtungsmarkierung und einer entsprechenden unteren Ausrichtungsmarkierungen umfasst; Durchführen eines Photolithographieausrichtungsprozesses an einem Photolithographiewerkzeug zum Kompensieren der OVL-Verschiebung; und Bilden einer zweiten IC-Struktur über dem Halbleiterwafer, wobei Bilden der IC-Struktur Durchführen eines Strukturierungsprozesses unter Verwendung des Photolithographiewerkzeugs nach dem Photolithographieausrichtungsprozess umfasst.
  11. Verfahren nach Anspruch 10, wobei Bilden der Vielzahl oberer Ausrichtungsmarkierungen umfasst: Bilden einer strukturierten Maskierungsschicht auf einer Bondungsstruktur der ersten IC-Struktur; Ätzen der Bondungsstruktur gemäß der strukturierten Maskierungsschicht, wodurch eine Vielzahl von Öffnungen innerhalb der Bondungsstruktur gebildet wird; Bilden einer Ausrichtungsmarkierungsschicht auf der Bondungsstruktur und innerhalb der Vielzahl von Öffnungen; und Durchführen eines Planarisierungsprozesses in die Ausrichtungsmarkierungsschicht hinein, wodurch die Vielzahl oberer Ausrichtungsmarkierungen gebildet wird.
  12. Verfahren nach Anspruch 10 oder 11, wobei der Photolithographieausrichtungsprozess das Verschieben einer entsprechenden Photomaske gemäß der Translationsentfernung und der Rotationsverschiebung umfasst.
  13. Verfahren nach einem der Ansprüche 10 oder 12, wobei das Messen der OVL-Verschiebung das Verwendung eines Lichtsensors zum Emittieren sichtbaren Lichts von einer rückseitigen Fläche des Halbleiterwafers zu einer vorderseitigen Fläche des Handle-Wafers zum Erkennen von Positionen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen umfasst.
  14. Verfahren nach einem der Ansprüche 10 oder 13, wobei das Messen der OVL-Verschiebung die Verwendung eines Infrarot-Lichtsensors (IR-Lichtsensors) zum emittieren von IR-Licht von einer rückseitigen Fläche des Handle-Wafers zu einer vorderseitigen Fläche des Halbleiterwafers zum Erkennen von Positionen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen umfasst.
  15. Verfahren nach einem der Ansprüche 10 oder 14, wobei die oberen Ausrichtungsmarkierungen entlang einer vorderseitigen Fläche des Halbleiterwafers gebildet werden.
  16. Verfahren nach einem der Ansprüche 10 oder 15, ferner umfassend: Durchführen eines Ausdünnungsprozesses an dem Halbleiterwafer nach dem Bondungsprozess, wobei der Ausdünnungsprozess den Halbleiterwafer über dem Handle-Wafer entfernt.
  17. Verfahren nach einem der Ansprüche 10 oder 16, wobei der Bondungsprozess das Durchführen eines mechanischen Ausrichtungsprozesses zwischen dem Halbleiterwafer und dem Handle-Wafer mittels einer Vielzahl von Waferstiften umfasst.
  18. Verarbeitungssystem, umfassend: eine Bondungseinrichtung, die dafür ausgelegt ist, einen Halbleiterwafer an einen Handle-Wafer zu bonden, wobei eine Vielzahl oberer Ausrichtungsmarkierungen auf dem Halbleiterwafer angeordnet ist und eine Vielzahl unterer Ausrichtungsmarkierungen auf dem Handle-Wafer angeordnet ist; eine Overlay-Messeinrichtung (OVL-Messeinrichtung), die dafür ausgelegt ist, eine OVL-Verschiebung zwischen der Vielzahl oberer Ausrichtungsmarkierungen und der Vielzahl unterer Ausrichtungsmarkierungen zu messen, wobei die OVL-Messeinrichtung einen Lichtsensor aufweist, der dafür ausgelegt ist, Licht von dem Halbleiterwafer zu dem Handle-Wafer zu emittieren, um eine Position jeder oberen und unteren Ausrichtungsmarkierung zu bestimmen; ein Photolithographiewerkzeug, das dafür ausgelegt ist, eine Photoresistschicht auf dem Halbleiterwafer mit strukturierter Strahlung zu belichten; und eine Steuereinrichtung, die dafür ausgelegt ist, einen Photolithographieausrichtungsprozess an dem Photolithographiewerkzeug gemäß der OVL-Verschiebung durchzuführen, wobei der Photolithographieausrichtungsprozess die OVL-Verschiebung kompensiert.
  19. Verarbeitungssystem nach Anspruch 18, wobei die Bondungseinrichtung eine Transporteinrichtung aufweist, die dafür ausgelegt ist, den Halbleiterwafer über dem Handle-Wafer vor dem Bonden des Halbleiterwafers an den Handle-Wafer mechanisch auszurichten, wobei die Transporteinrichtung eine Vielzahl von Waferstiften umfasst, und wobei die Vielzahl von Waferstiften einen ersten Stift umfasst, der dafür ausgelegt ist, eine Spur zu queren und den Halbleiterwafer über den Handle-Wafer zu führen.
  20. Verarbeitungssystem nach Anspruch 18 oder 19, ferner aufweisend: eine Ausdünnungseinrichtung, die dafür ausgelegt ist, einen Ausdünnungsprozess an dem Halbleiterwafer durchzuführen, wobei die Ausdünnungseinrichtung ferner dafür ausgelegt ist, einen Trimmprozess an dem Halbleiterwafer durchzuführen, wobei der Trimmprozess den Halbleiterwafer über einem Peripheriebereich des Handle-Wafers entfernt.
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