DE102020115154A1 - Multiplexer - Google Patents

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DE102020115154A1
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Chi-Lin Liu
Shang-Chih Hsieh
Chien-Hsing Li
Wei-Hsiang Ma
Yi-Hsun Chen
Cheok-Kei LEI
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Multiplexer weist eine erste und eine zweite Finne auf, welche sich jeweils in einer X-Achsenrichtung erstrecken. Erste, zweite, dritte und vierte Gates erstrecken sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung, und kontaktieren die erste und die zweite Finne. Das erste, das zweite, das dritte und das vierte Gate sind dafür eingerichtet, ein erstes, ein zweites, ein drittes beziehungsweise ein viertes Datensignal zu empfangen. Ein fünftes, ein sechstes, ein siebtes und ein achtes Gate erstrecken sich in der Y-Achsenrichtung und kontaktieren die erste und die zweite Finne, wobei das fünfte, das sechste, das siebte beziehungsweise das achte Gate dafür eingerichtet sind, das erste, das zweite, das dritte beziehungsweise das vierte Auswahlsignals zu empfangen. Eine Eingangslogikschaltung ist dafür eingerichtet, eine Ausgabe an einem Durchgangsknoten bereitzustellen. Ein neuntes Gate erstreckt sich in der Y-Achsenrichtung und kontaktiert die erste und die zweite Finne. Eine Ausgangslogikschaltung ist dafür eingerichtet, an einem Ausgangsanschluss ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal bereitzustellen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/861,649 mit dem Titel „DMUX4-Schaltung“, eingereicht am 14. Juni 2019, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Integrierte Schaltungen können zahlreiche Standardzellen mit unterschiedlichen Funktionen aufweisen. Standardzellen können zum Beispiel Logikgates, wie zum Beispiel ein AND-Gate, ein OR-Gate, ein XOR-Gate, ein NOT-Gate, ein NAND-Gate, ein NOR-Gate und ein XNOR-Gate, und kombinatorische Logikschaltungen, wie zum Beispiel ein Multiplexer, ein Flip-Flop (Kippschaltung), ein Addierer und ein Zähler, sein. Standardzellen können umgesetzt werden, um komplexe integrierte Schaltungsfunktionen zu verwirklichen. Beim Designen einer integrierten Schaltung, welche spezifische Funktionen aufweist, werden Standardzellen gewählt. Als nächstes zeichnen Designer oder EDA-Werkzeuge (Elektronische Designautomatisierungswerkzeuge) oder ECAD-Werkzeuge (Elektronische computerunterstützte Designwerkzeuge) Designlayouts der integrierten Schaltung aufweisend die ausgewählten Standardzellen und/oder Nicht-Standardzellen. Dann werden die Designlayouts in Fotomasken umgewandelt. Dann können die integrierten Halbleiterschaltungen hergestellt werden, indem Strukturen verschiedener durch Fotografieprozesse mit den Fotomasken definierte Schichten auf ein Substrat übertragen werden.
  • Zur Erleichterung des Designs integrierter Schaltungen wird eine Bibliothek aufweisend häufig verwendete Standardzellen mit deren jeweiligen Layouts eingerichtet. Somit kann ein Designer beim Designen einer integrierten Schaltung gewünschte Standardzellen aus der Bibliothek auswählen und die ausgewählten Standardzellen in einem automatischen Positionierungs- und Routingblock derart positionieren, dass ein Layout der integrierten Schaltung erstellt werden kann.
  • Solche Standardzellbibliotheken können zum Beispiel digitale Multiplexer (DMUX) aufweisen. DMUX werden in einer Vielzahl von Anwendungen verwendet. Ein Multiplexer ist ein Bauelement, welches eine Auswahl aus mehreren Dateneingangssignalen trifft und eine einzelne Ausgabe eines oder mehrerer der Eingänge basierend auf einem Auswahlsignal bereitstellt. Ein Demultiplexer empfängt den einzelnen gemultiplexten Eingang und teilt den Eingang in eine Mehrzahl von Ausgangssignalen auf. Beispielanwendungen, welche einen DMUX benutzen, umfassen Speichervorrichtungen und Mikrokontroller.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Blockschaltbild, welches ein Beispiel eines Verarbeitungssystems im Einklang mit einigen Ausführungsformen darstellt.
    • 2 zeigt ein Ablaufdiagramm, welches Design und Herstellungsprozess einer integrierten Schaltung im Einklang mit einigen Ausführungsformen darstellt.
    • 3 ist eine Wertetabelle für einen Multiplexer mit 4 Eingängen im Einklang mit einigen Ausführungsformen.
    • 4 ist ein Ablaufdiagramm, welches einen Querschnitt einer Beispielhalbleiterstruktur im Einklang mit einigen Ausführungsformen darstellt.
    • 5A ist ein Logikplan und 5B ist ein Schaltplan, welche einen digitalen Beispielmultiplexer (DMUX) im Einklang mit einigen Ausführungsformen darstellen.
    • 6 ist ein Layoutdiagramm, welches ein Beispielstandardzellenlayout für den in 5 gezeigten DMUX im Einklang mit einigen Ausführungsformen darstellt.
    • 7A ist ein Logikplan und 7B ist ein Schaltplan, welche einen weiteren Beispiel-DMUX im Einklang mit einigen Ausführungsformen darstellen.
    • 8 ist ein Layoutdiagramm, welches ein Beispielstandardzellenlayout für den in 7 gezeigten DMUX im Einklang mit einigen Ausführungsformen darstellt.
    • 9A ist ein Logikplan und 9B ist ein Schaltplan, welche einen weiteren Beispiel-DMUX im Einklang mit einigen Ausführungsformen darstellen.
    • 10 ist ein Layoutdiagramm, welches ein Beispielstandardzellenlayout für den in 9 gezeigten DMUX im Einklang mit einigen Ausführungsformen darstellt.
    • 11A ist ein Logikplan und 11B ist ein Schaltplan, welche noch einen weiteren Beispiel-DMUX im Einklang mit einigen Ausführungsformen darstellen.
    • 12 ist ein Layoutdiagramm, welches ein Beispielstandardzellenlayout für den in 11 gezeigten DMUX im Einklang mit einigen Ausführungsformen darstellt.
    • 13A ist ein Logikplan und 13B ist ein Schaltplan, welche einen weiteren Beispiel-DMUX im Einklang mit einigen Ausführungsformen darstellen.
    • 14 - 17 sind Layoutdiagramme, welche Beispielstandardzellenlayouts für den in 13 gezeigten DMUX im Einklang mit einigen Ausführungsformen darstellen.
    • 18 ist ein Ablaufdiagramm, welches ein Beispiel eines Verfahrens im Einklang mit einigen Ausführungsformen darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen, oder Beispiele, zur Umsetzung verschiedener Merkmale des bereitgestellten Gegenstands bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele, und sollen keinesfalls als Einschränkung ausgelegt werden. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Elemente derart zwischen dem ersten Element und dem zweiten Element gebildet sein können, dass das erste und das zweite Element nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „unter“, „darunter“, „niedriger“, „über“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Elektronische Designautomatisierungs-Werkzeuge (EDA-Werkzeuge) und Verfahren erleichtern das Design, die Trennung und die Platzierung integrierter mikroelektronischer Schaltungen auf einem Halbleitersubstrat. Dieser Prozess umfasst typischerweise das Umwandeln einer Beschreibung des Verhaltens der Schaltung in eine Funktionsbeschreibung, welche dann in logische Funktionen zerlegt und Zellen unter Verwendung einer Standardzellenbibliothek zugeordnet wird. Nach der Zuordnung wird eine Synthese vorgenommen, um das strukturelle Design in ein physisches Layout umzuwandeln, ein Taktbaum wird aufgebaut, um die strukturellen Elemente zu synchronisieren, und nach Abschluss des Layouts wird das Design optimiert.
  • 1 ist ein Blockschaltbild, welches ein Beispiel eines Verarbeitungssystems im Einklang mit einigen hierin offenbarten Ausführungsformen darstellt. Das Verarbeitungssystem 10 kann dazu verwendet werden, ein EDA-System im Einklang mit verschiedenen hierin erörterten Prozessen umzusetzen. Das Verarbeitungssystem 10 weist eine Verarbeitungseinheit 11, wie zum Beispiel einen Desktopcomputer, eine Arbeitsstation, einen Laptopcomputer, eine eigene Einheit angepasst für eine bestimmte Anwendung, ein Smartphone oder einen Tabletcomputer, etc., auf. Das Verarbeitungssystem 10 kann mit einer Anzeige 14 und einer oder mehreren Eingabe-/Ausgabe-Vorrichtungen 12, wie zum Beispiel einer Maus, einer Tastatur, einem Berührungsbildschirm, einem Drucker, etc., ausgestattet sein. Die Verarbeitungseinheit 11 weist auch eine zentrale Verarbeitungseinheit (CPU) 20, einen Speicher 22, eine Massenspeichervorrichtung 24, einen Videoadapter 26 und eine I/O-Schnittstelle 28, welche mit einem Bus 30 verbunden ist, auf.
  • Der Bus 30 kann einen oder mehrere beliebige Typen verschiedener Busarchitekturen aufweisen, also zum Beispiel ein Speicherbus oder eine Speichersteuerung, ein Peripheriebus oder ein Videobus sein. Die CPU 20 kann einen beliebigen Typ eines elektronischen Datenprozessors aufweisen, und der Speicher 22 kann einen beliebigen Typ eines Systemspeichers, wie zum Beispiel statischen Direktzugriffsspeicher (SRAM), dynamischen Direktzugriffsspeicher (DRAM) oder Festwertspeicher (ROM), aufweisen.
  • Die Massenspeichervorrichtung 24 kann einen beliebigen Typ einer Speichervorrichtung aufweisen, welcher dafür eingerichtet ist, Daten, Programme und sonstige Informationen zu speichern und über den Bus 130 Zugriff auf die Daten, Programme und sonstigen Informationen zu ermöglichen. Die Massenspeichervorrichtung 24 kann zum Beispiel eines oder mehrere der Elemente aus der Gruppe umfassend ein Festplattenlaufwerk, ein Magnetplattenlaufwerk, ein Optikplattenlaufwerk, Flashspeicher oder dergleichen aufweisen.
  • Der Begriff computerlesbare Medien, wie hierin verwendet, kann Computerspeichermedien, wie zum Beispiel den Systemspeicher und die oben erwähnten Speichervorrichtungen, umfassen. Computerspeichermedien können flüchtige und nichtflüchtige, entfernbare und nicht entfernbare Medien implementiert in irgendein Verfahren oder irgendeine Technologie zum Speichern von Informationen, wie zum Beispiel computerlesbaren Anweisungen, Datenstrukturen oder Programmodulen, umfassen. Der Speicher 22 und die Massenspeichervorrichtung 24 sind Beispiele für Computerspeichermedien (z.B. Speicherplatz). Die Massenspeichervorrichtung kann ferner eine Bibliothek von Standardzellen, wie zum Beispiel die hierin offenbarten Standardzellen, speichern.
  • Computerspeichermedien können RAM, ROM, elektrisch löschbaren Festwertspeicher (EEPROM), Flashspeicher oder andere Speichertechnologien, CD-ROM, digitale vielseitige Scheiben (DVD) oder andere optische Speicher, Magnetkassetten, Magnetband, Magnetplattenspeicher oder andere Magnetspeichervorrichtungen oder jedes sonstige Erzeugnis, welches dazu verwendet werden kann, Informationen zu speichern, und auf welches die Verarbeitungsvorrichtung 100 zugreifen kann, umfassen. Jegliches derartige Computerspeichermedium kann einen Teil der Verarbeitungsvorrichtung 100 bilden. Eine Trägerwelle oder ein sonstiges sich fortpflanzendes oder moduliertes Datensignal zählen nicht zu den Computerspeichermedien.
  • Kommunikationsmedien können durch computerlesbare Befehle, Datenstrukturen, Programmmodule oder sonstige Daten in einem modulierten Datensignal, wie zum Beispiel einer Trägerwelle oder einem anderen Transportmechanismus, verkörpert sein, und umfassen jegliches Informationsbereitstellungsmedium. Der Betriff „moduliertes Datensignal“ kann ein Signal beschreiben, welches eine oder mehrere Eigenschaften aufweist, welche derart festgelegt sind oder verändert werden, dass sie Informationen im Signal kodieren. Als Beispiel, jedoch nicht als Einschränkung, können Kommunikationsmedien drahtgebundene Medien, wie zum Beispiel ein verdrahtetes Netzwerk oder eine direkt verdrahtete Verbindung, und drahtlose Medien, wie zum Beispiel Akustik-, Radiofrequenz- (RF-), Infrarot- und sonstige Drahtlosmedien, umfassen.
  • Der Videoadapter 26 und die I/O-Schnittstelle 28 stellen Schnittstellen bereit, um externe Eingabe- und Ausgabevorrichtungen mit der Verarbeitungseinheit 11 zu verbinden. Wie in 1 dargestellt, umfassen Beispiele für Eingabe- und Ausgabevorrichtungen die Anzeige 14 gekoppelt mit dem Videoadapter 26, und die I/O-Vorrichtung 12, wie zum Beispiel eine Maus, eine Tastatur, einen Drucker und dergleichen, gekoppelt mit der I/O Schnittstelle 128. Andere Vorrichtungen können mit der Verarbeitungseinheit 110 gekoppelt sein, und zusätzliche oder weniger Schnittstellenkarten können verwendet werden. Zum Beispiel kann eine serielle Schnittstellenkarte (nicht gezeigt) dazu verwendet werden, eine serielle Schnittstelle für einen Drucker bereitzustellen. Die Verarbeitungseinheit 11 kann auch eine Netzwerkschnittelle 32 aufweisen, welche eine verdrahtete Verbindung zu einem lokalen Netzwerk (LAN) oder einem Weitbereichsnetzwerk (WAN) 16 und/oder eine drahtlose Verbindung sein kann.
  • Ausführungsformen des Verarbeitungssystems 10 können andere Komponenten aufweisen. Zum Beispiel kann das Verarbeitungssystem 10 Netzteile, Kabel, eine Hauptplatine, herausnehmbare Speichermedien, Gehäuse und dergleichen aufweisen. Obwohl sie hier nicht gezeigt sind, werden diese anderen/weiteren Komponenten als ein Teil des Verarbeitungssystem 10 betrachtet.
  • In manchen Beispielen wird Softwarekode durch die CPU 20 ausgeführt, um ein Benutzerdesign zum Erstellen eines physischen integrierten Schaltungslayouts zu analysieren. Die CPU 20 kann auf den Softwarekode über den Bus 30 vom Speicher 22, der Massenspeichervorrichtung 24 oder dergleichen, oder aus der Ferne durch die Netzwerkschnittstelle 32 zugreifen. Ferner wird das physische integrierte Schaltungslayout in manchen Beispielen basierend auf einem funktionellen integrierten Schaltungslayout erstellt, welches durch die I/O-Schnittstelle 28 empfangen werden und/oder im Speicher 22 oder 24 im Einklang mit verschiedenen durch den Softwarekode umgesetzten Verfahren und Prozessen gespeichert sein kann.
  • Eine Standardzelle kann eine gesamte Vorrichtung, wie zum Beispiel einen Transistor, eine Diode, einen Kondensator, einen Widerstand, einen Induktor, aufweisen, oder kann eine Gruppe aus verschiedenen Bauelementen aufweisen, welche derart angeordnet sind, dass sie eine bestimmte Funktion erzielen, unter anderem zum Beispiel einen Wechselrichter, einen Flip-Flop, eine Speicherzelle oder einen Multiplexer. Um es einfacher zu machen, ein funktionelles Design zu konzeptionieren, kann die Verwendung von Standardzellen darüber hinaus die Überprüfungszeit für die Designregelprüfung (DRC) der Layoutmerkmale innerhalb der IC verringern, da eine Standardzelle, welche im gesamten Layout wiederholt wird, in der DRC ein einziges Mal überprüft werden kann, anstatt jede Instanziierung einzeln zu überprüfen. Basierend auf der erhaltenen Funktionsschaltungsbeschreibung ist das System 10 dafür eingerichtet, Standardzellen aus der Zellenbibliothek auszuwählen.
  • 2 stellt ein generelles Beispiel eines integrierten Schaltungsdesigns und eines Herstellungsprozesses 40 dar, welcher durch das Verarbeitungssystem 10 umgesetzt werden kann, um ein physisches Layout aus einem von einem Benutzer angegebenen Verhaltens-/Funktionsdesign zu erzeugen. Das Benutzerdesign 42 spezifiziert das gewünschte Verhalten oder die gewünschte Funktion der Schaltung basierend auf verschiedenen Signalen oder Impulsen, welche an die Eingänge des Gesamtdesign angelegt werden, und kann ein einer geeigneten Programmiersprache geschrieben sein. Das Design 42 kann vom Benutzer durch die I/O-Schnittstelle 28 in die Verarbeitungseinheit 11 (siehe 1) hochgeladen werden. Alternativ dazu kann das Design 42 auf den Speicher 22 oder die Massenspeichervorrichtung 24 hochgeladen und/oder dort gespeichert werden, beziehungsweise kann das Design 42 von einem entfernten Benutzer durch die Netzwerkschnittstelle 32 hochgeladen werden.
  • Am Design wird eine Synthese 44 ausgeführt, in welcher das Verhalten und/oder die Funktionen, welche vom Design 42 gewünscht werden, in eine funktional äquivalente Schaltungsbeschreibung auf Logik-Gate-Ebene umgewandelt werden, indem das Design an die Standardzellen, zum Beispiel aus einer oder mehreren Zellenbibliotheken 48, angepasst wird. Die Zellenbibliothek 48 enthält eine Auflistung vordesignter Komponenten oder funktionaler Zellen, welche jeweils eine vorher festgelegte Funktion ausführen können. Die Zellen sind in der Zellenbibliothek 48 als Informationen gespeichert, welche interne Schaltungselemente, die verschiedenen Verbindungen zu diesen Schaltungselementen, eine vordesignte physische Layoutstruktur, Dotierstoffimplantate, Wannen, etc. aufweisen. Zusätzlich kann die gespeicherte Zelle auch eine Form der Zelle, Endpositionen für externe Anschlüsse, Verzögerungscharakteristika, Energieverbrauch, etc. aufweisen Die Synthese 44 ergibt eine funktional äquivalente Schaltungsbeschreibung auf Logik-Gate-Ebene, wie zum Beispiel eine Gate-Ebenen-Netzliste 46. Die Zellenbibliothek 48 kann zum Beispiel in einer oder mehreren Datenbanken, welche im Massenspeicher 24 enthalten sind, gespeichert sein. Basierend auf der Gate-Ebenen-Netzliste 46 kann eine fotolithografische Maske 50 geschaffen werden, welche dazu verwendet wird, die integrierte Schaltung 52 herzustellen.
  • Ein digitaler Multiplexer (hierin manchmal als ein DMUX bezeichnet) ist ein Bauelement, welches eine Auswahl aus mehreren Dateneingangssignalen trifft und eine einzige Ausgabe eines oder mehrere der Eingänge basierend auf einem Auswahlsignal bereitstellt. Ein Demultiplexer empfängt einen einzelnen gemultiplexten Eingang und teilt den Eingang in eine Mehrzahl von Ausgangssignalen auf. Somit bezieht sich zum Beispiel ein DMUX4 auf einen digitalen Multiplexer, welcher vier Dateneingangssignale (I0 - I3) und Auswahlsignale (S0 - S3) empfängt, und ein einziges Signal (Z) basierend auf den Daten und den ausgewählten Eingangssignalen ausgibt. 3 stellt eine Beispielwertetabelle für einen DMUX4 dar, welche die Dateneingangssignale I0 - I3, die Auswahlsignale S0 - S3 und das Ausgangssignal Z zeigt.
  • Beispielanwendungen, welche einen DMUX benutzen, umfassen integrierte Schaltungsbauteile, Speichervorrichtungen und Mikrokontroller. Standardzellen, wie zum Beispiel Standardzellen, welche in der Zellenbibliothek 48, die in 2 gezeigt ist, gespeichert sind, können verschiedene DMUX-Schaltungen aufweisen, und solche DMUX-Zellen werden oftmals für bestimmte IC-Bauteile verwendet.
  • Aspekte dieser Offenbarung betreffen DMUX-Schaltungen und Layout-Ausführungsformen zum Verringern der Flächenkosten und Verbessern der Gesamtleistung für Systeme, welche DMUX-Schaltungen verwenden. In manchen Beispielen benutzen Ausführungsformen DMUX-Designinnovationen, um die Anzahl von Transistoren zu verringern. In einigen offenbarten Beispielen können Kombinationslogik und Layout-Strukturen die von der DMUX-Schaltung benutzte Fläche um beinahe 8 % verringern. Darüber hinaus können Energieverbrauch und Geschwindigkeit verbessert werden. Offenbarte Ausführungsform stellen zum Beispiel DMUX-Schaltungen bereit, welche verschiedene Kombinationen von Logikschaltungen umgesetzt ohne Übertragungs-Gates, welche typischerweise in bekannten DMUX-Schaltungen verwendet werden, verwenden.
  • Einige offenbarte DMUX-Zellen weisen Logikschaltungen mit Transistoren auf, welche unter Verwendung einer Finnen-Feldeffekttransistorarchitektur (FinFET-Architektur) gebildet werden. Zum Beispiel kann eine Polysilizium- oder eine andere leitfähige Struktur mit einer Halbleiterfinne verbunden werden, welche sich über ein Isoliermaterial erstreckt. Die Polysiliziumstruktur fungiert als das Gate des FinFET-Transistors, sodass eine an die Polysiliziumstruktur angelegte Spannung den Fluss von Elektronen zwischen Source-/Drain-Kontakten (S/D-Kontakten), welche an gegenüberliegenden Seiten der Polysiliziumstruktur mit der Finne verbunden sind, bestimmt. Eine Schwellenspannung des FinFET-Transistors ist die Mindestspannung, mit welcher der Transistor als eingeschaltet betrachtet wird, sodass ein nennenswerter Strom zwischen den S/D-Kontakten fließen kann. Die Anzahl an Polysiliziumstrukturen in Kontakt mit einer Finne entlang ihrer Länge, welche zum Bilden einer DMUX-Zelle verwendet werden, kann als das „Abstandsmaß“, häufig als „kontaktierter Polyabstand“ oder Cpp bezeichnet, der Zelle entlang einer Dimension angesehen werden, und ist zumindest teilweise bestimmend für die Dichte der Zelle.
  • 4 ist ein Blockschaltbild, welches einen Querschnitt einer Beispielhalbleiterstruktur darstellt, welche zur Umsetzung hierin offenbarter DMUX-Vorrichtungen verwendet werden kann. Die Struktur 60 ist in den X-Achsen- und Z-Achsenrichtungen gezeigt, während die Y-Achsenrichtung lotrecht zur Ebene des in 4 dargestellten Querschnitts ausgerichtet ist. Die Struktur 20 weist eine Tragschicht 62 und eine Interconnect-Schicht 64 auf.
  • Im Allgemeinen weist die Tragschicht 62 ein Halbleitersubstrat auf, welches wiederum Polysiliziumbereiche (welche in dieser Offenbarung z.B. auch als „Poly“ bezeichnet werden), Diffusionsbereiche, Halbleiterwannen (z.B. N-Wannen, P-Wannen, tiefe N-Wannen, tiefe P-Wannen), etc. aufweist, in welchen Halbleitervorrichtungen (z.B. Transistoren, Dioden, etc.) gebildet werden. Eine Interconnect-Schicht 64 weist N (z.B. eine ganze Zahl von) leitfähigen Schichten (z.B. Metallschichten M1 bis MN) auf, welche für Interconnect-Vorrichtungen innerhalb von Schichten in der Interconnect-Schicht 64 und zum Bilden elektrischer Verbindungen mit externen Vorrichtungen, etc. verwendet werden. Die Interconnect-Schicht 64 weist in der Regel Durchkontaktierungen, dielektrische Zwischenschichtmaterialien, Passivierungsschichten, Bondpads, Packaging-Ressourcen, etc. auf Jede der Metallschichten (z.B. leitfähigen Schichten) M in der Interconnect-Schicht 64 wird üblicherweise als Metall-Eins-, Metall-Zwei-, Metall-Drei-Schicht etc. (M1, M2, M3, etc.) bezeichnet. Zwischen den verschiedenen Metallschichten M werden dielektrische Materialien (z.B. Material mit hohem K, mit niedrigem K, etc.) 66 verwendet, um die Metallschichten M zu isolieren. Die Tragschicht 63 und die Interconnect-Schicht 64 werden häufig als eine Front-End-Struktur beziehungsweise eine Back-End-Struktur bezeichnet, da sie beim Halbleiterherstellungsprozess das jeweilige „vordere Ende der Linie“ (FEOL) beziehungsweise „hintere Ende der Linie“ darstellen. In einigen Ausführungsformen werden DMUX-Vorrichtungen unter Verwendung der Tragschicht 63 und einer oder mehreren der Metallschichten M angefertigt.
  • Die 5A und 5B stellen eine DMUX4-Schaltung 100 dar, und 6 stellt ein Beispielstandardzellenlayoutdiagramm für die DMUX4-Schaltung 100 im Einklang mit einigen Ausführungsformen dar. Die DMUX4-Schaltung 100 weist eine AND-OR-Logikschaltung (AO2222) mit acht Eingängen 102 und einen Wechselrichter 104 auf, welche zusammen durch 18 Transistoren umgesetzt worden sind. Im Allgemeinen ist die AO2222-Schaltung 102 derart eingerichtet, dass sie die Datensignale I0 - I3 und die Signale S0 - S3 empfängt, und hierin daher als eine Multiplexereingangslogikschaltung bezeichnet wird. Die AO2222-Schaltung 102 ist ferner dafür eingerichtet, als Reaktion auf die Auswahlsignale S0 - S3 eine Umkehrung des jeweils ausgewählten Datensignals I0 - I3 auszugeben. Die Wechselrichterschaltung 104 ist dafür eingerichtet, die Ausgabe der AO2222-Schaltung 102 zu empfangen und das Ausgangssignal Z basierend auf dem ausgewählten Datensignal bereitzustellen, und wird daher als eine Multiplexerausgangslogikschaltung bezeichnet.
  • Insbesondere weist die AO2222-Schaltung vier AND-Gates mit 2 Eingängen 102a - 102d auf, welche die betreffenden Eingänge I0/S0 - I3/S3 empfangen. Die Ausgaben der AND-Gates 102a - 102d werden durch ein NOR-Gate 102e empfangen. Ein Wechselrichter 104 empfängt die Ausgabe des NOR-Gates 102e, um das Ausgangssignal Z bereitzustellen. 5B stellt ein Beispiel der DMUX-Schaltung 100 dar, in welcher die AO2222-Schaltung 102 die PMOS-Transistoren 110, 111, 112 und 113 aufweist, welche jeweils Gate-Anschlüsse aufweisen, welche angeschlossen sind, um die Eingänge I0, I1, I2 beziehungsweise I3 zu empfangen. Die PMOS-Transistoren 120, 121, 122 und 123 weisen jeweils Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge S0, S1, S2 beziehungsweise S3 zu empfangen. Die PMOS-Transistor 110 - 113 sind zwischen einer VDD-Stromschiene und einem Durchgangsknoten 126 ebenso in Reihe geschaltet, wie die PMOS-Transistoren 120 - 123. Insbesondere weisen die Transistoren 113 und 123 Source-Anschlüsse, welche mit der VDD-Schiene verbunden sind, und Drain-Anschlüsse, welche mit den Source-Anschlüssen der benachbarten Transistoren 112 beziehungsweise 122 verbunden sind, auf. Desgleichen weisen die Transistoren 112 und 122 Drain-Anschlüsse auf, welche mit den jeweiligen Source-Anschlüssen der Transistoren 111 und 121 verbunden sind, welche Drain-Anschlüsse aufweisen, welche mit den jeweiligen Source-Anschlüssen der Transistoren 110 und 120 verbunden sind, welche wiederum Drain-Anschlüsse aufweisen, welche mit dem Durchgangsknoten 126 verbunden sind. Ferner sind die Drain-Anschlüsse der Transistoren 111, 112 und 113 mit den jeweiligen Drain-Anschlüssen der Transistoren 121, 122 und 123 verbunden.
  • Die AO2222-Schaltung 102 weist ferner die NMOS-Transistoren 130, 131, 132 und 133 auf, welche jeweils Gate-Anschlüsse aufweisen, welche angeschlossen sind, um die Eingänge I0, I1, I2 beziehungsweise I3 zu empfangen. Die NMOS-Transistoren 140, 141, 142 und 143 weisen jeweils Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge So, S1, S2 beziehungsweise S3 zu empfangen. Die NMOS-Transistoren 110 - 113 weisen jeweils Drain-Anschlüsse, welche mit dem Durchgangsknoten 126 verbunden sind, und Source-Anschlüsse, welche mit den jeweiligen Drain-Anschlüssen der NMOS-Transistoren 140 - 143 verbunden sind, auf. Source-Anschlüsse jedes der NMOS-Transistoren 140 - 143 sind mit einer VSS-Stromschiene verbunden.
  • Der Durchgangsknoten 126 ist mit einem Eingang des Wechselrichters 104 verbunden, welcher einen PMOS-Transistor 152 und einen NMOS-Transistor 154 aufweist, welche zwischen die VDD- und die VSS-Schiene geschaltet sind. Der Wechselrichter 104 stellt das Ausgangssignal Z der DMUX4 100 bereit.
  • Falls irgendeines der Auswahlsignale S0 - S1 UND dessen jeweiliges Datensignal I0 - I3 hoch sind, ist das/sind die zugehörige/n PMOS-Transistorpaar(e) somit deaktiviert und der Durchgangsknoten 126 ist von der VDD-Schiene getrennt. Ferner wird das/werden die zugehörige/n NMOS-Transistorpaar(es) aktiviert, um den Durchgangsknoten 126 mit der VSS-Schiene zu verbinden, wodurch der Durchgangsknoten 126 auf niedrig gezogen wird. Das niedrige Signal am Durchgangsknoten 126 wird durch den Wechselrichter 104 auf hoch gestellt.
  • Das in 6 gezeigte Beispiel-Layoutdiagramm weist eine erste und eine zweite Finne 160, 162 auf, welche sich in der X-Achsenrichtung erstrecken. Metallleitungen 166, welche in einer oder mehreren Metallschichten, zum Beispiel M1, angeordnet sein können, erstrecken sich zwischen der VDD- und der VSS-Schiene und den Finnen 160 und 162, um die Source- oder die Drain-Anschlüsse der Transistoren mit der VDD- oder der VSS-Schiene zu verbinden, wie in 5 gezeigt. Für Transistoren, bei welchen Source- oder Drain-Anschlüsse nicht mit den VDD- oder VSS-Anschlüssen verbunden sind, können die Metallleitungen 166 von der VDD- oder der VSS-Schiene getrennt sein. Zum Beispiel verbinden die Metallleitungen 166 die Source-Anschlüsse der Transistoren 113 und 123 mit der VDD-Schiene, und die Source-Anschlüsse der Transistoren 140 - 143 mit der VSS-Schiene. Metallausnehmungen 168 trennen die Source-Anschlüsse der Transistoren 110 - 112 und 120 - 122 von der VDD-Schiene, und die Source-Anschlüsse der Transistoren 131 - 133 von der VSS-Schiene.
  • Aktive Gate-Strukturen 170 erstrecken sich in der Y-Achsenrichtung und sind mit jeweiligen Datensignalen I0 - I3 und Auswahlsignalen S0 - S3 verbunden. Im dargestellten Beispiel können die Gate-Strukturen aktive Polysiliziumstrukturen („Poly-Gates“) aufweisen. Es versteht sich, dass in der vorliegenden Offenbarung die X-Achse und die Y-Achse derart gezeigt und beschrieben sind, dass sie quer oder im Wesentlichen lotrecht zueinander angeordnet sind. Aufgrund des Designs, der Fertigung, sowie Messfehlern verursacht durch nicht perfekte Herstellungs- und Messbedingungen können die X-Achse und die Y-Achse jedoch nicht wirklich perfekt lotrecht zueinander angeordnet sein. Eine solche Beschreibung sollte für durchschnittlich ausgebildete Fachleute verständlich erscheinen.
  • Jedes der Poly-Gates 170 kontaktiert sowohl die erste als auch die zweite Finne, 160, 162. Wie in 6 gezeigt, empfängt ferner jedes der Poly-Gates 170 ein betreffendes der Datensignale I0 - I3 oder eines der Auswahlsignale S0 - S3. Mit anderen Worten empfängt jedes der Poly-Gates 170 ein Eingangssignal. Folglich weist die Ausführungsform, welche in 6 dargestellt ist, acht Poly-Gates 170 auf, um die vier Datensignale I0 - I3 und die vier Auswahlsignale S0 - S3 zu empfangen. Ferner erstreckt sich ein neuntes Gate oder Poly-Gate 171 in der Y-Achsenrichtung und kontaktiert die erste und die zweite Finne, 160 und 162. Das neunte Poly-Gate 171 ist mit dem Durchgangsknoten 126 verbunden und bildet die Transistoren 152 und 154 des Wechselrichters 104.
  • In der gezeigten Ausführungsform weisen die Finnen 160 und 162 eine längere Abmessung (zum Beispiel eine Länge) entlang der X-Achsenrichtung auf, wie in 6 gezeigt, und sind in der Y-Achsenrichtung voneinander beabstandet. Die Poly-Gates 170 und die Metallleitungen 166 weisen entlang der Y-Achsenrichtung eine längere Abmessung (zum Beispiel eine Länge) auf, und sind in der X-Achsenrichtung voneinander beabstandet.
  • Durchkontaktierungen 172 verbinden durch zusätzliche Metallkontakte (in 6 nicht abgebildet), welche in anderen Metallschichten M1 - MN der Vorrichtung angeordnet sind, verschiedene Anschlüsse der dargestellten Transistoren miteinander, wie in 5 gezeigt. Um Leckströme zwischen benachbarten Bauelementen (Zellen) zu verhindern, weist die Standardzelle die inaktiven Gate-Strukturen, welche an den Rändern der aktiven Bereiche gebildet sind, auf, zum Beispiel die Finnen 160, 162, auf. Solche inaktiven oder „Dummy“-Polysilizium-Gate-Strukturen 174 erstrecken sich auch in der Y-Achsenrichtung und dienen dazu, die Zellen voneinander zu trennen, und auch um Abschnitte einer Zelle voneinander zu trennen. In manchen Beispielen werden die inaktiven Poly-Strukturen als kontinuierliche Polyauf-Oxid-Definitionsrandstrukturen (CPODE-Strukturen) bezeichnet. Das bedeutet, die inaktiven Polysiliziumstrukturen sind nicht als Gates für MOS-Bauelemente elektrisch verbunden, sondern sind „Dummy“-Strukturen welche keinerlei Funktion in der Schaltung aufweisen. Die inaktiven Poly-Strukturen bedecken und schützen ferner die Enden der Finnen in den Zellen während der Verarbeitung, wodurch sie zusätzliche Sicherheit während der Verarbeitung bereitstellen.
  • Die 7A und 7B stellen eine DMUX4-Schaltung 200 dar, und 8 stellt ein Beispielstandardzellenlayoutdiagramm für die DMUX4-Schaltung 200 im Einklang mit einigen Ausführungsformen dar. Die DMUX4-Schaltung 200 verwendet eine AND-OR-INVERT-Logik (AOI222) mit sechs Eingängen mit einer NAND-Logik (ND2) mit zwei Eingängen, welche im dargestellten Beispiel mit 20 Transistoren umgesetzt sind. In der Regel weist die DMUX4-Schaltung 200 eine Eingangslogikschaltung auf, welche eine erste ND2-Schaltung 202 und eine AOI222-Schaltung 204 aufweist. Die erste ND2-Schaltung 202 ist dafür eingerichtet, das Datensignal I0 und das Auswahlsignal So zu empfangen und eine Ausgabe an einem ersten Durchgangsknoten 226 bereitzustellen. Die AOI222-Schaltung 204 weist drei AND-Gates 204a - 204c auf, welche dafür eingerichtet sind, jeweils eines der Datensignale I1 - I3 und eines der Auswahlsignale S1 - S3 zu empfangen. Die Ausgaben der AND-Gates 204a - 204c werden durch ein NOR-Gate 204d empfangen, welches dafür eingerichtet ist, eine Ausgabe an einem zweiten Durchgangsknoten 228 bereitzustellen. Eine Ausgangslogikschaltung weist eine zweite ND2-Schaltung 206 auf, welche Eingänge aufweist, die mit dem ersten und dem zweiten Durchgangsknoten verbunden sind, um die Ausgaben der ersten ND2-Schaltung 202 und der AOI222-Schaltung 204 zu empfangen, und das ausgewählten Datensignal Z bereitzustellen.
  • Insbesondere weist die erste ND2-Schaltung 202, wie in 7B gezeigt, einen PMOS-Transistor 210 auf, an welchem ein Gate-Anschluss angeschlossen ist, um das I0-Datensignal zu empfangen. Ein PMOS-Transistor 220 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S0-Auswahlsignal zu empfangen. Der PMOS-Transistor 210 und der PMOS-Transistor 220 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem Durchgangsknoten 226 verbunden sind. Die NMOS-Transistoren 230 und 240 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I0 beziehungsweise S0 zu empfangen. Der NMOS-Transistor 210 weist einen Drain-Anschluss, welcher mit dem Durchgangsknoten 226 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 240 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 240 ist mit einer VSS-Stromschiene verbunden.
  • Die AOI222-Schaltung 204 weist die PMOS-Transistoren 211, 212 und 213 auf, welche jeweils Gate-Anschlüsse aufweisen, welche angeschlossen sind, um die Eingänge 11, 12 beziehungsweise I3 zu empfangen. Die PMOS-Transistoren 221 222 und 223 weisen jeweils Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge S1, S2 beziehungsweise S3 zu empfangen. Die PMOS-Transistoren 211 - 213 sind zwischen der VDD-Stromschiene und einem Durchgangsknoten 228 ebenso in Reihe geschaltet, wie die PMOS-Transistoren 221- 223. Insbesondere weisen die Transistoren 213 und 223 Source-Anschlüsse, welche mit der VDD-Schiene verbunden sind, und Drain-Anschlüsse, welche mit den Source-Anschlüssen der benachbarten Transistoren 212 beziehungsweise 222 verbunden sind, auf. Desgleichen weisen die Transistoren 212 und 222 Drain-Anschlüsse auf, welche mit den jeweiligen Source-Anschlüssen der Transistoren 211 und 221 verbunden sind, welche Drain-Anschlüsse aufweisen, welche mit dem zweiten Durchgangsknoten 228 verbunden sind. Ferner sind die Drain-Anschlüsse der Transistoren 211, 212 und 213 mit den jeweiligen Drain-Anschlüssen der Transistoren 221, 222 und 223 verbunden.
  • Die AOI222-Schaltung 204 weist ferner die NMOS-Transistoren 231, 232 und 233 auf, welche jeweils angeschlossene Gate-Anschlüsse aufweisen, um die Eingänge 11, 12 beziehungsweise I3 zu empfangen. Die NMOS-Transistoren 241, 242 und 243 weisen jeweils angeschlossene Gate-Anschlüsse auf, um die Eingänge S1, S2 beziehungsweise S3 zu empfangen. Die NMOS-Transistoren 211 - 213 weisen jeweils Drain-Anschlüsse, welche mit dem zweiten Durchgangsknoten 228 verbunden sind, und Source-Anschlüsse, welche mit den jeweiligen Drain-Anschlüssen der NMOS-Transistoren 241 - 243 verbunden sind, auf. Source-Anschlüsse jedes der NMOS-Transistoren 241 - 243 sind mit der VSS-Stromschiene verbunden.
  • Die zweite ND2-Schaltung 206 weist einen PMOS-Transistor 252 auf, welcher einen Gate-Anschluss, welcher mit dem ersten Durchgangsknoten 226 verbunden ist, aufweist, und ein PMOS-Transistor 254 weist einen Gate-Anschluss auf, welcher mit dem zweiten Durchgangsknoten 228 verbunden ist. Der PMOS-Transistor 252 und der PMOS-Transistor 254 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit einem Ausgangsanschluss 260 verbunden ist, welcher das Ausgabesignal Z bereitstellt. Die NMOS-Transistoren 256 und 258 weisen Gate-Anschlüsse auf, welche mit dem ersten beziehungsweise dem zweiten Durchgangsknoten verbunden sind. Der NMOS-Transistor 256 weist einen Drain-Anschluss, welcher mit dem Ausgangsanschluss 260 verbunden ist, sowie einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 258 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 258 ist mit der VSS-Stromschiene verbunden.
  • 8 stellt ein Beispielstandardzellenlayout für die DMUX4-Schaltung 200 dar, welche eine erste und eine zweite Finne, 260, 262 aufweist, welche sich in der X-Achsenrichtung erstrecken. Metallleitungen 266, welche in einer oder mehreren Metallschichten, zum Beispiel M1, angeordnet sein können, erstrecken sich zwischen der VDD- und der VSS-Schiene und den Finnen 260 und 262, um die Source- oder die Drain-Anschlüsse der Transistoren mit der VDD- oder der VSS-Schiene zu verbinden, wie in 7 gezeigt. Für Transistoren, bei welchen Source- oder Drain-Anschlüsse nicht mit den VDD- oder VSS-Anschlüssen verbunden sind, können die Metallleitungen 266 von der VDD- oder der VSS-Schiene abgetrennt sein. Zum Beispiel verbinden die Metallleitungen 266 die Source-Anschlüsse der Transistoren 210, 213, 220, 223, 251 und 254 mit der VDD-Schiene, und die Source-Anschlüsse der Transistoren 240 - 243 und 258 mit der VSS-Schiene. Metallausnehmungen 268 trennen die Source-Anschlüsse der Transistoren 211, 212, 221 und 222 von der VDD-Schiene, und die Source-Anschlüsse der Transistoren 230 - 233 und 256 von der VSS-Schiene.
  • Gates, wie zum Beispiel die Poly-Gates 270, erstrecken sich in der Y-Achsenrichtung und sind mit jeweiligen Datensignalen I0 - I3 und Auswahlsignalen S0 - S3 verbunden. Jedes der Poly-Gates 270 kontaktiert sowohl die erste als auch die zweite Finne, 260, 262. In der Ausführungsform, welche in 8 dargestellt ist, sind acht der Poly-Gates 270 angeordnet, um die vier Datensignale I0 - I3 und die vier Auswahlsignale S0 - S3 zu empfangen. Zusätzliche Poly-Gates 271a und 271b sind mit den Finnen 260 und 262 verbunden, um die Transistoren der zweiten ND2-Schaltung 206 zu bilden.
  • Durchkontaktierungen 272 verbinden durch zusätzliche Metallkontakte, welche in anderen Metallschichten M1 - MN der Vorrichtung angeordnet sind, verschiedene Anschlüsse der dargestellten Transistoren miteinander, wie in 7 gezeigt. Inaktive Polysiliziumstrukturen sind an Rändern der Finnen 260, 262 gebildet, um Zellen voneinander zu trennen. Zusätzliche Polysiliziumstrukturen 274 trennen Abschnitte einer Zelle voneinander, wie zum Beispiel die zweite ND2-Schaltung 206 von der ersten ND2-Schaltung 204.
  • Die 9A und 9B stellen eine weitere Ausführungsform einer DMUX4-Schaltung 300 dar, und 10 stellt ein Beispielstandardzellenlayout für die DMUX4-Schaltung 300 dar. Die DMUX4-Schaltung 300 weist eine Eingangslogikschaltung mit einer ersten ND2-Schaltung 302 auf, welche dafür eingerichtet ist, das Datensignal I0 und das Auswahlsignal S0 zu empfangen, und eine Ausgabe an einem ersten Durchgangsknoten 326 bereitzustellen. Eine zweite ND2-Schaltung 304 ist dafür eingerichtet, das Datensignal I1 und das Auswahlsignal S1 zu empfangen, und eine Ausgabe am zweiten Durchgangsknoten 328 bereitzustellen. Eine AND-OR-INVERT-Schaltung (AOI22) 306 mit 4 Eingängen weist die AND-Gates 306a und 306b auf, welche dafür eingerichtet sind, die Datensignale I2 beziehungsweise I3 zu empfangen, sowie die Auswahlsignale S2 beziehungsweise S3 zu empfangen. Ein NOR-Gate 306c empfängt die Ausgaben der AND-Gates 306a und 306b, und stellt eine Ausgabe an einem dritten Durchgangsknoten 329 bereit. Eine Logikausgangsschaltung weist eine NAND-Schaltung (ND3) 308 mit drei Eingängen auf, deren Eingänge mit dem ersten, dem zweiten und dem dritten Durchgangsknoten 326, 328 und 329 verbunden sind, und ist dafür eingerichtet, das aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewählte Datensignal Z auszugeben.
  • Insbesondere weist die erste ND2-Schaltung 302, wie in 9B gezeigt, einen PMOS-Transistor 310, an welchem ein Gate-Anschluss angeschlossen ist, um das I0-Datensignal zu empfangen, auf. Ein PMOS-Transistor 320 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S0-Auswahlsignal zu empfangen. Der PMOS-Transistor 310 und der PMOS-Transistor 320 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem ersten Durchgangsknoten 326 verbunden sind. Die NMOS-Transistoren 330 und 340 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I0 beziehungsweise S0 zu empfangen. Der NMOS-Transistor 330 weist einen Drain-Anschluss, welcher mit dem ersten Durchgangsknoten 326 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 340 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 340 ist mit der VSS-Stromschiene verbunden.
  • Die zweite ND2-Schaltung 304 weist einen PMOS-Transistor 310, an welchem ein Gate-Anschluss angeschlossen ist, um das I1-Datensignal zu empfangen, auf. Ein PMOS-Transistor 321 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S1-Auswahlsignal zu empfangen. Der PMOS-Transistor 311 und der PMOS-Transistor 321 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem zweiten Durchgangsknoten 328 verbunden sind. Die NMOS-Transistoren 331 und 341 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I1 beziehungsweise S1 zu empfangen. Der NMOS-Transistor 331 weist einen Drain-Anschluss, welcher mit dem zweiten Durchgangsknoten 328 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 341 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 341 ist mit der VSS-Stromschiene verbunden.
  • Die AOI22-Schaltung 306 weist die PMOS-Transistoren 312 und 313 auf, welche jeweils Gate-Anschlüsse aufweisen, welche angeschlossen sind, um die Eingänge 12 beziehungsweise I3 zu empfangen. Die PMOS-Transistoren 322 und 323 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge S2 beziehungsweise S3 zu empfangen. Die PMOS-Transistoren 312 und 313 sind zwischen der VDD-Stromschiene und einem dritten Durchgangsknoten 329 ebenso in Reihe geschaltet, wie die PMOS-Transistoren 322 und 323. Insbesondere weisen die Transistoren 313 und 323 Source-Anschlüsse, welche mit der VDD-Schiene verbunden sind, und Drain-Anschlüsse, welche mit den Source-Anschlüssen der benachbarten Transistoren 312 beziehungsweise 322, welche Drain-Anschlüsse, welche mit dem dritten Durchgangsknoten 329 verbunden sind, aufweisen, verbunden sind, auf. Des Weiteren sind die Drain-Anschlüsse der Transistoren 312 und 313 mit den jeweiligen Drain-Anschlüssen der Transistoren 322 und 323 verbunden.
  • Die AOI22-Schaltung 306 weist ferner die NMOS-Transistoren 332 und 333 auf, welche jeweils Gate-Anschlüsse aufweisen, welche angeschlossen sind, um die Eingänge 12 beziehungsweise I3 zu empfangen. Die NMOS-Transistoren 342 und 343 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge S2 beziehungsweise S3 zu empfangen. Die NMOS-Transistoren 312 und 313 weisen jeweils Drain-Anschlüsse, welche mit dem dritten Durchgangsknoten 329 verbunden sind, und Source-Anschlüsse, welche mit den jeweiligen Drain-Anschlüssen der NMOS-Transistoren 342 und 343 verbunden sind, auf. Source-Anschlüsse jedes der NMOS-Transistoren 341 und 343 sind mit der VSS-Stromschiene verbunden.
  • Die ND3-Schaltung 308 weist einen PMOS-Transistor 352, welcher einen Gate-Anschluss, welcher mit dem ersten Durchgangsknoten 326 verbunden ist, aufweist, einen PMOS-Transistor 354, welcher einen mit dem zweiten Durchgangsknoten 328 verbundenen Gate-Anschluss aufweist, und einen PMOS-Transistor 356, welcher einen mit dem dritten Durchgangsknoten 329 verbundenen Gate-Anschluss aufweist, auf. Die PMOS-Transistoren 352, 352 und 354 weisen jeweils einen Source-Anschluss auf, welcher mit der VDD-Schiene verbunden ist, sowie einen Drain-Anschluss, welcher mit einem Ausgangsanschluss 359, welcher das Ausgabesignal Z bereitstellt, verbunden ist. Die NMOS-Transistoren 355, 356 und 357 weisen Gate-Anschlüsse auf, welche mit dem ersten, dem zweiten beziehungsweise dem dritten Durchgangsknoten 326, 328 beziehungsweise 329 verbunden sind. Der NMOS-Transistor 358 weist einen Drain-Anschluss, welcher mit dem Ausgangsanschluss 370 verbunden ist, sowie einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 360 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 360 ist mit einem Drain-Anschluss des NMOS-Transistors 362 verbunden, welcher einen Source-Anschluss aufweist, welcher mit der VSS-Stromschiene verbunden ist.
  • 10 stellt ein Beispielstandardzellenlayout für die DMUX4-Schaltung 300 dar, welche eine erste und eine zweite Finne, 360, 362 aufweist, welche sich in der X-Achsenrichtung erstrecken. Metallleitungen 366, welche in einer oder mehreren Metallschichten, zum Beispiel M1, angeordnet sein können, erstrecken sich zwischen der VDD- und der VSS-Schiene und den Finnen 360 und 362, um die Source- oder die Drain-Anschlüsse der Transistoren mit der VDD- oder der VSS-Schiene zu verbinden, wie in 9 gezeigt. Für Transistoren, bei welchen Source- oder Drain-Anschlüsse nicht mit den VDD- oder VSS-Anschlüssen verbunden sind, können die Metallleitungen 366 von der VDD- oder der VSS-Schiene getrennt sein. Zum Beispiel verbinden die Metallleitungen 366 die Source-Anschlüsse der Transistoren 310, 311, 313, 320, 321, 323 und 352 - 354 mit der VDD-Schiene, und die Source-Anschlüsse der Transistoren 340 - 343 und 358 mit der VSS-Schiene. Metallausnehmungen 368 trennen die Source-Anschlüsse der Transistoren, welche nicht mit der VDD- oder der VSS-Schiene verbunden sind, wie zum Beispiel die Transistoren 312, 322, 330, 331 - 333, 356 und 357, von der VSS-Schiene.
  • Gates, wie zum Beispiel die Poly-Gates 370, erstrecken sich in der Y-Achsenrichtung und sind mit jeweiligen Datensignalen I0 - I3 und Auswahlsignalen S0 - S3 verbunden. Jedes der Poly-Gates 370 kontaktiert sowohl die erste als auch die zweite Finne, 360, 362. In der Ausführungsform, welche in 8 dargestellt ist, sind acht der Poly-Gates 370 angeordnet, um die vier Datensignale I0 - I3 und die vier Auswahlsignale S0 - S3 zu empfangen. Zusätzliche Poly-Gates 371a, 371b, 371c sind mit den Finnen 360 und 362 verbunden, um die Transistoren der ND3-Schaltung 308 zu bilden.
  • Durchkontaktierungen 372 verbinden durch zusätzliche Metallkontakte, welche in anderen Metallschichten M1 - MN der Vorrichtung angeordnet sein können, verschiedene Anschlüsse der dargestellten Transistoren miteinander, wie in 9 gezeigt. Inaktive Polysiliziumstrukturen 374 sind an Rändern der Finnen 360, 362 gebildet, um Zellen voneinander zu trennen. Zusätzliche inaktive Polysiliziumstrukturen 374 trennen Abschnitte einer Zelle voneinander, wie zum Beispiel die zweite ND2-Schaltung 306 von der ersten ND2-Schaltung 304.
  • Die 11A und 11B stellen eine weitere Ausführungsform einer DMUX4-Schaltung 400 dar, welche 24 Transistoren aufweist, um ND2-Schaltungen und eine NAND-Schaltung (ND4) mit vier Eingängen zu bilden. Wie in den 11A und 11B gezeigt, weist die DMUX4-Schaltung 400 eine Eingangsschaltung mit vier ND2-Gates 402, 404, 406 und 408 auf. Die erste ND2-Schaltung 402 ist dafür eingerichtet, das Datensignal I0 und das Auswahlsignal So zu empfangen, und eine Ausgabe an einem ersten Durchgangsknoten 424 bereitzustellen. Die zweite ND2-Schaltung 404 ist dafür eingerichtet, das Datensignal I1 und das Auswahlsignal S1 zu empfangen, und eine Ausgabe an einem zweiten Durchgangsknoten 426 bereitzustellen. Die dritte ND2-Schaltung 406 ist dafür eingerichtet, das Datensignal 12 und das Auswahlsignal S2 zu empfangen, und eine Ausgabe an einem dritten Durchgangsknoten 428 bereitzustellen. Die vierte ND2-Schaltung 408 ist dafür eingerichtet, das Datensignal I3 und das Auswahlsignal S3 zu empfangen, und eine Ausgabe an einem vierten Durchgangsknoten 429 bereitzustellen. Eine Ausgangslogikschaltung weist eine ND4-Schaltung 409 mit Eingangsanschlüssen auf, welche mit dem ersten, dem zweiten, dem dritten und dem vierten Durchgangsknoten 424, 426, 428, 429 verbunden sind, und ist dafür eingerichtet, ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal Z bereitzustellen.
  • Insbesondere weist die erste ND2-Schaltung 402, wie in 11B gezeigt, einen PMOS-Transistor 410 auf, an welchem ein Gate-Anschluss angeschlossen ist, um das Io-Datensignal zu empfangen. Ein PMOS-Transistor 420 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das So-Auswahlsignal zu empfangen. Der PMOS-Transistor 410 und der PMOS-Transistor 420 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem ersten Durchgangsknoten 426 verbunden sind. Die NMOS-Transistoren 430 und 440 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge Io beziehungsweise So zu empfangen. Der NMOS-Transistor 430 weist einen Drain-Anschluss, welcher mit dem ersten Durchgangsknoten 424 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 440 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 440 ist mit der VSS-Stromschiene verbunden.
  • Die zweite ND2-Schaltung 404 weist einen PMOS-Transistor 410, an welchem ein Gate-Anschluss angeschlossen ist, um das 11-Datensignal zu empfangen, auf. Ein PMOS-Transistor 421 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das Si-Auswahlsignal zu empfangen. Der PMOS-Transistor 411 und der PMOS-Transistor 421 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem zweiten Durchgangsknoten 428 verbunden sind. Die NMOS-Transistoren 431 und 441 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I1 beziehungsweise S1 zu empfangen. Der NMOS-Transistor 431 weist einen Drain-Anschluss, welcher mit dem zweiten Durchgangsknoten 426 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 441 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 441 ist mit der VSS-Stromschiene verbunden.
  • Die dritte ND2-Schaltung 406 weist einen PMOS-Transistor 412, an welchem ein Gate-Anschluss angeschlossen ist, um das 12-Datensignal zu empfangen, auf. Ein PMOS-Transistor 422 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S2-Auswahlsignal zu empfangen. Der PMOS-Transistor 412 und der PMOS-Transistor 422 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem dritten Durchgangsknoten 428 verbunden sind. Die NMOS-Transistoren 432 und 442 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge 12 beziehungsweise S2 zu empfangen. Der NMOS-Transistor 432 weist einen Drain-Anschluss, welcher mit dem dritten Durchgangsknoten 428 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 442 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 442 ist mit der VSS-Stromschiene verbunden.
  • Die vierte ND2-Schaltung 408 weist einen PMOS-Transistor 413, an welchem ein Gate-Anschluss angeschlossen ist, um das I3-Datensignal zu empfangen, auf. Ein PMOS-Transistor 423 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S3-Auswahlsignal zu empfangen. Der PMOS-Transistor 413 und der PMOS-Transistor 423 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem vierten Durchgangsknoten 429 verbunden sind. Die NMOS-Transistoren 433 und 443 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I3 beziehungsweise S3 zu empfangen. Der NMOS-Transistor 433 weist einen Drain-Anschluss, welcher mit dem vierten Durchgangsknoten 429 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 443 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 443 ist mit der VSS-Stromschiene verbunden.
  • Die ND4-Schaltung 409 weist einen PMOS-Transistor 450, welcher einen Gate-Anschluss, welcher mit dem ersten Durchgangsknoten 424 verbunden ist, aufweist, einen PMOS-Transistor 451, welcher einen mit dem zweiten Durchgangsknoten 426 verbundenen Gate-Anschluss aufweist, einen PMOS-Transistor 452, welcher einen mit dem dritten Durchgangsknoten 428 verbundenen Gate-Anschluss aufweist, und einen PMOS-Transistor 453, welcher einen mit dem vierten Durchgangsknoten 429 verbundenen Gate-Anschluss aufweist, auf. Die PMOS-Transistoren 450, 451, 452 und 453 weisen jeweils einen Source-Anschluss auf, welcher mit der VDD-Schiene verbunden ist, sowie einen Drain-Anschluss, welcher mit dem Ausgangsanschluss 459, welcher das Ausgabesignal Z bereitstellt, verbunden ist. Die NMOS-Transistoren 454, 455, 456 und 457 weisen Gate-Anschlüsse auf, welche mit dem ersten, dem zweiten, dem dritten beziehungsweise dem vierten Durchgangsknoten 424,426, 428 beziehungsweise 429 verbunden sind. Der NMOS-Transistor 454 weist einen Drain-Anschluss, welcher mit dem Ausgangsanschluss 459 verbunden ist, sowie einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 455 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 456 ist mit einem Drain-Anschluss des NMOS-Transistors 457 verbunden, welcher einen Source-Anschluss aufweist, welcher mit der VSS-Stromschiene verbunden ist.
  • 12 stellt ein Beispielstandardzellenlayout für die DMUX4-Schaltung 400 dar, welche eine erste und eine zweite Finne, 460, 462 aufweist, welche sich in der X-Achsenrichtung erstrecken. Metallleitungen 466, welche in einer oder mehreren Metallschichten, zum Beispiel M1, angeordnet sein können, erstrecken sich zwischen der VDD- und der VSS-Schiene und den Finnen 460 und 462, um die Source- oder die Drain-Anschlüsse der Transistoren mit der VDD- oder der VSS-Schiene zu verbinden, wie in 11 gezeigt. Für Transistoren, bei welchen Source- oder Drain-Anschlüsse nicht mit den VDD- oder VSS-Anschlüssen verbunden sind, können die Metallleitungen 466 von der VDD- oder der VSS-Schiene getrennt sein. Zum Beispiel verbinden die Metallleitungen 466 die Source-Anschlüsse der Transistoren 410 - 413, 420 - 423 und 450 - 453 mit der VDD-Schiene, und die Source-Anschlüsse der Transistoren 440 - 443 und 462 mit der VSS-Schiene. Metallausnehmungen 468 trennen die Source-Anschlüsse der Transistoren, welche nicht mit der VDD- oder der VSS-Schiene verbunden sind, wie zum Beispiel die Transistoren 430 - 433 und 454 - 456, von der VSS-Schiene.
  • Gates, wie zum Beispiel die Poly-Gates 470, erstrecken sich in der Y-Achsenrichtung und sind mit jeweiligen Datensignalen I0 - I3 und Auswahlsignalen So - S3 verbunden. Jedes der Poly-Gates 470 kontaktiert sowohl die erste als auch die zweite Finne, 460, 462. In der Ausführungsform, welche in 8 dargestellt ist, sind acht der Poly-Gates 470 angeordnet, um die vier Datensignale I0 - I3 und die vier Auswahlsignale S0 - S3 zu empfangen. Zusätzliche Poly-Gates 471a, 471b, 471c, 471d sind mit den Finnen 460 und 462 verbunden, um die Transistoren der zweiten ND4-Schaltung 406 zu bilden.
  • Durchkontaktierungen 472 verbinden durch zusätzliche Metallkontakte, welche in anderen Metallschichten M1 - MN der Vorrichtung angeordnet sein können, verschiedene Anschlüsse der dargestellten Transistoren miteinander, wie in 9 gezeigt. Inaktive Polysiliziumstrukturen sind an Rändern der Finnen 460, 462 gebildet, um Zellen voneinander zu trennen. Zusätzliche Polysiliziumstrukturen 474 trennen Abschnitte einer Zelle voneinander, wie zum Beispiel die zweite ND2-Schaltung 406 von der ersten ND2-Schaltung 404.
  • Die 13A und 13B stellen ein weiteres Beispiel einer DMUX4-Schaltung 500 dar, welche 20 Transistoren aufweist, um AOI22-Logikschaltungen und eine ND2-Schaltung zu bilden. Eine Eingangslogikschaltung weist eine erste und eine zweite AOI22-Schaltung 502 und 504 auf. Die erste AOI22-Schaltung 502 weist AND-Gates 502a und 502b auf, welche dafür eingerichtet sind, das Io- beziehungsweise das 11-Datensignal zu empfangen, sowie das So- beziehungsweise das Si-Auswahlsignal zu empfangen. Ein NOR-Gate 502c ist dafür eingerichtet, die Ausgaben der AND-Gates 502a und 502b zu empfangen, und eine Ausgabe an einem ersten Durchgangsknoten 524 bereitzustellen. Die zweite AOI22-Schaltung 504 weist AND-Gates 504a und 504b auf, welche dafür eingerichtet sind, das I2-beziehungsweise das I3-Datensignal zu empfangen, sowie das S2- beziehungsweise das S3-Auswahlsignal zu empfangen. Ein NOR-Gate 504c ist dafür eingerichtet, die Ausgaben der AND-Gates 504a und 504b zu empfangen, und eine Ausgabe an einem zweiten Durchgangsknoten 526 bereitzustellen. Eine Ausgangslogikschaltung weist eine ND2-Schaltung 506 auf, welche Eingänge, welche mit dem ersten und dem zweiten Durchgangsknoten 524 und 526 verbunden sind, aufweist, und ist dafür eingerichtet, ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal Z bereitzustellen.
  • Insbesondere weist die erste ND2-Schaltung 502, wie in 13B gezeigt, einen PMOS-Transistor 510 auf, an welchem ein Gate-Anschluss angeschlossen ist, um das 10-Datensignal zu empfangen. Ein PMOS-Transistor 520 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das So-Auswahlsignal zu empfangen. Der PMOS-Transistor 510 und der PMOS-Transistor 520 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem ersten Durchgangsknoten 526 verbunden sind. Die NMOS-Transistoren 530 und 540 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I0 beziehungsweise S0 zu empfangen. Der NMOS-Transistor 530 weist einen Drain-Anschluss, welcher mit dem ersten Durchgangsknoten 524 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 540 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 540 ist mit der VSS-Stromschiene verbunden.
  • Die zweite ND2-Schaltung 504 weist einen PMOS-Transistor 510, an welchem ein Gate-Anschluss angeschlossen ist, um das 11-Datensignal zu empfangen, auf. Ein PMOS-Transistor 521 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S1-Auswahlsignal zu empfangen. Der PMOS-Transistor 511 und der PMOS-Transistor 521 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem zweiten Durchgangsknoten 528 verbunden sind. Die NMOS-Transistoren 531 und 541 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I1 beziehungsweise S1 zu empfangen. Der NMOS-Transistor 531 weist einen Drain-Anschluss, welcher mit dem zweiten Durchgangsknoten 526 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 541 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 541 ist mit der VSS-Stromschiene verbunden.
  • Die dritte ND2-Schaltung 506 weist einen PMOS-Transistor 512, an welchem ein Gate-Anschluss angeschlossen ist, um das 12-Datensignal zu empfangen, auf. Ein PMOS-Transistor 522 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S2-Auswahlsignal zu empfangen. Der PMOS-Transistor 512 und der PMOS-Transistor 522 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem dritten Durchgangsknoten 528 verbunden sind. Die NMOS-Transistoren 532 und 542 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge 12 beziehungsweise S2 zu empfangen. Der NMOS-Transistor 532 weist einen Drain-Anschluss, welcher mit dem dritten Durchgangsknoten 528 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 542 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 542 ist mit der VSS-Stromschiene verbunden.
  • Die vierte ND2-Schaltung 508 weist einen PMOS-Transistor 513, an welchem ein Gate-Anschluss angeschlossen ist, um das I3-Datensignal zu empfangen, auf. Ein PMOS-Transistor 523 weist einen Gate-Anschluss auf, welcher angeschlossen ist, um das S3-Auswahlsignal zu empfangen. Der PMOS-Transistor 513 und der PMOS-Transistor 523 weisen jeweils Source-Anschlüsse auf, welche mit der VDD-Schiene verbunden sind, sowie Drain-Anschlüsse, welche mit dem vierten Durchgangsknoten 529 verbunden sind. Die NMOS-Transistoren 533 und 543 weisen Gate-Anschlüsse auf, welche angeschlossen sind, um die Eingänge I3 beziehungsweise S3 zu empfangen. Der NMOS-Transistor 533 weist einen Drain-Anschluss, welcher mit dem vierten Durchgangsknoten 529 verbunden ist, und einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 543 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 543 ist mit der VSS-Stromschiene verbunden.
  • Die ND4-Schaltung 509 weist einen PMOS-Transistor 550, welcher einen Gate-Anschluss, welcher mit dem ersten Durchgangsknoten 524 verbunden ist, aufweist, einen PMOS-Transistor 551, welcher einen mit dem zweiten Durchgangsknoten 526 verbundenen Gate-Anschluss aufweist, einen PMOS-Transistor 552, welcher einen mit dem dritten Durchgangsknoten 528 verbundenen Gate-Anschluss aufweist, und einen PMOS-Transistor 553, welcher einen mit dem vierten Durchgangsknoten 529 verbundenen Gate-Anschluss aufweist, auf. Die PMOS-Transistoren 550, 551, 552 und 553 weisen jeweils einen Source-Anschluss auf, welcher mit der VDD-Schiene verbunden ist, sowie einen Drain-Anschluss, welcher mit dem Ausgangsanschluss 559, welcher das Ausgabesignal Z bereitstellt, verbunden ist. Die NMOS-Transistoren 554, 555, 556 und 557 weisen Gate-Anschlüsse auf, welche mit dem ersten, dem zweiten, dem dritten beziehungsweise dem vierten Durchgangsknoten 524, 526, 528 beziehungsweise 529 verbunden sind. Der NMOS-Transistor 554 weist einen Drain-Anschluss, welcher mit dem Ausgangsanschluss 559 verbunden ist, sowie einen Source-Anschluss, welcher mit einem Drain-Anschluss des NMOS-Transistors 555 verbunden ist, auf. Ein Source-Anschluss des NMOS-Transistors 556 ist mit einem Drain-Anschluss des NMOS-Transistors 557 verbunden, welcher einen Source-Anschluss aufweist, welcher mit der VSS-Stromschiene verbunden ist.
  • Die 14 - 17 sind Layoutdiagramme, welche verschiedene Beispielstandardzellenlayouts 500a - 500d für die DMUX4-Schaltung 500 darstellen. Die in den 14 - 16 gezeigten Ausführungsformen weisen jeweils eine erste und eine zweite Finne, 560, 562 auf, welche sich in der X-Achsenrichtung erstrecken. Das in 17 dargestellte Beispiel weist vier Finnen 560, 562, 563, 564 auf. Metallleitungen 566, welche in einer oder mehreren Metallschichten, zum Beispiel M1, angeordnet sein können, erstrecken sich zwischen der VDD- und der VSS-Schiene und den Finnen 560, 562, 563 und 564, um die Source- oder die Drain-Anschlüsse der Transistoren mit der VDD- oder der VSS-Schiene zu verbinden, wie in 13 gezeigt. Für Transistoren, bei welchen Source- oder Drain-Anschlüsse nicht mit den VDD- oder VSS-Anschlüssen verbunden sind, können die Metallleitungen 566 von der VDD- oder der VSS-Schiene getrennt sein. Zum Beispiel verbinden die Metallleitungen 566 die Source-Anschlüsse der Transistoren 511, 513, 521, 523, 552 und 554 mit der/den VDD-Schiene(n), und die Source-Anschlüsse der Transistoren 540, 541, 542, 543 und 558 mit der/den VSS-Schiene(n).
  • Gates, wie zum Beispiel die Poly-Gates 570, erstrecken sich in der Y-Achsenrichtung und sind mit jeweiligen Datensignalen I0 - I3 und Auswahlsignalen S0 - S3 verbunden. In den in den 14 - 16 gezeigten Beispielen bilden die aktiven Poly-Gates 570 Gates der verschiedenen Transistoren, welche in der DMUX4-Schaltung 500 gezeigt sind. Insbesondere weisen die Ausführungsformen, welche in den 14 - 16 gezeigt sind, acht Poly-Gates 570a - 570h auf, welche dafür eingerichtet sind, zu den Datensignalen I0 - I3 und den Auswahlsignalen S0 - S3 zu verbinden. Nunmehr bezugnehmend auf das Layout 500a, welches in 14 gezeigt ist, erstrecken sich die Poly-Gates 570a - 570d jeweils in der Y-Achsenrichtung und kontaktieren beide Finnen 560, 562. Jedes der Poly-Gates 570a - 570d verbindet zu einem jeweiligen Eingangssignal, d.h. Poly-Gate 570a verbindet zum Datensignal I0, Poly-Gate 570b verbindet zum Auswahlsignal So, Poly-Gate 570c verbindet zum Datensignal I1 und Poly-Gate 570d verbindet zum Auswahlsignal S1.
  • An der rechten Seite des Layouts 500a sind die Poly-Gates 570f und 570g getrennt oder unterbrochen durch Ausnehmungs-Poly-Strukturen 571 zwischen der ersten und der zweiten Finne 560, 562, sodass die Poly-Gates 570f und 570g jeweils getrennte obere und untere Segmente aufweisen, welche die erste beziehungsweise die zweite Finne, 560 und 562, kontaktieren. Ferner sind die Verbindungen zu I3 und S3 aufgeteilt. Anstelle eines durchgehenden Poly-Gates, welches das I3-Signal sowohl dem PMOS-Transistor 513 als auch dem NMOS-Transistor 533 bereitstellt, und eine weiteren durchgehenden Poly-Gates, welches das S2-Signal sowohl dem PMOS-Transistor 512 als auch dem NMOS-Transistor 542 bereitstellt, ist das Poly-Gate 570f durch das Ausnehmungs-Poly 571 abgeschnitten oder getrennt. Das obere Segment des Poly-Gates 570f bildet das Gate des PMOS-Transistors 513 und empfängt das Datensignal I3, welches in 14 angrenzend an die Finne 560 gezeigt ist. Ferner bildet das untere Segment des Poly-Gates 570f das Gate des NMOS-Transistors 542, und empfängt das Datensignal S3, welches angrenzend an die Finne 560 gezeigt ist.
  • Weitere aktive Poly-Gates 570i und 570j erstrecken sich in der Y-Achsenrichtung und bilden die Gates der Transistoren der ND2-Schaltung 506. Das Poly-Gate 570j ist unmittelbar neben dem Poly-Gate 570f angeordnet. Diese Anordnung positioniert die Sources des PMOS-Transistors 513 (welche das Datensignal I3 empfangen) der zweiten AOI22-Schaltung 504 und des PMOS-Transistors 552 der ND2-Schaltung 506 unmittelbar nebeneinander, sodass sie aneinander anliegen. Dies ermöglicht, dass die VDD-Verbindung von den Sources des PMOS-Transistors 513 und des PMOS-Transistors 552 „gemeinsam“ genutzt wird. Durch Empfangen des Auswahlsignals S2 am selben Poly-Gate 570f für den NMOS-Transistor 542, liegt die Source des NMOS-Transistors 542 an der Source des NMOS-Transistors 558 an, wodurch diese die damit verbundene VSS-Verbindung „gemeinsam“ nutzen können. Dies verringert die Fläche der Schaltung und reduziert einen Poly-Abstand. Ein Dummy-Gate 572 ist zwischen dem Poly-Gate 570j und dem Poly-Gate 570b angeordnet.
  • Das Beispiellayout 500b für die DMUX5 500, welche in 14 gezeigt ist, ist ähnlich dem Layout 500a, welches in 15 gezeigt ist, mit den Ausnehmungs-Poly-Gates derart angeordnet, dass die VDD-Verbindung von den Sources des PMOS-Transistors 513 und des PMOS-Transistors 552 gemeinsam genutzt wird, und die VSS-Verbindung von den Sources des NMOS-Transistors 542 und des NMOS-Transistors 558 gemeinsam genutzt wird. In 15 sind die Positionen des ersten Daten- und des ersten Auswahlsignals, I0 beziehungsweise So, gegenüber jenen, die in 14 gezeigt sind, mit den Positionen des zweiten Daten- und des zweiten Auswahlsignals, I1 beziehungsweise Si, vertauscht. Die aneinander anliegende Anordnung der Sources des PMOS-Transistors 513 und des PMOS-Transistors 552, sowie des NMOS-Transistors 542 und des NMOS-Transistors 558, verringert die Fläche der Schaltung und reduziert einen Poly-Abstand, da das Poly-Gate 570f unmittelbar neben dem Poly-Gate 570i angeordnet ist. Mit anderen Worten ist zwischen dem Poly-Gate 570f und dem Poly-Gate 570i kein Dummy-Gate angeordnet.
  • In 16 sind zusätzlich Ausnehmungs-Polys 571 für die Poly-Gates 570b und 570d bereitstellt, sodass diese Poly-Gates obere und untere Segmente aufweisen, welche die erste beziehungsweise die zweite Finne, 560 und 562, kontaktieren. Die Kontakte So und I1 sind vertauscht, sodass das Poly-Gate 570b den Eingang I1 für den PMOS-Transistor 521 an seinem oberen Segment empfängt, und das Auswahlsignal So für den NMOS-Transistor 540 am unteren Segment des Poly-Gates 570b empfängt. Das Poly-Gate 570c empfängt das Auswahlsignal So für den PMOS-Transistor 520 an seinem oberen Abschnitt und das Datensignal I1 für den NMOS-Transistor 531 an seinem unteren Abschnitt.
  • 17 stellt eine Ausführungsform dar, welche vier Finnen 560, 562, 563, 564 aufweist. Die Poly-Gates 570a - 570d sind angeschlossen, um die Signale Io, So, 11, S1 für die PMOS-Transistoren 510, 520, 511, 521, welche mit der Finne 563 gebildet worden sind, und für die NMOS-Transistoren 530, 540, 531, 541, welche mit der Finne 564 gebildet worden sind, zu empfangen. Ausnehmungs-Polys 572 sind im oberen Abschnitt der Poly-Gates 570d, 570e angeordnet, und das Datensignal I3 und das Auswahlsignal S2 sind vertauscht worden.
  • 18 ist ein Ablaufdiagramm, welches ein Verfahren 600 zum Herstellen eines DMUX4 gemäß den verschiedenen hierin offenbarten Ausführungsformen darstellt. Bezugnehmend auf 18 gemeinsam mit dem Beispiellayoutdiagramm von 14 wird bei Schritt 610 eine erste Finne 560, welche sich in einer X-Achsenrichtung erstreckt, auf einem Substrat gebildet. Bei Schritt 612 wird eine zweite Finne 562, welche sich in der X-Achsenrichtung erstreckt, auf dem Substrat gebildet. Eine Mehrzahl von Gates, wie zum Beispiel die Poly-Gates 570, werden bei Schritt 614 derart gebildet, dass sie sich in der Y-Achsenrichtung erstrecken und die erste und die zweite Finne kontaktieren, um eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren einer Multiplexereingangsschaltung zu bilden. Wie oben erörtert ist die Eingangsschaltung dafür eingerichtet, Daten- und Auswahleingangssignale zu empfangen. Ein weiteres Poly-Gate wird bei Schritt 616 derart gebildet, dass es sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert, um einen ersten PMOS-Transistor und einen ersten NMOS-Transistor einer Multiplexerausgangsschaltung zu bilden, welche dafür eingerichtet ist, ein Ausgangssignal basierend auf den empfangenen Eingangs- und Auswahleingangssignalen auszugeben. Das neunte Gate 570i ist unmittelbar neben dem Poly-Gate 570f angeordnet. Bei Schritt 618 wird ein VDD-Anschluss gebildet, um mit der ersten Finne an einer ersten Position, welche eine Source eines ersten PMOS-Transistors der Multiplexereingangsschaltung definiert und eine Source des ersten PMOS-Transistors der Multiplexerausgangsschaltung definiert, zu verbinden. Bei Schritt 620 wird ein VSS-Anschluss gebildet, um mit der zweiten Finne an einer zweiten Position, welche eine Source eines ersten NMOS-Transistors der Multiplexereingangsschaltung definiert und eine Source des ersten NMOS-Transistors der Multiplexerausgangsschaltung definiert, zu verbinden.
  • Wie oben erwähnt, positioniert diese Anordnung die Sources des PMOS-Transistors 513, welcher in 14 gezeigt ist, (um das Datensignal I3 zu empfangen) und des PMOS-Transistors 552 der ND2-Ausgangsschaltung 506 unmittelbar nebeneinander, sodass sie aneinander anliegen. Dies ermöglicht, dass die VDD-Verbindung von den Sources des PMOS-Transistors 513 und des PMOS-Transistors 552 „gemeinsam“ genutzt wird. Ferner liegt die Source des NMOS-Transistors 542 an der Source des NMOS-Transistors 558 an, wodurch diese die daran anliegende VSS-Verbindung „gemeinsam“ nutzen können. Dies verringert die Fläche der Schaltung und reduziert einen Poly-Abstand. In einigen Ausführungsformen ist ferner ein Dummy-Gate zwischen dem Poly-Gate 570j und dem Poly-Gate 570b angeordnet.
  • Die verschiedenen hierin offenbarten DMUX4-Schaltungen Standardzellenlayouts vermeiden Übertragungs-Gates und verwenden stattdessen verschiedene Kombinationen von Logikzellen, welche das Design vereinfachen und manchmal die Gesamtanzahl von Transistoren, welche zur Umsetzung der Logikschaltungen verwendet werden, verringern. Offenbarte Standardzellenlayouts verringern die Zellfläche, und vermeiden in manchen Fällen einen oder mehrere Poly-Abstände.
  • Im Einklang mit einigen offenbarten Beispielen weist eine Multiplexerschaltung eine erste und eine zweite Finne auf, welche sich in einer X-Achsenrichtung erstrecken. Erste, zweite, dritte und vierte Gates erstrecken sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung, und kontaktieren die erste und die zweite Finne. Das erste, das zweite, das dritte und das vierte Gate sind dafür eingerichtet, ein erstes, ein zweites, ein drittes beziehungsweise ein viertes Datensignal zu empfangen. Fünfte, sechste, siebte und achte Gates erstrecken sich in der Y-Achsenrichtung und kontaktieren die erste und die zweite Finne. Das fünfte, das sechste, das siebte und das achte Gate sind dafür eingerichtet, ein erstes, ein zweites, ein drittes beziehungsweise ein viertes Auswahlsignal zu empfangen. Eine Eingangslogikschaltung weist die erste und die zweite Finne und das erste, das zweite, das dritte, das vierte, das fünfte, das sechste, das siebte und das achte Gate auf. Die Eingangslogikschaltung ist dafür eingerichtet, das erste, das zweite, das dritte und das vierte Datensignal sowie das erste, das zweite, das dritte und das vierte Auswahlsignal zu empfangen, und eine Ausgabe an einem Durchgangsknoten bereitzustellen. Ein neuntes Gate erstreckt sich in der Y-Achsenrichtung und kontaktiert die erste und die zweite Finne. Das neunte Gate ist mit dem Durchgangsknoten verbunden. Eine Ausgangslogikschaltung weist die erste und die zweite Finne und das neunte Gate auf, und ist dafür eingerichtet, an einem Ausgangsanschluss ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal bereitzustellen.
  • Weitere Aspekte der Offenbarung betreffen einen Multiplexer, welcher dafür eingerichtet ist, erste, zweite, dritte und vierte Datensignale sowie erste, zweite, dritte und vierte Auswahlsignale zu empfangen, und ein als Reaktion auf das erste, das zweite, das dritte und das vierte Auswahlsignal aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal auszugeben. Der Multiplexer weist eine erste und eine zweite Finne auf, welche sich in einer X-Achsenrichtung erstrecken. Eine erste AOI22-Schaltung weist eine erste Mehrzahl von Gates auf, welche sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung erstrecken. Eine zweite AOI22-Schaltung weist eine zweite Mehrzahl von Gates auf, welche sich in der Y-Achsenrichtung erstrecken. Eine ND2-Schaltung weist eine dritte Mehrzahl von Gates auf, welche sich in der Y-Achsenrichtung erstrecken. Die dritte Mehrzahl von Gates ist dafür eingerichtet, erste beziehungsweise zweite Ausgaben von der ersten beziehungsweise von der zweiten AOI22-Schaltung zu empfangen. Ein VDD-Anschluss ist mit der ersten Finne an einer ersten Position, welche eine Source eines PMOS-Transistors der ND2-Schaltung sowie eine Source eines PMOS-Transistors der zweiten AOI22-Schaltung definiert, verbunden. Ein VSS-Anschluss ist mit der zweiten Finne an einer Position, welche eine Source eines NMOS-Transistors der ND2-Schaltung sowie eine Source eines NMOS-Transistors der zweiten AOI22-Schaltung definiert, verbunden.
  • Im Einklang mit weiteren offenbarten Ausführungsformen umfasst ein Verfahren das Bilden einer ersten Finne, welche sich in einer X-Achsenrichtung erstreckt, auf einem Substrat. Eine zweite Finne, welche sich in der X-Achsenrichtung erstreckt, wird auf dem Substrat gebildet. Ein erstes, ein zweites, ein drittes, ein viertes, ein fünftes, ein sechstes, ein siebtes und ein achtes Gate werden gebildet, welche sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung erstrecken und die erste und die zweite Finne kontaktieren, um eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren einer Multiplexereingangsschaltung zu bilden. Ein neuntes Gate wird gebildet, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert, um einen ersten PMOS-Transistor und einen ersten NMOS-Transistor einer Multiplexerausgangsschaltung zu bilden. Das neunte Gate ist unmittelbar neben dem achten Gate angeordnet. Ein VDD-Anschluss wird gebildet, welcher mit der ersten Finne an einer ersten Position, welche eine Source eines ersten PMOS-Transistors der Multiplexereingangsschaltung und eine Source des ersten PMOS-Transistors der Multiplexerausgangsschaltung definiert, verbunden ist. Ein VSS-Anschluss wird gebildet, welcher mit der zweiten Finne an einer zweiten Position, welche eine Source eines ersten NMOS-Transistors der Multiplexereingangsschaltung sowie eine Source des ersten NMOS-Transistors der Multiplexerausgangsschaltung definiert, verbunden ist.
  • Diese Offenbarung stellt verschiedenste Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten verstehen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Entwerfen oder Modifizieren weiterer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute ferner auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen daran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/861649 [0001]

Claims (20)

  1. Multiplexerschaltung, aufweisend: eine erste und eine zweite Finne, welche sich in einer X-Achsenrichtung erstrecken; ein erstes, ein zweites, ein drittes und ein viertes Gates, welche sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung erstrecken und die erste und die zweite Finne kontaktieren, wobei das erste, das zweite, das dritte beziehungsweise das vierte Gate zum Empfangen eines ersten, eines zweiten, eines dritten beziehungsweise eines vierten Datensignals eingerichtet sind; ein fünftes, ein sechstes, ein siebtes und ein achtes Gate, welche sich in der Y-Achsenrichtung erstrecken und die erste und die zweite Finne kontaktieren, wobei das fünfte, das sechste, das siebte beziehungsweise das achte Gate zum Empfangen eines ersten, eines zweiten, eines dritten beziehungsweise eines vierten Auswahlsignals eingerichtet sind; eine Eingangslogikschaltung, welche die erste und die zweite Finne und das erste, das zweite, das dritte, das vierte, das fünfte, das sechste, das siebte und das achte Gate aufweist, wobei die Eingangslogikschaltung dafür eingerichtet ist, das erste, das zweite, das dritte und das vierte Datensignal sowie das erste, das zweite, das dritte und das vierte Auswahlsignal zu empfangen, und eine Ausgabe an einem Durchgangsknoten bereitzustellen; ein neuntes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert, wobei das neunte Gate mit dem Durchgangsknoten verbunden ist; und eine Ausgangslogikschaltung aufweisend die erste und die zweite Finne und das neunte Gate, wobei die Ausgangslogikschaltung dafür eingerichtet ist, an einem Ausgangsanschluss ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal bereitzustellen.
  2. Multiplexerschaltung nach Anspruch 1, ferner aufweisend ein erste und eine zweite Stromschiene; wobei die Eingangslogikschaltung eine AND-OR-Schaltung (AO2222) mit acht Eingängen aufweist, welche aufweist: einen ersten, einen zweiten, einen dritten und einen vierten PMOS-Transistor, umfassend das erste, das zweite, das dritte und das vierte Gate, welche dafür eingerichtet sind, das erste, das zweite, das dritte beziehungsweise das vierte Datensignal zu empfangen; einen fünften, einen sechsten, einen siebten und einen achten PMOS-Transistor, umfassend das fünfte, das sechste, das siebte und das achte Gate, welche dafür eingerichtet sind, das erste, das zweite, das dritte beziehungsweise das vierte Auswahlsignal zu empfangen; der erste und der fünfte PMOS-Transistor jeweils aufweisend Drain-Anschlüsse, welche mit dem Durchgangsknoten verbunden sind, und Source-Anschlüsse, welche miteinander verbunden sind, der zweite und der sechste PMOS-Transistor jeweils aufweisend Drain-Anschlüsse, welche mit den Source-Anschlüssen des ersten und des fünften PMOS-Transistor verbunden sind, und Source-Anschlüsse, welche miteinander verbunden sind, der dritte und der siebte PMOS-Transistor jeweils aufweisend Drain-Anschlüsse, welche mit den Source-Anschlüssen des zweiten und des sechsten PMOS-Transistors verbunden sind, und Source-Anschlüsse, welche miteinander verbunden sind, der vierte und der achte PMOS-Transistor jeweils aufweisend Drain-Anschlüsse, welche mit den Source-Anschlüssen des dritten und des siebten PMOS-Transistors verbunden sind, und Source-Anschlüsse, welche mit der ersten Stromschiene verbunden sind; einen ersten, einen zweiten, einen dritten und einen vierten NMOS-Transistor aufweisend ein erstes, ein zweites, ein drittes und ein viertes Gate, welche dafür eingerichtet sind, das erste, das zweite, das dritte beziehungsweise das vierte Datensignal zu empfangen; einen fünften, einen sechsten, einen siebten und einen achten NMOS-Transistor aufweisend das fünfte, das sechste, das siebte und das achte Gate, welche dafür eingerichtet sind, das erste, das zweite, das dritte beziehungsweise das vierte Auswahlsignal zu empfangen; der erste, der zweite, der dritte und der vierte NMOS-Transistor jeweils aufweisend Drain-Anschlüsse, welche mit dem Durchgangsknoten verbunden sind, der fünfte, der sechste, der siebte und der achte NMOS-Transistor jeweils aufweisend Source-Anschlüsse, welche mit der zweiten Stromschiene verbunden sind, und der erste, der zweite, der dritte und der vierte NMOS-Transistor aufweisend Source-Anschlüsse, welche mit jeweiligen Drain-Anschlüssen des fünften, des sechsten, des siebten und des achten NMOS-Transistor verbunden sind.
  3. Multiplexerschaltung nach Anspruch 2, wobei die Ausgangslogikschaltung eine Wechselrichterschaltung aufweist, die Wechselrichterschaltung aufweisend: einen neunten PMOS-Transistor aufweisend das neunte Gate und einen Source-Anschluss, welcher mit der ersten Stromschiene verbunden ist; einen neunten NMOS-Transistor aufweisend das neunte Gate und einen Source-Anschluss, welcher mit der zweiten Stromschiene verbunden ist; und wobei der Ausgangsanschluss an einer Verbindung eines Drain-Anschlusses des neunten PMOS-Transistors und eines Drain-Anschlusses des neunten NMOS-Transistors gebildet ist.
  4. Multiplexerschaltung nach einem der vorstehenden Ansprüche, die Eingangsschaltung aufweisend: eine erste NAND-Schaltung (ND2) mit zwei Eingängen aufweisend das erste Gate, welches dafür eingerichtet ist, das erste Datensignal zu empfangen, und das fünfte Gate, welches dafür eingerichtet ist, das erste Auswahlsignal zu empfangen, und um einen Ausgang am ersten Durchgangsknoten bereitzustellen; und eine AND-OR-INVERT-Schaltung (AOI222) mit sechs Eingängen aufweisend das zweite, das dritte und das vierte Gate, welche dafür eingerichtet sind, das zweite, das dritte beziehungsweise das vierte Datensignal zu empfangen, und das sechste, das siebte, und das achte Gate, welche dafür eingerichtet sind, das zweite, das dritte beziehungsweise das vierte Auswahlsignal zu empfangen, und um eine Ausgabe an einem zweiten Durchgangsknoten bereitzustellen.
  5. Multiplexerschaltung nach Anspruch 4, ferner aufweisend: ein zehntes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert; wobei das neunte Gate mit dem ersten Durchgangsknoten verbunden ist und das zehnte Gate mit dem zweiten Durchgangsknoten verbunden ist; und wobei die Ausgangslogikschaltung eine zweite ND2-Schaltung aufweist, aufweisend Eingänge, welche mit dem neunten und dem zehnten Gate verbunden sind, und welche dafür eingerichtet ist, am Ausgangsanschluss ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal bereitzustellen.
  6. Multiplexerschaltung nach einem der Ansprüche 1 bis 3, wobei die Eingangsschaltung aufweist: eine erste NAND-Schaltung (ND2) mit zwei Eingängen aufweisend das erste Gate, welches dafür eingerichtet ist, das erste Datensignal zu empfangen, und das fünfte Gate, welches dafür eingerichtet ist, das erste Auswahlsignal zu empfangen, und um eine Ausgabe am ersten Durchgangsknoten bereitzustellen; eine zweite ND2-Schaltung aufweisend das zweite Gate, welches dafür eingerichtet ist, das zweite Datensignal zu empfangen, und das sechste Gate, welches dafür eingerichtet ist, das zweite Auswahlsignal zu empfangen, und um eine Ausgabe an einem zweiten Durchgangsknoten bereitzustellen; eine AND-OR-INVERT-Schaltung (AOI22) mit vier Eingängen, aufweisend das dritte und das vierte Gate, welche dafür eingerichtet sind, das dritte und das vierte Datensignal zu empfangen, und das siebte und das achte Gate, welche dafür eingerichtet sind, das dritte und das vierte Auswahlsignal zu empfangen, und um ein Ausgabe an einem dritten Durchgangsknoten bereitzustellen.
  7. Multiplexerschaltung nach Anspruch 6, ferner aufweisend: ein zehntes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert; ein elftes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert; wobei das neunte Gate mit dem ersten Durchgangsknoten verbunden ist, das zehnte Gate mit dem zweiten Durchgangsknoten verbunden ist, und das elfte Gate mit dem dritten Durchgangsknoten verbunden ist; wobei die Ausgangslogikschaltung eine dritte NAND-Schaltung (ND3) mit drei Eingängen aufweist, aufweisend Eingänge, welche mit dem neunten, dem zehnten und dem elften Gate verbunden sind, und welche dafür eingerichtet ist, am Ausgangsanschluss ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal bereitzustellen.
  8. Multiplexerschaltung nach einem der Ansprüche 1 bis 3, wobei die Eingangsschaltung aufweist: eine erste NAND-Schaltung (ND2) mit zwei Eingängen, aufweisend das erste Gate, welches dafür eingerichtet ist, das erste Datensignal zu empfangen, und das fünfte Gate, welches dafür eingerichtet ist, das erste Auswahlsignal zu empfangen und eine Ausgabe am ersten Durchgangsknoten bereitzustellen; eine zweite ND2-Schaltung aufweisend das zweite Gate, welches dafür eingerichtet ist, das zweite Datensignal zu empfangen, und das sechste Gate, welches dafür eingerichtet ist, das zweite Auswahlsignal zu empfangen und eine Ausgabe an einem zweiten Durchgangsknoten bereitzustellen; eine dritte ND2-Schaltung aufweisend das dritte Gate, welches dafür eingerichtet ist, das dritte Datensignal zu empfangen, und das siebte Gate, welches dafür eingerichtet ist, das dritte Auswahlsignal zu empfangen und eine Ausgabe an einem dritten Durchgangsknoten bereitzustellen; und eine vierte ND2-Schaltung aufweisend das vierte Gate, welches dafür eingerichtet ist, das vierte Datensignal zu empfangen, und das achte Gate, welches dafür eingerichtet ist, das vierte Auswahlsignal zu empfangen und eine Ausgabe an einem vierten Durchgangsknoten bereitzustellen.
  9. Multiplexerschaltung nach Anspruch 8, ferner aufweisend: ein zehntes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert; ein elftes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert; ein zwölftes Gate, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert; wobei das neunte Gate mit dem ersten Durchgangsknoten verbunden ist, das zehnte Gate mit dem zweiten Durchgangsknoten verbunden ist, das elfte Gate mit dem dritten Durchgangsknoten verbunden ist, und das zwölfte Gate mit dem vierten Durchgangsknoten verbunden ist; wobei die Ausgangslogikschaltung eine NAND-Schaltung (ND4) mit vier Eingängen aufweist, aufweisend Eingänge, welche mit dem neunten, dem zehnten, dem elften und dem zwölften Gate verbunden sind, und welche dafür eingerichtet ist, am Ausgangsanschluss ein aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal bereitzustellen.
  10. Multiplexer, welcher dafür eingerichtet ist, ein erstes, ein zweites, ein drittes und ein viertes Datensignal sowie ein erstes, ein zweites, ein drittes und ein viertes Auswahlsignal zu empfangen, und ein als Reaktion auf das erste, das zweite, das dritte und das vierte Auswahlsignal aus dem ersten, dem zweiten, dem dritten und dem vierten Datensignal ausgewähltes Datensignal auszugeben, der Multiplexer aufweisend: eine erste und eine zweite Finne, welche sich in einer X-Achsenrichtung erstrecken; eine erste AOI22-Schaltung aufweisend eine erste Mehrzahl von Gates, welche sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung erstrecken; eine zweite AOI22-Schaltung aufweisend eine zweite Mehrzahl von Gates, welche sich in der Y-Achsenrichtung erstrecken; eine ND2-Schaltung aufweisend eine dritte Mehrzahl von Gates, welche sich in der Y-Achsenrichtung erstrecken, wobei die dritte Mehrzahl von Gates dafür eingerichtet ist, die erste und die zweite Ausgabe von der ersten beziehungsweise von der zweiten AOI22-Schaltung zu empfangen; einen VDD-Anschluss, welcher mit der ersten Finne an einer ersten Position, welche eine Source eines PMOS-Transistors der ND2-Schaltung und eine Source eines PMOS-Transistors der zweiten AOI22-Schaltung definiert, verbunden ist; und einen VSS-Anschluss, welcher mit der zweiten Finne an einer Position, welche eine Source eines NMOS-Transistors der ND2-Schaltung sowie eine Source eines NMOS-Transistors der zweiten AOI22-Schaltung definiert, verbunden ist.
  11. Multiplexer nach Anspruch 10, wobei die erste Mehrzahl von Gates die erste und die zweite Finne kontaktiert und ein erstes, ein zweites, ein drittes und ein viertes Gate aufweist, welche dafür eingerichtet sind, das erste und das zweite Datensignal und das erste und das zweite Auswahlsignal zu empfangen.
  12. Multiplexer nach Anspruch 11, wobei die zweite Mehrzahl von Gates die erste und die zweite Finne kontaktiert und ein fünftes, ein sechstes, ein siebtes und ein achtes Gate aufweist, welche dafür eingerichtet sind, das dritte und das vierte Datensignal und das dritte und das vierte Auswahlsignal zu empfangen.
  13. Multiplexer nach Anspruch 12, wobei die dritte Mehrzahl von Gates neunte und zehnte Gates aufweist, welche die erste und die zweite Finne kontaktieren und dafür eingerichtet sind, die erste beziehungsweise die zweite Ausgabe zu empfangen.
  14. Multiplexer nach Anspruch 13, wobei das fünfte und das sechste Gates jeweils ein erstes und ein zweites Segment aufweisen, welche derart voneinander getrennt sind, dass das erste Segment die erste Finne kontaktiert und das zweite Segment die zweite Finne kontaktiert, und wobei das erste Segment des fünften Gates dafür eingerichtet ist, das vierte Datensignal zu empfangen, das zweite Segment des fünften Gates dafür eingerichtet ist, das dritte Auswahlsignal zu empfangen, das erste Segment des sechsten Gates dafür eingerichtet ist, das dritte Auswahlsignal zu empfangen, und das zweite Segment des sechsten Gates dafür eingerichtet ist, das vierte Datensignal zu empfangen.
  15. Multiplexer nach Anspruch 14, wobei: das fünfte Gate und das zehnte Gate unmittelbar nebeneinander angeordnet sind; das erste Segment des fünften Gates ein Gate des PMOS-Transistors der zweiten AOI22-Schaltung bildet; das zehnte Gate ein Gate des PMOS-Transistors der ND2-Schaltung bildet; die Source des PMOS-Transistors der zweiten AOI22-Schaltung an der Source des PMOS-Transistors der ND2-Schaltung anliegt; der VDD-Anschluss zwischen dem ersten Segment des fünften Gates und dem zehnten Gate mit der ersten Finne verbunden ist; das zweite Segment des fünften Gates ein Gate des NMOS-Transistors der zweiten AOI22-Schaltung bildet; das zehnte Gate ein Gate des NMOS-Transistors der ND2-Schaltung bildet; die Source des NMOS-Transistors der zweiten AOI22-Schaltung an der Source des NMOS-Transistors der ND2 anliegt; und der VSS-Anschluss zwischen dem zweiten Segment des fünften Gates und dem zehnten Gate mit der zweiten Finne verbunden ist.
  16. Multiplexer nach einem der Ansprüche 10 bis 15, ferner aufweisend eine dritte und eine vierte Finne, welche sich jeweils in der X-Achsenrichtung erstrecken.
  17. Multiplexer nach Anspruch 10 bis 16, ferner aufweisend eine inaktive Struktur, welche sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert, wobei die inaktive Struktur zwischen der ersten Mehrzahl von Gates und der dritten Mehrzahl von Gates angeordnet ist.
  18. Verfahren, umfassend: Bilden einer ersten Finne, welche sich in einer X-Achsenrichtung erstreckt, auf einem Substrat; Bilden einer zweiten Finne, welche sich in der X-Achsenrichtung erstreckt, auf dem Substrat; Bilden eines ersten, eines zweiten, eines dritten, eines vierten, eines fünften, eines sechsten, eines siebten und eines achtes Gates, welche sich in einer Y-Achsenrichtung lotrecht zur X-Achsenrichtung erstrecken und die erste und die zweite Finne kontaktieren, um eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren einer Multiplexereingangsschaltung zu bilden; Bilden eines neunten Gates, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert, um einen ersten PMOS-Transistor und einen ersten NMOS-Transistor einer Multiplexerausgangsschaltung zu bilden, wobei das neunte Gate unmittelbar neben dem achten Gate angeordnet wird; Bilden eines VDD-Anschlusses, welcher mit der ersten Finne an einer ersten Position, welche eine Source eines ersten PMOS-Transistors der Multiplexereingangsschaltung und eine Source des ersten PMOS-Transistors der Multiplexerausgangsschaltung definiert, verbunden ist; und Bilden eines VSS-Anschlusses, welcher mit der zweiten Finne an einer zweiten Position, welche eine Source eines ersten NMOS-Transistors der Multiplexereingangsschaltung sowie eine Source des ersten NMOS-Transistors der Multiplexerausgangsschaltung definiert, verbunden ist.
  19. Verfahren nach Anspruch 18, ferner umfassend ein Bilden eines neunten Gates, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne kontaktiert, um einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor der Multiplexerausgangsschaltung zu bilden, wobei das zehnte Gate unmittelbar neben dem neunten Gate angeordnet wird.
  20. Verfahren nach Anspruch 18 oder 19, wobei das erste Gate dafür eingerichtet ist, ein erstes Multiplexereingangssignal zu empfangen, das Verfahren ferner umfassend ein Bilden eines Dummy-Gates, welches sich in der Y-Achsenrichtung erstreckt und die erste und die zweite Finne zwischen dem ersten Gate und dem zehnten Gate kontaktiert.
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