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QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
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Diese Patentanmeldung beansprucht den Vorzug der Priorität der koreanischen Patentanmeldung Nummer
10-2019-0071066 , welche am 14. Juni 2019 beim koreanischen Amt für gewerblichen Rechtsschutz (Korean Intellectual Property Office) eingereicht wurde, deren Offenbarung durch Bezugnahme in ihrer Gesamtheit hierin mit eingebunden ist.
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HINTERGRUND
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Technisches Gebiet
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Das erfinderische Konzept bezieht sich auf einen Bildsensor und genauer auf einen CMOS-Bildsensor (CIS = CMOS Image Sensor = CMOS-Bildsensor), in welchem eine Analog-Digital-(A/D)-Wandlung in Einheiten von Pixeln durchgeführt werden kann.
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Diskussion des Standes der Technik
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Ein Komplementär-Metalloxidhalbleiter (CMOS = Complementary Metal Oxide Semiconductor = Komplementär-Metalloxidhalbleiter)-Bildsensor (CIS) kann eine Pixelfläche beziehungsweise einen Pixelbereich und eine Logikfläche beziehungsweise einen Logikbereich aufweisen. In der Pixelfläche ist eine Mehrzahl von Pixeln in einem zweidimensionalen (2D) Array angeordnet, und Einheitspixel der Pixel können eine Fotodiode und Pixeltransistoren aufweisen. In der Logikfläche können Signalverarbeitungsschaltungen zum Verarbeiten von Pixelsignalen von der Pixelfläche angeordnet sein. Eine Wide Dynamic Range (WDR)-Funktion kann in einem CIS enthalten sein. Die WDR-Funktion kann die Qualität eines Bildes durch ein Erhöhen der Helligkeit eines dunklen Abschnittes und ein Verringern der Helligkeit eines hellen Abschnittes, welche durch künstliches oder natürliches Licht (beispielsweise Sonnenlicht) verursacht werden, verbessern. Da jedoch ein Hochkapazitätskondensator typischerweise benötigt wird, um die WDR-Funktion durchzuführen, können Herstellungskosten des CIS zunehmen.
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KURZFASSUNG
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Wenigstens eine Ausführungsform des erfinderischen Konzepts ist darauf gerichtet, einen Komplementär-Metaloxid (CMOS= Complementary Metal Oxide Semiconductor = Komplementär-Metalloxidhalbleiter)-Bildsensor (CIS = CMOS Image Sensor = CMOS-Bildsensor) vorzusehen, welcher in der Lage ist, ein Wide Dynamic Ranging (WDR) ohne einen zusätzlichen Hochkapazitätskondensator zu erreichen, und ein automatisches Belichtungs (AE = Auto-Exposure = automatische Belichtung)-Verfahren, welches in Einheiten von Pixeln in dem CIS durchgeführt wird.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts weist ein CMOS-Bildsensor (CIS) eine Mehrzahl von Pixeln, welche in einem zweidimensionalen (2D) Array angeordnet sind, und von welchen jeder eine Fotodiode aufweist, eine Mehrzahl von Analog-Digital-Wandlern (ADCs = Analog-to-Digital Converters = Analog-Digital-Wandler), welche konfiguriert sind, um eine automatische Belichtung (AE = Auto-Exposure = automatische Belichtung) in Einheiten der Pixeln durchzuführen, und eine Ausleseschaltung auf, welche konfiguriert ist, um Pixelsignale der Pixel in Zeilen zu lesen. Die Pixel und die Mehrzahl von ADCs sind dieselben in der Anzahl und sind in einer eins-zu-eins-Korrespondenz miteinander verbunden, und jeder der Mehrzahl von ADCs führt AE auf einem entsprechenden einen der Pixel durch.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts weist ein CIS eine Mehrzahl von Pixeln, welche in einem 2D-Array angeordnet sind, und von welchen jeder eine Fotodiode aufweist, eine Mehrzahl von ADCs, welche konfiguriert sind, um AE in Einheiten der Pixel durchzuführen, und eine Ausleseschaltung, welche konfiguriert ist, um Pixelsignale der Pixel in Zeilen zu lesen, auf, wobei die Anzahl der ADCs gleich zu einer Anzahl von Spalten des 2D-Array ist, und jeder der ADCs mit allen Pixeln, welche in einer entsprechenden einen der Spalten enthalten sind, verbunden ist, und AE auf einem entsprechenden einen der Pixel in Einheiten der Zeilen durchführt.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts weist ein CIS einen oberen Chip auf, in welchem eine Mehrzahl von Pixeln, von welchen jeder eine Fotodiode aufweist, in einem 2D-Array angeordnet sind, und wenigstens einen unteren Chip, welcher eine Mehrzahl von ADCs und Signalverarbeitungsschaltungen aufweist, wobei die Mehrzahl von ADCs eine automatische Belichtung in Einheiten von Pixeln durchführt, und die Signalverarbeitungsschaltungen Pixelsignale von den Pixeln verarbeiten, wobei der obere Chip auf dem wenigstens einen unteren Chip gestapelt ist, und die Pixel und die ADCs in einer eins-zu-eins-Korrespondenz miteinander verbunden sind.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist ein Verfahren zum Durchführen einer automatischen Belichtung (AE) in Einheiten von Pixeln in einem CIS vorgesehen, welcher die Pixel aufweist, von welchen jeder eine Fotodiode aufweist, und eine Mehrzahl von ADCs, welche in einer eins-zu-eins-Korrespondenz mit den Pixeln verbunden sind. Das Verfahren weist Folgendes auf: Ein Rücksetzen von Floating Diffusion (FD)-Bereichen der Pixel und ein Durchführen einer Analog-Digital (AD)-Wandlung auf Rücksetzsignalen beziehungsweise Resetsignalen von Rücksetztransistoren beziehungsweise Resettransistoren der Pixel durch die Mehrzahl von ADCs; ein Übertragen von Ladungen, welche in den Fotodioden angesammelt sind, zu den FD-Bereichen durch ein Anschalten eines Transfertransistors der Pixel und danach ein Durchführen einer AD-Wandlung auf Pixelsignalen der Pixel und ein Starten einer Belichtung in einer Periode eines gegenwärtigen Frame; und Durchführen von AE auf den Pixeln durch die Mehrzahl von ADCs während der Belichtung in der Periode eines gegenwärtigen Frame.
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Figurenliste
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Beispielhafte Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
- 1 ein Blockschaltbild eines CMOS-Bildsensors (CIS) gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
- 2A und 2B Konzeptdiagramme zum Erklären eines Effekts zum Verhindern von Informationsverlust in dem CIS der 1 sind;
- 3 ein Schaltbild des CIS der 1 ist, welcher einen Analog-Digital-Wandler (ADC) für jedes Pixel aufweist;
- 4A und 4B Konzeptdiagramme zum Erklären eines Prinzips zum Durchführen einer automatischen Belichtung (AE) in Einheiten von Pixeln in dem Schaltbild der 3 sind;
- 5A und 5B jeweils ein Flussdiagramm und ein Zeitdiagramm sind, welche einen Prozess zum Durchführen von AE in Einheiten von Pixeln durch einen ADC jedes Pixels in dem CIS der 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulichen;
- 6A und 6B Schaltbilder eines CIS sind, welcher einen ADC für jedes Pixel gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts aufweist;
- 7 ein Schaltbild eines CIS ist, welcher einen ADC für jedes Pixel gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist;
- 8A und 8B jeweils ein Blockschaltbild eines CIS und ein Schaltbild des CIS, welcher einen ADC für jedes Pixel gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist, sind;
- 9 ein Zeitdiagramm ist, welches einen Prozess zum Durchführen von AE auf jedem Pixel durch einen ADC für jedes Pixel in dem CIS der 8 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht;
- 10A und 10B jeweils eine perspektivische Explosionsansicht eines CIS und eine Draufsicht auf einen Pixelchip und einen Logikchip, welche Siliziumdurchkontaktierungen (TSVs = Through Silicon Vias = Siliziumdurchkontaktierungen) gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts verwenden, sind; und
- 11 eine perspektivische Explosionsansicht eines CIS gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist.
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DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
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Hierin nachstehend werden beispielhafte Ausführungsformen des erfinderischen Konzepts im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente durch diese Anmeldung hindurch.
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1 ist ein Blockschaltbild eines CMOS-Bildsensors (CIS) 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts.
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Bezugnehmend auf 1 weist der CIS 100 der vorliegenden Ausführungsform eine Mehrzahl von Pixeln 110, eine Mehrzahl von Analog-Digital-Wandlern (ADCs = Analog-to-Digital Converters = Analog-Digital-Wandler) 120 (beispielsweise Schaltungen) und eine Ausleseschaltung 130 (beispielsweise eine Schaltung) auf.
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Die Mehrzahl von Pixeln 110 kann in einem zweidimensionalen (2D) Array in einer Pixelfläche beziehungsweise einem Pixelbereich PA angeordnet sein. Eine Fotodiode (PD) 112 (siehe 3), ein Transfertransistor (TR) 114 (siehe 3), ein Reset-TR 116 (siehe 3) und ein Floating-Diffusion (FD)-Bereich 118 (siehe 3) können in jedem der Mehrzahl von Pixeln 110 vorgesehen sein. 1 veranschaulicht nur die PDs 112 in der Mehrzahl von Pixeln 110 zur Zweckmäßigkeit der Erklärung.
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In einer beispielhaften Ausführungsform ist die PD 112 eine PN-Flächendiode beziehungsweise PN-Sperrschichtdiode und kann Ladungen (beispielsweise Elektronen), welche negative Ladungen sind, und Löcher, welche positive Ladungen sind, in Proportion zu der Menge von einfallendem Licht erzeugen. Der Transfer-TR 114 kann die Ladungen, welche durch die PD 112 erzeugt werden, zu dem FD-Bereich 118 übertragen.
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Der Reset-TR 116 kann periodisch die Ladung, welche in dem FD-Bereich 118 gespeichert ist, zurücksetzen. Zusätzlich kann der Reset-TR 116 mit dem ADC 120 des Pixel 110 verbunden sein, und kann demnach den FD-Bereich 118 des Pixels 110 zurücksetzen, um eine automatische Belichtung (AE) des Pixels 110 durchzuführen, wenn Ladungen in dem FD-Bereich 118 des Pixels 110 überlaufen oder sättigen. AE, durchgeführt in Einheiten von Pixeln durch die Reset-TRs 116 und die ADCs 120 wird unter Bezugnahme auf die 3 bis 4B detaillierter untenstehend beschrieben werden.
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Die Mehrzahl von ADCs 120 kann in einem 2D-Array angeordnet sein, um der Mehrzahl von Pixeln 110 zu entsprechen. Eine Anordnungsstruktur der Mehrzahl von ADCs 120 ist jedoch nicht auf das 2D-Array beschränkt. Beispielsweise kann die Mehrzahl von ADCs 120 in einer anderen Anordnungsstruktur als das 2D-Array angeordnet sein, solange sie in einer eins-zu-eins-Korrespondenz mit der Mehrzahl von Pixeln 110 verbunden sind.
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1 veranschaulicht, dass jeder der ADCs 120 in einem entsprechenden Pixel 110 unter den Pixeln 110 vorgesehen ist, um das Konzept zu erklären, dass die ADCs 120 und die Pixel 110 miteinander in eins-zu-eins-Korrespondenz verbunden sind, in einer beispielhaften Ausführungsform aber ist nicht jeder der ADCs 120 in dem entsprechenden Pixel 110 unter den Pixeln 110 vorgesehen. Beispielsweise können, wie in der Struktur eines CIS 100e der 10A oder eines CIS 100f der 11 die ADCs 120 und die Pixel 110 in unterschiedlichen Chips vorgesehen sein und miteinander über TSVs 140a und 140b der 10B, Kupfer-zu-Kupfer (Cu-Cu)-Bonding, interne Zwischenbindungen der Chips oder dergleichen verbunden sein.
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Jeder der ADCs 120 kann einen Komparator 122 (beispielsweise eine Vergleichsschaltung) der 3 und eine Speichereinheit 124 (beispielsweise eine Speichervorrichtung) der 3 aufweisen. Der Komparator 122 kann zwei Eingangssignale vergleichen und ein Low (L)-Signal beziehungsweise Niedrig-Signal oder ein High (H)-Signal beziehungsweise Hoch-Signal ausgeben. Beispielsweise können ein erstes Signal, welches ein variables Signal ist, welches über einen ersten Eingangsanschluss zugeführt wird, und ein zweites Signal, welches ein konstantes Signal ist, welches über einen zweiten Eingangsanschluss zugeführt wird, miteinander verglichen werden, und das H-Signal kann ausgegeben werden, wenn eine Spannung des ersten Signals größer ist als oder gleich zu derjenigen des zweiten Signals, und das L-Signal kann ausgegeben werden, wenn die Spannung des ersten Signals geringer ist als diejenige des zweiten Signals. Hier kann das L-Signal repräsentiert werden durch „0“, und das H-Signal kann durch „1“ repräsentiert werden. Eine Polarität einer Ausgabe des Komparators 122 ist nicht auf diejenige, welche obenstehend beschrieben ist, beschränkt und kann umgekehrt konfiguriert sein. Das L-Signal kann einen ersten Logikpegel haben, und das H-Signal kann einen zweiten, anderen Logikpegel haben.
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Die Speichereinheit 124 kann Information betreffend die Änderung eines Ausgangssignals des Komparators 122 von dem L-Signal zu dem H-Signal speichern. Die Speichereinheit 124 kann verschiedene Typen von elektronischen Vorrichtungen aufweisen, welche in der Lage sind, Information betreffend die Änderung des Ausgangssignals von dem L-Signal zu dem H-Signal zu speichern. Beispielsweise kann die Speichereinheit 124 ein Schieberegister, einen Zähler, ein Speicherelement oder dergleichen aufweisen. Beispielsweise könnte der Zähler mehrere Zählerschaltungen aufweisen, wobei eine der Schaltungsschaltungen jedes Mal inkrementiert beziehungsweise erhöht wird, wenn die Änderung hinsichtlich eines einzelnen Pixels während einer bestimmten Periode (beispielsweise einer Frame-Periode) auftritt.
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In dem CIS 100 der vorliegenden Ausführungsform kann der ADC 120 eine 1-Bit Analog-Digital (AD)-Wandlung oder N-Bit AD-Wandlung (hier ist N eine ganze Zahl größer als oder gleich 2) durchführen. Beispielsweise kann in dem CIS 100 der vorliegenden Ausführungsform der ADC 120 in einem AE-Modus arbeiten, in welchem AE in Einheiten von Pixeln durchgeführt wird, und einem normalen Modus, in welchem eine AD-Wandlung auf Pixelsignalen der Pixel durchgeführt wird. In dem AE-Modus wird AE durch einen Vergleich mit einer Referenzspannung durchgeführt, und entspricht demnach einer 1-Bit AD-Wandlung. In einem normalen Modus wird ein Pixelsignal durch einen Vergleich mit einer gestuften Rampenspannung, welche Multispannungspegel aufweist, gelesen, und demnach entspricht sie einer N-Bit AD-Wandlung. Operationen des ADC 120 in dem AE-Modus und dem normalen Modus werden detaillierter unter Bezugnahme auf 3 untenstehend beschrieben werden.
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Die Ausleseschaltung 130 ist eine Schaltung, welche ein Pixelsignal oder ein Fotosignal, welches einer Ladung entspricht, welche in jedem der Pixel 110 erzeugt wird, liest, und kann Pixelsignale in Zeilen von den Pixeln 110, welche in einem Pixelarray angeordnet sind, lesen. Beispielsweise kann in 1 die Ausleseschaltung 130 arbeiten, um Pixelsignale der obersten Pixel 110 in einer ersten Zeile zu lesen, und dann Pixelsignale der Pixel 110 in einer zweiten Zeile zu lesen.
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In dem CIS 100 der vorliegenden Ausführungsform sind die ADCs 120 in Einheiten von Pixeln implementiert und demnach können ein Ladungsüberlauf oder eine Sättigung in den Pixeln 110 während einer effektiven Integrationszeit (EIT = Effective Integration Time = effektive Integrationszeit) erfasst werden, und eine AE kann in Einheiten von Pixeln durchgeführt werden. Zusätzlich kann, da AE in Einheiten von Pixeln durch die ADCs 120 durchgeführt wird, eine Sättigung von Ladungen in den Pixeln 110 verhindert werden, eine EIT jedes Pixels kann angepasst werden, und Fehler oder Informationsverlust in Pixelsignalen aufgrund von Ladungssättigung können ebenso verhindert werden. Demnach können in dem CIS 100 der vorliegenden Ausführungsform Begrenzungen der Full-Well Capacity (FWC) von Pixeln feiner Größe überwunden werden, und WDR kann leicht ohne einen zusätzlichen Hochkapazitätskondensator durchgeführt werden, basierend auf AE, welche in Einheiten von Pixeln durch die ADCs 120 für jeweilige Pixel durchgeführt wird, und eine EIT, welche in Einheiten von Pixeln angepasst wird.
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Zur Referenz wird in dem CIS 100 der vorliegenden Ausführungsform eine AD-Wandlung durch die ADCs 120 durchgeführt, welche Pixelsignalen der Pixel 110 entsprechen, und demnach können die Pixel 110 als digitale Pixel betrachtet werden. Auf den CIS 100 der vorliegenden Ausführungsform kann als ein digitaler Pixelsensor (DPS = Digital Pixel Sensor = digitaler Pixelsensor) Bezug genommen werden, basierend auf den digitalen Pixeln.
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Die 2A und 2B sind Konzeptdiagramme zum Erklären eines Effekts zum Verhindern von Informationsverlust in dem CIS der 1. 2A veranschaulicht ein Phänomen, dass Information aufgrund von Ladungssättigung in einem allgemeinen CIS verloren wird. 2B veranschaulicht einen Effekt zum Verhindern eines Informationsverlusts in dem CIS der 1 durch AE durch ADC in Einheiten von Pixeln.
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Bezug nehmend auf 2A kann im Allgemeinen ein CIS eine Struktur haben, in welcher ein ADC pro Spalte angeordnet ist, das heißt eine Spalten-ADC-Struktur. Das heißt, dass in einem CIS der Spalten-ADC-Struktur alle Pixel, die in einer Spalte angeordnet sind, mit einem ADC verbunden sind, und AD-Wandlung darauf durch denselben ADC durchgeführt wird. Zusätzlich werden, wie in einem Mittelteil der 2A gezeigt ist, in dem Fall eines CIS einer allgemeinen Spalten-ADC-Struktur, alle Pixel derselben EIT durch einen Belichtungsprozess in Einheiten von Frames unterworfen, da eine Blende beziehungsweise Apertur verwendet wird. Lichtintensitäten, welche auf ein Pixelarray des CIS einfallen, können gemäß Positionen des Lichts variieren, wie in einem oberen Teil der 2A gezeigt ist. Da jedoch all die Pixel derselben EIT unterworfen sind, kann Information aufgrund einer Sättigung von Ladungen verloren werden, und ein Fehler kann in Pixelsignalen in dem Fall, dass Pixel Hochintensitätslicht entsprechen, auftreten. In anderen Worten gesagt kann Information, welche großen Pfeilen in dem oberen Teil der 2A entspricht, aufgrund von Ladungssättigung an Pixeln verloren werden und Information, welche verkleinerten Pfeilen in einem unteren Teil der 2A entspricht, wird anstelle dessen gespeichert, und demnach tritt ein Fehler in den Pixelsignalen auf.
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Bezug nehmend auf 2B sind in dem CIS 100 der vorliegenden Ausführungsform die ADCs 120 in Einheiten von Pixeln vorgesehen, und AE kann in Einheiten von Pixeln durch die ADCs 120 durchgeführt werden. Demzufolge kann in dem CIS 100 der vorliegenden Ausführungsform eine EIT in Einheiten von Pixeln angepasst werden, wie in dem mittleren Teil der 2B gezeigt ist, da eine Blende für jedes Pixel verwendet wird. Als solches kann, da eine EIT für jedes Pixel angepasst wird, eine Ladungssättigung auch in Pixeln, welche Hochintensitätslicht entsprechen, verhindert werden, sodass alle Information beibehalten werden kann, wodurch das Auftreten eines Fehlers in Pixelsignalen verhindert wird. In anderen Worten gesagt wird Information, welche den großen Pfeilen in dem oberen Teil der 2B entspricht, als Information gespeichert, welche Pfeilen derselben Größen entspricht wie die großen Pfeile, wie in dem unteren Teil von 2B gezeigt, und demnach treten in Pixelsignalen keine Fehler auf.
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Das Konzept zum Anpassen einer EIT jedes Pixels durch AE für jedes Pixel wird untenstehend detaillierter beschrieben werden. Wenn eine Ladungssättigung oder ein Überlauf aufgrund von Hochintensitätslicht, welches auf ein Pixel 110 einfällt, auftritt, wird das Pixel 110 durch AE durch den ADC 120 zurückgesetzt und Information betreffend die Anzahl von Malen des Zurücksetzens wird gespeichert. Zusätzlich wird eine Information betreffend eine Ladung, welche in dem Pixel 110 nach einem letzten Rücksetzen verbleibt, als ein Pixelsignal durch ein Durchführen einer allgemeinen AD-Wandlung durch den ADC 120 erhalten. Danach kann das Pixelsignal für das Pixel 110 durch ein Kompensieren eines Pixelsignals basierend auf der Information betreffend die Anzahl von Malen des Zurücksetzens genau berechnet werden. Beispielsweise kann eine Bildkompensationsoperation auf einem Bildsignal, welches durch ein oder mehrere der Pixelsignale für einen Wide Dynamic Range (WDR) repräsentiert wird durch ein Durchführen der AE in Einheiten der Pixel durchgeführt werden.
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Als ein konkretes Beispiel wird, wenn die Menge der Sättigungsladung in dem Pixel 110 gleich A ist, ein Zurücksetzen n mal für einen Frame durchgeführt, und die Menge von Ladung, welche in dem Pixel 110 nach einem letzten Zurücksetzen verbleibt, gleich B ist, eine Gesamtmenge von Ladungen, welche durch das Pixel 110 für das eine Frame erzeugt wird, als A×n+B berechnet werden, und das Pixelsignal kann basierend auf der Gesamtmenge von Ladungen kompensiert werden. Ein Pixelsignal für die Ladungsmenge, welche in dem Pixel 110 nach dem letzten Zurücksetzen verbleibt, kann für eine verbleibende Zeit, nachdem ein Zurücksetzen mehrere Male durchgeführt ist, anders als eine Gesamtzeit entsprechend dem einen Frame extrahiert werden. Demnach ist eine EIT des Pixelsignals des Pixels 110, in welchem Sättigung auftritt, das heißt dem Pixel 110, in welchem ein Zurücksetzen durchgeführt wird, kürzer als eine EIT eines Pixelsignals des Pixels 110, in welchem Sättigung nicht auftritt. Als ein Ergebnis kann die EIT des Pixels 110 durch AE durch den ADC 120 angepasst oder verringert werden.
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3 ist ein Schaltbild des CIS der 1, welcher einen ADC für jedes Pixel gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Teile, welche obenstehend unter Bezugnahme auf die 1 bis 2B beschrieben sind, werden kurz beschrieben werden oder eine Beschreibung davon wird hier ausgelassen werden.
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Bezug nehmend auf 3 kann in dem CIS 100 der vorliegenden Ausführungsform ein Pixel 110 eine PD 112, einen Transfer-TR(TG) 114, einen Reset-TR (RG) 116 und einen FD-Bereich 118 aufweisen. Ein ADC 120 kann einen Komparator 122 (beispielsweise eine Komparatorschaltung) und eine Speichereinheit 124 (beispielsweise Speichervorrichtung) aufweisen. In 3 wird der FD-Bereich 118 durch ein Symbol eines Kondensators, welcher konfiguriert ist, um Ladungen basierend auf einer Funktion davon zu speichern, repräsentiert.
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In dem CIS 100 der vorliegenden Ausführungsform kann der ADC 120 in einem von zwei Modi arbeiten. Beispielsweise kann der ADC 120 in einem AE-Modus AE. arbeiten, in welchem AE auf einem entsprechenden Pixel durchgeführt wird, und einem normalen Modus NOR., in welchem eine AD-Wandlung auf einem Pixelsignal eines Pixels durchgeführt wird.
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Im Detail ist in dem AE-Modus AE., der FD-Bereich 118 mit einem ersten Eingangsanschluss eines Eingangsanschlusses CMP IN des Komparators 122 verbunden, und eine Referenzspannung REF wird an einen zweiten Eingangsanschluss des Eingangsanschlusses CMP_IN des Komparators 122 angelegt. In dem AE-Modus AE. ist ein Ausgangsanschluss CMP_OUT des Komparators 122 mit der Speichereinheit 124 und einem Gate des Reset-TR 116 verbunden. In dem AE-Modus AE. ist eine Transfer-TR-Leitung TX mit einem Gate des Transfer-TR 114 verbunden, und ein H-Signal (beispielsweise „1“) kann über die Transfer-TR-Leitung TX zugeführt werden, sodass der Transfer-TR 114 in einem AN-Zustand aufrechterhalten werden kann.
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In dem AE-Modus AE. kann eine Ladung, welche durch die PD 112 erzeugt wird, in dem FD-Bereich 118 angesammelt werden, und eine Spannung des FD-Bereichs 118, welche der Menge von angesammelten Ladungen entspricht, kann mit der Referenzspannung REF durch den Komparator 122 verglichen werden. Wenn die Spannung des FD-Bereichs 118 niedriger als die Referenzspannung REF ist, wird ein L-Signal als eine Ausgabe des Komparators 122 aufrechterhalten. Das heißt, dass „0“ aufrechterhalten wird. Wenn die Spannung des FD-Bereichs 118 höher ist als oder gleich zu der Referenzspannung REF wird die Ausgabe des Komparators 122 von dem L-Signal zu dem H-Signal geändert. Das heißt, dass „0“ zu „1“ geändert wird. Das H-Signal kann ein Signal sein, welches einen hohen Logikpegel hat, und das L-Signal kann ein Signal sein, welches einen niedrigen Logikpegel hat. Das H-Signal kann einen ersten Logikpegel haben und das L-Signal kann einen zweiten Logikpegel haben, welcher sich von dem ersten Logikpegel unterscheidet.
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Zur Referenz kann, da Ladungen, welche in dem FD-Bereich 118 angesammelt sind, im Allgemeinen Elektronen sind, die Spannung des FD-Bereichs 118 negativ (-) sein, und die Referenzspannung REF, welche damit zu vergleichen ist, kann ebenso negativ (-) sein. Zur Zweckmäßigkeit der Erklärung jedoch werden diese Spannungen untenstehend als absolute Werte für einen Vergleich dazwischen beschrieben werden. Wenn die Spannung des FD-Bereichs höher als oder gleich zu der Referenzspannung REF ist, kann es betrachtet werden, dass eine Ladungssättigung oder ein Überlauf in dem Pixel 110 auftritt. Beispielsweise tritt, wenn die Ausgabe des Komparators 122 gleich „1“ ist, eine Ladungssättigung auf, und wenn die Ausgabe des Komparators 122 gleich „0“ ist, tritt eine Ladungssättigung nicht auf.
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Wenn die Ausgabe des Komparators 122 gleich „1“ ist, wird der Reset-TR 116 angeschaltet, der FD-Bereich 118 wird durch ein Resetsignal oder eine Resetspannung Vpix zurückgesetzt, und demnach werden die Ladungen, welche in dem FD-Bereich 118 angesammelt sind, geleert. Wenn der FD-Bereich 118 geleert wird, können Ladungen in der PD 112 ebenso geleert werden, da der Transmissions-TR 114 an ist. Demnach kann das Zurücksetzen des FD-Bereichs 118 einem Zurücksetzen des Pixels 110 entsprechen. Die Speichereinheit 124 kann Information betreffend eine Änderung eines Ausgangssignals des Komparators 122 von dem L-Signal zu dem H-Signal oder Information betreffend ein Zurücksetzen des FD-Bereichs 118 speichern. Während eines Frame wird, wenn die Spannung des FD-Bereichs 118 höher ist als oder gleich zu der Referenzspannung REF, der FD-Bereich 118 kontinuierlich zurückgesetzt, um Ladungen davon zu leeren, und Information betreffend die Anzahl von Malen des Änderns von dem L-Signal zu dem H-Signal durch den Komparator 122 oder die Anzahl von Malen des Zurücksetzens des FD-Bereichs 118 kann in der Speichereinheit 124 gespeichert werden. Beispielsweise kann ein Frame eine Periode repräsentieren, während welcher der Pixelsignale von all den Pixeln 110 durch die Ausleseschaltung 130 ausgelesen werden. Beispielsweise könnte, wenn dieses Auslesen alle 10 ms auftritt, die Speichereinheit 124 die Ausgabe des Komparators 122 alle 2 ms während einer gegenwärtigen 10 ms-Frameperiode abtasten, um zu bestimmen, ob seine Ausgabe für ein gegebenes Pixel gleich „1“ ist. Die 2 ms-Abtastperiode und 10 ms-Frameperiode sind lediglich Beispiele, da diese Werte wie benötigt geändert werden können. Beispielsweise würde, wenn die Ausgabe des Komparators 122 für ein gegebenes Pixel gleich „1“ während drei Abtastungen ist, dann die Speichereinheit 124 eine Zählung von 3 für das gegebene Pixel speichern und der entsprechende FD-Bereich 118 wäre dreimal zurückgesetzt worden.
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In dem normalen Modus NOR. ist der FD-Bereich 118 mit dem ersten Eingangsanschluss des Eingangsanschlusses CMP_IN des Komparators 122 verbunden, und die gestufte Rampenspannung RAMP wird an den zweiten Eingangsanschluss des Eingangsanschlusses CMP_IN des Komparators 122 angelegt. Ferner ist in dem normalen Modus NOR. eine Reset-TR-Leitung RX mit einem Gate des Reset-TR 116 verbunden, und die Transfer-TR-Leitung TX ist kontinuierlich mit dem Gate des Transfer-TR 114 verbunden. Zusätzlich führt in dem normalen Modus NOR. der ADC 120 eine AD-Wandlung auf dem Pixelsignal des Pixels 110 durch ein Verwenden der gestuften Rampenspannung RAMP durch. In anderen Worten gesagt kann der ADC 120 eine AD-Wandlung auf dem Pixelsignal ähnlich zu einem ADC eines allgemeinen CIS durchführen. In diesem Fall kann die Speichereinheit 124 mit einem Zähler innerhalb oder außerhalb der Pixelfläche PA verbunden sein. In einer beispielhaften Ausführungsform ist die Reset-TR-Leitung RX auf eine Spannung während des AE-Modus AE eingestellt, welche sicherstellt, dass der Reset-TR 116 abgeschaltet ist. In einer beispielhaften Ausführungsform ist ein Schalter oder Multiplexer gegenwärtig, welcher es ermöglicht, dass eine der Referenzspannung REF und der gestuften Rampenspannung RAMP zu dem Komparator 122 basierend auf dem gegenwärtigen Modus ausgegeben wird. In einer beispielhaften Ausführungsform ist ein Schalter oder Multiplexer gegenwärtig, welcher verursacht, dass entweder die Ausgabe des Komparators 122 oder die Ausgabe der Reset-TR-Leitung RX mit dem Gate des Reset-TR 116 basierend auf dem gegenwärtigen Modus verbunden wird.
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Zur Referenz kann, wie in 5B veranschaulicht ist, der AE-Modus AE. zu dem normalen Modus NOR während des Zurücksetzens des FD-Bereichs 118 und während einer AD-Wandlung, welche auf einem Resetsignal des Reset-TR 116 durchgeführt wird, umgeschaltet werden. Ferner kann der normale Modus NOR. zu dem AE-Modus AE nach einer AD-Wandlung, welche auf den Pixelsignal des Pixels 110 durchgeführt wird, umgeschaltet werden. Die Transfer-TR-Leitung TX und die Reset-TR-Leitung RX können mit einer Zeilentreiberschaltung verbunden sein, welche den Transfer-TR 114 und den Reset-TR 116 steuert. Die Zeilentreiberschaltung legt ein Signal, welches einer geeigneten Spannung entspricht, an den Transfer-TR 114 und den Reset-TR 116 über die Transfer-TR-Leitung TX und die Reset-TR-Leitung RX an, um ein Anschalten oder Abschalten des Transfer-TR 114 und des Reset-TR 116 zu steuern.
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Die 4A und 4B sind Konzeptdiagramme zum Erklären eines Prinzips zum Durchführen von AE in Einheiten von Pixeln in dem Schaltbild der 3. Das Prinzip der 4A und 4B wird unter Bezugnahme auf 3 zusammen beschrieben werden, und Teile, welche obenstehend unter Bezugnahme auf die 1 bis 3 beschrieben sind, werden kurz beschrieben werden.
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Bezug nehmend auf 4A wird ein H-Signal an das Gate des Transfer-TR 114 angelegt, und demnach werden Ladungen, welche durch die PD 112 erzeugt werden, in dem FD-Bereich 118 angesammelt. Eine Spannung des FD-Bereichs 118 ist niedriger als die Referenzspannung REF und demnach gibt der Komparator 122 ein L-Signal (das heißt „0“) aus und der Reset-TR wird in einem AUS-Zustand aufrechterhalten. Der AUS-Zustand des Reset-TR kann das Auftreten einer Potenzialbarriere zwischen der Resetspannung Vpix, welche einem Resetsignal entspricht, und der Spannung des FD-Bereichs 118 verursachen. Als solches werden, solange die Spannung des FD-Bereichs 118 niedriger als die Referenzspannung REF verbleibt, Ladungen, welche durch die PD 112 erzeugt werden, kontinuierlich in dem FD-Bereich 118 angesammelt.
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Bezug nehmend auf 4B wird, wenn Ladungen kontinuierlich in dem FD-Bereich 118 angesammelt werden, und demnach die Spannung des FD-Bereichs 118 gleich oder größer als die Referenzspannung REF wird, eine Ausgabe des Komparators 122 von einem L-Signal zu einem H-Signal geändert (das heißt der Komparator 122 gibt „1“ aus) und der Reset-TR 116 wird zu dem AN-Zustand geschaltet. Wenn der Reset-TR 116 angeschaltet wird, verschwindet die Potenzialbarriere zwischen der Resetspannung Vpix und der Spannung des FD-Bereichs 118 und die Spannung des FD-Bereichs 118 wird auf die Resetspannung Vpix zurückgesetzt. Das heißt, dass Ladungen, welche in dem FD-Bereich 118 und der PD 112 angesammelt sind, durch ein Zurücksetzen der Resetspannung Vpix geleert werden.
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Danach wird die Spannung des FD-Bereichs 118 niedriger als die Referenzspannung REF, der Komparator 122 gibt ein L-Signal (das heißt „0“) aus und der Reset-TR 116 wird in dem AUS-Zustand aufrechterhalten. Demzufolge werden Ladungen wiederum in der PD 112 und dem FD-Bereich 118 angesammelt.
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Wenn die Intensität von Licht sehr hoch ist, kann ein Zurücksetzen in einer Ein-Frame-Dauer eine Vielzahl von Malen durchgeführt werden. In anderen Worten gesagt kann, wenn die Intensität von Licht sehr hoch ist, Ladung überlaufen oder sehr schnell sättigen, und demnach kann eine Spannung des FD-Bereichs 118 gleich oder größer als die Referenzspannung REF werden, und der Überlauf der Ladung kann auch nach dem Zurücksetzen fortdauern, wodurch verursacht wird, dass ein Zurücksetzen kontinuierlich durchgeführt wird. Wenn die Intensität von Licht sehr gering ist kann ein Zurücksetzen in einer Ein-Frame-Periode nicht auftreten.
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Die 5A und 5B sind jeweils ein Flussdiagramm und ein Zeitdiagramm, welche einen Prozess zum Durchführen von AE in Einheiten von Pixeln durch einen ADC jedes Pixels in dem CIS der 1 veranschaulichen. Der Prozess der 5A und 5B wird unter Bezugnahme auf 3 zusammen beschrieben werden und Beschreibungen, welche obenstehend unter Bezugnahme auf die 1 bis 4B gegeben sind, werden kurz vorgesehen werden.
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Bezug nehmend auf die 5A und 5B wird zuerst der FD-Bereich 118 zurückgesetzt und ein Rücksetzsignal des Reset-TR 116 wird analog-digital (AD) gewandelt (S110). Die AD-Wandlung des Resetsignals (S110) kann einer Periode von einem Zeitpunkt ① zu einem Zeitpunkt ② in 5B entsprechen. In 5B kann RST ein Resetsignal repräsentieren.
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Die AD-Wandlung des Resetsignals (S110) kann vor einem Lesen eines Pixelsignals des Pixels 110 in einer Periode eines vorangehenden Frame (Belichtung (i-1)) durchgeführt werden. In anderen Worten gesagt kann durch die AD-Wandlung des Resetsignals (S110) der FD-Bereich 118 auf einen Referenzwert zurückgesetzt werden, bevor Ladungen, welche in der PD 112 in der Periode des vorangehenden Frame (Belichtung (i-1)) angesammelt werden, an dem FD-Bereich 118 ankommen, welcher ein Ausgabeknoten ist, und demnach kann Rauschen entfernt werden und ein korreliertes Doppelabtasten (CDS = Correlated Double Sampling = korreliertes Doppelabtasten) kann durchgeführt werden. Hier bezieht sich das CDS auf einen Prozess zum Berechnen der Differenz zwischen dem Referenzwert, welcher durch ein Rücksetzen eingestellt wird, und einem Wert einer Ladung, welche von der PD 112 zu dem FD-Bereich 118 übertragen wird. Durch das CDS kann eine aktuelle Ladung, welche in dem Pixel 110 erzeugt wird (das heißt ein Pixelsignal des Pixels 110) genau berechnet werden.
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Als Nächstes wird der Transfer-TR- 114 angeschaltet, Ladungen, welche in der PD 112 angesammelt sind, werden zu dem FD-Bereich 118 übertragen, ein Pixelsignal wird AD-gewandelt und eine Belichtung wird in einer Periode eines gegenwärtigen Frame (Belichtung (i)) gestartet (S130). Das Starten der Belichtung in der Periode des gegenwärtigen Frame (Belichtung (i)) (S130) kann einer Periode von einem Zeitpunkt ② zu einem Zeitpunkt ③ in 5B entsprechen. In 5B kann SIG ein Pixelsignal repräsentieren. Das Starten der Belichtung in der Periode des gegenwärtigen Frame (Belichtung (i)) (S130) kann einem Lesen von Ladungen, welche in dem Pixel 110 in der Periode des vorangehenden Frame (Belichtung (i-1)) angesammelt werden, als ein Pixelsignal und einem Durchführen einer AD-Wandlung auf dem Pixelsignal entsprechen.
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Danach wird AE auf dem Pixel 110 durch den ADC 120 während der Belichtung in der Periode des gegenwärtigen Frame (Belichtung (i)) durchgeführt (S150). Das Durchführen von AE auf dem Pixel 110 (S150) kann einer Periode nach einem Zeitpunkt ③ entsprechen. Die AE, welche auf dem Pixel 110 durch den ADC 120 durchgeführt wird, wird obenstehend unter Bezugnahme auf die 3 bis 4B beschrieben. Das heißt, dass für das Pixel 110, in welchem Ladung überläuft, der FD-Bereich 118 durch den Komparator 122 und den Reset-TR 116 zurückgesetzt werden kann, um Ladungen davon zu leeren, und Information betreffend das Zurücksetzen des FD-Bereichs 118 kann in der Speichereinheit 124 gespeichert werden. Beispielsweise kann die Information anzeigen, wie viele Male der FD-Bereich 118 zurückgesetzt wurde. Wie obenstehend beschrieben ist, kann die AE, welche auf dem Pixel 110 durch den ADC 120 durchgeführt wird, einer 1-Bit-AD-Wandlung entsprechen.
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Während des Durchführens von AE auf dem Pixel 110 kann ein Datenscanning (das heißt ein Datenlesen) durch die Ausleseschaltung 130 durchgeführt werden. Gescannte Daten können Resetinformation gemäß der AE in der Periode des gegenwärtigen Frame (Belichtung (i)), Daten betreffend eine AD-Wandlung des Resetsignals und Daten betreffend eine AD-Wandlung des Pixelsignals aufweisen. Hier können die Daten betreffend die AD-Wandlung des Resetsignals und des Pixelsignals Daten der Periode des vorangehenden Frame (Belichtung (i-1)) sein, wie in 5B veranschaulicht ist. Zusätzlich kann, wie obenstehend beschrieben ist, die Resetinformation betreffend die AE verwendet werden, um WDR zu einer späteren Zeit zu implementieren.
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Die 6A und 6B sind Schaltbilder von CISs, welche einen ADC für jedes Pixel gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts aufweisen. Beschreibungen, welche obenstehend unter Bezugnahme auf die 1 bis 5B gegeben sind, werden kurz vorgesehen werden.
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Bezug nehmend auf 6A kann ein CIS 100a der vorliegenden Ausführungsform von dem CIS 100 der 3 darin unterschiedlich sein, dass ein AE TR (AEG) 115 zum Zurücksetzen eines FD-Bereichs 118 weiterhin vorgesehen ist. Detaillierter ist in dem AE-Modus AE der FD-Bereich 118 mit einem ersten Eingangsanschluss eines Eingangsanschlusses CMP_IN eines Komparators 122 verbunden und eine Referenzspannung REF wird an einen zweiten Eingangsanschluss des Eingangsanschlusses CMP_IN des Komparators 122 angelegt. In dem AE-Modus AE. sind eine Speichereinheit 124 und ein Gate des AE TR 115 mit einem Ausgangsanschluss CMP_OUT des Komparators 122 verbunden. Eine Transfer-TR-Leitung TX ist mit einem Gate eines Transfer-TR 114 verbunden und eine Reset-TR-Leitung RX ist mit einem Gate eines Reset-TR 116 verbunden.
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In anderen Worten gesagt wird in dem CIS 100 der 3 ein Ausgangssignal des Komparators 122 dem Gate des Reset-TR 116 zugeführt, wohingegen in dem CIS 100a der vorliegenden Ausführungsform ein Ausgangssignal des Komparators 122 dem Gate des AE TR 115 zugeführt wird, welcher zusätzlich vorgesehen ist. Demnach kann der Reset-TR 116 im Wesentlichen gleich wie in einem allgemeinen CIS arbeiten, unabhängig von dem AE-Modus AE. Der AE TR 115 kann im Wesentlichen dieselbe Funktion wie der Reset-TR 116 in dem CIS 100 der 3 in dem AE-Modus AE. durchführen.
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Beispielsweise werden in dem AE-Modus AE eine Spannung des FD-Bereichs 118 und eine Referenzspannung REF miteinander durch den Komparator 122 verglichen, und eine Ausgabe des Komparators 122 wird aufrechterhalten, um ein L-Signal zu sein, wenn die Spannung des FD-Bereichs 118 niedriger als die Referenzspannung REF ist. Das heißt, dass „0“ aufrechterhalten wird. Wenn die Spannung des FD-Bereichs 118 höher als oder gleich zu der Referenzspannung REF ist, wird die Ausgabe des Komparators 122 von dem L-Signal zu einem H-Signal geändert. Das heißt, dass die Ausgabe des Komparators 122 von „0“ zu „1“ geändert wird. Wenn die Ausgabe des Komparators 122 gleich „1“ ist, wird der AE TR 115 angeschaltet, der FD-Bereich 118 wird durch ein Signal oder eine Spannung Vpix des AE TR 115 zurückgesetzt, und demnach werden Ladungen, welche in dem FD-Bereich 118 angesammelt sind, geleert. Die Spannung Vpix des AE-TR 115 kann im Wesentlichen dieselbe sein wie eine Rücksetzspannung Vpix des Reset-TR 116. Information betreffend die Änderung von dem L-Signal zu dem H-Signal (beispielsweise Resetinformation) kann in der Speichereinheit 124 gespeichert werden.
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In dem normalen Modus NOR. ist der FD-Bereich 118 mit dem ersten Eingangsanschluss des Eingangsanschlusses CMP_IN des Komparators 122 verbunden und eine gestufte Rampenspannung RAMP wird an den zweiten Eingangsanschluss des Eingangsanschluss CMP_IN des Komparators 122 angelegt. In dem normalen Modus NOR. ist der Ausgangsanschluss CMP_OUT des Komparators 122 von dem Gate des AE TR 115 getrennt, und der AE TR 115 wird in einem AUS-Zustand aufrechterhalten. In dem normalen Modus NOR. führt ein ADC 120 eine AD-Wandlung auf einem Pixelsignal eines Pixels 110a durch ein Verwenden der gestuften Rampenspannung RAMP durch.
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Da der AE TR 115 angeordnet ist, um mit dem FD-Bereich 118 über den Transfer-TR 114 verbunden zu sein, können in dem AE-Modus AE Ladungen in dem FD-Bereich 118 durch ein Entladen-Werden zu dem AE-TR 115 über den Transfer-TR 114 geleert werden, wenn der FD-Bereich 118 zurückgesetzt wird. Ladungen in der PD 112 können durch ein direkt zu dem AE-TR 115 Entladen-werden geleert werden.
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In dem AE-Modus AE kann der Komparator 122 ein Signal des Ausgangsanschlusses CMP_OUT zu dem AE TR 115 übertragen, um den FD-Bereich 118 zurückzusetzen, und Resetinformation kann in dem Komparator 122 gespeichert werden. In dem normalen Modus NOR. kann der Komparator 122 ein Signal des Ausgangsanschlusses CMP_OUT nur zu der Speichereinheit 124 übertragen, und zu diesem Zweck kann der Komparator 122 zusätzlich eine Logikschaltung aufweisen.
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Bezug nehmend auf 6B ist ein CIS 100b der vorliegenden Ausführungsform im Wesentlichen derselbe wie der CIS 100a der 6A darin, dass ein AE TR 115 zum Zurücksetzen eines FD-Bereichs 118 zusätzlich vorgesehen ist, kann aber von dem CIS 100a der 6A in Hinsicht der Position des AETR 115 in einem Pixel 110b unterschiedlich sein. In einer beispielhaften Ausführungsform ist der AE-TR 115 angeordnet, um direkt mit dem FD-Bereich 118 verbunden zu sein, eher als mit dem FD-Bereich 118 über einen Transfer-TR 114 verbunden zu sein. Der CIS 100b der vorliegenden Ausführungsform kann im Wesentlichen gleich wie der CIS 100a der 6A arbeiten. Basierend jedoch auf einer Struktur einer Verbindung zu dem FD-Bereich 118 können in dem AE-Modus AE Ladungen in dem FD-Bereich durch ein Direkt zu dem AE-TR 115 Entladen-Werden geleert werden, wenn der FD-Bereich 118 zurückgesetzt wird. Ladungen in der PD 112 können durch ein zu dem AE-TR 115 über den Transfer-TR 114 Entladen-Werden geleert werden.
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7 ist ein Schaltbild eines CIS, welcher einen ADC für jedes Pixel gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Beschreibungen, welche obenstehend unter Bezugnahme auf die 1 bis 6B gegeben sind, werden kurz vorgesehen werden.
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Bezug nehmend auf 7 kann ein CIS 100c der vorliegenden Ausführungsform von dem CIS 100 der 3 darin unterschiedlich sein, dass jedes von Pixeln 110c weiterhin einen Source-Follower- beziehungsweise Source-Folger SF-TR 117 und einen Auswahl-TR SEL 119 aufweist. Genauer weist in dem CIS 100c der vorliegenden Ausführungsform jeder der Pixel 100c eine PD 112, einen Transfer-TR 114, einen Reset-TR 116, einen FD-Bereich 118, den Source-Folger-TR 117 und den Auswahl-TR 119 auf. Eine Leistungsversorgungsspannung Vpix ist an einen Eingangsanschluss des Source-Folger-TR 117 angelegt, der Auswahl-TR 119 ist mit einem Ausgangsanschluss des Source-Folger-TR 117 verbunden, und der FD-Bereich 118 ist mit einem Gate des Source-Folger-TR 117 verbunden. Die Leistungsversorgungsspannung Vpix des Source-Folger-TR 117 kann im Wesentlichen dieselbe sein wie eine Resetspannung Vpix des Reset-TR 116. In einer beispielhaften Ausführungsform ist der Source-Folger-TR 117 mit einem Eingangsanschluss des Auswahl-TR 119 verbunden, ein erster Eingangsanschluss eines Komparators 122 ist mit einem Ausgangsanschluss des Auswahl-TR 119 verbunden, und eine Auswahl-TR-Leitung ist mit einem Gate des Auswahl-TR 119 verbunden.
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In einer beispielhaften Ausführungsform ist der Source-Folger-TR 117 ein Pufferverstärker und kann ein Signal gemäß Ladungen, welche in dem FD-Bereich 118 angesammelt sind, puffern, und der Auswahl-TR 119 ist ein Transistor, welcher als ein Schalter funktioniert und eine Funktion zum Auswählen eines entsprechenden Pixels hat. Eine Ausgangsspannung des Auswahl-TR 119 kann an den ersten Eingangsanschluss des Komparators 122 angelegt werden. Der CIS 100c der vorliegenden Ausführungsform kann im Wesentlichen gleich wie der CIS 100 der 3 darin arbeiten, dass AE für jedes der Pixel 100c durch einen ADC 120, welcher mit jedem der Pixel 110c verbunden ist, durchgeführt wird mit Ausnahme dessen, dass jedes der Pixel 110c ferner den Source-Folger-TR 117 und den Auswahl-TR 119 aufweist.
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In dem CIS 100c der vorliegenden Ausführungsform weist jedes der Pixel 110c ferner den Source-Folger-TR 117 und den Auswahl-TR 119 auf und kann demnach direkt eine 4-TR-Pixelstruktur einsetzen. Beispielsweise können in dem CIS 100c der vorliegenden Ausführungsform ein Chip, welcher Pixel 100c aufweist, welche eine 4-TR-Pixelstruktur haben, und ein Chip, welcher ADCs 120 aufweist, gestapelt sein, und die Pixel 110c und die entsprechenden ADCs 120 können elektrisch miteinander in einer Schaltungsstruktur verbunden sein, wie in 7 veranschaulicht ist, um einen ADC für jedes Pixel zu erreichen. Zusätzlich ist es in dem CIS 100c der vorliegenden Ausführungsform, da der ADC 120 in jedem der Pixel 110c vorgesehen ist, nicht notwendig, die Pixel 110c auszuwählen, und demnach kann der Auswahl-TR 119 ausgelassen werden.
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Die Schaltbilder der CISs 100 und 100a bis 100c, wovon jeder einen ADC für jedes Pixel aufweist, sind in den 3, 6A, 6B und 7 veranschaulicht. Ein Schaltbild jedoch, welches einen ADC für jedes Pixel aufweist, ist nicht auf die Schaltbilder der 3, 6A, 6B und 7 beschränkt. Beispielsweise kann ein Schaltbild eines CIS, welcher einen ADC für jedes Pixel gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist verstanden werden, verschiedene Schaltbilder abzudecken, in welchen der FD-Bereich 118 durch eine 1-Bit-AD-Wandlung während der Belichtung von Pixeln gegenüber Licht zurückgesetzt wird, und ein Ergebnis des Zurücksetzen des FD-Bereichs 118 kann in einem letztendlichen Bild reflektiert sein.
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Die 8A und 8B sind Blockschaltbilder eines CIS und ein Schaltbild des CIS, welcher einen ADC für jedes Pixel gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Beschreibungen, welche obenstehend unter Bezugnahme auf die 1 bis 7 gegeben sind, werden kurz vorgesehen werden.
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Bezug nehmend auf die 8A und 8B unterscheidet sich ein CIS 100d der vorliegenden Ausführungsform von den CISs 100 und 100a bis 100c der vorangehenden anderen Ausführungsformen darin, dass der CIS 100d eine Spalten-ADC-Struktur hat. Detaillierter weist in dem CIS 100d der vorliegenden Ausführungsform jedes von Pixeln 110c eine PD112, einen Transfer-TR 114, einen Reset-TR 116, einen FD-Bereich 118, einen Source-Folger TR 117 und einen Auswahl-TR 119 ähnlich zu dem CIS 100c der 7 auf. 8A veranschaulicht, dass nur eine einzelne PD in jedem der Pixel 110c wie in 1 enthalten ist.
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Anders als die CISs 100 und 100a bis 100c der vorangehenden anderen Ausführungsformen hat der CIS 100d der vorliegenden Ausführungsform eine Struktur, in welcher ein einzelner ADC 120a in jeder Spalte angeordnet ist (das heißt eine Spalten-ADC-Struktur). Demnach sind alle Pixel 110c, welche in einer Spalte angeordnet sind, mit einem ADC 120a verbunden. Beispielsweise ist, wie in 8B veranschaulicht ist, ein Ausgang eines Auswahl-TR 119 jedes der Pixel 110c in einer Spalte gemeinsam mit einer Spaltenleitung Col. verbunden und werden einem ersten Eingangsanschluss eines Komparators 122 des ADC 120a zugeführt. Pixelsignale all der Pixel 110c jedoch, welche mit der Spaltenleitung Col. verbunden sind, werden nicht auf einmal AD-gewandelt, und nur das Pixelsignal des Pixels 110c, welches durch den Auswahl-TR 119 ausgewählt wird, wird durch den ADC 120a AD-gewandelt. Der Betrieb des Auswahl-TR 119, welcher obenstehend beschrieben ist, kann im Wesentlichen derselbe sein wie ein Betrieb des Auswahl-TR eines allgemeinen CIS, welcher eine Spalten-ADC-Struktur hat. Beispielsweise wird der Auswahl-TR 119 eines ersten Pixels 110c-r1 angeschaltet und der Auswahl-TR 119 des zweiten Pixels 110c-r2 wird abgeschaltet während einer ersten Periode, um ein erstes Pixelsignal AD zu wandeln und dann wird der Auswahl-TR 119 des zweiten Pixels 110c-r2 angeschaltet und der Auswahl-TR 119 des ersten Pixels 110c-r1 wird abgeschaltet während einer zweiten Periode, um ein zweites Pixelsignal AD zu wandeln.
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In dem CIS 100d der vorliegenden Ausführungsform arbeitet der ADC 120a auf einem ausgewählten Pixel 110c (beispielsweise einem ersten Pixel 110c-r1) in dem AE-Modus AE., anders als in einem allgemeinen CIS. Das heißt, dass in dem AE-Modus AE. in dem ADC 120a die Referenzspannung REF an einen zweiten Eingangsanschluss des Komparators 122 angelegt wird, und ein Ausgangsanschluss des Komparators 122 mit einem Gate eines Reset-TR 116 verbunden ist, ähnlich zu dem CIS 100 der 3. Mit der obigen Verbindungsbeziehung kann der ADC 120a AE auf dem ersten Pixel 110c-r1 in dem AE-Modus AE durchführen. Die AE, welche auf dem ersten Pixel 110c-r1 durchgeführt wird, kann im Wesentlichen dieselbe sein, wie diejenige, welche auf dem Pixel 110 in dem CIS 100 der 3 durchgeführt wird. Nicht ausgewählte Pixel 110c (beispielsweise ein zweites Pixel 110c-r2) können in dem normalen Modus NOR. aufrechterhalten werden, sodass AE darauf nicht durchgeführt wird. Ein Betriebsmodus jedes Pixels kann gemäß einem Ergebnis eines vorangehenden Frame bestimmt werden.
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Demzufolge wird in dem CIS 100d der vorliegenden Ausführungsform eine Spalten-ADC-Struktur eingesetzt, und ein ADC für jedes Pixel kann funktional implementiert werden, und demnach kann AE in Einheiten von Pixeln durchgeführt werden. In anderen Worten gesagt kann jeder der ADCs 120a mit Pixeln 110c in einer entsprechenden Spalte in einem von zwei Modi, beispielsweise dem AE-Modus AE. oder dem normalen Modus NOR. selektiv verbunden werden. Zusätzlich kann jeder der ADCs 120 in dem AE-Modus AE. für nur ein einzelnes Pixel 110c, welches durch den Auswahl-TR 119 ausgewählt ist, arbeiten, und kann demnach AE nur auf einem entsprechenden Pixel durchführen. Demnach kann derselbe Effekt, wie wenn ein ADC für jedes Pixel vorgesehen ist, in Hinsicht der Funktionalität erreicht werden.
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9 ist ein Zeitdiagramm, welches einen Prozess zum Durchführen von AE auf jedem Pixel durch einen ADC für jedes Pixel in dem CIS der 8 veranschaulicht. Der Prozess der 9 wird unter Bezugnahme auf die 8A und 8B zusammen erklärt werden.
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Bezug nehmend auf 9 kann in dem CIS 100d der vorliegenden Ausführungsform eine Ausleseschaltung 130 Pixelsignale in Zeilen lesen. Demzufolge können die Pixel 110c, welche in einer Zeile angeordnet sind, zusammen durch die entsprechenden Auswahl-TRs 119 ausgewählt werden, und AD-Wandlung kann auf Pixelsignalen davon durch die entsprechenden ADCs 120a durchgeführt werden. Beispielsweise kann eine AD-Wandlung auf Pixelsignalen eines ersten Pixel 11Oc-c1, eines zweiten Pixel 110c-c2, eines dritten Pixel 110c-c3 und eines vierten Pixel 110c-c4 von der Linken zu der Rechten unter Pixeln 110c in einer ersten Zeile durch einen ersten ADC 120a-1, einen zweiten ADC 120a-2, einen dritten ADC 120a-3, und einen vierten ADC 120a-4 jeweils durchgeführt werden.
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AE kann auf den Pixeln 110c-c1 bis 110c-c4 durch die ADCs 120a-1 bis 120a-4 durchgeführt werden, wenn eine EIT eingestellt ist, um relativ lang zu sein, basierend auf einer niedrigen Lichtintensität. In anderen Worten gesagt kann AE in dem AE-Modus AE. durchgeführt werden, wenn etwas Zeit übrig ist, bevor der normale Modus (NOR.) betrieben wird, und der AE-Modus AE. nicht betrieben werden kann, und demnach kann AE auf einem entsprechenden Pixel nicht durchgeführt werden, wenn keine Zeit übrig ist, bevor der normale Modus (NOR.) betrieben wird. Beispielsweise können im Allgemeinen alle der ADCs 120a-1 bis 120a-4 eine AD-Wandlung in derselben Frameperiode durchführen, und der normale Modus NOR. kann zu demselben Zeitpunkt betrieben werden, um eine AD-Wandlung auf Pixelsignalen der Pixel 110c-c1 bis 110c-c4 durchzuführen.
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Wenn die AD-Wandlung auf den Pixelsignalen der Pixel in der ersten Zeile durch die ADCs 120a-1 bis 120a-4 vollendet ist, kann eine AD-Wandlung auf Pixelsignalen von Pixeln in einer zweiten Zeile durch die ADCs 120a-1 bis 120a-4 durchgeführt werden. Ferner kann AE in Einheiten der Pixel in der zweiten Zeile in dem AE-Modus AE. durch die ADCs 120a-1 bis 120a-4 durchgeführt werden. Durch diesen Prozess kann AE in Einheiten all der Pixel 110c in einem Pixelarray durch die ADCs 120a-1 bis 120a-4 durchgeführt werden.
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Die 10A und 10B sind eine perspektivische Explosionsansicht eines CIS und eine Draufsicht auf einen Pixelchip und einen Logikchip, welche Siliziumdurchkontaktierungen (TSVs = Through Silicon Vias = Siliziumdurchkontaktierungen) gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts verwenden. Beschreibungen, welche obenstehend unter Bezugnahme auf die 1 bis 9 gegeben sind, werden kurz vorgesehen sein oder eine Beschreibung davon wird hier ausgelassen werden.
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Bezug nehmend auf die 10A und 10B kann ein CIS 100e der vorliegenden Ausführungsform eine Struktur haben, in welcher ein Pixelchip CH1 auf einen Logikchip CH2 gestapelt ist. Eine Mehrzahl von Pixeln 110 kann in einem 2D-Array in dem Pixelchip CH1 angeordnet sein. Beispielsweise kann der Pixelchip CH1 eine Pixelfläche beziehungsweise einen Pixelbereich PA und eine Peripheriefläche PE wie in 10B veranschaulicht ist, aufweisen. In der Pixelfläche PA ist eine Mehrzahl von Pixeln 110 in einem 2D-Array angeordnet. In der Peripheriefläche PE können Zwischenverbindungen, vertikale Kontakte und Durchkontaktierungen für eine elektrische Verbindung mit dem Logikchip CH2 vorgesehen sein. Beispielsweise kann eine Mehrzahl von ersten Durchkontaktierungen 140a in der Peripheriefläche PE des Pixelchips CH1 vorgesehen sein. In 10A kann ein Teil, welcher als „Pixelarray“ innerhalb einer gepunkteten Linie angezeigt ist, der Pixelfläche PA entsprechen, und ein Teil außerhalb der gepunkteten Linie kann der Peripheriefläche PE entsprechen.
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Die Pixel 110 in der Pixelfläche PA können an der Oberseite des Pixelchips CH1 in einer dritten Richtung (einer z-Achsenrichtung) vorgesehen sein, und Zwischenverbindungschichten können an dem Boden des Pixelchips CH1 vorgesehen sein. Obwohl nicht gezeigt können Farbfilter und Mikrolinsen auf den Pixeln 110 in der Pixelfläche PA vorgesehen sein.
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Eine Mehrzahl von Zwischenverbindungsleitungen, welche sich in einer ersten Richtung (einer x-Achsenrichtung) und einer zweiten Richtung (einer y-Achsenrichtung) erstrecken, können auf den Zwischenverbindungsschichten des Pixelchips CH1 vorgesehen sein. Die Zwischenverbindungsleitungen sind mit den Pixeln 110 verbunden, und Signale können von den Pixeln 110 über die Zwischenverbindungsleitungen ausgegeben werden. Die Zwischenverbindungsleitungen können sich von der Pixelfläche PA zu der Peripheriefläche PE erstrecken und mit den ersten Durchkontaktierungen 140a in der Peripheriefläche PE verbunden sein. Die Zwischenverbindungsleitungen können mit Logikschaltungen 150 des Logikchips CH2, beispielsweise dem ADC 120 (siehe 1) und der Ausleseschaltung 130 (siehe 1) über die ersten Durchkontaktierungen 140a verbunden sein.
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Der Logikchip CH2 kann die Logikschaltungen 150 aufweisen. Wie in 10B veranschaulicht ist, kann der Logikchip CH2 eine Logikfläche LA und eine Peripheriefläche PE1 außerhalb der Logikfläche LA aufweisen. Die Logikschaltungen 150, welche den ADC 120, die Ausleseschaltung 130 und dergleichen aufweisen, können in der Logikfläche LA vorgesehen sein, und eine Mehrzahl von zweiten Durchkontaktierungen 140b kann in der Peripheriefläche PE1 vorgesehen sein. In einer beispielhaften Ausführungsform weist der Logikchip CH2 ferner eine Speicherfläche beziehungsweise einen Speicherbereich auf, und Speicherelemente können in der Speicherfläche vorgesehen sein.
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Die Logikschaltungen 150 können an dem Boden des Logikchip CH2 in der dritten Richtung (der z-Achsenrichtung) vorgesehen sein, und eine Zwischenverbindungsschicht kann an der Oberseite des Logikchip CH2 vorgesehen sein. Ähnlich können eine Mehrzahl von Zwischenverbindungsleitungen, welche sich in der ersten Richtung (der x-Achsenrichtung) und der zweiten Richtung (der y-Achsenrichtung) erstrecken, auf der Zwischenverbindungsschicht des Logikchip CH2 vorgesehen sein und mit den Logikschaltungen 150 verbunden sein. Wie in 10A veranschaulicht ist, kann der Logikchip CH2 unter dem Pixelchip CH1 vorgesehen sein und elektrisch mit dem Pixelchip CH1 über die zweiten Durchkontaktierungen 140b verbunden sein.
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Die Logikschaltungen 150 des Logikchip CH2 können verschiedene Schaltungen zum Verarbeiten von Signalen von den Pixeln 110 des Pixelchip CH1 aufweisen. Beispielsweise sind die Logikschaltungen 150 nicht auf den ADC 120 und die Ausleseschaltung 130 beschränkt und können eine Analogsignalverarbeitungsschaltung, eine Bildsignalverarbeitungsschaltung, eine Steuerschaltung und dergleichen aufweisen. Die Logikschaltungen 150 sind jedoch nicht auf die Schaltungen, welche obenstehend beschrieben sind, beschränkt.
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In dem CIS 100e der vorliegenden Ausführungsform können die ersten Durchkontaktierungen 140a in dem Pixel chip CHI vorgesehen sein, und die zweiten Durchkontaktierungen 140b können in dem Logikchip CH2 vorgesehen sein. Der Pixelchip CH1 und der Logikchip CH2 können elektrisch miteinander über die ersten und zweiten Durchkontaktierungen 140a und 140b verbunden sein. Durchkontaktierungen 140 können auf allen Rändern beziehungsweise allen Kanten von vier Oberflächen jedes des Pixelchip CHI und des Logikchip CH2 vorgesehen sein. Eine Anordnungsstruktur der Durchkontaktierungen 140 ist jedoch nicht darauf beschränkt. In einer beispielhaften Ausführungsform sind die Durchkontaktierungen 140 nicht auf einem Rand wenigstens einer der vier Oberflächen jedes des Pixel chip CH1 und des Logikchip CH2 vorgesehen.
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Die Durchkontaktierungen 140 können vorgesehen sein, um alle oder einige Teile jedes des Pixelchip CH1 und des Logikchip CH2 zu durchdringen. Beispielsweise können die ersten Durchkontaktierungen 140a den gesamten Pixelchip CH1 durchdringen, und die zweite Durchkontaktierung 140b kann nur einen Abschnitt eines oberen Teils des Logikchip CH2 durchdringen. Die ersten Durchkontaktierungen 140a und die zweiten Durchkontaktierungen 140b unterscheiden sich voneinander demgemäß, ob sie auf dem Pixelchip CH1 oder dem Logikchip CH2 sind, zur Zweckmäßigkeit der Erklärung, sie können aber integral miteinander gebildet sein. In einer beispielhaften Ausführungsform werden die ersten Durchkontaktierungen 140a und die zweiten Durchkontaktierungen 140b nicht getrennt auf dem Pixelchip CH1 und dem Logikchip CH2 jeweils gebildet, sondern werden zusammen als gleiche Durchkontaktierungen in dem Pixelchip CH1 und dem Logikchip CH2 durch einen Durchkontaktierungsbildungsprozess gebildet, nachdem der Pixelchip CH1 und der Logikchip CH2 miteinander kombiniert sind. Der Pixelchip CH1 und der Logikchip CH2 können auf einer Wafer-Ebene gestapelt und miteinander kombiniert werden, und danach in gestapelte Chips unterteilt werden. Das erfinderische Konzept ist jedoch nicht darauf beschränkt und andere Verfahren zum Stapeln und Kombinieren des Pixelchip CH1 und des Logikchip CH2 können durchgeführt werden.
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In einer beispielhaften Ausführungsform des CIS 100e ist der Pixelchip CH1 in einer Rückwärtige-Belichtungs (BSI = Backside Illumination = rückwärtige Belichtung)-Struktur gebildet. Demzufolge können die ersten und zweiten Durchkontaktierungen 140a und 140b nur in äußeren Abschnitten des Pixelchip CH1 und des Logikchip CH2 vorgesehen sein, beispielsweise den Peripherieflächen PE und PE1. Dies ist der Fall, da die ersten Durchkontaktierungen 140a konfiguriert sein können, um den Pixelchip CH1 zu durchdringen, und demnach eine Fläche der Pixel 110 abnimmt, wenn die ersten Durchkontaktierungen 140a in der Pixelfläche PA vorgesehen werden. In einer beispielhaften Ausführungsform ist in der BSI-Struktur der Pixelchip CH1 zwischen den Mikrolinsen und dem Logikchip CH2 platziert.
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Obwohl eine Struktur, in welcher der Pixelchip CH1 und Logikchip CH2 miteinander über die Durchkontaktierungen 140 kombiniert sind, obenstehend beschrieben wurde, ist die Kombination des Pixelchip CH1 und des Logikchip CH2 nicht auf ein Verwenden der Durchkontaktierungen 140 beschränkt. Beispielsweise können der Pixel chip CH1 und der Logikchip CH2 miteinander auf verschiedenen Wegen, beispielsweise Cu-Cu-Bonding, Bonding durch Durchkontaktierungen und Cu-Kontaktstellen, Bonding durch Durchkontaktierungen und externe Verbindungsanschlüsse oder Bonding durch integrale Durchkontaktierungen kombiniert werden.
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Eine Struktur, in welcher der Pixelchip CH1 und der Logikchip CH2 durch Cu-Cu-Bonding kombiniert werden, wird detaillierter untenstehend beschrieben werden. Die Pixel 110 in der Pixelfläche PA können an der Oberseite des Pixel chip CHI in der dritten Richtung (der z-Achsenrichtung) vorgesehen sein, und eine erste Zwischenverbindung kann an dem Boden beziehungsweise der Unterseite des Pixel chip CH1 vorgesehen sein. Zusätzlich kann eine erste isolierende Schicht auf einer Bodenoberfläche des Pixelchip CH1 vorgesehen sein, und eine erste Cu-Kontaktstelle kann vorgesehen sein, um die erste isolierende Schicht zu durchdringen. Die erste Cu-Kontaktstelle kann mit der ersten Zwischenverbindungsschicht verbunden sein und von der ersten isolierenden Schicht freiliegend sein. Die erste Cu-Kontaktstelle ist an dem Boden des Pixelchip CH1 vorgesehen und kann demnach die Pixel 110 in der Pixelfläche PA, welche an der Oberseite des Pixelchip CH1 vorgesehen sind, nicht beeinflussen. Demnach kann die erste Cu-Kontaktstelle in der gesamten Pixelfläche PA und der gesamten Peripheriefläche PE des Pixelchip CH1 unabhängig von den Pixeln 110 vorgesehen sein. In einer anderen Ausführungsform jedoch kann die erste Cu-Kontaktstelle nur in der Peripheriefläche PE vorgesehen sein.
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Eine zweite Zwischenverbindungsschicht kann an der Oberseite des Logikchip CH2 in der dritten Richtung (der z-Achsenrichtung) vorgesehen sein, und die Logikschaltungen 150 in dem Logikbereich LA können an der Unterseite des Logikchip CH2 vorgesehen sein. Eine zweite isolierende Schicht kann auf einer oberen Oberfläche des Logikchip CH2 vorgesehen sein, und eine zweite Cu-Kontaktstelle kann vorgesehen sein, um die zweite isolierende Schicht zu durchdringen. Die zweite Cu-Kontaktstelle kann mit der zweiten Zwischenverbindungsschicht verbunden sein und von der zweiten isolierenden Schicht freiliegend sein.
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Die erste Cu-Kontaktstelle und die zweite Cu-Kontaktstelle können jeweils getrennt auf dem Pixelchip CH1 und dem Logikchip CH2 gebildet werden und aneinander gebondet werden, um elektrisch miteinander verbunden zu sein, wenn der Pixelchip CH1 und Logikchip CH2 miteinander kombiniert werden. Beispielsweise können die erste Cu-Kontaktstelle und die zweite Cu-Kontaktstelle aneinander gebondet werden, um elektrisch miteinander verbunden zu sein, durch ein Ausrichten des Pixelchip CH1 und des Logikchip CH2 derart, dass die erste Cu-Kontaktstelle und die entsprechende zweite Cu-Kontaktstelle einander gegenüberliegen, und dann werden eine Kompression und eine Wärmebehandlung durchgeführt.
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Das Stapeln und Kombinieren des Pixelchip CH1 und des Logikchip CH2 durch Cu-Cu-Bonding kann auf einer Wafer-Ebene durchgeführt werden. Beispielsweise können ein erster Wafer, welcher die Pixelchips CH1 aufweist, und ein zweiter Wafer, welcher die Logikchips CH2 aufweist, aneinander durch Cu-Cu-Bonding gebondet werden und danach in eine Mehrzahl von gestapelten Strukturen durch einen Sägeprozess oder dergleichen unterteilt werden. Jede der gestapelten Strukturen kann eine Zweischichtstruktur haben, welche den Pixelchip CH1 und den Logikchip CH2 aufweist.
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In dem CIS 100e der vorliegenden Ausführungsform können das Pixel 110 und der ADC 120 des CIS 100 der 1 miteinander in einer Schaltungsstruktur verbunden werden, wie in 3 veranschaulicht ist. Demzufolge kann in dem CIS 100e der vorliegenden Ausführungsform AE in Einheiten von Pixeln durch ADCs für jeweilige Pixel durchgeführt werden, und eine EIT kann in Einheiten von Pixeln ähnlich zu dem CIS 100 der 1 angepasst werden. Demnach können in dem CIS 100e der vorliegenden Ausführungsform Beschränkungen auf einer Full Well Capacity (FWC) von Pixeln feiner Größe überwunden werden, und WDR kann leicht ohne einen zusätzlichen Hochkapazitätskondensator basierend auf AE durchgeführt werden, welche in Einheiten von Pixeln durch die ADCs 120 für jeweilige Pixel und eine EIT, welche in Einheiten von Pixeln angepasst ist, durchgeführt wird. Zusätzlich ist der CIS 100e der vorliegenden Ausführungsform nicht auf den CIS 100 der 1 beschränkt und kann eine Schaltungsstruktur haben, in welcher die Pixel 110 und die ADCs 120 verbunden sind, um ADCs für jeweilige Pixel zu erreichen, wie in einem der CISs 100a bis 100d der 6A, 6B, 7 und 8B.
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11 ist eine perspektivische Explosionsansicht eines CIS gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Beschreibungen, welche obenstehend unter Bezugnahme auf die 1 bis 10B gegeben sind, werden kurz vorgesehen werden.
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Bezug nehmend auf 11 kann sich ein CIS 100f der vorliegenden Ausführungsform von dem CIS 100e der 10A darin unterscheiden, dass er eine gestapelte Struktur von drei Halbleiterchips CH1, CH2 und CH3 aufweist. In einer beispielhaften Ausführungsform weist der CIS 100f der vorliegenden Ausführungsform einen Pixelchip CH1 auf, auf welchem Pixel angeordnet sind, und zwei Logikchips CH2 und CH3, auf welchen Logikschaltungen angeordnet sind. Die zwei Logikchips CH2 und CH3 können einen ersten Logikchip CH2 aufweisen, auf welchem ADCs 120 angeordnet sind, und einen zweiten Logikchip CH3, auf welchem verschiedene Signalverarbeitungsschaltungen, welche eine Ausleseschaltung 130 mit Ausnahme der ADCs 120 aufweisen, angeordnet sind.
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In dem CIS 100f der vorliegenden Ausführungsform kann der Pixelchip CH1 auf dem ersten Logikchip CH2 in einer dritten Richtung (einer z-Achsenrichtung) vorgesehen sein, und der zweite Logikchip CH3 kann unter dem ersten Logikchip CH2 vorgesehen sein. In einer beispielhaften Ausführungsform sind der Pixelchip CH1 und der erste Logikchip CH2 miteinander derart kombiniert, dass eine Zwischenverbindungsschicht auf einem unteren Abschnitt des Pixelchips CH1 einer Zwischenverbindungsschicht auf einem oberen Abschnitt des ersten Logikchip CH2 zugewandt ist, und der erste Logikchip CH2 und der zweite Logikchip CH3 sind aneinander gebondet derart, dass die ADCs 120 auf einem unteren Abschnitt des ersten Logikchip CH2 einer Zwischenverbindungsschicht auf einem oberen Abschnitt des zweiten Logikchip CH3 zugewandt sind.
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Die Kombination des Pixelchip CH1 und des ersten Logikchip CH2 ist obenstehend unter Bezugnahme auf den CIS 100e der 10A und 10B beschrieben. Der erste Logikchip CH2 und der zweite Logikchip CH3 können miteinander unter Verwendung von Durchkontaktierungen kombiniert werden. Ausführungsformen des erfinderischen Konzepts sind jedoch nicht darauf beschränkt, und ein erster Logikchip CH2 und der zweite Logikchip CH3 können miteinander durch Cu-Cu-Bonding kombiniert werden.
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Zusätzlich können in dem CIS 100f der vorliegenden Ausführungsform der Pixelchip CH1, der erste Logikchip CH2 und der zweite Logikchip CH3 miteinander auf einer Wafer-Ebene kombiniert werden. Beispielsweise können ein erster Wafer, welcher Pixelchips CH1 aufweist, ein zweiter Wafer, welcher erste Logikchips CH2 aufweist, und ein dritter Wafer, welcher zweite Logikchips CH3 aufweist, miteinander kombiniert werden und danach in eine Mehrzahl von gestapelten Strukturen durch einen Sägeprozess oder dergleichen unterteilt werden. Jede der gestapelten Strukturen kann eine Dreischichtstruktur haben, welche den Pixelchip CH1, den ersten Logikchip CH2 und den zweiten Logikchip CH3 aufweist.
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Obwohl CISs einer Zweischichtstruktur oder einer Dreischichtstruktur obenstehend beschrieben wurden, ist eine Schichtstruktur eines CIS nicht darauf beschränkt. Beispielsweise kann ein CIS gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts eine Vierschichtstruktur haben. Wenn er die Vierschichtstruktur hat, kann der CIS einen Pixelchip aufweisen, auf welchem Pixel angeordnet sind, zwei Logikchips, auf welchen Logikelemente angeordnet sind, und einen Speicherchip, auf welchem Speicherelemente von der Oberseite zu der Unterseite angeordnet sind. Wie obenstehend beschrieben ist, können die zwei Logikchips einen ersten Logikchip aufweisen, in welchem ADCs 120 angeordnet sind, und einen zweiten Logikchip, in welchem verschiedene Signalverarbeitungsschaltungen einschließlich einer Ausleseschaltung anders als die ADCs 120 angeordnet sind.
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Wie obenstehend beschrieben ist kann in dem CIS 100e der 10A der Logikchip CH2 einen Speicherbereich aufweisen und Speicherelemente können in dem Speicherbereich angeordnet sein. In einem Vierschicht-CIS kann ein Speicherchip, in welchem Speicherelemente angeordnet sind, unter einem zweiten Logikchip vorgesehen sein. Die Speicherelemente können in einem 2D-Array in einer Zellfläche CA des Speicherchips angeordnet sein. Die Speicherelemente können als Bildpufferspeicher zum Speichern von Framebildern verwendet werden. Der Speicherchip kann eine Peripheriefläche PE außerhalb der Zellfläche CA aufweisen. Die Speicherelemente der Zellfläche CA können an der Oberseite des Speicherchips in der dritten Richtung (der z-Achsenrichtung) positioniert sein, und eine dritte Zwischenverbindungschicht kann an der Unterseite beziehungsweise dem Boden des Speicherchips positioniert sein. Diese Chips können miteinander auf verschiedenen Wegen kombiniert sein. Beispielsweise können die Chips miteinander durch Cu-Cu-Bonding, Bonding durch Durchkontaktierungen und Cu-Kontaktstellen, Bonding durch Durchkontaktierungen und externe Verbindungsanschlüsse, Bonding durch integrale Durchkontaktierungen oder dergleichen miteinander kombiniert sein.
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Während das erfinderische Konzept insbesondere unter Bezugnahme auf Ausführungsformen davon gezeigt und beschrieben wurde, wird es verstanden werden, dass verschiedene Änderungen in der Form und den Details darin getätigt werden können, ohne von dem Gedanken und Umfang der Offenbarung abzuweichen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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