DE102019124526B4 - Design process for a manufacturing process for a semiconductor component - Google Patents

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Abstract

Designprozess für ein Herstellungsverfahren umfassend:- Bilden einer ersten Finne (52), die sich von einem Substrat (50) erstreckt;- Bilden einer zweiten Finne (52), die sich von dem Substrat (50) erstreckt, wobei die zweite Finne (52) von der ersten Finne (52) um eine erste Distanz beabstandet ist;- Bilden eines Metall-Gate-Stapels (74) über der ersten Finne (52) und der zweiten Finne (52);- Abscheiden eines ersten Zwischenschichtdielektrikums (76) über dem Metall-Gate-Stapel (74); und- Bilden eines Gate-Kontakts (78), der sich durch das erste Zwischenschichtdielektrikum (76) erstreckt, um den Metall-Gate-Stapel (74) physisch zu kontaktieren, wobei der Gate-Kontakt (78) seitlich zwischen der ersten Finne (52) und der zweiten Finne (52) angeordnet ist, wobei der Gate-Kontakt von der ersten Finne um eine zweite Distanz (D2) beabstandet ist, wobei in dem Designprozess die zweite Distanz (D2) in Abhängigkeit von der ersten Distanz festgelegt (D1) wird und zwar so, dass, wenn die erste Distanz (D1) größer oder gleich wie ein erster vorbestimmter Schwellwert (T1) ist, die zweite Distanz (D2) auf einen Wert kleiner als ein zweiter vorbestimmter Schwellwert (T2) festgelegt wird, und wenn die erste Distanz (D1) kleiner als der erste vorbestimmte Schwellwert (T1) ist, die Einschränkung durch den zweiten vorbestimmten Schwellwert nicht angewandt wird.Design process for a manufacturing method comprising: - forming a first fin (52) extending from a substrate (50); - forming a second fin (52) extending from the substrate (50), the second fin (52 ) is spaced from the first fin (52) by a first distance; - forming a metal gate stack (74) over the first fin (52) and the second fin (52); - depositing a first interlayer dielectric (76) over the metal gate stack (74); and - forming a gate contact (78) extending through the first interlayer dielectric (76) to physically contact the metal gate stack (74), the gate contact (78) laterally between the first fin ( 52) and the second fin (52), the gate contact being spaced from the first fin by a second distance (D2), the second distance (D2) being determined in the design process as a function of the first distance (D1 ) is such that if the first distance (D1) is greater than or equal to a first predetermined threshold value (T1), the second distance (D2) is set to a value smaller than a second predetermined threshold value (T2), and if the first distance (D1) is smaller than the first predetermined threshold (T1), the restriction by the second predetermined threshold is not applied.

Description

ALLGEMEINER STAND DER TECHNIKGENERAL STATE OF THE ART

Halbleitervorrichtungen werden bei einer Vielfalt an elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und sonstigen elektronischen Geräte, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.Semiconductor devices are used in a variety of electronic applications such as personal computers, cell phones, digital cameras, and other electronic devices. Semiconductor devices are typically fabricated by sequentially depositing insulating or dielectric layers, conductive layers, and semiconductor layers of material over a semiconductor substrate and patterning the various layers of material using lithography to form circuit components and elements thereon.

Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerungen der Mindestmerkmalsgröße, welche ermöglichen, dass mehr Komponenten in einem gegebenen Bereich integriert werden. Mit der Verringerung der Mindestmerkmalsgrößen entstehen jedoch zusätzliche Probleme, die angegangen werden sollten.The semiconductor industry continues to improve the integration density of various electronic components (e.g., transistors, diodes, resistors, capacitors, etc.) through continued reductions in minimum feature size, which allow more components to be integrated in a given area. However, as minimum feature sizes are reduced, additional problems arise that should be addressed.

Aus der US 2013/0154011 A1 ist eine Metall-Gate-Transistorstruktur offenbart, welche eine Vielzahl von Halbleiterrippen umfasst, die über einem Halbleitersubstrat ausgebildet sind, wobei die Rippen parallel und im Abstand voneinander angeordnet sind. Eine metallhaltige Gate-Elektrode ist über dem Halbleitersubstrat ausgebildet und liegt über einem Kanal-Gate-Bereich. Jeder der Halbleiterrippen und erstreckt sich über das Halbleitersubstrat zwischen den Halbleiterrippen. Eine dielektrische Zwischenschicht liegt über der Gate-Elektrode und dem Halbleitersubstrat. Eine Vielzahl von Kontakten ist in der dielektrischen Zwischenschicht angeordnet und erstreckt sich durch die dielektrische Zwischenschicht zur Gate-Elektrode. Die US 2017/0084463 A1 offenbart eine Technik zur Bildung eines Halbleiterbauelements. Dazu wird zunächst ein Ausgangshalbleiterbauelement mit einer in einem Substrat strukturierten Rippenstruktur und einem über der Rippenstruktur gebildeten Gate bereitgestellt, wobei das Gate einen Mittelbereich und einen Endbereich aufweist. Anschließend werden ein Graben über dem Mittelbereich des Gates und ein Graben über dem Endbereich des Gates strukturiert. Die strukturierten Gräben werden dann über den Mittelbereich des Gates und den Endbereich des Gates geätzt, um die Gräben zu bilden. Aus der US2017/0162503 A1 ist eine MOS-Antisicherung mit einem beschleunigten dielektrischen Durchschlag, der durch einen Hohlraum oder eine Naht in der Elektrode hervorgerufen wird, bekannt.From the US 2013/0154011 A1 discloses a metal gate transistor structure that includes a plurality of semiconductor fins formed over a semiconductor substrate, the fins being parallel and spaced apart from one another. A metal-containing gate electrode is formed over the semiconductor substrate and overlies a channel gate region. Each of the semiconductor fins extends across the semiconductor substrate between the semiconductor fins. A dielectric interlayer lies over the gate electrode and the semiconductor substrate. A plurality of contacts are disposed in the interlayer dielectric and extend through the interlayer dielectric to the gate electrode. The US 2017/0084463 A1 discloses a technique for forming a semiconductor device. For this purpose, an output semiconductor component is first provided with a rib structure structured in a substrate and a gate formed over the rib structure, the gate having a middle region and an end region. A trench is then structured over the middle region of the gate and a trench over the end region of the gate. The patterned trenches are then etched across the middle region of the gate and the end region of the gate to form the trenches. From the US2017/0162503 A1 A MOS anti-fuse with an accelerated dielectric breakdown caused by a cavity or a seam in the electrode is known.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der klaren Erörterung wegen willkürlich vergrößert oder verkleinert sein.

  • 1A, 1B, 1C, 2A, 2B, 2C, 2D, 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B und 6C veranschaulichen Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • 7A und 7B veranschaulichen ein Gate-Kontakt-Layout gemäß einigen Ausführungsformen.
  • 8 veranschaulicht experimentelle Daten für ein Gate-Kontakt-Layout gemäß einigen Ausführungsformen.
  • 9A und 9B veranschaulichen ein Gate-Kontakt-Layout gemäß einigen anderen Ausführungsformen.
  • 10 bis 13 veranschaulichen ein Gate-Kontakt-Layout gemäß einigen anderen Ausführungsformen.
Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying figures. It should be noted that in accordance with standard industry practice, various features are not drawn to scale. In fact, the dimensions of the various features may be arbitrarily increased or decreased for clarity of discussion.
  • 1A , 1B , 1C , 2A , 2 B , 2C , 2D , 3A , 3B , 3C , 4A , 4B , 4C , 5A , 5B , 5C , 6A , 6B and 6C illustrate intermediate stages in the fabrication of FinFETs according to some embodiments.
  • 7A and 7B illustrate a gate contact layout according to some embodiments.
  • 8th illustrates experimental data for a gate contact layout according to some embodiments.
  • 9A and 9B illustrate a gate contact layout according to some other embodiments.
  • 10 until 13 illustrate a gate contact layout according to some other embodiments.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.The following disclosure provides many different embodiments or examples for implementing various features of the invention. Specific examples of components and arrangements are described below to simplify the present disclosure. These are of course just examples. For example, forming a first feature over or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and also include embodiments in which additional features are formed between the first and second features may be, so the first and second features may not be in direct contact. Additionally, the present disclosure may repeat reference numbers and/or letters throughout the various examples. This repetition is for simplicity and clarity and does not, in itself, imply any relationship between the various embodiments and/or configurations discussed.

Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.Further, spatially-related terms such as “underlying,” “below,” “lower,” “above,” “upper,” and the like may be used herein for more convenient description in describing the relationship of one element or feature to other element(s). ) or feature(s) as illustrated in the figures can be used. The spatially related terms are intended to encompass various orientations of the device in use or operation in addition to the orientation shown in the figures. The device may be oriented differently (rotated 90 degrees or with other orientations) and the spatially related descriptors used herein may be similarly interpreted accordingly.

Gemäß einigen Ausführungsformen sind Metall-Gate-Stapel über Finnen gebildet und sind Gate-Kontakte an den Metall-Gate-Stapeln gebildet. In einigen Ausführungsformen sind Lücken in den Metall-Gate-Stapeln gebildet. Der Abstand zwischen den Gate-Kontakten und den Finnen ist gemäß dem Abstand zwischen benachbarten Finnen beschränkt. Der Abstand zwischen den Gate-Kontakten und den Enden der Metall-Gate-Stapelleitungen ist auch beschränkt. Der Abstand ist auf einen Wert beschränkt, der geringer als eine Distanz ist, mit welcher Lücken typischerweise in dem Metall-Gate-Stapel gebildet sind. Das Bilden der Gate-Kontakte auf den Lücken kann somit verhindert werden. Ferner werden in einigen Ausführungsformen die Metall-Gate-Stapelleitungen während dem Bilden geschnitten, um das Bilden von Lücken zu verhindern.According to some embodiments, metal gate stacks are formed over fins and gate contacts are formed on the metal gate stacks. In some embodiments, gaps are formed in the metal gate stacks. The distance between the gate contacts and the fins is limited according to the distance between adjacent fins. The distance between the gate contacts and the ends of the metal gate stack lines is also limited. The distance is limited to a value that is less than a distance at which gaps are typically formed in the metal gate stack. The formation of the gate contacts on the gaps can thus be prevented. Further, in some embodiments, the metal gate stack lines are cut during formation to prevent gaps from forming.

1A bis 6C veranschaulichen Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. 1A, 2A, 3A, 4A, 5A und 6A sind dreidimensionale Ansichten. 1B, 2B, 3B, 4B, 5B und 6B sind Querschnittsansichten, die entlang einer Längsachse der FinFETs, z. B. senkrecht zu der Richtung des Stromflusses zwischen den Source-/Drain-Regionen der FinFETs, gezeigt sind, und sind für einen einzigen FinFET gezeigt. 1C, 2C, 3C, 4C, 5C und 6C sind Querschnittsansichten, die entlang einer Breitenachse der FinFETs, z. B. parallel zu der Richtung des Stromflusses zwischen den Source-/Drain-Regionen der FinFETs, gezeigt sind, und sind für einen einzigen FinFET gezeigt. 2D ist eine Querschnittsansicht, die entlang einer Längsachse der FinFETs gezeigt ist, durch die Source-/Drain-Regionen der FinFETs. 1A until 6C illustrate intermediate stages in the fabrication of FinFETs according to some embodiments. 1A , 2A , 3A , 4A , 5A and 6A are three-dimensional views. 1B , 2 B , 3B , 4B , 5B and 6B are cross-sectional views taken along a longitudinal axis of the FinFETs, e.g. B. perpendicular to the direction of current flow between the source/drain regions of the FinFETs, and are shown for a single FinFET. 1C , 2C , 3C , 4C , 5C and 6C are cross-sectional views taken along a width axis of the FinFETs, e.g. B. parallel to the direction of current flow between the source/drain regions of the FinFETs, and are shown for a single FinFET. 2D is a cross-sectional view shown along a longitudinal axis of the FinFETs through the source/drain regions of the FinFETs.

Einige hierin erörterte Ausführungsformen werden im Kontext von FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenfalls werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Vorrichtungen, wie etwa planaren FETs, verwendet werden.Some embodiments discussed herein are discussed in the context of FinFETs formed using a gate-load process. In other embodiments, a gate-first process may be used. Also, some embodiments consider aspects used in planar devices, such as planar FETs.

In 1A bis 1C ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI, Semiconductor-On-Insulator)-Substrat oder dergleichen, sein, welches dotiert (z. B. mit einem p- oder einem n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder Gradientsubstrat, verwendet werden. Es ist eine Region des Substrats 50 veranschaulicht, welche zum Bilden von n-Vorrichtungen (wie etwa NMOS-Transistoren, z. B. n-FinFETs) oder zum Bilden von p-Vorrichtungen (wie etwa PMOS-Transistoren, z. B. p-FinFETs) dienen kann. Das Substrat 50 kann mehrere physisch getrennte Regionen aufweisen, in welchen eine beliebige Anzahl an Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolationsstrukturen usw.) gebildet sein können.In 1A until 1C a substrate 50 is provided. The substrate 50 may be a semiconductor substrate, such as a bulk semiconductor substrate, a semiconductor-on-insulator (SOI) substrate, or the like, which is doped (e.g., with a p-type or an n-type -Dopant) or can be undoped. The substrate 50 may be a wafer, such as a silicon wafer. Other substrates, such as a multilayer substrate or gradient substrate, can also be used. A region of substrate 50 is illustrated which is suitable for forming n-type devices (such as NMOS transistors, e.g. n-FinFETs) or for forming p-type devices (such as PMOS transistors, e.g. p -FinFETs) can serve. The substrate 50 may include multiple physically separate regions in which any number of device features (e.g., other active devices, doped regions, isolation structures, etc.) may be formed.

Ferner sind Finnen 52 gebildet, die sich von dem Substrat 50 erstrecken. Die Finnen 52 sind Halbleiterstreifen. In der gezeigten Ausführungsform sind die Finnen 52 ein epitaxial gezüchtetes Halbleitermaterial, das sich von dem Material des Substrats 50 unterscheidet. Die Finnen 52 können aus Silizium, Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet sein. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden des III-V-Verbundhalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, ohne jedoch darauf beschränkt zu sein. In der gezeigten Ausführungsform sind die Finnen 52 durch epitaxiales Züchten einer Schicht des Halbleitermaterials auf dem Substrat 50 und dann Ätzen von Gräben 54 in dem Halbleitermaterial gebildet, wobei die Finnen 52 aus Abschnitten des Halbleitermaterials gebildet sind, die nicht entfernt werden. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess, wie etwa ein reaktives Ionenätzen (RIE, Reactive Ion Etch), ein neutrales Strahlätzen (NBE, Neutral Beam Etch), dergleichen oder eine Kombination davon sein. Das Ätzen kann anisotrop sein. In anderen Ausführungsformen sind die Finnen 52 aus demselben Material wie das Substrat 50 und durch Ätzen von Gräben in dem Substrat 50 gebildet. Wie nachstehend erörtert wird, werden die Finnen 52 verwendet, um Kanalregionen von FinFETs zu bilden. Wenngleich nur zwei Finnen 52 veranschaulicht sind, sei darauf hingewiesen, dass eine beliebige Anzahl an Finnen 52 gebildet werden kann.Furthermore, fins 52 are formed which extend from the substrate 50. The fins 52 are semiconductor strips. In the embodiment shown, the fins 52 are an epitaxially grown semiconductor material that is different from the material of the substrate 50. The fins 52 may be made of silicon, silicon germanium (Si x Ge 1-x , where x can range from 0 to 1), silicon carbide, pure or substantially pure germanium, a III-V compound semiconductor, a II-VI compound semiconductor or the like. For example, the available materials for forming the III-V compound semiconductor include, but are not limited to, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP and the like. In the embodiment shown, the fins 52 are formed by epitaxially growing a layer of the semiconductor material on the substrate 50 and then etching trenches 54 in the semiconductor material, the fins 52 being formed from portions of the semiconductor material that are not removed. The etching may be any acceptable etching process such as Reactive Ion Etch (RIE), Neutral Beam Etch (NBE), the like, or a combination thereof. The etching can be anisotropic. In other embodiments, the fins 52 are made of the same material as the substrate 50 and formed by etching trenches in the substrate 50. As discussed below, the fins 52 are used to form channel regions of FinFETs. Although only two fins 52 are illustrated, it should be noted that any number of fins 52 may be formed.

Die Finnen 52 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Strukturen ermöglicht, die zum Beispiel Abstände aufweisen, die kleiner als das sind, was ansonsten unter Verwendung eines einzigen direkten Photolithographieprozesses erhalten werden kann. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren.The fins 52 can be structured by any suitable method. For example, the fins 52 may be patterned using one or more photolithography processes, including double patterning or multiple patterning processes. In general, double-patterning or multi-patterning processes combine photolithography and self-aligned processes, allowing the creation of structures that have, for example, spacings that are smaller than what can otherwise be obtained using a single direct photolithography process. For example, in one embodiment, a sacrificial layer is formed over a substrate and patterned using a photolithography process. Spacers are formed along the patterned sacrificial layer using a self-aligned process. The sacrificial layer is then removed and the remaining spacers can then be used to structure the fins.

Die Finnen 52 sind mit einer Breite W1 an der Fläche des Substrats 50 gebildet. In einigen Ausführungsformen liegt die Breite W1 im Bereich von ungefähr 6 nm bis ungefähr 600 nm. Zusätzlich sind die Finnen 52 um eine Distanz D1 voneinander beabstandet. Durch derartiges Beabstanden der Finnen 52 können die Finnen 52 jeweils eine separate Kanalregion bilden, während sie immer noch nahe genug sind, um sich ein gemeinsames Gate zu teilen. Wie weiter unten erläutert wird, wird die Distanz D1 gewählt, um dabei zu helfen, den Kontaktwiderstand (Rc) von nachfolgend gebildeten Kontakten bezüglich des Gates der FinFETs zu verringern. In einigen Ausführungsformen ist die Distanz D1 groß, wie etwa im Bereich von ungefähr 22 nm bis ungefähr 800 nm. In einigen Ausführungsformen ist die Distanz D1 klein, wie etwa im Bereich von ungefähr 22 nm bis ungefähr 200 nm.The fins 52 are formed on the surface of the substrate 50 with a width W 1 . In some embodiments, the width W 1 ranges from approximately 6 nm to approximately 600 nm. Additionally, the fins 52 are spaced apart by a distance D 1 . By spacing the fins 52 apart in this way, the fins 52 can each form a separate channel region while still being close enough to share a common gate. As explained below, the distance D 1 is chosen to help reduce the contact resistance (R c ) of subsequently formed contacts with respect to the gate of the FinFETs. In some embodiments, the distance D 1 is large, such as in the range of about 22 nm to about 800 nm. In some embodiments, the distance D 1 is small, such as in the range of about 22 nm to about 200 nm.

Ferner sind Flachgrabenisolations(STI, Shallow Trench Isolation)-regionen 56 zwischen den Finnen 52 gebildet. Die STI-Regionen 56 können durch Füllen der Gräben 54 mit einem dielektrischen Material und Aussparen des dielektrischen Materials in den Gräben 54 zum Bilden der STI-Regionen 56 gebildet werden. Das dielektrische Material kann ein Oxidmaterial, ein hochdichtes Plasma-(HDP, High-Density Plasma)-oxid oder dergleichen sein. Das dielektrische Material kann nach einem optionalen Reinigen und Beschichten der Gräben 54 unter Verwendung entweder eines chemischen Dampfabscheidungs(CVD, Chemical Vapor Deposition)-verfahrens, eines CVD-Verfahrens mit hochdichtem Plasma oder eines anderen geeigneten Bildungsverfahrens, wie im Stand der Technik bekannt ist, gebildet werden.Furthermore, shallow trench isolation (STI) regions 56 are formed between the fins 52. The STI regions 56 may be formed by filling the trenches 54 with a dielectric material and recessing the dielectric material in the trenches 54 to form the STI regions 56. The dielectric material may be an oxide material, a high-density plasma (HDP) oxide, or the like. The dielectric material may be formed after optionally cleaning and coating the trenches 54 using either a chemical vapor deposition (CVD) process, a high density plasma CVD process, or other suitable forming process as known in the art. be formed.

Die Gräben 54 können durch Überfüllen der Gräben 54 und des Substrats 50 mit dem dielektrischen Material und dann Entfernen des überschüssigen Materials außerhalb der Gräben 54 und der Finnen 52 durch einen geeigneten Prozess, wie etwa chemisch-mechanisches Polieren (CMP, Chemical Mechanical Polishing), ein Ätzen, eine Kombination davon oder dergleichen, gebildet werden. In einer Ausführungsform entfernt der Entfernungsprozess dielektrisches Material, das über den Finnen 52 liegt, so dass die oberen Flächen der Finnen 52 freigelegt werden.The trenches 54 can be formed by overfilling the trenches 54 and the substrate 50 with the dielectric material and then removing the excess material outside the trenches 54 and the fins 52 by a suitable process, such as chemical mechanical polishing (CMP). etching, a combination thereof, or the like. In one embodiment, the removal process removes dielectric material overlying the fins 52 so that the upper surfaces of the fins 52 are exposed.

Nachdem die Gräben 54 mit dem dielektrischen Material gefüllt worden sind, kann dann das dielektrische Material von den oberen Flächen der Finnen 52 ausgespart werden. Das Aussparen kann durchgeführt werden, um mindestens einen Abschnitt der Seitenwände der Finnen 52 benachbart zu den oberen Flächen der Finnen 52 freizulegen. Das dielektrische Material kann unter Verwendung eines Nassätzens durch Eintauchen der oberen Flächen der Finnen 52 in ein Ätzmittel, wie etwa HF, ausgespart werden, wenngleich andere Ätzmittel, wie etwa H2, und andere Verfahren, wie etwa ein reaktives Ionenätzen, ein Trockenätzen mit Ätzmitteln wie NH3/NF3, chemisches Oxidentfernen oder chemische Trockenreinigung, verwendet werden können. Das dielektrische Material wird derart ausgespart, dass die freigelegten Abschnitte der Finnen 52 eine erste Höhe H1 aufweisen. In einigen Ausführungsformen liegt die erste Höhe H1 im Bereich von ungefähr 4,0 nm bis ungefähr 10,0 nm. Zusätzlich kann das Aussparen auch beliebiges übriggelassenes dielektrisches Material entfernen, das über den Finnen 52 liegt, wobei die Finnen 52 zur weiteren Bearbeitung freigelegt werden.After the trenches 54 have been filled with the dielectric material, the dielectric material may then be recessed from the upper surfaces of the fins 52. The recessing may be performed to expose at least a portion of the sidewalls of the fins 52 adjacent the upper surfaces of the fins 52. The dielectric material can be recessed using wet etching by dipping the upper surfaces of the fins 52 in an etchant such as HF, although other etchants such as H2 and other methods such as reactive ion etching, dry etching with etchants such as NH 3 /NF 3 , chemical oxide removal or chemical dry cleaning, can be used. The dielectric material is recessed such that the exposed portions of the fins 52 have a first height H 1 . In some embodiments, the first height H 1 is in the range of about 4.0 nm to about 10.0 nm. Additionally, the recessing may also remove any leftover dielectric material overlying the fins 52, exposing the fins 52 for further processing become.

In 2A bis 2C werden Dummy-Gate-Dielektrika 58 und Dummy-Gate-Elektroden 60 über jeder der Finnen 52 gebildet. In einigen Ausführungsformen wird eine Dummy-Gate-Dielektrikumschicht durch thermische Oxidation, chemische Dampfabscheidung, Sputtern oder beliebige sonstige Verfahren, die im Stand der Technik bekannt sind und verwendet werden, um Dielektrikumschichten zu bilden, gebildet. Dann wird eine Dummy-Gate-Elektrodenschicht auf der Dummy-Gate-Dielektrikumschicht gebildet. Die Dummy-Gate-Elektrodenschicht kann aus einem leitfähigen Material, wie etwa Polykristallinsilizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide, Metalle oder dergleichen gebildet werden und kann durch einen Abscheidungsprozess, wie etwa physische Dampfabscheidung (PVD, Physical Vapor Deposition), chemische Dampfabscheidung (CVD), Sputterabscheidung oder dergleichen gebildet werden. Die Dummy-Gate-Elektrodenschicht und die Dummy-Gate-Dielektrikumschicht werden dann strukturiert, wie etwa durch akzeptable Photolithographie-und Ätzprozesse, wobei verbleibende Abschnitte der Dummy-Gate-Dielektrikumschicht und der Dummy-Gate-Elektrodenschicht jeweils die Dummy-Gate-Dielektrika 58 und die Dummy-Gate-Elektroden 60 bilden.In 2A until 2C Dummy gate dielectrics 58 and dummy gate electrodes 60 are formed over each of the fins 52. In some embodiments, a dummy gate dielectric layer is formed by thermal oxidation, chemical vapor deposition, sputtering, or any other methods known in the art that are used to form dielectric layers. Then, a dummy gate electrode layer is formed on the dummy gate dielectric layer. The dummy gate electrode layer may be formed from a conductive material such as polycrystalline silicon (polysilicon), polycrystalline silicon germanium (poly-SiGe), metal nitrides, metal silicides, metal oxides, metals or the like and may be formed by a deposition process such as physical vapor deposition (PVD). , physical vapor deposition), chemical vapor deposition (CVD), sputter deposition or the like. The dummy gate electrode layer and the dummy gate dielectric layer are then patterned, such as acceptable Photolithography and etching processes, wherein remaining portions of the dummy gate dielectric layer and the dummy gate electrode layer form the dummy gate dielectrics 58 and the dummy gate electrodes 60, respectively.

Ferner sind Gate-Abstandshalter 62 auf gegenüberliegenden Seiten der Dummy-Gate-Elektroden 60 über jeder der Finnen 52 gebildet. In einigen Ausführungsformen sind die Gate-Abstandshalter 62 durch ganzflächiges Abscheiden einer Abstandshalterschicht, wie etwa einer Schicht aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumcarbid oder dergleichen, durch einen Abscheidungsprozess, wie etwa CVD oder plasmaverstärktes CVD (PECVD, Plasma Enhanced CVD), gebildet. Die Abstandshalterschicht wird dann strukturiert, wie etwa durch eine oder mehrere Ätzungen, um horizontale Abschnitte der Abstandshalterschicht zu entfernen, wobei verbleibende vertikale Abschnitte der Abstandshalterschicht die Gate-Abstandshalter 62 bilden.Further, gate spacers 62 are formed on opposite sides of the dummy gate electrodes 60 above each of the fins 52. In some embodiments, the gate spacers 62 are formed by full-surface deposition of a spacer layer, such as a layer of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, or the like, by a deposition process such as CVD or plasma enhanced CVD (PECVD). The spacer layer is then patterned, such as by one or more etches, to remove horizontal portions of the spacer layer, with remaining vertical portions of the spacer layer forming the gate spacers 62.

Ferner werden epitaxiale Source-/Drain-Regionen 64 in den Finnen 52 gebildet, so dass jede Dummy-Gate-Elektrode 60 seitlich zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 64 angeordnet ist. Die epitaxialen Source-/Drain-Regionen 64 üben eine Spannung in dem, was die Kanalregionen der resultierenden FinFETs sein werden, aus, wodurch die Leistung verbessert wird. Die Gate-Abstandshalter 62 trennen die epitaxialen Source-/Drain-Regionen 64 von den Dummy-Gate-Elektroden 60 um eine geeignete seitliche Distanz, so dass die epitaxialen Source-/Drain-Regionen 64 nicht darauffolgend gebildete Gates der resultierenden FinFETs kurzschließen. Die epitaxialen Source-/Drain-Regionen 64 werden durch Ätzen von Aussparungen in den Finnen 52 gebildet. Dann werden die epitaxialen Source-/Drain-Regionen 64 in der Region epitaxial in den Aussparungen gezüchtet. Die epitaxialen Source-/Drain-Regionen 64 können ein beliebiges akzeptables Material, wie es etwa für n- oder p-FinFETs geeignet ist, umfassen. Wenn zum Beispiel n-FinFETs gebildet werden, können die epitaxialen Source-/Drain-Regionen 64 Materialien umfassen, die eine Zugspannung in der Kanalregion der Finnen 52 ausüben, wie etwa SiC, SiCP, SiP oder dergleichen. Gleichermaßen können, wenn p-FinFETs gebildet werden, die epitaxialen Source-/Drain-Regionen 64 Materialien umfassen, die eine Druckspannung in der Kanalregion der Finnen 52 ausüben, wie etwa SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Regionen 64 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 angehoben sind, und können Facetten aufweisen.Further, epitaxial source/drain regions 64 are formed in the fins 52 so that each dummy gate electrode 60 is disposed laterally between respective adjacent pairs of epitaxial source/drain regions 64. The epitaxial source/drain regions 64 apply a voltage in what will be the channel regions of the resulting FinFETs, thereby improving performance. The gate spacers 62 separate the epitaxial source/drain regions 64 from the dummy gate electrodes 60 by an appropriate lateral distance so that the epitaxial source/drain regions 64 do not short-circuit subsequently formed gates of the resulting FinFETs. The epitaxial source/drain regions 64 are formed by etching recesses in the fins 52. Then, the epitaxial source/drain regions 64 in the region are epitaxially grown in the recesses. The epitaxial source/drain regions 64 may comprise any acceptable material, such as suitable for n- or p-type FinFETs. For example, when forming n-FinFETs, the epitaxial source/drain regions 64 may include materials that exert a tensile stress in the channel region of the fins 52, such as SiC, SiCP, SiP, or the like. Likewise, when forming p-FinFETs, the epitaxial source/drain regions 64 may include materials that exert a compressive stress in the channel region of the fins 52, such as SiGe, SiGeB, Ge, GeSn, or the like. The epitaxial source/drain regions 64 may have surfaces raised from respective surfaces of the fins 52 and may have facets.

Infolge der Epitaxieprozesse, die verwendet werden, um die epitaxialen Source-/Drain-Regionen 64 zu bilden, weisen die oberen Flächen der epitaxialen Source-/Drain-Regionen 64 Facetten auf, welche sich seitlich nach außen über Seitenwände der Finnen 52 hinweg erstrecken. In der in 2A bis 2C gezeigten Ausführungsform bleiben benachbarte epitaxiale Source-/Drain-Regionen 64 getrennt, nachdem der Epitaxieprozess abgeschlossen ist. In anderen Ausführungsformen, wie etwa der in 2D gezeigten, bewirken diese Facetten, dass sich benachbarte epitaxiale Source-/Drain-Regionen 64 eines selben FinFET zusammenfügen.As a result of the epitaxial processes used to form the epitaxial source/drain regions 64, the upper surfaces of the epitaxial source/drain regions 64 have facets that extend laterally outwardly over sidewalls of the fins 52. In the in 2A until 2C In the embodiment shown, adjacent epitaxial source/drain regions 64 remain separated after the epitaxy process is completed. In other embodiments, such as in 2D As shown, these facets cause adjacent epitaxial source/drain regions 64 of the same FinFET to join together.

In 3A bis 3C ist ein erstes Zwischenschichtdielektrikum (ILD, Inter-Layer Dielectric) 66 über dem Substrat 50 abgeschieden. Das erste ILD 66 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, PECVD oder fließfähiges CVD (FCVD), gebildet werden. Dielektrische Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Es können andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet sind. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) zwischen dem ersten ILD 66 und den epitaxialen Source-/Drain-Regionen 64, den Gate-Abstandshaltern 62 und den Dummy-Gate-Elektroden 60 angeordnet. Die CESL kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, umfassen, das eine andere Ätzrate als das Material des ersten ILD 66 aufweist. In einigen Ausführungsformen wird ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt, um die obere Fläche des ersten ILD 66 mit den oberen Flächen der Dummy-Gate-Elektroden 60 und der Gate-Abstandshalter 62 auf eine Ebene zu bringen.In 3A until 3C is a first interlayer dielectric (ILD, Inter-Layer Dielectric) 66 deposited over the substrate 50. The first ILD 66 may be formed from a dielectric material and may be formed by any suitable method such as CVD, PECVD, or flowable CVD (FCVD). Dielectric materials may include phosphosilicate glass (PSG), borosilicate glass (BSG), boron-doped phosphosilicate glass (BPSG), undoped silicate glass (USG), or the like. Other insulation materials formed by any acceptable process may be used. In some embodiments, a Contact Etch Stop Layer (CESL) is disposed between the first ILD 66 and the epitaxial source/drain regions 64, the gate spacers 62, and the dummy gate electrodes 60. The CESL may include a dielectric material, such as silicon nitride, silicon oxide, silicon oxynitride, or the like, that has a different etch rate than the material of the first ILD 66. In some embodiments, a planarization process, such as a CMP, is performed to align the top surface of the first ILD 66 with the top surfaces of the dummy gate electrodes 60 and gate spacers 62.

In 4A bis 4C werden die Dummy-Gate-Elektroden 60 und die Dummy-Gate-Dielektrika 58 in einem oder mehreren Ätzschritt(en) entfernt, so dass Aussparungen 68 gebildet werden. Jede Aussparung 68 legt eine Kanalregion einer j eweiligen Finne 52 frei. Jede Kanalregion ist seitlich zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 64 angeordnet. Während dem Entfernen können die Dummy-Gate-Dielektrika 58 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gate-Elektroden 60 geätzt werden. Die Dummy-Gate-Dielektrika 58 können dann wahlweise nach dem Entfernen der Dummy-Gate-Elektroden 60 entfernt werden.In 4A until 4C the dummy gate electrodes 60 and the dummy gate dielectrics 58 are removed in one or more etching steps so that recesses 68 are formed. Each recess 68 exposes a channel region of a respective fin 52. Each channel region is arranged laterally between adjacent pairs of epitaxial source/drain regions 64. During removal, the dummy gate dielectrics 58 may be used as etch stop layers when the dummy gate electrodes 60 are etched. The dummy gate dielectrics 58 can then optionally be removed after removing the dummy gate electrodes 60.

In 5A bis 5C sind Gate-Dielektrika 70 und Gate-Elektroden 72 für Ersatz-Gates gebildet. Die Gate-Dielektrika 70 werden konformal in den Aussparungen 68 abgeschieden, wie etwa auf den oberen Flächen und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Abstandshalter 62. Die Gate-Dielektrika 70 können auch auf den oberen Flächen des ersten ILD 66 gebildet werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrika 70 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen umfassen die Gate-Dielektrika 70 ein dielektrisches high-k-Material, und in diesen Ausführungsformen können die Gate-Dielektrika 70 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Die Bildungsverfahren der Gate-Dielektrika 70 können Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition), Atomschichtabscheidung, PECVD und dergleichen umfassen. In Ausführungsformen, wo Abschnitte der Dummy-Gate-Dielektrika 58 in den Aussparungen 68 verbleiben, umfassen die Gate-Dielektrika 70 ein Material der Dummy-Gate-Dielektrika 58 (z. B. SiO2).In 5A until 5C Gate dielectrics 70 and gate electrodes 72 are formed for replacement gates. The gate dielectrics 70 become conformal The gate dielectrics 70 may also be formed on the top surfaces of the first ILD 66. According to some embodiments, the gate dielectrics 70 include silicon oxide, silicon nitride, or multiple layers thereof. In some embodiments, the gate dielectrics 70 include a high-k dielectric material, and in these embodiments, the gate dielectrics 70 may have a k value greater than about 7.0 and a metal oxide or a silicate of Hf , Al, Zr, La, Mg, Ba, Ti, Pb and combinations thereof. The formation methods of the gate dielectrics 70 may include molecular beam deposition (MBD), atomic layer deposition, PECVD, and the like. In embodiments where portions of the dummy gate dielectrics 58 remain in the recesses 68, the gate dielectrics 70 include a material of the dummy gate dielectrics 58 (e.g., SiO 2 ).

Die Gate-Elektroden 72 werden jeweils über den Gate-Dielektrika 70 abgeschieden und füllen die verbleibenden Abschnitte der Aussparungen 68. Die Gate-Elektroden 72 können ein metallhaltiges Material, wie etwa TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder Mehrfachschichten davon, umfassen. Die Gate-Elektroden 72 können durch einen Abscheidungsprozess, wie etwa Atomschichtabscheidung (ALD, Atomic Layer Deposition), gebildet werden. Die Gate-Elektroden 72 können eine beliebige Anzahl an Linerschichten, Arbeitsfunktionsabstimmungsschichten und Füllmaterialien umfassen. Nach dem Füllen der Gate-Elektroden 72 kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 70 und das Material der Gate-Elektroden 72 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 66 befinden. Die verbleibenden Abschnitte von Material der Gate-Elektroden 72 und der Gate-Dielektrika 70 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 72 und die Gate-Dielektrika 70 können gemeinsam als Gate-Stapel 74 bezeichnet werden. Die Gate-Stapel 74 erstrecken sich entlang von Seitenwänden einer Kanalregion der Finnen 52.The gate electrodes 72 are each deposited over the gate dielectrics 70 and fill the remaining portions of the recesses 68. The gate electrodes 72 may be a metal-containing material such as TiN, TiO, TaN, TaC, Co, Ru, Al, W , combinations thereof or multiple layers thereof. The gate electrodes 72 may be formed by a deposition process such as atomic layer deposition (ALD). The gate electrodes 72 may include any number of liner layers, performance tuning layers, and fill materials. After filling the gate electrodes 72, a planarization process, such as a CMP, may be performed to remove the excess portions of the gate dielectrics 70 and the material of the gate electrodes 72, with the excess portions over the top surface of the first ILD 66. The remaining portions of material of the gate electrodes 72 and the gate dielectrics 70 thus form replacement gates of the resulting FinFETs. The gate electrodes 72 and the gate dielectrics 70 may be collectively referred to as a gate stack 74. The gate stacks 74 extend along sidewalls of a channel region of the fins 52.

Nach dem Bilden weisen die Gate-Stapel 74 eine Breite W2 auf. In einigen Ausführungsformen liegt die Breite W2 im Bereich von ungefähr 6 nm bis ungefähr 300 nm. Wie ferner nachstehend erörtert wird, wird die Distanz D1 zwischen den Finnen 52 (siehe 1A) gemäß der Breite W2 der Gate-Stapel 74, die gebildet werden, ausgewählt.Once formed, the gate stacks 74 have a width W2 . In some embodiments, the width W 2 ranges from about 6 nm to about 300 nm. As further discussed below, the distance D 1 between the fins 52 (see 1A) selected according to the width W 2 of the gate stacks 74 that are formed.

In 6A bis 6C ist ein zweites ILD 76 über dem ersten ILD 66 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 76 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist das zweite ILD 76 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, gebildet und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD und PECVD, abgeschieden werden.In 6A until 6C a second ILD 76 is deposited over the first ILD 66. In some embodiments, the second ILD 76 is a flowable film formed by a flowable CVD process. In some embodiments, the second ILD 76 is formed from a dielectric material, such as PSG, BSG, BPSG, USG, or the like, and may be deposited by any suitable method, such as CVD and PECVD.

Ferner werden Gate-Kontakte 78 und Source-/Drain-Kontakte 80 durch das zweite ILD 76 und das erste ILD 66 gebildet. Öffnungen für die Source-/Drain-Kontakte 80 werden durch das erste ILD 66 und das zweite ILD 76 gebildet, und Öffnungen für die Gate-Kontakte 78 werden durch das zweite ILD 76 (und wahlweise die Gate-Maske, wenn diese gebildet wird) gebildet. Die Gate-Kontakte 78 (oder Source-/Drain-Kontakte 80) können einen Liner (wie etwa eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen) und ein leitfähiges Material umfassen. Die Öffnungen können unter Verwendung akzeptabler Photolithographie- und Ätztechniken gebildet werden. Der Liner und das leitfähige Material werden in den Öffnungen gebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitfähige Material kann durch einen Abscheidungsprozess, wie etwa CVD, gebildet werden. Es kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um überschüssiges Material von einer Fläche des zweiten ILD 76 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Source-/Drain-Kontakte 80 und Gate-Kontakte 78 in den Öffnungen. Es kann ein Temperprozess durchgeführt werden, um ein Silizid an der Schnittstelle zwischen den epitaxialen Source-/Drain-Regionen 64 und den Source-/Drain-Kontakten 80 zu bilden. Die Source-/Drain-Kontakte 80 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Regionen 64 gekoppelt, und die Gate-Kontakte 78 sind physisch und elektrisch mit den Gate-Elektroden 72 gekoppelt. Die Source-/Drain-Kontakte 80 und die Gate-Kontakte 78 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Wenngleich sie derart gezeigt sind, dass sie in denselben Querschnitten gebildet sind, sei darauf hingewiesen, dass jeder der Source-/Drain-Kontakte 80 und Gate-Kontakte 78 in verschiedenen Querschnitten gebildet sein kann, was ein Kurzschließen der Kontakte verhindern können.Furthermore, gate contacts 78 and source/drain contacts 80 are formed by the second ILD 76 and the first ILD 66. Openings for the source/drain contacts 80 are formed by the first ILD 66 and the second ILD 76, and openings for the gate contacts 78 are formed by the second ILD 76 (and optionally the gate mask when formed). educated. The gate contacts 78 (or source/drain contacts 80) may include a liner (such as a diffusion barrier layer, an adhesion layer, or the like) and a conductive material. The openings can be formed using acceptable photolithography and etching techniques. The liner and conductive material are formed in the openings. The liner may include titanium, titanium nitride, tantalum, tantalum nitride or the like. The conductive material may be copper, a copper alloy, silver, gold, tungsten, cobalt, aluminum, nickel or the like. The conductive material may be formed by a deposition process such as CVD. A planarization process, such as a CMP, may be performed to remove excess material from a surface of the second ILD 76. The remaining liner and conductive material form the source/drain contacts 80 and gate contacts 78 in the openings. An annealing process may be performed to form a silicide at the interface between the epitaxial source/drain regions 64 and the source/drain contacts 80. The source/drain contacts 80 are physically and electrically coupled to the epitaxial source/drain regions 64, and the gate contacts 78 are physically and electrically coupled to the gate electrodes 72. The source/drain contacts 80 and the gate contacts 78 may be formed in different processes or may be formed in the same process. Although shown as being formed in the same cross sections, it should be noted that each of the source/drain contacts 80 and gate contacts 78 may be formed in different cross sections, which may prevent the contacts from shorting.

Nach dem Bilden weisen die Gate-Kontakte 78 eine Breite W3 auf. In einigen Ausführungsformen liegt die Breite W3 im Bereich von ungefähr 10 nm bis ungefähr 20 nm. Wie weiter unten erörtert wird, werden die Abmessungen der Gate-Stapel 74 gemäß der Breite W3 der Gate-Kontakte 78 ausgewählt.Once formed, the gate contacts 78 have a width W 3 . In some embodiments, the width W 3 ranges from about 10 nm to about 20 nm. As discussed further below, the dimensions of the gate stacks 74 are selected according to the width W 3 of the gate contacts 78.

7A und 7B veranschaulichen ein Layout des Gate-Kontakts 78 gemäß einigen bevorzugten Ausführungsformen der Erfindung. 7A und 7B sind Draufsichten, die einige Merkmale der Struktur von 6A bis 6C zeigen. Insbesondere sind mehrere Gate-Stapel 74 gezeigt, wobei sich jeder jeweilige Gate-Stapel 74 über zwei Finnen 52 erstreckt. Die Gate-Kontakte 78 koppeln physisch die Gate-Stapel 74 und sind in einer Distanz D2 von einer nächsten der Finnen 52 angeordnet. 7A zeigt ein Szenario, wo die Distanz D1 zwischen den Finnen 52 gering ist, z. B. wo die Distanz D1 geringer als ein vorbestimmter Schwellenwert ist (weiter unten erläutert). Wie zuvor erörtert wurde, kann eine kleine Distanz D1 im Bereich von ungefähr 22 nm bis ungefähr 200 nm liegen. 7B zeigt ein Szenario, wo die Distanz D1 zwischen den Finnen 52 groß ist, z. B. wo die Distanz D1 größer als der vorbestimmte Schwellenwert ist (weiter unten erläutert). Wie zuvor erörtert wurde, kann eine große Distanz D1 im Bereich von ungefähr 22 nm bis ungefähr 800 nm liegen. 7A and 7B illustrate a layout of the gate contact 78 according to some preferred embodiments of the invention. 7A and 7B are top views showing some features of the structure of 6A until 6C show. In particular, multiple gate stacks 74 are shown, with each respective gate stack 74 extending over two fins 52. The gate contacts 78 physically couple the gate stacks 74 and are located at a distance D 2 from a nearest one of the fins 52. 7A shows a scenario where the distance D 1 between the fins 52 is small, e.g. B. where the distance D 1 is less than a predetermined threshold (explained further below). As previously discussed, a small distance D 1 can range from about 22 nm to about 200 nm. 7B shows a scenario where the distance D 1 between the fins 52 is large, e.g. B. where the distance D 1 is greater than the predetermined threshold (explained further below). As previously discussed, a large distance D 1 can range from about 22 nm to about 800 nm.

Die Breite W2 der Gate-Stapel 74 wird manchmal als die kritische Abmessung der Gate-Stapel 74 bezeichnet. Bei kleineren kritischen Abmessungen können Abschnitte der Gate-Stapel 74 verformt werden. 7B ist eine Draufsicht von verformten Gate-Stapeln 74. Die verformten Gate-Stapel 74 weisen jeweils eine Lücke 82 auf. Abschnitte der Gate-Stapel 74 verformen sich, da der Wärmeausdehnungskoeffizient (CTE, Coefficient of Thermal Expansion) der Gate-Stapel 74 kleiner als der CTE der umgebenden dielektrischen Materialien (z. B. des ersten ILD 66 und der STI-Regionen 56 (siehe 6A bis 6C)) ist. Nach der thermischen Bearbeitung kann das umgebende Dielektrikum mehr schrumpfen als die Finnen 52. Das Schrumpfen des umgebenden Dielektrikums zieht die Gate-Stapel 74 auseinander, was bewirkt, dass die Lücken 82 gebildet werden. Dieses Maß an Verformung hängt von dem Volumen des umgebenden Dielektrikums ab. Abschnitte der Gate-Stapel 74, die distal bezüglich der Finnen 52 sind, sind von einem größeren Volumen an Dielektrikum umgeben, und somit tritt eine stärkere Verformung dieser Abschnitte auf. Abschnitte der Gate-Stapel 74, die in der Nähe der Finnen 52 liegen, sind von einem kleineren Volumen an Dielektrikum umgeben, und somit tritt eine schwächere (oder im Wesentlichen keine) Verformung dieser Abschnitte auf. Wenn die Distanz D1 zwischen den Finnen 52 gering ist (wie in 7A), tritt im Wesentlichen keine Verformung der Gate-Stapel 74 zwischen den Finnen 52 auf. Wenn die Distanz D1 zwischen den Finnen 52 groß ist (wie in 7B), tritt eine Verformung der Gate-Stapel 74 zwischen den Finnen 52 auf.The width W 2 of the gate stacks 74 is sometimes referred to as the critical dimension of the gate stacks 74. For smaller critical dimensions, portions of the gate stacks 74 may be deformed. 7B is a top view of deformed gate stacks 74. The deformed gate stacks 74 each have a gap 82. Portions of the gate stacks 74 deform because the coefficient of thermal expansion (CTE) of the gate stacks 74 is less than the CTE of the surrounding dielectric materials (e.g., the first ILD 66 and the STI regions 56 (see 6A until 6C )) is. After thermal processing, the surrounding dielectric may shrink more than the fins 52. The shrinkage of the surrounding dielectric pulls the gate stacks 74 apart, causing the gaps 82 to be formed. This amount of deformation depends on the volume of the surrounding dielectric. Portions of the gate stacks 74 that are distal to the fins 52 are surrounded by a larger volume of dielectric and thus greater deformation of these portions occurs. Portions of the gate stacks 74 that are proximate the fins 52 are surrounded by a smaller volume of dielectric and thus weaker (or substantially no) deformation of these portions occurs. If the distance D 1 between the fins 52 is small (as in 7A) , essentially no deformation of the gate stacks 74 occurs between the fins 52. If the distance D 1 between the fins 52 is large (as in 7B) , a deformation of the gate stacks 74 occurs between the fins 52.

Aufgrund der Verformung weisen die Gate-Stapel 74 mehrere Breiten auf. Die Breite W2 der Gate-Stapel 74 ist die Breite der unverformten Abschnitte der Gate-Stapel 74, z. B. die Breiten der Abschnitte über den Finnen 52. Mit anderen Worten ist die Breite W2 die schmalste Breite der Gate-Stapel 74 gemessen an den schmalsten Abschnitten der Gate-Stapel 74.Due to the deformation, the gate stacks 74 have multiple widths. The width W 2 of the gate stacks 74 is the width of the undeformed portions of the gate stacks 74, e.g. B. the widths of the sections above the fins 52. In other words, the width W 2 is the narrowest width of the gate stacks 74 measured at the narrowest sections of the gate stacks 74.

Das Bilden der Lücken 82 verhindert nicht, dass die Gate-Stapel 74 ordnungsgemäß funktionieren. Die Lücken 82 weisen jedoch einen hohen k-Wert auf, da sie Luft oder ein Vakuum sind. Das Bilden der Gate-Kontakte 78 auf den Lücken 82 führt zu einem erhöhten Schnittstellenwiderstand zwischen den Gate-Kontakten 78 und den Gate-Stapeln 74. Der Kontaktwiderstand (Rc) der Gate-Kontakte 78 wird zum Großteil durch den Schnittstellenwiderstand zwischen den Gate-Kontakten 78 und den Gate-Stapeln 74 bestimmt, und dieser Schnittstellenwiderstand kann mit kleineren Kontaktbereichen zunehmen, z. B. wenn die Gate-Stapel 74 klein sind. Der Kontaktbereich kann weiter verkleinert werden, wenn sich die Gate-Kontakte 78 auf den Lücken 82 befinden, wodurch der Kontaktwiderstand der Gate-Kontakte 78 zunimmt.Forming the gaps 82 does not prevent the gate stacks 74 from functioning properly. However, the gaps 82 have a high k value because they are air or a vacuum. Forming the gate contacts 78 on the gaps 82 results in increased interface resistance between the gate contacts 78 and the gate stacks 74. The contact resistance (R c ) of the gate contacts 78 is largely determined by the interface resistance between the gate contacts 78. Contacts 78 and gate stacks 74 are determined, and this interface resistance may increase with smaller contact areas, e.g. B. when the gate stacks 74 are small. The contact area can be further reduced if the gate contacts 78 are located on the gaps 82, thereby increasing the contact resistance of the gate contacts 78.

Gemäß einigen Ausführungsformen werden die Gate-Kontakte 78 physisch durch Koppeln von Abschnitten der Gate-Stapel 74, die im Wesentlichen frei von Lücken 82 sind, gebildet. Der Kontaktbereich der Gate-Kontakte 78 kann somit vergrößert werden, wodurch der Kontaktwiderstand der Gate-Kontakte 78 verringert wird. Während eines erfindungsgemäßen Gestaltungsprozesses wird die Distanz D2 gemäß der Distanz D1 gebildet. Wenn die Distanz D1 größer als ein erster vorbestimmter Schwellenwert T1 ist, wird erfindungsgemäß die Distanz D2 derart beschränkt, dass sie geringer als ein zweiter vorbestimmter Schwellenwert T2 ist. 7A zeigt ein Szenario, wo die Distanz D1 geringer als der erste vorbestimmte Schwellenwert T1 ist, und somit ist die Distanz D2 erfindungsgemäß nicht beschränkt. 7B zeigt ein Szenario, wo die Distanz D1 größer als der erste vorbestimmte Schwellenwert T1 ist, und somit ist die Distanz D2 erfindungsgemäß beschränkt. Der erste vorbestimmte Schwellenwert T1 und der zweite vorbestimmte Schwellenwert T2 sind als Mehrfache der Breite W2 der Gate-Stapel 74 definiert. In einigen Ausführungsformen liegt der erste vorbestimmte Schwellenwert T1 in einem Bereich von ungefähr dem 35- bis ungefähr zum 40-fachen der Breite W2 der Gate-Stapel 74, und liegt der zweite vorbestimmte Schwellenwert T2 in einem Bereich von ungefähr dem 10- bis ungefähr dem 13-fachen der Breite W2 der Gate-Stapel 74. Ferner kann ein Verhältnis des ersten vorbestimmten Schwellenwerts T1 zu dem zweiten vorbestimmten Schwellenwert T2 im Bereich von ungefähr 3 bis ungefähr 5 liegen.According to some embodiments, the gate contacts 78 are physically formed by coupling portions of the gate stacks 74 that are substantially free of gaps 82. The contact area of the gate contacts 78 can thus be increased, thereby reducing the contact resistance of the gate contacts 78. During a design process according to the invention, the distance D 2 is formed according to the distance D 1 . If the distance D 1 is greater than a first predetermined threshold value T 1 , according to the invention the distance D 2 is limited such that it is less than a second predetermined threshold value T 2 . 7A shows a scenario where the distance D 1 is less than the first predetermined threshold T 1 and thus the distance D 2 is not limited according to the invention. 7B shows a scenario where the distance D 1 is greater than the first predetermined threshold T 1 and thus the distance D 2 is limited according to the invention. The first predetermined threshold T 1 and the second predetermined threshold T 2 are defined as multiples of the width W 2 of the gate stacks 74. In some embodiments, the first predetermined threshold T 1 is in a range of about 35 to about 40 times the width W 2 of the gate stacks 74, and the second predetermined threshold T 2 is in a range of about 10 to about 13 times the width W 2 of the gate stacks 74. Further, a ratio of the first predetermined threshold T 1 to the second predetermined threshold T 2 may be in the range of about 3 to about 5.

8 ist eine Heatmap, die experimentelle Daten für das Layout des Gate-Kontakts 78 von 7A und 7B zeigt. In 8 stellt die X-Achse grafisch den Abstand zwischen benachbarten Finnen 52 (z. B. die Distanz D1) dar, stellt die Y-Achse grafisch den Abstand zwischen einem Gate-Kontakt 78 und einer benachbarten Finne 52 (z. B. die Distanz D2) dar, und stellen Werte auf der Heatmap den relativen Kontaktwiderstand dar. Zum Beispiel kann die X-Achse in einem Bereich von ungefähr 15 bis ungefähr 75 liegen und kann die Y-Achse in einem Bereich von ungefähr 5 bis ungefähr 20 liegen. Wie gezeigt ist, wenn die Distanz D1 geringer als der erste vorbestimmte Schwellenwert T1 war, führten alle Werte für die Distanz D2 zu einem geringen Kontaktwiderstand. Wenn jedoch die Distanz D1 größer als der erste vorbestimmte Schwellenwert T1 war, führten Werte für die Distanz D2, die größer als der zweite vorbestimmte Schwellenwert T2 waren, zu einem schnell zunehmenden relativen Kontaktwiderstand entlang des Gradienten G1. Zum Beispiel ist in Ausführungsformen, wo die Breite W2 ungefähr 6 nm beträgt, die Distanz D2 derart beschränkt, dass sie geringer als ungefähr 70 nm ist, wenn die Distanz D1 größer als oder gleich groß wie ungefähr 216 nm ist, und ist die Distanz D2 nicht beschränkt, wenn die Distanz D1 geringer als ungefähr 216 nm ist. Das Beschränken der Distanzen gemäß den experimentellen Ergebnissen, die in 8 gezeigt sind, ermöglicht, dass die Gate-Kontakte 78 platziert werden, ohne im Wesentlichen den Kontaktwiderstand zu erhöhen. 8th is a heatmap showing experimental data for the layout of the gate contact 78 of 7A and 7B shows. In 8th the D 2 ), and values on the heatmap represent relative contact resistance. For example, the X-axis may range from about 15 to about 75 and the Y-axis may range from about 5 to about 20. As shown, when the distance D 1 was less than the first predetermined threshold T 1 , all values for the distance D 2 resulted in low contact resistance. However, when the distance D 1 was greater than the first predetermined threshold T 1 , values for the distance D 2 that were greater than the second predetermined threshold T 2 resulted in a rapidly increasing relative contact resistance along the gradient G 1 . For example, in embodiments where the width W 2 is about 6 nm, the distance D 2 is limited to be less than about 70 nm when the distance D 1 is greater than or equal to about 216 nm, and is the distance D 2 is not limited if the distance D 1 is less than approximately 216 nm. Limiting the distances according to the experimental results presented in 8th shown allows the gate contacts 78 to be placed without substantially increasing the contact resistance.

Die in 7A und 7B beschriebenen Ausführungsformen können auf einem selben Substrat kombiniert werden. Zum Beispiel kann in einer ersten Region des Substrats die Distanz D1 zwischen den Finnen 52 derart beschränkt werden, dass sie geringer als der erste vorbestimmte Schwellenwert T1 ist. Solch eine Beschränkung kann die Bildung von Lücken 82 in der ersten Region verhindern oder verringern. Gleichermaßen kann in einer zweiten Region des Substrats die Distanz D1 zwischen den Finnen 52 größer als der erste vorbestimmte Schwellenwert T1 sein und wird die Distanz D2 zwischen den Finnen 52 und den Gate-Kontakten 78 derart beschränkt, dass sie geringer als der zweite vorbestimmte Schwellenwert T2 ist. Solch eine Beschränkung kann dabei helfen, das Bilden der Gate-Kontakte 78 auf den Lücken 82 in der zweiten Region zu verhindern.In the 7A and 7B Embodiments described can be combined on a same substrate. For example, in a first region of the substrate, the distance D 1 between the fins 52 may be limited to be less than the first predetermined threshold T 1 . Such a restriction can prevent or reduce the formation of gaps 82 in the first region. Likewise, in a second region of the substrate, the distance D 1 between the fins 52 may be greater than the first predetermined threshold T 1 and the distance D 2 between the fins 52 and the gate contacts 78 is limited to be less than the second predetermined threshold T 2 is. Such a restriction may help prevent formation of the gate contacts 78 on the gaps 82 in the second region.

So, wie er hierin verwendet wird, bezieht sich der Begriff des „Beschränkens“ der Breiten W1 und W2 auf das Auferlegen von Beschränkungen während eines Gestaltungsprozesses für die Finnen 52 und die Gate-Kontakte 78. Nachdem der Gestaltungsprozess abgeschlossen ist, kann die Gestaltung z. B. in einer Zellenbibliothek gespeichert werden. Die Zellenbibliothek kann dann verwendet werden, um einen entsprechenden FinFET herzustellen.As used herein, the term "restricting" the widths W 1 and W 2 refers to imposing restrictions during a design process on the fins 52 and the gate contacts 78. After the design process is completed, the Design e.g. B. stored in a cell library. The cell library can then be used to make a corresponding FinFET.

9A veranschaulicht ein Layout des Gate-Kontakts 78 gemäß einigen anderen Ausführungsformen. 9A ist eine Draufsicht, die einige Merkmale der Struktur von 6A bis 6C zeigt. Insbesondere sind zwei der Finnen 52 gezeigt, wobei jede jeweilige Finne 52 benachbart zu dem Ende der Metallleitungen ist, die die Gate-Stapel 74 bilden. Die Gate-Kontakte 78 koppeln physisch die Gate-Stapel 74 und sind eine Distanz D3 von den Enden der Metallleitungen angeordnet. 9A illustrates a layout of gate contact 78 according to some other embodiments. 9A is a top view showing some features of the structure of 6A until 6C shows. In particular, two of the fins 52 are shown, with each respective fin 52 adjacent to the end of the metal lines that form the gate stacks 74. The gate contacts 78 physically couple the gate stacks 74 and are located a distance D 3 from the ends of the metal lines.

Wenn die Gate-Stapel 74 gebildet werden, können auch die Lücken 82 an den Enden der Metallleitungen gebildet werden. Wie zuvor erwähnt wurde, werden die Dummy-Gate-Dielektrika 58 und die Dummy-Gate-Elektroden 60 durch Bilden der Aussparungen 68, die Kanalregionen der Finnen 52 freilegen, und Bilden der Gate-Stapel 74 in den Aussparungen 68 ersetzt. Der/die Ätzschritt(e) zum Bilden der Aussparungen 68 führt/führen dazu, dass die Aussparungen 68 abgerundete Enden aufweisen. Wie zuvor erwähnt wurde, werden die Gate-Stapel 74 durch Abscheiden eines leitfähigen Materials in den Aussparungen 68, wie etwa mit einem ALD-Prozess, gebildet. Die abgerundeten Enden der Aussparungen 68 sind schmaler als die Hauptabschnitte der Aussparungen 68, und der ALD-Prozess kann unvollkommene Spaltenfülleigenschaften aufweisen. Von daher können die Lücken 82 an Enden der Gate-Stapel 74 in der Nähe der abgerundeten Enden gebildet werden. Die Lücken 82 sind eine Distanz D4 von den Enden der Metallleitungen angeordnet. In einigen Ausführungsformen liegt die Distanz D4 im Bereich von ungefähr 50 nm bis ungefähr 90 nm.As the gate stacks 74 are formed, the gaps 82 may also be formed at the ends of the metal lines. As previously mentioned, the dummy gate dielectrics 58 and the dummy gate electrodes 60 are replaced by forming the recesses 68 exposing channel regions of the fins 52 and forming the gate stacks 74 in the recesses 68. The etching step(s) for forming the recesses 68 results in the recesses 68 having rounded ends. As previously mentioned, the gate stacks 74 are formed by depositing a conductive material in the recesses 68, such as with an ALD process. The rounded ends of the recesses 68 are narrower than the main portions of the recesses 68 and the ALD process may have imperfect gap filling properties. As such, the gaps 82 may be formed at ends of the gate stacks 74 near the rounded ends. The gaps 82 are located a distance D 4 from the ends of the metal lines. In some embodiments, the distance D 4 ranges from approximately 50 nm to approximately 90 nm.

Gemäß einigen Ausführungsformen werden die Gate-Kontakte 78 physisch durch Koppeln von Abschnitten der Gate-Stapel 74, die im Wesentlichen frei von Lücken 82 sind, gebildet. Somit kann der Kontaktwiderstand der Gate-Kontakte 78 verringert werden. Während einem Gestaltungsprozess wird die Distanz D3 gemäß der Breite W2 der Gate-Stapel 74 und der Breite W3 der Gate-Kontakte 78 bestimmt. Insbesondere ist die Distanz D3 größer als die Distanz D4 und ist mindestens die Summe der Hälfte der Breite W2 und der Hälfte der Breite W3, z. B. D3, gemäß D3>D4 und D3>0,5*W2+0,5*W3 beschränkt. In einigen Ausführungsformen liegt die Distanz D3 im Bereich von ungefähr 91 nm bis ungefähr 500 nm. Von daher werden, wenn die Gate-Kontakte 78 gebildet werden, die Lücken 82 seitlich zwischen den Gate-Kontakten 78 und den Enden der Metallleitungen angeordnet. Die Distanz D3 ist groß genug, um dabei zu helfen, das Bilden der Gate-Kontakte 78 auf den Lücken 82 zu verhindern.According to some embodiments, the gate contacts 78 are physically formed by coupling portions of the gate stacks 74 that are substantially free of gaps 82. Thus, the contact resistance of the gate contacts 78 can be reduced. During a design process, the distance D 3 is determined according to the width W 2 of the gate stacks 74 and the width W 3 of the gate contacts 78. In particular, the distance D 3 is greater than the distance D 4 and is at least the sum of half the width W 2 and half the width W 3 , e.g. B. D 3 , limited according to D 3 >D 4 and D 3 > 0.5 *W 2 + 0.5 *W 3 . In some embodiments, the distance D 3 ranges from about 91 nm to about 500 nm. Therefore, when the gate contacts 78 are formed, the gaps 82 are positioned laterally between the gate contacts 78 and the ends of the metal lines. The distance D 3 is large enough to help prevent the gate contacts 78 from forming on the gaps 82.

Die Distanz D1 zwischen den Finnen 52 an den Enden der Metallleitungen kann größer sein, um die größere Distanz D3 aufzunehmen. Insbesondere ist die Distanz D1 in der Ausführungsform von 9A größer als die Distanz D1 in den Ausführungsformen von 7A und 7B. In einigen Ausführungsformen liegt die Distanz D1 zwischen den Finnen 52 an den Enden der Metallleitungen im Bereich von ungefähr 442 nm bis ungefähr 1000 nm.The distance D 1 between the fins 52 at the ends of the metal lines may be greater to accommodate the greater distance D 3 . In particular, the distance D 1 in the embodiment of 9A greater than the distance D 1 in the embodiments of 7A and 7B . In some embodiments, the distance D 1 between the fins 52 at the ends of the metal lines ranges from about 442 nm to about 1000 nm.

9B veranschaulicht ein Layout des Gate-Kontakts 78 gemäß einigen anderen Ausführungsformen. 9B ist eine Draufsicht, die einige Merkmale der Struktur von 6A bis 6C zeigt. Die Ausführungsform von 9B ist ähnlich wie die Ausführungsform von 9A, weist jedoch Gate-Stapel 74 mit mehreren Breiten auf. Zum Beispiel kann eine erste Gruppe von Gate-Stapeln 74A eine Breite W2,1 aufweisen und kann eine zweite Gruppe von Gate-Stapeln 74B eine Breite W2,2 aufweisen, wobei die Breite W2,1 größer als die Breite W2,2 ist. In einigen Ausführungsformen liegt die Breite W2,1 im Bereich von ungefähr 67 nm bis ungefähr 151 nm und liegt die Breite W2,2 im Bereich von ungefähr 67 nm bis ungefähr 151 nm. 9B illustrates a layout of gate contact 78 according to some other embodiments. 9B is a top view showing some features of the structure of 6A until 6C shows. The embodiment of 9B is similar to the embodiment of 9A , but has gate stacks 74 with multiple widths. For example, a first group of gate stacks 74A may have a width W2.1 and a second group of gate stacks 74B may have a width W2.2 , where the width W2.1 is greater than the width W2. 2 is. In some embodiments, the width W 2.1 ranges from about 67 nm to about 151 nm and the width W 2.2 ranges from about 67 nm to about 151 nm.

10 bis 12 sind Draufsichten von Zwischenstufen bei einem Prozess zum Bilden der Gate-Kontakte 78 gemäß einigen Ausführungsformen. 13 ist eine dreidimensionale Ansicht der resultierenden Struktur. Es sind mehrere Gate-Stapel 74 gezeigt, wobei jeder jeweilige Gate-Stapel 74 anfangs als eine kontinuierliche Metallleitung gebildet wird, die sich über zwei Finnen 52 erstreckt. Die Gate-Stapel 74 können gebildet werden, um ursprünglich die Finnen 52 mehrerer Transistoren zu überspannen (wobei jeder Transistor eine oder mehrere Finnen 52 aufweisen kann). Die Distanz D1 zwischen den Finnen 52 ist groß, um einen Leitungsschnitt aufzunehmen, der darauffolgend durchgeführt wird. Insbesondere ist die Distanz D1 in der Ausführungsform von 10 bis 13 größer als die Distanz D1 in den Ausführungsformen von 7A und 7B. In einigen Ausführungsformen liegt die Distanz D1 zwischen den Finnen 52 im Bereich von ungefähr 350 nm bis ungefähr 1000 nm. 10 until 12 are top views of intermediate stages in a process for forming gate contacts 78, according to some embodiments. 13 is a three-dimensional view of the resulting structure. Multiple gate stacks 74 are shown, with each respective gate stack 74 initially formed as a continuous metal line extending over two fins 52. The gate stacks 74 may be formed to initially span the fins 52 of multiple transistors (where each transistor may have one or more fins 52). The distance D 1 between the fins 52 is large to accommodate a line cut that is subsequently performed. In particular, the distance D 1 in the embodiment of 10 until 13 greater than the distance D 1 in the embodiments of 7A and 7B . In some embodiments, the distance D 1 between the fins 52 ranges from approximately 350 nm to approximately 1000 nm.

In 10 ist jeder jeweilige Gate-Stapel 74 in einer Region 84 geschnitten, um eine Öffnung 86 zu bilden. Die Öffnung 86 kann auch in Dielektrikumschichten um die Gate-Stapel 74 herum gebildet werden, wie etwa dem ersten ILD 66. Nach dem Schnitt werden die kontinuierlichen Metallleitungen in kleinere Metallleitungen aufgebrochen. Der Schnitt kann durch akzeptable Photolithographie- und Ätzprozesse durchgeführt werden. Zum Beispiel kann ein Photoresist gebildet werden und strukturiert werden, um die Region 84 freizulegen. Ein oder mehrere Ätzprozesse können dann auf den Gate-Stapeln 74 unter Verwendung des strukturierten Photoresists als eine Ätzmaske durchgeführt werden. Das Photoresist kann dann entfernt werden, wie etwa durch einen Veraschungsprozess. Nachdem er geschnitten worden ist, kann jeder Gate-Stapel 74 die Finnen 52 eines einzigen Transistors überspannen (wobei der Transistor eine oder mehrere Finnen 52 aufweisen kann). Durch Bilden einer kontinuierlichen Metallleitung und Schneiden derselbigen kann das Bilden von Lücken an den Enden der Metallleitungen verhindert werden. Die Enden jedes Gate-Stapels 74 sind somit frei von Lücken.In 10 Each respective gate stack 74 is cut in a region 84 to form an opening 86. The opening 86 may also be formed in dielectric layers around the gate stacks 74, such as the first ILD 66. After cutting, the continuous metal lines are broken into smaller metal lines. The cutting can be performed by acceptable photolithography and etching processes. For example, a photoresist may be formed and patterned to expose region 84. One or more etch processes may then be performed on the gate stacks 74 using the patterned photoresist as an etch mask. The photoresist can then be removed, such as by an ashing process. Once cut, each gate stack 74 may span the fins 52 of a single transistor (which transistor may have one or more fins 52). By forming a continuous metal line and cutting it, the formation of gaps at the ends of the metal lines can be prevented. The ends of each gate stack 74 are thus free of gaps.

In 11 ist die Öffnung 86 mit einem dielektrischen Material 88 gefüllt. Das dielektrische Material 88 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid, Siliziumcarbid oder dergleichen sein und kann durch ganzflächiges Abscheiden einer Dielektrikumschicht und Planarisieren der Dielektrikumschicht zum Entfernen von Abschnitten des dielektrischen Materials 88 außerhalb der Öffnung 86 gebildet werden. Die verbleibenden Abschnitte des dielektrischen Materials 88 isolieren die geschnittenen Metallleitungen voneinander.In 11 the opening 86 is filled with a dielectric material 88. The dielectric material 88 may be silicon nitride, silicon oxynitride, silicon oxide, silicon carbide, or the like, and may be formed by depositing a dielectric layer over the entire surface and planarizing the dielectric layer to remove portions of the dielectric material 88 outside the opening 86. The remaining portions of dielectric material 88 insulate the cut metal lines from each other.

In 12 sind die Gate-Kontakte 78 gebildet, wobei sie die geschnittenen Gate-Stapel 74 berühren. Die Gate-Kontakte 78 koppeln physisch die geschnittenen Gate-Stapel 74 und sind eine selbe Distanz D3 von den Enden der Metallleitungen (z. B. von dem dielektrischen Material 88) angeordnet. Da das Bilden von Lücken verhindert worden ist, kann die Distanz D3 in der Ausführungsform von 10 bis 13 kleiner als die Distanz D3 in den Ausführungsformen von 9A und 9B sein. In einigen Ausführungsformen liegt die Distanz D3 im Bereich von ungefähr 91 nm bis ungefähr 500 nm. Die Gate-Kontakte 78 können an den Enden der geschnittenen Gate-Stapel 74 gebildet werden, ohne das Kontaktieren von Lücken verhindern zu müssen.In 12 the gate contacts 78 are formed, touching the cut gate stacks 74. The gate contacts 78 physically couple the intersected gate stacks 74 and are located a same distance D 3 from the ends of the metal lines (e.g., from the dielectric material 88). Since the formation of gaps has been prevented, the distance D 3 in the embodiment of 10 until 13 smaller than the distance D 3 in the embodiments of 9A and 9B be. In some embodiments, the distance D 3 is in the range of about 91 nm to about 500 nm. The gate contacts 78 can be formed at the ends of the cut gate stacks 74 without the need to prevent contacting gaps.

Ausführungsformen können Vorteile erzielen. Durch Beschränken der Distanz D2 zwischen den Finnen 52 und den Gate-Kontakten 78 (siehe 7B) für die Finnen 52, die um eine große Distanz D1 beabstandet sind, kann das Bilden der Gate-Kontakte 78 auf den Lücken 82 verhindert werden. Durch Vergrößern der Distanz D3 zwischen den Gate-Kontakten 78 und den Enden der Gate-Stapel-Metallleitungen kann das Bilden der Gate-Kontakte 78 auf den Lücken 82 ferner verhindert werden. Der Kontaktbereich der Gate-Kontakte 78 kann somit vergrößert werden, wodurch der Kontaktwiderstand der Gate-Kontakte 78 verringert wird. Schließlich kann durch anfängliches Bilden längerer Gate-Stapel-Metallleitungen und Schneiden der Leitungen das Bilden von Lücken verhindert werden und können die Gate-Kontakte 78 an den Enden der geschnittenen Gate-Stapel 74 gebildet werden, ohne das Kontaktieren der Lücken verhindern zu müssen.Embodiments can achieve advantages. By limiting the distance D 2 between the fins 52 and the gate contacts 78 (see 7B) for the fins 52 to be spaced apart by a large distance D 1 , the formation of the gate contacts 78 on the gaps 82 can be prevented. By increasing the distance D 3 between the gate contacts 78 and the ends of the gate stack metal lines, the formation of the gate contacts 78 on the gaps 82 can be further prevented. The contact area of the gate contacts 78 can thus be increased, thereby reducing the contact resistance of the gate contacts 78. Finally, by initially forming longer gate stack metal lines and cutting the lines, the formation of gaps can be prevented and the gate contacts 78 can be formed at the ends of the cut gate stacks 74 without having to prevent contacting of the gaps.

Erfindungsgemäß umfasst ein Verfahren: Bilden einer ersten Finne, die sich von einem Substrat erstreckt; Bilden einer zweiten Finne, die sich von dem Substrat erstreckt, wobei die zweite Finne von der ersten Finne um eine erste Distanz beabstandet ist; Bilden eines Metall-Gate-Stapels über der ersten Finne und der zweiten Finne; Abscheiden eines ersten Zwischenschichtdielektrikums über dem Metall-Gate-Stapel; und Bilden eines Gate-Kontakts, der sich durch das erste Zwischenschichtdielektrikum erstreckt, um den Metall-Gate-Stapel physisch zu kontaktieren, wobei der Gate-Kontakt seitlich zwischen der ersten Finne und der zweiten Finne angeordnet ist, wobei der Gate-Kontakt von der ersten Finne um eine zweite Distanz beabstandet ist.According to the invention, a method includes: forming a first fin extending from a substrate; Forming a second fin that extends from extends to the substrate, the second fin being spaced from the first fin by a first distance; forming a metal gate stack over the first fin and the second fin; depositing a first interlayer dielectric over the metal gate stack; and forming a gate contact extending through the first interlayer dielectric to physically contact the metal gate stack, the gate contact disposed laterally between the first fin and the second fin, the gate contact from the first fin is spaced a second distance apart.

In einigen Ausführungsformen des Verfahrens weist der Metall-Gate-Stapel mehrere Breiten auf und ist ein Abschnitt des Metall-Gate-Stapels mit einer schmalsten Breite der mehreren Breiten über der ersten Finne angeordnet. In einigen Ausführungsformen des Verfahrens liegt der erste vorbestimmte Schwellenwert in einem Bereich vom 35-fachen bis zum 40-fachen der schmalsten Breite des Metall-Gate-Stapels. In einigen Ausführungsformen des Verfahrens liegt der zweite vorbestimmte Schwellenwert in einem Bereich vom 10-fachen bis zum 13-fachen der schmalsten Breite des Metall-Gate-Stapels. In einigen Ausführungsformen des Verfahrens liegt die schmalste Breite des Metall-Gate-Stapels in einem Bereich von 6 nm bis 300 nm. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden eines zweiten Zwischenschichtdielektrikums um den Metall-Gate-Stapel herum, wobei, nachdem das zweite Zwischenschichtdielektrikum gebildet ist, ein erster Abschnitt des Metall-Gate-Stapels eine Lücke aufweist. In einigen Ausführungsformen des Verfahrens kontaktiert der Gate-Kontakt physisch einen zweiten Abschnitt des Metall-Gate-Stapels, wobei der erste Abschnitt des Metall-Gate-Stapels distal bezüglich der ersten Finne ist, wobei der zweite Abschnitt des Metall-Gate-Stapels in der Nähe der ersten Finne liegt. In einigen Ausführungsformen des Verfahrens sind der erste Abschnitt des Metall-Gate-Stapels und der zweite Abschnitt des Metall-Gate-Stapels seitlich zwischen der ersten Finne und der zweiten Finne angeordnet.In some embodiments of the method, the metal gate stack has multiple widths and a portion of the metal gate stack having a narrowest width of the multiple widths is disposed above the first fin. In some embodiments of the method, the first predetermined threshold is in a range from 35 times to 40 times the narrowest width of the metal gate stack. In some embodiments of the method, the second predetermined threshold is in a range from 10 times to 13 times the narrowest width of the metal gate stack. In some embodiments of the method, the narrowest width of the metal gate stack is in a range of 6 nm to 300 nm. In some embodiments, the method further comprises: depositing a second interlayer dielectric around the metal gate stack, wherein, after that second interlayer dielectric is formed, a first section of the metal gate stack has a gap. In some embodiments of the method, the gate contact physically contacts a second portion of the metal gate stack, the first portion of the metal gate stack being distal to the first fin, the second portion of the metal gate stack in the Near the first fin. In some embodiments of the method, the first section of the metal gate stack and the second section of the metal gate stack are arranged laterally between the first fin and the second fin.

In einigen Ausführungsformen des Verfahrens umfasst das Schneiden der Metallleitung Folgendes: Ätzen der Metallleitung in der ersten Region, um eine erste Öffnung durch die Metallleitung zu bilden; und Bilden eines dielektrischen Materials in der ersten Öffnung. In einigen Ausführungsformen des Verfahrens wird das erste Zwischenschichtdielektrikum ferner über dem dielektrischen Material abgeschieden. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden von Gate-Abstandshaltern benachbart zu der Metallleitung, wobei sich das dielektrische Material zwischen den Gate-Abstandshaltern erstreckt. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden eines zweiten Zwischenschichtdielektrikums um die Gate-Abstandshalter herum. In einigen Ausführungsformen des Verfahrens sind die erste Finne und der erste Metall-Gate-Stapel Teil eines ersten Transistors, wobei die zweite Finne und der zweite Metall-Gate-Stapel Teil eines zweiten Transistors sind. In einigen Ausführungsformen des Verfahrens sind die Enden des ersten Metall-Gate-Stapels und des zweiten Metall-Gate-Stapels frei von Lücken.In some embodiments of the method, cutting the metal line includes: etching the metal line in the first region to form a first opening through the metal line; and forming a dielectric material in the first opening. In some embodiments of the method, the first interlayer dielectric is further deposited over the dielectric material. In some embodiments, the method further comprises: forming gate spacers adjacent to the metal line, with the dielectric material extending between the gate spacers. In some embodiments, the method further comprises: forming a second interlayer dielectric around the gate spacers. In some embodiments of the method, the first fin and the first metal gate stack are part of a first transistor, where the second fin and the second metal gate stack are part of a second transistor. In some embodiments of the method, the ends of the first metal gate stack and the second metal gate stack are free of gaps.

Claims (5)

Designprozess für ein Herstellungsverfahren umfassend: - Bilden einer ersten Finne (52), die sich von einem Substrat (50) erstreckt; - Bilden einer zweiten Finne (52), die sich von dem Substrat (50) erstreckt, wobei die zweite Finne (52) von der ersten Finne (52) um eine erste Distanz beabstandet ist; - Bilden eines Metall-Gate-Stapels (74) über der ersten Finne (52) und der zweiten Finne (52); - Abscheiden eines ersten Zwischenschichtdielektrikums (76) über dem Metall-Gate-Stapel (74); und - Bilden eines Gate-Kontakts (78), der sich durch das erste Zwischenschichtdielektrikum (76) erstreckt, um den Metall-Gate-Stapel (74) physisch zu kontaktieren, wobei der Gate-Kontakt (78) seitlich zwischen der ersten Finne (52) und der zweiten Finne (52) angeordnet ist, wobei der Gate-Kontakt von der ersten Finne um eine zweite Distanz (D2) beabstandet ist, wobei in dem Designprozess die zweite Distanz (D2) in Abhängigkeit von der ersten Distanz festgelegt (D1) wird und zwar so, dass, wenn die erste Distanz (D1) größer oder gleich wie ein erster vorbestimmter Schwellwert (T1) ist, die zweite Distanz (D2) auf einen Wert kleiner als ein zweiter vorbestimmter Schwellwert (T2) festgelegt wird, und wenn die erste Distanz (D1) kleiner als der erste vorbestimmte Schwellwert (T1) ist, die Einschränkung durch den zweiten vorbestimmten Schwellwert nicht angewandt wird.Design process for a manufacturing method comprising: - forming a first fin (52) extending from a substrate (50); - forming a second fin (52) extending from the substrate (50), the second fin (52) being spaced from the first fin (52) by a first distance; - Forming a metal gate stack (74) over the first fin (52) and the second fin (52); - depositing a first interlayer dielectric (76) over the metal gate stack (74); and - forming a gate contact (78) extending through the first interlayer dielectric (76) to physically contact the metal gate stack (74), the gate contact (78) being positioned laterally between the first fin ( 52) and the second fin (52), wherein the gate contact is spaced from the first fin by a second distance (D 2 ), wherein in the design process the second distance (D 2 ) is determined depending on the first distance (D 1 ) is such that if the first distance (D 1 ) is greater than or equal to a first predetermined threshold value (T 1 ), the second distance (D 2 ) is set to a value less than a second predetermined threshold value ( T 2 ) is set, and if the first distance (D 1 ) is smaller than the first predetermined threshold (T 1 ), the restriction by the second predetermined threshold is not applied. Designprozess nach Anspruch 1, wobei der Metall-Gate-Stapel (74) mehrere Breiten (W2) aufweist und ein Abschnitt des Metall-Gate-Stapels (74) mit einer schmalsten Breite (W2) der mehreren (W2) Breiten über der ersten Finne (52) angeordnet ist.design process Claim 1 , wherein the metal gate stack (74) has a plurality of widths (W 2 ), and a portion of the metal gate stack (74) with a narrowest width (W 2 ) of the plurality (W 2 ) widths above the first fin ( 52) is arranged. Designprozess nach Anspruch 2, wobei der erste vorbestimmte Schwellenwert (T1) in einem Bereich vom 35-fachen- bis zum 40-fachen der schmalsten Breite (W2) des Metall-Gate-Stapels (74) liegt.design process Claim 2 , wherein the first predetermined threshold (T 1 ) is in a range from 35 times to 40 times the narrowest width (W 2 ) of the metal gate stack (74). Designprozess nach Anspruch 2 oder 3, wobei der zweite vorbestimmte Schwellenwert (T2) in einem Bereich vom 10-fachen bis zum 13-fachen der schmalsten Breite (W2) des Metall-Gate-Stapels (74) liegt.design process Claim 2 or 3 , wherein the second predetermined threshold value (T 2 ) is in a range from 10 times to 13 times the narrowest width (W 2 ) of the metal gate stack (74). Designprozess nach einem der vorherigen Ansprüche 2 bis 4, wobei die schmalste Breite (W2) des Metall-Gate-Stapels (74) in einem Bereich von 6 nm bis 300 nm liegt.Design process according to one of the previous ones Claims 2 until 4 , wherein the narrowest width (W 2 ) of the metal gate stack (74) is in a range of 6 nm to 300 nm.
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