DE102019118692A1 - Semiconductor devices and methods of forming semiconductor devices - Google Patents
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Abstract
Verfahren (100, 200) zum Bilden eines Halbleiterbauelements (300) werden bereitgestellt. Ein vorgeschlagenes Verfahren (100) umfasst das Bilden (110) einer Gate-Isolierschicht (310) auf einem Halbleitersubstrat des Halbleiterbauelements (300), und das Erhöhen (120) einer Anzahl von Defekten innerhalb der gebildeten Gate-Isolierschicht (310) nach Bilden der Gate-Isolierschicht (310). Nach dem Erhöhen (120) der Anzahl von Defekten innerhalb der Gate-Isolierschicht (310) kann die Gate-Isolierschicht (310) unter Verwendung einer Reaktivgasspezies getempert (130) werden.Methods (100, 200) for forming a semiconductor device (300) are provided. A proposed method (100) comprises forming (110) a gate insulating layer (310) on a semiconductor substrate of the semiconductor device (300), and increasing (120) a number of defects within the formed gate insulating layer (310) after forming the Gate insulating layer (310). After increasing (120) the number of defects within the gate insulating layer (310), the gate insulating layer (310) can be annealed (130) using a reactive gas species.
Description
Gebietarea
Beispiele beziehen sich auf Verfahren zum Bilden von Halbleiterbauelementen und auf Halbleiterbauelemente.Examples relate to methods of forming semiconductor devices and to semiconductor devices.
Hintergrundbackground
Bei Halbleiterbauelementen, z.B. MOSFETs (MOSFET: metal oxide semiconductor field effect transistor; Metall-Oxid-Halbleiter-Feldeffekttransistor), kann eine Inversionskanalmobilität von einer Defektdichte einer Gate-Isolierschicht, platziert auf einem Halbleitersubstrat des Halbleiterbauelements, abhängen. Zum Beispiel haben Kristallgitter-Mängel bei einer Schnittstelle zwischen der Gate-Isolierschicht und dem Halbleitersubstrat einen Einfluss auf die Performance des Halbleiterbauelements.In semiconductor devices, e.g. MOSFETs (MOSFET: metal oxide semiconductor field effect transistor), inversion channel mobility may depend on a defect density of a gate insulating layer placed on a semiconductor substrate of the semiconductor device. For example, crystal lattice defects at an interface between the gate insulating layer and the semiconductor substrate have an impact on the performance of the semiconductor device.
Defekte in der Kristallstruktur bei der Schnittstelle zwischen der Gate-Isolierschicht und dem Halbleitersubstrat können geringe Inversionskanalmobilität verursachen und die Performance des Halbleiterbauelements aufgrund von höherem Einschaltwiderstand und geringerer Effizienz des Halbleiterbauelements, z.B. des MOSFET, einschränken. Es kann ein Bedarf bestehen zum Bereitstellen von Konzepten für Halbleiterbauelemente mit verbessertem Einschaltwiderstand, verbesserter Effizienz und/oder Zuverlässigkeit.Defects in the crystal structure at the interface between the gate insulating layer and the semiconductor substrate can cause poor inversion channel mobility and limit the performance of the semiconductor device due to higher on-resistance and lower efficiency of the semiconductor device, e.g. the MOSFET. There may be a need to provide concepts for semiconductor devices with improved on-resistance, improved efficiency, and / or reliability.
ZusammenfassungSummary
Einige Beispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements, umfassend ein Bilden einer Gate-Isolierschicht auf einem Halbleitersubstrat auf dem Halbleiterbauelement. Das Verfahren umfasst ferner das Erhöhen einer Anzahl von Defekten innerhalb der Gate-Isolierschicht nach dem Bilden der Gate-Isolierschicht. Ferner wird die Gate-Isolierschicht unter Verwendung einer Reaktivgasspezies nach dem Erhöhen der Anzahl von Defekten innerhalb der Gate-Isolierschicht getempert.Some examples relate to a method of forming a semiconductor device comprising forming a gate insulating layer on a semiconductor substrate on the semiconductor device. The method further includes increasing a number of defects within the gate insulating layer after forming the gate insulating layer. Further, the gate insulating layer is annealed using a reactive gas species after increasing the number of defects within the gate insulating layer.
Einige Beispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Eine Gate-Isolierschicht wird auf einem Halbleitersubstrat des Halbleiterbauelements gebildet. Das Verfahren umfasst das Tempern der Gate-Isolierschicht unter Verwendung einer Reaktivgasspezies. Eine Konzentration von Passivierungsatomen innerhalb einer Teilschicht der Gate-Isolierschicht beträgt zumindest 4·1014 cm-2. Die Teilschicht der Gate-Isolierschicht ist direkt benachbart zu einer Oberfläche des Halbleitersubstrats positioniert und weist eine Dicke von zumindest 1 nm auf.Some examples relate to a method of forming a semiconductor device. A gate insulating layer is formed on a semiconductor substrate of the semiconductor device. The method includes annealing the gate insulating layer using a reactive gas species. A concentration of passivation atoms within a partial layer of the gate insulating layer is at least 4 · 10 14 cm -2 . The sublayer of the gate insulating layer is positioned directly adjacent to a surface of the semiconductor substrate and has a thickness of at least 1 nm.
Weitere Beispiele beziehen sich auf ein Halbleiterbauelement, umfassend ein Halbleitersubstrat, einen Transistor und eine Gate-Isolierschicht des Transistors. Das Halbleiterbauelement umfasst ferner eine Gateelektrode des Transistors. Die Gate-Isolierschicht ist zwischen dem Halbleitersubstrat und der Gateelektrode positioniert. Ein Kanalwiderstand einer Kanalregion des Transistors innerhalb des Halbleitersubstrats beträgt höchstens 150 mΩ/mm2.Further examples relate to a semiconductor device comprising a semiconductor substrate, a transistor and a gate insulating layer of the transistor. The semiconductor component further comprises a gate electrode of the transistor. The gate insulating layer is positioned between the semiconductor substrate and the gate electrode. A channel resistance of a channel region of the transistor within the semiconductor substrate is at most 150 mΩ / mm 2 .
FigurenlisteFigure list
Nachfolgend werden einige Beispiele von Verfahren und/oder Bauelementen ausschließlich beispielhaft und Bezug nehmend auf die beiliegenden Figuren beschrieben, in denen
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1 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements, umfassend ein Erhöhen einer Anzahl von Defekten innerhalb einer Gate-Isolierschicht, zeigt; -
2 ein Flussdiagramm eines Verfahren zum Bilden eines Halbleiterbauelements, umfassend ein Bilden einer Gate-Isolierschicht mit einer hohen Defektdichte, zeigt; -
3 einen schematischen Querschnitt eines Halbleiterbauelements mit einer Gate-Isolierschicht zeigt; -
4 eine Darstellung eines Halbleiterbauelements mit einer Siliziumdioxidschicht zeigt; -
5 eine Darstellung eines Passivierungsprozesses mit einem Siliziumkarbidsubstrat und einer Siliziumdioxidschicht umfassend Defekte zeigt; und -
6a bis6c Darstellungen von Verfahren zum Bereitstellen einer Gate-Isolierschicht mit einer hohen Defektdichte zeigen.
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1 Figure 12 shows a flow diagram of a method of forming a semiconductor device including increasing a number of defects within a gate insulating layer; -
2 Figure 12 shows a flow diagram of a method of forming a semiconductor device including forming a gate insulating layer having a high defect density; -
3 Figure 3 shows a schematic cross section of a semiconductor device with a gate insulating layer; -
4th Figure 3 shows a representation of a semiconductor device having a silicon dioxide layer; -
5 an illustration of a passivation process with a silicon carbide substrate and a silicon dioxide layer including defects; and -
6a to6c Figure 10 shows illustrations of methods of providing a gate insulating layer with a high defect density.
Detaillierte BeschreibungDetailed description
Verschiedene Beispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Beispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.Various examples will now be described more fully with reference to the accompanying drawings, in which some examples are shown. In the figures, the strengths of lines, layers and / or regions may be exaggerated for the sake of clarity.
Während sich weitere Beispiele für verschiedene Modifikationen und alternative Formen eignen, sind dementsprechend einige bestimmte Beispiele derselben in den Figuren gezeigt und werden nachfolgend ausführlich beschrieben. Allerdings beschränkt diese detaillierte Beschreibung weitere Beispiele nicht auf die beschriebenen bestimmten Formen. Weitere Beispiele können alle Modifikationen, Entsprechungen und Alternativen abdecken, die in den Schutzbereich der Offenbarung fallen. Gleiche oder ähnliche Bezugszeichen beziehen sich in der gesamten Beschreibung der Figuren auf gleiche oder ähnliche Elemente, die bei einem Vergleich miteinander identisch oder in modifizierter Form implementiert sein können, während sie die gleiche oder eine ähnliche Funktionalität bereitstellen.Accordingly, while other examples are susceptible of various modifications and alternative forms, some specific examples thereof are shown in the figures and will be described in detail below. However, this detailed description does not limit other examples to the particular forms described. Other examples may cover all modifications, equivalents, and alternatives that fall within the scope of the disclosure. Same or similar reference numbers refer throughout the description of the figures to the same or similar elements which, when compared with one another, may be identical or implemented in modified form while providing the same or similar functionality.
Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, die Elemente direkt, oder über ein oder mehrere Zwischenelemente verbunden oder gekoppelt sein können. Wenn zwei Elemente A und B unter Verwendung eines „oder“ kombiniert werden, ist dies so zu verstehen, dass alle möglichen Kombinationen offenbart sind, d. h. nur A, nur B sowie A und B, sofern dies nicht explizit (z.B. durch den Begriff „entweder...oder“) oder implizit anderweitig angegeben ist. Eine alternative Formulierung für die gleichen Kombinationen ist „zumindest eines von A und B“ oder „A und/oder B“. Das Gleiche gilt für Kombinationen von mehr als zwei Elementen. Ferner, wenn ein Element (z.B. eine Schicht oder eine Maske) „auf“ (z.B. positioniert „auf“ oder gebildet „auf“) einem weiteren Element ist, impliziert dies nicht, dass dieses Element „direkt auf“ diesem weiteren Element positioniert ist. Vielmehr kann eine weitere Komponente (z.B. eine weitere Schicht) zwischen diesem Element und diesem weiteren Element positioniert sein.It will be understood that when an element is referred to as being “connected” or “coupled” to another element, the elements may be connected or coupled directly or through one or more intermediate elements. When two elements A and B are combined using an "or" it is to be understood that all possible combinations are disclosed; H. only A, only B as well as A and B, unless this is explicitly stated (e.g. by the term "either ... or") or implicitly otherwise. An alternative phrase for the same combinations is “at least one of A and B” or “A and / or B”. The same applies to combinations of more than two elements. Furthermore, if an element (e.g. a layer or a mask) is "on" (e.g. positioned "on" or formed "on") another element, this does not imply that this element is positioned "directly on" this further element. Rather, a further component (e.g. a further layer) can be positioned between this element and this further element.
Die Terminologie, die hierin zum Beschreiben bestimmter Beispiele verwendet wird, soll nicht begrenzend für weitere Beispiele sein. Wenn eine Singularform, z. B. „ein, eine“ und „der, die, das“ verwendet wird und die Verwendung nur eines einzelnen Elements weder explizit noch implizit als verpflichtend definiert ist, können weitere Beispiele auch Pluralelemente verwenden, um die gleiche Funktionalität zu implementieren. Ähnlich, wenn eine Funktionalität nachfolgend als unter Verwendung mehrerer Elemente implementiert beschrieben ist, können weitere Beispiele die gleiche Funktionalität unter Verwendung eines einzelnen Elements oder einer einzelnen Verarbeitungsentität implementieren. Es versteht sich weiterhin, dass die Begriffe „umfasst“, „umfassend“, „aufweist“ und/oder „aufweisend“ bei Gebrauch das Vorhandensein der angegebenen Merkmale, Ganzzahlen, Schritte, Operationen, Prozesse, Handlungen, Elemente und/oder Komponenten präzisieren, aber nicht das Vorhandensein oder das Hinzufügen eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Prozesse, Handlungen, Elemente, Komponenten und/oder irgendeiner Gruppe derselben ausschließen.The terminology used herein to describe particular examples is not intended to be limiting of additional examples. When a singular form, e.g. B. "ein, an" and "der, die, das" is used and the use of only a single element is neither explicitly nor implicitly defined as mandatory, further examples can also use plural elements to implement the same functionality. Similarly, if functionality is described below as being implemented using multiple elements, other examples may implement the same functionality using a single element or a single processing entity. It is further understood that the terms “comprising”, “comprising”, “having” and / or “having” specify the presence of the specified features, integers, steps, operations, processes, actions, elements and / or components when used, but do not preclude the presence or addition of one or more other features, integers, steps, operations, processes, acts, elements, components, and / or any group thereof.
Sofern nicht anderweitig definiert, werden alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) hier in ihrer üblichen Bedeutung des Gebiets verwendet, zu dem die Beispiele gehören.Unless otherwise defined, all terms (including technical and scientific terms) are used herein with their normal meaning of the field to which the examples belong.
Einige Halbleiterbauelemente (wie z. B. MOSFETs) können eine geringe Inversionskanalmobilität aufweisen. Eine geringere Inversionskanalmobilität kann zu einem höheren Einschaltwiderstand des MOSFET führen. Eine geringere Inversionskanalmobilität kann durch Defekte bei einer Schnittstelle oder nahe einer Schnittstelle zwischen einer Gate-Isolierschicht und einem Halbleitersubstrat des MOSFET verursacht werden.Some semiconductor devices (such as MOSFETs) may have poor inversion channel mobility. Lower inversion channel mobility can result in higher on-resistance of the MOSFET. Lower inversion channel mobility may be caused by defects at an interface or near an interface between a gate insulating layer and a semiconductor substrate of the MOSFET.
Einige Konzepte streben daher an, eine Gate-Isolierschicht mit hoher Qualität, z.B. eine Gate-Isolierschicht mit einer Defektdichte so niedrig wie möglich, auf einem Halbleitersubstrat des Halbleiterbauelements bereitzustellen. Einige Konzepte können ferner die Defektdichte der Gate-Isolierschicht mit hoher Qualität unter Verwendung von Tempertechniken reduzieren. Jedoch kann eine bestimmte Anzahl von Defekten verbleiben, die die Performance des Halbleiterbauelements einschränken.Some concepts therefore aim to provide a high quality gate insulating layer, e.g., a gate insulating layer with a defect density as low as possible, on a semiconductor substrate of the semiconductor device. Also, some concepts can reduce the defect density of the high quality gate insulating layer using annealing techniques. However, a certain number of defects can remain, which limit the performance of the semiconductor component.
Konzepte werden vorgeschlagen, um eine Reduktion von elektrisch aktiven Defekten im Vergleich zu anderen Konzepten zu ermöglichen. Das Bereitstellen von Halbleiterbauelementen mit einer höheren oder erhöhten Inversionskanalmobilität und einem geringeren Einschaltwiderstand und höherer Zuverlässigkeit im Vergleich zu anderen Halbleiterbauelementen kann durch Konzepte ermöglicht werden, wie sie in Verbindung mit den obigen oder folgenden Beispielen beschrieben sind.Concepts are proposed to enable a reduction of electrically active defects compared to other concepts. The provision of semiconductor components with a higher or increased inversion channel mobility and a lower on-resistance and higher reliability compared to other semiconductor components can be made possible by concepts such as are described in connection with the above or following examples.
Die Gate-Isolierschicht kann zum Beispiel mit einer absichtlich hohen Anzahl von Defekten, Kristalldefekten und/oder Punktdefekten gebildet
Das Verfahren
Es ist möglich, dass der Schritt des Bildens
Das Verfahren
Eine Gate-Isolierschicht mit niedriger Qualität in Kombination mit dem Temperschritt kann es ermöglichen, eine reduzierte Defektdichte bei der Schnittstelle oder nahe der Schnittstelle zwischen der Gate-Isolierschicht und dem Halbleitersubstrat nach dem Tempern der Gate-Isolierschicht bereitzustellen. Genauer kann die Gate-Isolierschicht mit niedriger Qualität eine erhöhte Effizienz des Temperschritts erlauben. Ferner kann eine Gate-Isolierschicht mit niedriger Qualität auf kosteneffiziente Weise hergestellt werden. Ein Reduzieren der Defektdichte bei der Schnittstelle oder nahe der Schnittstelle zwischen der Gate-Isolierschicht und dem Halbleitersubstrat kann ein Erhöhen der Kanalmobilität ermöglichen und kann den Einschaltwiderstand des zu bildenden Halbleiterbauelements reduzieren.A low quality gate insulating layer in combination with the annealing step may make it possible to provide a reduced defect density at or near the interface between the gate insulating layer and the semiconductor substrate after annealing the gate insulating layer. More specifically, the low-quality gate insulating layer can allow the annealing step to be increased in efficiency. Furthermore, a low quality gate insulating film can be manufactured in a cost-effective manner. Reducing the defect density at or near the interface between the gate insulating layer and the semiconductor substrate can enable the channel mobility to be increased and can reduce the on-resistance of the semiconductor device to be formed.
Die Defekte innerhalb der Gate-Isolierschicht können mit der Reaktivgasspezies reagieren. Zum Beispiel wird die Reaktivgasspezies in der Gate-Isolierschicht gesplittet, genauer bei den Defekten in der Gate-Isolierschicht. Zum Beispiel wird die Reaktivgasspezies in zumindest zwei ihrer Teile (z.B. ihre Substituenten, ihre Atome und/oder ihre Atomgruppen), zum Beispiel in zumindest zwei ihrer Elemente, gesplittet. Zumindest ein Element und/oder zumindest ein Substituent der Reaktivgasspezies können den Defekt passivieren. Zumindest ein anderes/r Element und/oder Substituent der Reaktivgasspezies kann zu Defekten bei der Schnittstelle zwischen der Gate-Isolierschicht und dem Halbleitersubstrat migrieren und kann diese Defekte passivieren und/oder elektrisch inaktivieren. Das bedeutet, dass die Defekte innerhalb der Gate-Isolierschicht ein Splitten der Reaktivgasspezies ermöglichen können, sodass ein getrenntes reaktives Element der Reaktivgasspezies zu der Schnittstelle migrieren kann und die Defekte bei der Schnittstelle passivieren kann.The defects within the gate insulating layer can react with the reactive gas species. For example, the reactive gas species in the gate insulating layer is split, more precisely in the case of the defects in the gate insulating layer. For example, the reactive gas species is split into at least two of its parts (e.g. its substituents, its atoms and / or their atomic groups), for example into at least two of its elements. At least one element and / or at least one substituent of the reactive gas species can passivate the defect. At least one other element and / or substituent of the reactive gas species can migrate to defects at the interface between the gate insulating layer and the semiconductor substrate and can passivate and / or electrically inactivate these defects. This means that the defects within the gate insulating layer can enable the reactive gas species to be split, so that a separate reactive element of the reactive gas species can migrate to the interface and passivate the defects at the interface.
Das Tempern
Das Tempern
Zum Beispiel, durch Reduzieren einer Gesamtqualität der Gate-Isolierschicht vor dem Tempern
Zum Beispiel kann eine Defektdichte innerhalb der Gate-Isolierschicht zumindest 1·1020 cm-3 (oder zumindest 5·1020 cm-3 oder zumindest 1·1021 cm-3 oder zumindest 5·1021 cm-3) und/oder höchstens 1·1022 cm-3 (oder höchstens 5·1021 cm-3 oder höchstens 1·1021 cm-3) nach dem Erhöhen
Zum Beispiel kann eine Defektdichte innerhalb der Gate-Isolierschicht nach dem Erhöhen
Zum Beispiel umfasst das Erhöhen
Zum Beispiel kann ein Erhöhen
Das Tempern
Zum Beispiel können die zum Tempern
Zum Beispiel kann die Reaktivgasspezies im Hinblick auf ihre Ladung zum Tempern angepasst werden. Dies kann zum Beispiel unter Verwendung eines Katalysators durchgeführt werden. Der Katalysator kann in dem reaktiven Gas und/oder bei der Oberfläche der Gate-Isolierschicht bereitgestellt sein. Zum Beispiel können Ionen in die Reaktivgasatmosphäre des Temperprozesses eingeführt werden. Alternativ oder zusätzlich können Ionen auf einer Oberfläche der Gate-Isolierschicht vor und/oder während des Temperns
Zum Beispiel kann der Betrag von passivierten Defekten nahe der Schnittstelle zwischen der Gate-Isolierschicht und dem Halbleitersubstrat von der Tempertemperatur und/oder der Temperdauer abhängen. Optional kann eine Dauer des Temperns
Zum Beispiel kann die Tempertemperatur während zumindest einem Temperprozess oder während jedem Temperprozess höher als 600 °C und/oder geringer als 1200 °C sein. Die Tempertemperatur kann eine Maximaltemperatur oder eine Durchschnittstemperatur der Gate-Isolierschicht und/oder der Reaktivgasatmosphäre während des Temperns der Gate-Isolierschicht sein. Zum Beispiel kann die Tempertemperatur die charakteristische Temperatur eines Temperprozesses sein. Zum Beispiel kann die Tempertemperatur höher als 650 °C, höher als 700 °C, höher als 900°C oder höher als 1000 °C sein. Zum Beispiel kann die Tempertemperatur geringer als 1150°C, geringer als 1050 °C, geringer als 950 °C oder geringer als 900°C sein. Zum Beispiel kann die Tempertemperatur abhängig von der Temperdauer ausgewählt werden. Eine höhere Tempertemperatur kann zu schnellerem Tempern führen. Eine niedrigere Tempertemperatur kann niedrigere Defektdichten ermöglichen, da Defekte ebenfalls bei höheren Temperaturen gebildet werden können.For example, the annealing temperature during at least one annealing process or during each annealing process can be higher than 600 ° C. and / or lower than 1200 ° C. The annealing temperature can be a maximum temperature or an average temperature of the gate insulating layer and / or the reactive gas atmosphere during the annealing of the gate insulating layer. For example, the annealing temperature can be the characteristic temperature of an annealing process. For example, the annealing temperature can be higher than 650 ° C, higher than 700 ° C, higher than 900 ° C, or higher than 1000 ° C. For example, the annealing temperature can be less than 1150 ° C, less than 1050 ° C, less than 950 ° C, or less than 900 ° C. For example, the annealing temperature can be selected depending on the annealing time. A higher annealing temperature can lead to faster annealing. A lower annealing temperature can enable lower defect densities, since defects can also be formed at higher temperatures.
Zum Beispiel kann die gebildete
Gemäß einem Aspekt kann das Verfahren
Nach dem Entfernen des Teils der Gate-Isolierschicht kann eine zweite Gate-Isolierschicht auf dem verbleibenden Teil der Gate-Isolierschicht, z.B. auf der Teilschicht, gebildet werden. Die zweite Gate-Isolierschicht kann direkt auf dem verbleibenden Teil der Gate-Isolierschicht gebildet werden. Zum Beispiel ist eine Defektdichte der zweiten Gate-Isolierschicht niedriger als eine Defektdichte des verbleibenden Teils der Gate-Isolierschicht und/oder des entfernten Teils der Gate-Isolierschicht. Zum Beispiel kann die zweite Gate-Isolierschicht eine hohe Qualität haben, z.B. eine absichtlich niedrige Defektdichte. Die zweite Gate-Isolierschicht kann die Gate-Isolierschicht mit niedriger Qualität nach dem Entfernen dieser ersetzten. Die zweite Gate-Isolierschicht kann durch Abscheidungsverfahren, z.B. chemische Gasphasenabscheidung, gebildet werden und eine Defektdichte der zweiten Gate-Isolierschicht kann durch Tempern der gebildeten zweiten Gate-Isolierschicht durch einen zweiten Temperprozess in einer Reaktivgasatmosphäre reduziert werden, z.B. bei einer Temperatur von zumindest 800 °C (oder zumindest 900 °C) und/oder von höchstens 1100 °C (oder von höchstens 1000 °C). Eine Gate-Isolierschicht mit hoher Qualität kann eine Performance des zu bildenden Halbleiterbauelements erhöhen. Anders ausgedrückt kann für das Tempern
Zum Beispiel umfasst das Verfahren
Die gebildete Gateelektrode kann eine Gateelektrode eines Transistors des Halbleiterbauelements sein, die durch die Gate-Isolierschicht von dem Halbleitersubstrat isoliert ist. Zum Beispiel kann während des Betriebs des Halbleiterbauelements eine Gate-Spannung auf die Gate-Elektrode des Transistors des Halbleiterbauelements angewendet werden.The gate electrode formed can be a gate electrode of a transistor of the semiconductor component which is insulated from the semiconductor substrate by the gate insulating layer. For example, during operation of the semiconductor device, a gate voltage can be applied to the gate electrode of the transistor of the semiconductor device.
Nach dem Bilden der Gateelektrode können weitere Herstellungsprozesse ausgeführt werden. Zum Beispiel können eine oder mehrere Verdrahtungsschichten und/oder Metallisierungsschichten bei dem Halbleiterbauelement gebildet werden und Halbleiterbauelemente, die auf demselben Halbleiter-Wafer gebildet sind, können voneinander getrennt werden (z.B. durch Vereinzeln).After the gate electrode has been formed, further manufacturing processes can be carried out. For example, one or more wiring layers and / or metallization layers can be formed on the semiconductor device and semiconductor devices formed on the same semiconductor wafer can be separated from one another (e.g., by dicing).
Das zu bildende Halbleiterbauelement kann ein Feldeffekttransistor sein, z.B. ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), oder ein Bipolartransistor mit isoliertem Gate (IGBT; insulated gate bipolar transistor). Zum Beispiel kann das vorgeschlagene Verfahren
Zum Beispiel kann das Halbleitersubstrat eine oder mehrere Source-Regionen, eine oder mehrere Body-Regionen und eine Drift-Region der Transistoranordnung umfassen. Die eine oder die mehreren Source-Regionen und die Drift-Region können jeweils von einem ersten Leitfähigkeitstyp sein. Die eine oder die mehreren Body-Regionen können von einem zweiten Leitfähigkeitstyp gegenüberliegend dem ersten Leitfähigkeitstyp sein. Es ist ferner möglich, dass das Halbleitersubstrat eine Dioden-Region umfasst, welche den gleichen Leitfähigkeitstyp wie die Body-Region aufweist. Das Halbleitersubstrat kann ebenfalls eine Stromausbreitregion umfassen, die vom gleichen Leitfähigkeitstyp wie die Drift-Region und/oder die Source-Region sein kann. Die Gate-Isolierschicht kann direkt an das Halbleitersubstrat angrenzen. Es ist insbesondere möglich, dass die Gate-Isolierschicht direkt an Regionen des Halbleitersubstrats angrenzt, die einen unterschiedlichen Leitfähigkeitstyp aufweisen, beispielsweise gegebenenfalls die Source-Region, die Drift-Region, die Body-Region, die Stromausbreitungs- und/oder die Dioden-Region.For example, the semiconductor substrate can comprise one or more source regions, one or more body regions and a drift region of the transistor arrangement. The one or more source regions and the drift region can each be of a first conductivity type. The one or more body regions can be of a second conductivity type opposite to the first conductivity type. It is also possible that the semiconductor substrate comprises a diode region which has the same conductivity type as the body region. The semiconductor substrate can also comprise a current spreading region, which can be of the same conductivity type as the drift region and / or the source region. The gate insulating layer can directly adjoin the semiconductor substrate. In particular, it is possible for the gate insulating layer to directly adjoin regions of the semiconductor substrate that have a different conductivity type, for example the source region, the drift region, the body region, the current propagation region and / or the diode region, if applicable .
Die Transistoranordnung kann eine vertikale Transistorstruktur sein, die Strom zwischen einer Vorderseitenoberfläche des Halbleitersubstrats und einer Rückseitenoberfläche des Halbleitersubstrats leitet. Zum Beispiel kann die Transistoranordnung des Halbleiterbauelements eine Mehrzahl von Source-Dotierungsregionen, die mit einer Source-Verdrahtungsstruktur verbunden sind, eine Mehrzahl von Gateelektroden oder ein Gateelektroden-Gitter, das mit einer Gate-Verdrahtungsstruktur verbunden ist, und eine Rückseiten-Drain-Metallisierung umfassen.The transistor arrangement may be a vertical transistor structure that conducts current between a front surface of the semiconductor substrate and a rear surface of the semiconductor substrate. For example, the transistor arrangement of the semiconductor device may include a plurality of source doping regions connected to a source wiring structure, a plurality of gate electrodes or a gate electrode grid connected to a gate wiring structure, and a backside drain metallization .
Das Halbleitersubstrat des Halbleiterbauelements kann ein Siliziumsubstrat oder ein Halbleitersubstrat mit breitem Bandabstand sein. Zum Beispiel ist das Halbleitersubstrat mit breitem Bandabstand ein Siliziumcarbid-Substrat. Zum Beispiel kann das Halbleitersubstrat eines von Folgenden sein: ein Halbleiter-Basissubstrat mit breitem Bandabstand-, Halbleiter-Basissubstrat mit breitem Bandabstand- mit einer Halbleiter-Epitaxialschicht mit breitem Bandabstand-, die auf dem Halbleiter-Basissubstrat mit breitem Bandabstand- oder einer Halbleiter-Epitaxialschicht mit breitem Bandabstand gewachsen ist.The semiconductor substrate of the semiconductor device can be a silicon substrate or a semiconductor substrate with a wide band gap. For example, the wide band gap semiconductor substrate is a silicon carbide substrate. For example, the semiconductor substrate may be one of the following: a wide-bandgap semiconductor base substrate-, wide-bandgap semiconductor base substrate- with a wide-bandgap semiconductor epitaxial layer- built on the wide-bandgap semiconductor base substrate- or a semiconductor- Wide bandgap epitaxial layer has grown.
Zum Beispiel kann das Halbleitersubstrat ein Halbleitersubstrat mit breitem Bandabstand sein. Ein Halbleiterbauelement mit breitem Bandabstand kann einen Bandabstand von zumindest 2eV oder zumindest 3eV aufweisen. Zum Beispiel kann das Halbleitersubstrat mit breitem Bandabstand ein Siliziumcarbid-Halbleiter- (SiC-) Substrat, oder ein Galliumnitrid-(GaN-) Halbleitersubstrat sein. Jedoch sind auch andere Halbleitermaterialen, wie beispielsweise Silizium (Si) oder Galliumarsenid (GaAs) als Halbleitermaterialen möglich. Das Halbleitersubstrat kann ein Halbleiterwafer oder ein Halbleiter-Die sein.For example, the semiconductor substrate may be a wide band gap semiconductor substrate. A wide bandgap semiconductor device may have a bandgap of at least 2 eV or at least 3 eV. For example, the wide band gap semiconductor substrate may be a silicon carbide semiconductor (SiC) substrate, or a gallium nitride (GaN) semiconductor substrate. However, other semiconductor materials such as silicon (Si) or gallium arsenide (GaAs) are also possible as semiconductor materials. The semiconductor substrate can be a semiconductor wafer or a semiconductor die.
Das zu bildende Halbleiterbauelement kann ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement oder eine elektrische Struktur (z. B. Transistoranordnung des Halbleiterbauelements) des Leistungshalbleiterbauelements kann zum Beispiel eine Durchbruchspannung oder Sperrspannung von mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500V), oder mehr als 500 V (z. B. eine Durchbruchspannung von 600 V, 650 V, 700 V, 800V oder 1000V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200V, 1500V, 1700V, 2000V, 3300V oder 6500V) aufweisen.The semiconductor component to be formed can be a power semiconductor component. A power semiconductor component or an electrical structure (e.g. transistor arrangement of the semiconductor component) of the power semiconductor component can, for example, have a breakdown voltage or reverse voltage of more than 100 V (e.g. a breakdown voltage of 200 V, 300 V, 400 V or 500V), or more than 500 V (e.g. a breakdown voltage of 600 V, 650 V, 700 V, 800V or 1000V) or more than 1000 V (e.g. a breakdown voltage of 1200V, 1500V, 1700V, 2000V, 3300V or 6500V) exhibit.
Ferner kann das Verfahren
Das Tempern
Zum Beispiel kann die Gate-Isolierschicht durch zumindest eines aus chemischer Gasphasenabscheidung, physikalischer Gasphasenabscheidung und Atomschichtabscheidung gebildet werden. Zum Beispiel kann das Abscheiden der Gate-Isolierschicht ausgeführt werden, sodass eine Gate-Isolierschicht mit niedriger Qualität durch Bilden
Zum Beispiel kann das Bilden
Mehr Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in
Bei einem Beispiel umfasst das Halbleiterbauelement
Zum Beispiel beträgt ein Kanalwiderstand einer Kanalregion des Transistors innerhalb des Halbleitersubstrats höchstens 200 mΩ/mm2 (oder höchstens 150 mΩ/mm2 oder höchstens 100 mΩ/mm2 or höchstens 80 mΩ/mm2). Das Halbleiterbauelement
Zum Beispiel, in dem Halbleiterbauelement
Bei einem Beispiel des Halbleiterbauelements
Gemäß einem Beispiel beträgt eine Defektkonzentration innerhalb der Teilschicht der Gate-Isolierschicht des Halbleiterbauelements
Zum Beispiel ist das Halbleitersubstrat des Halbleiterbauelements
Eine Durchbruchspannung des Transistors des Halbleiterbauelements
Mehr Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in
Halbleiterbauelemente können zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) sein, und können in einer großen Anzahl von Anwendungen in unterschiedlichen Bereich verwendet werden. Für einige MOSFETs, z.B. in Leistungsanwendungen, kann Siliziumdioxid (SiO2) als aktives Oxid verwendet werden. Siliziumdioxid ist ein natives Oxid von Silizium-(Si) basierten Halbleitern, wie beispielsweise Si oder Siliziumcarbid (SiC), und kann effizient und kosteneffektiv durch thermische Oxidation des Halbleiters erzeugt werden. Ein Aspekt des MOSFET-Bauelementkonzepts ist die Schnittstelle zwischen dem Halbleiter und dem Oxid. Die Schnittstelle zwischen dem Halbleiter und dem Oxid führt einen Transistorstrom durch Anwenden von zum Beispiel der Steuerspannung bei dem Gate. Die Qualität dieser Schnittstelle und ihrer Umgebung kann wichtig für die Performance und Zuverlässigkeit des Bauelements sein. Jedoch können, aufgrund Kristallgitter-Mängel in dem Halbleiter, dem Dielektrikum oder bei der Schnittstelle, Punktdefekte entstehen und einen Einfluss auf die Bauelementparameter haben.Semiconductor devices can be, for example, metal-oxide-semiconductor field effect transistors (MOSFETs), and can be used in a large number of applications in different fields. For some MOSFETs, e.g. in power applications, silicon dioxide (SiO2) can be used as the active oxide. Silicon dioxide is a native oxide of silicon (Si) based semiconductors, such as Si or silicon carbide (SiC), and can be produced efficiently and cost-effectively by thermal oxidation of the semiconductor. One aspect of the MOSFET component concept is the interface between the semiconductor and the oxide. The interface between the semiconductor and the oxide carries a transistor current by applying, for example, the control voltage to the gate. The quality of this interface and its environment can be important for the performance and reliability of the component. However, due to crystal lattice defects in the semiconductor, the dielectric or at the interface, point defects can arise and have an influence on the device parameters.
Ein beispielhafter Einfluss ist ein Erhöhen oder eine Veränderung in dem Einschaltwiderstand zwischen Source und Drain des MOSFET, welcher teilweise durch den Widerstand der Kanalregion beeinflusst wird. Solch eine Erhöhung kann durch Laden der Punktdefekte verursacht werden. Geladene Punktdefekte können die Kanalelektronen beeinflussen, die den Transistorstrom entweder durch Reduzieren der Anzahl von Kanalelektronen oder durch Agieren als Streuungscenter und Reduzieren der Mobilität der Kanalelektronen führen. Ein erhöhter Kanalwiderstand kann einen Einfluss auf die Verwendung des Bauelements in der Anwendung haben. Beispiele können erhöhte Verlustleistungen und erhöhte Abwärme sein. Bei einigen Szenarien kann das Laden der Punktdefekte die Anschaltspannung (Schwellenspannung) des Bauelements außerhalb der Spezifikationsgrenzen verschieben und kann zu einer Funktionsstörung des Bauelements und/oder eines Schaltkreises umfassend das Bauelement führen.An exemplary influence is an increase or a change in the on-resistance between the source and drain of the MOSFET, which is partly influenced by the resistance of the channel region. Such an increase can be caused by loading the point defects. Charged point defects can affect the channel electrons, which carry the transistor current either by reducing the number of channel electrons or by acting as a scattering center and reducing the mobility of the channel electrons. Increased channel resistance can have an impact on the use of the component in the application. Examples can be increased power loss and increased waste heat. In some scenarios, charging the point defects can shift the turn-on voltage (threshold voltage) of the component outside of the specification limits and can lead to a malfunction of the component and / or a circuit comprising the component.
Bei einem unterschiedlichen Ausführungsbeispiel kann das Halbleiterbauelement
Es kann eine natürlich auftretende Anzahl von Punktdefekten nahe der Schnittstelle aufgrund von Gitterfehlanpassung des Halbleitergitters und der amorphen Struktur des SiO2 bestehen, in dem Bereich von z.B. etwa 1013cm-2 für die Si/SiO2 Schnittstelle. Gemäß einiger Konzepte kann diese große Anzahl durch eine Passivierung der Punktdefekte mit einem reaktiven Atom, wie z.B. Wasserstoff (H) für den Si/SiO2 Fall und z.B. Stickstoff (N) für den SiC/SiO2 Fall, reduziert werden. Das reaktive Atom kann durch einen Temperprozessschritt mit hoher Temperatur in eine wasserstoffhaltige oder stickstoffhaltige Atmosphäre nach einer Oxidation eingeführt werden.There can be a naturally occurring number of point defects near the interface due to the lattice mismatch of the semiconductor lattice and the amorphous structure of the SiO2, in the area of, for example, about 10 13 cm -2 for the Si / SiO2 interface. According to some concepts, this large number can be reduced by passivating the point defects with a reactive atom, such as hydrogen (H) for the Si / SiO2 case and eg nitrogen (N) for the SiC / SiO2 case. The reactive atom can be introduced into a hydrogen or nitrogen atmosphere after oxidation by a high temperature annealing process step.
Zum Beispiel verwenden einige Konzepte Tempern in Formiergas (H2 und N2 Mischung) für Si-basierte MOSFETs, um die Schnittstellenfallen-Dichte DIT auf den Bereich von 109cm-2eV-1 zu reduzieren. Einige Strategien, wie beispielsweise Oxidation in wasserstoffhaltigen Atmosphären, oder ein Abscheiden von SiN (SiN: Siliziumnitrid) von stark wasserstoffhaltigen Gasen auf der Oberseite der Gate-Oxidschicht, können verwendet werden, um den H-Gehalt nahe der Si/SiO2-Schnittstelle zu erhöhen. Bei SiC-basierte MOSFETs kann ein Tempern in Stickoxid (NO) oder Ammoniak (NH3) die Dichte der Schnittstellenfallen auf DIT=1011cm-2eV-1 oder besser reduzieren und kann andere Tempergase wie beispielsweise N2O, N2 oder O2 übertreffen. Bei einigen Temperstrategien können Oxide von guter Qualität erzeugt werden, was die Herstellung von performanten und zuverlässigen MOSFETs erlauben kann. Im Vergleich zu einigen Konzepten sollte die weitere Reduzierung der Schnittstellenfallendichte im Prinzip möglich sein. Zum Beispiel liegt die Kanalelektronenmobilität in SiC/SiO2-MOSFETs im Bereich von 10 bis 100cm2V-1s-1, gemäß anderer Konzepte, wobei die Mobilität in dem Bulk-SiC-Kristall in dem Bereich von 800 cm2V-1s-1 liegt. Somit sollten unpassivierte Defekten nahe der SiC/SiO2-Schnittstelle, die die Kanalelektronenmobilität beeinflussen, der Einschaltwiderstand und/oder die Performance des Bauelements ferner reduziert werden. Das Wesen der verbleibenden Defekte kann unbekannt sein, während Angaben vorliegen, dass die Anzahl der vorbestehenden Schnittstellendefekte reduziert wird und einfach nicht alle der Defekte passiviert werden konnten aufgrund von zum Beispiel einem unzureichenden Temperprozess. Somit stellen einige Konzepte ein Oxid mit guter Qualität (z.B. mit einer Defektdichte so niedrig wie möglich, z.B. mit einer geringen Anzahl von Punktdefekten
Anstatt eine Oxidschicht oder Gate-Isolierschicht mit hoher Qualität bereitzustellen, z.B. mit einer niedrigen Defektdichte, können die vorgestellten Verfahren ein absichtliches Herabsetzen einer Qualität der Gate-Isolierschicht, z.B. Ein Erhöhen der Defekte, um eine hohe Defektdichte zu erreichen, bevor die Gate-Isolierschicht getempert wird, bereitstellen. Beispiele beschreiben ein Verfahren zum Verbessern der Effizienz eines Prozesses, der verwendet wird, um Defekte nahe der Schnittstelle zu passivieren. Es wird z.B. vorgeschlagen, die Qualität des Oxidfilms vor dem Tempern in einer passivierenden Schnittstellendefekt-Atmosphäre absichtlich zu verringen. Im Falle von SiC-MOSFETs kann dies durch eine effizientere Gestaltung von Defekten zum Beispiel mit Stickstoffatomen erreicht werden. Eine reduzierte Qualität des Oxids versteht sich zum Beispiel als eine erhöhte Anzahl von Punkt- und/oder erweiterten Defekten in der SiO2. Es wird vorgeschlagen, dass die Defekte in SiO2 die Reaktionsstellen sind, wo sich das Prozessgas zum Beispiel in die reaktiven Spezies splittet. Zum Beispiel splittet sich Stickoxid in Sauerstoff und reaktiven Stickstoff bei einer Sauerstoffleerstellenstelle. Die letztere Spezies kann dann zu der SiC/SiO2-Schnittstelle migrieren, wo es die schädlichen Bauelement-Schnittstellendefekte passivieren kann.Instead of providing an oxide layer or gate insulating layer of high quality, for example with a low defect density, the presented Methods provide an intentional lowering of a quality of the gate insulating layer, for example increasing the defects in order to achieve a high defect density, before the gate insulating layer is annealed. Examples describe a method for improving the efficiency of a process used to passivate defects near the interface. It is proposed, for example, to intentionally reduce the quality of the oxide film before annealing in a passivating interface defect atmosphere. In the case of SiC MOSFETs, this can be achieved through more efficient design of defects, for example with nitrogen atoms. A reduced quality of the oxide is understood, for example, as an increased number of point and / or extended defects in the SiO2. It is suggested that the defects in SiO2 are the reaction points where the process gas splits into the reactive species, for example. For example, nitric oxide splits into oxygen and reactive nitrogen if there is an oxygen vacancy. The latter species can then migrate to the SiC / SiO2 interface, where it can passivate the harmful device interface defects.
Ein Aspekt von vorgeschlagenen Konzepten kann sein, eine Verfügbarkeit von reaktiven Spezies für Schnittstellendefekt-Passivierung zu verbessern. Dies kann durch Verbessern der Anzahl von Defekten in der SiO2 erreicht werden, welche als Form von Katalysatorstellen für das Erzeugen von den reaktiven Spezies agieren kann. Die Reduzierung der Schnittstellenfallen-Dichte kann zum Beispiel bessere Bauelemente mit höherer Performance und besserer Stabilität ermöglichen.One aspect of proposed concepts may be to improve availability of reactive species for interface defect passivation. This can be achieved by improving the number of defects in the SiO2, which can act as the form of catalyst sites for the creation of the reactive species. Reducing the interface trap density can, for example, enable better components with higher performance and better stability.
Mehr Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in
Durch Bereitstellen einer Gate-Isolierschicht mit niedriger Qualität kann die Anzahl der gesamten passivierten Schnittstellendefekte nach dem Tempern erhöht sein, im Vergleich zu anderen Konzepten. Verschiedene Möglichkeiten werden zum Bereitstellen einer Gate-Isolierschicht mit niedriger Qualität vorgeschlagen.By providing a low quality gate insulating layer, the number of total passivated interface defects can be increased after annealing compared to other concepts. Various ways are suggested for providing a low quality gate insulating layer.
Mehr Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in
Beispiele beziehen sich auf ein Verfahren zum Verbessern der Performance von SiCbasierten MOSFETs, die die SiO2-/SiC-Schnittstelle als aktive Oxid-Halbleiter-Schnittstellen verwenden.Examples relate to a method for improving the performance of SiC-based MOSFETs that use the SiO2 / SiC interface as active oxide-semiconductor interfaces.
Vorgestellte Konzepte können ein unterschiedliches dielektrisches Material als SiO2 umfassen, welches effizient NO oder eine ähnliche Passivierungsspezies dissoziiert. Im Hinblick auf das Tempergas kann der Ladungszustand der Ionen, die das Gas umfassen, so gestaltet werden, dass spezifische Reaktionen bei Defektstellen in dem Oxid gefördert werden, weil sie unterschiedlich effizient sein können, abhängig von dem Ladungszustand des Defekts und der migrierenden Ionenspezies. Dies kann ebenfalls durch Setzen anderer Ionen auf die Oberseite der SiO2, um ein elektrisches Oxidfeld während des Temperns zu induzieren, realisiert werden. Ferner kann das Oxid herabgesetzt werden, um eine Schnittstellendefekt-Passivierung zu ermöglichen und anschließend kann die Oxidschicht entfernt werden mit Ausnahme der Schnittstellenregion und/oder einer Oxidschicht mit guter Qualität, die auf der Oberseite abgeschieden werden können.Concepts presented may include a different dielectric material than SiO2 that efficiently dissociates NO or a similar passivation species. With regard to the tempering gas, the charge state of the ions comprising the gas can be designed in such a way that specific reactions are promoted at defects in the oxide, because they can be of different efficiency depending on the charge state of the defect and the migrating ion species. This can also be realized by placing other ions on top of the SiO2 to induce an oxide electric field during annealing. Further, the oxide can be degraded to enable interface defect passivation and then the oxide layer can be removed except for the interface region and / or a good quality oxide layer that can be deposited on top.
Bei einigen Beispielen werden Bauelemente mit geringerem Drain-zu-Source-Widerstand im Ein-Zustand vorgeschlagen. Dies kann die Anwendungen durch reduzierte parasitäre Wärmeerzeugung während eines Ein-Zustands des Bauelements und/oder Schaltens beeinflussen. Dies kann den Betrag von Kühlleistung, benötigt während des Betriebs, reduzieren und kann ebenfalls die Zuverlässigkeit eines Systems mit einem vorgeschlagenen Bauelement beeinflussen.In some examples, devices with lower drain-to-source on-state resistance are suggested. This can affect the applications through reduced parasitic heat generation during an on-state of the device and / or switching. This can reduce the amount of cooling power required during operation and can also affect the reliability of a system with a proposed device.
Beispiele umfassen das Verwenden einer potenziellen Opferschicht mit absichtlich niedriger Qualität vor einem Passivierungsprozess, um die Passivierungsreaktion von Defekten nahe der Oxid-Halbleiter-Schnittstelle zu verbessern, welche schädlich für eine Halbleiterverwendung sind, zum Beispiel.Examples include using a potential intentionally low quality sacrificial layer prior to a passivation process to improve the passivation response of defects near the oxide-semiconductor interface that are detrimental to semiconductor use, for example.
Atomistische Simulationen eines NO-Dissoziationsprozesses bei Sauerstoffleerstellen in einer amorphen SiO2 zeigen an, dass NO bei einer Sauerstoff-Leerstellenstelle mit einer kleinen Barriere dissoziiert ist, wenn NO oder der Defekte in einem einzelnen negativen Ladezustand sind, zum Beispiel. Das resultierende Sauerstoffatom kann dann die Sauerstoffleerstelle zu einer intakten SiO2-Stelle passivieren. Das resultierende Stickstoffatom kann in das SiO2-Netzwerk und zu der Schnittstelle migrieren. Nach dem Tempern in stickstoffhaltigen Atmosphären kann es zu einer Anhäufung von Stickstoff bei der SiC/SiO2-Schnittstelle kommen, welche mit der elektrischen Performance des Bauelements korreliert. Atomistic simulations of a NO dissociation process at oxygen vacancies in an amorphous SiO2 indicate that NO is dissociated at an oxygen vacancy with a small barrier when NO or the defects are in a single negative state of charge, for example. The resulting oxygen atom can then passivate the oxygen vacancy to an intact SiO2 site. The resulting nitrogen atom can migrate into the SiO2 network and to the interface. After tempering in nitrogen-containing atmospheres, nitrogen can accumulate at the SiC / SiO2 interface, which correlates with the electrical performance of the component.
Die Steuerung des Stickstoffgehalts bei der Schnittstelle kann relevant zu der Steuerung der Bauelementqualität sein.The control of the nitrogen content at the interface can be relevant to the control of the component quality.
Ein MOSFET-Kanalwiderstand kann 30-50% des Gesamt-Kanalwiderstands von SiC-MOSFETs ausmachen. Jede Reduzierung des Einschaltwiderstands kann ebenfalls verwendet werden, um die Chip-Größe zu reduzieren, während die Spezifikationen des Bauelements erhalten werden. Da SiC ein teures Material ist, kann es zum Beispiel bei der Chip-größe und damit bei den Material- und Prozesskosten ein enormes Einsparpotenzial geben. Die vorgeschlagenen Konzepte können für eine Mehrzahl von Anwendungsfeldern verwendet werden. Zum Beispiel können Spannungsklassen unter 1kV nur sinnvoll angegangen werden, wenn der Kanalwiderstand des MOSFET signifikant reduziert werden kann. Die Dicke des SiC-Bulks wird zum Beispiel durch die Sperrspannungs-Anforderungen eines vertikalen MOSFET bestimmt. Bei höheren Spannungsklassen muss der SiC-Bulk möglicherweise dicker sein, um genug Raum für die Verarmung des Halbleiters zu ermöglichen, um die Spannung im Sperrzustand tatsächlich zu sperren. Mit der Erhöhung der Dicke kann sich ebenfalls der Widerstand des SiC-Bulks im An-Zustand erhöhen. Bei niedrigen Spannungsklassen kann die Dicke des SiC-Bulks klein genug sein, dass der Widerstand des SiC-Bulks verschwindend gering wird im Vergleich zu dem Widerstand des MOSFET-Kanals. Umgekehrt können zum Beispiel nur durch Herabsetzen des Kanalwiderstands konkurrenzfähige SiC-MOSFETS für niedrige Spannungsklassen hergestellt werden. Bei SiC-Bauelementen kann ein charakteristischer Einschaltwiderstand (RON) unabhängig von der Spannung unter ungefähr 1kV (bezüglich Sperrspannungsfähigkeit) sein, weil der Kanalwiderstand der limitierende Faktor wird, zum Beispiel.A MOSFET channel resistance can be 30-50% of the total channel resistance of SiC MOSFETs. Any reduction in on-resistance can also be used to reduce die size while maintaining device specifications. Since SiC is an expensive material, there can be enormous savings potential in terms of chip size, for example, and thus material and process costs. The proposed concepts can be used for a large number of fields of application. For example, voltage classes below 1kV can only be approached sensibly if the channel resistance of the MOSFET can be significantly reduced. The thickness of the SiC bulk is determined, for example, by the reverse voltage requirements of a vertical MOSFET. At higher voltage classes, the SiC bulk may need to be thicker to allow enough room for the semiconductor to deplete to actually block the voltage in the off-state. As the thickness increases, the resistance of the SiC bulk in the on state can also increase. In the case of low voltage classes, the thickness of the SiC bulk can be small enough that the resistance of the SiC bulk is negligibly small compared to the resistance of the MOSFET channel. Conversely, for example, competitive SiC MOSFETs for low voltage classes can only be produced by reducing the channel resistance. In the case of SiC components, a characteristic on-resistance (RON) independent of the voltage can be below approximately 1kV (with regard to reverse voltage capability), because the channel resistance becomes the limiting factor, for example.
Die vorgeschlagenen Konzepte können durch die Konzentration der Passivierungsatome-spezies nahe der Schnittstelle angezeigt sein. Im Falle eines SiC-MOSFET kann die MOSFET-Zelle umgekehrt entworfen sein und die aktive SiC-/SiO2-Schnittstelle kann analysiert werden, z.B. kann ein analytisches Verfahren verwendet werden, um die Konzentration von N nahe der Schnittstelle zu erhalten. Diese Verfahren können umfassen, sind aber nicht beschränkt auf Sekundärionen-Massenspektroskopie- (SIMS; secondary ion mass spectroscopic), Elektronenenergieverlustspektroskopie (EELS; electron energy loss spectroscopy), Nukleare Reaktionsanalyse (NRA; nuclear reaction analysis), Röntgenphotonenspektroskopie (XPS; x-ray photon spectroscopy) und ähnliches. Dieser Ansatz kann das Ergebnis der Verwendung eines vorgeschlagenen Verfahrens untersuchen. Die Konzentration der Defekte in der SiO2-Schicht kann gemessen werden. Dies kann durch ein Verfahren erreicht werden, wie z.B. (paramagnetische) Elektronenspinresonanz (ESR; electron spin resoncance; oder EPR; electron paramagnetic resonance).The proposed concepts may be indicated by the concentration of the passivation atom species near the interface. In the case of a SiC MOSFET, the MOSFET cell can be designed in reverse and the active SiC / SiO2 interface can be analyzed, e.g. an analytical method can be used to obtain the concentration of N near the interface. These methods can include, but are not limited to, secondary ion mass spectroscopic (SIMS), electron energy loss spectroscopy (EELS), nuclear reaction analysis (NRA), X-ray photon spectroscopy (XPS; x-ray photon spectroscopy) and the like. This approach can examine the outcome of using a proposed method. The concentration of the defects in the SiO2 layer can be measured. This can be achieved by a method such as electron spin resonance (ESR; or EPR; electron paramagnetic resonance).
Konzepte zur Vermeidung niedriger Elektronenmobilität können die Verwendung unterschiedlichen dielektrischen Materials als SiO2 umfassen, das zu einer besseren atomistischen Schnittstellenstruktur mit weniger Defekten führt, unter Verwendung unterschiedlicher Passivierungsspezies abgesehen von Wasserstoff für Si/SiO2 und Stickstoff für SiC/SiO2 und/oder unter Verwendung mechanischer Beanspruchung nahe der Schnittstelle, um die Mobilität der Elektronen an der Schnittstelle zu verändern.Concepts to avoid low electron mobility can include the use of different dielectric material than SiO2, which leads to a better atomistic interface structure with fewer defects, using different passivation species apart from hydrogen for Si / SiO2 and nitrogen for SiC / SiO2 and / or using mechanical stress close to the interface in order to change the mobility of the electrons at the interface.
Die Aspekte und Merkmale, die zusammen mit einem oder mehreren der vorher detaillierten Beispiele und Figuren erwähnt und beschrieben sind, können auch mit einem oder mehreren der anderen Beispiele kombiniert werden, um ein gleiches Merkmal des anderen Beispiels zu ersetzen oder um das Merkmal in das andere Beispiel zusätzlich einzuführen.The aspects and features that are mentioned and described together with one or more of the previously detailed examples and figures can also be combined with one or more of the other examples in order to replace a same feature of the other example or to add the feature to the other Example to be introduced additionally.
Die Beschreibung und Zeichnungen stellen nur die Grundsätze der Offenbarung dar. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich ausdrücklich nur darstellenden Zwecken dienen, um den Leser bei dem Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen. Alle Aussagen hierin über Grundsätze, Aspekte und Beispiele der Offenbarung sowie konkrete Beispiele derselben sollen deren Entsprechungen umfassen.The description and drawings only represent the principles of the disclosure. Furthermore, all examples cited here are expressly intended to serve only illustrative purposes in order to help the reader understand the principles of the disclosure and the concepts contributed by the inventor (s) for the further development of technology support. All statements herein about principles, aspects, and examples of the disclosure, as well as specific examples thereof, are intended to include their equivalents.
Es versteht sich, dass die Offenbarung mehrerer Handlungen, Prozesse, Operationen, Schritte oder Funktionen, die in der Beschreibung oder in den Ansprüchen offenbart sind, nicht als innerhalb der speziellen Reihenfolge vorliegend aufzufassen ist, außer anderes ist explizit oder implizit, beispielsweise aus technischen Gründen, angegeben. Daher werden diese durch die Offenbarung von mehreren Schritten oder Funktionen nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Ferner kann bei einigen Beispielen jeweils eine einzelne Handlung, Funktion, Prozess, Operation oder Schritt mehrere Teilhandlungen, -funktionen, -prozesse, -operationen oder -schritte einschließen und/oder in dieselben aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts sein, sofern sie nicht explizit ausgeschlossen sind.It is to be understood that the disclosure of multiple acts, processes, operations, steps or functions disclosed in the description or in the claims is not to be construed as being present within the specific order unless otherwise express or implied, for example for technical reasons specified. Therefore, the disclosure of several steps or functions does not limit them to a specific order, unless these steps or functions are not interchangeable for technical reasons. Furthermore, in some examples, a single action, function, process, operation, or step can include and / or be broken down into multiple sub-actions, functions, processes, operations, or steps. Such sub-steps can be included and part of the disclosure of this single step, unless they are explicitly excluded.
Weiterhin sind die folgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Beispiel für sich stehen kann. Obwohl jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass - obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine bestimmte Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann - andere Beispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs umfassen können. Solche Kombinationen werden hier explizit vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Ferner sollen auch Merkmale eines Anspruchs für irgendeinen anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.Furthermore, the following claims are hereby incorporated into the detailed description, where each claim can stand on its own as a separate example. While each claim may stand on its own as a separate example, it should be noted that, although a dependent claim in the claims may refer to a particular combination with one or more other claims, other examples also combine the dependent claim with the subject matter of each other dependent or independent claims. Such combinations are explicitly suggested here unless it is indicated that a particular combination is not intended. Furthermore, it is intended to include features of a claim for any other independent claim, even if that claim is not made directly dependent on the independent claim.
Claims (24)
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