DE102018114750A1 - Transistor-layout zum reduzieren des kink-effekts - Google Patents

Transistor-layout zum reduzieren des kink-effekts Download PDF

Info

Publication number
DE102018114750A1
DE102018114750A1 DE102018114750.3A DE102018114750A DE102018114750A1 DE 102018114750 A1 DE102018114750 A1 DE 102018114750A1 DE 102018114750 A DE102018114750 A DE 102018114750A DE 102018114750 A1 DE102018114750 A1 DE 102018114750A1
Authority
DE
Germany
Prior art keywords
opening
width
source
drain
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018114750.3A
Other languages
English (en)
Inventor
Meng-Han LIN
Te-Hsin Chiu
Wei Cheng Wu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/989,606 external-priority patent/US10510855B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018114750A1 publication Critical patent/DE102018114750A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die vorliegende Offenbarung betrifft bei manchen Ausführungsformen eine Transistorvorrichtung innerhalb einer aktiven Fläche, welche eine Form aufweist, welche konfiguriert ist, eine Anfälligkeit der Transistorvorrichtung für eine Leistungsverschlechterung (z. B. den Kink-Effekt) zu reduzieren, welche durch Divots in einer benachbarten Isolationsstruktur verursacht wird. Die Transistorvorrichtung weist ein Substrat auf, welches innere Oberflächen umfasst, welche einen Graben innerhalb einer oberen Oberfläche des Substrats definieren. Innerhalb des Grabens sind ein oder mehrere dielektrische Materialien angeordnet Das eine oder die mehreren dielektrischen Materialien definieren eine Öffnung, welche die obere Oberfläche des Substrats freilegt. Die Öffnung weist eine Source-Öffnung über einem Source-Bereich innerhalb des Substrats, eine Drain-Öffnung über einem Drain-Bereich innerhalb des Substrats und eine Kanalöffnung zwischen der Source-Öffnung und der Drain-Öffnung auf. Die Source-Öffnung und die Drain-Öffnung weisen Breiten auf, welche kleiner sind als die Kanalöffnung. Eine Gate-Struktur erstreckt sich über der Öffnung zwischen dem Source- und dem Drain-Bereich.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht Priorität über die vorläufige US-Patentanmeldung Nummer 62/585,636 , eingereicht am 14. November 2017, deren Inhalte hiermit in ihrer Gesamtheit durch Verweis aufgenommen sind.
  • HINTERGRUND
  • Integrierte Chips umfassen heutzutage Millionen oder Milliarden Halbleitervorrichtungen, welche auf einem Halbleitersubstrat (z. B. einem Silizium-Substrat) ausgebildet sind. Zum Verbessern der Funktionalität integrierter Chips hat die Halbleiterbranche die Abmessung von Halbleitervorrichtungen kontinuierlich reduziert, um integrierte Chips mit kleinen dicht besetzten Vorrichtungen bereitzustellen. Durch Ausbilden integrierter Chips mit kleinen dicht besetzten Vorrichtungen erhöht sich die Geschwindigkeit der Halbleitervorrichtungen und vermindert sich der Stromverbrauch der Halbleitervorrichtungen.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der normalen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung willkürlich erhöht oder reduziert sein.
    • 1A bis 1B illustrieren einige Ausführungsformen eines integrierten Chips, welcher eine Transistorvorrichtung innerhalb einer aktiven Fläche umfasst, welche eine Form aufweist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
    • 2A bis 2B illustrieren Graphen, welche manche Ausführungsformen mit beispielhaften Leistungsparametern einer Transistorvorrichtung zeigen, welche eine aktive Fläche mit einer offenbarten Form aufweist.
    • 3A bis 3D illustrieren einige zusätzliche Ausführungsformen eines integrierten Chips, welcher eine Transistorvorrichtung innerhalb einer aktiven Fläche umfasst, welche eine Form aufweist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
    • 4 illustriert eine Draufsicht, welche einige alternative Ausführungsformen eines integrierten Chips zeigt, welcher eine Transistorvorrichtung innerhalb einer aktiven Fläche umfasst, welche eine Form aufweist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
    • 5A bis 5B illustrieren einige zusätzliche Ausführungsformen eines integrierten Chips, welcher verschiedene Bereiche mit verschiedenen Dicken des Gate-Dielektrikums aufweist.
    • 6A bis 11B illustrieren manche Ausführungsformen mit Querschnittsansichten und Draufsichten, welche einem Verfahren zum Ausbilden eines integrierten Chips entsprechen, welcher eine Transistorvorrichtung umfasst, welche innerhalb einer aktiven Fläche mit einer Form angeordnet ist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
    • 12 illustriert ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips, welcher eine Transistorvorrichtung umfasst, welche innerhalb einer aktiven Fläche mit einer Form angeordnet ist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in unmittelbarem Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derartig ausgebildet sein können, dass das erste und das zweite Merkmal nicht in unmittelbarem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder Bezugszeichen bei den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und diktiert in sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Weiterhin können relative räumliche Begriffe, wie beispielsweise „unterhalb“, „unter“, „niedriger“, „über“, „höher“ und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (Elementen) oder Merkmal (Merkmalen) zu beschreiben, wie in den Figuren illustriert. Diese relativen räumlichen Begriffe sind vorgesehen, verschiedene Orientierungen der Vorrichtung beim Gebrauch oder im Betrieb zusätzlich zu der Orientierung zu umfassen, welche in den Figuren dargestellt ist. Die Vorrichtung kann auf andere Weise orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hier verwendeten relativen räumlichen Deskriptoren können dementsprechend ebenso interpretiert werden.
  • Bei integrierten Chips sind aktive Vorrichtungen (z. B. MOSFET-Vorrichtungen, eingebettete Speichervorrichtungen usw.) im Allgemeinen auf einem gemeinsam genutzten Halbleitersubstrat (z. B. einem Silizium-Substrat) angeordnet. Jedoch können Halbleitermaterialien elektrisch leitfähig sein, so dass Leckströme zwischen aktiven Vorrichtungen fließen können, welche innerhalb eines Halbleitersubstrats in enger räumlicher Nähe zueinander angeordnet sind. Wenn derartige Leckströme nicht sachgerecht abgeschwächt werden, kann eine Kreuzkopplung zwischen benachbarten Vorrichtungen zum Versagen eines integrierten Chips führen.
  • Um zu verhindern, dass Leckströme zwischen benachbarten Vorrichtungen fließen, verwenden heutzutage viele integrierte Chips flache Isolationsgraben-(STI)-Strukturen. Typischerweise werden STI-Strukturen durch Ausbilden eines Kontaktflächen-Oxids über einem Substrat, Strukturieren des Kontaktflächen-Oxids gemäß einer Nitrid-Maskierungsschicht, Ätzen von Gräben in dem Substrat gemäß der Nitrid-Maskierungsschicht, Füllen der Gräben mit einem oder mehreren dielektrischen Materialien (wie beispielsweise Siliziumdioxid oder Siliziumnitrid), und Entfernen von überschüssigem des einen oder der mehreren dielektrischen Materialien von über dem Substrat ausgebildet. STI-Ausbildungsprozesse können weiterhin einen Nassätzprozess verwenden, um die Nitrid-Maskierungsschicht und/oder das Kontaktflächen-Oxid zu entfernen, welche während einer Ausbildung der STI-Strukturen verwendet werden.
  • Jedoch wurde anerkannt, dass sich während der Ausbildung einer STI-Struktur Divots innerhalb einer oberen Oberfläche der STI-Struktur ausbilden können (z. B. aufgrund des Nassätzprozesses, welcher verwendet wird, um die Nitrid-Maskierungsschicht und/oder das Kontaktflächen-Oxid zu entfernen). Derartige Divots können sich negativ auf das elektrische Verhalten (z. B. sowohl Schwellen- als auch Subschwellenspannungen) benachbarter Vorrichtungen auswirken, was zu einem unvorhersagbaren Leistungsvermögen der Vorrichtungen führt. Beispielsweise kann während einer Herstellung einer Transistorvorrichtung ein leitfähiges Gate-Material Divots innerhalb einer STI-Struktur füllen, wobei bewirkt wird, dass das leitfähige Gate-Material scharfe Kanten aufweist, welche ein elektrisches Feld verbessern können, welches während des Betriebs einer Transistorvorrichtung durch eine Gate-Struktur erzeugt wird. Das verbesserte elektrische Feld reduziert eine Schwellenspannung der Transistorvorrichtung, was zu einem Problem führt, welches der Kink-Effekt genannt wird (z. B. durch einen Doppelbuckel in einer Beziehung Drain-Strom vs. Gate-Spannung definiert ist). Der Kink-Effekt weist eine Anzahl negativer Konsequenzen auf, wie beispielsweise schwierig zu modellieren zu sein (z. B. bei einer SPICE-Kurvenanpassung und/oder einer Parameterextraktion).
  • Die vorliegende Offenbarung betrifft bei manchen Ausführungsformen eine Transistorvorrichtung, welche innerhalb einer aktiven Fläche angeordnet ist, welche eine Form aufweist, welche konfiguriert ist, eine Anfälligkeit der Transistorvorrichtung für eine Leistungsverschlechterung (z. B. den Kink-Effekt) zu reduzieren, welche durch Divots in einer benachbarten Isolationsstruktur verursacht wird, und ein dazugehöriges Verfahren zur ihrer Ausbildung. Die Transistorvorrichtung umfasst ein Substrat mit inneren Oberflächen, welche einen Graben innerhalb einer oberen Oberfläche des Substrats definieren. Innerhalb des Grabens sind ein oder mehrere dielektrische Materialien angeordnet. Das eine oder die mehreren dielektrischen Materialien definieren eine Öffnung, welche die obere Oberfläche des Substrats freilegt. Die Öffnung weist eine Source-Öffnung über einem Source-Bereich innerhalb des Substrats, eine Drain-Öffnung über einem Drain-Bereich innerhalb des Substrats und eine Kanalöffnung zwischen der Source-Öffnung und der Drain-Öffnung auf. Die Source-Öffnung und die Drain-Öffnung weisen Breiten auf, welche kleiner sind als die Kanalöffnung. Eine Gate-Struktur erstreckt sich über der Öffnung an einem Ort zwischen dem Source- und dem Drain-Bereich. Weil die Source-Öffnung und die Drain-Öffnung kleinere Breiten aufweisen als die Kanalöffnung, ist ein resultierender Kanalbereich, welcher sich zwischen dem Source- und dem Drain-Bereich erstreckt, von Kanten der Isolationsstruktur durch eine Entfernung von nicht null getrennt. Trennen des Kanalbereichs von den Kanten der Isolationsstruktur durch die Entfernung von nicht null reduziert einen Effekt, welchen Divots innerhalb der Isolationsstruktur auf dem Kanalbereich aufweisen.
  • 1A bis 1B illustrieren einige Ausführungsformen eines integrierten Chips, welcher eine Transistorvorrichtung innerhalb einer aktiven Fläche umfasst, welche eine Form aufweist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
  • Wie in Querschnittsansicht 100 der 1A gezeigt, umfasst der integrierte Chip ein Substrat 102 mit inneren Oberflächen, welche einen Graben 103 definieren, welcher sich von einer oberen Oberfläche 102u des Substrats 102 in das Innere des Substrats 102 erstreckt. Innerhalb des Grabens 103 ist eine Isolationsstruktur 104 (z. B. eine flache Isolationsgraben-(STI)-Struktur) angeordnet, welche ein oder mehrere dielektrische Materialien umfasst. Die Isolationsstruktur 104 umfasst Seitenwände, welche eine Öffnung 106 definieren, welche die obere Oberfläche 102u des Substrats 102 freilegt. Die Öffnung 106 definiert eine aktive Fläche (d. h. eine Fläche des Substrats 102, wo eine Transistorvorrichtung lokalisiert ist). Die Isolationsstruktur 104 umfasst weiterhin Oberflächen, welche einen oder mehrere Divots 110 definieren, welche unter eine oberste Oberfläche der Isolationsstruktur 104 vertieft sind. Der eine oder die mehreren Divots 110 sind entlang einer Kante der Isolationsstruktur 104 angeordnet, welche der Öffnung 106 nahe ist.
  • Eine Gate-Struktur 112 ist über dem Substrat 102 angeordnet und erstreckt sich über gegenüberliegende Seitenwände der Isolationsstruktur 104 hinaus, welche die Öffnung 106 definieren. Die Gate-Struktur 112 umfasst ein leitfähiges Gate-Material 116, welches durch ein Gate-Dielektrikum 114 von dem Substrat 102 getrennt ist. Ein leitfähiger Kontakt 120 ist innerhalb einer dielektrischen Struktur 118 (z. B. einer Schicht Zwischenschichtdielektrikum (ILD)) über dem Substrat 102 angeordnet. Der leitfähige Kontakt 120 erstreckt sich vertikal aus dem leitfähigen Gate-Material 116 zu einer Oberseite der dielektrischen Struktur 118.
  • Wie in der Draufsicht 122 der 1B gezeigt, erstreckt sich die Isolationsstruktur 104 kontinuierlich um die Öffnung 106 herum, welche durch die Isolationsstruktur 104 definiert ist, und der eine oder die mehreren Divots 110 sind innerhalb der Isolationsstruktur 104 um die Öffnung 106 herum angeordnet. Die Öffnung 106 weist eine Source-Öffnung 106a auf, welche entlang einer ersten Richtung 128 durch eine Kanalöffnung 106b von einer Drain-Öffnung 106c getrennt ist. Entlang einer zweiten Richtung 130 weist die Source-Öffnung 106a eine erste Breite WS/D_1 auf, weist die Drain-Öffnung 106c eine zweite Breite WS/D_2 auf und weist die Kanalöffnung 106b eine dritte Breite WCH auf, welche größer ist als die erste Breite WS/D_1 und die zweite Breite WS/D_2 . Bei manchen Ausführungsformen können die erste Breite WS/D_1 und die zweite Breite WS/D_2 im Wesentlichen gleich sein. Bei manchen Ausführungsformen ist eine Differenz zwischen der ersten Breite WS/D_1 und der dritten Breite WCH größer oder gleich ungefähr zweimal einer Breite eines ersten des einen oder der mehreren Divots 110.
  • Ein Source-Bereich 124 ist innerhalb der Source-Öffnung 106a angeordnet, und ein Drain-Bereich 126 ist innerhalb der Drain-Öffnung 106c angeordnet. Der Source-Bereich 124 bzw. der Drain-Bereich 126 umfassen stark dotierte Bereiche, welche innerhalb einer oberen Oberfläche des Substrats 102 angeordnet sind. Bei manchen Ausführungsformen weist der Source-Bereich 124 eine Breite auf, welche im Wesentlichen gleich der ersten Breite WS/D_1 ist, und weist der Drain-Bereich 126 eine Breite auf, welche im Wesentlichen gleich der zweiten Breite WS/D_2 ist. Bei manchen Ausführungsformen erstreckt sich die Kanalöffnung 106b entlang der zweiten Richtung 130 über gegenüberliegende Seiten des Source-Bereichs 124 und des Drain-Bereichs 126 hinaus. Die Gate-Struktur 112 erstreckt sich über der Öffnung 106 an einem Ort zwischen dem Source-Bereich 124 und dem Drain-Bereich 126.
  • Während des Betriebs ist das leitfähige Gate-Material 116 konfiguriert, ein elektrisches Feld zu erzeugen, welches einen leitfähigen Kanal innerhalb eines Kanalbereichs 125 ausbildet, welcher sich innerhalb des Substrats 102 zwischen dem Source-Bereich 124 und dem Drain-Bereich 126 erstreckt. Da die Breiten des Source-Bereichs 124 und des Drain-Bereichs 126 kleiner sind als die dritte Breite WCH der Kanalöffnung 106b, weist der Kanalbereich 125 eine effektive Breite Weff auf, welche von dem einen oder den mehreren Divots 110 innerhalb der Isolationsstruktur 104 durch eine Entfernung von nicht null ΔW getrennt ist. Trennen der effektiven Breite Weff des Kanalbereichs 125 von dem einen oder den mehreren Divots 110 innerhalb der Isolationsstruktur 104 durch die Entfernung von nicht null ΔW reduziert einen Effekt des einen oder der mehreren Divots 110 auf das elektrische Feld, welches durch die Gate-Struktur 112 entlang Kanten des Kanalbereichs 125 erzeugt wird. Durch Reduzieren eines Effekts des einen oder der mehreren Divots 110 auf den Kanalbereich 125 wird ein Leistungsvermögen der Transistorvorrichtung verbessert (z. B. wird der Kink-Effekt in dem Drain-Strom reduziert, welcher durch den Effekt des einen oder der mehreren Divots 110 auf das elektrische Feld verursacht wird, welches durch die Gate-Struktur 112 erzeugt wird).
  • 2A bis 2B illustrieren Graphen, 200 und 204, welche manche Ausführungsformen der beispielhaften Leistungsparameter der Transistorvorrichtung der 1A bis 1B zeigen.
  • Der Graph 200 der 2A illustriert ein absolutes elektrisches Feld (gezeigt entlang der y-Achse) als eine Funktion einer Position innerhalb einer aktiven Fläche (gezeigt entlang der x-Achse). Da ein Kanalbereich (z. B. 125 der 1B), welcher durch eine Gate-Struktur (z. B. 112 der 1B) ausgebildet ist, eine effektive Breite Weff aufweist, welche kleiner ist als eine Breite der Kanalöffnung (z. B. 106b der 1B), ist der Kanalbereich auf gegenüberliegenden Seiten von einem oder mehreren Divots (z. B. 110 der 1B) in der Isolationsstruktur durch eine Entfernung von nicht null ΔW getrennt.
  • Wie in dem Graph 200 gezeigt, ist das absolute elektrische Feld innerhalb der Entfernung von nicht null ΔW größer als das absolute elektrische Feld innerhalb des Kanalbereichs. Deshalb wird durch Trennen der effektiven Breite Weff des Kanalbereichs von der Isolationsstruktur durch die Entfernung von nicht null ΔW das höhere absolute elektrische Feld, welches durch den einen oder die mehreren Divots verursacht wird, von dem Kanalbereich getrennt und wird ein Effekt des einen oder der mehreren Divots auf das absolute elektrische Feld 202, welches durch die Gate-Struktur auf dem Kanalbereich erzeugt wird, reduziert.
  • Der Graph 204 der 2B illustriert eine absolute Schwellenspannung (gezeigt entlang der y-Achse) als eine Funktion einer Position innerhalb der aktiven Fläche (gezeigt entlang der x-Achse). Wie in dem Graph 204 gezeigt, vermindert Reduzieren eines Effekts des absoluten elektrischen Felds auf den Kanalbereich eine Variationsbreite der absoluten Schwellenspannung 206 innerhalb des Kanalbereichs. Wenn sich beispielsweise der Kanalbereich an die Isolationsstruktur erstreckt, würde das absolute elektrische Feld entlang von Kanten des Kanalbereichs eine absolute Schwellenspannung einer dazugehörigen Transistorvorrichtung vermindern. Weil jedoch die effektive Breite Weff des Kanalbereichs von Kanten der Kanalöffnung zurückgesetzt ist, sind Veränderungen bei der absoluten Schwellenspannung innerhalb des Kanalbereichs abgeschwächt. Abschwächen von Veränderungen bei der absoluten Schwellenspannung in dem Kanalbereich reduziert auch den Kink-Effekt und verbessert dadurch ein Leistungsvermögen der Transistorvorrichtung.
  • 3A bis 3D illustrieren einige zusätzliche Ausführungsformen eines integrierten Chips, welcher eine Transistorvorrichtung innerhalb einer aktiven Fläche umfasst, welche eine Form aufweist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
  • Wie in der Draufsicht 300 der 3A gezeigt, weist der integrierte Chip eine Isolationsstruktur 104 mit Seitenwänden auf, welche eine Öffnung 106 über einem Substrat (102 der 3B) innerhalb eines aktiven Bereichs mit einem Source-Bereich 124 und einem Drain-Bereich 126 definieren. Die Öffnung 106 umfasst eine Source-Öffnung 106a und eine Drain-Öffnung 106c, welche entlang einer ersten Richtung 128 durch eine Kanalöffnung 106b getrennt sind. Der Source-Bereich 124 weist eine Breite (entlang einer zweiten Richtung 130) auf, welche im Wesentlichen gleich einer Breite der Source-Öffnung 106a ist, und der Drain-Bereich 126 weist eine Breite auf, welche im Wesentlichen gleich einer Breite der Drain-Öffnung 106c ist. Bei manchen Ausführungsformen ist die Öffnung 106 im Wesentlichen symmetrisch um eine Linie herum, welche den Source-Bereich 124 und den Drain-Bereich 126 halbiert. Bei manchen alternativen Ausführungsformen (nicht gezeigt) kann die Öffnung 106 möglicherweise nicht symmetrisch um eine Linie herum sein, welche den Source-Bereich 124 und den Drain-Bereich 126 halbiert. Beispielsweise kann sich die Kanalöffnung 106b über eine größere Entfernung über eine erste Seite der Source-Öffnung 106a hinaus als über eine gegenüberliegende zweite Seite der Source-Öffnung 106a hinaus erstrecken.
  • Eine Gate-Struktur 112 erstreckt sich entlang der zweiten Richtung 130 über der Öffnung 106. Die Gate-Struktur 112 ist zwischen dem Source-Bereich 124 und dem Drain-Bereich 126 angeordnet. Bei manchen Ausführungsformen können Seitenwand-Abstandshalter 302 entlang äußeren Seitenwänden der Gate-Struktur 112 angeordnet sein. Die Seitenwand-Abstandshalter 302 umfassen ein oder mehrere dielektrische Materialien. Beispielsweise können bei verschiedenen Ausführungsformen die Seitenwand-Abstandshalter 302 ein Oxid (z. B. Siliziumoxid), ein Nitrid (z. B. Siliziumnitrid, Siliziumoxinitrid usw.), ein Carbid (z. B. Siliziumcarbid) oder dergleichen umfassen. Bei manchen Ausführungsformen können sich die Gate-Struktur 112 und/oder die Seitenwand-Abstandshalter 302 durch eine erste Entfernung von nicht null 304 entlang der ersten Richtung 128 über gegenüberliegende Seiten der Kanalöffnung 106b hinaus erstrecken. Bei manchen Ausführungsformen ist der Source-Bereich 124 von einer Grenze zwischen der Source-Öffnung 106a und der Kanalöffnung 106b durch eine zweite Entfernung von nicht null 306 zurückgesetzt, während der Drain-Bereich 126 von einer Grenze zwischen der Drain-Öffnung 106c und der Kanalöffnung 106b durch eine dritte Entfernung von nicht null 308 zurückgesetzt ist.
  • Bei manchen Ausführungsformen ist die erste Entfernung von nicht null 304 größer als die zweite Entfernung von nicht null 306 und die dritte Entfernung von nicht null 306. Bei manchen derartigen Ausführungsformen können sich der Source-Bereich 124 und der Drain-Bereich 126 bis unter die Seitenwand-Abstandshalter 302 erstrecken. Bei manchen Ausführungsformen kann sich die Öffnung 106 von einer ersten Breite innerhalb der Source-Öffnung 106a auf eine zweite Breite innerhalb der Kanalöffnung 106b an einem Ort verändern, welcher unmittelbar unter den Seitenwand-Abstandshaltern 302 liegt. Ähnlich kann die Öffnung 106 von einer zweiten Breite innerhalb der Kanalöffnung 106b auf eine dritte Breite innerhalb der Drain-Öffnung 106c an einem Ort übergehen, welcher unmittelbar unter den Seitenwand-Abstandshaltern 302 liegt. Bei anderen Ausführungsformen (nicht gezeigt) kann die Öffnung 106 zwischen Breiten an einem Ort unter der Gate-Struktur 112 übergehen.
  • 3B bis 3C illustrieren Querschnittsansichten, 310 und 314, des integrierten Chips entlang Querschnittslinien A-A' und B-B'. Wie in der Querschnittsansicht 310 der 3B gezeigt, weist die Öffnung 106 entlang einer Querschnittslinie A-A' eine erste Breite auf, welche im Wesentlichen gleich einer effektiven Breite Weff eines Kanalbereichs zwischen dem Source-Bereich 124 und dem Drain-Bereich 126 ist. Wie in der Querschnittsansicht 314 der 3C gezeigt, weist die Öffnung 106 entlang der Querschnittslinie B-B' eine zweite Breite von Weff+2ΔW auf, welche um eine Entfernung größer ist als die erste Breite, welche gleich zweimal eine Entfernung von nicht null ΔW (d. h. 2ΔW) ist.
  • Bei manchen Ausführungsformen kann eine Größe der Entfernung von nicht null ΔW in einem Bereich zwischen ungefähr 2 % und ungefähr 10 % einer Größe der effektiven Breite Weff liegen. Bei manchen Ausführungsformen kann die Entfernung von nicht null ΔW beispielsweise eine Größe zwischen ungefähr 10 nm und ungefähr 1.000 nm aufweisen, während die effektive Breite Weff eine Größe zwischen ungefähr 100 nm und ungefähr 50.000 nm aufweisen kann. Wenn die Entfernung von nicht null ΔW größer als ungefähr 2 % der effektiven Breite Weff ist, stellt dies eine ausreichend große Entfernung zwischen dem Divot und dem Kanalbereich bereit, um so eine Auswirkung der Veränderungen des elektrischen Felds zu vermindern, welche durch den einen oder die mehreren Divots 110 auf dem Kanalbereich verursacht werden. Wenn die Entfernung von nicht null ΔW kleiner ist als 10 % der effektiven Breite Weff , hält diese eine Grundfläche der Transistorvorrichtung klein genug, um kosteneffektiv zu sein.
  • Bei manchen Ausführungsformen kann ein Muldenbereich 312 innerhalb des Substrats 102 unter der Öffnung 106 angeordnet sein. Der Muldenbereich 312 weist einen Dotierungstyp auf, welcher von dem des Substrats 102 verschieden ist. Bei manchen Ausführungsformen, bei welchen die Transistorvorrichtung ein NMOS-Transistor ist, kann das Substrat 102 beispielsweise eine n-leitende Dotierung aufweisen, kann der Muldenbereich 312 eine p-leitende Dotierung aufweisen und können der Source-Bereich 124 und der Drain-Bereich 126 die n-leitende Dotierung aufweisen. Bei anderen Ausführungsformen, bei welchen die Transistorvorrichtung ein PMOS-Transistor ist, kann das Substrat 102 eine n-leitende Dotierung aufweisen, kann der Muldenbereich 312 die n-leitende Dotierung aufweisen und können der Source-Bereich 124 und der Drain-Bereich 126 die p-leitende Dotierung aufweisen.
  • Eine dielektrische Struktur 118 (z. B. eine Schicht Zwischenschichtdielektrikum (ILD)) ist über dem Substrat 102 angeordnet. Bei manchen Ausführungsformen kann die dielektrische Struktur 118 Bor-Phosphorsilikatglas (BPSG), Borsilikatglas (BSG), Phosphorsilikatglas (PSG) oder dergleichen umfassen. Ein leitfähiger Kontakt 120 erstreckt sich vertikal durch die dielektrische Struktur 118 an das leitfähige Gate-Material 116. Der leitfähige Kontakt 120 kann Wolfram, Kupfer, Aluminium-Kupfer oder ein anderes leitfähiges Material umfassen.
  • 3D illustriert eine Querschnittsansicht 316 des integrierten Chips entlang der Querschnittslinie C-C' der 3A. Wie in der Querschnittsansicht 316 gezeigt, sind der Source-Bereich 124 und der Drain-Bereich 126 innerhalb des Muldenbereichs 312 auf gegenüberliegenden Seiten des leitfähigen Gate-Materials 116 angeordnet.
  • Der Kanalbereich 125 weist eine Länge L auf. Bei manchen Ausführungsformen ist die Länge L des Kanalbereichs 125 ungefähr gleich einer Breite der Gate-Struktur 112. Bei anderen Ausführungsformen ist die Länge L des Kanalbereichs 125 kleiner als eine Breite der Gate-Struktur 112. Bei manchen Ausführungsformen können der Source- und der Drain-Erweiterungsbereich 318 nach außen aus dem Source-Bereich 124 und dem Drain-Bereich 126 bis unter die Seitenwand-Abstandshalter 302 und/oder das leitfähige Gate-Material 116 vorstehen. Bei derartigen Ausführungsformen erstreckt sich der Kanalbereich 125 zwischen dem Source- und dem Drain-Erweiterungsbereich 318. Bei manchen Ausführungsformen kann eine Silizid-Schicht 320 auf dem Source-Bereich 124 und dem Drain-Bereich 126 angeordnet sein. Bei manchen Ausführungsformen kann die Silizid-Schicht 320 ein Nickelsilizid, ein Kobaltsilizid, ein Titansilizid oder dergleichen umfassen.
  • Obwohl 3A illustriert, dass die Öffnung 106 rechteckig geformte Source-, Drain- und Kanalöffnungen aufweist, ist es anerkannt, dass die Öffnung alternative Formen aufweisen kann, welche einen Kanalbereich ausbilden, welcher von den Seiten einer Isolationsstruktur, welche die Öffnung definieren, zurückgesetzt ist. Beispielsweise illustriert 4 eine Draufsicht, welche einige alternative Ausführungsformen eines integrierten Chips 400 zeigt, welcher eine Transistorvorrichtung mit Isolationsstrukturen aufweist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert sind.
  • Der integrierte Chip 400 umfasst eine Isolationsstruktur 104, welche eine Öffnung 402 definiert, welche das Substrat 102 freilegt. Die Öffnung 402, welche durch die Isolationsstruktur 104 definiert ist, weist einen Source-Bereich 124 innerhalb einer Source-Öffnung 402a und einen Drain-Bereich 126 innerhalb einer Drain-Öffnung 402c auf. Die Source-Öffnung 402a und die Drain-Öffnung 402c sind durch eine Kanalöffnung 402b getrennt. Die Kanalöffnung 402b weist eine Breite auf, welche sich allmählich von der ersten Breite WS/D auf eine zweite Breite WCH verändert. Bei manchen Ausführungsformen weist die Isolationsstruktur 104 gewinkelte Seitenwände auf, welche die Kanalöffnung 402b definieren und welche eine Breite der Kanalöffnung 402b in einer linearen Weise allmählich erhöhen. Ein allmähliches Erhöhen einer Breite der Kanalöffnung 402b in einer linearen Weise ermöglicht, dass eine Entfernung zwischen einem Kanalbereich und dem einen oder den mehreren Divots 110 trotz Ausrichtungsfehlern relativ groß gehalten wird. Wenn beispielsweise die Gate-Struktur 112 entlang einer ersten Richtung 128 fehlausgerichtet ist, ist die Größe des Source-Bereichs 126 oder des Drain-Bereichs 112 entlang einer zweiten Richtung 128 auf das allmähliche Erhöhen der Breite der Kanalöffnung 402b begrenzt, wodurch der Kanalbereich von den Divots entlang der Kanten der Kanalöffnung 402b fern gehalten wird. Bei manchen Ausführungsformen sind die gewinkelten Seitenwände von einer äußeren Kante der Gate-Struktur 112 um eine Entfernung von nicht null 404 zurückgesetzt. Bei anderen Ausführungsformen (nicht gezeigt) kann die Isolationsstruktur 104 gekrümmte Seitenwände (aus einer Draufsicht gesehen) aufweisen, welche die Kanalöffnung 402b definieren. Beispielsweise kann die Isolationsstruktur 104 Seitenwände aufweisen, welche eine Steigung (aus einer Draufsicht gesehen) mit einem Absolutwert aufweisen, welcher sich mit Vermindern eines Abstands von dem Source-Bereich 126 oder dem Drain-Bereich 112 erhöht.
  • 5A bis 5B illustrieren einige zusätzliche Ausführungsformen eines integrierten Chips, welcher verschiedene Bereiche mit verschiedenen Dicken des Gate-Dielektrikums aufweist. Es ist anerkannt, dass die Ausbildung der mehreren Gate-Dielektrikumsschichten innerhalb verschiedener Bereiche eines integrierten Chips eine Größe der Divots innerhalb von Isolationsstrukturen aufgrund der zusätzlichen Ätzprozesse erhöhen kann, wodurch der Kink-Effekt innerhalb dazugehöriger Transistorvorrichtungen verschlimmert wird. Bei manchen Prozessen, welche zum Ausbilden mehrerer Gate-Dielektrikumsschichten verwendet werden, kann beispielsweise ein Gate-Oxid auf einem Substrat (jedoch nicht auf umgebenden Isolationsstrukturen) thermisch aufgewachsen werden. Das Gate-Oxid kann nachfolgend in manchen Vorrichtungsbereichen, welche eine verschiedene Gate-Dielektrikumsschicht verwenden, von dem Substrat entfernt werden. Eine Entfernung des Gate-Oxids wird durch eine Ätzung vorgenommen, welche auch auf die umgebenden Isolationsstrukturen einwirkt. Aufgrund von übermäßigem Ätzen kann die Entfernung des Gate-Oxids eine Größe der Divots innerhalb der Isolationsstrukturen erhöhen.
  • Der integrierte Chip umfasst ein Substrat 102 mit einem ersten Logikbereich 502, einem eingebetteten Speicherbereich 512 und einem zweiten Logikbereich 522. Innerhalb des Substrats 102 in dem ersten Logikbereichs 502, dem eingebetteten Speicherbereich 512 und dem zweiten Logikbereich 522 sind Isolationsstrukturen 104 angeordnet. Bei manchen Ausführungsformen umfasst der erste Logikbereich 502 eine Hochspannungs-Transistorvorrichtung, welche konfiguriert ist, eine höhere Durchbruchspannung als eine Dual-Gate-Transistorvorrichtung bereitzustellen, welche innerhalb des zweiten Logikbereichs 522 angeordnet ist.
  • Wie in der Querschnittsansicht 500 der 5A gezeigt, weist die Isolationsstruktur 104 innerhalb des ersten Logikbereichs 502 Seitenwände auf, welche eine Öffnung 106 definieren, welche eine erste obere Oberfläche des Substrats 102 freilegt. Eine Hochspannungs-Gate-Elektrode 508 ist über der Öffnung 106 angeordnet und ist vertikal mittels einer Hochspannungs-Gate-Dielektrikumsschicht 504 und einer Dual-Gate-Dielektrikumsschicht 506 mit einer ersten Gate-Dielektrikumsschicht 506a und einer zweiten Gate-Dielektrikumsschicht 506b von einem Substrat 102 getrennt. Bei manchen Ausführungsformen ist die Hochspannungs-Gate-Elektrode 508 vertikal von einer Hochspannungsmulde 510 getrennt, welche innerhalb des Substrats 102 angeordnet ist. Bei manchen Ausführungsformen kann das Substrat 102 einen ersten Dotierungstyp aufweisen und kann die Hochspannungsmulde 510 einen zweiten Dotierungstyp aufweisen. Wie in der Draufsicht 530 der 5B gezeigt, ist die Öffnung 106 in dem ersten Logikbereich 502 unter der Hochspannungs-Gate-Elektrode 508 größer als innerhalb eines Source-Bereichs 124 oder eines Drain-Bereichs 126.
  • Wie in der Querschnittsansicht 500 der 5A gezeigt, weist die Isolationsstruktur 104 innerhalb des eingebetteten Speicherbereichs 512 Seitenwände auf, welche eine Öffnung 514 definieren, welche eine zweite obere Oberfläche des Substrats 102 freilegt. Bei manchen Ausführungsformen ist eine Steuerungs-Gate-Elektrode 518 über der Öffnung 514 angeordnet und ist durch die Dual-Gate-Dielektrikumsschicht 506 und eine dielektrische Ladungseinfangstruktur 516 von dem Substrat 102 getrennt. Bei manchen Ausführungsformen kann die dielektrische Ladungseinfangstruktur 516 eine ONO-Struktur umfassen, welche eine Nitrid-Schicht aufweist, welche zwischen einer ersten Oxid-Schicht und einer zweiten Oxid-Schicht angeordnet ist. Bei manchen Ausführungsformen ist die Steuerungs-Gate-Elektrode 518 vertikal von einer Steuerungsmulde 520 getrennt, welche innerhalb des Substrats 102 angeordnet ist. Wie in der Draufsicht 530 der 5B gezeigt, kann der eingebettete Speicherbereich 512 auch eine Selektions-Gate-Elektrode 532 umfassen. Bei manchen Ausführungsformen nutzen die Steuerungs-Gate-Elektrode 518 und die Selektions-Gate-Elektrode 532 einen gemeinsam Source-/Drain-Bereich 534. Obwohl der eingebettete Speicherbereich 512 der 5A bis 5B als eine SONOS-Flash-Speichervorrichtung umfassend illustriert ist, ist es anerkannt, dass der eingebettete Speicherbereich 512 bei anderen Ausführungsformen verschiedene Typen von Speichervorrichtungen umfassen kann. Beispielsweise kann der eingebettete Speicherbereich 512 bei anderen Ausführungsformen eine Flash-Speichervorrichtung eines verschiedenen Typs umfassen, wie beispielsweise eine Floating-Gate-Flash-Speichervorrichtung, eine Splitgate-Flash-Speichervorrichtung usw. oder dergleichen.
  • Wie in der Querschnittsansicht 500 der 5A gezeigt, weist die Isolationsstruktur 104 innerhalb des zweiten Logikbereichs 522 Seitenwände auf, welche eine Öffnung 524 definieren, welche eine dritte obere Oberfläche des Substrats 102 freilegt. Eine Logik-Gate-Elektrode 526 ist vertikal durch die Dual-Gate-Dielektrikumsschicht 506 von dem Substrat 102 getrennt. Bei manchen Ausführungsformen ist die Logik-Gate-Elektrode 526 vertikal von einer Logikmulde 528 getrennt, welche innerhalb des Substrats 102 angeordnet ist. Wie in der Draufsicht 530 der 5B gezeigt, erstreckt sich die Logik-Gate-Elektrode 526 zwischen einem Source-Bereich 536 und einem Drain-Bereich 538, welche innerhalb der Öffnung 524 in dem zweiten Logikbereich 522 angeordnet sind. Bei manchen Ausführungsformen kann die Öffnung 524 innerhalb des zweiten Logikbereichs 522 im Wesentlichen rechteckig sein. Bei anderen Ausführungsformen (nicht gezeigt) kann die Öffnung 524 innerhalb des zweiten Logikbereichs 522 eine größere Breite unter der Logik-Gate-Elektrode 526 aufweisen als um den Source-Bereich 536 und/oder den Drain-Bereich 538 herum.
  • 6A bis 11B illustrieren manche Ausführungsformen mit Querschnittsansichten und Draufsichten, welche einem Verfahren zum Ausbilden eines integrierten Chips entsprechen, welcher eine Transistorvorrichtung umfasst, welche innerhalb einer aktiven Fläche mit einer Form angeordnet ist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist. Durch Verwenden der Form der aktiven Fläche, um das Leistungsvermögen einer Vorrichtung zu verbessern, kann das Verfahren bei geringen Kosten durchgeführt werden, da es keine zusätzlichen Masken und/oder Verarbeitungsschritte erfordert. Weiterhin ist es mit vorhandenen Prozessabläufen verträglich. Obwohl 6A bis 11B unter Bezugnahme auf ein Verfahren beschrieben sind, ist es anerkannt, dass die in 6A bis 11B gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern stattdessen getrennt von dem Verfahren für sich allein stehen können.
  • Wie in der Draufsicht 600 der 6A und in der Querschnittsansicht 602 der 6B gezeigt, wird eine Isolationsstruktur 104 innerhalb eines Grabens 103 innerhalb eines Substrats 102 ausgebildet. Die Isolationsstruktur 104 weist Seitenwände auf, welche eine Öffnung 106 definieren, welche eine obere Oberfläche 102u des Substrats 102 freilegt. Wie in der Draufsicht 600 der 6A gezeigt, weist die Öffnung 106 eine Source-Öffnung 106a, eine Drain-Öffnung 106c und eine Kanalöffnung 106b auf. Die Kanalöffnung 106b ist zwischen der Source-Öffnung 106a und der Drain-Öffnung 106c entlang einer ersten Richtung 128 angeordnet. Die Source-Öffnung 106a und die Drain-Öffnung 106c weisen kleinere Breiten als die Kanalöffnung 106b entlang einer zweiten Richtung 130 auf, welche senkrecht zu der ersten Richtung 128 ist. Wie in der Querschnittsansicht 602 der 6B gezeigt, ist der Graben 103 durch innere Oberflächen des Substrats 102 definiert. Während des Ausbildens der Isolationsstrukturen 104 können ein oder mehrere Divots 110 innerhalb einer Oberseite der Isolationsstruktur 104 ausgebildet werden. Der eine oder die mehreren Divots 110 können entlang einer Kante der Isolationsstruktur 104 angeordnet sein, welche der Öffnung 106 nahe ist.
  • Bei manchen Ausführungsformen kann die Isolationsstruktur 104 durch selektives Ätzen des Substrats 102, um den Graben 103 auszubilden, ausgebildet werden. Innerhalb des Grabens 103 werden nachfolgend ein oder mehrere dielektrische Materialien ausgebildet. Bei verschiedenen Ausführungsformen kann das Substrat 102 durch ein Nassätzmittel (z. B. Fluorwasserstoffsäure, Kaliumhydroxid oder dergleichen) oder ein Trockenätzmittel (z. B. mit einer Ätzchemie, welche Fluor, Chlor oder dergleichen umfasst) selektiv geätzt werden. Bei verschiedenen Ausführungsformen kann das Substrat 102 jeder Typ eines Halbleiterkörpers (z. B. Silizium, SiGe, SOI usw.) sowie jeder andere dazugehörige Typ eines Halbleiters, epitaxial aufgewachsen, ein Dielektrikum oder Metallschichten sein. Bei verschiedenen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien ein Oxid, ein Nitrid, ein Carbid oder dergleichen umfassen.
  • Bei manchen zusätzlichen Ausführungsformen kann die Isolationsstruktur 104 unter Verwendung eines thermischen Prozesses, um ein Kontaktflächen-Oxid über dem Substrat 102 auszubilden, gefolgt von der Ausbildung eines Nitrid-Films über dem Kontaktflächen-Oxid ausgebildet werden. Der Nitrid-Film wird nachfolgend strukturiert (z. B. unter Verwendung eines lichtempfindlichen Materials, wie beispielsweise eines Fotoresists), und das Kontaktflächen-Oxid und das Substrat 102 werden gemäß dem Nitrid-Film strukturiert, um den Graben 103 innerhalb des Substrats 102 auszubilden. Der Graben 103 wird dann mit einem oder mehreren dielektrischen Materialien gefüllt, gefolgt von einem Planarisierungsprozess (z. B. einem chemisch-mechanischen Planarisierungsprozess), um eine Oberseite des Nitrid-Films freizulegen, und von einer Ätzung, um den Nitrid-Film zu entfernen.
  • Wie in der Draufsicht 700 der 7A und in der Querschnittsansicht 702 der 7B gezeigt, wird ein Gate-Dielektrikum 114 über dem Substrat 102 und innerhalb der Öffnung 106 ausgebildet. Bei manchen Ausführungsformen kann das Gate-Dielektrikum 114 ein Oxid (z. B. Siliziumoxid), ein Nitrid (z. B. Siliziumoxinitrid) oder dergleichen umfassen. Bei manchen Ausführungsformen kann das Gate-Dielektrikum 114 mittels eines Dampfabscheidungsverfahrens (z. B. PVD, CVD, PE-CVD, ALD usw.) ausgebildet werden. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 114 mittels eines thermischen Aufwachsprozesses ausgebildet werden. Bei manchen Ausführungsformen kann ein Implantationsprozess vor der Ausbildung des Gate-Dielektrikums 114 durchgeführt werden, um einen Muldenbereich (nicht gezeigt) in dem Substrat 102 auszubilden. Bei manchen derartigen Ausführungsformen kann eine dielektrische Opferschicht (nicht gezeigt) vor dem Implantationsprozess über dem Substrat 102 ausgebildet werden, um eine Tiefe des Muldenbereichs zu regulieren. Die dielektrische Opferschicht wird nachfolgend vor der Ausbildung des Gate-Dielektrikums entfernt.
  • Bei manchen Ausführungsformen kann das Gate-Dielektrikum 114 als Teil eines mehrfachen Gate-Dielektrikumsprozesses ausgebildet werden, bei welchem verschiedene Gate-Dielektrikumsschichten innerhalb verschiedener Bereiche des Substrats 102 ausgebildet werden. Beispielsweise kann bei manchen Ausführungsformen der mehrfache Gate-Dielektrikumsprozess eine Hochspannungs-Gate-Dielektrikumsschicht (z. B. durch einen thermischen Prozess) über einer Hochspannungsmulde innerhalb des Substrats 102 ausbilden. Die Hochspannungs-Gate-Dielektrikumsschicht kann nachfolgend aus einem oder mehreren Bereichen eines Chips (z. B. innerhalb eines eingebetteten Speicherbereichs) entfernt werden, und eine Dual-Gate-Dielektrikumsschicht kann über einer Logikmulde innerhalb des Substrats 102 (z. B. durch einen oder mehrere Abscheidungsprozesse) ausgebildet werden. Es ist anerkannt, dass die Ausbildung mehrerer Gate-Dielektrikumsschichten eine Größe des einen oder der mehreren Divots 110 innerhalb der Isolationsstrukturen 104 aufgrund der zusätzlichen Ätzprozesse erhöhen kann, welche durchgeführt werden, um die Gate-Dielektrikumsschichten aus verschiedenen Bereichen des Substrats zu entfernen, wodurch der Kink-Effekt innerhalb dazugehöriger Transistorvorrichtungen verschlimmert wird.
  • Wie in der Draufsicht 800 der 8A und in der Querschnittsansicht 802 der 8B gezeigt, wird ein leitfähiges Gate-Material 116 über dem Gate-Dielektrikum 114 und innerhalb der Divots in der Isolationsstruktur 104 ausgebildet. Das leitfähige Gate-Material 116 kann mittels eines Abscheidungsprozesses (z. B. CVD, PE-CVD, PVD oder ALD) ausgebildet werden. Bei manchen Ausführungsformen kann das leitfähige Gate-Material 116 dotiertes Polysilizium umfassen. Bei manchen Ausführungsformen (nicht gezeigt) kann das leitfähige Gate-Material 116 ein Gate-Opfermaterial umfassen, welches nachfolgend durch ein metallisches Gate-Material ersetzt wird, wie beispielsweise Aluminium, Kobalt, Ruthenium oder dergleichen.
  • Wie in der Draufsicht 900 der 9A und in den Querschnittsansichten 902 und 904 der 9B bis 9C (bzw. entlang der Querschnittslinien A-A' und B-B') gezeigt, werden das Gate-Dielektrikum 114 und das leitfähige Gate-Material 116 strukturiert, um eine Gate-Struktur 112 zu definieren, welche sich über der Öffnung 106 und über der Isolationsstruktur 104 erstreckt. Die Gate-Struktur 112 kann das eine oder die mehreren Divots 110 innerhalb der oberen Oberfläche der Isolationsstruktur 104 füllen.
  • Das Gate-Dielektrikum 114 und das leitfähige Gate-Material 116 können gemäß einer Maskierungsschicht (nicht gezeigt) selektiv strukturiert werden, welche über dem leitfähigen Gate-Material 116 ausgebildet wurde. Bei manchen Ausführungsformen kann die Maskierungsschicht ein lichtempfindliches Material (z. B. einen Fotoresist) umfassen, welches durch einen Schleuderbeschichtungsprozess ausgebildet wird. Bei derartigen Ausführungsformen ist die Schicht des lichtempfindlichen Materials für elektromagnetische Strahlung gemäß einer Fotomaske selektiv exponiert. Die elektromagnetische Strahlung modifiziert eine Löslichkeit der exponierten Bereiche innerhalb des lichtempfindlichen Materials, um lösliche Bereiche zu definieren. Das lichtempfindliche Material wird nachfolgend entwickelt, um Öffnungen innerhalb des lichtempfindlichen Materials durch Entfernen der löslichen Bereiche zu definieren. Bei anderen Ausführungsformen kann die Maskierungsschicht eine harte Maskenschicht umfassen (z. B. eine Siliziumnitrid-Schicht, eine Siliziumcarbid-Schicht oder dergleichen).
  • Bei manchen Ausführungsformen werden ein oder mehrere Seitenwand-Abstandshalter 302 auf gegenüberliegenden Seiten der Gate-Struktur 112 ausgebildet. Bei manchen Ausführungsformen können der eine oder die mehreren Seitenwand-Abstandshalter 302 durch Abscheiden eines Abstandshaltermaterials (z. B. eines Nitrids oder eines Oxids) auf horizontalen und vertikalen Oberflächen der Gate-Struktur 112 und nachfolgendes Ätzen des Abstandshaltermaterials ausgebildet werden, um das Abstandshaltermaterial von den horizontalen Oberflächen zu entfernen, um den einen oder die mehreren Seitenwand-Abstandshalter 302 auszubilden. Bei manchen Ausführungsformen können sich die Gate-Struktur 112 und/oder die Seitenwand-Abstandshalter 302 durch eine erste Entfernung von nicht null 304 über gegenüberliegende Seiten der Kanalöffnung 106b hinaus erstrecken.
  • Wie in der Draufsicht 1000 der 10A und den Querschnittsansichten 1002 der 10B gezeigt, werden ein Source-Bereich 124 und ein Drain-Bereich 126 entlang einer ersten Richtung 128 auf gegenüberliegenden Seiten der Gate-Struktur 112 innerhalb des Substrats 102 ausgebildet. Der Source-Bereich 124 umfasst einen ersten Dotierungstyp (z. B. eine n-leitende Dotierung), welcher von einem zweiten Dotierungstyp verschieden ist (z. B. einer p-leitenden Dotierung), welcher den Source-Bereich 124 umgibt. Beispielsweise kann der Source-Bereich 124 einen ersten Dotierungstyp innerhalb eines Substrats 102 oder eines Muldenbereichs (nicht gezeigt) umfassen, welche einen zweiten Dotierungstyp aufweisen. Bei manchen Ausführungsformen ist der Source-Bereich 124 von einer Grenze zwischen der Source-Öffnung 106a und der Kanalöffnung 106b durch eine zweite Entfernung von nicht null 306 zurückgesetzt, und der Drain-Bereich 126 ist von einer Grenze zwischen der Drain-Öffnung 106c und der Kanalöffnung 106b durch eine dritte Entfernung von nicht null 308 zurückgesetzt. Durch Zurücksetzen des Source-Bereichs 124 und des Drain-Bereichs 126 von der Kanalöffnung 106b (entlang der ersten Richtung 128) weisen der Source-Bereich 124 und der Drain-Bereich 126 Breiten auf, welche kleiner sind als eine Breite der Kanalöffnung 106b. Die kleineren Breiten des Source-Bereichs 124 und des Drain-Bereichs 126 bewirken, dass der Source-Bereich 124 und der Drain-Bereich 126 auch von Seitenwänden der Isolationsstruktur 104, welche die Kanalöffnung 106b definieren, durch eine Entfernung von nicht null ΔW entlang einer zweiten Richtung 130 zurückgesetzt sind, welche im Wesentlichen senkrecht zu der ersten Richtung 128 ist. Zurücksetzen des Source-Bereichs 124 und des Drain-Bereichs 126 von Seitenwänden der Isolationsstruktur 104 trennt einen Kanalbereich (zwischen dem Source-Bereich 124 und dem Drain-Bereich 126) von dem einen oder den mehreren Divots 110 innerhalb der Isolationsstruktur 104, und vermindert dadurch einen Effekt, welchen der eine oder die mehreren Divots 110 auf ein elektrisches Feld ausüben, welches durch die Gate-Struktur 112 innerhalb des Kanalbereichs erzeugt wird. Bei manchen Ausführungsformen können der Source-Bereich 124 und der Drain-Bereich 126 durch einen Implantationsprozess ausgebildet werden. Der Implantationsprozess kann durch selektives Implantieren einer Dotierungsstoffspezies 1004 in das Substrat 102 gemäß einer Maske durchgeführt werden, welche das leitfähige Gate-Material 116 und die Seitenwand-Abstandshalter 302 umfasst. Bei verschiedenen Ausführungsformen kann die Dotierungsstoffspezies 1004 einen p-leitenden Dotierungsstoff (z. B. Bor, Gallium usw.) oder einen n-leitenden Dotierungsstoff (z. B. Phosphor, Arsen usw.) umfassen. Bei manchen Ausführungsformen kann nach Implantieren der Dotierungsstoffspezies 1004 in das Substrat 102, eine Dotierungsdiffusionstemperung durchgeführt werden, um die Dotierungsstoffspezies 1004 innerhalb des Substrats 102 zu verteilen. Bei manchen Ausführungsformen können ein oder mehrere Zusatzimplantationsprozesse durchgeführt werden, um einen Source- und einen Drain-Erweiterungsbereich 318 innerhalb des Substrats auszubilden. Bei derartigen Ausführungsformen können der eine oder die mehreren Zusatzimplantationsprozesse gewinkelte Implantationsprozesse umfassen, so dass sich der Source- und der Drain-Erweiterungsbereich 318 unter die Gate-Struktur 112 erstrecken.
  • Wie in der Draufsicht 1100 der 11A und in der Querschnittsansicht 1102 der 11B gezeigt, wird eine dielektrische Struktur 118 (z. B. eine Schicht Zwischenschichtdielektrikum (ILD)) über dem Substrat 102 ausgebildet. Die dielektrische Struktur 118 kann ein Oxid, PSG, ein Dielektrikum mit geringem κ-Wert oder ein anderes Dielektrikum umfassen und kann durch einen Dampfabscheidungsprozess (z. B. CVD, PE-CVD, PVD oder ALD) ausgebildet werden. Ein leitfähiger Kontakt 120 wird innerhalb der dielektrischen Struktur 118 ausgebildet. Der leitfähige Kontakt 120 erstreckt sich von einer obersten Oberfläche der dielektrischen Struktur 118 an das leitfähige Gate-Material 116. Bei manchen Ausführungsformen kann die dielektrische Struktur 118 durch selektives Ätzen der dielektrischen Struktur 118 ausgebildet werden, um eine Öffnung auszubilden. Die Öffnung wird nachfolgend mit einem leitfähigen Material gefüllt. Bei manchen Ausführungsformen kann ein Planarisierungsprozess (z. B. ein chemischmechanischer Polierprozess) nach Füllen der Öffnung mit dem leitfähigen Material durchgeführt werden, um die oberen Oberflächen der dielektrischen Struktur 118 und des leitfähigen Kontakts 120 zu koplanarisieren. Bei verschiedenen Ausführungsformen kann das leitfähige Material Wolfram, Kupfer, Aluminium-Kupfer oder ein anderes leitfähiges Material umfassen.
  • Eine Kontakt-Ätzstoppschicht 1104 kann vor der Ausbildung der dielektrischen Struktur 118 über dem Substrat 102 ausgebildet werden. Bei verschiedenen Ausführungsformen kann die Kontakt-Ätzstoppschicht 1104 ein Oxid, ein Nitrid, ein Carbid oder dergleichen umfassen. Bei manchen Ausführungsformen, wobei das leitfähige Gate-Material 116 Polysilizium umfasst, kann sich die Kontakt-Ätzstoppschicht 1104 über eine obere Oberfläche des leitfähigen Gate-Materials 116 erstrecken. Bei anderen Ausführungsformen (nicht gezeigt), wobei das leitfähige Gate-Material 116 ein metallisches Gate (z. B. ein Aluminium-Gate) umfasst, kann sich die Kontakt-Ätzstoppschicht 1104 möglicherweise nicht über die obere Oberfläche des leitfähigen Gate-Materials 116 erstrecken. Beispielsweise kann während der Ausbildung eines leitfähigen Gate-Materials 116, welches ein metallisches Gate umfasst, eine Gate-Opferstruktur über dem Substrat 102 ausgebildet werden, gefolgt von der Ausbildung einer Kontakt-Ätzstoppschicht und einer ersten ILD-Schicht. Ein erster CMP-Prozess wird nachfolgend durchgeführt, um eine Oberseite der Gate-Opferstruktur durch Entfernen der Kontakt-Ätzstoppschicht und der ILD-Schicht von oberhalb der Gate-Opferstruktur freizulegen. Die Gate-Opferstruktur wird dann entfernt und durch ein metallisches Gate ersetzt, gefolgt durch einen zweiten CMP-Prozess und nachfolgende Ausbildung eines Kontakts innerhalb einer zweiten ILD Schicht über der ersten ILD-Schicht.
  • 12 illustriert ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens 1200 zum Ausbilden eines integrierten Chips, welcher eine Transistorvorrichtung umfasst, welche innerhalb einer aktiven Fläche mit einer Form angeordnet ist, welche zum Verbessern des Leistungsvermögens der Vorrichtung konfiguriert ist.
  • Während das offenbarte Verfahrens 1200 hier als eine Serie von Aktionen oder Ereignissen illustriert und beschrieben ist, ist es anerkannt, dass die illustrierte Ordnung derartiger Aktionen oder Ereignisse nicht in einem beschränkenden Sinn interpretiert werden darf. Beispielsweise können einige Aktionen in verschiedenen Reihenfolgen, abgesehen von den hier illustrierten und/oder beschriebenen, und/oder gleichzeitig mit anderen Aktionen oder Ereignissen auftreten. Zusätzlich müssen nicht alle illustrierten Aktionen erforderlich sein, um einen oder mehrere Gesichtspunkte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Weiterhin können eine oder mehrere der hier dargestellten Aktionen in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
  • Bei 1202 wird eine Isolationsstruktur innerhalb eines Substrats ausgebildet. Die Isolationsstruktur umfasst Seitenwände, welche eine aktive Fläche, welche eine Source-Öffhung mit einer ersten Breite, eine Drain-Öffnung mit einer zweiten Breite und eine Kanalöffnung mit einer dritten Breite aufweist, welche größer ist als die erste und die zweite Breite. Die Isolationsstruktur umfasst auch Oberflächen, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur vertieft sind. 6A bis 6B illustrieren manche Ausführungsformen entsprechend der Aktion 1202.
  • Bei 1204 wird eine Gate-Struktur ausgebildet, um sich über die Kanalöffnung zu erstrecken. 7A bis 9C illustrieren manche Ausführungsformen entsprechend der Aktion 1204.
  • Bei 1206 werden ein Source- und ein Drain-Bereich innerhalb der Source-Öffnung und der Drain-Öffnung ausgebildet. 10A bis 10B illustrieren manche Ausführungsformen entsprechend der Aktion 1206.
  • Bei 1208 wird eine dielektrische Struktur über dem Substrat ausgebildet. 11A bis 11B illustrieren manche Ausführungsformen entsprechend der Aktion 1208.
  • Bei 1210 wird ein leitfähiger Kontakt innerhalb der dielektrischen Struktur ausgebildet. 11A bis 11B illustrieren manche Ausführungsformen entsprechend der Aktion 1210.
  • Dementsprechend betrifft die vorliegende Offenbarung bei manchen Ausführungsformen eine Transistorvorrichtung innerhalb einer aktiven Fläche, welche eine Form aufweist, welche konfiguriert ist, eine Anfälligkeit einer Transistorvorrichtung für den Kink-Effekt zu reduzieren, welcher durch Divots in einer Isolationsstruktur verursacht wird, und ein dazugehöriges Verfahren zur ihrer Ausbildung.
  • Bei manchen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst ein Substrat mit inneren Oberflächen, welche einen Graben innerhalb einer oberen Oberfläche des Substrats definieren; eine Isolationsstruktur, welche ein oder mehrere dielektrische Materialien innerhalb des Grabens umfasst und Seitenwände aufweist, welche eine Öffnung definieren, welche die obere Oberfläche des Substrats freilegt, wobei die Öffnung eine Source-Öffnung mit einer ersten Breite, eine Drain-Öffnung mit einer zweiten Breite und eine Kanalöffnung mit einer dritten Breite aufweist, welche größer ist als die erste Breite und die zweite Breite; einen Source-Bereich, welcher innerhalb des Substrats innerhalb der Source-Öffnung angeordnet ist; einen Drain-Bereich, welcher innerhalb des Substrats innerhalb der Drain-Öffnung angeordnet ist; und eine Gate-Struktur, welche sich über der Öffnung an einem Ort zwischen dem Source-Bereich und dem Drain-Bereich erstreckt. Bei manchen Ausführungsformen weist die Isolationsstruktur Oberflächen auf, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur entlang einer Kante der Isolationsstruktur vertieft sind, welche sich nahe der Öffnung befindet. Bei manchen Ausführungsformen ist der Source-Bereich entlang einer ersten Richtung von dem Drain-Bereich getrennt; umfasst ein erster des einen oder der mehreren Divots ein erstes Segment, welches sich entlang der ersten Richtung innerhalb der Isolationsstruktur erstreckt, und ein zweites Segment, welches sich entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, innerhalb der Isolationsstruktur erstreckt; und schneidet eine Linie, welche sich entlang einer Grenze zwischen der Source-Öffnung und der Drain-Öffnung erstreckt, das zweite Segment. Bei manchen Ausführungsformen ist eine Differenz zwischen der ersten Breite und der dritten Breite größer oder gleich ungefähr zweimal einer Breite eines ersten des einen oder der mehreren Divots. Bei manchen Ausführungsformen ist die Gate-Struktur konfiguriert, einen Kanalbereich zu erzeugen, welcher sich innerhalb des Substrats zwischen dem Source-Bereich und dem Drain-Bereich erstreckt; und sind gegenüberliegende Kanten des Kanalbereichs von der Isolationsstruktur durch eine Entfernung von nicht null getrennt. Bei manchen Ausführungsformen erstreckt sich die Kanalöffnung in entgegengesetzten Richtungen über die Source-Öffnung und die Drain-Öffnung hinaus. Bei manchen Ausführungsformen umfasst der integrierte Chip weiterhin Seitenwand-Abstandshalter, welche entlang äußerer Seitenwände der Gate-Struktur angeordnet sind, wobei die Öffnung zwischen der ersten Breite und der dritten Breite an einer Position übergeht, welche unmittelbar unter den Seitenwand-Abstandshaltern liegt. Bei manchen Ausführungsformen sitzt die Gate-Struktur entlang einer ersten Richtung und entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, rittlings auf der Kanalöffnung. Bei manchen Ausführungsformen ist der Source-Bereich durch eine erste Entfernung von nicht null von der Kanalöffnung getrennt und ist der Drain-Bereich durch eine zweite Entfernung von nicht null von der Kanalöffnung getrennt. Bei manchen Ausführungsformen ist die Öffnung im Wesentlichen symmetrisch um eine Linie herum, welche den Source-Bereich und den Drain-Bereich halbiert. Bei manchen Ausführungsformen ist die erste Breite im Wesentlichen gleich der zweiten Breite. Bei manchen Ausführungsformen geht die Öffnung zwischen der ersten Breite und der dritten Breite an einer Position über, welche unmittelbar unter der Gate-Struktur liegt.
  • Bei anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine Isolationsstruktur, welche innerhalb eines Substrats angeordnet ist und Oberflächen aufweist, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur vertieft sind, wobei die Isolationsstruktur eine Öffnung definiert, welche das Substrat freilegt; einen Source-Bereich, welcher innerhalb der Öffnung angeordnet ist; einen Drain-Bereich, welcher innerhalb der Öffnung angeordnet ist und entlang einer ersten Richtung von dem Source-Bereich getrennt ist, wobei sich die Öffnung entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, über gegenüberliegende Seiten des Source-Bereichs hinaus erstreckt; und eine Gate-Struktur, welche sich entlang der zweiten Richtung über der Öffnung erstreckt. Bei manchen Ausführungsformen umfasst ein erster des einen oder der mehreren Divots ein erstes Segment, welches sich entlang der ersten Richtung innerhalb der Isolationsstruktur erstreckt, und ein zweites Segment, welches sich entlang der zweiten Richtung innerhalb der Isolationsstruktur erstreckt; und schneidet eine Linie, welche sich entlang einer Grenze zwischen der Source-Öffnung und der Drain-Öffnung erstreckt, das zweite Segment. Bei manchen Ausführungsformen ist die Gate-Struktur konfiguriert, einen Kanalbereich zu erzeugen, welcher sich innerhalb des Substrats zwischen dem Source-Bereich und dem Drain-Bereich erstreckt; und sind gegenüberliegende Kanten des Kanalbereichs von der Isolationsstruktur durch eine Entfernung von nicht null getrennt. Bei manchen Ausführungsformen umfasst die Öffnung eine Source-Öffnung über dem Source-Bereich und weist eine erste Breite auf, welche durch ein erstes Seitenwandpaar der Isolationsstruktur definiert ist; eine Drain-Öffnung über dem Drain-Bereich und weist eine zweite Breite auf, welche durch ein zweites Seitenwandpaar der Isolationsstruktur definiert ist; und eine Kanalöffnung zwischen der Source-Öffnung und der Drain-Öffnung und weist eine dritte Breite auf, welche durch ein drittes Seitenwandpaar der Isolationsstruktur größer definiert ist, wobei die dritte Breite größer ist als die erste Breite und die zweite Breite. Bei manchen Ausführungsformen umfasst der integrierte Chip weiterhin Seitenwand-Abstandshalter, welche entlang äußerer Seitenwände der Gate-Struktur angeordnet sind, wobei die Öffnung zwischen der ersten Breite und der dritten Breite an einer Position übergeht, welche unmittelbar unter den Seitenwand-Abstandshaltern liegt.
  • Bei noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst Ausbilden einer Isolationsstruktur innerhalb eines Substrats, wobei die Isolationsstruktur eine Source-Öffnung, eine Drain-Öffnung und eine Kanalöffnung definiert, welche entlang einer ersten Richtung zwischen der Source-Öffnung und der Drain-Öffnung angeordnet ist und sich entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, über die Source-Öffnung und die Drain-Öffnung hinaus erstreckt; Ausbilden einer Gate-Struktur über der Kanalöffnung; und Durchführen eines Implantationsprozesses, um einen Source-Bereich innerhalb der Source-Öffnung und einen Drain-Bereich innerhalb der Drain-Öffnung auszubilden, wobei der Source-Bereich und der Drain-Bereich von den Seitenwänden der Isolationsstruktur, welche die Kanalöffnung definieren, entlang der zweiten Richtung durch eine Entfernung von nicht null zurückgesetzt sind. Bei manchen Ausführungsformen weist die Isolationsstruktur Oberflächen auf, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur entlang einer Kante der Isolationsstruktur vertieft sind, welche sich nahe der Öffnung befindet. Bei manchen Ausführungsformen ist die Gate-Struktur konfiguriert, einen Kanalbereich zu erzeugen, welcher sich innerhalb des Substrats zwischen dem Source-Bereich und dem Drain-Bereich erstreckt; und sind gegenüberliegende Kanten des Kanalbereichs von der Isolationsstruktur durch eine Entfernung von nicht null getrennt.
  • Die oben stehende Beschreibung skizziert Merkmale von mehreren Ausführungsformen, so dass Durchschnittsfachleute die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Durchschnittsfachleute sollten erkennen, dass sie die vorliegende Offenbarung als eine Basis zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile der hier eingeführten Ausführungsformen unmittelbar verwenden können. Durchschnittsfachleute sollten auch realisieren, dass derartige äquivalente Konstruktionen den Gedanken und den Schutzumfang der vorliegenden Offenbarung nicht verlassen und dass sie hier verschiedene Veränderungen, Substitutionen und Abänderungen anfertigen können, ohne den Gedanken und den Schutzumfang der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62585636 [0001]

Claims (20)

  1. Integrierter Chip, Folgendes umfassend: ein Substrat mit inneren Oberflächen, welche einen Graben innerhalb einer oberen Oberfläche des Substrats definieren; eine Isolationsstruktur, umfassend ein oder mehrere dielektrische Materialien innerhalb des Grabens, und Seitenwände aufweisend, welche eine Öffnung definieren, welche die obere Oberfläche des Substrats freilegt, wobei die Öffnung eine Source-Öffnung mit einer ersten Breite, eine Drain-Öffnung mit einer zweiten Breite und eine Kanalöffnung mit einer dritten Breite aufweist, welche größer ist als die erste Breite und die zweite Breite; einen Source-Bereich, welcher innerhalb des Substrats innerhalb der Source-Öffnung angeordnet ist; einen Drain-Bereich, welcher innerhalb des Substrats innerhalb der Drain-Öffnung angeordnet ist; und eine Gate-Struktur, welche sich über der Öffnung an einem Ort zwischen dem Source-Bereich und dem Drain-Bereich erstreckt.
  2. Integrierter Chip nach Anspruch 1, wobei die Isolationsstruktur Oberflächen aufweist, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur entlang einer Kante der Isolationsstruktur vertieft sind, welche sich nahe der Öffnung befindet.
  3. Integrierter Chip nach Anspruch 2, wobei der Source-Bereich entlang einer ersten Richtung von dem Drain-Bereich getrennt ist; wobei ein erster des einen oder der mehreren Divots ein erstes Segment, welches sich entlang der ersten Richtung innerhalb der Isolationsstruktur erstreckt, und ein zweites Segment umfasst, welches sich entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, innerhalb der Isolationsstruktur erstreckt; und wobei eine Linie, welche sich entlang einer Grenze zwischen der Source-Öffnung und der Drain-Öffnung erstreckt, das zweite Segment schneidet.
  4. Integrierter Chip nach Anspruch 2 oder 3, wobei eine Differenz zwischen der ersten Breite und der dritten Breite größer oder gleich ungefähr zweimal einer Breite eines ersten des einen oder der mehreren Divots ist.
  5. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Gate-Struktur konfiguriert ist, einen leitfähigen Kanal innerhalb eines Kanalbereichs auszubilden, welcher sich innerhalb des Substrats zwischen dem Source-Bereich und dem Drain-Bereich erstreckt; und wobei gegenüberliegende Kanten des Kanalbereichs durch eine Entfernung von nicht null von der Isolationsstruktur getrennt sind.
  6. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei sich die Kanalöffnung in entgegengesetzten Richtungen über die Source-Öffnung und die Drain-Öffnung hinaus erstreckt.
  7. Integrierter Chip nach einem der vorhergehenden Ansprüche, weiterhin Folgendes umfassend: Seitenwand-Abstandshalter, welche entlang äußerer Seitenwände der Gate-Struktur angeordnet sind, wobei sich die Öffnung zwischen der ersten Breite und der dritten Breite an einer Position verändert, welche unmittelbar unter den Seitenwand-Abstandshaltern liegt.
  8. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Gate-Struktur sich kontinuierlich entlang einer ersten Richtung und entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, über gegenüberliegende Kanten der Kanalöffnung hinaus erstreckt.
  9. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei der Source-Bereich durch eine erste Entfernung von nicht null von der Kanalöffnung getrennt ist und der Drain-Bereich durch eine zweite Entfernung von nicht null von der Kanalöffnung getrennt ist.
  10. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Öffnung im Wesentlichen symmetrisch um eine Linie herum ist, welche den Source-Bereich und den Drain-Bereich halbiert.
  11. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die erste Breite im Wesentlichen gleich der zweiten Breite ist.
  12. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei sich die Öffnung zwischen der ersten Breite und der dritten Breite an einer Position verändert, welche unmittelbar unter der Gate-Struktur liegt.
  13. Integrierter Chip, Folgendes umfassend: eine Isolationsstruktur, welche innerhalb eines Substrats angeordnet ist und Oberflächen aufweist, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur vertieft sind, wobei die Isolationsstruktur eine Öffnung definiert, welche das Substrat freilegt; einen Source-Bereich, welcher innerhalb der Öffnung angeordnet ist; einen Drain-Bereich, welcher innerhalb der Öffnung angeordnet ist und entlang einer ersten Richtung von dem Source-Bereich getrennt ist, wobei sich die Öffnung entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, über gegenüberliegende Seiten des Source-Bereichs hinaus erstreckt; und eine Gate-Struktur, welche sich entlang der zweiten Richtung über der Öffnung erstreckt.
  14. Integrierter Chip nach Anspruch 13, wobei ein erster des einen oder der mehreren Divots ein erstes Segment, welches sich entlang der ersten Richtung innerhalb der Isolationsstruktur erstreckt, und ein zweites Segment umfasst, welches sich entlang einer zweiten Richtung innerhalb der Isolationsstruktur erstreckt; und wobei eine Linie, welche sich entlang einer Grenze zwischen der Source-Öffnung und der Drain-Öffnung erstreckt, das zweite Segment schneidet.
  15. Integrierter Chip nach Anspruch 13 oder 14, wobei die Gate-Struktur konfiguriert ist, ein elektrisches Feld zu erzeugen, welches einen leitfähigen Kanal innerhalb eines Kanalbereichs ausbildet, welcher sich innerhalb des Substrats zwischen dem Source-Bereich und dem Drain-Bereich erstreckt; und wobei gegenüberliegende Kanten des Kanalbereichs durch eine Entfernung von nicht null von der Isolationsstruktur getrennt sind.
  16. Integrierter Chip nach einem der vorhergehenden Ansprüche 13 bis 15, wobei die Öffnung Folgendes umfasst: eine Source-Öffnung über dem Source-Bereich und mit einer ersten Breite, welche durch ein erstes Seitenwandpaar der Isolationsstruktur definiert ist; eine Drain-Öffnung über dem Drain-Bereich und mit einer zweien Breite, welche durch ein zweites Seitenwandpaar der Isolationsstruktur definiert ist; und eine Kanalöffnung zwischen der Source-Öffnung und der Drain-Öffnung und mit einer dritten Breite, welche durch ein drittes Seitenwandpaar der Isolationsstruktur größer definiert ist, wobei die dritte Breite größer ist als die erste Breite und die zweite Breite.
  17. Integrierter Chip nach Anspruch 16, weiterhin Folgendes umfassend: Seitenwand-Abstandshalter, welche entlang äußerer Seitenwände der Gate-Struktur angeordnet sind, wobei sich die Öffnung zwischen der ersten Breite und der dritten Breite an einer Position verändert, welche unmittelbar unter den Seitenwand-Abstandshaltern liegt.
  18. Verfahren zum Ausbilden eines integrierten Chips, Folgendes umfassend: Ausbilden einer Isolationsstruktur innerhalb eines Substrats, wobei die Isolationsstruktur eine Source-Öffnung, eine Drain-Öffnung und eine Kanalöffnung definiert, welche entlang einer ersten Richtung zwischen der Source-Öffnung und der Drain-Öffnung angeordnet ist und sich entlang einer zweiten Richtung, welche senkrecht zu der ersten Richtung ist, über die Source-Öffnung und die Drain-Öffnung hinaus erstreckt; Ausbilden einer Gate-Struktur über der Kanalöffnung; und Durchführen eines Implantationsprozesses, um einen Source-Bereich innerhalb der Source-Öffnung und einen Drain-Bereich innerhalb der Drain-Öffnung auszubilden, wobei der Source-Bereich und der Drain-Bereich entlang der zweiten Richtung von Seitenwänden der Isolationsstruktur, welche die Kanalöffnung definieren, durch eine Entfernung von nicht null zurückgesetzt sind.
  19. Verfahren nach Anspruch 18, wobei die Isolationsstruktur Oberflächen aufweist, welche einen oder mehrere Divots definieren, welche unter eine oberste Oberfläche der Isolationsstruktur entlang einer Kante der Isolationsstruktur vertieft sind, welche sich nahe der Öffnung befindet.
  20. Verfahren nach Anspruch 18 oder 19, wobei die Gate-Struktur konfiguriert ist, einen Kanalbereich zu erzeugen, welcher sich innerhalb des Substrats zwischen dem Source-Bereich und dem Drain-Bereich erstreckt; und wobei gegenüberliegende Kanten des Kanalbereichs durch eine Entfernung von nicht null von der Isolationsstruktur getrennt sind.
DE102018114750.3A 2017-11-14 2018-06-20 Transistor-layout zum reduzieren des kink-effekts Pending DE102018114750A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762585636P 2017-11-14 2017-11-14
US62/585,636 2017-11-14
US15/989,606 2018-05-25
US15/989,606 US10510855B2 (en) 2017-11-14 2018-05-25 Transistor layout to reduce kink effect

Publications (1)

Publication Number Publication Date
DE102018114750A1 true DE102018114750A1 (de) 2019-05-16

Family

ID=66335407

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018114750.3A Pending DE102018114750A1 (de) 2017-11-14 2018-06-20 Transistor-layout zum reduzieren des kink-effekts

Country Status (2)

Country Link
US (1) US11810959B2 (de)
DE (1) DE102018114750A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510855B2 (en) * 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
TWI748346B (zh) * 2020-02-15 2021-12-01 華邦電子股份有限公司 多閘極之半導體結構及其製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153478A (en) 1998-01-28 2000-11-28 United Microelectronics Corp. STI process for eliminating kink effect
US6541351B1 (en) 2001-11-20 2003-04-01 International Business Machines Corporation Method for limiting divot formation in post shallow trench isolation processes
JP2004207564A (ja) 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
CN101083285A (zh) 2006-05-31 2007-12-05 松下电器产业株式会社 半导体器件
KR20080003556A (ko) 2006-07-03 2008-01-08 충청북도 반도체 소자 및 그의 제조방법
US7410874B2 (en) 2006-07-05 2008-08-12 Chartered Semiconductor Manufacturing, Ltd. Method of integrating triple gate oxide thickness
US8124494B2 (en) 2006-09-29 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reshaping silicon surfaces with shallow trench isolation
US7514940B1 (en) 2006-12-13 2009-04-07 National Semiconductor Corporation System and method for determining effective channel dimensions of metal oxide semiconductor devices
KR101408877B1 (ko) 2007-12-03 2014-06-17 삼성전자주식회사 트랜지스터, 고전압 트랜지스터 및 상기 고전압트랜지스터를 구비한 디스플레이 구동 집적회로
US8120073B2 (en) 2008-12-31 2012-02-21 Intel Corporation Trigate transistor having extended metal gate electrode
JP2011071431A (ja) 2009-09-28 2011-04-07 Panasonic Corp 半導体装置及びその製造方法
US7932143B1 (en) 2009-10-22 2011-04-26 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods
US8330227B2 (en) 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
KR101718981B1 (ko) 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
US9214538B2 (en) 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US9368596B2 (en) 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
KR102008744B1 (ko) 2012-12-13 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150122295A (ko) 2014-04-22 2015-11-02 충북대학교 산학협력단 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법
CN105448734A (zh) 2014-09-02 2016-03-30 无锡华润上华半导体有限公司 一种改善器件双峰效应的方法和半导体器件
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9716146B2 (en) 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
TWI612661B (zh) 2017-01-05 2018-01-21 立錡科技股份有限公司 改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法
US10510855B2 (en) * 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect

Also Published As

Publication number Publication date
US20220293758A1 (en) 2022-09-15
US11810959B2 (en) 2023-11-07

Similar Documents

Publication Publication Date Title
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102018100062B4 (de) Drive-In-Verfahren für Gatestruktur-Passivierungsspezies und eine dadurch ausgebildete Struktur
DE102012105738B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102018205057B4 (de) Gestapelter nanosheet-feldeffekttransistor mit diodenisolation und verfahren zu seiner herstellung
DE102014119221B4 (de) FinFET-Vorrichtung und Verfahren zu ihrer Herstellung
DE102013103470B4 (de) Verfahren für einen Feldeffekttransistor
DE102012101875B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit hoher Gatedichte
DE102018202897A1 (de) Austauschmetallgatestrukturierung für Nanosheet-Vorrichtungen
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102017111545A1 (de) Implantationen zur herstellung von source-/drain-bereichen für verschiedene transistoren
DE102015108690A1 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE112017000914T5 (de) Halbleiterbauelement mit Wrap-Around-Kontakt und Verfahren zur Herstellung des Halbleiterbauelements
DE102018124749A1 (de) Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014200840B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur mit einem vertikalen Nanodraht
DE102019116052B4 (de) Transistoren mit vertiefter siliziumdeckschicht und herstellungsverfahren
DE112011105702T5 (de) Source-/Drain-Kontakte für nicht planare Transistoren
DE102017128577A1 (de) Ätzprofilsteuerung von polysiliziumstrukturen von halbleitervorrichtungen
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102018113843A1 (de) Finnen- und Gateabmessungen zum Optimieren einer Gateausbildung
DE102017124081A1 (de) Leckstromreduzierungsverfahren und damit verbundene Strukturen
DE112020005848T5 (de) Halbleiterbauelement, verfahren zum herstellen eines halbleiterbauelements und elektronische einrichtung mit diesem halbleiterbauelement
DE102016117046A1 (de) Halbleiterstruktur und zugehöriges herstellungsverfahren
DE102015102807A1 (de) Halbleitervorrichtung, die eine Halbleiter-Sheet-Einheit umfasst, die eine Source und einen Drain verbindet
DE102020114875A1 (de) Finfet-vorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication