DE102018110837A1 - Prozesse zur Bildung von Merkmalen mit einem niedrigen K-Wert und dadurch gebildete Aufbauten - Google Patents

Prozesse zur Bildung von Merkmalen mit einem niedrigen K-Wert und dadurch gebildete Aufbauten Download PDF

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Wan-Yi Kao
Chung-Chi Ko
Li Chun TE
Hsiang-Wei Lin
Te-En CHENG
Wei-Ken LIN
Guan-Yao TU
Shu Ling LIAO
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Hier werden Halbleitervorrichtungsaufbauten mit Merkmalen mit einem niedrigen k-Wert und Verfahren zur Bildung von Merkmalen mit einem niedrigen k-Wert beschrieben. Einige Beispiele betreffen eine Oberflächenmodifikationsschicht, die ein Merkmal mit einem niedrigen k-Wert während der anschließenden Bearbeitung schützen kann. Einige Beispiele betreffen Gateabstandshalter, die ein Merkmal mit einem niedrigen k-Wert umfassen. Es werden beispielhafte Verfahren zur Bildung dieser Merkmale beschrieben.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der am 29. September 2017 eingereichten vorläufigen US-Patentanmeldung mit der Seriennummer 62/565,755 und der Bezeichnung „LOW-K FEATURE FORMATION PROCESSES AND STRUCTURES FORMED THEREBY“, die hier durch Nennung zur Gänze aufgenommen wird.
  • HINTERGRUND
  • Mit dem Vordringen der Halbleiterindustrie zu Nanometertechnologie-Prozessknoten im Streben nach einer höheren Vorrichtungsdichte, einer höheren Leistungsfähigkeit und geringeren Kosten haben Herausforderungen sowohl durch Herstellungs- als auch durch Designprobleme zu der Entwicklung von dreidimensionalen Gestaltungen wie etwa einem Finnen-Feldeffekttransistor (Fin FET) geführt. FinFET-Vorrichtungen weisen typischerweise Halbleiterfinnen mit hohen Aspektverhältnissen auf, worin Kanal- und Source/Drain-Bereiche gebildet sind. Über dem Finnenaufbau und entlang einer Seiten wird ein Gate gebildet (z.B. Umschlingen), wobei der Vorteil der vergrößerten Oberflächenausdehnung des Kanals benutzt wird, um raschere, verlässlichere und besser gesteuerte Halbleitertransistorvorrichtungen zu erzeugen. Doch mit der Abnahme der Skalierung stellen sich neue Herausforderungen.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden werden, wenn diese in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass verschiedene Merkmale gemäß der Standardpraxis in der Industrie nicht maßstabgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Besprechung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine dreidimensionale Ansicht beispielhafter vereinfachter Finnen-Feldeffekttransistoren (FinFETs) nach einigen Ausführungsformen.
    • 2A bis B, 3A bis B, 4A bis B, 5A bis B, 6A bis B, 7A bis B, 8A bis B, 9A bis B, 10 A bis B, 11A bis B, 12 A bis B und 13A bis B sind Querschnittansichten jeweiliger Zwischenaufbauten in Zwischenstadien bei einem beispielhaften Prozess zur Bildung einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 14A bis B, 15A bis B, 16A bis B und 17A bis B sind Querschnittansichten von jeweiligen Zwischenaufbauten in Zwischenstadien bei einem anderen beispielhaften Prozess zur Bildung einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 18 ist ein Prozessablauf zur Bildung eines Gateabstandshalters nach einigen Ausführungsformen.
    • 19 ist ein Prozessablauf zur Bildung einer Oberflächenmodifikationsschicht nach einigen Ausführungsformen.
    • 20 ist eine Querschnittansicht eines Abschnitts des Zwischenaufbaus von 17A, um zusätzliche Einzelheiten einer gemäß dem Prozessablauf von 19 gebildeten Oberflächenmodifikationsschicht nach einigen Ausführungsformen zu veranschaulichen.
    • 21 ist ein Prozessablauf zur Bildung einer Gateabstandshalterschicht mit einem niedrigen k-Wert nach einigen Ausführungsformen.
    • 22. ist eine Querschnittansicht eines Abschnitts des Zwischenaufbaus von 17A, um zusätzliche Einzelheiten einer gemäß dem Prozessablauf von 21 gebildeten Gateabstandshalterschicht mit einem niedrigen k-Wert nach einigen Ausführungsformen zu veranschaulichen.
    • 23 ist ein anderer Prozessablauf zur Bildung eines Gateabstandshalters nach einigen Ausführungsformen.
    • 24 ist ein anderer Prozessablauf zur Bildung eines Gateabstandshalters mit einem niedrigen k-Wert nach einigen Ausführungsformen.
    • 25 veranschaulicht einen generischen chemischen Aufbau für einen Silizium- und Kohlenstoffquellen-Vorläufer mit einer funktionellen H-Gruppe und einen beispielhaften spezifischen chemischen Aufbau für einen Silizium- und Kohlenstoffquellen-Vorläufer mit einer funktionellen H-Gruppe nach einigen Ausführungsformen.
    • 26 ist eine Schnittansicht eines Abschnitts des Zwischenaufbaus von 17A, um zusätzliche Einzelheiten einer gemäß dem Prozessablauf von 24 gebildeten Gateabstandshalterschicht mit einem niedrigen k-Wert nach einigen Ausführungsformen zu veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen, oder Beispiele, zur Ausführung verschiedener Merkmale der vorliegenden Offenbarung. Nachstehend werden bestimmte Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste Merkmal und das zweite Merkmal in einem direkten Kontakt gebildet werden, und kann sie auch Ausführungsformen umfassen, bei denen zwischen dem ersten Merkmal und dem zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Zudem kann die vorliegende Offenbarung bei den verschiedenen Beispielen Bezugszeichen und/oder - buchstaben wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und schreibt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich bezogene Ausdrücke wie etwa „unterhalb“, „unter“, „niedriger“, „oberhalb“, „über“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um die in den Figuren dargestellte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht sein oder sich in anderen Ausrichtungen befinden), und die hier verwendeten räumlich bezogenen Ausdrücke können ebenfalls entsprechend interpretiert werden.
  • Hier werden Halbleitervorrichtungsaufbauten mit Merkmalen mit einem niedrigen k-Wert und Verfahren zur Bildung von Merkmalen mit einem niedrigen k-Wert beschrieben. Der hier benutzte Ausdruck „mit einem niedrigen k-Wert“ bezieht sich im Allgemeinen auf eine dielektrische Konstante, die niedriger als jene von Siliziumdioxid ist, wie etwa niedriger als 4,2 ist und genauer 3,9 oder weniger beträgt. Verschiedene hier beschriebene Merkmale mit einem niedrigen k-Wert können in einem Halbleitervorrichtungsaufbau wie beispielsweise mit oder ohne andere hier beschriebene Merkmale mit einem niedrigen k-Wert ausgeführt werden. Ferner können Prozesse zur Bildung von Merkmalen mit einem niedrigen k-Wert mit anderen hier beschriebenen Prozessen oder in anderen Prozessen und/oder Kontexten ausgeführt werden. Einige Gesichtspunkte von hier beschriebenen Ausführungsformen können die Leistungsfähigkeit einer Vorrichtung durch Verringern eines k-Werts in der Vorrichtung und dadurch Verringern des Widerstands-Kapazitäts(RC)-Verzögerungswerts der Vorrichtung steigern. Es können andere Vorteile erzielt werden.
  • Bei einigen Ausführungsformen weist eine Oberflächenmodifikationsschicht wie beispielsweise in einem Gateabstandshalteraufbau variierende Konzentrationen von Stickstoff und Sauerstoff auf, und kann sie ausgeführt werden, um Merkmale mit einem niedrigen k-Wert vor der nachfolgenden Bearbeitung zu schützen. Die Oberflächenmodifikationsschicht kann unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses gebildet werden, bei dem die Fließmengen eines Stickstoffquellen-Vorläufers und eines Sauerstoffquellen-Vorläufers bei jeweiligen Impulsen über wenigstens einige nachfolgende Zyklen verändert werden, um die veränderlichen Konzentrationen von Stickstoff und Sauerstoff in der Oberflächenmodifikationsschicht zu erzielen.
  • Bei einigen Ausführungsformen weist eine Schicht mit einem niedrigen k-Wert wie beispielsweise in einem Gateabstandshalteraufbau eine Sauerstoffkonzentration auf, die größer als eine Stickstoffkonzentration ist, welche größer als eine Kohlenstoffkonzentration ist. Die Stickstoffkonzentration kann an jeder beliebigen Stelle in der Schicht mit einem niedrigen k-Wert geringer als zehn atomare Prozent (z.B. größer als null Prozent und geringer als zehn atomare Prozent) sein, und die Kohlenstoffkonzentration kann an jeder beliebigen Stelle in der Schicht mit einem niedrigen k-Wert geringer als fünf atomare Prozent (z.B. größer als null Prozent und geringer als fünf atomare Prozent) sein. Die Schicht mit einem niedrigen k-Wert kann unter Verwendung eines ALD-Prozesses mit einem Siliziumquellen-Vorläufer, einem Kohlenstoffquellen-Vorläufer, und einem Sauerstoffquellen-Vorläufer gebildet werden. Der Kohlenstoffquellen-Vorläufer kann eine funktionelle R-Gruppe enthalten.
  • Bei einigen Ausführungsformen weist eine Schicht mit einem niedrigen k-Wert wie beispielsweise in einem Gateabstandshalteraufbau eine Stickstoffkonzentration auf, die an jeder beliebigen Stelle in der Schicht mit einem niedrigen k-Wert geringer als fünf atomare Prozent ist. Die Schicht mit einem niedrigen k-Wert kann unter Verwendung eines ALD-Prozesses mit einem Silizium- und Kohlenstoffquellen-Vorläufer und einem Sauerstoffquellen-Vorläufer gebildet werden. Der Silizium- und Kohlenstoffquellen-Vorläufer kann eine funktionelle H-Gruppe enthalten.
  • Bei einigen Ausführungsformen kann unter Verwendung der Oberflächenmodifikationsschicht entlang, z.B., eines Gatestapels und wenigstens einer der oben kurz beschriebenen Schichten mit einem niedrigen k-Wert auf der Oberflächenmodifikationsschicht ein Mehrschicht(z.B. Zweischicht)-Gateabstandshalteraufbau ausgeführt werden. In dem Mehrschicht-Gateabstandshalteraufbau können eine oder beide der Schichten mit einem niedrigen k-Wert verwendet werden, und er kann ferner eine oder mehrere andere Schichten umfassen.
  • Bei einigen Ausführungsformen kann in dem Halbleitervorrichtungsaufbau eine Kontaktätzsstoppschicht (Contact Etch Stop Layer CESL) mit einem niedrigen k-Wert ausgeführt werden. Die CESL mit einem niedrigen k-Wert kann eine Sauerstoffkonzentration aufweisen, die größer als eine Stickstoffkonzentration ist.
  • Das Obige umreißt einige Gesichtspunkte von hier beschriebenen Ausführungsformen grob. Einige hier beschriebene Ausführungsformen sind im Kontakt von Finnen-Feldeffekttransistoren (FinFETs) beschrieben, wobei bestimmte Gesichtspunkte bei einigen Ausführungsformen kombiniert werden, damit diese Gesichtspunkte klar, aber kurz, beschrieben werden können. Verschiedene Gesichtspunkte können ohne andere hier beschriebene Gesichtspunkte ausgeführt werden. Ausführungen von einigen Gesichtspunkten der vorliegenden Offenbarung können bei anderen Prozessen, in anderen Vorrichtungen, und/oder für andere Schichten verwendet werden. Zum Beispiel können andere beispielhafte Vorrichtungen planare FETs, Horizontal-Gate-All-Around(HGAA)-FETs, Vertical-Gate-All-Around(VGAA)-FETs, und andere Vorrichtungen umfassen. Es werden einige Abwandlungen der beispielhaften Verfahren und Aufbauten beschrieben. Ein Durchschnittsfachmann wird leicht andere vornehmbare Abänderungen erkennen, die innerhalb des Umfangs anderer Ausführungsformen in Erwägung gezogen werden. Obwohl Verfahrensausführungsformen in einer bestimmten Reihenfolge beschrieben sind, können verschiedene andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge durchgeführt werden und weniger oder mehr Schritte als hier beschrieben umfassen.
  • 1 veranschaulicht ein Beispiel für vereinfachte FinFETs 40 in einer dreidimensionalen Ansicht. Andere Gesichtspunkte, die in Bezug auf 1 nicht dargestellt oder beschrieben sind, können aus den folgenden Figuren und der folgenden Beschreibung offensichtlich werden. Der Aufbau in 1 kann elektrisch auf eine solche Weise angeschlossen oder gekoppelt sein, dass zum Beispiel ein Transistor oder mehrere, wie etwa vier, Transistoren betrieben werden.
  • Die FinFETs 40 umfassen Finnen 46a und 46b auf einem Substrat 42. Auf dem Substrat 42 befinden sich Isolierungsbereiche 44, und die Finnen 46a und 46c springen über benachbarte Isolierungsbereiche 44 und zwischen diesen vor. Entlang der Seitenwände und über oberen Flächen der Finnen 46a und 46b befinden sich Gatedielektrika 48a und 48b, und über den Gatedielektrika 48a und 48b befinden sich jeweils Gateelektroden 50a und 50b. In jeweiligen Bereichen der Finnen 46a und 46b befinden sich Source/Drain-Bereiche 52a bis f. Die Source/Drain-Bereiche 52a und 52b sind in Bereichen der Finne 46a angeordnet, die in Bezug auf das Gatedielektrikum 48a und die Gateelektrode 50a zueinander entgegengesetzt sind. Die Source/Drain-Bereiche 52b und 52c sind in Bereichen der Finne 46a angeordnet, die in Bezug auf das Gatedielektrikum 48b und die Gateelektrode 50b zueinander entgegengesetzt sind. Die Source/Drain-Bereiche 52d und 52e sind in Bereichen der Finne 46b angeordnet, die in Bezug auf das Gatedielektrikum 48a und die Gateelektrode 50a zueinander entgegengesetzt sind. Die Source/Drain-Bereiche 52e und 52f sind in Bereichen der Finne 46b angeordnet, die in Bezug auf das Gatedielektrikum 48b und die Gateelektrode 50b zueinander entgegengesetzt sind.
  • Bei einigen Bespielen können durch (1) die Source/Drain-Bereiche 52a und 52b, das Gatedielektrikum 48a und die Gateelektrode 50a; (2) die Source/Drain-Bereiche 52b und 52c, das Gatedielektrikum 48b und die Gateelektrode 50b; (3) die Source/Drain-Bereiche 52d und 52e, das Gatedielektrikum 48a und die Gateelektrode 50a; und (4) die Source/Drain-Bereiche 52e und 52f, das Gatedielektrikum 48b und die Gateelektrode 50b vier Transistoren ausgeführt werden. Wie angegeben können einige Source/Drain-Bereiche von einigen Transistoren gemeinsam verwendet werden, und können andere Source/Drain-Bereiche, die nicht als gemeinsam verwendet dargestellt sind, zum Beispiel gemeinsam mit benachbarten Transistoren, die nicht dargestellt sind, verwendet werden. Bei einigen Beispielen können verschiedene der Source/Drain-Bereiche so miteinander verbunden oder gekoppelt sein, dass FinFETs als zwei funktionelle Transistoren ausgeführt werden. Zum Beispiel können zwei funktionelle Transistoren ausgeführt werden, wenn benachbarte (z.B. im Gegensatz zu entgegengesetzten) Source/Drain-Bereiche 52a etwa durch Verschmelzen der Bereiche durch epitaktisches Wachstum (z.B. werden die Source/Drain-Bereiche 52a und 52d verschmolzen, die Source/Drain-Bereiche 52b und 52e verschmolzen, usw.) elektrisch verbunden sind. Andere Konfigurationen bei anderen Beispielen können andere Anzahlen von funktionellen Transistoren ausführen.
  • 1 veranschaulicht ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A verläuft in einer Ebene entlang von, z.B., Kanälen in der Finne 46a zwischen entgegengesetzten Source/Drain-Bereichen 52a bis f. Der Querschnitt B-B verläuft in einer senkrecht zu der Ebene A-A verlaufenden Ebene und über den Source/Drain-Bereich 52a in der Finne 46a und über den Source/Drain-Bereich 52d in der Finne 46b. Die nachfolgenden Figuren verweisen zur Klarheit auf diese Referenzquerschnitte. Die folgenden Figuren, die mit der Bezeichnung „A“ enden, veranschaulichen Querschnitte bei verschiedenen Bearbeitungsvorgängen, die dem Querschnitt A-A entsprechen, und die folgenden Figuren, die mit der Bezeichnung „B“ enden, veranschaulichen Querschnitte bei verschiedenen Bearbeitungsvorgängen, die dem Querschnitt B-B entsprechen. In einigen Figuren können einige Bezugszeichen von Komponenten oder Merkmalen, die darin dargestellt sind, weggelassen sein, um zu vermeiden, dass andere Komponenten oder Merkmale verdeckt werden; dies dient der Einfachheit der Darstellung der Figuren.
  • 2A bis B bis 13A bis B sind Querschnittansichten von jeweiligen Zwischenaufbauten in Zwischenstadien bei einem beispielhaften Prozess zur Bildung einer Halbleitervorrichtung nach einigen Ausführungsformen. Gesichtspunkte von 2A bis B bis 11A bis B sind auf einen Gate-Zuerst-Prozess und auf einen Ersatz-Gate-Prozess, wie sie hier beschrieben sind, anwendbar. 12A bis B und 13A bis B veranschaulichen weitere Gesichtspunkte eines wie hier beschriebenen Gate-Zuerst-Prozesses.
  • 2A und 2B veranschaulichen ein Halbleitersubstrat 70. Das Halbleitersubstrat 70 kann ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI)-Substrat, oder dergleichen sein oder umfassen, das dotiert (z.B. mit einem Dotiermittel vom p-Typ oder vom n-Typ) oder undotiert sein kann. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine Vergrabenes-Oxid(BOX)-Schicht, eine Siliziumoxidschicht, oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder einem Glassubstrat, bereitgestellt. Andere Substrate wie etwa ein mehrschichtiges oder ein Gradientensubstrat können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats einen elementaren Halbleiter einschließlich Silizium (Si) oder Germanium (Ge); einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, oder GaInAsP; oder eine Kombination davon umfassen.
  • 3A und 3B veranschaulichen die Bildung von Finnen 74 auf dem Halbleitersubstrat 70. Bei einigen Beispielen wird bei der Bildung der Finnen 74 eine Maske 72 (z.B. eine Hartmaske) verwendet. Zum Beispiel wird über dem Halbleitersubstrat 70 eine Maskenschicht oder werden darüber mehrere Maskenschichten abgeschieden, und wird dann die eine Maskenschicht oder werden dann die mehreren Maskenschichten zu der Maske 72 strukturiert. Bei einigen Beispielen kann die eine oder können die mehreren Maskenschichten Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, dergleichen, oder eine Kombination davon enthalten oder sein, und kann oder können sie durch eine chemische Abscheidung aus der Dampfphase (CVD), eine physikalische Abscheidung aus der Dampfphase (PVD), ALD, oder eine andere Abscheidungstechnik abgeschieden werden. Die eine oder die mehreren Maskenschichten können unter Verwendung der Photolithographie strukturiert werden. Zum Beispiel kann ein Photoresist durch eine Schleuderbeschichtung auf der einen oder den mehreren Maskenschichten gebildet werden und durch Belichten des Photoresists mit Licht unter Verwendung einer passenden Photomaske strukturiert werden. Abhängig davon, ob ein positives oder ein negatives Resist verwendet wird, können dann belichtete oder unbelichtete Teile des Photoresists beseitigt werden. Die Struktur des Photoresists kann dann etwa durch Verwenden eines passenden Ätzprozesses zu der einen oder den mehreren Maskenschichten übertragen werden, wodurch die Maske 72 gebildet wird. Der Ätzprozess kann ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE), ein Ätzen mit induktiv gekoppeltem Plasma (ICP), dergleichen, oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein. Anschließend wird das Photoresist zum Beispiel in einem Veraschungs- oder einem Nassabstreifprozess beseitigt.
  • Unter Verwendung der Maske 72 kann das Halbleitersubstrat 70 so geätzt werden, dass zwischen benachbarten Paaren von Finnen 74 Gräben gebildet werden, und dass die Finnen 74 von dem Halbleitersubstrat 70 vorstehen. Der Ätzprozess kann ein RIE, ein NBE, ein ICP-Ätzen, dergleichen, oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein.
  • 4A und 4B veranschaulichen die jeweilige Bildung von Isolationsbereichen 78 in einem entsprechenden Graben 76. Die Isolationsbereiche 78 können ein Isoliermaterial wie etwa ein Oxid (wie etwa Siliziumoxid), ein Nitrid, dergleichen, oder eine Kombination davon enthalten oder sein, und das Isoliermaterial kann durch eine CVD mit einem Plasma hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und eine Nachhärtung, um sie zu einem anderen Material wie etwa einem Oxid umzuwandeln), dergleichen, oder eine Kombination davon gebildet werden. Es können andere Isoliermaterialien verwendet werden, die durch einen beliebigen annehmbaren Prozess gebildet werden. Bei der veranschaulichten Ausführungsform enthalten die Isolationsbereiche 78 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Planarisierungsprozess wie etwa chemisch-mechanisches Polieren (CMP) kann jegliches überschüssige Isoliermaterial und jegliche zurückgebliebene Maske (die z.B. verwendet wurde, um die Gräben 76 zu ätzen und die Finnen 74 zu bilden) beseitigen, wodurch die oberen Flächen des Isoliermaterials und die oberen Flächen der Finnen 74 so ausgeführt werden, dass sie koplanar sind. Das Isoliermaterial kann dann vertieft werden, um die Isolationsbereiche 78 zu bilden. Das Isoliermaterial wird so vertieft, dass die Finnen 74 zwischen benachbarten Isolationsbereichen 78 vorspringen, wodurch die Finnen 74 wenigstens teilweise als aktive Bereiche auf dem Halbleitersubstrat 70 abgegrenzt werden. Das Isoliermaterial kann unter Verwendung eines annehmbaren Ätzprozesses wie etwa eines solchen, der gegenüber dem Material des Isoliermaterials selektiv ist, vertieft werden. Zum Beispiel kann eine chemische Oxidbeseitigung unter Verwendung einer CERTAS®-Ätzung oder ein SICONI-Werkzeug von Applied Materials oder verdünnte Flusssäure (dHF) verwendet werden. Ferner können die oberen Flächen der Isolationsbereiche 78 wie veranschaulicht eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine schüsselförmige Vertiefung), oder eine Kombination aufweisen, die von einem Ätzprozess stammen kann.
  • Ein Durchschnittsfachmann wird leicht verstehen, dass die Prozesse, die im Hinblick auf 2A bis B bis 4A bis B beschrieben sind, lediglich Beispiele dafür darstellen, wie die Finnen 74 gebildet werden können. Bei anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Halbleitersubstrats 70 gebildet werden; können Gräben durch die dielektrische Schicht geätzt werden; können homoepitaktische Aufbauten epitaktisch in den Gräben gezüchtet werden; und kann die dielektrische Schicht so vertieft werden, dass die homoepitaktischen Aufbauten von der dielektrischen Schicht vorspringen, um Finnen zu bilden. Bei noch anderen Ausführungsformen können für die Finnen heteroepitaktische Aufbauten verwendet werden. Zum Beispiel können die Finnen 74 vertieft werden (z.B. nach dem Planarisieren des Isoliermaterials der Isolationsbereiche 78 und vor dem Vertiefen des Isoliermaterials), und kann an ihrer Stelle ein von den Finnen verschiedenes Material epitaktisch gezüchtet werden. Bei noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Halbleitersubstrats 70 gebildet werden; können Gräben durch die dielektrische Schicht geätzt werden; können heteroepitaktische Aufbauten unter Verwendung eines von dem Halbleitersubstrat 70 verschiedenen Materials epitaktisch in den Gräben gezüchtet werden; und kann die dielektrische Schicht so vertieft werden, dass die heteroepitaktischen Aufbauten von der dielektrischen Schicht vorspringen, um Finnen zu bilden. Bei einigen Ausführungsformen, bei denen homoepitaktische oder heteroepitaktische Aufbauten epitaktisch gezüchtet werden, können die gezüchteten Materialien während des Wachstums in situ dotiert werden, wodurch eine vorheriges Implantieren der Finnen vermieden werden kann, obwohl ein in-situ-Dotieren und ein Dotieren durch Implantation gemeinsam verwendet werden können. Und ferner kann es vorteilhaft sein, ein Material für eine Vorrichtung vom n-Typ, das sich von dem Material für eine Vorrichtung vom p-Typ unterscheidet, epitaktisch zu züchten.
  • 5A und 5B veranschaulichen die Bildung von Gatestapeln auf den Finnen 74. Die Gatestapel befinden sich über den Finnen und erstrecken sich seitlich rechtwinkelig zu den Finnen 74. Jeder Gatestapel umfasst eine dielektrische Schicht 80, eine Gateschicht 82 und eine Maske 84. Die Gatestapel können betriebliche Gatestapel in einem Gate-Zuerst-Prozess sein oder können Dummy-Gatestapel in einem Ersatz-Gate-Prozess sein.
  • Bei einem Gate-Zuerst-Prozess kann die dielektrische Schicht 80 ein Gatedielektrikum sein und die Gateschicht 82 eine Gateelektrode sein. Die Gatedielektrika, die Gateelektroden und die Maske 84 für die Gatestapel können durch sequentielles Bilden jeweiliger Schichten und dann Strukturieren dieser Schichten zu den Gatestapeln gebildet werden. Zum Beispiel kann eine Schicht für die Gatedielektrika Siliziumoxid, Siliziumnitrid, ein dielektrisches Material mit einem hohen k-Wert, dergleichen, oder Mehrschichten davon enthalten oder sein. Ein dielektrisches Material mit einem hohen k-Wert kann einen k-Wert aufweisen, der größer als etwa 7,0 ist, und kann ein Metalloxid oder -silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrschichten davon, oder eine Kombination davon enthalten. Die Schicht für die Gatedielektrika kann thermisch und/oder chemisch auf den Finnen 74 gezüchtet werden oder etwa durch plasmaunterstütze CVD (PECVD), ALD, Molekularstrahlabscheidung (MBD) oder eine andere Abscheidungstechnik konform abgeschieden werden. Eine Schicht für die Gateelektroden kann Silizium (z.B. Polysilizium, das dotiert oder undotiert sein kann), ein metallhaltiges Material (wie etwa Titan, Wolfram, Aluminium, Ruthenium, oder dergleichen), oder eine Kombination davon (wie etwa ein Silicid oder mehrere Schichten davon) enthalten oder sein. Die Schicht für die Gateelektroden kann durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Eine Schicht für die Maske 84 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumkohlenstoffnitrid, dergleichen, oder eine Kombination davon enthalten oder sein und durch CVD, PVD, ALS oder eine andere Abscheidungstechnik abgeschieden werden. Die Schichten für die Maske 84, die Gateelektroden und die Gatedielektrika können dann wie oben beschrieben zum Beispiel unter Verwendung der Photolithographie und eines oder mehrerer Ätzprozesse strukturiert werden, um die Maske 84, Gateschichten 82 und dielektrische Schichten 80 für jeden Gatestapel zu bilden.
  • Bei einem Ersatz-Gate-Prozess kann die dielektrische Schicht ein Grenzschicht-Dielektrikum sein und kann die Gateschicht 82 ein Dummy-Gate sein. Das Grenzschicht-Dielektrikum, das Dummy-Gate, und die Maske 84 für die Gatestapel können durch sequentielles Bilden von jeweiligen Schichten und dann Strukturieren dieser Schichten zu den Gatestapeln gebildet werden. Zum Beispiel kann eine Schicht für die Grenzschicht-Dielektrika Siliziumoxid, Siliziumnitrid, dergleichen, oder Mehrschichten davon enthalten oder sein und kann sie thermisch und/oder chemisch auf den Finnen 74 gezüchtet werden oder etwa durch PECVD, ALD oder eine andere Abscheidungstechnik konform abgeschieden werden. Eine Schicht für die Dummy-Gates kann Silizium (z.B. Polysilizium) oder ein anderes Material enthalten oder sein, das durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden wird. Ein Material für die Maske 84 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumkohlenstoffnitrid, dergleichen oder eine Kombination enthalten oder sein und durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die Schichten für die Maske 84, die Dummy-Gates und die Grenzschicht-Dielektrika können dann wie oben beschrieben zum Beispiel unter Verwendung der Photolithographie und eines oder mehrerer Ätzprozesse strukturiert werden, um die Maske 84, die Gateschicht 82 und dielektrische Schichten 80 für jeden Gatestapel zu bilden.
  • Bei einigen Ausführungsformen können in den aktiven Bereichen nach dem Bilden der Gatestapel schwach dotierte Drain-Bereiche (lightly doted drain, LDD) (nicht speziell dargestellt) gebildet werden. Zum Beispiel können Dotiermittel unter Verwendung der Gatestapel als Masken in die aktiven Bereiche implantiert werden. Beispielhafte Dotiermittel können Bor für eine Vorrichtung vom p-Typ und Phosphor oder Arsen für eine Vorrichtung vom n-Typ enthalten oder sein, obwohl andere Dotiermittel verwendet werden können. Die LDD-Bereiche können eine Dotiermittelkonzentration in einem Bereich von etwa 1015 cm-3 bis etwa 1017 cm-3 aufweisen.
  • 6A und 6B veranschaulichen die Bildung einer Oberflächenmodifikationsschicht 86 und einer Gateabstandshalterschicht 88 mit einem niedrigen k-Wert entlang von Seitenwänden und oberen Flächen der Gatestapel und der Finnen 74. Die Oberflächenmodifikationsschicht 86 wird entlang der Seitenwände und der oberen Flächen der Finnen 74 und der Gatestapel (z.B. entlang von Seitenwänden der dielektrischen Schichten 80, der Gateschichten 82 und der Masken 84 und auf oberen Flächen der Masken 84) und auf oberen Flächen der Isolationsbereiche 78 konform abgeschieden. Die Oberflächenmodifikationsschicht 86 kann Siliziumoxicarbonitrid (SiOxCNy) oder ein anderes Material umfassen oder sein. Bei einigen Beispielen kann die Oberflächenmodifikationsschicht unter Verwendung eines ALD-Prozesses abgeschieden werden, obwohl andere Abscheidungstechniken verwendet werden können. Eine Sauerstoffkonzentration in der Oberflächenmodifikationsschicht 86 steigt in einer von der Trägerfläche, auf der die Oberflächenmodifikationsschicht 86 abgeschieden ist, (z.B. von der Seitenwand des Gatestapels) weg führenden Richtung an. Eine Stickstoffkonzentration in der Oberflächenmodifikationsschicht 86 nimmt in einer von der Trägerfläche, auf der die Oberflächenmodifikationsschicht 86 abgeschieden ist, (z.B. von der Seitenwand des Gatestapels) weg führenden Richtung ab. Weitere Einzelheiten eines Beispiels für die Oberflächenmodifikationsschicht 86 und einen ALD-Prozess zur Bildung der Oberflächenmodifikationsschicht 86 werden nachstehend unter Bezugnahme auf 19 und 20 beschrieben. Bei einigen Ausführungsformen kann auf die Oberflächenmodifikationsschicht 86 verzichtet werden.
  • Die Abstandshalterschicht 88 mit einem niedrigen k-Wert wird konform auf die Oberflächenmodifikationsschicht 86 abgeschieden. Die Abstandshalterschicht 88 mit einem niedrigen k-Wert kann Siliziumoxicarbid (SiOC) oder ein anderes Material sein oder umfassen. Bei einigen Beispielen kann die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert unter Verwendung eines ALD-Prozesses abgeschieden werden, obwohl andere Abscheidungstechniken verwendet werden können. Bei einigen Ausführungsformen kann ein ALD-Prozess zum Abscheiden der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert einen Vorläufer verwenden, der eine funktionelle R-Gruppe enthält. Bei diesen oder ähnlichen Beispielen kann eine Stickstoffkonzentration in der Abstandshalterschicht 88 mit einem niedrigen k-Wert geringer als zehn atomare Prozent der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert sein und eine Kohlenstoffkonzentration in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert geringer als 5 atomare Prozent der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert sein. Ferner kann die Sauerstoffkonzentration in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert bei diesen oder ähnlichen Beispielen größer als die Stickstoffkonzentration in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert sein, welche größer als die Kohlenstoffkonzentration in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert sein kann. Bei einigen anderen Ausführungsformen kann ein ALD-Prozess zum Abscheiden der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert einen Vorläufer verwenden, der eine funktionelle H-Gruppe enthält, und umfasst der ALD-Prozess keinen Vorläufer, der Stickstoff enthält. Bei diesen oder ähnlichen Beispielen kann eine Stickstoffkonzentration in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert geringer als fünf atomare Prozent der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert sein. Zusätzliche Einzelheiten der Beispiele für die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert und die ALD-Prozesse zum Bilden dieser Beispiele für die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert sind nachstehend unter Bezugnahme auf 21, 22 und 24 bis 26 beschrieben. Bei einigen Ausführungsformen kann auf die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert verzichtet werden.
  • 7A und 7B veranschaulichen die Bildung von Mehrschicht-Gateabstandshaltern. Mehrschicht-Gateabstandshalter (z.B. wie dargestellt zweischichtige Gateabstandshalter) werden entlang der Seitenwände der Gatestapel (z.B. von Seitenwänden der dielektrischen Schicht 80, der Gateschicht 82 und der Masken 84) und über den Finnen 74 gebildet. Übrigbleibende Mehrschicht-Gateabstandshalter können abhängig von der Höhe der Finnen 74 über den Isolationsbereichen 78 zum Beispiel auch entlang der Seitenwände der Finnen 74 gebildet werden. Solche übrigbleibende Mehrschicht-Gateabstandshalter können auch als Finnenabstandshalter bezeichnet werden und entlang der Seitenwände der Finnen 74, die zum Beispiel in der Querschnittansicht von 7B vorhanden sind, zurückbleiben. Die Mehrschicht-Gateabstandshalter können durch anisotropes Ätzen der Gateabstandshalter 88 mit einem niedrigen k-Wert und der Oberflächenmodifikationsschicht 86 gebildet werden. Der Ätzprozess kann einen RIE, einen NBE, oder einen anderen Ätzprozess umfassen. Die Mehrschicht-Gateabstandshalter können bei anderen Ausführungsformen zusätzliche und/oder unterschiedliche Schichten und/oder Materialien umfassen.
  • 8A und 8B veranschaulichen die Bildung von Vertiefungen 90 für Source/Drain-Bereiche. Wie dargestellt werden die Vertiefungen 90 in den Finnen 74 an entgegengesetzten Seiten der Gatestapel gebildet. Das Vertiefen kann ein Ätzprozess sein. Der Ätzprozess kann isotrop oder anisotrop sein, oder kann ferner in Bezug auf eine oder mehrere kristalline Ebenen des Halbleitersubstrats 70 selektiv sein. Somit können die Vertiefungen 90 auf Basis des ausgeführten Ätzprozesses verschiedene Querschnittprofile aufweisen. Der Ätzprozess kann ein Trockenätzen wie etwa ein RIE, ein NBE oder dergleichen sein, oder kann ein Nassätzen sein, das etwa Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder ein anderes Ätzmittel verwendet.
  • 9A und 9B veranschaulichen die Bildung von Epitaxie-Source/Drain-Bereichen 92 in den Vertiefungen 90. Die Epitaxie-Source/Drain-Bereiche 92 können Silizium-Germanium (SixGe1-x, wobei x zwischen ungefähr 0 und 100 betragen kann), Siliziumcarbid, Silizium-Phosphor, reines oder im Wesentlichen reines Germanium, ein(en) III-V-Verbindungshalbleiter, ein(en) II-VI-Verbindungshalbleiter, oder dergleichen sein oder enthalten. Zum Beispiel umfassen Materialien zur Bildung eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP, und dergleichen. Die Epitaxie-Source/Drain-Bereiche 92 können in den Vertiefungen 90 durch epitaktisches Züchten eines Materials in den Vertiefungen 90 gebildet werden, etwa durch metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives eptitaktisches Wachstum (SEG), dergleichen, oder eine Kombination davon. Wie in 9A und 9B dargestellt wachsen die Epitaxie-Source/Drain-Bereiche 92 in den Vertiefungen 90 aufgrund der Blockierung durch die Isolationsbereiche 78 zunächst senkrecht, wobei die Epitaxie-Source/Drain-Bereiche 92 während dieser Zeit nicht waagerecht wachsen. Sobald die Vertiefungen 90 vollständig ausgefüllt sind, können die Epitaxie-Source/Drain-Bereiche 92 sowohl senkrecht als auch waagerecht wachsen, um Facetten zu bilden, die kristallinen Ebenen des Halbleitersubstrats 70 entsprechen können. Bei einigen Beispielen werden für Epitaxie-Source/Drain-Bereiche für Vorrichtungen vom p-Typ und Vorrichtungen vom n-Typ unterschiedliche Materialien verwendet. Ein passendes Maskieren während des Vertiefens oder des epitaktischen Wachstums kann gestatten, dass in unterschiedlichen Vorrichtungen unterschiedliche Materialien verwendet werden.
  • Ein Durchschnittsfachmann wird auch leicht verstehen, dass auf das Vertiefen und das epitaktische Wachstum von 8A bis B und 9A bis B verzichtet werden kann, und dass Source/Drain-Bereiche gebildet werden können, indem Dotiermittel unter Verwendung der Gatestapel und der Mehrschicht-Gateabstandshalter als Masken in die Finnen 74 implantiert werden. Bei einigen Beispielen, bei denen Epitaxie-Soure/Drain-Bereiche 92 ausgeführt werden, können auch die Epitaxie-Source/Drain-Bereiche 92 dotiert werden, etwa durch in-situ-Dotieren während des epitaktischen Wachstums und/oder durch Implantieren von Dotiermitteln nach dem epitaktischen Wachstum in die Epitaxie-Source/Drain-Bereiche 92. Beispielhafte Dotiermittel können zum Beispiel Bor für eine Vorrichtung vom p-Typ und Phosphor oder Arsen für eine Vorrichtung vom n-Typ sein, obwohl andere Dotiermittel verwendet werden können. Die Epitaxie-Source/Drain-Bereiche 92 (oder ein anderer Source/Drain-Bereich) können eine Dotiermittelkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. Somit kann ein Source/Drain-Bereich durch Dotieren (z.B. gegebenenfalls durch Implantation und/oder in situ während des epitaktischen Wachstums) und/oder gegebenenfalls durch epitaktisches Wachstum abgegrenzt werden, was den aktiven Bereich, in dem der Source/Drain-Bereich abgegrenzt ist, weiter abgrenzen kann.
  • 10A und 10B veranschaulichen die Bildung einer Kontaktätzstoppschicht (CESL) 96 mit einem niedrigen k-Wert. Im Allgemeinen kann eine Ätzstoppschicht einen Mechanismus zum Anhalten eines Ätzprozesses, wenn z.B. Kontakte oder Durchkontaktierungen gebildet werden, bereitstellen. Eine Ätzstoppschicht kann aus einem dielektrischen Material mit einer Ätzselektivität, die sich von benachbarten Schichten oder Komponenten unterscheidet, gebildet werden. Die CESL 96 mit einem niedrigen k-Wert wird konform auf Oberflächen der Epitaxie-Source/Drain-Bereiche 92, Seitenwände und obere Flächen der Mehrschicht-Gateabstandshalter, obere Flächen der Maske 84, und obere Flächen der Isolationsbereiche 78 abgeschieden. Die CESL 96 mit einem niedrigen k-Wert kann jedes beliebige dielektrische Material mit einem niedrigen k-Wert wie etwa Siliziumoxicarbid, Siliziumoxicarbonitrid, dergleichen, oder eine Kombination davon umfassen oder sein. Bei einigen Beispielen kann die Sauerstoffkonzentration in der CESL 96 mit einem niedrigen k-Wert größer als die Stickstoffkonzentration in der CESL 96 mit einem niedrigen k-Wert sein. Die CESL 96 mit einem niedrigen k-Wert enthält bei einigen Beispielen kein Siliziumnitrid oder Siliziumkohlenstoffnitrid. Die CESL 96 mit einem niedrigen k-Wert kann durch ALD, CVD, MBD, oder eine andere Abscheidungstechnik abgeschieden werden. Bei einigen Beispielen kann anstelle der CESL 96 mit einem niedrigen k-Wert, oder zusätzlich dazu, eine CESL mit einem nicht niedrigen k-Wert ausgeführt werden. Eine CESL mit einem nicht niedrigen k-Wert kann Siliziumnitrid, Siliziumkohlenstoffnitrid, dergleichen, oder eine Kombination davon enthalten.
  • 11 und 11B veranschaulichen die Bildung eines ersten Zwischenschicht-Dielektrikums (ILD) 100 über der CESL 96 mit einem niedrigen k-Wert. Das erste ILD 100 kann Siliziumdioxid, ein dielektrisches Material mit einem niedrigen k-Wert wie etwa Siliziumoxinitrid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Borphosphorsilikatglas (BPSG), undotiertes Silikatglas (USG), fluoriertes Silikatglas (FSG), Organosilikatgläser (OSG), SiOxCy, Spin-On-Glass, Spin-On-Polymere, ein Siliziumkohlenstoffmaterial, eine Verbindung davon, einen Verbundstoff davon, dergleichen, oder eine Kombination davon umfassen oder sein. Das erste ILD 100 kann durch Aufschleudern, CVD, FCVD, PECVD, PVD, oder eine andere Abscheidungstechnik abgeschieden werden.
  • Das erste ILD 100 kann nach dem Abscheiden etwa durch CMP planarisiert werden. Bei einem Gate-Zuerst-Prozess kann sich eine obere Fläche des ersten ILD 100 über den oberen Abschnitten der CESL 96 mit einem niedrigen k-Wert und den Gatestapeln befinden. Daher können die oberen Abschnitte der CESL 96 mit einem niedrigen k-Wert über den Gatestapeln verbleiben.
  • 12A und 12B veranschaulichen als Beispiel die Bildung von Öffnungen 102 durch das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert zu den Epitaxie-Source/Drain-Bereichen 92, um wenigstens Teile der Epitaxie-Source/Drain-Bereiche 92 freizulegen. Das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert können zum Beispiel unter Verwendung der Photolithographie und eines oder mehrerer Ätzprozesse mit den Öffnungen 102 strukturiert werden.
  • 13A und 13B veranschaulichen die Bildung von leitenden Merkmalen 104 in den Öffnungen 102 zu den Epitaxie-Source/Drain-Bereichen 92. Die leitenden Merkmale 104 können zum Beispiel eine Haft- und/oder Sperrschicht und ein leitendes Material auf der Haft- und/oder Sperrschicht aufweisen. Bei einigen Beispielen können die leitenden Merkmale 104 wie dargestellt Silicidbereiche 106 auf den Epitaxie-Source/Drain-Bereichen 92 umfassen. Die Haft- und/oder Sperrschicht kann in den Öffnungen 102 und über dem ersten ILD 100 konform abgeschieden werden. Die Haft- und/oder Sperrschicht kann Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Tantaloxid, dergleichen, oder eine Kombination davon sein oder umfassen, und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Die Silicidbereiche 106 können durch Reagieren von oberen Abschnitten der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht auf den oberen Abschnitten der Epitaxie-Source/Drain-Bereiche 92 gebildet werden. Es kann ein Tempern durchgeführt werden, um die Reaktion der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht zu erleichtern.
  • Das leitende Material kann auf die Haft- und/oder Sperrschicht abgeschieden werden und die Öffnungen 102 füllen. Das leitende Material kann Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen, oder eine Kombination davon sein oder umfassen und kann durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nach dem Abscheiden des Materials der leitenden Merkmale 104 kann überschüssiges Material zum Beispiel unter Verwendung eines Planarisierungsprozesses wie etwa CMP beseitigt werden. Der Planarisierungsprozess kann überschüssiges Material der leitenden Merkmale 104 von oberhalb einer oberen Fläche des ersten ILD 100 beseitigen. Daher können die oberen Flächen der leitenden Merkmale 104 und des ersten ILD 100 koplanar sein. Die leitenden Merkmale 104 können Kontakte, Stecker, usw. sein oder als solche bezeichnet werden.
  • 14A bis B bis 17A bis B sind Querschnittansichten von jeweiligen Zwischenaufbauten in Zwischenstadien bei einem anderen beispielhaften Prozess zur Bildung einer Halbleitervorrichtung nach einigen Ausführungsformen. 14A bis B und 17A bis B veranschaulichen weitere Gesichtspunkte eines wie hier beschriebenen Ersatz-Gate-Prozesses. Die Verarbeitung wird zunächst wie oben unter Bezugnahme auf 2A bis B bis 11A bis B beschrieben durchgeführt.
  • 14A und 14B veranschaulichen das Ersetzen von Gatestapeln durch Ersatz-Gateaufbauten. Das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert werden so gebildet, dass die oberen Flächen mit oberen Flächen der Gateschichten 82 koplanar sind. Ein Planarisierungsprozess wie etwa CMP kann durchgeführt werden, um die obere Fläche des ersten ILD 100 und der CESL 96 mit einem niedrigen k-Wert in eine Ebene mit den oberen Flächen der Gateschichten 82 zu bringen. Das CMP kann auch die Maske 84 (und in einigen Fällen obere Abschnitte der Mehrschicht-Gateabstandshalter) auf den Gateschichten 82 beseitigen. Entsprechend werden die oberen Flächen der Gateschichten 82 durch das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert hindurch freigelegt.
  • Wenn die Gateschichten 82 durch das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert hindurch freigelegt sind, werden die Gateschichten 82 und die dielektrischen Schichten 80 etwa durch einen oder mehrere Ätzprozesse beseitigt. Die Gateschichten 82 können durch einen Ätzprozess, der gegenüber den Gateschichten 82 selektiv ist, beseitigt werden, wobei die dielektrischen Schichten 80 als Ätzstoppschichten wirken, und anschließend können die dielektrischen Schichten 80 durch einen anderen Ätzprozess, der gegenüber den dielektrischen Schichten 80 selektiv ist, beseitigt werden. Die Ätzprozesse können zum Beispiel ein RIE, ein NBE, ein Nassätzen, oder ein anderer Ätzprozess sein. Wo die Gatestapel beseitigt werden, werden zwischen den Mehrschicht-Gateabstandshaltern Vertiefungen gebildet, und durch die Vertiefungen werden die Kanalbereiche der Finnen 74 freigelegt.
  • Die Ersatz-Gate-Aufbauten werden in den Vertiefungen, die gebildet sind, wo die Gatestapel beseitigt wurden, gebildet. Die Ersatz-Gate-Aufbauten weisen jeweils eine oder mehrere konforme Schichten 120 und eine Gateelektrode 122 auf. Die eine oder die mehreren konformen Schichten 120 weisen eine Gatedielektrikumsschicht auf und können eine oder mehrere Austrittsarbeitseinstellschichten aufweisen. Die Gatedielektrikumsschicht kann in den Vertiefungen, wo die Gatestapel beseitigt wurden, (z.B. auf oberen Flächen der Isolationsbereiche 78, Seitenwänden und oberen Flächen der Finnen 74 entlang der Kanalbereiche, und Seitenwänden der Mehrschicht-Gateabstandshalter) und auf den oberen Flächen des ersten ILD 100, der CESL 96 mit einem niedrigen k-Wert und Mehrschicht-Gateabstandshaltern konform abgeschieden werden. Die Gatedielektrikumsschicht kann Siliziumoxid, Siliziumnitrid, ein dielektrisches Material mit einem hohen k-Wert, Mehrfachschichten davon, oder ein anderes dielektrisches Material sein oder enthalten. Ein dielektrisches Material mit einem hohen k-Wert kann einen k-Wert aufweisen, der größer als etwa 7,0 ist, und kann ein Metalloxid oder ein Metallsilikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, oder einer Kombination davon enthalten. Die Gatedielektrikumsschicht kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Dann kann eine Arbeitsfunktionseinstellschicht, falls eine solche ausgeführt wird, konform auf die Gatedielektrikumsschicht abgeschieden werden. Die Arbeitsfunktionseinstellschicht kann Tantal, Tantalnitrid, Titan, Titannitrid, dergleichen, oder eine Kombination davon enthalten oder sein und kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden. Anschließend können jedwede zusätzliche Arbeitsfunktionseinstellschichten auf die gleiche Weise wie die erste Arbeitsfunktionseinstellschicht abtgeschieden werden.
  • Über der einen oder den mehreren konformen Schichten 120 wird eine Schicht für die Gateelektroden 122 gebildet. Die Schicht für die Gateelektroden 122 kann verbleibende Vertiefungen, wo die Gatestapel entfernt wurden, füllen. Die Schicht für die Gateelektroden 122 kann ein metallhaltiges Material wie etwa Co, Ru, Al, W, Cu, Mehrschichten davon, oder eine Kombination davon sein oder umfassen. Die Schicht für die Gateelektroden 122 kann durch ALD, PECVD, MBD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Teile der Schicht für die Gateelektroden 122 und der einen oder mehreren konformen Schichten 120 über den oberen Flächen des ersten ILD 100, der CESL 96 mit einem niedrigen k-Wert, und der Mehrschicht-Gateabstandshalter werden beseitigt. Zum Beispiel kann ein Planarisierungsprozess wie etwa CMP die Teile der Schicht für die Gateelektroden 122 und der einen oder mehreren konformen Schichten 120 über den oberen Flächen des ersten ILD 100, der CESL 96 mit einem niedrigen k-Wert, und der Mehrschicht-Gateabstandshalter beseitigen. Die Ersatz-Gate-Aufbauten, die die Gateelektroden 122 und eine oder mehrere konforme Schichten 120 umfassen, können daher wie in 14A dargestellt gebildet werden.
  • 15A und 15B veranschaulichen die Bildung eines zweiten ILD 130 über dem ersten ILD 100, den Ersatz-Gate-Aufbauten, den Mehrschicht-Gateabstandshaltern, und der CESL 96 mit einem niedrigen k-Wert. Obwohl keine entsprechende Darstellung vorgenommen wurde, kann über dem ersten ILD 100 usw. eine Ätzstoppschicht abgeschieden werden und das zweite ILD 130 über der Ätzstoppschicht abgeschieden werden. Falls eine solche ausgeführt wird, kann die Ätzstoppschicht Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumkohlenstoffoxid, Kohlenstoffnitrid, dergleichen, oder eine Kombination davon umfassen oder sein und durch CVD, PECVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Das zweite ILD 130 kann Siliziumdioxid, ein dielektrisches Material mit einem niedrigen k-Wert wie etwa Siliziumoxinitrid, PSG; BSG, BPSG, USG, FSG, OSG, SiOxCy, Spin-On-Glass, Spin-On-Polymere, ein Siliziumkohlenstoffmaterial, eine Verbindung davon, einen Verbundstoff davon, dergleichen, oder eine Kombination davon umfassen oder sein. Das zweite ILD 130 kann durch Aufschleudern, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • 16A und 16B veranschaulichen als Beispiel die Bildung von Öffnungen 132 durch das zweite ILD 130, das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert zu den Epitaxie-Source/Drain-Bereichen 92, um wenigstens Teile der Epitaxie-Source/Drain-Bereiche 96 freizulegen. Das zweite ILD 130, das erste ILD 100 und die CESL 96 mit einem niedrigen k-Wert können zum Beispiel unter Verwendung der Photolithographie und eines oder mehrerer Ätzprozesse mit den Öffnungen 132 strukturiert werden.
  • 17A und 17B veranschaulichen die Bildung von leitenden Merkmalen 134 in den Öffnungen 132 zu den Epitaxie-Source/Drain-Bereichen 92. Die leitenden Merkmale 134 können zum Beispiel eine Haft- und/oder Sperrschicht und ein leitendes Material auf der Haft- und/oder Sperrschicht aufweisen. Bei einigen Beispielen können die leitenden Merkmale 134 wie dargestellt Silicidbereiche 136 auf den Epitaxie-Source/Drain-Bereichen 92 umfassen. Die Haft- und/oder Sperrschicht kann in den Öffnungen 132 und über dem zweiten ILD 130 konform abgeschieden werden. Die Haft- und/oder Sperrschicht kann Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Tantaloxid, dergleichen, oder eine Kombination davon sein oder umfassen, und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Die Silicidbereiche 136 können durch Reagieren von oberen Abschnitten der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht auf den oberen Abschnitten der Epitaxie-Source/Drain-Bereiche 92 gebildet werden. Es kann ein Tempern durchgeführt werden, um die Reaktion der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht zu erleichtern.
  • Das leitende Material kann auf die Haft- und/oder Sperrschicht abgeschieden werden und die Öffnungen 132 füllen. Das leitende Material kann Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen, oder eine Kombination davon sein oder umfassen und kann durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nach dem Abscheiden des Materials der leitenden Merkmale 134 kann überschüssiges Material zum Beispiel unter Verwendung eines Planarisierungsprozesses wie etwa CMP beseitigt werden. Der Planarisierungsprozess kann überschüssiges Material der leitenden Merkmale 134 von oberhalb einer oberen Fläche des zweiten ILD 130 beseitigen. Daher können die oberen Flächen der leitenden Merkmale 134 und des zweiten ILD 130 koplanar sein. Die leitenden Merkmale 134 können Kontakte, Stecker, usw. sein oder als solche bezeichnet werden.
  • 18 ist ein Prozessablauf 200 zur Bildung eines Gateabstandshalters (z.B. eines Mehrschicht-Gateabstandshalters) nach einigen Ausführungsformen. Bei der Tätigkeit 202 wird optional eine Oberflächenmodifikationsschicht auf einem Vorrichtungsaufbau gebildet, wie allgemein in 6A und 6B dargestellt und unter Bezugnahme darauf beschrieben ist. Auf diese Tätigkeit 202 kann verzichtet werden. Bei der Tätigkeit 204 wird unter Verwendung eines Prozesses, der einen funktionellen R-Gruppen-Vorläufer verwendet, eine Gateabstandshalterschicht mit einem niedrigen k-Wert gebildet. Die Gateabstandshalterschicht mit einem niedrigen k-Wert kann zum Beispiel auf der Oberflächenmodifikationsschicht, falls eine solche optional ausgeführt wurde, oder auf dem Vorrichtungsaufbau gebildet werden. Die Bildung der Gateabstandshalterschicht mit einem niedrigen k-Wert ist allgemein in 6A und 6B dargestellt und unter Bezugnahme darauf beschrieben. Bei der Tätigkeit 206 werden die Gateabstandshalterschicht mit einem niedrigen k-Wert und die Oberflächenmodifikationsschicht, falls eine solche ausgeführt wurde, anisotrop geätzt, um den Gateabstandshalter zu bilden, wie allgemein in 7A und 7B dargestellt und unter Bezugnahme darauf beschrieben ist.
  • 19 ist ein Prozessablauf 300 zur Bildung einer Oberflächenmodifikationsschicht wie etwa bei der Tätigkeit 202 des Prozessablaufs 200 nach einigen Ausführungsformen. Der Prozessablauf 300 bei diesem Beispiel ist ein ALD-Prozess. Wie offensichtlich werden wird, kann die durch den Prozessablauf 300 gebildete Oberflächenmodifikationsschicht SiOxCNy mit veränderlichen Konzentrationen von Sauerstoff und Stickstoff sein.
  • Bei der Tätigkeit 302 werden anfängliche Vorläufer-Fließmengen für die Bildung der Oberflächenmodifikationsschicht bestimmt. Die Vorläufer umfassen ein Silizium(Si)quellen-Vorläufergas, ein Kohlenstoff(C)quellen-Vorläufergas, ein Sauerstoff(0)quellen-Vorläufergas, und ein Stickstoffquellen(N)-Vorläufergas. Bei einigen Beispielen ist der Siliziumquellen-Vorläufer Hexachlordisilan (HCD, SisCl6) oder ein anderer Vorläufer; ist der Kohlenstoffquellen-Vorläufer Propen (C3H6) oder ein anderer Vorläufer; ist der Sauerstoffquellen-Vorläufer Sauerstoff (O2) oder ein anderer Vorläufer; und ist der Stickstoffquellen-Vorläufer Ammoniak (NH3) oder ein anderer Vorläufer.
  • Die Tätigkeiten 304 bis 308 veranschaulichen einen Zyklus des ALD-Prozesses. Der Zyklus umfasst abwechselnde Fließ- (oder Impuls-) und Abführtätigkeiten, wobei jeder Vorläufer während des Zyklus wenigstens einmal zum Fließen gebracht (oder gepulst) und anschließend abgeführt wird. Bei der Tätigkeit 304 wird der Siliziumquellen-Vorläufer zum Fließen in eine ALD-Werkzeugkammer, in die das Substrat (z.B. worauf der Vorrichtungsaufbau gebildet wird, wie z.B. in 5A bis B dargestellt ist) übertragen wurde, gebracht, und anschließend wird der Siliziumquellen-Vorläufer bei der Tätigkeit 306 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Siliziumquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Siliziumquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert. Ebenso wird bei der Tätigkeit 308 der Kohlenstoffquellen-Vorläufer zum Fließen in die ALD-Werkzeugkammer gebracht, und wird der Kohlenstoffquellen-Vorläufer anschließend bei der Tätigkeit 310 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Kohlenstoffquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Kohlenstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert.
  • Bei der Tätigkeit 312 wird der Sauerstoffquellen-Vorläufer zum Fließen in die ALD-Werkzeugkammer gebracht, und anschließend wird der Sauerstoffquellen-Vorläufer bei der Tätigkeit 314 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Sauerstoffquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Bei einigen Beispielen sättigen die Reaktionen die auf dem Substrat vorhandenen Reaktionsstellen wenigstens in einem Anfangszyklus (in Anfangszyklen) des ALD-Prozesses nicht, und reagiert der Sauerstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind. Die Sättigung kann verhindert werden, indem eine Fließmenge und eine Dauer des Flusses (oder Impulses) bei der Tätigkeit 312 gesteuert wird. Durch Steuern der Fließmenge und der Dauer kann zum Beispiel nicht genügend Sauerstoffquellen-Vorläufer vorhanden sein, um die auf dem Substrat vorhandenen Reaktionsstellen zu sättigen. Dies kann gestatten, dass eine Sauerstoffkonzentration, die sich aus einem solchen Zyklus (solchen Zyklen) ergibt, niedriger ist, als wenn dem Sauerstoffquellen-Vorläufer gestattet würde, die auf dem Substrat vorhandenen Reaktionsstellen zu sättigen.
  • Bei der Tätigkeit 316 wird der Stickstoffquellen-Vorläufer zum Fließen in die ALD-Werkzeugkammer gebracht, und anschließend wird der Stickstoffquellen-Vorläufer bei der Tätigkeit 318 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Stickstoffquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Stickstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert.
  • Nach der Tätigkeit 318 wird bei der Tätigkeit 320 eine Bestimmung vorgenommen, ob zusätzliche Zyklen durchgeführt werden sollen (z.B. durch Bestimmen, ob eine Anzahl von Zyklen für ein Rezept durchgeführt wurde, um eine Zieldicke zu erreichen). Wenn dies der Fall ist, wird bei der Tätigkeit 322 bestimmt, dass die Fließmenge für den Sauerstoffquellen-Vorläufer erhöht wird und die Fließmenge für den Stickstoffquellen-Vorläufer verringert wird. Dann wird unter Verwendung der bestimmen Fließmengen des Sauerstoffquellen-Vorläufers und des Stickstoffquellen-Vorläufers ein anderer Zyklus durchgeführt. Durch Erhöhen der Fließmenge für den Sauerstoffquellen-Vorläufer kann eine Sauerstoffkonzentration, die durch den Zyklus (die Zyklen), bei dem (denen) die erhöhte Fließmenge verwendet wird, gebildet wird, in Bezug auf (eine) Sauerstoffkonzentration(en), die durch einen vorhergehenden Zyklus (vorhergehende Zyklen) gebildet wurde(n), bei dem (denen) (eine) niedrigere Fließmenge verwendet wurde(n), erhöht werden. Umgekehrt kann durch Verringern der Fließmenge für den Stickstoffquellen-Vorläufer eine Stickstoffkonzentration, die durch den Zyklus (die Zyklen), bei dem (denen) die verringerte Fließmenge verwendet wird, gebildet wird, in Bezug auf (eine) Stickstoffkonzentration(en), die durch einen vorhergehenden Zyklus (vorhergehende Zyklen) gebildet wurde(n), bei dem (denen) (eine) höhere Fließmenge(n) verwendet wurde(n), verringert werden. Durch Erhöhen der Fließmenge des Sauerstoffquellen-Vorläufers kann in der Oberflächenmodifikationsschicht ein ansteigender Konzentrationsgradient für den Sauerstoff gebildet werden, und durch Verringern der Fließmenge des Stickstoffquellen-Vorläufers kann in der Oberflächenmodifikationsschicht ein abnehmender Konzentrationsgradient für den Stickstoff gebildet werden. Bei einigen Beispielen sättigen die Reaktionen mit dem Stickstoffquellen-Vorläufer die auf dem Substrat vorhandenen Reaktionsstellen wenigstens bei einem späteren Zyklus (späteren Zyklen) des ALD-Prozesses nicht, und reagiert der Stickstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden ist, was im Allgemeinen durch die verringerte Fließmenge des Stickstoffquellen-Vorläufers verursacht wird. Die Sättigung kann verhindert werden, indem eine Fließmenge und eine Dauer des Flusses (oder Impulses) gesteuert wird. Durch Steuern der Fließmenge und der Dauer kann zum Beispiel nicht genügend Stickstoffquellen-Vorläufer vorhanden sein, um die auf dem Substrat vorhandenen Reaktionsstellen zu sättigen.
  • Die Erhöhung und Verringerung kann stattfinden, bis ein gewisser Schwellenwert erreicht wird, wie bei der Tätigkeit 322 angegeben ist. Zum Beispiel kann eine bestimmte erhöhte Fließmenge des Sauerstoffquellen-Vorläufers die vorhandenen Reaktionsstellen auf dem Substrat sättigen, weshalb eine weitere Zunahme eine in der Oberflächenmodifikationsschicht gebildete Sauerstoffkonzentration im Allgemeinen nicht erhöhen würde. Ferner kann zum Beispiel auf Basis einer gegebenen Fließmenge eine gewünschte Konzentration erreicht werden, so dass eine weitere Erhöhung oder Verringerung möglicherweise nicht gewünscht ist.
  • Obwohl die Erhöhung und Verringerung der Fließmengen für den Sauerstoffquellen-Vorläufer und den Stickstoffquellen-Vorläufer für jeden Zyklus in dem Prozessablauf von 19 angegeben sind, kann eine solche Erhöhung und Verringerung zum Beispiel in verschiedenen Intervallen von Zyklen stattfinden, und kann die Erhöhung und Verringerung zum Beispiel zwischen unterschiedlichen Zyklen stattfinden. Die Erhöhung und Verringerung kann periodisch nach einer vorherbestimmten Anzahl von Zyklen stattfinden, oder kann nicht periodisch stattfinden.
  • 20 veranschaulicht eine Querschnittansicht eines Teils des Zwischenaufbaus von 17A, um zusätzliche Einzelheiten einer gemäß dem Prozessablauf 300 von 19 gebildeten Oberflächenmodifikationsschicht 86 nach einigen Ausführungsformen zu veranschaulichen. Obwohl verschiedene hier und nachstehend beschriebene Beispiele im Kontext von 17A bei einem Ersatz-Gate-Prozess beschrieben sind, ist diese Beschreibung auch im Kontext eines Gate-Zuerst-Prozesses wie etwa in 13A anwendbar.
  • Die Oberflächenmodifikationsschicht 86 weist einen ansteigenden Sauerstoffkonzentrationsgradienten 402 und einen abnehmenden Stickstoffkonzentrationsgradienten 404 auf. Die Konzentrationsgradienten 402 und 404 werden jeweils wie unter Bezugnahme auf 19 beschrieben durch Erhöhen und Verringern der Fließmengen des Sauerstoffquellen-Vorläufers und des Stickstoffquellen-Vorläufers ansteigend und abnehmend ausgeführt. Der Abschnitt der Oberflächenmodifikationsschicht 86, der der Seitenwandfläche des Ersatz-Gateaufbaus (z.B. der Seitenwand der konformen Schicht 120) am nächsten liegt, ist zum Beispiel unter Verwendung des Prozessablaufs von 19 stickstoffreich. Der Abschnitt der Oberflächenmodifikationsschicht 86, der der Seitenwandfläche des Ersatz-Gateaufbaus am nächsten liegt, kann eine Stickstoffkonzentration aufweisen, die zum Beispiel in einem Bereich von etwa o atomaren Prozent bis etwa 40 atomare Prozent liegt. Da dieser Abschnitt der Oberflächenmodifikationsschicht 86 stickstoffreich ist, können andere Abschnitte eines Gateabstandshalters (z.B. eines Mehrschicht-Gateabstandshalters) vor einer Bearbeitung wie etwa einem Ätzprozess zur Beseitigung eines Dummy-Gatestapels bei einem Ersatz-Gate-Prozess geschützt werden.
  • Bei einigen Beispielen kann der ALD-Prozess des Prozessablaufs 300 von 19 in einem Bereich von 10 Zyklen bis 30 Zyklen wie etwa 18 Zyklen durchgeführt werden. Bei einigen Beispielen kann eine Dicke T1 der Oberflächenmodifikationsschicht 86 (z.B. in einer senkrecht zu der Seitenwandfläche des Ersatz-Gateaufbaus verlaufenden Richtung) in einem Bereich von etwa o Å bis etwa 30 Å liegen und beispielsweise etwa 30 Å betragen. Die Dicke T1 der Oberflächenmodifikationsschicht 86 kann in einem Bereich von etwa o Prozent bis etwa 30 Prozent einer Abmessung D zwischen der Seitenwand des Ersatz-Gateaufbaus und einer nächstgelegenen Fläche eines leitenden Merkmals 134 liegen und beispielsweise etwa 30 Prozent davon betragen. Es können andere Zykluszahlen und/oder unterschiedliche Prozesse ausgeführt werden, um eine Oberflächenmodifikationsschicht 86 zu bilden, und/oder die Oberflächenmodifikationsschicht 86 kann andere Dicken aufweisen.
  • 21 ist ein Prozessablauf 500 zur Bildung einer Abstandshalterschicht mit einem niedrigen k-Wert, etwa bei der Tätigkeit 204 des Prozessablaufs 200, nach einigen Ausführungsformen. Der Prozessablauf 500 bei diesem Beispiel ist ein ALD-Prozess. Wie offensichtlich werden wird, kann die durch den Prozessablauf 500 gebildete Abstandshalterschicht mit einem niedrigen k-Wert Siliziumoxinitrid (SiON) sein.
  • Bei der Tätigkeit 502 werden Vorläuferfließmengen zur Bildung der Abstandshalterschicht mit einem niedrigen k-Wert bestimmt. Die Vorläufer umfassen ein Silizium(Si)quellen-Vorläufergas, ein Kohlenstoff(C)quellen-Vorläufergas (das eine funktionelle R-Gruppe enthält), und ein Sauerstoff(O)quellen-Vorläufergas. Bei einigen Ausführungsformen ist das Siliziumquellen-Vorläufergas Hexachlordisilan (HCD, Ci2Cl6) oder ein anderer Vorläufer; ist der Kohlenstoffquellen-Vorläufer Triethylamin (TEA, C6H15N) oder ein anderer Vorläufer, und ist der Sauerstoffquellen-Vorläufer Sauerstoff (O2) oder ein anderer Vorläufer.
  • Die Tätigkeiten 504 bis 514 veranschaulichen einen Zyklus des ALD-Prozesses. Der Zyklus umfasst abwechselnde Fließ- (oder Impuls-) und Abführtätigkeiten, wobei jeder Vorläufer während des Zyklus wenigstens einmal zum Fließen gebracht (oder gepulst) und anschließend abgeführt wird. Bei der Tätigkeit 504 wird der Siliziumquellen-Vorläufer zum Fließen in eine ALD-Werkzeugkammer, in die das Substrat (z.B. worauf der Vorrichtungsaufbau gebildet wird, wie z.B. in 5A bis B dargestellt ist) übertragen wurde, gebracht, und anschließend wird der Siliziumquellen-Vorläufer bei der Tätigkeit 506 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Siliziumquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Siliziumquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert. Ebenso wird bei der Tätigkeit 508 der Kohlenstoffquellen-Vorläufer mit der funktionellen R-Gruppe zum Fließen in die ALD-Werkzeugkammer gebracht, und wird der Kohlenstoffquellen-Vorläufer anschließend bei der Tätigkeit 510 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Kohlenstoffquellen-Vorläufer mit der funktionellen R-Gruppe mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Kohlenstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert. Ebenso wird bei der Tätigkeit 512 der Sauerstoffquellen-Vorläufer zum Fließen in die ALD-Werkzeugkammer gebracht, und wird der Sauerstoffquellen-Vorläufer anschließend bei der Tätigkeit 514 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Sauerstoffquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Sauerstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert.
  • Nach der Tätigkeit 514 wird bei der Tätigkeit 516 eine Bestimmung vorgenommen, ob zusätzliche Zyklen durchgeführt werden sollen. Wenn dies der Fall ist, wird ein anderer Zyklus durchgeführt. Es kann jede beliebige Anzahl von Zyklen durchgeführt werden, um eine Gateabstandshalterschicht mit einem niedrigen k-Wert mit einer gewünschten Dicke abzuscheiden.
  • 22 veranschaulicht eine Querschnittansicht eines Teils des Zwischenaufbaus von 17A, um zusätzliche Einzelheiten einer gemäß dem Prozessablauf 500 von 21 gebildeten Gateabstandshalterschicht 88 mit einem niedrigen k-Wert nach einigen Ausführungsformen zu veranschaulichen. Die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert weist eine Sauerstoffkonzentration 602, eine Stickstoffkonzentration 604 und eine Kohlenstoffkonzentration 606 auf. Die Sauerstoffkonzentration 602 in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert ist größer als die Stickstoffkonzentration 604 in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert, welche größer als die Kohlenstoffkonzentration 606 Gateabstandshalterschicht 88 mit einem niedrigen k-Wert ist. Bei einigen Beispielen geht die Stickstoffkonzentration 604 in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert nicht über zehn atomare Prozent hinaus, und geht die Kohlenstoffkonzentration 606 in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert nicht über fünf atomare Prozent hinaus.
  • Bei einigen Beispielen kann der ALD-Prozess des Prozessablaufs 500 von 21 in einem Bereich von 50 Zyklen bis 150 Zyklen wie etwa 100 Zyklen durchgeführt werden. Bei einigen Beispielen kann eine Dicke T2 der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert (z.B. in einer senkrecht zu der Oberflächenmodifikationsschicht 86 verlaufenden Richtung) in einem Bereich von etwa 10 Å bis etwa 80 Å liegen und beispielsweise etwa 40 Å betragen. Die Dicke T2 der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert kann in einem Bereich von etwa 10 Prozent bis etwa 80 Prozent einer Abmessung D zwischen der Seitenwand des Ersatz-Gateaufbaus und einer nächstgelegenen Fläche eines leitenden Merkmals 134 liegen und beispielsweise etwa 40 Prozent davon betragen. Es können andere Zykluszahlen und/oder unterschiedliche Prozesse ausgeführt werden, um eine Gateabstandshalterschicht 88 mit einem niedrigen k-Wert zu bilden, und/oder die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert kann andere Dicken aufweisen.
  • 23 ist ein Prozessablauf 700 zur Bildung eines Gateabstandshalters (z.B. eines Mehrschicht-Gateabstandshalters) nach einigen Ausführungsformen. Bei der Tätigkeit 202 wird optional eine Oberflächenmodifikationsschicht auf einem Vorrichtungsaufbau gebildet, wie allgemein in 6A und 6B dargestellt und unter Bezugnahme darauf beschrieben ist. Die Tätigkeit 202 wurde zuvor beschrieben. Auf diese Tätigkeit 202 kann verzichtet werden. Bei der Tätigkeit 702 wird unter Verwendung eines Prozesses, der einen Vorläufer mit einer funktionellen H-Gruppe verwendet, eine Gateabstandshalterschicht mit einem niedrigen k-Wert gebildet. Die Gateabstandshalterschicht mit einem niedrigen k-Wert kann zum Beispiel auf der Oberflächenmodifikationsschicht, wenn diese optional ausgeführt wurde, oder auf dem Vorrichtungsaufbau gebildet werden. Allgemein ist die Bildung der Gateabstandshalterschicht mit einem niedrigen k-Wert in 6A und 6B dargestellt und unter Bezugnahme darauf beschrieben. Bei der Tätigkeit 206 werden die Gateabstandshalterschicht mit einem niedrigen k-Wert und die Oberflächenmodifikationsschicht, falls eines solche ausgeführt wurde, anisotrop geätzt, um den Gateabstandshalter zu bilden, wie allgemein in 7A und 7B dargestellt und unter Bezugnahme darauf beschrieben ist.
  • 24 ist ein Prozessablauf 800 zur Bildung einer Gateabstandshalterschicht mit einem niedrigen k-Wert wie etwa bei der Tätigkeit 702 des Prozessablaufs 700 nach einigen Ausführungsformen. Der Prozessablauf 800 bei diesem Beispiel ist ein ALD-Prozess. Wie offensichtlich werden wird, kann die durch den Prozessablauf 800 gebildete Gateabstandshalterschicht mit einem niedrigen k-Wert SiOC sein.
  • Bei der Tätigkeit 802 werden Vorläuferfließmengen zur Bildung der Abstandshalterschicht mit einem niedrigen k-Wert bestimmt. Die Vorläufer umfassen ein Silizium- (Si) und Kohlenstoff(C)quellen-Vorläufergas (das eine funktionelle H-Gruppe enthält), und ein Sauerstoff(0)quellen-Vorläufergas. Bei einigen Beispielen ist der Silizium- und Kohlenstoff-Vorläufer siliertes Methan ((SiCl3)2CH2) oder ein anderer Vorläufer, und ist der Sauerstoffquellen-Vorläufer Dampf (H2O) oder ein anderer Vorläufer. Bei einigen Beispielen umfasst der ALD-Prozess des Prozessablaufs 800 keinen Vorläufer, der Stickstoff enthält. 25 veranschaulicht einen generischen chemischen Aufbau 850 für das Silizium- und Kohlenstoff-Vorläufergas mit einer funktionellen H-Gruppe und einen spezifischen chemischen Aufbau 852 für siliertes Methan (SiCl3)2CH2). Der generische chemische Aufbau 850 enthält die funktionelle H-Gruppe H-C-H, die an zwei Siliziumatome gebunden ist, welche wiederum an eine jeweilige Abgangsgruppe Lg gebunden sind. In dem spezifischen chemischen Aufbau 850 enthält die Abgangsgruppe Lg drei Chloratome, so dass jedes Siliziumatom an drei Chloratome gebunden ist.
  • Zurück zu 24. Die Tätigkeiten 804 bis 810 veranschaulichen einen Zyklus des ALD-Prozesses. Der Zyklus umfasst abwechselnde Fließ- (oder Impuls-) und Abführtätigkeiten, wobei jeder Vorläufer während des Zyklus wenigstens einmal zum Fließen gebracht (oder gepulst) und anschließend abgeführt wird. Bei der Tätigkeit 804 wird der Silizium- und Kohlenstoffquellen-Vorläufer mit der funktionellen H-Gruppe zum Fließen in eine ALD-Werkzeugkammer, in die das Substrat (z.B. worauf der Vorrichtungsaufbau gebildet wird, wie z.B. in 5A bis B dargestellt ist) übertragen wurde, gebracht, und anschließend wird der Silizium- und Kohlenstoffquellen-Vorläufer bei der Tätigkeit 806 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Silizium- und Kohlenstoffquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Silizium- und Kohlenstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert. Ebenso wird bei der Tätigkeit 808 der Sauerstoffquellen-Vorläufer zum Fließen in die ALD-Werkzeugkammer gebracht, und wird der Sauerstoffquellen-Vorläufer anschließend bei der Tätigkeit 810 aus der ALD-Werkzeugkammer abgeführt. Bei einigen Beispielen kann der Sauerstoffquellen-Vorläufer mit Reaktionsstellen, die auf dem Substrat vorhanden sind, reagieren, bevor er abgeführt wird. Die Reaktionen können die Reaktionsstellen sättigen; oder bei einigen Beispielen kann es sein, dass der Sauerstoffquellen-Vorläufer nicht mit einigen Reaktionsstellen, die auf dem Substrat vorhanden sind, reagiert.
  • Nach der Tätigkeit 810 wird bei der Tätigkeit 812 eine Bestimmung vorgenommen, ob zusätzliche Zyklen durchgeführt werden sollen (z.B. durch Bestimmen, ob eine Anzahl von Zyklen für ein Rezept durchgeführt wurde, um eine Zieldicke zu erreichen). Wenn dies der Fall ist, wird ein anderer Zyklus durchgeführt. Es kann jede beliebige Anzahl von Zyklen durchgeführt werden, um eine Gateabstandshalterschicht mit einem niedrigen k-Wert mit einer gewünschten Dicke abzuscheiden.
  • 26 veranschaulicht eine Querschnittansicht eines Teils des Zwischenaufbaus von 17A um zusätzliche Einzelheiten einer gemäß dem Prozessablauf 800 von 24 gebildeten Gateabstandshalterschicht 88 mit einem niedrigen k-Wert nach einigen Ausführungsformen zu veranschaulichen. Die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert weist eine Stickstoffkonzentration 902 auf. Bei einigen Beispielen übersteigt die Stickstoffkonzentration 902 in der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert fünf atomare Prozent nicht.
  • Bei einigen Beispielen kann der ALD-Prozess des Prozessablaufs 800 von 24 in einem Bereich von o Zyklen bis 150 Zyklen wie etwa 70 Zyklen durchgeführt werden. Bei einigen Beispielen kann eine Dicke T3 der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert (z.B. in einer senkrecht zu der Oberflächenmodifikationsschicht 86 verlaufenden Richtung) in einem Bereich von etwa o Å bis etwa 80 Å liegen und beispielsweise etwa 40 Å betragen. Die Dicke T3 der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert kann in einem Bereich von etwa o Prozent bis etwa 80 Prozent einer Abmessung D zwischen der Seitenwand des Ersatz-Gateaufbaus und einer nächstgelegenen Fläche eines leitenden Merkmals 134 liegen und beispielsweise etwa 40 Prozent davon betragen. Es können andere Zykluszahlen und/oder unterschiedliche Prozesse ausgeführt werden, um eine Gateabstandshalterschicht 88 mit einem niedrigen k-Wert zu bilden, und/oder die Gateabstandshalterschicht 88 mit einem niedrigen k-Wert kann andere Dicken aufweisen.
  • 26 veranschaulicht ferner eine Dicke T4 der CESL 96 mit einem niedrigen k-Wert (z.B. in einer senkrecht zu der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert verlaufenden Richtung), die in einem Bereich von etwa 40 Å bis etwa 100 Å liegen und beispielsweise etwa 40 Å betragen kann. Die Dicke T4 der CESL 96 mit einem niedrigen k-Wert kann in einem Bereich von etwa 40 Prozent bis etwa 100 Prozent einer Abmessung D zwischen der Seitenwand des Ersatz-Gateaufbaus und einer nächstgelegenen Fläche eines leitenden Merkmals 134 liegen und beispielsweise etwa 50 Prozent davon betragen. Die CESL 96 mit einem niedrigen k-Wert kann andere Dicken aufweisen und kann mit einem oder mehreren beliebigen aus der Oberflächenmodifikationsschicht 86 und der Gateabstandshalterschicht 88 mit einem niedrigen k-Wert oder ohne jegliche dieser Schichten ausgeführt werden.
  • Einige Ausführungsformen können Vorteile erzielen. Bei Ausführungsformen, die in einem Gateabstandshalter wie oben beschrieben eine Oberflächenmodifikationsschicht ausführen, kann der stickstoffreiche Abschnitt der Oberflächenmodifikationsschicht andere Abschnitte des Gateabstandshalter (z.B. Abschnitte mit einem niedrigen k-Wert) schützen, wie etwa bei einem Ätzprozess zum Beseitigen eines Dummy-Gatestapels bei einem Austausch-Gate-Prozess. Andere Ausführungsformen können ausgeführt werden, um in einer Halbleitervorrichtung wie etwa einem FinFET einen niedrigeren k-Wert zu erreichen, was durch Verringern des Widerstands-Kapazitäts(RC)-Verzögerungswerts der Vorrichtung die Leistungsfähigkeit der Vorrichtung verbessern kann. Durch andere Ausführungsformen können andere Vorteile erzielt werden.
  • Eine Ausführungsform ist ein Verfahren. Unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses wird eine dielektrische Schicht gebildet. Die dielektrische Schicht weist in einer Richtung von einem anfangs gebildeten Abschnitt der dielektrischen Schicht zu einem danach gebildeten Abschnitt der dielektrischen Schicht einen ansteigenden Sauerstoffkonzentrationsgradienten auf. Die dielektrische Schicht weist in dieser Richtung einen abnehmenden Stickstoffkonzentrationsgradienten auf. Der ALD-Prozess umfasst während eines Zyklus das Fließenlassen eines Sauerstoffquellen-Vorläufers mit einer Sauerstofffließmenge und das Fließenlassen eines Stickstoffquellen-Vorläufers mit einer Stickstofffließmenge; und das Wiederholen des Zyklus für eine Anzahl von Malen. Die Sauerstofffließmenge steigt während des Wiederholens des Zyklus für die Anzahl der Male an, und die Stickstofffließmenge nimmt während des Wiederholens des Zyklus für die Anzahl der Male ab.
  • Eine andere Ausführungsform ist ein Verfahren. Unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses wird eine Schicht mit einem niedrigen k-Wert gebildet. Die Schicht mit einem niedrigen k-Wert weist eine Sauerstoffkonzentration, eine erste Stickstoffkonzentration, und eine Kohlenstoffkonzentration auf. Die Sauerstoffkonzentration ist größer als die erste Stickstoffkonzentration, und die erste Stickstoffkonzentration ist größer als die Kohlenstoffkonzentration. Der ALD-Prozess umfasst während eines Zyklus das Fließenlassen eines Kohlenstoffquellen-Vorläufers mit einer funktionellen R-Gruppe; und das Wiederholen des Zyklus für eine Anzahl von Malen.
  • Eine weitere Ausführungsform ist ein Verfahren. Unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses wird eine Schicht mit einem niedrigen k-Wert gebildet. Der ALD-Prozess umfasst während eines Zyklus das Fließenlassen eines Silizium- und Kohlenstoffquellen-Vorläufers mit einer funktionellen H-Gruppe; und das Wiederholen des Zyklus für eine Anzahl von Malen.
  • Noch eine weitere Ausführungsform ist ein Verfahren. Auf einem aktiven Bereich eines Substrats wird ein Gateaufbau gebildet. Entlang einer Seitenwand des Gateaufbaus und auf dem aktiven Bereich wird ein Gateabstandshalter gebildet. Der aktive Bereich umfasst einen Source/Drain-Bereich, und der Gateabstandshalter ist seitlich zwischen dem Source/Drain-Bereich und dem Gateaufbau angeordnet. Entlang einer Seitenwand des Gateabstandshalters und über dem Source/Drain-Bereich des aktiven Bereichs wird eine Kontaktätzstoppschicht mit einem niedrigen k-Wert konform gebildet. Die Kontaktätzstoppschicht mit einem niedrigen k-Wert weist eine erste Sauerstoffkonzentration und eine erste Stickstoffkonzentration auf. Die erste Sauerstoffkonzentration ist größer als die erste Stickstoffkonzentration.
  • Noch eine weitere Ausführungsform ist ein Aufbau. Der Aufbau umfasst einen aktiven Bereich auf einem Substrat, einen Gateaufbau über dem aktiven Bereich, und einen Gateabstandshalter entlang einer Seitenwand des Gateaufbaus. Der aktive Bereich umfasst einen Source/Drain-Bereich. Der Gateabstandshalter ist seitlich zwischen dem Gateaufbau und dem Source/Drain-Bereich angeordnet. Der Gateabstandshalter umfasst eine Oberflächenmodifikationsschicht entlang der Seitenwand des Gateaufbaus, und eine Schicht mit einem niedrigen k-Wert auf der Oberflächenmodifikationsschicht. Die Oberflächenmodifikationsschicht weist eine erste Stickstoffkonzentration auf, die von dem Gateaufbau weg gerichtet abnimmt.
  • Eine andere Ausführungsform ist ein Aufbau. Der Aufbau umfasst einen aktiven Bereich auf einem Substrat, einen Gateaufbau über dem aktiven Bereich, und einen Gateabstandshalter entlang einer Seitenwand des Gateaufbaus. Der aktive Bereich umfasst einen Source/Drain-Bereich. Der Gateabstandshalter ist seitlich zwischen dem Gateaufbau und dem Source/Drain-Bereich angeordnet. Der Gateabstandshalter umfasst eine Schicht mit einem niedrigem k-Wert mit einer ersten Sauerstoffkonzentration, einer ersten Stickstoffkonzentration, und einer Kohlenstoffkonzentration. Die erste Sauerstoffkonzentration ist größer als die erste Stickstoffkonzentration, und die erste Stickstoffkonzentration ist größer als die Kohlenstoffkonzentration.
  • Eine andere Ausführungsform ist ein Aufbau. Der Aufbau umfasst einen aktiven Bereich auf einem Substrat, einen Gateaufbau über dem aktiven Bereich, und einen Gateabstandshalter entlang einer Seitenwand des Gateaufbaus. Der aktive Bereich umfasst einen Source/Drain-Bereich. Der Gateabstandshalter ist seitlich zwischen dem Gateaufbau und dem Source/Drain-Bereich angeordnet. Der Gateabstandshalter umfasst eine Schicht mit einem niedrigem k-Wert mit einer ersten Stickstoffkonzentration, die geringer als fünf atomare Prozent der Schicht mit einem niedrigen k-Wert ist.
  • Eine andere Ausführungsform ist ein Aufbau. Der Aufbau umfasst einen aktiven Bereich auf einem Substrat, einen Gateaufbau über dem aktiven Bereich, einen Gateabstandshalter entlang einer Seitenwand des Gateaufbaus, und eine Kontaktätzstoppschicht mit einem niedrigen k-Wert. Der aktive Bereich umfasst einen Source/Drain-Bereich. Der Gateabstandshalter ist seitlich zwischen dem Gateaufbau und dem Source/Drain-Bereich angeordnet. Die Kontaktätzstoppschicht mit einem niedrigen k-Wert befindet sich entlang einer Seitenwand des Gateabstandshalters und erstreckt sich seitlich über den Source/Drain-Bereich.
  • Das Obige umreißt Merkmale mehrerer Ausführungsformen, damit Fachleute die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten verstehen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Abwandlung anderer Prozesse und Aufbauten zur Ausführung der gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile wie die hier vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch erkennen, dass derartige gleichwertige Aufbauten nicht von dem Geist und dem Umfang der vorliegenden Offenbarung abweichen, und dass sie hierin verschiedene Veränderungen, Ersetzungen und Abänderungen vornehmen können, ohne von dem Geist und dem Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: das Bilden einer dielektrischen Schicht unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses, wobei die dielektrische Schicht in einer Richtung von einem anfangs gebildeten Abschnitt der dielektrischen Schicht zu einem danach gebildeten Abschnitt der dielektrischen Schicht einen ansteigenden Sauerstoffkonzentrationsgradienten aufweist, wobei die dielektrische Schicht in der Richtung einen abnehmenden Stickstoffkonzentrationsgradienten aufweist, wobei der ALD-Prozess für einen Zyklus das Fließenlassen eines Sauerstoffquellen-Vorläufers mit einer Sauerstofffließmenge; und das Fließenlassen eines Stickstoffquellenvorläufers mit einer Stickstofffließmenge; und das Wiederholen des Zyklus für eine Anzahl von Malen aufweist, wobei die Sauerstofffließmenge während des Wiederholens des Zyklus für die Anzahl der Male ansteigt, und die Stickstofffließmenge während des Wiederholens des Zyklus für die Anzahl der Male abnimmt.
  2. Verfahren nach Anspruch 1, wobei die dielektrische Schicht entlang eines Gatestapels gebildet wird.
  3. Verfahren nach Anspruch 2, ferner umfassend: das Bilden einer Abstandshalterschicht mit einem niedrigen k-Wert auf der dielektrischen Schicht; und das Bilden eines Gateabstandshalters, das ein anisotropes Ätzen der Abstandshalterschicht mit einem niedrigen k-Wert und der dielektrischen Schicht umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der anfänglich gebildete Abschnitt der dielektrischen Schicht stickstoffreich ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der ALD-Prozess für den Zyklus ferner das Fließenlassen eines Siliziumquellen-Vorläufers mit einer Siliziumfließmenge; und das Fließenlassen eines Kohlenstoffquellen-Vorläufers mit einer Kohlenstofffließmenge, umfasst, wobei die Siliziumfließmenge und die Kohlenstofffließmenge während des Wiederholens des Zyklus für die Anzahl von Malen konstant sind.
  6. Verfahren nach Anspruch 5, wobei der Siliziumquellen-Vorläufer Si2Cl6 ist; der Kohlenstoffquellen-Vorläufer C3H6 ist; der Sauerstoffquellen-Vorläufer O2 ist; und der Stickstoffquellen-Vorläufer NH3 ist.
  7. Verfahren, umfassend: das Bilden einer Schicht mit einem niedrigem k-Wert unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses, wobei die Schicht mit einem niedrigen k-Wert eine Sauerstoffkonzentration, eine erste Stickstoffkonzentration, und eine Kohlenstoffkonzentration aufweist, wobei die Sauerstoffkonzentration größer als die erste Stickstoffkonzentration ist, die erste Stickstoffkonzentration größer als die Kohlenstoffkonzentration ist, der ALD-Prozess für einen Zyklus das Fließenlassen eines Kohlenstoffquellenvorläufers mit einer funktionellen R-Gruppe; und das Wiederholen des Zyklus für eine Anzahl von Malen umfasst.
  8. Verfahren nach Anspruch 7, wobei die erste Stickstoffkonzentration geringer als 10 atomare Prozent der Schicht mit einem niedrigen k-Wert ist; und die Kohlenstoffkonzentration geringer als 5 atomare Prozent der Schicht mit einem niedrigen k-Wert ist.
  9. Verfahren nach Anspruch 7 oder 8, wobei die Schicht mit einem niedrigen k-Wert entlang einer Seitenwand eines Gatestapels gebildet wird, und ferner umfassend das Bilden eines Gateabstandshalters entlang der Seitenwand des Gatestapels, das ein anisotropes Ätzen der Schicht mit einem niedrigen k-Wert umfasst.
  10. Verfahren nach Anspruch 9, ferner umfassend das Bilden einer Oberflächenmodifikationsschicht entlang der Seitenwand des Gatestapels, wobei die Schicht mit einem niedrigem k-Wert auf der Oberflächenmodifikationsschicht gebildet wird, wobei die Oberflächenmodifikationsschicht zwischen dem Gatestapel und der Schicht mit einem niedrigem k-Wert angeordnet ist, wobei eine zweite Stickstoffkonzentration in der Oberflächenkonzentrationsschicht in einer Richtung von dem Gatestapel zu der Schicht mit einem niedrigem k-Wert ansteigt, wobei das Bilden des Gateabstandshalters ferner ein anisotropes Ätzen der Oberflächenmodifikationsschicht umfasst, wobei der Gateabstandshalter jeweilige Abschnitte der Schicht mit einem niedrigen k-Wert und der Oberflächenmodifikationsschicht umfasst.
  11. Verfahren nach Anspruch 7, wobei der ALD-Prozess ferner für den Zyklus das Fließenlassen eines Siliziumquellen-Vorläufers; und das Fließenlassen eines Sauerstoffquellen-Vorläufers umfasst.
  12. Verfahren nach Anspruch 11, wobei der Siliziumquellen-Vorläufer Si2CL6 ist; der Kohlenstoffquellen-Vorläufer C6H15N ist; und der Sauerstoffquellen-Vorläufer O2 ist.
  13. Verfahren, umfassend: das Bilden einer Schicht mit einem niedrigen k-Wert unter Verwendung eines Atomlagenabscheidungs(ALD)-Prozesses, wobei der ALD-Prozess für einen Zyklus das Fließenlassen eines Silizium- und Kohlenstoffquellen-Vorläufers mit einer funktionellen H-Gruppe; und das Wiederholen des Zyklus für eine Anzahl von Malen umfasst.
  14. Verfahren nach Anspruch 13, wobei die Schicht mit einem niedrigen k-Wert eine Stickstoffkonzentration von weniger als fünf atomaren Prozent der Schicht mit einem niedrigen k-Wert aufweist.
  15. Verfahren nach Anspruch 13 oder 14, wobei der ALD-Prozess keinen Vorläufer, der Stickstoff enthält, umfasst.
  16. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 15, wobei der Silizium- und Kohlenstoffquellen-Vorläufer ein Siliziumatom und eine Abgangsgruppe enthält.
  17. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 16, wobei die Schicht mit einem niedrigen k-Wert entlang einer Seitenwand eines Gatestapels gebildet wird, und ferner umfassend das Bilden eines Gateabstandshalters entlang der Seitenwand des Gatestapels, das ein anisotropes Ätzen der Schicht mit einem niedrigen k-Wert umfasst.
  18. Verfahren nach Anspruch 17, ferner umfassend das Bilden einer Oberflächenmodifikationsschicht entlang der Seitenwand des Gatestapels, wobei die Schicht mit einem niedrigen k-Wert auf der Oberflächenmodifikationsschicht gebildet wird, wobei die Oberflächenmodifikationsschicht zwischen dem Gatestapel und der Schicht mit dem niedrigen k-Wert angeordnet ist, wobei eine Stickstoffkonzentration in der Oberflächenmodifikationsschicht in einer Richtung von dem Gatestapel zu der Schicht mit einem niedrigem k-Wert ansteigt, wobei das Bilden des Gateabstandshalters ferner ein anisotropes Ätzen der Oberflächenmodifikationsschicht umfasst, wobei der Gateabstandshalter jeweilige Abschnitte der Schicht mit einem niedrigen k-Wert und der Oberflächenmodifikationsschicht umfasst.
  19. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 18, wobei der ALD-Prozess ferner während des Zyklus das Fließenlassen eines Sauerstoffquellen-Vorläufers umfasst.
  20. Verfahren nach Anspruch 19, wobei der Silizium- und Kohlenstoffquellen-Vorläufer (SiCl3)2CH2 ist; und der Sauerstoffquellen-Vorläufer H2O ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475276B1 (en) * 1999-10-15 2002-11-05 Asm Microchemistry Oy Production of elemental thin films using a boron-containing reducing agent
JP4059183B2 (ja) 2003-10-07 2008-03-12 ソニー株式会社 絶縁体薄膜の製造方法
CN100590805C (zh) 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
TW201224190A (en) 2010-10-06 2012-06-16 Applied Materials Inc Atomic layer deposition of photoresist materials and hard mask precursors
JP5806612B2 (ja) 2011-12-27 2015-11-10 東京エレクトロン株式会社 シリコン酸炭窒化膜の形成方法
CN103866268B (zh) 2012-12-11 2018-07-13 中国科学院微电子研究所 基于氮的施主-受主共掺氧化锌薄膜的制备方法
US9064857B2 (en) 2012-12-19 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. N metal for FinFET
TW201435132A (zh) 2013-02-22 2014-09-16 Applied Materials Inc 包含ＳｉＯＣ的膜的催化性原子層沉積
US9006064B2 (en) 2013-03-11 2015-04-14 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric
US9703011B2 (en) 2013-05-07 2017-07-11 Corning Incorporated Scratch-resistant articles with a gradient layer
JP6154215B2 (ja) 2013-06-28 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR20160053001A (ko) 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
US9287403B1 (en) 2014-12-05 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US10312075B2 (en) 2015-09-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Treatment system and method
US9633838B2 (en) 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes
US10304677B2 (en) * 2017-09-29 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k feature formation processes and structures formed thereby

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