DE102018106269A1 - METHOD, STRUCTURES AND SYSTEM FOR THE LAYOUT OF INTEGRATED CIRCUITS - Google Patents

METHOD, STRUCTURES AND SYSTEM FOR THE LAYOUT OF INTEGRATED CIRCUITS Download PDF

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Abstract

Ein Verfahren zum Erzeugen eines Layouts einer IC weist das Identifizieren eines Zielstifts in einer ersten Zelle in einem IC-Layout auf, wobei die erste Zelle mit einer zweiten Zelle benachbart ist und mit der zweiten Zelle eine Grenze gemeinsam hat, und Bestimmen, ob der Zielstift geeignet ist oder nicht, in die zweite Zelle erweitert zu werden. Basierend auf einer Bestimmung, dass der Zielstift geeignet ist, in die zweite Zelle erweitert zu werden, wird der Zielstift modifiziert, so dass er eine Erweiterung in die zweite Zelle aufweist, wobei der Zielstift dabei die gemeinsame Grenze überquert. Mindestens eines des Identifizierens, Bestimmens oder Modifizierens wird von einem Prozessor eines Computers ausgeführt.

Figure DE102018106269A1_0000
A method for generating a layout of an IC comprises identifying a target pen in a first cell in an IC layout, wherein the first cell is adjacent to a second cell and has a boundary in common with the second cell, and determining whether the target pen is suitable or not to be extended into the second cell. Based on a determination that the target pen is capable of expanding into the second cell, the target pen is modified to have an extension into the second cell, with the target pen crossing the common boundary. At least one of identifying, determining or modifying is performed by a processor of a computer.
Figure DE102018106269A1_0000

Description

STAND DER TECHNIKSTATE OF THE ART

Eine integrierte Schaltung (IC) weist typischerweise eine Anzahl von Halbleiterbauteilen auf. Eine Art, ein Halbleiterbauteil darzustellen, ist ein Draufsichtdiagramm, das Bestückungsplan oder IC-Layout genannt wird. Ein IC-Layout ist hierarchisch und weist Module auf, die Funktionen höheren Niveaus in Übereinstimmung mit den Designspezifikationen des Halbleiterbauteils ausführen. Die Module werden oft aus einer Kombination von Zellen gebildet, die sowohl Standard- als auch benutzerdefinierte Zellen aufweisen können, die jeweils eine oder mehrere Halbleiterstrukturen darstellen.An integrated circuit (IC) typically includes a number of semiconductor devices. One way to represent a semiconductor device is a top-down diagram called assembly layout or IC layout. An IC layout is hierarchical and has modules that perform higher-level functions in accordance with the design specifications of the semiconductor device. The modules are often formed from a combination of cells, which may include both standard and custom cells, each representing one or more semiconductor structures.

Standardzellen weisen Logikbauteile auf, die konfiguriert sind, um herkömmliche Logikfunktionen niedrigeren Niveaus (low level logic) bereitzustellen und die mindestens ein Maß haben, das dieselbe Größe hat, um das Platzieren in ein Layout zu erleichtern. Typischerweise verläuft die Richtung des fixen Maßes parallel zu einer vertikalen Richtung, so dass das fixe Maß eine Höhe der Standardzelle genannt wird. Benutzerdefinierte Zellen haben mindestens ein Maß, das dieselbe Größe hat wie das entsprechende Maß der Standardzelle, oder auch nicht.Standard cells have logic devices that are configured to provide low level logic and that have at least one dimension that is the same size to facilitate placement in a layout. Typically, the direction of the fixed dimension is parallel to a vertical direction, so that the fixed dimension is called a height of the standard cell. Custom cells have at least one dimension that is the same size as the corresponding dimension of the default cell or not.

Um das Führen von Leiterbahnstrukturen zum Bilden von IC-Modulen höheren Niveaus zu ermöglichen, weisen sowohl Standard- als auch benutzerdefinierte Zellen Anschlussstifte auf, wobei die Anzahl von Stiften pro Zelle von der/den Logikfunktion(en), die von der Zelle bereitgestellt wird/werden, abhängt/abhängen.To allow routing of circuit patterns to form higher level IC modules, both standard and custom cells have pins, with the number of pins per cell being dependent on the logic function (s) provided by the cell. be, depends / depend.

Figurenlistelist of figures

Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.

  • 1 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Layouts einer IC in Übereinstimmung mit einigen Ausführungsformen.
  • Die 2A bis 2E sind Abbildungen eines IC-Layouts an diversen Stufen des Erzeugens des IC-Layouts in Übereinstimmung mit einigen Ausführungsformen.
  • Die 2F bis 2J sind Abbildungen eines IC-Layouts an diversen Stufen des Erzeugens des IC-Layouts in Übereinstimmung mit einigen Ausführungsformen.
  • 3 ist ein Ablaufdiagramm eines Verfahrens zum Aktualisieren einer Grenzabstandskonfiguration einer Zelle in Übereinstimmung mit einigen Ausführungsformen.
  • Die 4A und 4B sind Abbildungen eines Layouts einer Zelle an zwei Stufen des Aktualisierens einer Grenzabstandskonfiguration in Übereinstimmung mit einigen Ausführungsformen.
  • FIG. ist 5 ein Ablaufdiagramm eines Verfahrens zum Bestimmen einer Zielstifterweiterungsfähigkeit in eine benachbarte Zelle in Übereinstimmung mit einigen Ausführungsformen.
  • 6 ist ein Diagramm eines IC-Layouts in Übereinstimmung mit einigen Ausführungsformen.
  • Die 7A und 7B sind Diagramme einer Halbleiterstruktur in Übereinstimmung mit einigen Ausführungsformen.
  • 8 ist eine schematische Ansicht eines IC-Layouterzeugungssystems in Übereinstimmung mit einigen Ausführungsformen
  • 9 ist eine Abbildung eines IC-Fertigungssystems und eines IC-Fertigungsflusses, der damit assoziiert ist, in Übereinstimmung mit einigen Ausführungsformen.
Aspects of the present disclosure are best understood from the following detailed description with reference to the accompanying figures. It is emphasized that various elements are not drawn to scale in accordance with industry standard practice. Namely, the dimensions of the various elements may be arbitrarily increased or decreased for the sake of clarity of the discussion.
  • 1 FIG. 10 is a flowchart of a method for generating a layout of an IC in accordance with some embodiments. FIG.
  • The 2A to 2E Figures 12-14 are diagrams of an IC layout at various stages of creating the IC layout in accordance with some embodiments.
  • The 2F to 2J Figures 12-14 are diagrams of an IC layout at various stages of creating the IC layout in accordance with some embodiments.
  • 3 FIG. 10 is a flowchart of a method of updating a threshold distance configuration of a cell in accordance with some embodiments. FIG.
  • The 4A and 4B FIG. 10 are illustrations of a layout of a cell at two stages of updating a threshold distance configuration in accordance with some embodiments.
  • FIG. 5 is a flowchart of a method for determining a target pen capability in an adjacent cell in accordance with some embodiments.
  • 6 FIG. 10 is a diagram of an IC layout in accordance with some embodiments. FIG.
  • The 7A and 7B FIG. 15 are diagrams of a semiconductor structure in accordance with some embodiments. FIG.
  • 8th FIG. 10 is a schematic view of an IC layout generation system in accordance with some embodiments. FIG
  • 9 FIG. 10 is an illustration of an integrated circuit manufacturing system and integrated circuit associated therewith, in accordance with some embodiments.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Bauteilen, Werten, Vorgängen, Materialien, Anordnungen oder dergleichen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele und sie bezwecken nicht, einschränkend zu sein. Andere Bauteile, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. The following disclosure provides many different embodiments or examples for implementing different elements of the provided subject matter. Specific examples of components, values, operations, materials, arrangements or the like are described below to simplify the present disclosure. Of course, these are just examples and they are not intended to be limiting. Other components, values, operations, materials, arrangements, or the like are contemplated. Forming a first feature over or on a second feature in the following description, for example, may include embodiments in which the first and second features are formed in direct contact, and may also include embodiments in which additional features are interposed between the first and second features second feature may be formed so that the first and the second feature may not be in direct contact.

Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.In addition, the present disclosure may repeat reference numerals and / or reference characters in the various examples. This repetition is intended to serve simplicity and clarity, and does not itself establish a relationship between various discussed embodiments and / or configurations.

Ferner können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.Further, spatial reference terms such as "below," "below," "lower," "above," "upper," and the like may be used herein for ease of description to describe the relationship of a feature or feature to one or more other features or features to describe how they are illustrated in the figures. The spatial terms may be intended to include different orientations of the component in use or operation in addition to the orientation depicted in the figures. The device may be oriented differently (rotated 90 degrees or to other orientations), and the spatial reference descriptors used herein will be interpreted accordingly.

Bei diversen Ausführungsformen weist das Erzeugen eines IC-Layouts das Identifizieren eines Zielstifts in einer ersten Zelle auf, wobei die erste Zelle eine gemeinsame Grenze mit einer zweiten Zelle hat, das Bestimmen, ob der Zielstift geeignet ist oder nicht, in die zweite Zelle erweitert zu werden und, basierend auf der Bestimmung, dass der Zielstift geeignet ist, in die zweite Zelle erweitert zu werden, das Ändern des Zielstifts, so dass er eine Erweiterung in die zweite Zelle aufweist. Eine Halbleiterstruktur, die dabei gebildet wird, weist den Zielstift innerhalb von Bereichen, die von der ersten und zweiten Zelle definiert werden, positioniert auf.In various embodiments, generating an IC layout includes identifying a destination pen in a first cell, wherein the first cell has a common boundary with a second cell, determining whether the destination pen is appropriate or not expanded into the second cell and, based on the determination that the target pin is adapted to be expanded into the second cell, changing the target pin to have an extension into the second cell. A semiconductor structure formed thereby has the target pin positioned within regions defined by the first and second cells.

Der erweiterte Zielstift ist geeignet, eine elektrische Verbindung mit einem Metalldraht zu haben, der entlang einer Bahn auf oder nahe der gemeinsamen Grenze positioniert ist. Diese elektrische Verbindung ermöglicht es der ersten Zelle, eine größere Anzahl elektrischer Verbindungen zu haben als eine Zelle derselben Größe, die nicht geeignet ist, eine elektrische Verbindung mit einem Metalldraht zu haben, der entlang einer Bahn auf oder nahe einer Zellgrenze positioniert ist. Die Anpassungsfähigkeit der Führung insgesamt für das Halbleiterbauteil wird dabei erhöht, ohne die Zellgröße im Vergleich zu Ansätzen zu vergrößern, bei welchen eine Zelle nicht geeignet ist, eine elektrische Verbindung mit einem Metalldraht, der entlang einer Bahn auf oder nahe einer Zellgrenze positioniert ist, zu haben.The extended target pin is adapted to have an electrical connection to a metal wire positioned along a track at or near the common boundary. This electrical connection allows the first cell to have a greater number of electrical connections than a cell of the same size that is not capable of being electrically connected to a metal wire positioned along a path at or near a cell boundary. The adaptability of the overall lead for the semiconductor device is thereby increased, without increasing cell size compared to approaches in which a cell is not suitable, for electrical connection to a metal wire positioned along a path at or near a cell boundary to have.

1 ist ein Ablaufdiagramm eines Verfahrens 100 zum Erzeugen eines Layouts einer IC in Übereinstimmung mit einigen Ausführungsformen. Die Vorgänge des Verfahrens 100 sind geeignet, als Teil eines Verfahrens zum Bilden einer Halbleiterstruktur ausgeführt zu werden. Bei einigen Ausführungsformen ist das Bilden der Halbleiterstruktur Teil des Bildens eines oder mehrerer Halbleiterbauteile, für die nicht einschränkende Beispiele Speicherschaltungen, Logikbauteile, Verarbeitungsbauteile, Signalverarbeitungsschaltungen und dergleichen aufweisen. 1 is a flowchart of a method 100 for creating a layout of an IC in accordance with some embodiments. The processes of the procedure 100 are suitable to be implemented as part of a method of forming a semiconductor structure. In some embodiments, forming the semiconductor structure is part of forming one or more semiconductor devices, non-limiting examples of which include memory circuits, logic devices, processing devices, signal processing circuits, and the like.

Bei einigen Ausführungsformen sind einige oder alle der Vorgänge des Verfahrens 100 geeignet, als Teil eines automatisierten Platzier- und Führungs- (Automated Placement and Routing - APR)-Verfahrens ausgeführt zu werden. Bei einigen Ausführungsformen sind einige oder alle der Vorgänge des Verfahrens 100 geeignet, von einem APR-System ausgeführt zu werden.In some embodiments, some or all of the operations of the method are 100 be designed to be part of an Automated Placement and Routing (APR) method. In some embodiments, some or all of the operations of the method are 100 suitable to be executed by an APR system.

Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 100 in der in 1 abgebildeten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 100 in einer anderen Reihenfolge als der in 1 abgebildeten ausgeführt. Bei einigen Ausführungsformen werden ein oder mehr Vorgänge vor, zwischen, während und/oder nach dem Ausführen eines oder mehrerer Vorgänge des Verfahrens 100 ausgeführt.In some embodiments, the operations of the method 100 in the in 1 executed in the order shown. In some embodiments, the operations of the method 100 in a different order than the one in 1 pictured executed. In some embodiments, one or more operations are performed before, during, during, and / or after performing one or more operations of the method 100 executed.

Bei einigen Ausführungsformen wird das Verfahren 100 teilweise oder vollständig von einem Prozessor eines Computers ausgeführt. Bei einigen Ausführungsformen wird das Verfahren 100 teilweise oder vollständig von einem Prozessor 802 eines IC-Layouterzeugungssystems 800, das unten in Bezug auf 8 besprochen ist, ausgeführt.In some embodiments, the method becomes 100 partially or completely executed by a processor of a computer. In some embodiments, the method becomes 100 partially or completely from a processor 802 an IC layout generation system 800 in relation to the below 8th is discussed, executed.

Die 2A bis 2E sind Abbildungen eines ersten nicht einschränkenden Beispiels eines IC-Layouts 200 bei einigen Ausführungsformen an diversen Stufen des Erzeugens des IC-Layouts 200 durch Ausführen eines oder mehrerer Vorgänge des Verfahrens 100. Die 2F bis 2J sind Abbildungen eines zweiten nicht einschränkenden Beispiels eines IC-Layouts 210 bei einigen Ausführungsformen an diversen Stufen des Erzeugens des IC-Layouts 210 durch Ausführen eines oder mehrerer Vorgänge des Verfahrens 100. IC-Layouts 202 110 sind zum Zweck der Klarheit vereinfacht. Bei diversen Ausführungsformen weisen ein oder beide IC-Layouts 200 oder 210 Merkmale zusätzlich zu den in den 2A bis 2J abgebildeten auf, zum Beispiel ein oder mehr Transistorelemente, Stromschienen, isolierte Strukturen oder dergleichen. Jede der 2A bis 2J bildet ferner eine horizontale Richtung X und eine vertikale Richtung Y ab.The 2A to 2E Figures are illustrations of a first non-limiting example of an IC layout 200 in some embodiments, at various stages of creating the IC layout 200 by performing one or more operations of the method 100 , The 2F to 2J Figures are a second non-limiting example of an IC layout 210 in some embodiments, at various stages of creating the IC layout 210 by performing one or more operations of the method 100 , IC layout 202 110 are simplified for the sake of clarity. In various embodiments, one or both IC layouts 200 or 210 Features in addition to those in the 2A to 2J depicted, for example, one or more transistor elements, bus bars, isolated structures, or the like. Each of the 2A to 2J also forms a horizontal direction X and a vertical direction Y from.

Bei einem optionalen Vorgang 105 werden bei einigen Ausführungsformen ein oder mehr Layoutregeln empfangen. Bei einigen Ausführungsformen weist das Empfangen der einen oder mehr Layoutregeln das Empfangen einer oder mehrerer elektronischer Dateien auf, die Daten enthalten, die von einem IC-Fertigungssystem als Teil eines IC-Fertigungsflusses, zum Beispiel des IC-Fertigungssystems 900, das unten unter Bezugnahme auf 9 besprochen ist, verwendet werden können.In an optional process 105 In some embodiments, one or more layout rules are received. In some embodiments, receiving the one or more layout rules includes receiving one or more electronic files containing data that may be received from an IC manufacturing system as part of an IC manufacturing flow, for example, the IC manufacturing system 900 referring to below 9 is discussed, can be used.

Bei einigen Ausführungsformen weist das Empfangen der einen oder mehr Layoutregeln das Empfangen einer oder mehrerer Layoutregeln von einer Layoutregel-Speichervorrichtung auf. In some embodiments, receiving the one or more layout rules comprises receiving one or more layout rules from a layout rule storage device.

Bei einigen Ausführungsformen weist das Empfangen einer oder mehrerer Layoutregeln das Empfangen von Layoutregeln 820 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist, auf.In some embodiments, receiving one or more layout rules comprises receiving layout rules 820 of the IC layout generation system 800 referring to below 8th is discussed on.

Bei einigen Ausführungsformen weist das Empfangen der einen oder mehr Layoutregeln das Empfangen einer oder mehrerer Layoutregeln über ein Netzwerk auf. Bei einigen Ausführungsformen weist das Empfangen der einen oder mehr Layoutregeln das Empfangen der einen oder mehr Layoutregeln über das Netzwerk 814 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist, auf.In some embodiments, receiving the one or more layout rules comprises receiving one or more layout rules over a network. In some embodiments, receiving the one or more layout rules comprises receiving the one or more layout rules over the network 814 of the IC layout generation system 800 referring to below 8th is discussed on.

Bei dem optionalen Vorgang 110 wird bei einigen Ausführungsformen eine erste Zelle empfangen. Bei einigen Ausführungsformen ist die erste Zelle ein Layout einer Standardzelle. Bei einigen Ausführungsformen ist die erste Zelle ein Layout einer Änderungsauftrags-(Engineering Change Order- ECO)-Zelle. Bei einigen Ausführungsformen ist die erste Zelle ein Layout einer Logikzelle. Bei einigen Ausführungsformen ist die erste Zelle ein Layout einer Speicherzelle. Bei einigen Ausführungsformen ist die erste Zelle ein Layout einer benutzerdefinierten Zelle.In the optional process 110 In some embodiments, a first cell is received. In some embodiments, the first cell is a layout of a standard cell. In some embodiments, the first cell is a layout of a Engineering Change Order (ECO) cell. In some embodiments, the first cell is a layout of a logic cell. In some embodiments, the first cell is a layout of a memory cell. In some embodiments, the first cell is a custom cell layout.

Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen eines oder mehrerer Layouts 822 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist, auf.In some embodiments, receiving the first cell includes receiving one or more layouts 822 of the IC layout generation system 800 referring to below 8th is discussed on.

Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen einer oder mehrerer elektronischer Dateien auf, die Daten enthalten, die von einem IC-Fertigungssystem als Teil eines IC-Fertigungsflusses, zum Beispiel des IC-Fertigungssystems 900, das unten unter Bezugnahme auf 9 besprochen ist, verwendet werden können.In some embodiments, receiving the first cell includes receiving one or more electronic files containing data that may be received from an IC manufacturing system as part of an IC manufacturing flow, such as the IC manufacturing system 900 referring to below 9 is discussed, can be used.

Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen der ersten Zelle von einer Zellbibliothek auf. Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen der ersten Zelle über ein Netzwerk auf. Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen der ersten Zelle über das Netzwerk 814 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist, auf.In some embodiments, receiving the first cell comprises receiving the first cell from a cell library. In some embodiments, receiving the first cell comprises receiving the first cell over a network. In some embodiments, receiving the first cell includes receiving the first cell over the network 814 of the IC layout generation system 800 referring to below 8th is discussed on.

Die erste Zelle weist einen aktiven Bereich, auch ein Oxiddiffusions- (Oxide Diffusion)-Bereich, ein Gate und einen Stift, der auch eine leitfähige Struktur genannt wird, auf. Der aktive Bereich und das Gate sind Teil eines Transistors, der geeignet ist, ein Schalten oder eine Logikfunktion auszuführen. Der Stift ist elektrisch mit dem aktiven Bereich und/oder mit dem Gate verbunden.The first cell has an active region, also an oxide diffusion region, a gate and a pin, which is also called a conductive structure. The active region and the gate are part of a transistor which is suitable for performing a switching or a logic function. The pin is electrically connected to the active area and / or to the gate.

Bei einigen Ausführungsformen weist die erste Zelle Merkmale zusätzlich zu dem aktiven Bereich, dem Gate und dem Stift auf. Bei einigen Ausführungsformen ist der aktive Bereich ein aktiver Bereich einer Vielzahl aktiver Bereiche in der ersten Zelle. Bei einigen Ausführungsformen ist das Gate ein Gate einer Vielzahl von Gates in der ersten Zelle. Bei einigen Ausführungsformen ist der Stift ein Stift einer Vielzahl von Stiften in der ersten Zelle.In some embodiments, the first cell has features in addition to the active area, the gate and the pin. In some embodiments, the active area is an active area of a plurality of active areas in the first cell. In some embodiments, the gate is a gate of a plurality of gates in the first cell. In some embodiments, the pen is one of a plurality of pins in the first cell.

Bei einigen Ausführungsformen sind der aktive Bereich und das Gate Teil eines planaren Transistors in der ersten Zelle. Bei einigen Ausführungsformen sind der aktive Bereich und das Gate Teil eines planaren Finnen-Feldeffekttransistors (FinFET) in der ersten Zelle. Bei einigen Ausführungsformen sind der aktive Bereich und das Gate Teil einer Vielzahl von Transistoren in der ersten Zelle.In some embodiments, the active region and the gate are part of a planar transistor in the first cell. In some embodiments, the active region and the gate are part of a planar fin field effect transistor (FinFET) in the first cell. In some embodiments, the active region and the gate are part of a plurality of transistors in the first cell.

Bei einigen Ausführungsformen ist der Stift eine Metall-Null-Struktur. Bei einigen Ausführungsformen weist der Stift ein oder mehr Metall-Null-über-Oxid-Schichten auf, die konfiguriert sind, um eine oder mehr elektrische Verbindungen durch Kontaktieren des aktiven Bereichs bereitzustellen. Bei einigen Ausführungsformen weist der Stift ein oder mehr Metall-Null-über-Poly-Schichten auf, die konfiguriert sind, um eine oder mehr elektrische Verbindungen durch Kontaktieren des Gates bereitzustellen.In some embodiments, the pin is a metal zero structure. In some embodiments, the pin has one or more metal zero-over-oxide layers configured to provide one or more electrical connections by contacting the active area. In some embodiments, the pin has one or more metal zero-over-poly layers configured to provide one or more electrical connections by contacting the gate.

Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen der ersten Zelle auf, die einen Metall-Null-Schnitt an einer oder mehr Grenzen der Zelle derart hat, dass kein Stift an die eine oder mehr Grenzen stößt. Bei einigen Ausführungsformen weist das Empfangen der ersten Zelle das Empfangen der ersten Zelle auf, die keinen Metall-Null-Schnitt an einer oder mehr Grenzen der Zelle derart hat, dass mindestens ein Stift an die eine oder mehr Grenzen stößt.In some embodiments, receiving the first cell comprises receiving the first cell having a metal zero cut at one or more boundaries of the cell such that no stylus abuts the one or more boundaries. In some embodiments, receiving the first cell includes receiving the first cell that does not have a metal zero cut at one or more boundaries of the cell such that at least one pin abuts the one or more boundaries.

Bei einem optionalen Vorgang 115, wird bei einigen Ausführungsformen eine Grenzabstandskonfiguration der ersten Zelle aktualisiert. Bei einigen Ausführungsformen wird der Vorgang 115 vor dem Vorgang 110 ausgeführt, und die erste Zelle wird empfangen, nachdem eine Grenzabstandskonfiguration der ersten Zelle aktualisiert wurde.In an optional process 115 In some embodiments, a marginal distance configuration of the first cell is updated. In some embodiments, the process becomes 115 before the process 110 and the first cell is received after updating a marginal distance configuration of the first cell.

Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Vergrößern eines Abstands zwischen dem Stift und einer Grenze der ersten Zelle auf. Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Ausführen eines oder mehrerer Vorgänge eines Verfahrens 300, das unten unter Bezugnahme auf 3 besprochen ist, auf.In some embodiments, updating the threshold distance configuration comprises first cell, increasing a distance between the stylus and a boundary of the first cell. In some embodiments, updating the threshold distance configuration of the first cell includes performing one or more operations of a method 300 referring to below 3 is discussed on.

2A bildet ein nicht einschränkendes Beispiel des Aktualisierens einer Grenzabstandskonfiguration einer ersten Zelle 200A in Übereinstimmung mit einigen Ausführungsformen ab. Die erste Zelle 200A weist Stifte PA1, PA2 und PA3 und eine Grenze 200AB entlang der Y-Richtung auf. Wie auf der linken Seite abgebildet, weist eine ursprüngliche Grenzabstandskonfiguration der Zelle 200A einen Abstand S1 entlang der X-Richtung zwischen dem Stift PA2 und der Grenze 200AB auf. Wie auf der rechten Seite abgebildet, weist eine aktualisierte Grenzabstandskonfiguration der Zelle 200A einen Abstand S2 entlang der X-Richtung zwischen dem Stift PA2 und der Grenze 200AB auf, wobei der Abstand S2 größer ist als der Abstand S1. 2A illustrates a non-limiting example of updating a threshold distance configuration of a first cell 200A in accordance with some embodiments. The first cell 200A has pens PA1 . PA2 and PA3 and a border 200AB along the Y Direction. As shown on the left, the cell has an original boundary distance configuration 200A a distance S1 along the X Direction between the pen PA2 and the border 200AB on. As pictured on the right, there is an updated marginal distance configuration of the cell 200A a distance S2 along the X Direction between the pen PA2 and the limit 200AB, where the distance S2 is greater than the distance S1 ,

Bei der Ausführungsform, die in 2A abgebildet ist, entspricht das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle 200A, indem es der Abstand S2 aufweist, die größer ist als der Abstand S1, dem Verlagern des Stifts PA2 nach links innerhalb der ersten Zelle 200A. Bei einigen Ausführungsformen entspricht das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle 200A, indem es der Abstand S2 aufweist, die größer ist als der Abstand S1, einem Verringern einer Größe des Stifts PA2.In the embodiment, in 2A is illustrated, updating the marginal distance configuration is the same as the first cell 200A by changing the distance S2 which is larger than the distance S1 , the relocation of the convent PA2 to the left within the first cell 200A , In some embodiments, updating the marginal distance configuration is the same as the first cell 200A by changing the distance S2 which is larger than the distance S1 Decreasing a size of the pen PA2 ,

2A bildet ein nicht einschränkendes Beispiel des Aktualisierens einer Grenzabstandskonfiguration einer ersten Zelle 210A in Übereinstimmung mit einigen Ausführungsformen ab. Die erste Zelle 210A weist Stifte PA4, PA5 und PA6 und eine Grenze 210AB entlang der Y-Richtung auf. Wie auf der linken Seite abgebildet, weist eine ursprüngliche Grenzabstandskonfiguration der Zelle 210A einen Abstand S3 entlang der Y-Richtung zwischen dem Stift PA5 und der Grenze 210AB auf. Wie auf der rechten Seite abgebildet, weist eine aktualisierte Grenzabstandskonfiguration der Zelle 210A einen Abstand S4 entlang der Y-Richtung zwischen dem Stift PA5 und der Grenze 210AB auf, wobei der Abstand S4 größer ist als der Abstand S3. 2A illustrates a non-limiting example of updating a threshold distance configuration of a first cell 210A in accordance with some embodiments. The first cell 210A has pens PA4 . PA5 and PA6 and a border 210AB along the Y Direction. As shown on the left, the cell has an original boundary distance configuration 210A a distance S3 along the Y Direction between the pen PA5 and the border 210AB on. As pictured on the right, there is an updated marginal distance configuration of the cell 210A a distance S4 along the Y Direction between the pen PA5 and the border 210AB on, with the distance S4 is greater than the distance S3 ,

Bei der Ausführungsform, die in 2F abgebildet ist, entspricht das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle 210A, indem es einen Abstand S4 aufweist, die größer ist als der Abstand S3, dem Verlagern des Stifts PA5 nach oben in der ersten Zelle 210A. Bei einigen Ausführungsformen entspricht das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle 210A, indem es der Abstand S4 aufweist, die größer ist als der Abstand S3, einem Verringern einer Größe des Stifts PA5.In the embodiment, in 2F is illustrated, updating the marginal distance configuration is the same as the first cell 210A by keeping a distance S4 which is larger than the distance S3 , the relocation of the convent PA5 up in the first cell 210A , In some embodiments, updating the marginal distance configuration is the same as the first cell 210A by changing the distance S4 which is larger than the distance S3 Decreasing a size of the pen PA5 ,

Bei einem optionalen Vorgang 120, wird bei einigen Ausführungsformen eine zweite Zelle empfangen. Das Empfangen der zweiten Zelle wird auf die Art, die oben für das Empfangen der ersten Zelle bei Vorgang 110 beschrieben ist, ausgeführt. Bei einigen Ausführungsformen werden die Vorgänge 110 und 120 gleichzeitig ausgeführt, und die erste und zweite Zelle werden gemeinsam empfangen.In an optional process 120 In some embodiments, a second cell is received. Receiving the second cell will be in the manner described above for receiving the first cell 110 is described executed. In some embodiments, the operations become 110 and 120 run concurrently, and the first and second cells are received together.

Bei einigen Ausführungsformen weist das Empfangen der zweiten Zelle das Empfangen eines oder mehrerer Layouts 822 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist, auf.In some embodiments, receiving the second cell includes receiving one or more layouts 822 of the IC layout generation system 800 referring to below 8th is discussed on.

Bei dem optionalen Vorgang 125 werden bei einigen Ausführungsformen die erste Zelle und die zweite Zelle benachbart zueinander in einem IC-Layout platziert, wobei eine gemeinsame Grenze gebildet wird. Bei einigen Ausführungsformen weist das Platzieren der ersten Zelle benachbart zu der zweiten Zelle das Bilden der gemeinsamen Grenze unter Verwenden der Grenze, die dem Vergrößern des Abstands bei Vorgang 115 entspricht, auf. Bei einigen Ausführungsformen weist das Platzieren der ersten Zelle benachbart zu der zweiten Zelle das Bilden der gemeinsamen Grenze unter Verwenden der Grenze 200AB der Zelle 200A, die oben unter Bezugnahme auf 2A besprochen ist, auf. Bei einigen Ausführungsformen weist das Platzieren der ersten Zelle benachbart zu der zweiten Zelle das Bilden der gemeinsamen Grenze unter Verwenden der Grenze 210AB der Zelle 210A, die oben unter Bezugnahme auf 2F besprochen ist, auf.In the optional process 125 For example, in some embodiments, the first cell and the second cell are placed adjacent to one another in an IC layout, forming a common boundary. In some embodiments, placing the first cell adjacent to the second cell includes forming the common boundary using the boundary that increases the distance at process 115 corresponds, on. In some embodiments, placing the first cell adjacent to the second cell includes forming the common boundary using the boundary 200AB of the cell 200A referring to above 2A is discussed on. In some embodiments, placing the first cell adjacent to the second cell includes forming the common boundary using the boundary 210AB the cell 210A referring to above 2F is discussed on.

2B bildet ein nicht einschränkendes Beispiel des IC-Layouts 200 ab, das die erste Zelle 200A und eine zweite Zelle 200B aufweist, die zueinander benachbart in Übereinstimmung mit einigen Ausführungsformen platziert sind. Die erste Zelle 200A und die zweite Zelle 200B haben eine gemeinsame Grenze 200SB entlang der Y-Richtung, die unter Verwenden der Grenze 200AB der Zelle 200A, die oben unter Bezugnahme auf 2A besprochen ist, gebildet wird. Zusätzlich zu der ersten Zelle 200A und der zweiten Zelle 200B, bildet 2B Bahnen T1 bis T10 ab. 2 B is a non-limiting example of the IC layout 200 that's the first cell 200A and a second cell 200B which are placed adjacent to each other in accordance with some embodiments. The first cell 200A and the second cell 200B have a common border 200SB along the Y-direction, using the border 200AB the cell 200A referring to above 2A is discussed. In addition to the first cell 200A and the second cell 200B , forms 2 B traces T1 to T10 from.

Die zweite Zelle 200B weist einen Stift PB1 auf, der entlang der X-Richtung mit dem Stift PA1 der ersten Zelle 200A ausgerichtet ist, einen Stift PB2, der entlang der X-Richtung mit dem Stift PA2 der ersten Zelle 200A ausgerichtet ist, und einen Stift PB3, der entlang der X-Richtung mit dem Stift PA2 der ersten Zelle 200A ausgerichtet ist.The second cell 200B has a pen PB1 on that along the X Direction with the pen PA1 the first cell 200A is aligned, a pen PB2 which is along the X Direction with the pen PA2 the first cell 200A aligned, and a pen PB3 which is along the X Direction with the pen PA2 the first cell 200A is aligned.

Bei der Ausführungsform, die in 2B abgebildet ist, stößt jeder der Stifte PB1, PB2 und PB3 an die gemeinsame Grenze 200SB. Bei einigen Ausführungsformen ist/sind ein oder mehr der Stifte PB1, PB2 oder PB3 entlang der X-Richtung von der gemeinsamen Grenze 200SB innerhalb der zweiten Zelle 200B derart versetzt, dass ein oder mehr der Stifte PB1, PB2 oder PB3 nicht an die gemeinsame Grenze 200SB stößt/stoßen. In the embodiment, in 2 B Pictured, each of the pins pokes PB1 . PB2 and PB3 to the common border 200SB , In some embodiments, one or more of the pins is / are PB1 . PB2 or PB3 along the X Direction from the common border 200SB within the second cell 200B so offset that one or more of the pins PB1 . PB2 or PB3 not to the common border 200SB abuts / abut.

Die Bahnen T1 bis T10 entsprechen Stellen entlang der X-Richtung, an welchen Durchkontaktierungen platziert sind, um elektrische Verbindungen mit einem oder mehr der Stifte PA1, PA2, PA3, PB1, PB2 oder PB3 zu bilden. Bei der Ausführungsform, die in 2B abgebildet ist, ist die Bahn T5 basierend auf der Platzierung der ersten Zelle 200A und der zweiten Zelle 200B sowie der Bahnlagen die Bahn, die der gemeinsamen Grenze 200SB am nächsten liegt.The railways T1 to T10 correspond to places along the X Direction at which vias are placed to make electrical connections with one or more of the pins PA1 . PA2 . PA3 . PB1 . PB2 or PB3 to build. In the embodiment, in 2 B pictured is the train T5 based on the placement of the first cell 200A and the second cell 200B as well as the Bahnlagen the railway, the common border 200SB is closest.

Bei der Ausführungsform, die in 2B abgebildet ist, ist die Bahn T5 entlang der X-Richtung von der gemeinsamen Grenze 200SB um einen Abstand O1 versetzt und überlagert die erste Zelle 200A. Bei einigen Ausführungsformen ist die Bahn T5 oder eine andere Bahn, die der gemeinsamen Grenze 200SB am nächsten liegt, von der gemeinsamen Grenze 200SB versetzt und überlagert die zweite Zelle 200 B. Bei einigen Ausführungsformen ist die Bahn T5 oder eine andere Bahn, die der gemeinsamen Grenze 200SB am nächsten liegt, nicht von der gemeinsamen Grenze 200SB versetzt und überlagert die gemeinsame Grenze 200SB.In the embodiment, in 2 B pictured is the train T5 along the X Direction from the common border 200SB by a distance O1 moves and overlays the first cell 200A , In some embodiments, the web is T5 or another train, the common border 200SB closest, from the common border 200SB moves and overlays the second cell 200 B. In some embodiments, the web is T5 or another train, the common border 200SB closest, not from the common border 200SB offset and superimposed the common border 200SB ,

2G bildet ein nicht einschränkendes Beispiel des IC-Layouts 210 ab, das die erste Zelle 210A und eine zweite Zelle 210B aufweist, die zueinander benachbart in Übereinstimmung mit einigen Ausführungsformen platziert sind. Die erste Zelle 210A und die zweite Zelle 210B haben eine gemeinsame Grenze 210SB entlang der X-Richtung, die unter Verwenden der Grenze 210AB der Zelle 210A, die oben unter Bezugnahme auf 2F besprochen ist, gebildet wird. Zusätzlich zu der ersten Zelle 210A und der zweiten Zelle 210B, bildet 2G Bahnen T11 bis T20 ab. 2G is a non-limiting example of the IC layout 210 that's the first cell 210A and a second cell 210B which are placed adjacent to each other in accordance with some embodiments. The first cell 210A and the second cell 210B have a common border 210SB along the X Direction using the limit 210AB the cell 210A referring to above 2F is discussed. In addition to the first cell 210A and the second cell 210B , forms 2G traces T11 to T20 from.

Die zweite Zelle 210B weist einen Stift PB4 auf, der entlang der Y-Richtung mit dem Stift PA4 der ersten Zelle 210A ausgerichtet ist, einen Stift PB5, der entlang der Y-Richtung mit dem Stift PA5 der ersten Zelle 210A ausgerichtet ist, und einen Stift PB6, der entlang der Y-Richtung mit dem Stift PA6 der ersten Zelle 210A ausgerichtet ist.The second cell 210B has a pen PB4 on that along the Y Direction with the pen PA4 the first cell 210A is aligned, a pen PB5 which is along the Y Direction with the pen PA5 the first cell 210A aligned, and a pen PB6 which is along the Y Direction with the pen PA6 the first cell 210A is aligned.

Bei der Ausführungsform, die in 2G abgebildet ist, stößt jeder der Stifte PB4, PB5 und PB6 an die gemeinsame Grenze 210SB. Bei einigen Ausführungsformen ist/sind ein oder mehr der Stifte PB4, PB5 oder PB6 entlang der Y-Richtung von der gemeinsamen Grenze 210SB innerhalb der zweiten Zelle 210B derart versetzt, dass ein oder mehr der Stifte PB4, PB5 oder PB6 nicht an die gemeinsame Grenze 210SB stößt/stoßen.In the embodiment, in 2G Pictured, each of the pins pokes PB4 . PB5 and PB6 to the common border 210SB , In some embodiments, one or more of the pins is / are PB4 . PB5 or PB6 along the Y Direction from the common border 210SB within the second cell 210B so offset that one or more of the pins PB4 . PB5 or PB6 not to the common border 210SB abuts / abut.

Die Bahnen T11 bis T20 entsprechen Stellen entlang der Y-Richtung, an welchen Durchkontaktierungen platziert sind, um elektrische Verbindungen mit einem oder mehr der Stifte PA4, PA5, PA6, PB4, PB5 oder PB6 zu bilden. Bei der Ausführungsform, die in 2G abgebildet ist, ist die Bahn T15 basierend auf der Platzierung der ersten Zelle 210A und der zweiten Zelle 210B sowie der Bahnlagen die Bahn, die der gemeinsamen Grenze 210SB am nächsten liegt.The railways T11 to T20 correspond to places along the Y Direction at which vias are placed to make electrical connections with one or more of the pins PA4 . PA5 . PA6 . PB4 . PB5 or PB6 to build. In the embodiment, in 2G pictured is the train T15 based on the placement of the first cell 210A and the second cell 210B as well as the Bahnlagen the railway, the common border 210SB is closest.

Bei der Ausführungsform, die in 2G abgebildet ist, ist die Bahn T15 entlang der Y-Richtung von der gemeinsamen Grenze 210SB um einen Abstand O2 versetzt und überlagert die erste Zelle 210A. Bei einigen Ausführungsformen ist die Bahn T15 oder eine andere Bahn, die der gemeinsamen Grenze 200SB am nächsten liegt, von der gemeinsamen Grenze 210SB versetzt und überlagert die zweite Zelle 210B. Bei einigen Ausführungsformen ist die Bahn T15 oder eine andere Bahn, die der gemeinsamen Grenze 210SB am nächsten liegt, nicht von der gemeinsamen Grenze 210SB versetzt und überlagert die gemeinsame Grenze 210SB.In the embodiment, in 2G pictured is the train T15 along the Y-direction from the common border 210SB by a distance O2 moves and overlays the first cell 210A , In some embodiments, the web is T15 or another train, the common border 200SB closest, from the common border 210SB moves and overlays the second cell 210B , In some embodiments, the web is T15 or another train, the common border 210SB closest, not from the common border 210SB offset and superimposed the common border 210SB ,

Bei einem Vorgang 130, wird ein Zielstift in der zweiten Zelle identifiziert. Bei einigen Ausführungsformen basiert das Identifizieren des Zielstifts auf einem Algorithmus zum Bestimmen der Führung elektrischer Verbindungen zu der zweiten Zelle. Bei einigen Ausführungsformen basiert das Identifizieren des Zielstifts auf einem iterativen Prozess, bei dem Stifte in der zweiten Zelle sequenziell identifiziert werden. Bei einigen Ausführungsformen weist das Identifizieren des Zielstifts das Empfangen einer Anweisung von einer Benutzeroberfläche oder einem Netzwerk auf.At a process 130 , a target pin is identified in the second cell. In some embodiments, identifying the target pen is based on an algorithm for determining routing of electrical connections to the second cell. In some embodiments, identifying the target pen is based on an iterative process in which pens in the second cell are identified sequentially. In some embodiments, identifying the destination pen comprises receiving an instruction from a user interface or a network.

Bei einigen Ausführungsformen basiert das Identifizieren des Zielstifts auf Positionierungsinformationen für den einen oder die mehr Stifte in der zweiten Zelle. Bei einigen Ausführungsformen basiert das Identifizieren des Zielstifts auf Positionierungsinformation für den einen oder die mehr Stifte in der ersten Zelle. Bei einigen Ausführungsformen basiert das Identifizieren des Zielstifts auf einer Grenzabstandskonfiguration der ersten Zelle. Bei einigen Ausführungsformen basiert das Identifizieren des Zielstifts auf einem Vorgang 115, bei dem die Grenzabstandskonfiguration der ersten Zelle aktualisiert wird.In some embodiments, identifying the target pin is based on positioning information for the one or more pins in the second cell. In some embodiments, identifying the target pin is based on positioning information for the one or more pins in the first cell. In some embodiments, identifying the destination pin is based on a marginal distance configuration of the first cell. In some embodiments, identifying the destination pen is based on a process 115 in which the marginal distance configuration of the first cell is updated.

Bei Vorgang 135, wird bestimmt, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden. Das Bestimmen, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden, basiert auf Lagedaten für den Zielstift, der gemeinsamen Grenze, eines oder mehrerer Merkmale der ersten Zelle, die mit dem Zielstift ausgerichtet und über die gemeinsame Grenze von dem Zielstift sind, und einer Bahn, die der Grenze am nächsten liegt.At process 135 , determines if the target pen is appropriate or not to be extended into the first cell. Determining whether the target pen is suitable or not to be expanded into the first cell is based on location data for the target pen, the common boundary, one or more features of the first cell aligned with the target pen, and the common boundary of the target cell Destination pin, and a lane closest to the border.

Bei einigen Ausführungsformen basiert das Bestimmen, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden, auf Lagedaten 824 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist.In some embodiments, determining whether or not the target pen is appropriate to expand into the first cell is based on location data 824 of the IC layout generation system 800 referring to below 8th is discussed.

Bei einigen Ausführungsformen basiert das Bestimmen, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden, auf dem Positionieren eines oder mehrere Stifte in der ersten Zelle. Bei einigen Ausführungsformen weist das Bestimmen, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden, das Ausführen eines oder mehrerer Vorgänge des Verfahrens 500, das unten unter Bezugnahme auf 5 besprochen ist.In some embodiments, determining whether the target pin is suitable or not to be expanded into the first cell is based on positioning one or more pins in the first cell. In some embodiments, determining whether the target pen is suitable or not to be expanded into the first cell includes performing one or more operations of the method 500 referring to below 5 is discussed.

Bei einigen Ausführungsformen wird basierend auf einer Bestimmung, dass der Zielstift nicht geeignet ist, in die erste Zelle erweitert zu werden, der Vorgang 130 wiederholt, um einen anderen Zielstift in der zweiten Zelle zu identifizieren.In some embodiments, the process is based on a determination that the target pen is not capable of being expanded into the first cell 130 repeatedly to identify another target pin in the second cell.

Bei Vorgang 140 wird der Zielstift basierend auf einer Bestimmung, dass er geeignet ist, in die erste Zelle erweitert zu werden, modifiziert, so dass er eine Erweiterung in die erste Zelle aufweist, so dass der Zielstift die gemeinsame Grenze überquert. Das Modifizieren des Zielstifts, so dass er eine Erweiterung in die erste Zelle aufweist, weist das Hinzufügen der Erweiterung in Übereinstimmung mit der Bestimmung in Vorgang 135 auf, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden.At process 140 For example, the target pen is modified based on a determination that it is capable of being expanded into the first cell so that it has an extension into the first cell such that the target pen crosses the common border. Modifying the target pen to have an extension into the first cell indicates adding the extension in accordance with the determination in process 135 on whether the target pen is suitable or not, to be expanded into the first cell.

Da bei einigen Ausführungsformen die erste und die zweite Zelle Metall-Null-Merkmale aufweisen und das Modifizieren des Zielstifts, so dass er eine Erweiterung in die erste Zelle aufweist, nach dem Platzieren der ersten und zweiten Zellen in einem IC-Layout erfolgt, wird das Modifizieren des Zielstifts, so dass er eine Erweiterung in die erste Zelle aufweist, auch Post-Metall-Null-Führung genannt. Bei einigen Ausführungsformen ist die Post-Metall-Null-Führung Teil eines APR-Verfahrens.In some embodiments, since the first and second cells have metal zero features, and modifying the target pin to have an extension into the first cell occurs after placing the first and second cells in an IC layout, the Modifying the target pen so that it has an extension into the first cell, also called post-metal zero-lead. In some embodiments, the post-metal zero-lead is part of an APR method.

Bei einigen Ausführungsformen weist das Modifizieren des Zielstifts, so dass er eine Erweiterung in die erste Zelle aufweist, das Hinzufügen der Erweiterung auf, die eine Länge hat, die unter Verwenden des Verfahrens 500 bei Vorgang 135 berechnet wird. Bei einigen Ausführungsformen weist das Modifizieren des Zielstifts, so dass er eine Erweiterung in die erste Zelle aufweist, das Hinzufügen der Erweiterung auf, die eine Länge hat, die größer ist als die Länge, die unter Verwenden des Verfahrens 500 bei Vorgang 135 berechnet wird.In some embodiments, modifying the target pin to include an extension to the first cell includes adding the extension having a length using the method 500 at operation 135 is calculated. In some embodiments, modifying the target pin to include an extension to the first cell includes adding the extension having a length greater than the length using the method 500 at operation 135 is calculated.

2C bildet ein nicht einschränkendes Beispiel eines IC-Layouts 200 ab, in dem der Stift PB2 modifiziert wurde, so dass er eine Erweiterung PB2EXT aufweist. Die Erweiterung PB2EXT bewirkt, dass sich der Stift PB2 entlang der X-Richtung von der zweiten Zelle 200B in die erste Zelle 200A erstreckt, wodurch die gemeinsame Grenze 200SB überquert wird. 2C constitutes a non-limiting example of an IC layout 200 in which the pen PB2 has been modified so that he has an extension PB2EXT having. The extension PB2EXT causes the pen PB2 along the X Direction from the second cell 200B in the first cell 200A extends, creating the common border 200SB is crossed.

Bei der Ausführungsform, die in 2C abgebildet ist, liegt die Erweiterung PB2EXT unter der Bahn T5. Bei einigen Ausführungsformen, bei welchen die Bahn T5 oder eine andere Bahn, die der gemeinsamen Grenze 200SB am nächsten liegt, die gemeinsame Grenze 200SB oder die zweite Zelle 200B überlagert, liegt die Erweiterung PB2EXT nicht unter der Bahn T5 oder der anderen Bahn, die der gemeinsamen Grenze 200SB am nächsten liegt.In the embodiment, in 2C is pictured, lies the extension PB2EXT under the train T5 , In some embodiments where the web T5 or another train, the common border 200SB closest is the common border 200SB or the second cell 200B superimposed, lies the extension PB2EXT not under the train T5 or the other train, the common border 200SB is closest.

Indem die Erweiterung PB2EXT über die gemeinsame Grenze 200SB enthalten ist, ist der Stift PB2 geeignet, eine größere Anzahl von Führungsverbindungen zu haben als ein Stift, der nicht über eine Zellgrenze erweitert wurde, wodurch die Anpassungsfähigkeit der Führung ohne Vergrößerung der Zellgröße erhöht wird.By extension PB2EXT over the common border 200SB is included, is the pen PB2 suitable to have a larger number of guide connections than a pin which has not been extended beyond a cell boundary, whereby the adaptability of the guide is increased without increasing the cell size.

2H bildet ein nicht einschränkendes Beispiel eines IC-Layouts 210 ab, in dem der Stift PB5 modifiziert wurde, so dass er eine Erweiterung PB5EXT aufweist. Die Erweiterung PB5EXT bewirkt, dass sich der Stift PB5 entlang der Y-Richtung von der zweiten Zelle 210B in die erste Zelle 210A erstreckt, wodurch die gemeinsame Grenze 200SB überquert wird. 2H constitutes a non-limiting example of an IC layout 210 in which the pen PB5 has been modified so that he has an extension PB5EXT having. The extension PB5EXT causes the pen PB5 along the Y-direction of the second cell 210B in the first cell 210A extends, creating the common border 200SB is crossed.

Bei der Ausführungsform, die in 2H abgebildet ist, liegt die Erweiterung PB5EXT unter der Bahn T15. Bei einigen Ausführungsformen, bei welchen die Bahn T15 oder eine andere Bahn, die der gemeinsamen Grenze 210SB am nächsten liegt, die gemeinsame Grenze 210SB oder die zweite Zelle 210B überlagert, liegt die Erweiterung PB5EXT nicht unter der Bahn T15 oder der anderen Bahn, die der gemeinsamen Grenze 210SB am nächsten liegt.In the embodiment, in 2H is pictured, lies the extension PB5EXT under the train T15 , In some embodiments where the web T15 or another train, the common border 210SB closest is the common border 210SB or the second cell 210B superimposed, lies the extension PB5EXT not under the train T15 or the other train, the common border 210SB is closest.

Indem die Erweiterung PB5EXT über die gemeinsame Grenze 210SB enthalten ist, ist der Stift PB5 geeignet, eine größere Anzahl von Führungsverbindungen zu haben als ein Stift, der nicht über eine Zellgrenze erweitert wurde, wodurch die Anpassungsfähigkeit der Führung ohne Vergrößern der Zellgröße erhöht wird.By extension PB5EXT over the common border 210SB is included, is the pen PB5 suitable to have a larger number of guide connections than a pin which has not been extended beyond a cell boundary, whereby the adaptability of the guide is increased without increasing the cell size.

Bei einem optionalen Vorgang 145, wird bei einigen Ausführungsformen ein Drahtschnitt auf einen anderen Stift als den Zielstift angewandt. Bei einigen Ausführungsformen weist das Anwenden eines Drahtschnitts das Anwenden eines Drahtschnitts auf einen oder mehr Stifte in der zweiten Zelle, der nicht der Zielstift ist, auf. Bei einigen Ausführungsformen weist das Anwenden eines Drahtschnitts das Anwenden eines Drahtschnitts auf einen oder mehr Stifte in der ersten Zelle auf.In an optional process 145 In some embodiments, a wire cut is applied to a pin other than the target pin. at In some embodiments, applying a wire cut comprises applying a wire cut to one or more pins in the second cell that is not the target pin. In some embodiments, applying a wire cut comprises applying a wire cut to one or more pins in the first cell.

Bei einigen Ausführungsformen ist das Anwenden eines Drahtschnitts auf einen anderen Stift als den Zielstift Teil eines Post-Metall-Null-Führung-Vorgangs. Bei einigen Ausführungsformen ist das Anwenden eines Drahtschnitts auf einen anderen Stift als den Zielstift Teil eines Post-Metall-Null-Führung-Vorgangs eines APR-Verfahrens. Indem es Teil eines Post-Metall-Null-Führungsvorgangs ist, erleichtert bei einigen Ausführungsformen das Anwenden eines Drahtschnitts auf einen anderen Stift als den Zielstift ein Führen von Fluss, durch das die Anpassungsfähigkeit der Führung, wie oben unter Bezugnahme auf Vorgang 140 besprochen, erhöht wird.In some embodiments, applying a wire cut to a pin other than the target pin is part of a post-metal zero-lead operation. In some embodiments, applying a wire cut to a pin other than the target pin is part of a post-metal zero-lead operation of an APR method. By being part of a post-metal zero guide operation, in some embodiments, applying a wire cut to a pin other than the target pin facilitates flow through which the adaptability of the guide as described above with respect to action 140 is discussed, increased.

2D bildet ein nicht einschränkendes Beispiel eines IC-Layouts 200 ab, bei dem ein Drahtschnitt PB1CUT auf den Stift PB1 angewandt wurde, wobei ein Raum entlang der X-Richtung zwischen dem Stift PB1 und der gemeinsamen Grenze 200SB erhöht wird, und ein Drahtschnitt PB3CUT wurde auf den Stift PB3 angewandt, wobei ein Raum entlang der X-Richtung zwischen dem Stift PB3 und der gemeinsamen Grenze 200SB erhöht wird. 2D constitutes a non-limiting example of an IC layout 200 from where a wire cut PB1CUT on the pen PB1 was applied, with a room along the X Direction between the pen PB1 and the common border 200SB is increased, and a wire cut PB3CUT was on the pin PB3 applied, with a room along the X Direction between the pen PB3 and the common border 200SB is increased.

Bei der Ausführungsform, die in 2D abgebildet ist, werden die Drahtschnitte PB1CUT und PB3CUT auf die zweite Zelle 200B an der gemeinsamen Grenze 200SB angewandt. Bei diversen Ausführungsformen werden ein oder mehr Drahtschnitte auf eine oder mehr der ersten Zelle 200A oder zweiten Zelle 200B an einer oder mehr anderen Lagen als an der gemeinsamen Grenze 200SB angewandt.In the embodiment, in 2D Shown is the wire cuts PB1CUT and PB3CUT to the second cell 200B at the common border 200SB applied. In various embodiments, one or more wire cuts become one or more of the first cell 200A or second cell 200B at one or more other locations than at the common border 200SB applied.

2I bildet ein nicht einschränkendes Beispiel eines IC-Layouts 210 ab, bei dem ein Drahtschnitt PB4CUT auf den Stift PB4 angewandt wurde, wobei ein Raum entlang der Y-Richtung zwischen dem Stift PB4 und der gemeinsamen Grenze 210SB erhöht wird, und ein Drahtschnitt PB6CUT wurde auf den Stift PB6 angewandt, wobei ein Raum entlang der Y-Richtung zwischen dem Stift PB6 und der gemeinsamen Grenze 210SB erhöht wird. 2I constitutes a non-limiting example of an IC layout 210 from where a wire cut PB4CUT on the pen PB4 was applied, with a room along the Y Direction between the pen PB4 and the common border 210SB is increased, and a wire cut PB6CUT was on the pin PB6 applied, with a room along the Y Direction between the pen PB6 and the common border 210SB is increased.

Bei der Ausführungsform, die in 2I abgebildet ist, werden die Drahtschnitte PB4CUT und PB6CUT auf die zweite Zelle 210B auf die gemeinsame Grenze 210SB angewandt. Bei diversen Ausführungsformen werden ein oder mehr Drahtschnitte auf eine oder beide der ersten Zelle 210A oder der zweiten Zelle 210B an einer oder mehr anderen Lagen als an der gemeinsamen Grenze 210SB angewandt.In the embodiment, in 2I Shown is the wire cuts PB4CUT and PB6CUT to the second cell 210B on the common border 210SB applied. In various embodiments, one or more wire cuts become one or both of the first cell 210A or the second cell 210B at one or more other locations than at the common border 210SB applied.

Bei dem optionalen Vorgang 150, wird bei einigen Ausführungsformen eine elektrische Verbindung mit der Zielstifterweiterung gebildet. Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden der elektrischen Verbindung auf, die an einer Bahn, die der gemeinsamen Grenze am nächsten liegt, liegt.In the optional process 150 , in some embodiments, an electrical connection is formed with the target pin extension. In some embodiments, forming the electrical connection includes forming the electrical connection that is on a path closest to the common boundary.

Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden der elektrischen Verbindung die gemeinsame Grenze überlagernd auf. Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden der elektrischen Verbindung sowohl die erste Zelle als auch die zweite Zelle überlagernd auf. Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden der elektrischen Verbindung nur eine der ersten Zelle oder der zweiten Zelle überlagernd auf.In some embodiments, forming the electrical connection includes forming the electrical connection overlying the common boundary. In some embodiments, forming the electrical connection comprises forming the electrical connection overlying both the first cell and the second cell. In some embodiments, forming the electrical connection comprises forming the electrical connection overlying only one of the first cell or the second cell.

Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden einer Durchkontaktierung auf, die die Zielstifterweiterung überlagert und kontaktiert. Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden einer Durchkontaktierung in einer Durchkontaktierungs-Null-Schicht auf.In some embodiments, forming the electrical connection includes forming a via overlaying and contacting the target pin extension. In some embodiments, forming the electrical connection includes forming a via in a via zero layer.

Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden eines Metalldrahts auf, der die Durchkontaktierung überlagert und kontaktiert. Bei einigen Ausführungsformen weist das Bilden der elektrischen Verbindung das Bilden eines Metalldrahts in einer Metall-Eins-Schicht auf.In some embodiments, forming the electrical connection includes forming a metal wire overlying and contacting the via. In some embodiments, forming the electrical connection comprises forming a metal wire in a metal one layer.

2E bildet ein nicht einschränkendes Beispiel eines IC-Layouts 200 ab, in dem eine Durchkontaktierung VIA1 die Erweiterung PB2EXT überlagert und kontaktiert, und ein Metalldraht WIRE1 die Durchkontaktierung VIA1 überlagert und kontaktiert. Bei der Ausführungsform, die in 2E abgebildet ist, haben die Durchkontaktierung VIA1 und der Metalldraht WIRE1 dieselbe Breite (nicht benannt) und erstrecken sich entlang der Erweiterung PB2EXT in die X-Richtung über dieselbe Entfernung. Bei einigen Ausführungsformen ist der Metalldraht WIRE1 breiter als die Durchkontaktierung VIA1 und erstreckt sich entlang der Erweiterung PB2EXT in die X-Richtung über eine Entfernung, die größer ist als sich die Durchkontaktierung VIA1 entlang der Erweiterung PB2EXT in die X-Richtung erstreckt. 2E constitutes a non-limiting example of an IC layout 200 in which a via VIA1 the extension PB2EXT overlaid and contacted, and a metal wire wire1 the via VIA1 superimposed and contacted. In the embodiment, in 2E pictured, have the feedthrough VIA1 and the metal wire wire1 the same width (not named) and extend along the extension PB2EXT in the X direction over the same distance. In some embodiments, the metal wire is wire1 wider than the feedthrough VIA1 and extends along the extension PB2EXT in the X direction over a distance greater than the via VIA1 along the extension PB2EXT in the X Direction extends.

Bei der Ausführungsform, die in 2E abgebildet ist, überlagern sowohl die Durchkontaktierung VIA1 als auch der Metalldraht WIRE1 die erste Zelle 200 A, die gemeinsame Grenze 200SB und die zweite Zelle 200B. Bei einigen Ausführungsformen überlagert der Metalldraht WIRE1 die zweite Zelle 200B und die Durchkontaktierung VIA1 überlagert die zweite Zelle 200B nicht. Bei einigen Ausführungsformen überlagert der Metalldraht WIRE1 die erste Zelle 200B und die Durchkontaktierung VIA1 überlagert die erste Zelle 200B nicht.In the embodiment, in 2E is imaged, overlay both the via VIA1 as well as the metal wire wire1 the first cell 200 A , the common border 200SB and the second cell 200B , In some embodiments, the metal wire overlies wire1 the second cell 200B and the via VIA1 overlapped the second cell 200B Not. In some embodiments, the metal wire overlies wire1 the first cell 200B and the via VIA1 overlays the first cell 200B Not.

2J bildet ein nicht einschränkendes Beispiel des IC-Layouts 210 ab, in dem eine Durchkontaktierung VIA2 die Erweiterung PB5EXT überlagert und kontaktiert, und ein Metalldraht WIRE2 die Durchkontaktierung VIA2 überlagert und kontaktiert. Bei der Ausführungsform, die in 2J abgebildet ist, haben die Durchkontaktierung VIA2 und der Metalldraht WIRE2 dieselbe Breite (nicht benannt) und erstrecken sich entlang der Erweiterung PB5EXT in die Y-Richtung über dieselbe Entfernung. Bei einigen Ausführungsformen ist der Metalldraht WIRE2 breiter als die Durchkontaktierung VIA2 und erstreckt sich entlang der Erweiterung PB5EXT in die Y-Richtung über eine Entfernung, die größer ist als sich die Durchkontaktierung VIA2 entlang der Erweiterung PB5EXT in die Y-Richtung erstreckt. 2J is a non-limiting example of the IC layout 210 in which a via VIA2 the extension PB5EXT overlaid and contacted, and a metal wire WIRE2 the via VIA2 superimposed and contacted. In the embodiment, in 2J pictured, have the feedthrough VIA2 and the metal wire WIRE2 the same width (not named) and extend along the extension PB5EXT in the Y direction over the same distance. In some embodiments, the metal wire is WIRE2 wider than the feedthrough VIA2 and extends along the extension PB5EXT in the Y direction over a distance greater than the via VIA2 along the extension PB5EXT extends in the Y direction.

Bei der Ausführungsform, die in 2J abgebildet ist, überlagern sowohl die Durchkontaktierung VIA2 als auch der Metalldraht WIRE2 die erste Zelle 210A, die gemeinsame Grenze 210SB und die zweite Zelle 210B. Bei einigen Ausführungsformen überlagert der Metalldraht WIRE2 die zweite Zelle 210B und die Durchkontaktierung VIA2 überlagert die zweite Zelle 200B nicht. Bei einigen Ausführungsformen überlagert der Metalldraht WIRE2 die erste Zelle 210B und die Durchkontaktierung VIA2 überlagert die erste Zelle 210B nicht.In the embodiment, in 2J is imaged, overlay both the via VIA2 as well as the metal wire WIRE2 the first cell 210A , the common border 210SB and the second cell 210B , In some embodiments, the metal wire overlies WIRE2 the second cell 210B and the via VIA2 overlays the second cell 200B Not. In some embodiments, the metal wire overlies WIRE2 the first cell 210B and the via VIA2 overlays the first cell 210B Not.

Bei einem optionalen Vorgang 155 werden bei einigen Ausführungsformen basierend auf dem IC-Layout ein oder mehr zusätzliche Fertigungsvorgänge ausgeführt. Bei einigen Ausführungsformen weist das Ausführen eines oder mehrerer zusätzlicher Fertigungsvorgänge das Erzeugen einer oder mehrerer Dateien, die das IC-Layout darstellt, auf. Bei einigen Ausführungsformen weist das Ausführen eines oder mehrerer zusätzlicher Fertigungsvorgänge das Erzeugen eines oder mehrerer Sätze von Masken auf, die zum Fertigen einer oder mehrerer Halbleiterstrukturen verwendbar sind.In an optional process 155 In some embodiments, one or more additional manufacturing operations are performed based on the IC layout. In some embodiments, performing one or more additional manufacturing operations includes generating one or more files representing the IC layout. In some embodiments, performing one or more additional manufacturing operations includes generating one or more sets of masks that are usable to fabricate one or more semiconductor structures.

Bei einigen Ausführungsformen weist das Ausführen eines oder mehrerer zusätzlicher Fertigungsvorgänge das Aktualisieren und/oder Speichern einer oder mehrerer Zellen in einer Zellbibliothek auf. Bei einigen Ausführungsformen weist das Ausführen eines oder mehrerer zusätzlicher Fertigungsvorgänge das Aktualisieren und/oder Speichern eines oder mehrerer Führungsalgorithmen auf.In some embodiments, performing one or more additional manufacturing operations includes updating and / or storing one or more cells in a cell library. In some embodiments, performing one or more additional manufacturing operations includes updating and / or storing one or more guidance algorithms.

Durch Ausführen der Vorgänge des Verfahrens 100, ist der Zielstift geeignet, eine elektrische Verbindung mit einem Metalldraht zu haben, der entlang einer Bahn auf oder nahe der gemeinsamen Grenze positioniert ist. Diese elektrische Verbindung ermöglicht es der zweiten Zelle, eine größere Anzahl elektrischer Verbindungen zu haben als eine Zelle derselben Größe, die nicht geeignet ist, eine elektrische Verbindung mit einem Metalldraht zu haben, der entlang einer Bahn auf oder nahe einer Zellgrenze positioniert ist.By performing the procedures of the procedure 100 , the target pin is adapted to have an electrical connection to a metal wire positioned along a track at or near the common boundary. This electrical connection allows the second cell to have a greater number of electrical connections than a cell of the same size that is not capable of being electrically connected to a metal wire positioned along a path at or near a cell boundary.

Durch Führen einer elektrischen Verbindung zu dem Zielstift, wird Raum, der ansonsten für eine elektrische Verbindung zu einer anderen zweiten Zielstiftlage verwendet würde, zum Führen elektrischer Verbindungen zu anderen naheliegenden Zellen, zum Beispiel Zellen oberhalb oder unterhalb der zweiten, verfügbar gemacht. Die Anpassungsfähigkeit der Führung insgesamt für die Halbleiterstruktur wird dabei erhöht, ohne die Zellengröße im Vergleich zu Ansätzen zu vergrößern, bei welchen eine Zelle nicht geeignet ist, eine elektrische Verbindung mit einem Metalldraht, der entlang einer Bahn auf oder nahe einer Zellgrenze positioniert ist, zu haben.By conducting an electrical connection to the target pin, space that would otherwise be used for electrical connection to another second target pin location is made available for routing electrical connections to other nearby cells, for example, cells above or below the second. The overall ladder adaptability for the semiconductor structure is thereby increased, without increasing the cell size compared to approaches in which a cell is not suitable, for electrical connection to a metal wire positioned along a track at or near a cell boundary to have.

3 ist ein Ablaufdiagramm eines Verfahrens 300 zum Aktualisieren einer Grenzabstandskonfiguration einer Zelle in Übereinstimmung mit einigen Ausführungsformen. Das Verfahren 300 ist als einer oder mehr des Vorgangs 115 des Verfahrens 100, die oben unter Bezugnahme auf die 1 bis 2J besprochen wurden, oder Vorgänge 520 oder 540 des Verfahrens 500, wie unten unter Bezugnahme auf die 5 und 6 besprochen, verwendbar ist. 3 is a flowchart of a method 300 for updating a marginal distance configuration of a cell in accordance with some embodiments. The procedure 300 is as one or more of the process 115 of the procedure 100 , referring to the above 1 to 2J were discussed, or events 520 or 540 of the procedure 500 as below with reference to the 5 and 6 discussed, is usable.

Die Vorgänge des Verfahrens 300 sind geeignet, als Teil eines Verfahrens zum Bilden einer Halbleiterstruktur ausgeführt zu werden. Bei einigen Ausführungsformen ist das Bilden der Halbleiterstruktur Teil des Bildens eines oder mehrerer Halbleiterbauteile, für die nicht einschränkende Beispiele Speicherschaltungen, Logikbauteile, Verarbeitungsbauteile, Signalverarbeitungsschaltungen und dergleichen aufweisen.The processes of the procedure 300 are suitable to be implemented as part of a method of forming a semiconductor structure. In some embodiments, forming the semiconductor structure is part of forming one or more semiconductor devices, non-limiting examples of which include memory circuits, logic devices, processing devices, signal processing circuits, and the like.

Bei einigen Ausführungsformen sind einige oder alle der Vorgänge des Verfahrens 300 geeignet, als Teil eines APR-Verfahrens ausgeführt zu werden. Bei einigen Ausführungsformen sind einige oder alle der Vorgänge des Verfahrens 300 geeignet, von einem APR-System ausgeführt zu werden.In some embodiments, some or all of the operations of the method are 300 suitable to be performed as part of an APR process. In some embodiments, some or all of the operations of the method are 300 suitable to be executed by an APR system.

Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 300 in der in 3 abgebildeten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 300 in einer anderen Reihenfolge als der in 3 abgebildeten ausgeführt. Bei einigen Ausführungsformen werden ein oder mehr Vorgänge vor, zwischen, während und/oder nach dem Ausführen eines oder mehrerer Vorgänge des Verfahrens 300 ausgeführt.In some embodiments, the operations of the method 300 in the in 3 executed in the order shown. In some embodiments, the operations of the method 300 in a different order than the one in 3 pictured executed. In some embodiments, one or more operations are performed before, during, during, and / or after performing one or more operations of the method 300 executed.

Bei einigen Ausführungsformen wird das Verfahren 300 von einem Prozessor eines Computers ausgeführt. Bei einigen Ausführungsformen wird das Verfahren 300 von einem Prozessor 802 eines IC-Layouterzeugungssystems 800, das unten in Bezug auf 8 besprochen ist, ausgeführt. In some embodiments, the method becomes 300 executed by a processor of a computer. In some embodiments, the method becomes 300 from a processor 802 an IC layout generation system 800 in relation to the below 8th is discussed, executed.

Die 4A und 4B sind Abbildungen eines nicht einschränkenden Beispiels eines Layouts einer Zelle 400 an zwei Aktualisierungsstufen einer Grenzabstandskonfiguration bei einigen Ausführungsformen eines oder mehrerer Vorgänge des Verfahrens 300. Die Zelle 400 ist zum Zweck der Klarheit vereinfacht. Bei diversen Ausführungsformen weist die Zelle 400 Merkmale zusätzlich zu den in den 4A bis 4B abgebildeten auf, zum Beispiel ein oder mehr Transistorelemente, Stromschienen, isolierte Strukturen oder dergleichen. Jede der 4A und 4B beschreibt ferner Richtungen X und Y.The 4A and 4B Figures are illustrations of a non-limiting example of a layout of a cell 400 at two update stages of a threshold distance configuration in some embodiments of one or more operations of the method 300 , The cell 400 is simplified for purposes of clarity. In various embodiments, the cell 400 Features in addition to those in the 4A to 4B depicted, for example, one or more transistor elements, bus bars, isolated structures, or the like. Each of the 4A and 4B also describes directions X and Y ,

Bei dem nicht einschränkenden Beispiel, das in den 4A und 4B abgebildet ist, basiert das Aktualisieren einer Grenzabstandskonfiguration auf dem Ändern eines Grenzstifts entlang der X-Richtung. Bei einigen Ausführungsformen basiert das Aktualisieren einer Grenzabstandskonfiguration auf dem Ändern eines Grenzstifts entlang der Y-Richtung.In the non-limiting example that is in the 4A and 4B Updating a boundary distance configuration is based on changing a boundary pin along the X -Direction. In some embodiments, updating a threshold distance configuration is based on changing a boundary pin along the Y -Direction.

Bei Vorgang 310 wird ein Stift in der Zelle als ein Grenzstift identifiziert. Bei einigen Ausführungsformen basiert das Identifizieren des Stifts als der Grenzstift auf einer Layoutlage des Stifts innerhalb der Zelle. Bei einigen Ausführungsformen weist das Identifizieren eines Stifts als der Grenzstift das Bestimmen auf, dass ein Raum zwischen dem Stift und einer Grenze der Zelle keinen anderen Stift aufweist.At process 310 a pen in the cell is identified as a boundary pin. In some embodiments, identifying the pen as the boundary pin is based on a layout location of the pen within the cell. In some embodiments, identifying a pen as the boundary pin comprises determining that a space between the pen and a boundary of the cell has no other pen.

Bei einigen Ausführungsformen basiert das Identifizieren des Stifts als der Grenzstift auf einer Layoutlage des Stifts in Bezug auf eine einzige Grenze der Zelle. Bei einigen Ausführungsformen basiert das Identifizieren des Stifts als der Grenzstift auf einer Layoutlage des Stifts in Bezug auf eine mehr als eine Grenze der Zelle.In some embodiments, identifying the pen as the boundary pin is based on a layout location of the pen relative to a single boundary of the cell. In some embodiments, identifying the pen as the boundary pin is based on a layout location of the pen with respect to more than one boundary of the cell.

Bei einigen Ausführungsformen, zum Beispiel Ausführungsformen, bei welchen das Verfahren 300 als Vorgang 520 oder 540 des Verfahrens 500 verwendet wird, die unten unter Bezugnahme auf die 5 und 6 besprochen sind, basiert das Identifizieren des Stifts als der Grenzstift auf einer Layoutlage des Stifts in Bezug auf einen Zielstift in einer benachbarten Zelle.In some embodiments, for example, embodiments in which the method 300 as a process 520 or 540 of the procedure 500 is used below with reference to the 5 and 6 is discussed, identifying the pen as the boundary pin based on a layout position of the pen with respect to a target pin in an adjacent cell.

Bei einigen Ausführungsformen basiert das Identifizieren des Stifts als der Grenzstift auf der Stiftausrichtung mit einem Zielstift in einer benachbarten Zelle. Bei einigen Ausführungsformen basiert das Identifizieren des Stifts als der Grenzstift darauf, dass der Stift und ein Zielstift in einer benachbarten Zelle miteinander innerhalb einer Mindestabstandsregel ausgerichtet sind.In some embodiments, identifying the stylus as the stylus on the stylus orientation is based on a stylus in an adjacent cell. In some embodiments, identifying the stylus as the boundary pin is based on the stylus and a stylus in an adjacent cell being aligned with each other within a minimum pitch rule.

Bei einigen Ausführungsformen basiert das Identifizieren des Stifts als der Grenzstift auf einem empfangenen Identifikator, zum Beispiel einem Iterationszähler, für den Stift.In some embodiments, identifying the stylus as the boundary pen is based on a received identifier, for example, an iteration counter, for the stylus.

Bei einigen Ausführungsformen, zum Beispiel Ausführungsformen, bei welchen das Verfahren 300 als Vorgang 115 des Verfahrens 100 verwendet wird, die oben unter Bezugnahme auf die 1 bis 2J besprochen sind, basiert das Identifizieren des Stifts als der Grenzstift auf einem iterativen Prozess zum sequenziellen Identifizieren jedes Stifts einer Vielzahl von Stiften in der Zelle als ein potentieller Grenzstift.In some embodiments, for example, embodiments in which the method 300 as a process 115 of the procedure 100 used above with reference to the 1 to 2J Having been discussed, identifying the pen as the boundary pen is based on an iterative process of sequentially identifying each pen of a plurality of pens in the cell as a potential boundary pen.

Bei einigen Ausführungsformen weist das Identifizieren des Stifts als der Grenzstift das Identifizieren des Stifts PA2 in der ersten Zelle 200 A, wie oben unter Bezugnahme auf die 1 bis 2E beschrieben, auf. Bei einigen Ausführungsformen weist das Identifizieren des Stifts als der Grenzstift das Identifizieren des Stifts PA5 in der ersten Zelle 210A, wie oben unter Bezugnahme auf die 1 bis 2F beschrieben, auf.In some embodiments, identifying the stylus as the boundary pin comprises identifying the stylus PA2 in the first cell 200 A as above with reference to the 1 to 2E described on. In some embodiments, identifying the stylus as the boundary pin comprises identifying the stylus PA5 in the first cell 210A as above with reference to the 1 to 2F described on.

4A bildet ein nicht einschränkendes Beispiel einer Zelle 400 ab, die sieben Stifte 4P1 bis 4P7 und eine Grenze 400 B aufweist. Die Stifte 4P1 und 4P2 sind in einer oberen Reihe entlang der X-Richtung ausgerichtet, die Stifte 4P3 bis 4P5 sind in einer mittleren Reihe entlang der X-Richtung ausgerichtet, und die Stifte 4P6 und 4P7 sind in einer unteren Reihe entlang der X-Richtung ausgerichtet. 4A forms a non-limiting example of a cell 400 off, the seven pins 4P1 to 4P7 and a border 400 B has. The pencils 4P1 and 4P2 are aligned in an upper row along the X direction, the pins 4P3 to 4P5 are aligned in a middle row along the X direction, and the pins 4P6 and 4P7 are aligned in a lower row along the X direction.

Bei der Ausführungsform, die in 4A abgebildet ist, ist jeder der Stifte 4P2, 4P5 und 4P7 ein potentieller Grenzstift in Bezug auf die Grenze 400B basierend darauf, dass sich entlang der X-Richtung zwischen jedem Paar von Stiften 4P1, 4P5 und 4P7 und der Grenze 400B kein anderer Stift befindet. Der Stift 4P2 hat einen Grenzabstand 4S1 in Bezug auf die Grenze 400B entlang der X-Richtung, Stift 4P5 hat einen Grenzabstand 4S2 in Bezug auf die Grenze 400B entlang der X-Richtung, und Stift 4P7 hat einen Grenzabstand 4S3 in Bezug auf die Grenze 400B entlang der X-Richtung.In the embodiment, in 4A Pictured is each of the pens 4P2 . 4P5 and 4P7 a potential boundary marker with respect to the border 400B based on that along the X Direction between each pair of pins 4P1 . 4P5 and 4P7 and the border 400B no other pen is located. The pencil 4P2 has a margin distance 4S1 in terms of the border 400B along the X Direction, pen 4P5 has a margin distance 4S2 in terms of the border 400B along the X Direction, and pen 4P7 has a margin distance 4S3 in terms of the border 400B along the X -Direction.

Bei einigen Ausführungsformen werden zusätzliche Kriterien zum Identifizieren eines Stifts als ein potentieller Grenzstift verwendet. Bei einigen Ausführungsformen wird ein Stift als ein potentieller Grenzstift basierend auf einem anderen Merkmal als ein anderer Stift identifiziert, zum Beispiel ein Gate, aktiver Bereich oder eine Finnenstruktur, das/der/die sich zwischen dem Stift der Grenze befindet. Bei einigen Ausführungsformen wird ein Stift als ein potentieller Grenzstift basierend auf einem Merkmal identifiziert, das innerhalb einer vorbestimmten Entfernung von dem Raum zwischen dem Stift und der Grenze liegt, zum Beispiel ein Stift in einer benachbarten Reihe.In some embodiments, additional criteria for identifying a pen is used as a potential boundary pen. In some embodiments, one pen is identified as a potential limit pen based on a different feature than another pen, for example, a gate, active area, or fin structure that is between the pen of the border. In some embodiments, a stylus is considered a identifying a potential limit pen based on a feature that is within a predetermined distance from the space between the pen and the border, for example a pen in an adjacent row.

Bei Vorgang 320 erfolgt eine Bestimmung, ob ein Grenzabstand des Grenzstifts geeignet ist oder nicht, erhöht zu werden. Bei einigen Ausführungsformen basiert das Bestimmen, ob der Grenzabstand geeignet ist, erhöht zu werden, auf einem Schwellenwert für eine Menge an Erhöhungen in der Grenzbeabstandung.At process 320 a determination is made as to whether a boundary distance of the boundary pin is appropriate or not to be increased. In some embodiments, determining whether the threshold distance is suitable to be increased is based on a threshold for an amount of increases in the marginal spacing.

Bei einigen Ausführungsformen basiert der Schwellenwert auf einem anfänglichen Wert der Grenzbeabstandung. Bei einigen Ausführungsformen basiert der Schwellenwert auf einem vorbestimmten Mindestgrenzabstandswert. Bei einigen Ausführungsformen basiert der Schwellenwert auf einer projizierten Stifterweiterung eines Stifts in eine benachbarte Zelle. Bei einigen Ausführungsformen basiert der Schwellenwert auf einer Mindest-Kante-zu-Kante-Abstandsregel für die leitfähige Schicht, in der der Stift positioniert ist.In some embodiments, the threshold is based on an initial value of the margin spacing. In some embodiments, the threshold is based on a predetermined minimum margin value. In some embodiments, the threshold is based on a projected pin extension of a pen into an adjacent cell. In some embodiments, the threshold is based on a minimum edge-to-edge spacing rule for the conductive layer in which the pin is positioned.

Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist oder nicht, erhöht zu werden, keinen Schwellenwert auf, und jede beliebige Erhöhung des Grenzabstands reicht, um zu schließen, dass der Grenzabstand geeignet ist, erhöht zu werden.In some embodiments, determining whether the threshold distance is appropriate or not to be increased does not have a threshold, and any increase in the threshold distance is sufficient to conclude that the threshold distance is suitable to be increased.

Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist, erhöht zu werden oder nicht, das Bestimmen auf, ob der Grenzstift geeignet ist, gekürzt zu werden. Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist, erhöht zu werden oder nicht, das Bestimmen auf, ob der Grenzstift geeignet ist oder nicht, von der Grenze weg verlagert zu werden.In some embodiments, determining whether the threshold distance is suitable for being increased or not, determining whether the boundary pin is suitable to be shortened. In some embodiments, determining whether or not the threshold distance is suitable to be increased includes determining whether the boundary pin is appropriate or not to be shifted away from the boundary.

Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist, erhöht zu werden oder nicht, das Bestimmen auf, ob ein Stift, der mit dem Grenzstift ausgerichtet ist, geeignet ist oder nicht, gekürzt zu werden. Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist oder nicht, erhöht zu werden, das Bestimmen auf, ob ein Stift, der mit dem Grenzstift ausgerichtet ist, geeignet ist oder nicht, von der Grenze weg verlagert zu werden.In some embodiments, determining whether or not the margin distance is appropriate to be increased includes determining whether or not a pen aligned with the boundary pin is suitable or not. In some embodiments, determining whether the threshold distance is appropriate or not to increase is to determine whether or not a pen aligned with the boundary pin is appropriate or not to move away from the boundary.

Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist, erhöht zu werden oder nicht, das Bestimmen auf, ob ein anderes Zellenmerkmal als ein anderer Stift, zum Beispiel ein Gate, ein aktiver Bereich oder eine Finnenstruktur, geeignet ist oder nicht, modifiziert zu werden. Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist oder nicht, erhöht zu werden, das Bestimmen auf, ob ein anderes Zellenmerkmal als ein anderer Stift, zum Beispiel ein Gate, ein aktiver Bereich oder eine Finnenstruktur oder ein anderer Stift, das/der/die mit dem Grenzstift ausgerichtet ist, geeignet ist oder nicht, von dem Grenzstift oder einem anderen Stift, der mit dem Grenzstift ausgerichtet ist, weg verlagert zu werden.In some embodiments, determining whether the threshold distance is suitable for being increased or not, modifying whether a cell feature other than another pin, for example, a gate, an active region, or a fin structure is suitable or not, is modified to become. In some embodiments, determining whether the threshold distance is appropriate or not to be increased includes determining whether a cell feature other than another stylus, for example, a gate, an active region or a fin structure, or another stylus that / that is aligned or not with the limit pin, to be displaced away from the limit pin or other pin aligned with the limit pin.

Bei einigen Ausführungsformen weist das Bestimmen, ob der Grenzabstand geeignet ist, erhöht zu werden oder nicht, eine Kombination der oben besprochenen Kriterien auf. Bei einigen Ausführungsformen basiert das Bestimmen, ob der Grenzabstand geeignet ist oder nicht, erhöht zu werden, auf einer oder mehreren Layoutregeln für die Zelle. Bei einigen Ausführungsformen basiert das Bestimmen, ob der Grenzabstand geeignet ist oder nicht, erweitert zu werden, auf Layoutregeln 820 des IC-Layout-Erzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist.In some embodiments, determining whether the threshold distance is appropriate to be increased or not includes a combination of the criteria discussed above. In some embodiments, determining whether or not the margin distance is appropriate is based on one or more layout rules for the cell. In some embodiments, determining whether the margin distance is appropriate or not to be extended is based on layout rules 820 of the IC layout generation system 800 referring to below 8th is discussed.

Bei Vorgang 330 wird, basierend auf einer Bestimmung, dass der Grenzabstand des Grenzstifts geeignet ist, erhöht zu werden, die Zelle durch Vergrößern des Grenzabstand des Grenzstifts modifiziert. Bei einigen Ausführungsformen weist das Modifizieren der Zelle das Vergrößern eines einzigen Grenzabstands eines einzigen Grenzstifts auf. Bei einigen Ausführungsformen weist das Modifizieren der Zelle das Vergrößern von mehr als eines Grenzabstands eines einzigen Grenzstifts auf. Bei einigen Ausführungsformen weist das Modifizieren der Zelle das Vergrößern eines oder mehrerer Grenzabstände jedes Grenzstifts einer Vielzahl von Grenzstiften auf.At process 330 For example, based on a determination that the boundary distance of the boundary pin is appropriate to be increased, the cell is modified by increasing the boundary distance of the boundary pin. In some embodiments, modifying the cell includes increasing a single boundary distance of a single boundary pin. In some embodiments, modifying the cell includes increasing more than a marginal distance of a single boundary pin. In some embodiments, modifying the cell includes increasing one or more boundaries of each boundary pin of a plurality of boundary pins.

Bei einigen Ausführungsformen weist das Ändern der Zelle das Vergrößern des Grenzabstandes des Grenzstifts um eine Menge gleich einem Schwellenwert auf. Bei einigen Ausführungsformen weist das Ändern der Zelle das Vergrößern des Grenzabstands des Grenzstifts um eine Menge auf, die größer ist als ein Schwellenwert. Bei einigen Ausführungsformen weist das Modifizieren der Zelle das Vergrößern des Grenzabstands des Grenzstifts um eine maximale Menge basierend auf einer oder mehr Layoutregeln auf, zum Beispiel auf den Layoutregeln 820 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist.In some embodiments, changing the cell includes increasing the boundary distance of the boundary pin by an amount equal to a threshold. In some embodiments, changing the cell includes increasing the boundary distance of the boundary pin by an amount greater than a threshold. In some embodiments, modifying the cell includes increasing the boundary distance of the boundary pen by a maximum amount based on one or more layout rules, for example, the layout rules 820 of the IC layout generation system 800 referring to below 8th is discussed.

Bei einigen Ausführungsformen weist das Vergrößern des Grenzabstands des Grenzstifts ein oder mehr Kürzen des Grenzstifts oder Verlagern des Grenzstifts von der Grenze weg auf. Bei einigen Ausführungsformen weist das Vergrößern des Grenzabstands des Grenzstifts ein oder mehr Kürzen eines anderen Stifts, der mit dem Grenzstift ausgerichtet ist, oder das Verlagern des anderen Stifts von der Grenze weg auf. In some embodiments, increasing the boundary distance of the boundary pin has one or more truncation of the boundary pin or displacement of the boundary pin away from the boundary. In some embodiments, increasing the boundary distance of the boundary pin includes cutting one or more of another pin aligned with the boundary pin or displacing the other pin away from the boundary.

Bei einigen Ausführungsformen weist das Vergrößern des Abstands des Grenzstifts das Modifizieren oder Verlagern eines anderen Zellmerkmals als eines anderen Stifts, zum Beispiel eines Gates, aktiven Bereichs oder einer Finnenstruktur auf. Bei einigen Ausführungsformen weist das Vergrößern des Abstands des Grenzstifts eine Kombination der oben besprochenen Ausführungsformen auf. Bei einigen Ausführungsformen weist das Vergrößern des Abstands des Grenzstifts das Priorisieren unter den oben besprochenen Ausführungsformen auf.In some embodiments, increasing the spacing of the boundary pin includes modifying or displacing a cell feature other than another pin, such as a gate, active area, or fin structure. In some embodiments, increasing the spacing of the boundary pin has a combination of the embodiments discussed above. In some embodiments, increasing the spacing of the boundary pin comprises prioritizing among the embodiments discussed above.

4B bildet ein nicht einschränkendes Beispiel ab, bei dem die Zelle 400 basierend auf Bestimmungen modifiziert wird, dass der Abstanden 4S1 und 4S3, die in 4A abgebildet sind, geeignet sind, erhöht zu werden, und dass der Grenzabstand 4S2 nicht geeignet ist, erhöht zu werden. 4B illustrates a non-limiting example in which the cell 400 Based on provisions that is modified, the distances 4S1 and 4S3 , in the 4A are imaged, are likely to be increased, and that the limit distance 4S2 is not suitable to be increased.

Der Grenzabstand 4S1 wird als geeignet erhöht zu werden, indem der Stift 4P2 entlang der X-Richtung von der Grenze 400B weg verlagert wird, basierend darauf bestimmt, dass Stift 4P2, der anfänglich von dem Stift 4P1 entlang der X-Richtung um eine Entfernung D getrennt ist, die eine Mindestabstandsregel für die leitfähige Schicht, in der die Stifte 4P1 und 4P2 positioniert sind, überschreitet. Basierend auf der Bestimmung, dass der Grenzabstand 4S1 geeignet ist, erhöht zu werden, wird die Zelle 400 derart modifiziert, dass der Stift 4P2 einen Grenzabstand 4S4 hat, der größer ist als der Grenzabstand 4S1 in Bezug auf die Grenze 400B entlang der X-Richtung.The limit distance 4S1 is considered suitable to be raised by the pen 4P2 along the X direction from the border 400B is relocated away, based on that pin 4P2 , the initial of the pen 4P1 along the X Direction at a distance D is separated, which is a minimum distance rule for the conductive layer in which the pins 4P1 and 4P2 are positioned exceeds. Based on the determination that the limit distance 4S1 is capable of being increased, the cell becomes 400 modified so that the pen 4P2 a border distance 4S4 has greater than the limit distance 4S1 in terms of the border 400B along the X -Direction.

Bei einigen Ausführungsformen wird der Stift 4P2 entlang der X-Richtung von der Grenze 400B derart weg verlagert, dass der Grenzabstand 4S4 einen Wert gleich einem Schwellenwert hat, der auf einer projizierten Stifterweiterung eines Stifts in einer benachbarten Zelle (nicht gezeigt) basiert, wobei die Entfernung D dabei weiterhin einen Wert hat, der die Mindestabstandsregel überschreitet. Bei einigen Ausführungsformen wird der Stift 4P2 entlang der X-Richtung von der Grenze 400B derart weg verlagert, dass die Entfernung D einen Wert hat, der gleich einer Mindestabstandsregel ist, wobei der Grenzabstand 4S4 dabei einen Wert hat, der größer ist als der Schwellenwert.In some embodiments, the stylus becomes 4P2 along the X Direction from the border 400B shifted away so that the limit distance 4S4 has a value equal to a threshold based on a projected pin extension of a pen in an adjacent cell (not shown), the distance D thereby still having a value exceeding the minimum distance rule. In some embodiments, the stylus becomes 4P2 along the X Direction from the border 400B shifted so that the distance D has a value that is equal to a minimum distance rule, the limit distance 4S4 has a value greater than the threshold.

Der Grenzabstand 4S2 wird basierend auf Breiten (nicht benannt) entlang der X-Richtung der Stifte 4P3 bis 4P5 und Entfernungen (nicht benannt) zwischen den Stiften 4P3 bis 4P5 entlang der X-Richtung als unfähig bestimmt, erhöht zu werden. Bei einigen Ausführungsformen wird der Grenzabstand 4S2 basierend auf den Breiten der Stifte 4P3 bis 4P5, die einen Wert gleich einer Mindestbreitenregel haben, und des Abstands zwischen den Stiften 4P3 bis 4P5, die gleich einer Mindestabstandsregel ist, als unfähig bestimmt, erhöht zu werden. Bei einigen Ausführungsformen wird bestimmt, dass der Grenzabstand 4S2 basierend auf einem aggregierten Unterschied zwischen den Breiten der Stifte 4P3 bis 4P5 und der Mindestbreitenregel zusätzlich zu einem aggregierten Unterschied zwischen den Stiften 4P3 bis 4P5, wobei Abstände und Mindestabstandsregel kleiner sind als ein Schwellenwert, unfähig ist, erhöht zu werden.The limit distance 4S2 is based on latitude (not named) along the X direction of the pins 4P3 to 4P5 and distances (not named) between the pins 4P3 to 4P5 along the X-direction determined to be unable to increase. In some embodiments, the threshold distance becomes 4S2 based on the widths of the pens 4P3 to 4P5 that have a value equal to a minimum width rule, and the distance between the pens 4P3 to 4P5 , which is equal to a minimum distance rule, determined to be unable to be increased. In some embodiments, it is determined that the threshold distance 4S2 based on an aggregated difference between the widths of the pens 4P3 to 4P5 and the minimum width rule in addition to an aggregated difference between the pens 4P3 to 4P5 where distances and minimum distance rule are less than a threshold, unable to be increased.

Der Grenzabstand 4S3 wird als geeignet bestimmt, durch Kürzen des Stifts 4P7 entlang der X-Richtung erhöht zu werden, um die Kante, die der Grenze 400B am nächsten liegt, von der Grenze 400B basierend darauf weg zu bewegen, dass der Stift 4P7 anfänglich eine Breite W hat, die größer ist als eine Mindestbreitenregel. Basierend auf der Bestimmung, dass der Grenzabstand 4S3 geeignet ist, erhöht zu werden, wird die Zelle 400 derart modifiziert, dass der Stift 4P7 einen Grenzabstand 4S5 hat, der größer ist als der Grenzabstand 4S3 in Bezug auf die Grenze 400B entlang der X-Richtung.The limit distance 4S3 is determined to be suitable by shortening the pen 4P7 to be raised along the X-direction to the edge that is the limit 400B closest, from the border 400B based on that move away from that pin 4P7 initially has a width W greater than a minimum width rule. Based on the determination that the limit distance 4S3 is capable of being increased, the cell becomes 400 modified so that the pen 4P7 a border distance 4S5 has greater than the limit distance 4S3 in terms of the border 400B along the X -Direction.

Bei einigen Ausführungsformen wird der Stift 4P7 von der Grenze 400B weg entlang der X-Richtung derart gekürzt, dass der Grenzabstand 4S5 einen Wert gleich einem Schwellenwert hat, der auf einer projizierten Stifterweiterung eines Stifts in einer benachbarten Zelle (nicht gezeigt) basiert, wobei die Breite W dabei weiterhin einen Wert hat, der den Mindestbreitenwert überschreitet. Bei einigen Ausführungsformen wird der Stift 4P7 von der Grenze 400B weg entlang der X-Richtung derart gekürzt, dass die Breite W einen Wert hat, der gleich der Mindestbreitenregel ist, wobei der Grenzabstand 4S5 dabei einen Wert hat, der größer ist als der Schwellenwert.In some embodiments, the stylus becomes 4P7 from the border 400B away along the X Direction shortened so that the limit distance 4S5 has a value equal to a threshold based on a projected pin extension of a pen in an adjacent cell (not shown), the width W still having a value exceeding the minimum width value. In some embodiments, the stylus becomes 4P7 from the border 400B shortened along the X direction such that the width W has a value which is equal to the minimum width rule, wherein the limit distance 4S5 has a value greater than the threshold.

Bei einigen Ausführungsformen weist basierend auf eine Bestimmung, dass der Grenzabstand des Grenzstifts geeignet ist, erhöht zu werden, das Modifizieren der Zelle das Hinzufügen oder Modifizieren eines Zustandsanzeigers der Zelle, der der Modifikation entspricht, auf.In some embodiments, based on a determination that the limit distance of the boundary pin is appropriate to be increased, modifying the cell includes adding or modifying a state indicator of the cell corresponding to the modification.

Bei einigen Ausführungsformen wird die Zelle basierend auf einer Bestimmung, dass der Grenzabstand des Grenzstifts nicht geeignet ist, erhöht zu werden, durch Hinzufügen oder Ändern eines Zustandsindikators der Zelle, der der Bestimmung entspricht, geändert.In some embodiments, based on a determination that the limit distance of the boundary pin is not suitable to be increased, the cell is changed by adding or changing a state indicator of the cell that corresponds to the destination.

Bei einigen Ausführungsformen kehrt das Verfahren 300 basierend auf einer Bestimmung, dass der Grenzabstand des Grenzstifts nicht geeignet ist, erhöht zu werden, zu Vorgang 310 zurück, und ein anderer Stift wird als ein Grenzstift identifiziert. Bei einigen Ausführungsformen kehrt das Verfahren 300 zu Vorgang 310 zurück und ein anderer Stift wird als ein Grenzstift identifiziert, ob der Grenzabstand des Grenzstifts nun als geeignet, erhöht zu werden oder nicht, bestimmt wird.In some embodiments, the method returns 300 based on a determination that the boundary distance of the boundary pin is not suitable to be increased, to process 310 back, and another pin is identified as a boundary pin. In some embodiments, the method returns 300 to process 310 back and another pin is identified as a boundary pin, whether the border distance of the Boundary pencil is now determined to be increased or not.

Bei einigen Ausführungsformen kehrt das Verfahren zu Vorgang 310 zurück, und ein anderer Stift wird als ein Grenzstift für jeden Stift in der Zelle bestimmt. Bei einigen Ausführungsformen kehrt das Verfahren zu Vorgang 310 zurück, und ein anderer Stift wird als ein Grenzstift für jeden Stift in einem Subsatz in der Zelle bestimmt. Bei einigen Ausführungsformen kehrt das Verfahren 300 zu Vorgang 310 zurück, und ein anderer Stift wird als ein Grenzstift für jeden Stift in der Zelle oder in einem Subsatz der Stifte in der Zelle identifiziert, bis ein Grenzabstand, der mindestens einem Stift entspricht, als geeignet bestimmt wird, erhöht zu werden.In some embodiments, the method returns to operation 310 back, and another pen is designated as a boundary pin for each pen in the cell. In some embodiments, the method returns to operation 310 and another pin is determined as a boundary pin for each pin in a subset in the cell. In some embodiments, the method returns 300 to process 310 and another pin is identified as a boundary pin for each pin in the cell or a subset of the pins in the cell until a threshold distance corresponding to at least one pin is determined to be appropriate.

Bei einem optionalen Vorgang 340 wird die Zelle zu einer Speichervorrichtung gespeichert. Bei einigen Ausführungsformen wird die Zelle zu einer Zellbibliothek gespeichert.In an optional process 340 the cell is stored to a storage device. In some embodiments, the cell is stored to a cell library.

Bei einigen Ausführungsformen wird die Zelle darauf bedingt gespeichert, dass die Zelle durch Vergrößern des Grenzabstands mindestens eines Stifts in der Zelle modifiziert wird. Bei einigen Ausführungsformen wird die Zelle gespeichert, ob die Zelle nun durch Vergrößern des Grenzabstands mindestens eines Stifts in der Zelle modifiziert wird oder nicht.In some embodiments, the cell is conditionally stored by modifying the cell by increasing the threshold distance of at least one pin in the cell. In some embodiments, the cell is stored whether or not the cell is modified by increasing the marginal distance of at least one pen in the cell.

Durch Ausführen der Vorgänge des Verfahrens 300 zum Aktualisieren einer Zellenabstandskonfiguration einer Zelle, ist ein IC-Layout, das die aktualisierte Zelle aufweist, geeignet, eine benachbarte Zelle modifiziert zu haben, um einen Stift zu haben, der sich in die Zelle erstreckt, wobei die Anpassungsfähigkeit der Führung insgesamt für eine Halbleiterstruktur wie oben unter Bezugnahme auf das Verfahren 100 beschrieben, erhöht wird.By performing the procedures of the procedure 300 For updating a cell spacing configuration of a cell, an IC layout comprising the updated cell is adapted to have an adjacent cell modified to have a pin extending into the cell, the overall adaptability of the guide for a semiconductor structure as above with reference to the method 100 described, is increased.

5 ist ein Ablaufdiagramm eines Verfahrens 500 zum Bestimmen einer Zielstifterweiterungsfähigkeit in Übereinstimmung mit einigen Ausführungsformen. Das Verfahren 500 ist als Vorgang 135 des Verfahrens 100, das oben unter Bezugnahme auf die 1 bis 2J besprochen ist, verwendbar. 5 is a flowchart of a method 500 for determining a target penability capability in accordance with some embodiments. The procedure 500 is as a process 135 of the procedure 100 , referring to the above 1 to 2J is suitable, usable.

Die Vorgänge des Verfahrens 500 sind geeignet, als Teil eines Verfahrens zum Bilden einer Halbleiterstruktur ausgeführt zu werden. Bei einigen Ausführungsformen ist das Bilden der Halbleiterstruktur Teil des Bildens eines oder mehrerer Halbleiterbauteile, für die nicht einschränkende Beispiele Speicherschaltungen, Logikbauteile, Verarbeitungsbauteile, Signalverarbeitungsschaltungen und dergleichen aufweisen.The processes of the procedure 500 are suitable to be implemented as part of a method of forming a semiconductor structure. In some embodiments, forming the semiconductor structure is part of forming one or more semiconductor devices, non-limiting examples of which include memory circuits, logic devices, processing devices, signal processing circuits, and the like.

Bei einigen Ausführungsformen sind einige oder alle der Vorgänge des Verfahrens 500 geeignet, als Teil eines APR-Verfahrens ausgeführt zu werden. Bei einigen Ausführungsformen sind einige oder alle der Vorgänge des Verfahrens 500 geeignet, von einem APR-System ausgeführt zu werden.In some embodiments, some or all of the operations of the method are 500 suitable to be performed as part of an APR process. In some embodiments, some or all of the operations of the method are 500 suitable to be executed by an APR system.

Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 500 in der in 5 abgebildeten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 500 in einer anderen Reihenfolge als der in 5 abgebildeten ausgeführt. Bei einigen Ausführungsformen werden ein oder mehr Vorgänge vor, zwischen, während und/oder nach dem Ausführen eines oder mehrerer Vorgänge des Verfahrens 500 ausgeführt.In some embodiments, the operations of the method 500 in the in 5 executed in the order shown. In some embodiments, the operations of the method 500 in a different order than the one in 5 pictured executed. In some embodiments, one or more operations are performed before, during, during, and / or after performing one or more operations of the method 500 executed.

Bei einigen Ausführungsformen wird das Verfahren 500 teilweise oder vollständig von einem Prozessor eines Computers ausgeführt. Bei einigen Ausführungsformen wird das Verfahren 500 von einem Prozessor 802 eines IC-Layouterzeugungssystems 800, das unten in Bezug auf 8 besprochen ist, ausgeführt.In some embodiments, the method becomes 500 partially or completely executed by a processor of a computer. In some embodiments, the method becomes 500 from a processor 802 an IC layout generation system 800 in relation to the below 8th is discussed, executed.

6 ist eine Abbildung eines nicht einschränkenden Beispiels eines IC-Layouts, in dem eine Bestimmung erfolgt, ob bei einigen Ausführungsformen ein Zielstift geeignet ist oder nicht, in eine benachbarte Zelle erweitert zu werden, indem ein oder mehr Vorgänge des Verfahrens 500 ausgeführt werden. Das IC-Layout 600 ist zum Zweck der Klarheit vereinfacht. Bei diversen Ausführungsformen weist das IC-Layout 600 Merkmale zusätzlich zu den in 6 abgebildeten auf, zum Beispiel ein oder mehr Transistorelemente, Stromschienen, isolierte Strukturen oder dergleichen. 6 bildet ferner die Richtungen X und Y ab. 6 FIG. 12 is an illustration of a non-limiting example of an IC layout in which a determination is made as to whether or not a target pen is appropriate in some embodiments to expand into an adjacent cell by performing one or more operations of the method 500 be executed. The IC layout 600 is simplified for purposes of clarity. In various embodiments, the IC layout 600 Features in addition to the in 6 depicted, for example, one or more transistor elements, bus bars, isolated structures, or the like. 6 also forms the directions X and Y from.

Bei dem nicht einschränkenden Beispiel, das in 6 abgebildet ist, basiert das Bestimmen, ob ein Zielstift geeignet ist oder nicht, in eine benachbarte Zelle erweitert zu werden, auf dem Erweitern eines Zielstifts entlang der X-Richtung. Bei einigen Ausführungsformen basiert das Bestimmen, ob ein Zielstift geeignet ist oder nicht, in eine benachbarte Zelle erweitert zu werden, auf dem Erweitern eines Zielstift entlang der Y-Richtung.In the non-limiting example that is in 6 is based on determining whether a target pin is appropriate or not to be expanded into an adjacent cell, based on expanding a target pin along the X -Direction. In some embodiments, determining whether a target pin is appropriate or not to be expanded into an adjacent cell is based on expanding a target pin along the edge Y -Direction.

Bei einem optionalen Vorgang 510, werden bei einigen Ausführungsformen Lagedaten für eine erste Zelle, eine zweite Zelle, einen Zielstift in der zweiten Zelle und Metalldrahtführungsbahnen empfangen. Die Lagedaten weisen die Lage einer Grenze auf, die die erste und die zweite Zelle gemeinsam haben, und die Lage einer Metalldrahtführungsbahn, die der gemeinsamen Grenze am nächsten ist.In an optional process 510 For example, in some embodiments, location data for a first cell, a second cell, a destination pin in the second cell, and metal wire routing paths are received. The location data includes the location of a boundary common to the first and second cells and the location of a metal wire trace closest to the common boundary.

Bei einigen Ausführungsformen weist das Empfangen der Lagedaten das Empfangen von Lagedaten für die erste Zelle 200A, die zweite Zelle 200B und die Bahn T5 auf, die oben unter Bezugnahme auf die 1 bis 2E besprochen sind. Bei einigen Ausführungsformen weist das Empfangen der Lagedaten das Empfangen von Lagedaten für die erste Zelle 210A, die zweite Zelle 210B und die Bahn T15, die oben unter Bezugnahme auf die 1 und 2F bis 2J besprochen sind, auf. In some embodiments, receiving the location data includes receiving location data for the first cell 200A , the second cell 200B and the train T5 up, with reference to the above 1 to 2E are discussed. In some embodiments, receiving the location data includes receiving location data for the first cell 210A , the second cell 210B and the train T15 , referring to the above 1 and 2F to 2J are discussed on.

Bei einigen Ausführungsformen entsprechen die erste Zelle und die zweite Zelle einem oder mehr Layouts 822 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist. Bei einigen Ausführungsformen weist das Empfangen der Lagedaten das Empfangen von Lagedaten 824 des IC-Layouterzeugungssystems 800, das unten unter Bezugnahme auf 8 beschrieben ist, auf.In some embodiments, the first cell and the second cell correspond to one or more layouts 822 of the IC layout generation system 800 referring to below 8th is discussed. In some embodiments, receiving the location data includes receiving location data 824 of the IC layout generation system 800 referring to below 8th is described on.

6 bildet ein nicht einschränkendes Beispiel eines IC-Layouts 600 ab, das eine erste Zelle 600A, die einen Stift 6PA1 aufweist, eine zweite Zelle 600B aufweist, die einen Stift 6PB1 aufweist, eine gemeinsame Grenze 600SB und eine Bahn TRK, aufweist. Eine Erweiterung 6PB1EXT des Stifts 6PB1 erstreckt sich in die erste Zelle 600A, und eine Durchkontaktierung V6 überlagert die Erweiterung 6PB1EXT. Die Lagen X1 bis X6 bilden Lagen entlang der X-Richtung ab. 6 constitutes a non-limiting example of an IC layout 600 that's a first cell 600A having a pin 6PA1, a second cell 600B having a pin 6PB1 has a common boundary 600SB and a web TRK. An extension 6PB1EXT of the pin 6PB1 extends into the first cell 600A , and a via V6 overlays the extension 6PB1EXT. The layers X1 to X6 form layers along the X direction.

Der Stift 6PA1 hat eine am weitesten rechte Kante an der Lage X1, und die Erweiterung 6PB1EXT hat eine am weitesten linke Kante an der Lage X2. Die Erweiterung 6PB1EXT hat eine am weitesten rechte Kante an der Lage X6, und der Stift 6PB1 hat eine am weitesten linke Kante an der Lage X6.The pen 6PA1 has a rightmost edge on the location X1 , and the extension 6PB1EXT has a leftmost edge on the location X2 , The 6PB1EXT extension has a rightmost edge on the location X6 and the pin 6PB1 has a leftmost edge on the layer X6 ,

Die Bahn TRK und die Durchkontaktierung V6 sind an der Lage X4 positioniert, und die gemeinsame Grenze 600SB ist an der Lage X6 positioniert. Bei der Ausführungsform, die in 6 abgebildet ist, ist die Lage X4 nach links von der Lage X6 versetzt. Bei einigen Ausführungsformen ist die Lage X4 nach rechts von der Lage X6 versetzt. Bei einigen Ausführungsformen sind die Lagen X4 und X6 eine selbe Lage.The railway TRK and the via V6 are at the location X4 positioned, and the common border 600SB is at the location X6 positioned. In the embodiment, in 6 Pictured is the location X4 to the left of the location X6 added. In some embodiments, the location is X4 to the right of the location X6 added. In some embodiments, the layers are X4 and X6 a same location.

Die Durchkontaktierung V6 hat eine am weitesten linke Kante an der Lage X3 und eine am weitesten rechte Kante an der Lage X5. Der Abstand zwischen den Lagen X2 und X3 ist ein Durchkontaktierungs-Einfassungsabstand. Bei einigen Ausführungsformen basiert der Durchkontaktierungs-Einfassungsabstand auf einer Mindest-Durchkontaktierungs-Einfassungsabstandabstands-Regel für die leitfähige Schicht, in der der Stift 6PP1 positioniert ist.The via V6 has a leftmost edge on the location X3 and a right-most edge on the location X5 , The distance between the layers X2 and X3 is a via-facing distance. In some embodiments, the via perimeter spacing is based on a minimum via-perimeter spacing rule for the conductive layer in which the pin 6PP1 is positioned.

Bei der Ausführungsform, die in 6 abgebildet ist, ist jede der Lagen X3 und X5 von der Lage X 6 nach links versetzt. Bei einigen Ausführungsformen ist die Lage X4 von der Lage X6 derart versetzt, dass die Lage X3 von der Lage X6 nach links versetzt ist, und die Lage X5 von der Lage X6 nach rechts versetzt ist. Bei einigen Ausführungsformen ist die Lage X4 von der Lage X6 derart versetzt, dass jede der Lagen X3 und X5 von der Lage X6 nach rechts versetzt ist. Bei einigen Ausführungsformen ist die Lage X4 von der Lage X6 derart versetzt, dass jede der Lagen X3 und X5 an einer selben Lage ist wie die Lage X6.In the embodiment, in 6 is pictured, is each of the layers X3 and X5 from the situation X 6 offset to the left. In some embodiments, the location is X4 from the situation X6 so offset that the location X3 from the situation X6 is offset to the left, and the location X5 from the situation X6 is offset to the right. In some embodiments, the location is X4 from the situation X6 offset so that each of the layers X3 and X5 from the situation X6 is offset to the right. In some embodiments, the location is X4 from the situation X6 offset so that each of the layers X3 and X5 in a same location as the location X6 ,

Bei einem optionalen Vorgang 520, wird bei einigen Ausführungsformen eine Grenzabstandskonfiguration der ersten Zelle aktualisiert. Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Vergrößern eines Abstands zwischen einem Stift in der ersten Zelle und einer Grenze der ersten Zelle auf. Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Ausführen eines oder mehrerer Vorgänge des Verfahrens 300, das oben unter Bezugnahme auf 3 besprochen ist, auf.In an optional process 520 In some embodiments, a marginal distance configuration of the first cell is updated. In some embodiments, updating the marginal distance configuration of the first cell includes increasing a distance between a stylus in the first cell and a boundary of the first cell. In some embodiments, updating the threshold distance configuration of the first cell includes performing one or more operations of the method 300 referring to the above 3 is discussed on.

Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Vergrößern eines Abstands zwischen den Lagen X1 und X6, die in 6 abgebildet sind, auf.In some embodiments, updating the threshold spacing configuration of the first cell includes increasing a spacing between the layers X1 and X6 , in the 6 are pictured on.

Bei Vorgang 530 wird eine Länge einer Zielstifterweiterung basierend auf den Lagedaten und Layoutregeln für das IC-Layout berechnet. Das Berechnen der Länge der Zielstifterweiterung weist das Berechnen einer Mindestentfernung auf, um die sich der Zielstift in die erste Zelle erstrecken muss, so dass eine elektrische Verbindung an einer Lage der Bahn, die der gemeinsamen Grenze am nächsten ist, gebildet werden kann. Bei einigen Ausführungsformen basiert das Berechnen der Länge der Zielstifterweiterung auf einer oder mehr einer Durchkontaktierungsgröße, einer Ende-zu-Ende-Abstandsregel oder einer Mindest-Durchkontaktierungs-Einfassungsabstand-Regelabstands.At process 530 A length of a target pen extension is calculated based on the location data and layout rules for the IC layout. Calculating the length of the target pin extension involves calculating a minimum distance that the target pin must extend into the first cell so that an electrical connection can be formed at a location of the web closest to the common boundary. In some embodiments, calculating the length of the target pen extension is based on one or more of a via size, an end-to-end distance rule, or a minimum via boundary distance.

Bei einigen Ausführungsformen basiert die Berechnung der Länge der Zielstifterweiterung auf einer oder mehreren der Layoutregeln 820, einem oder mehreren der Layouts 822 oder Lagedaten 824 des IC-Layout-Erzeugungssystems 800, das unten unter Bezugnahme auf 8 besprochen ist.In some embodiments, the calculation of the length of the target pen extension is based on one or more of the layout rules 820 , one or more of the layouts 822 or location data 824 of the IC layout generation system 800 referring to below 8th is discussed.

Bei der Ausführungsform, die in 6 abgebildet ist, hat die Erweiterung 6PB1EXT eine Länge gleich der Entfernung zwischen den Lagen X2 und X6. Die Erweiterungslänge ist daher die Summe der Durchkontaktierungs-Einfassungsabstände von einer Lage X2 zu der Lage X3, wobei sich eine Breite der Durchkontaktierung V6 von der Lage X3 zu X5 erstreckt, und einer Entfernung zwischen den Lagen X5 und X6 basierend auf der Breite der Durchkontaktierung V6 und des Versatzes der Lage X4 in Bezug auf die Lage X6.In the embodiment, in 6 the extension 6PB1EXT has a length equal to the distance between the layers X2 and X6 , The extension length is therefore the sum of the via pitches of one layer X2 to the location X3 , wherein a width of the via V6 from the situation X3 to X5 extends, and a distance between the layers X5 and X6 based on the width of the via V6 and the offset of the situation X4 in terms of location X6 ,

Bei einigen Ausführungsformen, bei welchen die Lage X5 nach rechts von der Lage X6 versetzt oder dieselbe ist, weist die Erweiterungslänge die Entfernung zwischen den Lagen X5 und X6 nicht auf. Bei einigen Ausführungsformen, bei welchen die Lage X3 von der Lage X6 nach links versetzt ist und die Lage X5 von der Lage X6 nach rechts versetzt ist, weist die Erweiterungslänge einen Abschnitt der Breite der Durchkontaktierung V6, der sich von der Lage X3 zu der Lage X6 erstreckt, auf. Die Größe des Abschnitts basiert auf der Breite der Durchkontaktierung V6 und der Größe der Richtung des Versatzes zwischen den Lagen X4 und X6. In some embodiments, where the location X5 to the right of the location X6 offset or the same, the extension length indicates the distance between the layers X5 and X6 not up. In some embodiments, where the location X3 from the situation X6 is offset to the left and the location X5 from the situation X6 offset to the right, the extension length has a portion of the width of the via V6 that depends on the location X3 to the location X6 extends, up. The size of the section is based on the width of the via V6 and the size of the direction of the offset between the layers X4 and X6 ,

Bei einigen Ausführungsformen, bei welchen die Lage X3 dieselbe ist wie die Lage X6, ist die Erweiterungslänge gleich dem Durchkontaktierungs-Einfassungsabstand von der Lage X2 zu der Lage X3. Bei einigen Ausführungsformen, bei welchen die Lage X3 von der Lage X6 nach rechts versetzt ist, ist die Erweiterungslänge gleich einem Abschnitt des Durchkontaktierungs-Einfassungsabstands von der Lage X2 zu der Lage X6. Die Größe des Abschnitts basiert auf dem Durchkontaktierungs-Einfassungsabstand, der Breite der Durchkontaktierung und der Größe und Richtung des Versatzes zwischen den Lagen X4 und X6.In some embodiments, where the location X3 the same is like the situation X6 , the extension length is equal to the via-facing distance from the layer X2 to the location X3 , In some embodiments, where the location X3 from the situation X6 offset to the right, the extension length is equal to a portion of the via edge distance from the layer X2 to the location X6 , The size of the section is based on the via perimeter, the width of the via, and the size and direction of the offset between the layers X4 and X6 ,

Bei einigen Ausführungsformen ist die Größe des Versatzes zwischen den Lagen X4 und X6 kleiner oder gleich einer vorbestimmten Entfernung basierend auf dem Durchkontaktierungs-Einfassungsabstand, das heißt, die Entfernung von der Lage X2 zu der Lage X3 summiert mit einer Hälfte der Breite der Durchkontaktierung V6, das heißt der Entfernung von der Lage X4 entweder zu der Lage X3 oder X5. Bei einigen Ausführungsformen ist die Größe des Versatzes zwischen den Lagen X4 und X6 kleiner oder gleich der vorbestimmten Entfernung, die gleich dem Durchkontaktierungs-Einfassungsabstand summiert mit einer Hälfte der Breite der Durchkontaktierung V6 ist. Bei einigen Ausführungsformen ist die Größe des Versatzes zwischen den Lagen X4 und X6 kleiner oder gleich der vorbestimmten Entfernung, die kleiner ist als der Durchkontaktierungs-Einfassungsabstand summiert mit einer Hälfte der Breite der Durchkontaktierung V6.In some embodiments, the size of the offset is between the layers X4 and X6 less than or equal to a predetermined distance based on the via perimeter spacing, that is, the distance from the location X2 to the location X3 summed with one half of the width of the via V6 that is the distance from the location X4 either to the location X3 or X5 , In some embodiments, the size of the offset is between the layers X4 and X6 less than or equal to the predetermined distance that is equal to the via gapping distance summed with one-half the width of the via V6 is. In some embodiments, the size of the offset is between the layers X4 and X6 less than or equal to the predetermined distance, which is less than the via margin, summed with one-half the width of the via V6 ,

Bei einigen Ausführungsformen stellt eine Größe des Versatzes zwischen den Lagen X4 und X6, die größer ist als die vorbestimmte Entfernung, die Bahn TRK dar, die an der Lage X4 ausreichend weit von der gemeinsamen Grenze 600SB an der Lage X6 positioniert ist, damit die Durchkontaktierung V6 den Stift 6PA1 derart überlagern kann, dass die Erweiterung 6PB1EXT nicht erforderlich ist. Bei einigen Ausführungsformen stellt eine Größe des Versatzes zwischen den Lagen X4 und X6, die größer ist als die vorbestimmte Entfernung die Bahn TRK dar, die an der Lage X4 ausreichend weit von der gemeinsamen Grenze 600SB an der Lage X6 positioniert ist, damit die Durchkontaktierung V6 den Stift 6PA1 derart überlagern kann, dass die Erweiterung 6PB1EXT nicht erforderlich ist.In some embodiments, a size of the offset between the layers X4 and X6 greater than the predetermined distance, the track TRK that is the location X4 sufficiently far from the common border 600SB at the location X6 is positioned to allow the via V6 the pencil 6PA1 in such a way that the extension 6PB1EXT is not required. In some embodiments, a size of the offset between the layers X4 and X6 that is greater than the predetermined distance the track TRK is at the location X4 sufficiently far from the common border 600SB at the location X6 is positioned to allow the via V6 the pencil 6PA1 in such a way that the extension 6PB1EXT is not required.

Bei einem optionalen Vorgang 540, wird bei einigen Ausführungsformen eine Grenzabstandskonfiguration der ersten Zelle aktualisiert. Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Vergrößern eines Abstands zwischen einem Stift in der ersten Zelle und einer Grenze der ersten Zelle auf. Bei einigen Ausführungsformen basiert das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle auf einer Position des Zielstifts in der zweiten Zelle.In an optional process 540 In some embodiments, a marginal distance configuration of the first cell is updated. In some embodiments, updating the marginal distance configuration of the first cell includes increasing a distance between a stylus in the first cell and a boundary of the first cell. In some embodiments, updating the marginal distance configuration of the first cell is based on a position of the target pen in the second cell.

Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Ausführen eines oder mehrerer Vorgänge des Verfahrens 300, das oben unter Bezugnahme auf 3 besprochen ist, auf.In some embodiments, updating the threshold distance configuration of the first cell includes performing one or more operations of the method 300 referring to the above 3 is discussed on.

Bei einigen Ausführungsformen weist das Aktualisieren der Grenzabstandskonfiguration der ersten Zelle das Vergrößern eines Abstands zwischen den Lagen X1 und X6, die in 6 abgebildet sind, auf.In some embodiments, updating the threshold spacing configuration of the first cell includes increasing a spacing between the layers X1 and X6 , in the 6 are pictured on.

Bei einem Vorgang 550, wird eine Länge eines Spalts zwischen der Zielstifterweiterung und einem identifizierten Merkmal der ersten Zelle mit einer Mindestabstandsregel verglichen. Bei einigen Ausführungsformen weist das Vergleichen des Spalts mit der Mindestabstandsregel das Vergleichen des Spalts zwischen der Zielstifterweiterung und einem identifizierten Grenzstift in der ersten Zelle auf.At a process 550 , a length of a gap between the target pen extension and an identified feature of the first cell is compared to a minimum distance rule. In some embodiments, comparing the gap to the minimum distance rule comprises comparing the gap between the target pen extension and an identified boundary pin in the first cell.

Bei einigen Ausführungsformen weist das Vergleichen des Spalts mit der Mindestabstandsregel das Vergleichen der Zielstifterweiterung mit einem Merkmal auf, zum Beispiel einem Stift, in der ersten Zelle, der mit der Zielstifterweiterung entlang der X-Richtung ausgerichtet ist. Bei einigen Ausführungsformen weist das Vergleichen des Spalts mit der Mindestabstandsregel das Vergleichen der Zielstifterweiterung mit einem Merkmal auf, zum Beispiel einem Stift, in der ersten Zelle, der mit der Zielstifterweiterung entlang der Y-Richtung ausgerichtet ist.In some embodiments, comparing the gap to the minimum distance rule comprises comparing the target pen extension to a feature, for example, a pen, in the first cell that coincides with the target pen extension along the X Direction is aligned. In some embodiments, comparing the gap to the minimum distance rule comprises comparing the target pen extension to a feature, for example, a pen, in the first cell that coincides with the target pen extension along the Y Direction is aligned.

Bei einigen Ausführungsformen ist der Spalt ein Spalt einer Vielzahl von Spalten basierend auf einer Vielzahl von Merkmalen in der ersten Zelle, und das Vergleichen des Spalts mit der Mindestabstandsregel weist das Vergleichen jedes Spalts der Vielzahl von Spalten mit einer oder mehr Mindestabstandsregel auf. Bei einigen Ausführungsformen weist das Vergleichen des Spalts mit der Mindestabstandsregel das Vergleichen der Zielstiftlage mit einer anderen Regel als einer Mindestabstandsregel auf, zum Beispiel mit einer Regel, die auf einem definierten Bereich in einem Layout basiert.In some embodiments, the gap is a gap of a plurality of columns based on a plurality of features in the first cell, and comparing the gap to the minimum distance rule comprises comparing each of the plurality of columns with one or more minimum distance rule. In some embodiments, comparing the gap to the minimum distance rule comprises comparing the target pen position with a rule other than a minimum distance rule, for Example with a rule based on a defined area in a layout.

Bei der Ausführungsform, die in 6 abgebildet ist, hat ein Spalt zwischen der Erweiterung 6PB1EXT und dem Stift 6PA1 eine Länge entlang der X-Richtung gleich der Entfernung zwischen den Lagen X1 und X2. Das Vergleichen des Spalts mit der Mindestabstandsregel weist das Vergleichen des Spalts mit einer Mindest-Ende-zu-Ende-Beabstandungsregel für die leitfähige Schicht, in der die Stifte 6PA1 und 6PB1 positioniert sind, auf.In the embodiment, in 6 pictured, has a gap between the extension 6PB1EXT and the pin 6PA1 a length along the X Direction equal to the distance between the layers X1 and X2 , Comparing the gap to the minimum distance rule involves comparing the gap with a minimum end-to-end spacing rule for the conductive layer in which the pins 6PA1 and 6PB1 are positioned on.

Bei einem Vorgang 560, wird basierend auf dem Vergleich des Spalt mit der Mindestabstandsregel bestimmt, ob der Zielstift geeignet ist oder nicht, in die erste Zelle erweitert zu werden. Falls der Spalt größer oder gleich der Mindestabstandsregel ist, wird bestimmt, dass der Zielstift geeignet ist, in die erste Zelle erweitert zu werden. Falls der Spalt kleiner ist als die Mindestabstandsregel ist, wird bestimmt, dass der Zielstift nicht geeignet ist, in die erste Zelle erweitert zu werden.At a process 560 , it is determined based on the comparison of the gap with the minimum distance rule whether the target pin is suitable or not to be extended into the first cell. If the gap is greater than or equal to the minimum distance rule, it is determined that the target pin is capable of being expanded into the first cell. If the gap is smaller than the minimum distance rule, it is determined that the target pen is not suitable to be extended into the first cell.

Bei der Ausführungsform, die in 6 abgebildet ist, wird bestimmt, dass der Stift 6PB1 geeignet ist, in die Zelle 600A erweitert zu werden, falls die Entfernung zwischen den Lagen X1 und X2 größer oder gleich der Mindest-End-zu-End-Abstandsregel für die leitfähige Schicht ist, in der die Stifte 6PA1 und 6PB1 positioniert sind. Es wird bestimmt, dass der Stift 6PB1 nicht geeignet ist, in die Zelle 600A erweitert zu werden, falls die Entfernung zwischen den Lagen X1 und X2 kleiner ist als die Mindest-End-zu-End-Abstandsregel für die leitfähige Schicht, in der die Stifte 6PA1 und 6PB1 positioniert sind.In the embodiment, in 6 is pictured, it is determined that the pen 6PB1 is suitable in the cell 600A to be extended if the distance between the layers X1 and X2 greater than or equal to the minimum end-to-end spacing rule for the conductive layer in which the pins 6PA1 and 6PB1 are positioned. It is determined that the pen 6PB1 not suitable in the cell 600A to be extended if the distance between the layers X1 and X2 is less than the minimum end-to-end spacing rule for the conductive layer in which the pins 6PA1 and 6PB1 are positioned.

Durch Ausführen der Vorgänge des Verfahrens 500 zum Bestimmen der Erweiterungsfähigkeit eines Zielstifts in eine Zelle, erleichtert ein IC-Layout, das den Zielstift enthält, das Führen elektrischer Verbindungen zu der Zelle im Vergleich zu dem Führen elektrischer Verbindungen zu Zellen, die keinen erweiterten Zielstift aufweisen, wobei die Anpassungsfähigkeit der Führung insgesamt für eine Halbleiterstruktur, wie oben unter Bezugnahme auf das Verfahren 100 beschrieben, erleichtert wird.By performing the procedures of the procedure 500 For determining the expandability of a stylus into a cell, an IC layout that includes the stylus facilitates routing electrical connections to the cell as compared to routing electrical connections to cells that do not have an extended stylus, with the overall adaptability of the guide for a semiconductor structure as above with reference to the method 100 described, is facilitated.

Die 7A und 7B sind Diagramme einer Halbleiterstruktur 700 in Übereinstimmung mit einigen Ausführungsformen. Die Halbleiterstruktur 700 wird durch Ausführen einiger oder aller der Vorgänge der Verfahren 100, 300 und 500 gebildet, und ist in Übereinstimmung mit den IC-Layouts 206 100 und der Zelle 400, die oben unter Bezugnahme auf die 1 bis 6 besprochen sind, konfiguriert.The 7A and 7B are diagrams of a semiconductor structure 700 in accordance with some embodiments. The semiconductor structure 700 is done by performing some or all of the procedures of the method 100 . 300 and 500 formed, and is in accordance with the IC layouts 206 100 and the cell 400 , referring to the above 1 to 6 are discussed, configured.

Die Abbildungen der Halbleiterstruktur 700 in den 7A und 7B sind zum Zweck der Klarheit vereinfacht. Die 7A und 7B bilden Draufsichten der Halbleiterstruktur 700 mit diversen Merkmalen ab, die enthalten und ausgeschlossen sind, um die Besprechung unten zu erleichtern. Bei diversen Ausführungsformen weist die Halbleiterstruktur 700 eine oder mehr Gate-Strukturen oder andere Transistorelemente, Wannen, Isolationsstrukturen oder dergleichen auf. Die 7A und 7B bilden ferner Richtungen X und Y ab. Die Halbleiterstruktur 700 weist einen ersten Bauteilbereich 700A, einen zweiten Bauteilbereich 700B, eine gemeinsame Grenze 700SB, eine erste Stromschiene 700P1 und eine zweite Stromschiene 700P2 auf. Bei einigen Ausführungsformen weist die Halbleiterstruktur 700 eine oder beide der ersten Stromschiene 700P1 oder der zweiten Stromschiene 700P2 nicht auf.The pictures of the semiconductor structure 700 in the 7A and 7B are simplified for the sake of clarity. The 7A and 7B form top views of the semiconductor structure 700 with various features that are included and excluded to facilitate the discussion below. In various embodiments, the semiconductor structure 700 one or more gate structures or other transistor elements, wells, isolation structures or the like. The 7A and 7B Further, directions X and Y are derived. The semiconductor structure 700 has a first component area 700A , a second component area 700B , a common border 700SB , a first bus bar 700P1 and a second bus bar 700P2. In some embodiments, the semiconductor structure 700 one or both of the first bus bar 700P1 or the second bus bar 700P2 not on.

Der erste Bauteilbereich 700A weist erste aktive Bereiche 710A und 720A und erste Gate-Strukturen 730A und 740A auf. Die ersten aktiven Bereiche 710A und 720A und die ersten-Gate-Strukturen 730A und 740A sind vollständig innerhalb des ersten Bauteilbereichs 700A enthalten und als ein oder mehr Logikbauteile konfiguriert, die geeignet sind, eine oder mehr Logikfunktionen auszuführen.The first component area 700A has first active areas 710A and 720A and first gate structures 730A and 740A on. The first active areas 710A and 720A and the first gate structures 730A and 740A are completely within the first device region 700A and configured as one or more logic devices capable of performing one or more logic functions.

Der erste Bauteilbereich 700A entspricht einer Layoutzelle, zum Beispiel der Zelle 200A, 400 oder 600A, die oben unter Bezugnahme auf die 2A bis 2E, 4A, 4B und 6 besprochen sind.The first component area 700A corresponds to a layout cell, for example the cell 200A . 400 or 600A , referring to the above 2A to 2E . 4A . 4B and 6 are discussed.

Der zweite Bauteilbereich 700B weist zweite Bereiche 710B und 720B und zweite Gate-Strukturen 730A und 740A auf. Die zweiten ersten aktiven Bereiche 710B und 720B und die zweiten Gate-Strukturen 730B und 740B sind vollständig innerhalb des zweiten Bauteilbereichs 700B enthalten und als ein oder mehr Logikbauteile konfiguriert, die geeignet sind, eine oder mehr Logikfunktionen auszuführen.The second component area 700B has second areas 710B and 720B and second gate structures 730A and 740A on. The second first active areas 710B and 720B and the second gate structures 730B and 740B are completely within the second component area 700B and configured as one or more logic devices capable of performing one or more logic functions.

Der zweite Bauteilbereich 700B entspricht einer Layoutzelle, zum Beispiel der Zelle 200B oder 600B, die oben unter Bezugnahme auf die 2A bis 2E und 6 besprochen sind.The second component area 700B corresponds to a layout cell, for example the cell 200B or 600B , referring to the above 2A to 2E and 6 are discussed.

Die gemeinsame Grenze 700SB trennt den ersten Bauteilbereich 700A von dem zweiten Bauteilbereich 700B. Da der erste Bauteilbereich 700A die ersten aktiven Bereiche 710A und 720A vollständig enthält, und der zweite Bauteilbereich 700B die zweiten aktiven Bereiche 710B und 720B vollständig enthält, ist die gemeinsame Grenze 700SB frei von Schneiden jedes der ersten aktiven Bereiche 710A und 720A und der zweiten aktiven Bereiche 710B und 720B.The common border 700SB separates the first component area 700A from the second component area 700B , As the first component area 700A the first active areas 710A and 720A completely contains, and the second component area 700B the second active areas 710B and 720B completely contains, is the common border 700SB free from cutting each of the first active areas 710A and 720A and the second active areas 710B and 720B ,

Bei der Ausführungsform, die in den 7A und 7B abgebildet ist, ist die gemeinsame Grenze 700SB eine gerade Linie, die in die Y-Richtung ausgerichtet ist. Bei einigen Ausführungsformen ist die gemeinsame Grenze 700SB eine gerade Linie, die in die X-Richtung ausgerichtet ist.In the embodiment included in the 7A and 7B is pictured is the common border 700SB a straight line that goes into the Y Direction is aligned. In some embodiments, the common boundary is 700SB a straight line that goes into the X Direction is aligned.

Die Halbleiterstruktur 700 weist ferner einen ersten Metall-Null-Stift P1 und einen zweiten Metall-Null-Stift P2 auf. Bei einigen Ausführungsformen weist die Halbleiterstruktur 700 keinen zweiten Metall-Null-Stift P2 auf.The semiconductor structure 700 also has a first metal zero pin P1 and a second metal zero pin P2 on. In some embodiments, the semiconductor structure 700 no second metal zero pin P2 on.

Bei einigen Ausführungsformen weist/weisen einer oder beide des ersten Metall-Null-Stifts P1 oder des zweiten Metall-Null-Stifts P2 eine Metall-Null-über-Oxidschicht auf. Bei einigen Ausführungsformen weist/weisen einer oder beide des ersten Metall-Null-Stifts P1 oder des zweiten Metall-Null-Stifts P2 eine Metall-Null-über-Polyschicht auf. Bei einigen Ausführungsformen weist/weisen einer oder beide des ersten Metall-Null-Stifts P1 oder des zweiten Metall-Null-Stifts P2 sowohl eine Metall-Null-über-Oxidschicht als auch eine Metall-Null-über-Polyschicht auf.In some embodiments, one or both of the first metal null pin is / have P1 or the second metal zero pin P2 a metal zero over oxide layer on. In some embodiments, one or both of the first metal null pin is / have P1 or the second metal zero pin P2 a metal zero-over-poly layer on. In some embodiments, one or both of the first metal null pin is / have P1 or the second metal zero pin P2 both a metal zero over oxide layer and a metal zero over poly layer.

Der erste Metall-Null-Stift P1 ist teilweise innerhalb des ersten Bauteilbereichs 700A, teilweise innerhalb des zweiten Bauteilbereichs 700B positioniert, und erstreckt sich über die gemeinsame Grenze 700SB. Bei der Ausführungsform, die in 7A abgebildet ist, ist ein erster Metall-Null-Stift P1 konfiguriert, um mit einem zweiten aktiven Bereich 710B elektrisch zu verbinden. Bei diversen Ausführungsformen ist der erste Metall-Null-Stift P1 konfiguriert, um ein oder mehrere andere Merkmale in dem zweiten Bauteilbereich 700B, die anders als oder zusätzlich zu dem aktiven Bereich 710B sind, elektrisch zu verbinden.The first metal zero pin P1 is partially within the first part area 700A partially within the second component area 700B positioned, and extends across the common border 700SB , In the embodiment, in 7A pictured is a first metal zero pen P1 configured to work with a second active area 710B electrically connect. In various embodiments, the first metal zero pin is P1 configured to one or more other features in the second component area 700B that is different or in addition to the active area 710B are to connect electrically.

Bei der Ausführungsform, die in den 7A und 7B abgebildet ist, hat der erste Metall-Null-Stift P1 eine rechteckige Form und ist entlang der X-Richtung ausgerichtet. Bei diversen Ausführungsformen hat der erste Metall-Null-Stift P1 eine andere Form als ein Rechteck, das entlang der X-Richtung ausgerichtet ist, und erstreckt sich entlang der X-Richtung, um die gemeinsame Grenze 700SB zu überqueren.In the embodiment included in the 7A and 7B pictured, has the first metal zero pin P1 a rectangular shape and is along the X Direction. In various embodiments, the first metal zero pin P1 a shape other than a rectangle that runs along the X Direction is aligned, and extends along the X Direction to the common border 700SB to cross.

Bei einigen Ausführungsformen ist der zweite Metall-Null-Stift P2 vollständig innerhalb des ersten Bauteilbereichs 700A positioniert. Bei der Ausführungsform, die in 7A abgebildet ist, ist der zweite Metall-Null-Stift P2 konfiguriert, um mit einem ersten aktiven Bereich 710A zu verbinden. Bei diversen Ausführungsformen ist der zweite Metall-Null-Stift P2 konfiguriert, um ein oder mehrere andere Merkmale in dem ersten Bauteilbereich 700A, die anders oder zusätzlich zu dem aktiven Bereich 710A sind, elektrisch zu verbinden.In some embodiments, the second metal zero pin is P2 completely within the first component area 700A positioned. In the embodiment, in 7A pictured is the second metal zero pin P2 configured to work with a first active area 710A connect to. In various embodiments, the second metal zero pin is P2 configured to one or more other features in the first component area 700A that is different or in addition to the active area 710A are to connect electrically.

Bei der Ausführungsform, die in den 7A und 7B abgebildet ist, hat der erste Metall-Null-Stift P2 eine rechteckige Form und ist entlang der X-Richtung ausgerichtet. Bei diversen Ausführungsformen hat der zweite Metall-Null-Stift P2 eine andere Form als ein Rechteck und ist vollständig innerhalb des ersten Bauteilbereich 700A positioniert.In the embodiment included in the 7A and 7B pictured, has the first metal zero pin P2 a rectangular shape and is along the X Direction. In various embodiments, the second metal zero pin P2 a shape other than a rectangle and is completely within the first component area 700A positioned.

Bei der Ausführungsform, die in den 7A und 7B abgebildet ist, entspricht der erste Metall-Null-Stift P1 dem Stift 6PB1 und der Erweiterung 6PB1EXT, und der zweite Metall-Null-Stift P2 entspricht dem Stift 6PA1, der oben unter Bezugnahme auf das IC-Layout 600 und 6 besprochen ist. Der erste Metall-Null-Stift P1 und der zweite Metall-Null-Stift P2 sind daher konfiguriert, um eine Ausrichtung und Beabstandung, die der des Layout 600 entsprechen, zu haben. Folglich sind der erste Metall-Null-Stift P1 und der zweite Metall-Null-Stift P2 um eine Entfernung (nicht benannt) getrennt, die gleich oder größer ist als eine Metall-Null-Mindestabstandsregel.In the embodiment included in the 7A and 7B is pictured, corresponds to the first metal zero pin P1 the pen 6PB1 and the extension 6PB1EXT , and the second metal zero pin P2 corresponds to the pen 6PA1 , the above with reference to the IC layout 600 and 6 is discussed. The first metal zero pin P1 and the second metal zero pin P2 are therefore configured to have an alignment and spacing that of the layout 600 correspond to have. Consequently, the first metal zero pin P1 and the second metal zero pin P2 separated by a distance (not named) that is equal to or greater than a metal zero minimum distance rule.

Eine Durchkontaktierung V1 kontaktiert den ersten Metall-Null-Stift P1 und ist an einer Lage XV1 entlang der X-Richtung zentriert. Die Lage XV1 und die gemeinsame Grenze 700B sind durch eine Entfernung DV1 getrennt.A via V1 contacts the first metal zero pin P1 and is at a location XV1 along the X Direction centered. The location XV1 and the common border 700B are by a distance DV1 separated.

Die Entfernung DV1 entspricht dem Versatz zwischen den Lagen X4 und X6, die oben unter Bezugnahme auf das IC-Layout 600 und 6 besprochen sind. Die Entfernung DV1 hat einen Wert, der kleiner oder gleich einer vorbestimmten Entfernung basierend auf einer Metall-Null-Mindest-Durchkontaktierungs-Einfassungslänge ist. Bei einigen Ausführungsformen ist die vorbestimmte Entfernung gleich der Hälfte einer Breite der Durchkontaktierung V1 plus der Metall-Null-Mindest-Durchkontaktierungs-Einfassungslänge. Bei einigen Ausführungsformen ist die vorbestimmte Entfernung gleich weniger als die Hälfte einer Breite der Metall-Null-Mindest-Durchkontaktierungs-Einfassungslänge.The distance DV1 corresponds to the offset between the layers X4 and X6 that above with reference to the IC layout 600 and 6 are discussed. The distance DV1 has a value that is less than or equal to a predetermined distance based on a metal zero minimum via-skirt length. In some embodiments, the predetermined distance is equal to one half of a width of the via V1 plus the metal zero minimum via facing length. In some embodiments, the predetermined distance is equal to less than half a width of the metal zero minimum via-skirt length.

Ein Metalldraht MW1 überlagert die Durchkontaktierung V1, ist an der Lage XV1 zentriert und elektrisch mit der Durchkontaktierung V1 verbunden. Bei einigen Ausführungsformen ist der Metalldraht MW1 Teil einer ersten Metallschicht einer Metallverbindung innerhalb der Halbleiterstruktur 700. Bei einigen Ausführungsformen ist der Metalldraht MW1 Teil einer Metallschicht einer anderen Metallverbindung als Metall-Eins innerhalb der Halbleiterstruktur 700.A metal wire MW1 overlays the via V1 , is able to XV1 centered and electrically connected to the via V1 connected. In some embodiments, the metal wire is MW1 Part of a first metal layer of a metal compound within the semiconductor structure 700 , In some embodiments, the metal wire is MW1 Part of a metal layer of a metal compound other than metal one within the semiconductor structure 700 ,

Bei der Ausführungsform, die in 7B abgebildet ist, hat der Metalldraht MW1 eine rechteckige Form und ist entlang der Y-Richtung ausgerichtet. Bei einigen Ausführungsformen hat der Metalldraht MW1 eine andere Form als ein Rechteck, das entlang der Y-Richtung ausgerichtet ist, und erstreckt sich entlang der Y-Richtung, um geeignet zu sein, eine elektrische Verbindung mit einem oder mehr überlagerten leitfähigen Elementen zu bilden. In the embodiment, in 7B pictured, has the metal wire MW1 a rectangular shape and is along the Y Direction. In some embodiments, the metal wire has MW1 a shape other than a rectangle that runs along the Y Direction is aligned, and extends along the Y Direction to be able to form an electrical connection with one or more superimposed conductive elements.

Bei der Ausführungsform, die in 7B abgebildet ist, überlagern jeweils die Durchkontaktierung V1 und der Metalldraht MW1 den ersten Bauteilbereich 700A, den zweiten Bauteilbereich 700B und die gemeinsame Grenze 700SB. Bei einigen Ausführungsformen überlagern jeweils die Durchkontaktierung V1 und der Metalldraht MW1 nur einen des ersten Bauteilbereichs 700A oder zweiten Bauteilbereichs 700B, und überlagern die gemeinsame Grenze SB nicht. Bei einigen Ausführungsformen überlagern jeweils die Durchkontaktierung V1 und der Metalldraht MW1 nur einen des ersten Bauteilbereichs 700A oder zweiten Bauteilbereichs 700B und sind mit der gemeinsamen Grenze SB ausgerichtet.In the embodiment, in 7B is imaged, each overlap the via V1 and the metal wire MW1 the first component area 700A , the second component area 700B and the common border 700SB , In some embodiments, the via overlap each other V1 and the metal wire MW1 only one of the first component area 700A or second component area 700B , and do not overlap the common border SB. In some embodiments, the via overlap each other V1 and the metal wire MW1 only one of the first component area 700A or second component area 700B and are aligned with the common boundary SB.

Bei der Ausführungsform, die in 7B abgebildet ist, weist die Halbleiterstruktur 700 Durchkontaktierungen V2 bis V5 und Metalldrähte MW2 bis MW5 auf, die an jeweiligen Lagen XV2 bis XV5 entlang der X-Richtung zentriert sind. Jeder der Metalldrähte MW2 bis MW5 ist elektrisch mit einer entsprechenden Durchkontaktierung V2 bis V5 verbunden.In the embodiment, in 7B is shown, the semiconductor structure 700 vias V2 to V5 and metal wires MW2 to MW5 on, at respective locations XV2 to XV5 along the X Direction are centered. Each of the metal wires MW2 to MW5 is electrical with a corresponding via V2 to V5 connected.

Die Lagen XV1 bis XV5 entsprechen Bahnen, die zum Platzieren von Durchkontaktierungen und Metall-Eins-Drähten verwendet werden, zum Beispiel die Bahnen T1 bis T10 des IC-Layouts 200, die oben unter Bezugnahme auf die 2A bis 2E besprochen sind. Die Lagen XV1 bis XV5 definieren daher einen Abstand von Metalldrähten MW1 bis MW5, der einer Metall-Eins-Mindestabstandsregel entspricht.The layers XV1 to XV5 correspond to webs used to place vias and metal one-wires, for example, the traces T1 to T10 of the IC layout 200 , referring to the above 2A to 2E are discussed. The layers XV1 to XV5 therefore define a distance from metal wires MW1 to MW5 which corresponds to a metal one minimum distance rule.

Bei der Ausführungsform, die in 7B abgebildet ist, weist die Halbleiterstruktur 700 jeweils fünf Durchkontaktierungen V1 bis V5, Metalldrähte MW1 bis MW5 und Lagen XV1 bis XV5 auf. Bei einigen Ausführungsformen weist die Halbleiterstruktur 700 weniger als jeweils fünf Durchkontaktierungen V1 bis V5, Metalldrähte MW1 bis MW5 und Lagen XV1 bis XV5 auf. Bei einigen Ausführungsformen weist die Halbleiterstruktur 700 mehr als jeweils fünf Durchkontaktierungen V1 bis V5, Metalldrähte MW1 bis MW5 und Lagen XV1 bis XV5 auf.In the embodiment, in 7B is shown, the semiconductor structure 700 five vias each V1 to V5 , Metal wires MW1 to MW5 and layers XV1 to XV5 on. In some embodiments, the semiconductor structure 700 less than five vias each V1 to V5 , Metal wires MW1 to MW5 and layers XV1 to XV5 on. In some embodiments, the semiconductor structure 700 more than five vias each V1 to V5 , Metal wires MW1 to MW5 and layers XV1 to XV5 on.

Bei der Ausführungsform, die in den 7A und 7B abgebildet ist, basiert die Halbleiterstruktur 700 auf dem IC-Layout 200, in dem sich eine gemeinsame Grenze entlang der Y-Richtung erstreckt. Bei einigen Ausführungsformen basiert eine Halbleiterstruktur auf dem IC-Layout 210, in dem sich eine gemeinsame Grenze entlang der X-Richtung erstreckt.In the embodiment included in the 7A and 7B is depicted, the semiconductor structure is based 700 on the IC layout 200 in which a common boundary extends along the Y direction. In some embodiments, a semiconductor structure is based on the IC layout 210 in which a common boundary extends along the X direction.

Durch Herstellen durch Ausführung einiger oder aller der Vorgänge der Verfahren 100, 300 und 500 und durch Konfiguration in Übereinstimmung mit den IC-Layouts 200 oder 210, IC-Layout 600 und Zelle 400, die oben unter Bezugnahme auf die 1 bis 6 besprochen sind, ermöglicht die Halbleiterstruktur 700 die Verwirklichung von Vorteilen, die oben unter Bezugnahme auf die Verfahren 100, 300 und 500 sowie die 1 bis 6 besprochen sind.By making by performing some or all of the procedures of the methods 100 . 300 and 500 and by configuration in accordance with the IC layouts 200 or 210 , IC layout 600 and cell 400 , referring to the above 1 to 6 are discussed, allows the semiconductor structure 700 the realization of benefits, above with reference to the procedures 100 . 300 and 500 as well as the 1 to 6 are discussed.

8 ist eine schematische Ansicht eines IC-Layouterzeugungssystems 800 in Übereinstimmung mit einigen Ausführungsformen. Bei einigen Ausführungsformen ist das IC-Layouterzeugungssystem 800 als Teil eines Designhauses 920 eines IC-Fertigungssystems 900, das unten unter Bezugnahme auf 9 beschrieben ist, verwendbar. Bei einigen Ausführungsformen ist das IC-Layouterzeugungssystem 800 geeignet, einige oder alle der Vorgänge des Verfahrens 100, die oben unter Bezugnahme auf 1 besprochen sind, einen Teil oder das gesamte Verfahren 300, das oben unter Bezugnahme auf 3 besprochen ist, und/oder einen Teil oder das gesamte Verfahren 500, das oben unter Bezugnahme auf 5 besprochen ist, auszuführen. 8th Fig. 10 is a schematic view of an IC layout generation system 800 in accordance with some embodiments. In some embodiments, the IC layout generation system is 800 as part of a design house 920 an IC manufacturing system 900 referring to below 9 is described, usable. In some embodiments, the IC layout generation system is 800 suitable, some or all of the procedures of the process 100 referring to above 1 are discussed, part or the entire process 300 referring to the above 3 and / or some or all of the process 500 referring to the above 5 is discussed, execute.

Das IC-Layouterzeugungssystem 800 weist einen Hardwareprozessor 802 und ein nicht flüchtiges, computerlesbare Speichermedium 804 auf, das mit Computerprogrammanweisungen 806, das heißt mit einem Satz ausführbarer Anweisungen codiert ist, das heißt sie speichert. Die Anweisungen 806 weisen Anweisungen zum Erzeugen von IC-Layouts für ein IC-Fertigungssystem auf. Der Prozessor 802 ist elektrisch mit dem computerlesbaren Speichermedium 804 über einen Bus 808 gekoppelt. Der Prozessor 802 ist auch elektrisch mit einer E/A-Schnittstelle 810 durch den Bus 808 gekoppelt. Eine Netzwerkschnittstelle 812 ist auch elektrisch mit dem Prozessor 802 über den Bus 808 gekoppelt. Die Netzwerkschnittstelle 812 ist mit einem Netzwerk 814 verbunden, so dass der Prozessor 802 und das computerlesbare Speichermedium 804 in der Lage sind, sich mit externen Elementen über das Netzwerk 814 zu verbinden. Der Prozessor 802 ist konfiguriert, um die Computerprogrammanweisungen 806, die in dem computerlesbaren Speichermedium 804 codiert sind, auszuführen, um das IC-Layouterzeugungssystem 800 zu veranlassen, für das Ausführen eines Abschnitts oder aller Vorgänge, die in den Verfahren 100, 300 und 500 beschrieben, verwendbar zu sein.The IC layout generation system 800 has a hardware processor 802 and a non-transitory computer-readable storage medium 804 on that with computer program instructions 806 that is, encoded with a set of executable instructions, that is, stores them. The instructions 806 include instructions for creating IC layouts for an IC manufacturing system. The processor 802 is electrically connected to the computer-readable storage medium 804 over a bus 808 coupled. The processor 802 is also electrical with an I / O interface 810 through the bus 808 coupled. A network interface 812 is also electrical with the processor 802 over the bus 808 coupled. The network interface 812 is with a network 814 connected, so the processor 802 and the computer-readable storage medium 804 are able to connect with external elements through the network 814 connect to. The processor 802 is configured to use the computer program instructions 806 stored in the computer-readable storage medium 804 are encoded to execute the IC layout generation system 800 to prompt for the execution of a section or any of the procedures described in the procedures 100 . 300 and 500 described to be suitable.

Bei einigen Ausführungsformen ist der Prozessor 802 eine Zentraleinheit (Central Processing Unit - CPU), ein Multi-Prozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (Application Specific Integrated Circuit - ASIC) und/oder eine geeignete Verarbeitungseinheit.In some embodiments, the processor is 802 a central processing unit (CPU), a multi-processor, a distributed processing system, an application specific integrated circuit (ASIC) and / or a suitable processing unit.

Bei einigen Ausführungsformen ist das computerlesbare Speichermedium 804 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder Gerät oder eine Vorrichtung) zum Speichern von Anweisungen und/oder Daten auf eine nichtflüchtige Art. Das computerlesbare Speichermedium 804 weist zum Beispiel einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (Random Access Memory - RAM), einen Nurlesespeicher (Read-Only Memory - ROM), eine starre Magnetplatte und/oder eine optische Platte auf. Bei einigen Ausführungsformen, die optische Platten verwenden, weist das computerlesbare Speichermedium 804 einen Compact Disk-Nurlesespeicher (CD-ROM), eine Compact Disk-Lese-/Schreibplatte (CD-R/W) und/oder eine digitale Videoplatte (DVD) auf.In some embodiments, the computer-readable storage medium is 804 an electronic, magnetic, optical, electromagnetic, infrared and / or semiconductor system (or device or device) for storing instructions and / or data on a non-volatile device Art. The computer-readable storage medium 804 For example, a semiconductor or solid state memory, a magnetic tape, a removable computer disk, a Random Access Memory (RAM), a Read Only Memory (ROM), a rigid magnetic disk, and / or an optical disk. In some embodiments using optical disks, the computer-readable storage medium comprises 804 a compact disk read only memory (CD-ROM), a compact disk read / write disk (CD-R / W) and / or a digital video disk (DVD).

Bei einigen Ausführungsformen speichert das computerlesbare Speichermedium 804 die Computerprogrammanweisungen 806, die konfiguriert sind, um das IC-Layouterzeugungssystem 800 zu veranlassen, einen Abschnitt oder alle Verfahren 100, 300 und 500 auszuführen. Bei einigen Ausführungsformen speichert das computerlesbare Speichermedium 804 auch Informationen, die zum Ausführen der Verfahren 100, 300 und/oder 500 erforderlich sind, sowie Informationen, die während des Ausführens der Verfahren 100, 300 und/oder 500 erzeugt werden, wie eine oder mehr Layoutregeln 820, ein oder mehr Layouts 822, Lagedaten 824 und/oder Anweisungen 806 zum Ausführen eines oder mehrerer Vorgänge der Verfahren 100, 300 und 500.In some embodiments, the computer-readable storage medium stores 804 the computer program instructions 806 configured to the IC layout generation system 800 to induce a section or all procedures 100 . 300 and 500 perform. In some embodiments, the computer-readable storage medium stores 804 also information needed to carry out the procedure 100 . 300 and or 500 necessary, as well as information during the execution of the procedure 100 . 300 and or 500 generated, like one or more layout rules 820 , one or more layouts 822 , Location data 824 and / or instructions 806 to perform one or more operations of the methods 100 . 300 and 500 ,

Die E/A-Schnittstelle 810 ist mit externen Schaltungen gekoppelt. Bei einigen Ausführungsformen weist die E/A-Schnittstelle 810 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad und/oder Cursor-Richtungspfeile zum Kommunizieren von Informationen und/oder Befehlen zu dem Prozessor 802 auf. Bei einigen Ausführungsformen weist die E/A-Schnittstelle 810 ein Display, eine Signalleuchte und/oder eine Audiovorrichtung zum Kommunizieren von Informationen von dem Prozessor 802 auf.The I / O interface 810 is coupled with external circuits. In some embodiments, the I / O interface 810 a keyboard, a keypad, a mouse, a trackball, a trackpad, and / or cursor directional arrows for communicating information and / or commands to the processor 802 on. In some embodiments, the I / O interface 810 a display, a signal light and / or an audio device for communicating information from the processor 802 on.

Die Netzwerkschnittstelle 812 erlaubt es dem IC-Layouterzeugungssystem 800, mit dem Netzwerk 814, mit dem ein oder mehr andere Computersysteme verbunden sind, zu kommunizieren. Die Netzwerkschnittstelle 812 weist drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA oder eine verdrahtete Netzwerkschnittstellen, wie ETHERNET, USB oder IEEE-1394, auf. Bei einigen Ausführungsformen wird eines oder mehr der Verfahren 100, 300 oder 500 in zwei oder mehr IC-Layouterzeugungssystemen 800 ausgeführt, und Informationen, wie eine oder mehr Layoutregeln 820, ein oder mehr Layouts 822 oder Lagedaten 824 werden zwischen unterschiedlichen Systemen 800 über das Netzwerk 814 ausgetauscht.The network interface 812 allows the IC layout generation system 800 , with the network 814 to which one or more other computer systems are connected to communicate. The network interface 812 has wireless network interfaces such as BLUETOOTH, WIFI, WIMAX, GPRS or WCDMA or a wired network interface such as ETHERNET, USB or IEEE 1394 , on. In some embodiments, one or more of the methods becomes 100 . 300 or 500 in two or more IC layout generation systems 800 executed, and information, such as one or more layout rules 820 , one or more layouts 822 or location data 824 be between different systems 800 over the network 814 replaced.

Das IC-Layouterzeugungssystem 800 ist konfiguriert, um Informationen in Zusammenhang mit dem Erzeugen von IC-Layouts zu empfangen. Die Informationen werden zu dem Prozessor 802 über den Bus 808 übertragen und dann in dem computerlesbaren Speichermedium 804 als eine oder mehr Layoutregeln 820, ein oder mehr Layouts 822, Lagedaten 824 oder Anweisungen 806 gespeichert. Bei einigen Ausführungsformen wird auf die eine oder mehr Layoutregeln 820 bei Vorgang 105 (1) und/oder Verfahren 300 (3) und/oder Verfahren 500 (5) zugegriffen. Bei einigen Ausführungsformen wird auf das eine oder die mehr Layouts 822 den Vorgängen 110 und 120 (1) und/oder Verfahren 300 (3) und/oder Verfahren 500 (5) zugegriffen. Bei einigen Ausführungsformen wird auf die Lagedaten 824 bei einem oder mehr der Vorgänger 125 bis 155 (1) und/oder bei Vorgang 510 (5) zugegriffen.The IC layout generation system 800 is configured to receive information associated with creating IC layouts. The information becomes the processor 802 over the bus 808 transmitted and then in the computer-readable storage medium 804 as one or more layout rules 820 , one or more layouts 822 , Location data 824 or instructions 806 saved. In some embodiments, the one or more layout rules are applied 820 at operation 105 ( 1 ) and / or procedures 300 ( 3 ) and / or procedures 500 ( 5 ). In some embodiments, the one or more layouts 822 the operations 110 and 120 ( 1 ) and / or procedures 300 ( 3 ) and / or procedures 500 ( 5 ). In some embodiments, the location data is 824 with one or more of the predecessors 125 to 155 ( 1 ) and / or during operation 510 ( 5 ).

Indem es konfiguriert ist, um einen Abschnitt oder die gesamten Verfahren 100, 300 und 500 auszuführen, ermöglicht das IC-Layouterzeugungssystem 800 die Verwirklichung der Vorteile, die oben unter Bezugnahme auf die Verfahren 100, 300 und 500 sowie 1 bis 6 besprochen sind.By being configured to complete a section or the entire procedure 100 . 300 and 500 to execute, allows the IC layout generation system 800 the realization of the benefits outlined above with reference to the procedures 100 . 300 and 500 such as 1 to 6 are discussed.

9 ist ein Blockschaltbild des IC-Fertigungssystems 900 und eines IC-Fertigungsflusses, der damit assoziiert ist, in Übereinstimmung mit einigen Ausführungsformen. 9 is a block diagram of the IC manufacturing system 900 and an IC manufacturing flow associated therewith, in accordance with some embodiments.

Im Allgemeinen erzeugt das System 900 ein Layout (zum Beispiel ein beliebiges IC-Layout 200, das oben unter Bezugnahme auf die 1 bis 2E besprochen ist, Layout 210, das oben unter Bezugnahme auf die 1 und 2F bis 2J besprochen ist, Layout 600, das oben unter Bezugnahme auf die 5 und 6 besprochen ist, oder die Zelle 400, die oben unter Bezugnahme auf die 3 bis 4B besprochen ist, oder dergleichen). Basierend auf dem Layout, fertigt das System 900 mindestens eine (A) einer oder mehrerer Halbleitermasken oder (B) mindestens ein Bauteil in einer Schicht einer unvollständigen integrierten Halbleiterschaltung.In general, the system generates 900 a layout (for example, any IC layout 200 , referring to the above 1 to 2E is discussed, layout 210 , referring to the above 1 and 2F to 2J is discussed, layout 600 , referring to the above 5 and 6 is discussed, or the cell 400 , referring to the above 3 to 4B is discussed, or the like). Based on the layout, the system manufactures 900 at least one (A) of one or more semiconductor masks or (B) at least one component in a layer of an incomplete semiconductor integrated circuit.

In 9, weist das IC-Fertigungssystem 900 Einheiten auf, wie zum Beispiel ein Designhaus 920, ein Maskenhaus 930 und einen IC-Hersteller/Fabrikator („Fab“) 950, die miteinander bei den Design-, Entwicklungs- und Fertigungszyklen und/oder Diensten in Zusammenhang mit dem Herstellen einer IC-Vorrichtung 960 in Wechselwirkung stehen. Die Einheiten in dem System 900 sind durch ein Kommunikationsnetzwerk verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einfaches Netzwerk. Bei einigen Ausführungsformen besteht das Kommunikationsnetzwerk aus einer Vielfalt unterschiedlicher Netzwerke, wie zum Beispiel aus einem Intranet und dem Internet. Das Kommunikationsnetzwerk weist verdrahtete und/oder drahtlose Kommunikationskanäle auf. Jede Einheit steht mit einer oder mehreren der Einheiten in Wechselwirkung und stellt zu einer oder mehreren der anderen Einheiten Dienstleistungen bereit und/oder empfängt sie von ihnen. Bei einigen Ausführungsformen sind zwei oder mehr des Designhauses 920, des Maskenhauses 930 und des IC-Fab 950 im Besitz eines einzigen größeren Unternehmens. Bei einigen Ausführungsformen existieren zwei oder mehr der Designhauses 920, des Maskenhauses 930 und des IC-Fab 950 in einer gemeinsamen Anlage und verwenden gemeinsame Ressourcen.In 9 , indicates the IC manufacturing system 900 Units, such as a design house 920 , a mask house 930 and an IC manufacturer / manufacturer ("Fab") 950 associated with each other in the design, development, and manufacturing cycles and / or services associated with fabricating an IC device 960 interact. The units in the system 900 are connected by a communication network. In some embodiments, the communication network is a simple network. In some embodiments, the communication network consists of a variety of different networks, such as an intranet and the Internet. The communication network has wired and / or wireless communication channels. Each unit is associated with one or more of the units in Interaction and provide services to and / or receive them from one or more of the other units. In some embodiments, two or more of the design house 920 , the mask house 930 and the IC-Fab 950 owned by a single larger company. In some embodiments, two or more of the design houses exist 920 , the mask house 930 and the IC-Fab 950 in a shared facility and share resources.

Das Designhaus (oder Designteam) 920 erzeugt ein IC-Designlayout 922. Das IC-Designlayout 922 weist diverse geometrische Strukturen, die für ein IC-Bauteil 960 konzipiert werden, auf. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, die die diversen Bauteile des IC-Bauteils 960, die zu fertigen ist, bilden. Die diversen Schichten werden kombiniert, um diverse IC-Merkmale zu bilden. Ein Abschnitt das IC-Designlayouts 922 weist zum Beispiel diverse IC-Merkmale auf, wie einen aktiven Bereich, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Grenzschicht-Zwischenverbindung und Öffnungen für Bonding-Pads, die in einem Halbleitersubstrat (wie zum Beispiel einem Siliziumwafer) zu bilden sind, und diverse Materialschichten, die auf das Halbleitersubstrat angeordnet werden. Das Designhouse 920 setzt eine eigene Designvorgehensweise um, um das Designlayout 922 zu bilden. Die Designvorgehensweise weist Logikdesign und/oder physisches Design und/oder Platzieren und Führen auf. Das IC-Designlayout 922 wird in einer oder mehreren anderen Datendateien, die Informationen der geometrischen Strukturen haben, präsentiert. Das IC-Designlayout 922 kann zum Beispiel in einem GDSII-Dateiformat oder DFII-Dateiformat ausgedrückt werden.The design house (or design team) 920 creates an IC design layout 922 , The IC design layout 922 has various geometric structures that are suitable for an IC component 960 be conceived. The geometric structures correspond to structures of metal, oxide or semiconductor layers, which are the various components of the integrated circuit device 960 that is to manufacture, make up. The various layers are combined to form various IC features. A section of the IC design layout 922 For example, it has various IC features such as an active region, a gate electrode, source and drain, metal lines or vias of a junction interconnection, and openings for bonding pads to form in a semiconductor substrate (such as a silicon wafer) are, and various layers of material, which are arranged on the semiconductor substrate. The Designhouse 920 implements its own design approach to the design layout 922 to build. The design approach has logic design and / or physical design and / or placement and guidance. The IC design layout 922 is presented in one or more other data files having information of the geometric structures. The IC design layout 922 can be expressed, for example, in a GDSII file format or DFII file format.

Das Maskenhaus 930 weist Datenvorbereitung 932 und Maskenfertigung 944 auf. Das Maskenhaus 930 verwendet das IC-Designlayout 922 zum Herstellen einer oder mehrerer Masken, die zur Fertigung der diversen Schichten der IC-Vorrichtung 960 gemäß dem IC-Designlayout 922 zu verwenden sind. Das Maskenhaus 930 führt Maskendatenvorbereitung 932 aus, wobei das IC-Designlayout 922 in eine repräsentative Datendatei (Representative Data File - „RDF“) übersetzt wird. Die Maskendatenvorbereitung 932 stellt die RDF der Maskenfertigung 944 bereit. Die Maskenfertigung 944 weist einen Maskenschreiber auf. Der Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat, wie einer Maske (Retikel), oder in einen Halbleiterwafer um. Das Designlayout wird von der Maskendatenvorbereitung 932 manipuliert, um mit besonderen Merkmalen des Maskenschreibers und/oder Anforderungen des IC-Fab 950 übereinzustimmen. In 9 sind die Maskendatenvorbereitung 932 und die Maskenfertigung 944 als separate Elemente veranschaulicht. Bei einigen Ausführungsformen können die Maskendatenvorbereitung 932 und die Maskenfertigung 944 gemeinsam eine Maskendatenvorbereitung genannt werden.The mask house 930 indicates data preparation 932 and mask production 944 on. The mask house 930 uses the IC design layout 922 for producing one or more masks used to fabricate the various layers of the integrated circuit device 960 according to the IC design layout 922 to be used. The mask house 930 performs mask data preparation 932 out, with the IC design layout 922 is translated into a Representative Data File ("RDF"). The mask data preparation 932 represents the RDF's mask making 944 ready. The mask production 944 has a mask writer. The mask writer converts the RDF into an image on a substrate, such as a reticle, or into a semiconductor wafer. The design layout is from the mask data preparation 932 manipulated to cope with special features of the mask writer and / or requirements of the IC fab 950 match. In 9 are the mask data preparation 932 and the mask production 944 illustrated as separate elements. In some embodiments, the mask data preparation 932 and the mask production 944 together are called a mask data preparation.

Bei einigen Ausführungsformen weist eine Maskendatenvorbereitung 932 optische Nahbereichskorrektur (Optical Proximity Correction - OPC) auf, die Lithographie-Verstärkungstechniken verwendet, um Bildfehler auszugleichen, wie diejenigen, die sich aus Beugung, Interferenz, anderen Prozesseffekten oder dergleichen ergeben können. OPC passt das IC-Designlayout 922 an. Bei einigen Ausführungsformen weist die Maskendatenvorbereitung 932 weitere Auflösungsverstärkungstechniken (Resolution Enhancement Techniques- RET) wie Off-Axis-Beleuchtung, Subauflösungs-Unterstützungsmerkmale, Phasenverschiebung Masken, andere geeignete Techniken oder dergleichen oder ihre Kombinationen auf. Bei einigen Ausführungsformen wird auch umgekehrte Lithographietechnologie (Inverse Lithography Technology - ILT) verwendet, die OPC wie ein umgekehrtes Bildgebungsproblem behandelt.In some embodiments, mask data preparation 932 Optical Proximity Correction (OPC), which uses lithographic enhancement techniques to compensate for artifacts, such as those that may result from diffraction, interference, other process effects, or the like. OPC fits the IC design layout 922 at. In some embodiments, the mask data preparation 932 other Resolution Enhancement Techniques (RET) techniques such as off-axis illumination, sub-resolution assist features, phase shift masks, other suitable techniques or the like or their combinations. In some embodiments, reverse lithography technology (ILT) is also used, treating OPC as a reverse imaging problem.

Bei einigen Ausführungsformen weist die Maskendatenvorbereitung 932 einen Maskenregelprüfer (Mask Rule Checker- MRC) auf, der das IC-Designlayout, das Prozessen in OPC unterzogen wurde, mit einem Satz von Maskenanlegungsregeln abstimmt, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichend Margen sicherzustellen, um die Variabilität bei Halbleiter-Fertigungsprozessen oder dergleichen zu berücksichtigen. Bei einigen Ausführungsformen modifiziert der MRC das IC-Designlayout, um Einschränkungen während der Maskenfertigung 944 zu kompensieren, die einen Teil der Änderungen, die der OPC ausgeführt hat, rückgängig machen können, um Maskenanlegungsregeln zur erfüllen.In some embodiments, the mask data preparation 932 a Mask Rule Checker (MRC) that tunes the IC design layout that has undergone processes in OPC with a set of masking rules that contain certain geometrical and / or connectivity constraints to ensure sufficient margins for semiconductor variability Manufacturing processes or the like. In some embodiments, the MRC modifies the IC design layout for limitations during mask fabrication 944 which can undo some of the changes that the OPC made to comply with masking rules.

Bei einigen Ausführungsformen weist die Maskendatenvorbereitung 932 Lithographie-Prozessprüfung (Lithography Process Checking - LPC) auf, die das Verarbeiten simuliert, das von dem IC-Fab 950 ausgeführt wird, um die IC-Vorrichtung 960 herzustellen. Die LPC simuliert diese Verarbeitung basierend auf dem IC-Designlayout 922, um eine simulierte hergestellte Vorrichtung, wie die IC-Vorrichtung 960 anzulegen. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter aufweisen, die mit diversen Prozessen des IC-Fertigungszyklus zusammenhängen, Parameter, die mit Tools, die für die Fertigung der IC verwendet werden, und/oder anderen Aspekten des Fertigungsprozesses zusammenhängen. Die LPC berücksichtigt diverse Faktoren, wie zum Beispiel Luftbildkontrast, Tiefenschärfe (Depth of Focus - „DOF“), Maskenfehlerverstärkungsfaktor (Mask Error Enhancement Factor („MEEF“) oder andere geeignete Faktoren oder dergleichen oder ihre Kombinationen. Wenn bei einigen Ausführungsformen nach dem Anlegen einer simulierten hergestellten Vorrichtung durch LPC die simulierte Vorrichtung der Form nicht nahe genug ist, um die Designregeln zu erfüllen, können OPC und/oder MRC wiederholt werden, um das IC-Designlayout 922 weiter zu verfeinern.In some embodiments, the mask data preparation 932 Lithography Process Checking (LPC) which simulates the processing performed by the IC Fab 950 is performed to the IC device 960 manufacture. The LPC simulates this processing based on the IC design layout 922 to a simulated manufactured device, such as the IC device 960 to apply. The processing parameters in the LPC simulation may include parameters related to various processes of the IC manufacturing cycle, parameters associated with tools used to fabricate the IC, and / or other aspects of the manufacturing process. The LPC takes into account various factors, such as aerial contrast, depth of focus ("DOF"), mask error enhancement factor ("MEEF") or other suitable factors or the like or their combinations In some embodiments, after applying a simulated manufactured device by LPC, the simulated device of the shape is not close enough to satisfy the design rules, OPC and / or MRC may be repeated to the IC design layout 922 to further refine.

Es ist klar, dass die oben stehende Beschreibung der Maskendatenvorbereitung 932 zum Zweck der Klarheit vereinfacht wurde. Bei einigen Ausführungsformen weist die Datenvorbereitung 932 zusätzliche Merkmale wie eine Logic Operation (LOP) auf, um das IC-Designlayout gemäß Fertigungsregeln zu modifizieren. Zusätzlich können die Prozesse, die auf das IC-Designlayout 922 während der Datenvorbereitung 932 angewandt werden, in einer Vielfalt unterschiedlicher Reihenfolgen ausgeführt werden.It is clear that the above description of mask data preparation 932 simplified for the sake of clarity. In some embodiments, the data preparation 932 additional features such as a logical operation (LOP) to modify the IC design layout according to manufacturing rules. Additionally, the processes that are based on the IC design layout 922 during data preparation 932 be executed in a variety of different orders.

Nach der Maskendatenvorbereitung 932 und während der Maskenfertigung 944, werden eine Maske oder eine Gruppe von Masken basierend auf dem modifizierten IC-Designlayout gefertigt. Bei einigen Ausführungsformen wird ein Elektronenstrahl („e-beam“) oder ein Mechanismus mit mehreren e-beams verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) basierend auf dem modifizierten IC-Designlayout zu bilden. Die Maske kann in diversen Technologien ausgeführt werden. Bei einigen Ausführungsformen wird die Maske unter Verwenden binärer Technologie gebildet. Bei einigen Ausführungsformen weist eine Maskenstruktur opake Bereiche und durchsichtige Bereiche auf. Ein Strahlungsstrahl, wie ein Ultraviolettstrahl (UV), der verwendet wird, um die bildsensitive Materialschicht (zum Beispiel einen Fotolack), der auf einem Wafer abgeschieden wurde, zu exponieren, wird von dem opaken Bereich blockiert und überträgt durch die durchsichtigen Bereiche. Bei einem Beispiel weist eine binäre Maske ein durchsichtiges Substrat (zum Beispiel geschmolzenen Quarz) und ein opakes Material (zum Beispiel Chrom), die in dem opaken Bereich in der Maske aufgebracht sind, auf. Bei einem anderen Beispiel wird die Maske unter Verwenden einer Phasenverschiebungstechnologie gebildet. Bei der Phasenverschiebungsmaske (Phase Shift Mask- PSM) werden diverse Merkmale in den Strukturen, die auf der Maske gebildet werden, konfiguriert, um einen zweckdienlichen Phasenunterschied zu haben, um die Auflösung und die Bildgebungsqualität zu verstärken. Bei diversen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder abwechselnde PSM sein. Die Maske(n), die von der Maskenfertigung 944 gefertigt wird/werden, wird/werden in einer Vielfalt von Prozessen verwendet. Solche Maske(n) wird/werden zum Beispiel bei einem Ionenimplantationsprozess zum Bilden diverser dotierter Bereiche in dem Halbleiterwafer, bei einem Ätzprozess zum Bilden diverser Arbeitsbereiche in dem Halbleiterwafer und/oder bei anderen geeigneten Prozessen verwendet. After mask data preparation 932 and during the mask production 944 , a mask or group of masks are fabricated based on the modified IC design layout. In some embodiments, an e-beam or a multiple e-beam mechanism is used to form a pattern on a mask (photomask or reticle) based on the modified IC design layout. The mask can be executed in various technologies. In some embodiments, the mask is formed using binary technology. In some embodiments, a mask pattern has opaque areas and transparent areas. A radiation beam, such as an ultraviolet (UV) beam, used to expose the image-sensitive material layer (eg, a photoresist) deposited on a wafer is blocked by the opaque region and transmits through the transparent regions. In one example, a binary mask comprises a transparent substrate (e.g., fused quartz) and an opaque material (e.g., chromium) deposited in the opaque region in the mask. In another example, the mask is formed using phase shifting technology. In the phase shift mask (PSM), various features in the structures formed on the mask are configured to have a useful phase difference to enhance resolution and imaging quality. In various examples, the phase shift mask may be a damped PSM or alternating PSM. The mask (s) used by the mask manufacture 944 is / are used in a variety of processes. Such mask (s) is used, for example, in an ion implantation process for forming various doped regions in the semiconductor wafer, in an etching process for forming various work areas in the semiconductor wafer, and / or in other suitable processes.

Der IC-Fab 950 ist ein IC-Fertigungsunternehmen, das ein oder mehrere Fertigungswerke für die Fertigung einer Vielfalt unterschiedlicher IC-Produkte aufweist. Bei einigen Ausführungsformen ist der IC-Fab 950 eine Halbleiter-Foundry. Es kann zum Beispiel eine Fertigungsanlage für die Frontend-Fertigung einer Vielzahl von IC-Produkten (Front-End-Of-Line (FEOL)-Fertigung) geben, während eine zweite Fertigungsanlage die Back End Fertigung für die Zusammenschaltung und Verpackung von IC-Produkten (Back-End-Of-Line (BEOL)-Fertigung) bereitstellen kann, und eine dritte Fertigungsanlage andere Dienstleistungen für das Foundry-Business bereitstellen kann.The IC-Fab 950 is an IC manufacturing company that has one or more manufacturing plants for manufacturing a variety of different IC products. In some embodiments, the IC-Fab is 950 a semiconductor foundry. For example, there may be a front-end manufacturing (FEOL) manufacturing facility for a front-end manufacturing facility, while a second manufacturing facility may be for back-end assembly and packaging of IC products (Back-end-of-line (BEOL) production), and a third manufacturing facility can provide other services to the foundry business.

Der IC-Fab 950 verwendet die Maske (oder Masken), die von dem Maskenhaus 930 gefertigt werden, um die IC-Vorrichtung 960 zu fertigen. Der IC-Fab 950 verwendet daher indirekt das IC-Designlayout 922 zum Herstellen der IC-Vorrichtung 960. Bei einigen Ausführungsformen werden Halbleiterwafer 952 von dem IC-Fab 950 unter Verwenden der Maske (oder Masken) zum Bilden der IC-Vorrichtung 960 gefertigt. Der Halbleiterwafer 952 weist ein Siliziumsubstrat oder ein anderes zweckdienliches Substrat, auf dem Materialschichten gebildet sind, auf. Der Halbleiterwafer weist ferner einen oder mehrere diverser dotierter Bereiche, dielektrische Merkmale, Multiniveau-Zusammenschaltungen oder dergleichen (die bei aufeinanderfolgenden Fertigungsschritten gebildet werden) auf.The IC-Fab 950 uses the mask (or masks) from the mask house 930 be made to the ic device 960 to manufacture. The IC-Fab 950 therefore indirectly uses the IC design layout 922 for manufacturing the IC device 960 , In some embodiments, semiconductor wafers 952 from the IC-Fab 950 using the mask (or masks) to form the IC device 960 manufactured. The semiconductor wafer 952 has a silicon substrate or other suitable substrate on which material layers are formed. The semiconductor wafer further includes one or more diverse doped regions, dielectric features, multi-level interconnections, or the like (formed at successive fabrication steps).

Einzelheiten in Zusammenhang mit einem Fertigungssystem integrierter Schaltungen (IC) (zum Beispiel das System 900, das oben unter Bezugnahme auf 9 besprochen ist) und einem IC-Fertigungsablauf, der dazu gehört, findet man zum Beispiel in U.S.-Patent Nr. 9 256 709 , erteilt am 9. Februar 2016, U.S.-Vorerteilungs-Veröffentlichung Nr. 2015/0 278 429 , veröffentlicht am 1. Oktober 2015, U.S. Vorerteilungs-Veröffentlichung Nr. 2014/0 040 838 , veröffentlicht am 6. Februar 2014, und U.S.-Patent Nr. 7 260 442 , erteilt am 21. August 2012, die hier durch Verweis vollständig aufgenommen werden.Details relating to an integrated circuit (IC) manufacturing system (for example, the system 900 referring to the above 9 and an IC manufacturing process that goes with it can be found, for example, in U.S. Patent No. 9,256,709 , issued on February 9, 2016, US Preliminary Publication No. 2015/0 278 429 , published on October 1, 2015, US Preliminary Publication No. 2014/0 040 838 , published on February 6, 2014, and U.S. Patent No. 7,260,442 , issued on August 21, 2012, which are fully incorporated herein by reference.

Bei einigen Ausführungsformen weist ein Verfahren zum Erzeugen eines Layouts einer IC das Identifizieren eines Zielstifts in einer ersten Zelle in einem IC-Layout auf, wobei die erste Zelle mit einer zweiten Zelle benachbart ist und mit der zweiten Zelle eine gemeinsame Grenze hat, das Bestimmen, ob der Zielstift geeignet ist oder nicht, in die zweite Zelle erweitert zu werden, und, basierend auf einer Bestimmung, dass der Zielstift geeignet ist, in die zweite Zelle erweitert zu werden, das Modifizieren des Zielstifts, so dass er eine Erweiterung in die zweite Zelle aufweist, wobei der Zielstift dabei die gemeinsame Grenze überquert. Mindestens eines des Identifizierens, Bestimmens oder Modifizierens wird von einem Prozessor eines Computers ausgeführt. Bei einigen Ausführungsformen weist das Modifizieren des Zielstifts das Erweitern einer leitfähigen Metall-Null-Struktur auf. Bei einigen Ausführungsformen weist das Modifizieren des Zielstifts das Berechnen einer Länge der Erweiterung basierend auf einer Bahn für eine überlagernde leitfähige Struktur auf. Bei einigen Ausführungsformen weist das Modifizieren des Zielstifts das Berechnen einer Länge der Erweiterung basierend auf einer Mindest-Durchkontaktierungs-Einfassungs-Regel auf. Bei einigen Ausführungsformen weist die zweite Zelle einen Grenzstift auf, der mit dem Zielstift ausgerichtet ist, und das Verfahren weist ferner das Vergrößern eines Abstands zwischen dem Grenzstift und der gemeinsamen Grenze auf. Bei einigen Ausführungsformen weist das Vergrößern des Abstands des Anwenden eines Metall-Null-Schnitts auf den Grenzstift auf. Bei einigen Ausführungsformen weist das Verfahren ferner das Führen eines Signaldrahts zu der Erweiterung auf. Bei einigen Ausführungsformen weist die erste Zelle oder die zweite Zelle einen anderen Stift auf, und das Verfahren weist ferner das Anwenden eines Metall-Null-Schnitts auf den anderen Stift an der gemeinsamen Grenze auf.In some embodiments, a method of generating a layout of an IC comprises identifying a target pin in a first cell in an IC layout, wherein the first cell is adjacent to a second cell and has a common boundary with the second cell, determining whether or not the target pen is suitable to be expanded into the second cell and, based on a determination that the target pen is adapted to be expanded into the second cell, modifying the target pen so that it expands into the second cell Cell, wherein the target pin thereby the crossed common border. At least one of identifying, determining or modifying is performed by a processor of a computer. In some embodiments, modifying the target pin includes expanding a conductive metal zero structure. In some embodiments, modifying the target pin includes calculating a length of the extension based on a trajectory for a superposed conductive structure. In some embodiments, modifying the target pin includes calculating a length of the extension based on a minimum via-fence rule. In some embodiments, the second cell has a limit post aligned with the target post, and the method further includes increasing a distance between the limit post and the common border. In some embodiments, increasing the distance of applying a metal zero cut to the limit pin. In some embodiments, the method further comprises passing a signal wire to the extension. In some embodiments, the first cell or cell has a different pin, and the method further includes applying a metal zero cut to the other pin at the common boundary.

Bei einigen Ausführungsformen weist eine Halbleiterstruktur einen ersten Bauteilbereich auf, wobei der erste Bauteilbereich den gesamten eines ersten aktiven Bereichs eines ersten Logikbauteils aufweist, einen zweiten Bauteilbereich, wobei der zweite Bauteilbereich einen gesamten zweiten aktiven Bereichs eines zweiten Logikbauteils aufweist, wobei der zweite Bauteilbereich eine Grenze mit dem ersten Bauteilbereich gemeinsam hat. Der Halbleiterstruktur weist auch einen ersten Metall-Null-Stift auf, der teilweise innerhalb des ersten Bauteilbereichs, teilweise innerhalb des zweiten Bauteilbereichs positioniert ist und sich über die Grenze erstreckt, und eine Durchkontaktierung, die den ersten Metall-Null-Stift kontaktiert, wobei eine Entfernung von der Mitte der Durchkontaktierung zu der Grenze kleiner oder gleich ist wie eine erste vorbestimmte Entfernung. Bei einigen Ausführungsformen ist die erste vorbestimmte Entfernung gleich der Hälfte einer Breite der Durchkontaktierung plus der Metall-Null-Mindest-Durchkontaktierungs-Einfassungslänge. Bei einigen Ausführungsformen weist die Halbleiterstruktur auch einen zweiten Metall-Null-Stift auf, der mit dem ersten Metall-Null-Stift ausgerichtet ist, wobei der zweite Metall-Null-Stift vollständig innerhalb entweder des ersten Bauteilbereichs oder des zweiten Bauteilbereichs positioniert ist, und der erste Metall-Null-Stift und der zweite Metall-Null-Stift von einer zweiten Entfernung, die größer ist als eine zweite vorbestimmte Entfernung, getrennt sind. Bei einigen Ausführungsformen weist der Halbleiterstruktur auch einen Metall-Eins-Draht, der die Durchkontaktierung kontaktiert, auf. Bei einigen Ausführungsformen ist die Durchkontaktierung eine erste Durchkontaktierung einer Vielzahl von Durchkontaktierungen, und der Metall-Eins-Draht ist ein erster Metall-Eins-Draht einer Vielzahl von Metall-Eins-Drähten, wobei jeder Metall-Eins-Draht mit einer entsprechenden Durchkontaktierung ausgerichtet ist, wobei die Vielzahl von Metall-Eins-Drähten einen zweiten Metall-Eins-Draht aufweist, der den ersten Bauteilbereich überlagert, und einen dritten Metall-Eins-Draht, der den zweiten Bauteilbereich überlagert, wobei der erste Metall-Eins-Draht und der zweite Metall-Eins-Draht einen Abstand haben, der einer Metall-Eins- Mindestabstandsregel entspricht, und der erste Metall-Eins-Draht und der dritte Metall-Eins-Draht einen Abstand haben, der der Metall-Eins- Mindestabstandsregel entspricht. Bei einigen Ausführungsformen überlagert der Metall-Eins-Draht die Grenze.In some embodiments, a semiconductor structure comprises a first device region, wherein the first device region comprises all of a first active region of a first logic device, a second device region, the second device region having an entire second active region of a second logic device, the second device region having a boundary has in common with the first component area. The semiconductor structure also includes a first metal null pin positioned partially within the first device region, partially within the second device region and extending across the boundary, and a via contacting the first metal null stylus, wherein a through-hole Distance from the center of the via to the boundary is less than or equal to a first predetermined distance. In some embodiments, the first predetermined distance is equal to one half of a width of the via plus the metal zero minimum via margin length. In some embodiments, the semiconductor structure also includes a second metal null pin aligned with the first metal null pin, wherein the second metal null pin is positioned entirely within either the first component region or the second component region, and the first metal null pin and the second metal null pin are separated from a second distance greater than a second predetermined distance. In some embodiments, the semiconductor structure also includes a metal one-wire contacting the via. In some embodiments, the via is a first via of a plurality of vias, and the metal one wire is a first metal one wire of a plurality of metal one wires, each metal one wire aligned with a corresponding via , wherein the plurality of metal one wires comprises a second metal one wire overlying the first device region, and a third metal one wire overlying the second device region, wherein the first metal one wire and the second metal one-wire has a pitch corresponding to a metal-to-one minimum pitch rule, and the first metal one-wire and the third metal-one wire have a pitch corresponding to the metal-to-one minimum pitch rule. In some embodiments, the metal one-wire overlies the boundary.

Bei einigen Ausführungsformen weist ein IC-Layouterzeugungssystem einen Prozessor und ein nicht flüchtiges, computerlesbares Speichermedium auf, das Computerprogrammcode für ein oder mehr Programme aufweist. Das nicht flüchtige, computerlesbare Speichermedium und der Computerprogrammcode sind konfiguriert, um mit dem Prozessor das System zu veranlassen, eine erste Zelle zu empfangen, wobei die erste Zelle eine erste Metall-Null-Struktur aufweist, eine zweite Zelle zu empfangen, die erste Zelle benachbart zu der zweiten Zelle in einem IC-Layout zu platzieren, wobei die erste Zelle und die zweite Zelle dabei eine Grenze gemeinsam haben, eine Metall-Null-Abstandsregel zu empfangen. Basierend auf der Metall-Null-Abstandsregel, wird die erste Metall-Null-Struktur über die Grenze und in die zweite Zelle erweitert, und es wird ein Layout einer Halbleiterstruktur basierend auf der ersten Zelle und der zweiten Zelle erzeugt. Bei einigen Ausführungsformen wird eine zweite Metall-Null-Struktur in der zweiten Zelle als ein Grenzstift identifiziert, und eine Größe der zweiten Metall-Null-Struktur wird verringert. Bei einigen Ausführungsformen wird die zweite Metall-Null-Struktur in der zweiten Zelle als der Grenzstift basierend auf einem Raum zwischen der zweiten Metall-Null-Struktur und der Grenze, der frei von einer zusätzlichen Metall-Null-Struktur ist, identifiziert. Bei einigen Ausführungsformen wird die Größe der zweiten Metall-Null-Struktur basierend darauf verringert, dass die zweite Metall-Null-Struktur mit der ersten Metall-Null-Struktur ausgerichtet ist. Bei einigen Ausführungsformen wird die Größe dieser zweiten Metall-Null-Struktur um eine Menge verringert, die auf einer Metall-Null-Mindestabstandsregel basiert. Bei einigen Ausführungsformen wird ein Satz von Masken basierend auf dem Layout erzeugt.In some embodiments, an IC layout generation system includes a processor and a non-transitory computer-readable storage medium having computer program code for one or more programs. The non-transitory computer readable storage medium and the computer program code are configured to cause the processor to receive the system to receive a first cell, the first cell having a first metal zero structure to receive a second cell adjacent to the first cell to place to the second cell in an IC layout, wherein the first cell and the second cell have in common a boundary to receive a metal zero pitch rule. Based on the metal zero pitch rule, the first metal null structure is extended across the boundary and into the second cell, and a layout of a semiconductor structure based on the first cell and the second cell is generated. In some embodiments, a second metal null structure in the second cell is identified as a boundary pin and a size of the second metal null structure is reduced. In some embodiments, the second metal null structure in the second cell is identified as the boundary pin based on a space between the second metal null structure and the boundary that is free of additional metal null structure. In some embodiments, the size of the second metal null structure is reduced based on the second metal null structure being aligned with the first metal null structure. In some embodiments, the size of this second metal null structure is reduced by an amount based on a metal zero minimum pitch rule. In some embodiments, a set of masks is generated based on the layout.

Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.The above outlines the features of several embodiments such that those skilled in the art will better understand the aspects of the present disclosure. One skilled in the art should appreciate that he readily understands the present disclosure as a basis for designing or changing other processes and structures for carrying out the same purposes and / or achieving the same advantages of the embodiments introduced herein. One skilled in the art should also recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that it can make various changes, substitutions, and alterations herein without departing from the spirit and scope of the present disclosure.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • US 9256709 B [0201]US 9256709 B [0201]
  • US 2015/0278429 [0201]US 2015/0278429 [0201]
  • US 2014/0040838 [0201]US 2014/0040838 [0201]
  • US 7260442 B [0201]US 7260442 B [0201]

Claims (20)

Verfahren zum Erzeugen eines Layouts einer integrierten Schaltung (IC), wobei das Verfahren Folgendes umfasst: Identifizieren eines Zielstifts in einer ersten Zelle in einem IC-Layout, wobei die erste Zelle einer zweiten Zelle benachbart ist und mit der zweiten Zelle eine Grenze gemeinsam hat; Bestimmen, ob der Zielstift geeignet ist oder nicht, in die zweite Zelle erweitert zu werden, und basierend auf einer Bestimmung, dass der Zielstift geeignet ist, in die zweite Zelle erweitert zu werden, Modifizieren des Zielstifts, so dass er eine Erweiterung in die zweite Zelle aufweist, wobei der Zielstift dabei die gemeinsame Grenze überquert, wobei mindestens eines des Identifizierens, Bestimmens oder Modifizierens von einem Prozessor eines Computers ausgeführt wird.A method of generating an integrated circuit (IC) layout, the method comprising: Identifying a destination pen in a first cell in an IC layout, wherein the first cell is adjacent to a second cell and has a boundary in common with the second cell; Determining whether or not the target pen is suitable to be expanded into the second cell, and based on a determination that the target pen is adapted to be expanded into the second cell, modifying the target pen to include an extension into the second cell, the target pen thereby crossing the common boundary, wherein at least one of identifying, determining or modifying is performed by a processor of a computer. Verfahren nach Anspruch 1, wobei das Modifizieren des Zielstifts das Erweitern einer leitfähigen Metall-Null-Struktur umfasst.Method according to Claim 1 wherein modifying the target pin comprises expanding a conductive metal null structure. Verfahren nach Anspruch 1 oder 2, wobei das Modifizieren des Zielstifts das Berechnen einer Länge der Erweiterung basierend auf einer Bahn für eine überlagernde leitfähige Struktur umfasst.Method according to Claim 1 or 2 wherein modifying the target pin comprises calculating a length of the extension based on a trajectory for a superposed conductive structure. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Modifizieren des Zielstifts das Berechnen einer Länge der Erweiterung basierend auf einer Mindest-Durchkontaktierungs-Einfassungsregel umfasst.The method of any one of the preceding claims, wherein modifying the target pin comprises calculating a length of the extension based on a minimum via boundary rule. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Zelle einen Grenzstift, der zu dem Zielstift ausgerichtet ist, umfasst, und das Verfahren ferner das Vergrößern eines Abstands zwischen dem Grenzstift und der gemeinsamen Grenze umfasst.Method according to one of the preceding claims, wherein the second cell comprises a boundary pin aligned with the target pen, and the method further comprises increasing a distance between the boundary pin and the common boundary. Verfahren nach Anspruch 5, wobei das Vergrößern des Abstands das Anwenden eines Metall-Null-Schnitts auf den Grenzstift umfasst.Method according to Claim 5 wherein increasing the distance comprises applying a metal zero cut to the limit pin. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Führen eines Signaldrahts zu der Erweiterung umfasst.The method of any one of the preceding claims, further comprising passing a signal wire to the extension. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Zelle oder die zweite Zelle einen anderen Stift umfasst, und das Verfahren ferner das Anwenden eines Metall-Null-Schnitts auf den anderen Stift an der gemeinsamen Grenze umfasst.Method according to one of the preceding claims, wherein the first cell or the second cell comprises a different pen, and the method further comprises applying a metal zero cut to the other pin at the common boundary. Halbleiterstruktur, die Folgendes umfasst: einen ersten Bauteilbereich, wobei der erste Bauteilbereich einen gesamten ersten aktiven Bereich eines ersten Logikbauteils enthält; einen zweiten Bauteilbereich, wobei der zweite Bauteilbereich einen gesamten zweiten aktiven Bereich eines zweiten Logikbauteils enthält, wobei der zweite Bauteilbereich eine gemeinsame Grenze mit dem ersten Bauteilbereich hat; einen ersten Metall-Null-Stift, der teilweise innerhalb des ersten Bauteilbereichs, teilweise innerhalb des zweiten Bauteilbereichs positioniert ist und sich über die Grenze erstreckt, und eine Durchkontaktierung, die den ersten Metall-Null-Stift kontaktiert, wobei eine Entfernung von der Mitte der Durchkontaktierung zu der Grenze kleiner oder gleich ist als eine erste vorbestimmte Entfernung, basierend auf einer Metall-Null-Mindest-Durchkontaktierungs-Einfassungslänge.Semiconductor structure comprising: a first device region, the first device region including an entire first active region of a first logic device; a second device region, the second device region including an entire second active region of a second logic device, the second device region having a common boundary with the first device region; a first metal null pin partially positioned within the first component region, partially within the second component region and extending across the boundary, and a via contacting the first metal null pin, wherein a distance from the center of the via to the boundary is less than or equal to a first predetermined distance based on a metal zero minimum via edge length. Halbleiterstruktur nach Anspruch 9, wobei die erste vorbestimmte Entfernung gleich der Hälfte einer Breite der Durchkontaktierung plus der Metall-Null-Mindest-Durchkontaktierungs-Einfassungslänge ist.Semiconductor structure after Claim 9 wherein the first predetermined distance is equal to one half of a width of the via plus the metal zero minimum via margin length. Halbleiterstruktur nach Anspruch 9 oder 10, die ferner einen zweiten Metall-Null-Stift umfasst, der zu dem ersten Metall-Null-Stift ausgerichtet ist, wobei der zweite Metall-Null-Stift vollständig innerhalb entweder des ersten Bauteilbereichs oder des zweiten Bauteilbereichs positioniert ist, und der erste Metall-Null-Stift und der zweite Metall-Null-Stift um eine zweite Distanz, die größer ist als eine zweite vorbestimmte Distanz, getrennt sind.Semiconductor structure after Claim 9 or 10 further comprising a second metal zero pin aligned with the first metal zero pin, the second metal zero pin being positioned entirely within either the first component portion or the second component portion, and the first metal zero pin. Null pin and the second metal zero pin by a second distance, which is greater than a second predetermined distance, are separated. Halbleiterstruktur nach einem der Ansprüche 9 bis 11, die ferner einen Metall-Eins-Draht, der die Durchkontaktierung kontaktiert, umfasst.Semiconductor structure according to one of Claims 9 to 11 further comprising a metal one wire contacting the via. Halbleiterstruktur nach Anspruch 12, wobei die Durchkontaktierung eine erste Durchkontaktierung einer Vielzahl von Durchkontaktierungen ist; der Metall-Eins-Draht ein erster Metall-Eins-Draht einer Vielzahl von Metall-Eins-Drähten ist, wobei jeder Metall-Eins-Draht zu einer entsprechenden Durchkontaktierung ausgerichtet ist, die Vielzahl von Metall-Eins-Drähten einen zweiten Metall-Eins-Draht aufweist, der den ersten Bauteilbereich überlagert, und einen dritten Metall-Eins-Draht, der den zweiten Bauteilbereich überlagert, wobei der erste Metall-Eins-Draht und der zweite Metall-Eins-Draht einen Abstand haben, der einer Metall-Eins-Mindestabstandsregel entspricht, und wobei der erste Metall-Eins-Draht und der dritte Metall-Eins-Draht einen Abstand haben, der der Metall-Eins-Mindestabstandsregel entspricht.Semiconductor structure after Claim 12 wherein the via is a first via of a plurality of vias; the metal one wire is a first metal one wire of a plurality of metal one wires, each metal one wire aligned with a corresponding via, the plurality of metal one wires a second metal one Having a wire overlying the first device region and a third metal one wire overlying the second device region, the first metal one wire and the second metal one wire spaced apart from one another by a metal one Minimum distance rule corresponds, and wherein the first metal one-wire and the third metal one-wire have a distance that corresponds to the metal-one-minimum distance rule. Halbleiterstruktur nach Anspruch 12 oder 13, wobei der Metall-Eins-Draht die Grenze überlagert.Semiconductor structure after Claim 12 or 13 with the metal one wire overlying the boundary. Integriertes Schaltungs-(IC)-Layouterzeugungssystem, das Folgendes umfasst: einen Prozessor und ein nicht flüchtiges, computerlesbare Speichermedium, das Computerprogrammcode für ein oder mehr Programme aufweist, wobei das nichtflüchtige, computerlesbare Speichermedium und der Computerprogrammcode konfiguriert sind, um mit dem Prozessor das System zu veranlassen, eine erste Zelle zu empfangen, wobei die erste Zelle eine erste Metall-Null-Struktur umfasst; eine zweite Zelle zu empfangen; die erste Zelle benachbart zu der zweiten Zelle in einem IC-Layout zu platzieren, wobei die erste Zelle und die zweite Zelle dabei eine gemeinsame Grenze haben; eine Metall-Null-Abstandsregel zu empfangen; basierend auf der Metall-Null-Abstandsregel die erste Metall-Null-Struktur über die Grenze und in die zweite Zelle zu erweitern, und basierend auf der ersten Zelle und der zweiten Zelle ein Layout einer Halbleiterstruktur zu erzeugen. An integrated circuit (IC) layout generation system comprising: a processor and a non-transitory computer-readable storage medium having computer program code for one or more programs, wherein the non-transitory computer-readable storage medium and computer program code are configured to communicate with the processor causing a first cell to be received, the first cell comprising a first metal null structure; to receive a second cell; placing the first cell adjacent to the second cell in an IC layout, wherein the first cell and the second cell have a common boundary; to receive a metal zero distance rule; based on the metal zero spacing rule, extend the first metal null structure across the boundary and into the second cell, and generate a layout of a semiconductor structure based on the first cell and the second cell. IC-Layouterzeugungssystem nach Anspruch 15, wobei das nichtflüchtige, computerlesbare Speichermedium und der Computerprogrammcode konfiguriert sind, um mit dem Prozessor ferner das System zu veranlassen: eine Metall-Null-Struktur in der zweiten Zelle als einen Grenzstift zu identifizieren, und eine Größe der zweiten Metall-Null-Struktur zu verringern.IC layout generation system according to Claim 15 wherein the non-transitory computer-readable storage medium and the computer program code are configured to further cause the system to: identify a metal-zero structure in the second cell as a boundary pin and increase a size of the second metal-zero structure reduce. IC-Layouterzeugungssystem nach Anspruch 16, wobei das nichtflüchtige, computerlesbare Speichermedium und der Computerprogrammcode konfiguriert sind, um mit dem Prozessor ferner das System zu veranlassen: die zweite Metall-Null-Struktur in der zweiten Zelle als den Grenzstift basierend auf einem Raum zwischen der zweiten Metall-Null-Struktur und der Grenze, der frei von einer zusätzlichen Metall-Null-Struktur ist, zu identifizieren.IC layout generation system according to Claim 16 wherein the non-transitory computer-readable storage medium and the computer program code are configured to further cause the system with the processor: the second metal-zero structure in the second cell as the boundary pin based on a space between the second metal-zero structure and identify the boundary that is free of any additional metal-zero structure. IC-Layouterzeugungssystem nach Anspruch 16 oder 17, wobei das nichtflüchtige, computerlesbare Speichermedium und der Computerprogrammcode konfiguriert sind, um mit dem Prozessor ferner das System zu veranlassen: die Größe der zweiten Metall-Null-Struktur basierend darauf zu verringern, dass die zweite Metall-Null-Struktur zu der ersten Metall-Null-Struktur ausgerichtet ist.IC layout generation system according to Claim 16 or 17 wherein the non-transitory computer readable storage medium and the computer program code are configured to further cause the system to the system: reduce the size of the second metal zero structure based on the second metal zero structure being added to the first metal zero structure. Zero structure is aligned. IC-Layouterzeugungssystem nach einem der Ansprüche 16 bis 18, wobei das nichtflüchtige, computerlesbare Speichermedium und der Computerprogrammcode konfiguriert sind, um mit dem Prozessor ferner das System zu veranlassen: die Größe der zweiten Metall-Null-Struktur um eine Größe, die auf einer Metall-Null-Mindestabstandsregel basiert, zu verringern.IC layout generation system according to one of Claims 16 to 18 wherein the non-transitory computer readable storage medium and the computer program code are configured to further cause the system to reduce the size of the second metal zero structure by an amount based on a metal zero minimum pitch rule. IC-Layouterzeugungssystem nach einem der Ansprüche 15 bis 19, wobei das nichtflüchtige, computerlesbare Speichermedium und der Computerprogrammcode konfiguriert sind, um mit dem Prozessor das System ferner zu veranlassen, einen Satz von Masken basierend auf dem Layout zu erzeugen.IC layout generation system according to one of Claims 15 to 19 wherein the non-transitory computer-readable storage medium and the computer program code are configured to further cause the system to generate the system a set of masks based on the layout.
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