DE102018101016B4 - Process for cutting metal gates and structures formed from them - Google Patents

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Abstract

Verfahren, umfassend:Bilden eines Dummy-Gate-Stapels (130), welcher sich über mehrere Halbleiterfinnen (124) erstreckt;Bilden von Gate-Abstandhaltern (138), so dass der Dummy-Gate-Stapel zwischen den Gate-Abstandhaltern angeordnet ist;Bilden einer Kontaktätzstoppschicht (46) und eines Zwischenschichtdielektrikums (48), so dass der Dummy-Gate-Stapel (130) und die Gate-Abstandhalter (138) in der Kontaktätzstoppschicht (148) und dem Zwischenschichtdielektrikum (48) angeordnet sind;Ersetzen des Dummy-Gate-Stapels (130) durch einen Ersatz-Gate-Stapel (168), so dass der Ersatz-Gate-Stapel einen ersten Abschnitt und einen zweiten Abschnitt und einen dritten Abschnitt umfasst, welcher den ersten Abschnitt mit dem zweiten Abschnitt verbindet;selektives Bilden einer Dielektrikums-Hartmaske (74) über dem Zwischenschichtdielektrikum (48) und mit diesem in Kontakt stehend, so dass der Ersatz-Gate-Stapel (168) direkt unter einer ersten Öffnung (70) in der Dielektrikums-Hartmaske (74) liegt;Ätzen des dritten Abschnitts des Ersatz-Gate-Stapels (168), um eine zweite Öffnung (80) zwischen den Gate-Abstandhaltern zu bilden, so dass die zweite Öffnung (80) den ersten Abschnitt des Ersatz-Gate-Stapels von dem zweiten Abschnitt des Ersatz-Gate-Stapels trennt; undFüllen eines Dielektrikumsmaterials (82) in die zweite Öffnung (80).A method comprising: forming a dummy gate stack (130) spanning a plurality of semiconductor fins (124); forming gate spacers (138) such that the dummy gate stack is disposed between the gate spacers; Forming a contact etch stop layer (46) and an interlayer dielectric (48) such that the dummy gate stack (130) and gate spacers (138) are disposed in the contact etch stop layer (148) and interlayer dielectric (48); replacing the dummy Gate stack (130) by a replacement gate stack (168) such that the replacement gate stack comprises a first section and a second section and a third section connecting the first section to the second section; selective Forming a dielectric hard mask (74) over and in contact with the interlayer dielectric (48) such that the replacement gate stack (168) is directly under a first opening (70) in the dielectric hard mask (74); Etching the third portion of the replacement gate stack (168) to form a second opening (80) between the gate spacers such that the second opening (80) separates the first portion of the replacement gate stack from the second portion of the replacement -Gate stack separates; and filling a dielectric material (82) into the second opening (80).

Description

HINTERGRUNDBACKGROUND

Metalloxid-Halbleiter(Metal-Oxide-Semiconductor, MOS)-Vorrichtungen sind grundlegende Bauelemente in integrierten Schaltungen. Eine existierende MOS-Vorrichtung weist typischerweise eine Gate-Elektrode mit Polysilizium auf, welches mit Verunreinigungen des p-Typs oder des n-Typs dotiert ist, wobei Dotieroperationen wie Ionenimplantation oder Wärmediffusion angewendet werden. Die Austrittsarbeit der Gate-Elektrode wurde auf die Bandkante des Siliziums eingestellt. Für eine Metalloxid-Halbleitervorrichtung des n-Typs (NMOS) kann die Austrittsarbeit auf die Nähe des Leitungsbands des Siliziums eingestellt werden. Für eine Metalloxid-Halbleitervorrichtung des p-Typs (PMOS) kann die Austrittsarbeit auf die Nähe des Valenzbands des Siliziums eingestellt werden. Die Einstellung der Austrittsarbeit der Polysilizium-Gate-Elektrode kann durch Auswählen geeigneter Verunreinigungen erreicht werden.Metal-oxide-semiconductor (MOS) devices are fundamental components in integrated circuits. An existing MOS device typically has a gate electrode comprising polysilicon doped with p-type or n-type impurities using doping operations such as ion implantation or thermal diffusion. The work function of the gate electrode was adjusted to the band edge of the silicon. For an n-type metal oxide semiconductor device (NMOS), the work function can be set close to the conduction band of silicon. For a p-type metal oxide semiconductor device (PMOS), the work function can be set close to the valence band of silicon. Adjustment of the work function of the polysilicon gate electrode can be achieved by selecting suitable impurities.

Bei MOS-Vorrichtungen mit Polysilizium-Gate-Elektroden zeigt sich der Ladungsträger-Verarmungseffekt, welcher auch als Poly-Verarmungseffekt bezeichnet wird. Der Poly-Verarmungseffekt tritt auf, wenn die angelegten elektrischen Felder Ladungsträger aus Gate-Zonen in der Nähe von Gate-Dielektrika wegziehen, wodurch Verarmungsschichten gebildet werden. In einer n-dotierten Polysiliziumschicht umfasst die Verarmungsschicht ionisierte nichtmobile Donorstellen, während in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte nichtmobile Akzeptorstellen umfasst. Der Verarmungseffekt führt zu einem Anstieg der effektiven Gate-Dielektrikums-Dicke, wodurch es schwieriger wird, eine Inversionsschicht an der Oberfläche des Halbleiters zu erzeugen.In the case of MOS devices with polysilicon gate electrodes, the charge carrier depletion effect, which is also referred to as the poly depletion effect, is exhibited. The poly depletion effect occurs when the applied electric fields pull charge carriers away from gate regions near gate dielectrics, thereby forming depletion layers. In an n-doped polysilicon layer, the depletion layer comprises ionized non-mobile donor sites, while in a p-doped polysilicon layer the depletion layer comprises ionized non-mobile acceptor sites. The depletion effect leads to an increase in the effective gate dielectric thickness, which makes it more difficult to create an inversion layer on the surface of the semiconductor.

Das Poly-Verarmungsproblem kann durch Bilden von Metall-Gate-Elektroden oder Metallsilizid-Gate-Elektroden gelöst werden, wobei die metallischen Gates, die in NMOS-Vorrichtungen und PMOS-Vorrichtungen verwendet werden, ebenfalls Bandkanten-Austrittsarbeiten aufweisen können. Da die NMOS-Vorrichtungen und PMOS-Vorrichtungen unterschiedliche Anforderungen hinsichtlich der Austrittsarbeiten aufweisen können, werden Doppel-Gate-CMOS-Vorrichtungen verwendet.The poly depletion problem can be solved by forming metal gate electrodes or metal silicide gate electrodes, and the metal gates used in NMOS devices and PMOS devices can also have band-edge work functions. Since the NMOS devices and PMOS devices may have different work function requirements, double-gate CMOS devices are used.

Bei der Bildung der Metall-Gate-Elektroden wird zunächst ein langes Dummy-Gate gebildet, welches dann derart geätzt wird, dass die Abschnitte des langen Dummy-Gate voneinander getrennt werden. Anschließend wird ein Dielektrikumsmaterial in die Öffnung gefüllt, die durch den geätzten Abschnitt des langen Dummy-Gates zurückgelassen wird. Das Dielektrikumsmaterial wird dann poliert, wobei ein Abschnitt des Dielektrikumsmaterials zwischen den zurückbleibenden Abschnitten des Dummy-Gate verbleibt. Die getrennten Abschnitte des Dummy-Gate werden dann durch Metall-Gates ersetzt. Dieses Verfahren kann als Poly-Schnittverfahren bezeichnet werden, da das Dummy-Gate aus Polysilizium gebildet werden kann.When forming the metal gate electrodes, a long dummy gate is first formed, which is then etched in such a way that the sections of the long dummy gate are separated from one another. A dielectric material is then filled into the opening left by the etched portion of the long dummy gate. The dielectric material is then polished, leaving a portion of the dielectric material between the remaining portions of the dummy gate. The separated sections of the dummy gate are then replaced with metal gates. This process can be referred to as a poly-cut process because the dummy gate can be formed from polysilicon.

Die US 2013 / 0 307 079 A1 betriftt eine Vorrichtung, die eine Vielzahl von Gates und ein dielektrisches Spaltfüllmaterial mit einem vorgegebenen Seitenverhältnis zwischen den Gates beinhaltet.the US 2013/0307 079 A1 relates to an apparatus that includes a plurality of gates and a dielectric gap fill material having a predetermined aspect ratio between the gates.

Die US 2017 / 0 148 682 A1 betrifft ein FinFET-Gerät, in dem der Gateschnitt nach dem RMG durchgeführt wird, um einen PC-past-RX auf die Dicke des Gatestapels zu skalieren, wodurch die parasitäre Kapazität des PCs reduziert und die Leistung der Geräte verbessert wird.the US 2017/0 148 682 A1 relates to a FinFET device in which the gate cut is performed after the RMG in order to scale a PC-past-RX to the thickness of the gate stack, which reduces the parasitic capacitance of the PC and improves the performance of the devices.

Die US 2017 / 0 141 210 A1 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung umfassend das Bilden einer ersten Lamelle und einer zweiten Lamelle auf einem Substrat und das Bilden einer ersten Metalltorlinie über einem ersten und einem zweiten Torbereich.the US 2017/0 141 210 A1 relates to a method of manufacturing a semiconductor device comprising forming a first fin and a second fin on a substrate and forming a first metal gate line over first and second gate areas.

Die US 2016 / 0 351 568 A1 betrifft eine Halbleitervorrichtungsstruktur, die eine Rippenstruktur über einem Halbleitersubstrat und einen Gatestapel, der einen Teil der Rippenstruktur bedeckt, beinhaltet, wobei der Gatestapel eine Arbeitsfunktionsschicht und eine Metallfüllung über der Arbeitsfunktionsschicht beinhaltetthe US 2016/0 351 568 A1 relates to a semiconductor device structure including a fin structure over a semiconductor substrate and a gate stack covering a portion of the fin structure, the gate stack including a work function layer and a metal fill over the work function layer

Die US 9 064 932 B1 betrifft Verfahren umfassend das Bilden einer ungeschnittenen leitungsgebundenen Gatestruktur über ersten und zweiten beabstandeten aktiven Bereichen eines Halbleitersubstrats.the US 9 064 932 B1 relates to methods comprising forming an uncut conductive gate structure over first and second spaced apart active areas of a semiconductor substrate.

Die US 2017 / 0 162 394 A1 betrifft Verfahren umfassend das Bereitstellen eines Basissubstrats mit einer Dummy-Gate-Elektrode und einer dielektrischen Zwischenschicht, die eine Seitenwand der Dummy-Gate-Elektrode bedeckt.the US 2017/0 162 394 A1 relates to a method comprising providing a base substrate with a dummy gate electrode and a dielectric intermediate layer which covers a side wall of the dummy gate electrode.

Die US 2015 / 0 079 790 A1 betrifft Herstellungsverfahren für Halbleitervorrichtungen zum Bilden eines filmbildenden Schritts, bei dem eine Siliziumnitridschicht oder eine Siliciumoxidschicht so ausgebildet ist, dass ein Seitenwandabschnitt einer siliziumhaltigen Schicht, der auf einem Substrat ausgebildet und gemustert ist, mit der Siliziumnitridschicht oder der Siliciumoxidschicht bedeckt ist.the US 2015/0 079 790 A1 relates to semiconductor device manufacturing methods for forming a film-forming step in which a silicon nitride layer or a silicon oxide layer is formed so that a side wall portion of a silicon-containing layer formed and patterned on a substrate is covered with the silicon nitride layer or the silicon oxide layer.

Die US 2012 / 0 264 281 A1 bezieht sich auf die Herstellung integrierter Schaltungen mit einer Vielzahl von Gate-Strukturen, wobei das Verfahren das Bilden von Gatestrukturen, das Bereitstellen eines Siliziumsubstrats, das Abscheiden einer Dummy-Oxidschicht über dem Substrat und das Abscheiden einer Dummy-Gate Elektrode umfasst.the US 2012/0264281 A1 relates to the production of integrated circuits with a multiplicity of gate structures, the method being the formation of gate structures, the provision a silicon substrate comprising depositing a dummy oxide layer over the substrate and depositing a dummy gate electrode.

FigurenlisteFigure list

Erscheinungsformen der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein.

  • 1 bis 18A und 18B veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
  • 19 bis 27A und 27B veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen.
  • 28 bis 35 veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen.
  • 35 bis 43A und 43B veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen.
  • 44 zeigt eine Draufsicht auf FinFETs mit Isolationszonen, die durch Metall-Gate-Schnittverfahren gemäß einigen Ausführungsformen gebildet werden.
  • 45 veranschaulicht einen Ablaufplan von Verfahren zum Bilden von FinFETs gemäß einigen Ausführungsformen.
Aspects of the present disclosure are best understood from the following detailed description in conjunction with the accompanying figures. It should be noted that, in accordance with common practice in the art, various elements are not drawn to scale. In fact, the dimensions of the various elements can be enlarged or reduced as desired to clarify the description.
  • 1 until 18A and 18B 10 illustrate the cross-sectional and perspective views of intermediate stages in the formation of fin field effect transistors (FinFETs) in accordance with some embodiments.
  • 19th until 27A and 27B 10 illustrate the cross-sectional and perspective views of intermediate stages in the formation of FinFETs in accordance with some embodiments.
  • 28 until 35 10 illustrate the cross-sectional and perspective views of intermediate stages in the formation of FinFETs in accordance with some embodiments.
  • 35 until 43A and 43B 10 illustrate the cross-sectional and perspective views of intermediate stages in the formation of FinFETs in accordance with some embodiments.
  • 44 FIG. 10 shows a top view of FinFETs with isolation regions formed by metal gate cutting processes in accordance with some embodiments.
  • 45 FIG. 11 illustrates a flow diagram of methods of forming FinFETs in accordance with some embodiments.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die Erfindung ist durch die unabhängigen Ansprüche definiert. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale der Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bestimmt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.The invention is defined by the independent claims. The dependent claims relate to corresponding developments. Many different embodiments or examples for implementing various features of the invention are presented in the following disclosure. Specific examples of components and arrangements are described below to simplify the present disclosure. For example, the formation of a first feature over or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and may also include embodiments in which additional features between the first and second features can be formed so that the first and second features are not in direct contact. In addition, reference numbers and / or letters may be repeated in the various examples in the present disclosure. This repetition is for the sake of simplicity and clarity and as such does not determine any relationship between the various embodiments and / or configurations described.

Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet ist, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.Furthermore, to simplify the description, terms of the spatial relationship such as “below”, “below”, “lower”, “above”, “upper” and the like may be used to describe the relationship of an element or feature to (a) other element ( Describe s) or feature (s) as illustrated in the figures. The terms of spatial relationship are intended to encompass other orientations of the device in use or in operation in addition to the orientation depicted in the figures. The device may be oriented differently (rotated 90 degrees or have different orientations) and the spatial relationship descriptors used herein may equally be interpreted accordingly.

Gemäß verschiedenen beispielhaften Ausführungsformen werden ein Transistor und die Verfahren zum Bilden desselben bereitgestellt. Gemäß einigen Ausführungsformen werden die Zwischenstufen beim Bilden der Transistoren veranschaulicht. Es werden einige Variationen einiger Ausführungsformen beschrieben. Überall in den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu kennzeichnen. In den dargestellten beispielhaften Ausführungsformen wird die Bildung von Finnen-Feldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Planare Transistoren können bei Anwendung der Ausführungsformen der vorliegenden Offenbarung ebenso gebildet werden.According to various example embodiments, a transistor and the methods of forming the same are provided. In accordance with some embodiments, the intermediate stages in forming the transistors are illustrated. Some variations of some embodiments are described. Like reference numbers are used throughout the various views and exemplary embodiments to identify like elements. In the illustrated exemplary embodiments, the formation of fin field effect transistors (FinFETs) is used as an example to explain the concept of the present disclosure. Planar transistors can also be formed using the embodiments of the present disclosure.

1 bis 27A und 27B veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in 1 bis 27A und 27B dargestellt werden, werden auch schematisch in dem Verfahrensablauf 300 reflektiert, der in 45 dargestellt wird. Die gebildeten Transistoren umfassen gemäß einigen beispielhaften Ausführungsformen einen Transistor des p-Typs (z.B. einen FinFET des p-Typs) und einen Transistor des n-Typs (z.B. einen FinFET des n-Typs). Die Schritte, die in 45 mit gestrichelten Kästchen gekennzeichnet sind, zeigen an, dass diese Schritte gemäß einigen Ausführungsformen ausgeführt oder weggelassen werden können. 1 until 27A and 27B 10 illustrate the perspective and cross-sectional views of intermediate stages in the formation of FinFETs in accordance with some embodiments of the present disclosure. The steps in 1 until 27A and 27B are also shown schematically in the process flow 300 reflected in 45 is pictured. The transistors formed include a p-type transistor (eg, a p-type FinFET) and an n-type transistor (eg, an n-type FinFET) in accordance with some example embodiments. The steps in 45 with dashed Checkboxes marked indicate that these steps may be performed or omitted in accordance with some embodiments.

1 veranschaulicht eine perspektivische Ansicht einer Ausgangsstruktur. Die Ausgangsstruktur umfasst einen Wafer 10, welcher ferner ein Substrat 20 umfasst. Das Substrat 20 kann ein Halbleitersubstrat sein, welches ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein Substrat sein kann, das aus anderen Halbleitermaterialien gebildet ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Substrat 20 ein massives Siliziumsubstrat und eine Siliziumgermanium(SiGe)-Epitaxieschicht oder eine Germaniumschicht (ohne Silizium darin) über dem massiven Siliziumsubstrat. Das Substrat 20 kann mit einer Verunreinigung des p-Typs oder n-Typs dotiert sein. Isolationszonen 22, z.B. Zonen flacher Grabenisolierungen (Shallow Trench Isolations, STI), können so ausgebildet sein, dass sie sich in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Zonen werden als Halbleiterstreifen 124 und 224 bezeichnet, welche sich in Vorrichtungszonen 100 bzw. 200 befinden. Die Vorrichtungszone 100 ist eine Transistorzone des p-Typs, in welcher ein Transistor des p-Typs, z.B. ein FinFET des p-Typs, zu bilden ist. Die Vorrichtungszone 200 ist eine Transistorzone des n-Typs, in welcher ein Transistor des n-Typs, z.B. ein FinFET des n-Typs, zu bilden ist. 1 Figure 11 illustrates a perspective view of an output structure. The starting structure comprises a wafer 10 , which is also a substrate 20th includes. The substrate 20th may be a semiconductor substrate, which may be a silicon substrate, a silicon germanium substrate, or a substrate formed from other semiconductor materials. According to some embodiments of the present disclosure, the substrate comprises 20th a solid silicon substrate and a silicon germanium (SiGe) epitaxial layer or a germanium layer (with no silicon in it) over the solid silicon substrate. The substrate 20th may be doped with a p-type or n-type impurity. Isolation zones 22nd , for example zones of shallow trench isolation (Shallow Trench Isolation, STI), can be designed so that they are in the substrate 20th extend. The sections of the substrate 20th between adjacent STI zones are called semiconductor strips 124 and 224 denotes which are in device zones 100 or. 200 condition. The fixture zone 100 is a p-type transistor region in which a p-type transistor such as a p-type FinFET is to be formed. The fixture zone 200 is an n-type transistor region in which an n-type transistor such as an n-type FinFET is to be formed.

Die STI-Zonen 22 können ein Deck-Oxid (nicht dargestellt) umfassen. Das Deck-Oxid kann aus einem thermischen Oxid ausgebildet sein, gebildet durch eine thermische Oxidation einer Oberflächenschicht des Substrats 20. Das Deckoxid kann auch eine abgeschiedene Siliziumoxid-Schicht sein, beispielsweise gebildet durch Atomschichtabscheidung (Atomic Layer Deposition, ALD), chemische Abscheidung aus der Gasphase mit hochdichtem Plasma (High-Density Plasma Chemical Vapor Deposition, HDPCVD) oder chemische Abscheidung aus der Gasphase (CVD). Die STI-Zonen 22 können auch ein Dielektrikumsmaterial über dem Deck-Oxid umfassen und das Dielektrikumsmaterial kann durch Flowable-CVD (Flowable Chemical Vapor Deposition, FCVD), Schleuderbeschichtung oder Ähnliches gebildet werden.The STI zones 22nd may include a cap oxide (not shown). The cover oxide can be formed from a thermal oxide, formed by thermal oxidation of a surface layer of the substrate 20th . The cover oxide can also be a deposited silicon oxide layer, for example formed by atomic layer deposition (ALD), chemical deposition from the gas phase with high-density plasma (HDPCVD) or chemical deposition from the gas phase (CVD) ). The STI zones 22nd may also include a dielectric material over the top oxide, and the dielectric material may be formed by flowable chemical vapor deposition (FCVD), spin coating, or the like.

Bezug nehmend auf 2, werden die STI-Zonen 22 ausgespart, so dass die oberen Abschnitte der Halbleiterstreifen 124 und 224 höher vorstehen als die oberen Flächen 22A der benachbarten STI-Zonen 22, um vorstehende Finnen 124' und 224' zu bilden. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 302 veranschaulicht. Das Ätzen kann durch ein Trockenätzverfahren erfolgen, wobei NH3 und NF3 als Ätzgase verwendet werden. Während des Ätzverfahrens kann Plasma erzeugt werden. Es kann auch Argon beteiligt sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung erfolgt das Aussparen der STI-Zonen 22 durch ein Nassätzverfahren. Die Ätzchemikalie kann beispielsweise verdünnte HF umfassen.Referring to 2 , become the STI zones 22nd recessed so that the upper sections of the semiconductor strips 124 and 224 protrude higher than the upper surfaces 22A of the neighboring STI zones 22nd to protruding fins 124 ' and 224 ' to build. The corresponding step is in the procedure described in 45 is shown as a step 302 illustrated. The etching can be carried out by a dry etching process, with NH 3 and NF 3 being used as the etching gases. Plasma can be generated during the etching process. Argon can also be involved. According to alternative embodiments of the present disclosure, the STI zones are omitted 22nd by a wet etching process. The etch chemical can include, for example, dilute HF.

In den oben dargestellten beispielhaften Ausführungsformen kann die Definition der Strukturen der Finnen durch ein beliebiges geeignetes Verfahren erreicht werden. Beispielsweise können die Finnen durch ein oder mehrere Photolithographieverfahren strukturiert werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen werden bei Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren Photolithographie- und Selbstausrichtungsverfahren kombiniert, wodurch ermöglicht wird, dass Strukturen erzeugt werden, welche beispielsweise Mittenabstände aufweisen, die kleiner sind als die, die ansonsten über ein einzelnes direktes Photolithographieverfahren zu erhalten sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und durch ein Photolithographieverfahren strukturiert. Entlang der strukturierten Opferschicht werden durch ein Selbstausrichtungsverfahren Abstandhalter gebildet. Anschließend wird die Opferschicht entfernt und die zurückbleibenden Abstandhalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.In the exemplary embodiments presented above, the definition of the structures of the fins can be achieved by any suitable method. For example, the fins can be structured by one or more photolithography processes, including double structuring or multiple structuring processes. In general, in double structuring or multiple structuring processes, photolithography and self-alignment processes are combined, whereby it is possible to produce structures which, for example, have center-to-center distances that are smaller than those which can otherwise be obtained via a single direct photolithography process. For example, in one embodiment, a sacrificial layer is formed over a substrate and patterned by a photolithography process. Spacers are formed along the structured sacrificial layer by a self-alignment process. The sacrificial layer is then removed and the remaining spacers or mandrels can then be used to structure the fins.

Die Materialien der vorstehenden Finnen 124' und 224' können auch durch Materialien ersetzt werden, die sich von denen des Substrats 20 unterscheiden. Beispielsweise können die vorstehenden Finnen 124' aus Si, SiP, SiC, SiPC oder einem III-V-Verbindungshalbleiter wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder Ähnlichem gebildet werden. Die vorstehenden Finnen 224' können aus Si, SiGe, SiGeB, Ge oder einem III-V-Verbindungshalbleiter wie InSb, GaSb, InGaSb oder Ähnlichem gebildet werden.The materials of the foregoing fins 124 ' and 224 ' can also be replaced with materials different from those of the substrate 20th differentiate. For example, the protruding fins 124 ' made of Si, SiP, SiC, SiPC or a III-V compound semiconductor such as InP, GaAs, AlAs, InAs, InAlAs, InGaAs or the like. The protruding fins 224 ' can be formed from Si, SiGe, SiGeB, Ge or a III-V compound semiconductor such as InSb, GaSb, InGaSb or the like.

Bezug nehmend auf 3A, können auf den oberen Flächen und den Seitenwänden der vorstehenden Finnen 124' und 224' Dummy-Gate-Stapel 130 bzw. 230 gebildet werden. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 304 veranschaulicht. Die Dummy-Gate-Stapel 130 können Gate-Dielektrika 132 und Dummy-Gate-Elektroden 134 über den Dummy-Gate-Dielektrika 132 umfassen. Die Dummy-Gate-Stapel 230 können Gate-Dielektrika 232 und Dummy-Gate-Elektroden 234 über den Dummy-Gate-Dielektrika 232 umfassen. Die Dummy-Gate-Elektroden 134 und 234 können zum Beispiel unter Verwendung von Polysilizium gebildet werden und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 130 und 230 kann auch Hartmaskenschichten 136 und 236 umfassen. Die Hartmaskenschichten 136 und 236 können aus SiN, SiO, SiC, SiOC, SiON, SiCN, SiOCN, TiN, AlON, Al2O3 oder Ähnlichem gebildet werden. Die Dicke der Hartmaskenschichten 136 und 236 kann im Bereich von etwa 10 nm bis etwa 60 nm liegen. Jeder der Dummy-Gate-Stapel 130 und 230 kreuzt eine einzelne oder mehrere vorstehende Finnen 124' bzw. 224'. Die Dummy-Gate-Stapel 130 und 230 können auch Längsrichtungen senkrecht zu den Längsrichtungen der entsprechenden vorstehenden Finnen 124' bzw. 224' aufweisen.Referring to 3A , can be placed on the top surfaces and the side walls of the protruding fins 124 ' and 224 ' Dummy gate stacks 130 or. 230 are formed. The corresponding step is in the procedure described in 45 is shown as a step 304 illustrated. The dummy gate stacks 130 can gate dielectrics 132 and dummy gate electrodes 134 over the dummy gate dielectrics 132 include. The dummy gate stacks 230 can gate dielectrics 232 and dummy gate electrodes 234 over the dummy gate dielectrics 232 include. The dummy gate electrodes 134 and 234 can be formed using polysilicon, for example, and other materials can also be used. Each of the dummy gate stacks 130 and 230 can also use hard mask layers 136 and 236 include. The hard mask layers 136 and 236 can be made of SiN, SiO, SiC, SiOC, SiON, SiCN, SiOCN, TiN, AlON, Al 2 O 3 or the like can be formed. The thickness of the hard mask layers 136 and 236 can range from about 10 nm to about 60 nm. Each of the dummy gate stacks 130 and 230 crosses a single or multiple protruding fins 124 ' or. 224 ' . The dummy gate stacks 130 and 230 can also include longitudinal directions perpendicular to the longitudinal directions of the corresponding protruding fins 124 ' or. 224 ' exhibit.

3B veranschaulicht eine Querschnittsansicht der Vorrichtungszonen 100 und 200 gemäß einigen Ausführungsformen. Die Querschnittsansicht kombiniert die Querschnittsansicht, die aus der vertikalen Ebene in 3A erhalten wird, welche die Linie C2-C2 enthält, mit einer STI-Zone 22, welche in 3B die Vorrichtungszonen 100 und 200 trennt. Die vorstehenden Finnen 124' und 224' sind schematisch veranschaulicht. Außerdem sind die n-Wannenzone 108 und die p-Wannenzone 208 so ausgebildet, dass sie sich in die vorstehenden Finnen 124' bzw. 224' erstrecken. Die n-Wannenzone 108 und die p-Wannenzone 208 können sich auch weiter nach unten in den massiven Abschnitt des Halbleitersubstrats 20 erstrecken als die STI-Zonen 22. Sofern nicht anderen angegeben, können die Querschnittsansichten in den anschließenden Figuren (außer 9B und 15) auch aus denselben Ebenen erhalten werden wie die vertikalen Ebenen, wie in 3A dargestellt, wobei diese Ebenen die Linien C1-C1 bzw. C2-C2 enthalten. 3B Figure 3 illustrates a cross-sectional view of the device zones 100 and 200 according to some embodiments. The cross-sectional view combines the cross-sectional view obtained from the vertical plane in 3A containing the line C2-C2 with an STI zone 22nd , what a 3B the device zones 100 and 200 separates. The protruding fins 124 ' and 224 ' are illustrated schematically. Also are the n-tub zone 108 and the p-tub zone 208 designed so that they fit into the protruding fins 124 ' or. 224 ' extend. The n-tub zone 108 and the p-tub zone 208 can also extend further down into the solid section of the semiconductor substrate 20th extend than the STI zones 22nd . Unless otherwise stated, the cross-sectional views in the subsequent figures (except 9B and 15th ) can also be obtained from the same planes as the vertical planes, as in 3A shown, these levels containing the lines C1-C1 and C2-C2.

Als Nächstes werden, wie ebenfalls in 3A und 3B dargestellt, Gate-Abstandhalter 138 und 238 an den Seitenwänden der Dummy-Gate-Stapel 130 bzw. 230 gebildet. Währenddessen können auch Finnen-Abstandhalter (nicht dargestellt) an den Seitenwänden vorstehender Finnen 124' und 224' gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandhalter 138 und 238 aus einem sauerstoffhaltigen Dielektrikumsmaterial (sauerstoffhaltigen Dielektrikumsmaterialien) wie Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN), Siliziumoxid (Si02), Siliziumoxycarbid (SiOC) oder Ähnlichem gebildet. Nicht-sauerstoffhaltige Materialien wie Siliziumnitrid (SiN) und/oder Siliziumcarbid (SiC) können in Abhängigkeit von dem Herstellungsverfahren des anschließend gebildeten Inhibitor-Films ebenfalls verwendet werden. Die Gate-Abstandhalter 138 und 238 können Luftlöcher umfassen oder können so gebildet werden, dass sie Poren umfassen, und können eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die mehrere Dielektrikumsschichten umfasst.Next, as in 3A and 3B shown, gate spacers 138 and 238 on the sidewalls of the dummy gate stacks 130 or. 230 educated. Meanwhile, fin spacers (not shown) can also be placed on the side walls of protruding fins 124 ' and 224 ' are formed. According to some embodiments of the present disclosure, the gate spacers are 138 and 238 formed from an oxygen-containing dielectric material (oxygen-containing dielectric materials) such as silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), silicon oxide (Si02), silicon oxycarbide (SiOC) or the like. Non-oxygen-containing materials such as silicon nitride (SiN) and / or silicon carbide (SiC) can also be used depending on the manufacturing process of the subsequently formed inhibitor film. The gate spacers 138 and 238 may include air holes or may be formed to include pores, and may have a single-layer structure or a multi-layer structure including multiple dielectric layers.

4A und 4B veranschaulichen die Bildung von Source/Drain-Zonen 142 und 242 in den Vorrichtungszonen 100 bzw. 200. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung lässt man Epitaxiezonen 140 und 240 auf den vorstehenden Finnen 124' bzw. 224' anwachsen, wodurch umhüllende Source/Drain-Zonen gebildet werden. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 306 veranschaulicht. Die Epitaxiezonen 140 und 240 können mit einer Verunreinigung des p-Typs bzw. einer Verunreinigung des n-Typs dotiert sein, wobei es sich um eine In-situ-Dotierung mit dem Fortschreiten der Epitaxie handeln kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Epitaxiezonen 140 Si, SiGe, SiGeB, Ge oder einen III-V-Verbindungshalbleiter wie InSb, GaSb, InGaSb oder Ähnliches. Die Epitaxiezonen 240 können Si, SiP, SiC, SiPC oder einen III-V-Verbindungshalbleiter wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder Ähnliches umfassen. Die Dicke der Epitaxiezonen 140 und 240 kann im Bereich von etwa 3 nm bis etwa 30 nm liegen. 4A and 4B illustrate the formation of source / drain regions 142 and 242 in the fixture zones 100 or. 200 . According to some embodiments of the present disclosure, epitaxial zones are left 140 and 240 on the protruding fin 124 ' or. 224 ' grow, whereby enveloping source / drain regions are formed. The corresponding step is in the procedure described in 45 is shown as a step 306 illustrated. The epitaxial zones 140 and 240 may be doped with a p-type impurity or an n-type impurity, which may be in-situ doping as the epitaxy proceeds. According to some embodiments of the present disclosure, the include epitaxial zones 140 Si, SiGe, SiGeB, Ge or a III-V compound semiconductor such as InSb, GaSb, InGaSb or the like. The epitaxial zones 240 may include Si, SiP, SiC, SiPC or a III-V compound semiconductor such as InP, GaAs, AlAs, InAs, InAlAs, InGaAs or the like. The thickness of the epitaxial zones 140 and 240 can range from about 3 nm to about 30 nm.

Nach dem Epitaxieschritt kann in die Epitaxiezonen 140 und 240 und die vorstehende Finne 124' ferner eine Verunreinigung des p-Typs implantiert werden, um Source- und Drain-Zonen 142 zu bilden. In die Epitaxiezonen 240 und die vorstehenden Finnen 224' kann ferner eine Verunreinigung des n-Typs implantiert werden, um Source- und Drain-Zonen 242 zu bilden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Implantationsschritte weggelassen, beispielsweise wenn die Epitaxiezonen 140 und 240 mit den Verunreinigungen des p-Typs bzw. des n-Typs in situ dotiert worden sind.After the epitaxy step, the epitaxial zones can be entered 140 and 240 and the protruding fin 124 ' a p-type impurity can also be implanted around source and drain regions 142 to build. In the epitaxial zones 240 and the protruding fins 224 ' an n-type impurity can also be implanted around source and drain regions 242 to build. According to alternative embodiments of the present disclosure, the implantation steps are omitted, for example when the epitaxial zones 140 and 240 have been doped in situ with the p-type and n-type impurities, respectively.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird statt des Bildens der umhüllenden Source/Drain-Zonen ein Ätzschritt (hierin im Folgenden als Source/Drain-Aussparung bezeichnet) durchgeführt, um die Abschnitte der vorstehenden Finnen 124' und 224' zu ätzen, die nicht von dem Dummy-Gate-Stapel 130/230 und den Gate-Abstandhaltern 138/238 bedeckt sind. Das Ätzen kann anisotrop sein und somit werden die Abschnitte der Finnen 124' und 224', die direkt unter den Dummy-Gate-Stapeln 130 und 230 und den Gate-Abstandhaltern 138 und 238 liegen, geschützt und nicht geätzt. Entsprechend werden zwischen den STI-Zonen 22 Aussparungen (nicht dargestellt) gebildet. Anschließend lässt man aus den Aussparungen Epitaxie-Source/Drain-Zonen anwachsen.In accordance with some embodiments of the present disclosure, instead of forming the enveloping source / drain regions, an etching step (hereinafter referred to as source / drain recess) is performed to the portions of the protruding fins 124 ' and 224 ' to etch those not from the dummy gate stack 130 / 230 and the gate spacers 138/238 are covered. The etching can be anisotropic and thus the sections of the fins 124 ' and 224 ' that are directly below the dummy gate stacks 130 and 230 and the gate spacers 138 and 238 lying, protected and not etched. Correspondingly, between the STI zones 22nd Recesses (not shown) formed. Subsequently, epitaxial source / drain zones are allowed to grow from the cutouts.

4B veranschaulicht außerdem schematisch Source/Drain-Silizidzonen 144 bzw. 244, welche durch Abscheiden einer überdeckenden Metallschicht, Durchführen eines Temperverfahrens, um die überdeckende Metallschicht mit den Source/Drain-Zonen 142 und 242 zur Reaktion zu bringen, und Entfernen der nicht umgesetzten Abschnitte der Metallschicht gebildet werden können. Das Metall zum Bilden der Source/Drain-Silizidzonen 144 und 244 kann Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb oder Ähnliches umfassen. Gemäß alternativen Ausführungsformen werden die Source/Drain-Silizidzonen nach dem Bilden von Ersatz-Metall-Gates gebildet und werden durch Kontaktöffnungen gebildet, welche durch das Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 48 und die CESL 46 dringen, wie in 5A und 5B dargestellt. Entsprechend sind in 4B die Source/Drain-Silizidzonen 144 und 244 durch gestrichelte Linien dargestellt, um anzuzeigen, dass sie zu dieser Zeit gebildet sein können oder nicht. In den anschließenden Zeichnungen sind die Source/Drain-Silizidzonen 144 und 244 nicht dargestellt. 4B also schematically illustrates source / drain silicide regions 144 or. 244 , which by depositing a covering metal layer, performing an annealing process, around the covering metal layer with the source / drain zones 142 and 242 to react, and removing the unreacted portions of the metal layer can be formed. The metal used to form the source / drain silicide regions 144 and 244 may include Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, or the like. According to alternative embodiments, the source / drain silicide zones are formed after the formation of replacement metal gates and are formed by contact openings which are penetrated by the inter-layer dielectric (ILD) 48 and the CESL 46 penetrate as in 5A and 5B shown. Accordingly, in 4B the source / drain silicide regions 144 and 244 represented by dashed lines to indicate that they may or may not be formed at that time. In the drawings below are the source / drain silicide regions 144 and 244 not shown.

Anschließend werden die Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 46 und das Zwischenschichtdielektrikum (ILD) 48 gebildet, wie in 5A und 5B dargestellt, welche eine perspektivische Ansicht bzw. eine Querschnittsansicht darstellen. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 308 veranschaulicht. Die CESL 46 kann aus SiN, SiCN, SiOC, SiON, SiCN, SiOCN oder Ähnlichem gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die CESL 46 Sauerstoff umfassen oder frei davon sein. Die CESL 46 kann durch ein formanpassendes Abscheidungsverfahren, wie zum Beispiel ALD oder CVD, gebildet werden. Das ILD 48 kann ein Dielektrikumsmaterial umfassen, welches zum Beispiel durch FCVD, Schleuderbeschichten, CVD oder ein anderes Abscheidungsverfahren gebildet wird. Das ILD 48 kann auch aus einem sauerstoffhaltigen Dielektrikumsmaterial gebildet werden, welches auf Siliziumoxid (SiO) oder Siliziumoxycarbid (SiOC) basieren kann, z.B. Tetraethylorthosilikat(TEOS)-Oxid, Plasmaunterstützte-CVD(Plasma Enhanced PECVD)-Oxid (SiO2), Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG) oder Ähnliches. Es kann ein Planarisierungsschritt durchgeführt werden, wie z.B. chemisch-mechanisches Polieren (CMP) oder mechanisches Schleifen, um die oberen Flächen des ILD 48, der Dummy-Gate-Stapel 130 und 230 und der Gate-Abstandhalter 138 und 238 auf gleiche Höhe zu bringen.Then the contact etch stop layer (CESL) 46 and the interlayer dielectric (ILD) 48 formed as in 5A and 5B which are a perspective view and a cross-sectional view, respectively. The corresponding step is in the procedure described in 45 is shown as a step 308 illustrated. The CESL 46 can be formed from SiN, SiCN, SiOC, SiON, SiCN, SiOCN, or the like. According to some embodiments of the present disclosure, the CESL 46 Include or be free of oxygen. The CESL 46 can be formed by a conformal deposition process such as ALD or CVD. The ILD 48 may comprise a dielectric material formed, for example, by FCVD, spin coating, CVD, or some other deposition process. The ILD 48 can also be formed from an oxygen-containing dielectric material, which can be based on silicon oxide (SiO) or silicon oxycarbide (SiOC), e.g. tetraethylorthosilicate (TEOS) oxide, plasma-assisted CVD (Plasma Enhanced PECVD) oxide (SiO 2 ), phosphorus silicate glass (PSG) , Borosilicate glass (BSG), boron-doped phosphosilicate glass (BPSG) or similar. A planarization step, such as chemical mechanical polishing (CMP) or mechanical grinding, can be performed around the top surfaces of the ILD 48 , the dummy gate stack 130 and 230 and the gate spacer 138 and 238 to bring them to the same height.

Als Nächstes werden die Dummy-Gate-Stapel 130 und 230, welche die Hartmaskenschichten 136 und 236, die Dummy-Gate-Elektroden 134 und 234 und die Dummy-Gate-Dielektrika 132 und 232 umfassen, entfernt, wodurch Öffnungen 150 bzw. 250 gebildet werden, wie in 6 dargestellt. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 310 veranschaulicht. Die Oberflächen der vorstehenden Finnen 124' und 224' werden freigelegt. 6 veranschaulicht das Freilegen der oberen Flächen der vorstehenden Finnen 124' und 224'. Die Seitenwand-Oberflächen der vorstehenden Finnen 124' und 224' werden ebenfalls zu den Öffnungen 150 und 250 freigelegt. Als Nächstes wird ein Reinigungsschritt durchgeführt, um die Oberflächen der vorstehenden Finnen 124' und 224' zu reinigen, um natives Oxid zu entfernen. Die Reinigung kann beispielsweise unter Verwendung einer verdünnten HF-Lösung durchgeführt werden.Next are the dummy gate stacks 130 and 230 , which are the hard mask layers 136 and 236 who have favourited Dummy Gate Electrodes 134 and 234 and the dummy gate dielectrics 132 and 232 include, removed, creating openings 150 or. 250 be formed as in 6th shown. The corresponding step is in the procedure described in 45 is shown as a step 310 illustrated. The surfaces of the protruding fins 124 ' and 224 ' are exposed. 6th Figure 3 illustrates the exposure of the top surfaces of the protruding fins 124 ' and 224 ' . The sidewall surfaces of the protruding fins 124 ' and 224 ' also become the openings 150 and 250 exposed. Next, a cleaning step is performed to remove the surfaces of the protruding fins 124 ' and 224 ' clean to remove native oxide. The cleaning can for example be carried out using a dilute HF solution.

7 veranschaulicht mehrere Schichten zum Bilden von Ersatz-Gates. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 312 veranschaulicht. Es wird eine Grenzflächenschicht (Interfacial Layer, IL) 54 gebildet, welche Siliziumoxid, z.B. Si02, umfasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die IL 54 eine Schicht eines chemischen Oxids, die gebildet wird durch Behandeln des Wafers 10 in einem Gemisch von NH4OH und H2O2 (und/oder H2O), einem Gemisch von HCl und H2O2 (und/oder H2O), einem Gemisch von H2SO4 und H2O2 oder Ähnlichem. Durch die chemische Behandlung wird auf den Oberflächen der vorstehenden Finnen 124' und 224' Siliziumoxid gebildet, aufgrund der Reaktion des Oberflächenmaterials der vorstehenden Finnen 124' und 224' mit der chemischen Lösung. Die Dicke der IL 54 kann im Bereich von etwa 0,2 nm bis etwa 2 nm liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Behandlung mit der chemischen Lösung ex situ mit der anschließenden Bildung eines High-k-Dielektrikums durchgeführt. 7th Figure 3 illustrates several layers for forming replacement gates. The corresponding step is in the procedure described in 45 is shown as a step 312 illustrated. An interface layer (IL) 54 is formed which comprises silicon oxide, for example SiO 2. According to some embodiments of the present disclosure, the IL is 54 a chemical oxide layer formed by treating the wafer 10 in a mixture of NH 4 OH and H 2 O 2 (and / or H 2 O), a mixture of HCl and H 2 O 2 (and / or H 2 O), a mixture of H 2 SO 4 and H 2 O 2 or similar. The chemical treatment is applied to the surfaces of the protruding fins 124 ' and 224 ' Silicon oxide is formed due to the reaction of the surface material of the protruding fins 124 ' and 224 ' with the chemical solution. The thickness of the IL 54 can range from about 0.2 nm to about 2 nm. According to some embodiments of the present disclosure, the treatment with the chemical solution is performed ex situ with the subsequent formation of a high-k dielectric.

Als Nächstes wird das High-k-Dielektrikum 56 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das High-k-Dielektrikum 56 High-k-Dielektrikumsmaterialien wie HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3 oder Ähnliches. Das High-k-Dielektrikum 56 kann eine Einzelschicht oder eine zusammengesetzte Schicht sein, welche mehr als eine Schicht umfasst. Gemäß einigen beispielhaften Ausführungsformen wird die Bildung unter Verwendung eines Prozessgases durchgeführt, welches HfCl4 und O3 umfasst.Next up is the high-k dielectric 56 educated. According to some embodiments of the present disclosure, the high-k dielectric comprises 56 High-k dielectric materials such as HfO 2 , ZrO 2 , HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al 2 O 3 , HfAlOx, HfAlN, ZrAlOx, La 2 O 3 , TiO 2 , Yb 2 O 3 or the like. The high-k dielectric 56 can be a single layer or a composite layer comprising more than one layer. According to some exemplary embodiments, the formation is performed using a process gas comprising HfCl 4 and O 3 .

Es werden die gestapelten Schichten 58 und 60 abgeschieden. Jede der gestapelten Schichten 58 und 60 kann mehrere Teilschichten umfassen. Die Teilschichten in den gestapelten Schichten 58 und 60 sind nicht einzeln dargestellt, obwohl die Teilschichten voneinander unterscheidbar sein können. Die Abscheidung kann durch formanpassende Abscheidungsverfahren wie ALD oder CVD durchgeführt werden, so dass die Dicken der vertikalen Abschnitte und die Dicken der horizontalen Abschnitte der gestapelten Schichten 58 und 60 (und jeder der Teilschichten) weitgehend gleich sind. Die gestapelten Schichten 58 und 60 umfassen einige Abschnitte über dem ILD 48.It will be the stacked layers 58 and 60 deposited. Each of the stacked layers 58 and 60 can comprise several sub-layers. The sub-layers in the stacked layers 58 and 60 are not shown individually, although the sub-layers can be distinguishable from one another. The deposition can be performed by conformal deposition methods such as ALD or CVD, so that the thicknesses of the vertical sections and the thicknesses of the horizontal sections of the stacked layers 58 and 60 (and each of the sub-layers) are largely the same. The stacked layers 58 and 60 include some sections above the ILD 48 .

Jede der gestapelten Schichten 58 und 60 kann eine Diffusionsbarriereschicht und eine (oder mehrere) Austrittsarbeitsschicht über der Diffusionsbarriereschicht umfassen. Die Diffusionsbarriereschicht kann aus Titannitrid (TiN) gebildet werden, welches mit Silizium dotiert sein kann (oder nicht). Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit des entsprechenden Gates und umfasst mindestens eine Schicht oder mehrere aus verschiedenen Materialien gebildete Schichten. Das Material der Austrittsarbeitsschicht wird danach ausgewählt, ob der entsprechende FinFET ein FinFET des n-Typs oder ein FinFET des p-Typs ist. Beispielsweise kann die Austrittsarbeitsschicht in der gestapelten Schicht 58 für den FinFET des p-Typs, der in der Vorrichtungszone 100 gebildet wird, Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN oder Ähnliches umfassen. Eine beispielhafte gestapelte Austrittsarbeitsschicht in der Schicht 58 umfasst eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht. Für den FinFET des n-Typs, der in der Vorrichtungszone 200 gebildet wird, kann die Austrittsarbeitsschicht in der gestapelten Schicht 60 TiN, TaN, TiAl, W, Ta, Ni, Pt oder Ähnliches umfassen. Eine beispielhafte gestapelte Austrittsarbeitsschicht in der Schicht 60 umfasst eine TaN-Schicht und eine TiAl-Schicht über der TaN-Schicht. Nach dem Abscheiden der Austrittsarbeitsschicht(en) wird eine Barriereschicht gebildet, welche eine weitere TiN-Schicht sein kann, wobei diese Schicht in einer beispielhaften Ausführungsform in der gestapelten Schicht 60 enthalten ist.Each of the stacked layers 58 and 60 may include a diffusion barrier layer and one (or more) work function layers over the diffusion barrier layer. The diffusion barrier layer can be formed from titanium nitride (TiN), which may (or may not) be doped with silicon. The work function layer determines the work function of the corresponding gate and comprises at least one layer or a plurality of layers formed from different materials. The material of the work function layer is selected according to whether the corresponding FinFET is an n-type FinFET or a p-type FinFET. For example, the work function layer may be in the stacked layer 58 for the p-type FinFET that is in the device zone 100 include Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN, or the like. An exemplary stacked work function layer in the layer 58 includes a TaN layer, a TiN layer over the TaN layer, and a TiAl layer over the TiN layer. For the n-type FinFET that is in the device zone 200 is formed, the work function layer may be in the stacked layer 60 TiN, TaN, TiAl, W, Ta, Ni, Pt, or the like. An exemplary stacked work function layer in the layer 60 comprises a TaN layer and a TiAl layer over the TaN layer. After the deposition of the work function layer (s), a barrier layer is formed, which can be a further TiN layer, this layer in an exemplary embodiment in the stacked layer 60 is included.

In der beispielhaften Ausführungsform, wie in 7 dargestellt, umfasst das Bildungsverfahren der gestapelten Schichten überdeckendes Abscheiden der gestapelten Schichten 58, was Austrittsarbeitsmetalle für Transistoren des p-Typs umfasst, Strukturieren der gestapelten Schichten 58, um die Abschnitte in der Vorrichtungszone 200 zu entfernen, und anschließend überdeckendes Abscheiden der gestapelten Schichten 60, so dass die gestapelten Schichten 60 Abschnitte aufweisen, welche die gestapelten Schichten 58 überlappen. Die Austrittsarbeit des Transistors in der Vorrichtungszone 100 wird hauptsächlich durch die gestapelten Schichten 58 bestimmt und die Austrittsarbeit des Transistors in der Vorrichtungszone 200 wird hauptsächlich durch die gestapelten Schichten 60 bestimmt.In the exemplary embodiment, as shown in 7th As illustrated, the method of forming the stacked layers includes blanket depositing the stacked layers 58 , which includes work function metals for p-type transistors, patterning the stacked layers 58 to view the sections in the fixture zone 200 to remove, and then blanket depositing of the stacked layers 60 so that the stacked layers 60 Have portions which the stacked layers 58 overlap. The work function of the transistor in the device zone 100 is mainly due to the stacked layers 58 and the work function of the transistor in the device zone 200 is mainly due to the stacked layers 60 definitely.

Als Nächstes wird, wie ebenfalls in 7 dargestellt, metallisches Material 62 abgeschieden, welches aus Wolfram, Kobalt, Kupfer, Ruthenium, Aluminium oder Ähnliches gebildet werden kann. Die verbleibenden Öffnungen 150 und 250 (5) werden durch das metallische Material 62 vollständig gefüllt.Next, as in 7th shown, metallic material 62 deposited, which can be formed from tungsten, cobalt, copper, ruthenium, aluminum or the like. The remaining openings 150 and 250 ( 5 ) are made by the metallic material 62 completely filled.

In einem anschließenden Schritt, wie in 8 dargestellt, wird ein Planarisierungsschritt durchgeführt, wie z.B. CMP oder mechanisches Schleifen, so dass die Abschnitte der Schichten 58, 60 und 62 über dem ILD 48 entfernt werden. Als ein Ergebnis werden Ersatz-Metall-Gate-Elektroden 166 und 266 gebildet, welche die verbleibenden Abschnitte der Schichten 58, 60 und 62 umfassen. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 314 veranschaulicht. Die Ersatz-Metall-Gate-Elektroden 166 und 266 in Kombination mit der darunter liegenden IL 54 und dem High-k-Dielektrikum 56 werden als Ersatz-Gate-Stapel 168 bzw. 268 bezeichnet.In a subsequent step, as in 8th As shown, a planarization step, such as CMP or mechanical grinding, is performed so that the sections of the layers 58 , 60 and 62 above the ILD 48 removed. As a result, replacement metal gate electrodes are made 166 and 266 which formed the remaining sections of the layers 58 , 60 and 62 include. The corresponding step is in the procedure described in 45 is shown as a step 314 illustrated. The replacement metal gate electrodes 166 and 266 in combination with the underlying IL 54 and the high-k dielectric 56 are used as a replacement gate stack 168 or. 268 designated.

9 veranschaulicht das Aussparen der Gate-Stapel 168 und 268, welches durch Ätzen der Gate-Elektroden 166 und 266 und der High-k-Dielektrikumsschichten 56 durchgeführt wird. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 316 veranschaulicht. Dadurch werden Aussparungen 70 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Aussparungen 70 Tiefen im Bereich von etwa 0,5 µm bis etwa 10 µm auf. 9 illustrates the recess of the gate stacks 168 and 268 , which is made by etching the gate electrodes 166 and 266 and the high-k dielectric layers 56 is carried out. The corresponding step is in the procedure described in 45 is shown as a step 316 illustrated. This creates recesses 70 educated. According to some embodiments of the present disclosure, the recesses have 70 Depths in the range from about 0.5 µm to about 10 µm.

10 veranschaulicht die selektive Bildung von Inhibitor-Filmen 72. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 318 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Inhibitor-Filme 72 durch selektive Abscheidung gebildet. Die Abscheidungsverfahren können plasmaunterstützte chemische Abscheidung aus der Gasphase (PECVD), chemische Abscheidung aus der Gasphase (CVD) oder Ähnliches umfassen. Die Inhibitor-Filme 72 können plasmapolymerisierten Fluorkohlenstoff umfassen. Der plasmapolymerisierte Fluorkohlenstoff umfasst Kohlenstoff und Fluor. Gemäß einigen Ausführungsformen umfasst die Vorstufe zum Bilden der Inhibitor-Filme 72 ein Gemisch aus CF4 und C4H8 und die resultierenden Inhibitor-Filme 72 werden unter Verwendung von Plasma aus einem Polymer gebildet. Der Kohlenstoff-Prozentsatz in den Inhibitor-Filmen 72 kann im Bereich von etwa 30 Prozent bis etwa 80 Prozent liegen. Da die Materialien der Gate-Abstandhalter 138 und 238, der CESL 46 und des ILD 48 andere sind als die der Gate-Stapel 168 und 268, ist die Abscheidung selektiv und die Inhibitor-Filme 72 wachsen aus den Gate-Stapeln 168 und 268 und nicht aus dem ILD 48 an. Die Inhibitor-Filme 72 können erweiterte Abschnitte aufweisen, die auf den High-k-Dielektrika 56, den Gate-Abstandhaltern 138 und 238 und der CESL 46 anwachsen, oder nicht. Wenn beispielsweise die Gate-Abstandhalter 138 und 238 aus Siliziumoxid gebildet werden und die CESL 46 aus Siliziumoxid und/oder Siliziumnitrid gebildet wird, wachsen die Inhibitor-Filme 72 auch auf den Gate-Abstandhaltern 138 und 238 und der CESL 46 an. Die gestrichelten Linien 73 zeigen schematisch die entsprechenden erweiterten Abschnitte der Inhibitor-Filme 72. Die Dicke der Inhibitor-Filme 72 kann mehr als etwa 10 nm betragen und kann im Bereich von etwa 10 nm bis etwa 100 nm liegen. Die oberen Flächen der Inhibitor-Filme 72 können unterhalb der, auf gleicher Höhe wie die oder oberhalb der oberen Flächen des ILD 48 liegen. 10 illustrates the selective formation of inhibitor films 72 . The corresponding step is in the procedure described in 45 is shown as a step 318 illustrated. According to some embodiments of the present disclosure, the inhibitor films are 72 formed by selective deposition. The deposition methods can include plasma-assisted chemical deposition from the gas phase (PECVD), chemical deposition from the gas phase (CVD), or the like. The inhibitor films 72 may comprise plasma polymerized fluorocarbon. The plasma polymerized fluorocarbon includes carbon and fluorine. According to some embodiments, the precursor to forming the inhibitor films comprises 72 a mixture of CF 4 and C 4 H 8 and the resulting inhibitor films 72 are formed from a polymer using plasma. The percentage of carbon in the inhibitor films 72 can range from about 30 percent to about 80 percent. As the materials of the gate spacers 138 and 238 , the CESL 46 and the ILD 48 are different from those of the gate stacks 168 and 268 , the deposition is selective and the inhibitor films 72 grow out of the gate stacks 168 and 268 and not from the ILD 48 on. The inhibitor films 72 may have extended sections that are based on the high-k dielectrics 56 , the gate spacers 138 and 238 and the CESL 46 grow or not. For example, if the gate spacers 138 and 238 are formed from silicon oxide and the CESL 46 is formed from silicon oxide and / or silicon nitride, the inhibitor films grow 72 also on the gate spacers 138 and 238 and the CESL 46 on. The dashed lines 73 show schematically the corresponding expanded sections of the inhibitor films 72 . The thickness of the inhibitor films 72 can be more than about 10 nm and can be in the range from about 10 nm to about 100 nm. The top surfaces of the inhibitor films 72 can be below, at the same level as, or above the upper surfaces of the ILD 48 lie.

11 veranschaulicht die Bildung einer Dielektrikums-Hartmaske 74, welche man selektiv auf den frei liegenden Flächen anwachsen lässt, die nicht von den Inhibitor-Filmen 72 geschützt werden. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 320 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Dielektrikums-Hartmaske 74 aus einem Metalloxid gebildet. Beispielsweise kann die Dielektrikums-Hartmaske 74 aus Zr02, HfO2, Y2O3, HfZrOx, Hafniumsilikat (HfSiOx), Zirkoniumsilikat (ZrSiOx), Yttriumsilikaten (YSiOx), HfZrSiOx, Al2O3, HfAlOx, ZrAlOx, La2O3, Lanthansilikat (LaSiOx), ZnO, TiO2 oder Kombinationen davon gebildet. Das Abscheidungsverfahren kann Atomschichtabscheidung (Atomic Layer Deposition, ALD), PECVD, CVD oder Ähnliches umfassen. Die Inhibitor-Filme 72 verhindern das Anwachsen einer Dielektrikums-Hartmaske 74 darauf. Jedoch kann die Dielektrikums-Hartmaske 74 aufgrund ihres lateralen Wachstums gewisse kleine Randabschnitte aufweisen, welche die Ränder der Inhibitor-Filme 72 geringfügig überlappen, was ebenfalls durch gestrichelte Linien dargestellt ist. Die Dielektrikums-Hartmaske 74 kann beispielsweise eine Dicke im Bereich von etwa 3 nm bis etwa 30 nm aufweisen. 11 Figure 3 illustrates the formation of a dielectric hard mask 74 which are selectively allowed to grow on the exposed areas that are not from the inhibitor films 72 to be protected. The corresponding step is in the procedure described in 45 is shown as a step 320 illustrated. In accordance with some embodiments of the present disclosure, the dielectric hard mask is used 74 formed from a metal oxide. For example, the dielectric hard mask 74 made of Zr02, HfO 2 , Y 2 O 3 , HfZrOx, hafnium silicate (HfSiOx), zirconium silicate (ZrSiOx), yttrium silicate (YSiOx), HfZrSiOx, Al 2 O 3 , HfAlOx, ZrAlOx, La 2 Ox 3 , TiO 2 or combinations thereof. The deposition process may include atomic layer deposition (ALD), PECVD, CVD, or the like. The inhibitor films 72 prevent the growth of a dielectric hard mask 74 thereon. However, the dielectric hard mask 74 due to their lateral growth, have certain small edge sections, which are the edges of the inhibitor films 72 overlap slightly, which is also shown by dashed lines. The dielectric hard mask 74 can for example have a thickness in the range from about 3 nm to about 30 nm.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Inhibitor-Filme 72 dann entfernt, wie in 12 dargestellt. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 322 veranschaulicht. Gemäß alternativen Ausführungsformen werden die Inhibitor-Filme 72 auf dieser Stufe nicht entfernt. Stattdessen werden sie entfernt, bevor die Isolationsschicht 82 abgeschieden wird, wie in 16 dargestellt. Gemäß noch weiteren Ausführungsformen werden die Inhibitor-Filme 72 nicht entfernt und bleiben in der Endstruktur zurück, wobei Gate-Kontaktstecker 86 (18A) durch die Inhibitor-Filme 72 hindurch führen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Inhibitor-Filme 72 durch Plasmaveraschung unter Verwendung von 0, oder einer Mischung aus H2 und N2 als Prozessgase entfernt.According to some embodiments of the present disclosure, the inhibitor films are 72 then removed as in 12th shown. The corresponding step is in the procedure described in 45 is shown as a step 322 illustrated. According to alternative embodiments, the inhibitor films 72 not removed at this stage. Instead, they are removed before the insulation layer 82 deposited as in 16 shown. According to still further embodiments, the inhibitor films 72 not removed and left behind in the final structure, being gate contact plugs 86 ( 18A) through the inhibitor films 72 lead through. According to some embodiments of the present disclosure, the inhibitor films are 72 removed by plasma incineration using 0, or a mixture of H 2 and N 2 as process gases.

In anschließenden Schritten wird ein Metall-Gate-Schnittverfahren durchgeführt, so dass lange Metall-Gates 166 und 266 in mehrere elektrisch nicht verbundene Abschnitte geschnitten werden, welche jeweils als ein Metall-Gate eines oder mehrerer FinFETs verwendet werden können. Beispielsweise veranschaulicht 13A zwei Gate-Stapel 68, wobei jeder entweder 168 oder 268 der 12 repräsentiert. Die Inhibitor-Filme 72 werden so gebildet, dass sie die Gate-Stapel 68 überlappen. Die Dielektrikums-Hartmaske 74 kann alle veranschaulichten Zonen in 13A außer den Zonen bedecken, in welchen die Inhibitor-Filme 72 ausgebildet sind. Zwei vorstehende Finnen 24' (wobei jede entweder 124' oder 224' der 12 ist) werden von den Gate-Stapeln 68 gekreuzt. Epitaxiezonen 40 (welche 140 oder 240 in 12 sein können), Gate-Abstandhalter 38 (welche 138 oder 238 in 12 sein können) und Source/Drain-Zonen 42 (welche 142 oder 242 in 12 sein können) sind ebenfalls dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Abschnitte der Gate-Stapel 68 innerhalb der gestrichelten Zone 75 zu entfernen und werden durch ein Dielektrikumsmaterial ersetzt. Die Abschnitte der Gate-Stapel 68 auf der linken Seite und der rechten Seite der Zone 75 werden nicht entfernt und bilden die Gate-Stapel eines FinFET bzw. von FinFETs auf der linken Seite und eines FinFET bzw. von FinFETs auf der rechten Seite der Zone 75. 13B veranschaulicht eine perspektivische Ansicht des in 13A dargestellten Substrats, wobei die Zone 75 dargestellt ist, und die Abschnitte der Gate-Elektroden 68 in der Zone 75 werden in einem anschließenden Metall-Gate-Schnittverfahren entfernt.In subsequent steps, a metal gate cutting process is performed, so that long metal gates 166 and 266 can be cut into a plurality of electrically unconnected sections, each of which can be used as a metal gate of one or more FinFETs. For example illustrates 13A two gate stacks 68 , each being either 168 or 268 the 12th represents. The inhibitor films 72 are formed so that they are the gate stacks 68 overlap. The dielectric hard mask 74 can all illustrated zones in 13A except cover the areas in which the inhibitor films 72 are trained. Two protruding fins 24 ' (each with either 124 ' or 224 ' the 12th is) are from the gate stacks 68 crossed. Epitaxial zones 40 (Which 140 or 240 in 12th gate spacers 38 (Which 138 or 238 in 12th can be) and source / drain zones 42 (Which 142 or 242 in 12th can be) are also shown. According to some embodiments of the present disclosure, the portions are the gate stacks 68 within the dashed zone 75 to be removed and replaced with a dielectric material. The sections of the gate stacks 68 on the left and right of the zone 75 are not removed and form the gate stacks of a FinFET or FinFETs on the left side and a FinFET or FinFETs on the right side of the zone 75 . 13B FIG. 11 illustrates a perspective view of the FIG 13A shown substrate, the zone 75 and the portions of the gate electrodes 68 in the zone 75 are removed in a subsequent metal gate cutting process.

14 veranschaulicht die Bildung einer Boden-Antireflexbeschichtung (Bottom Anti-Reflective Coating, BARC) 77 und eines Photoresists 83 auf der in den vorhergehenden Schritten gebildeten Struktur. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 324 veranschaulicht. Es sei angemerkt, dass die in 14 dargestellte Querschnittsansicht nicht aus einer einzelnen Ebene in 13A erhalten wird. Stattdessen werden dafür die Ansichten aus verschiedenen Zonen in 13A kombiniert. Beispielsweise können die in 14 mit A-A markierten Zonen aus der Ebene erhalten werden, welche in 13A die Linie A-A enthält, und die in 14 mit B-B markierten Zonen können aus der Ebene erhalten werden, welche in 13A die Linie B-B enthält. Ferner können, obwohl die n-Wannenzone 108 und die p-Wannenzone 208 so dargestellt sind, dass sie in den Zonen A-A angeordnet sind, in den Zonen A-A STI-Zonen 22 (welche gestrichelt dargestellt sind) statt Wannenzonen angeordnet sein. Außerdem können in Zonen 78 gemäß einigen Ausführungsformen der vorliegenden Offenbarung Epitaxiezonen 40 und Silizidzonen 44 (welche die Zonen 144 und/oder 244 repräsentieren) vorliegen, wie dargestellt. Gemäß alternativen Ausführungsformen befinden sich in den Zonen 78 keine Epitaxiezonen und Silizidzonen und die CESL 46 kann sich derart nach unten erstrecken, dass sie die STI-Zone 22 kontaktiert. Es sei angemerkt, dass die Erörterung der gestrichelten Zonen 78 und der gestrichelten STI-Zonen 22, wie in 14 dargestellt, auch für alle anschließend dargestellten Figuren gelten kann, bei welchen die Zonen A-A und B-B kombiniert werden, und die entsprechende Erörterung wird hierin nicht wiederholt. 14th Figure 3 illustrates the formation of a bottom anti-reflective coating (BARC) 77 and a photoresist 83 on the structure formed in the previous steps. The corresponding step is in the procedure described in 45 is shown as a step 324 illustrated. It should be noted that the in 14th cross-sectional view shown not from a single plane in 13A is obtained. Instead, the views from different zones are used in 13A combined. For example, the in 14th Zones marked with AA can be obtained from the plane which is in 13A contains the line AA, and the in 14th Zones marked with BB can be obtained from the plane shown in 13A contains the line BB. Furthermore, although the n-tub zone 108 and the p-tub zone 208 are shown as being located in Zones AA, STI zones in Zones AA 22nd (which are shown in dashed lines) instead of tub zones. In addition, in zones 78 epitaxial zones in accordance with some embodiments of the present disclosure 40 and silicide zones 44 (which are the zones 144 and or 244 represent) are available as shown. According to alternative embodiments are in the zones 78 no epitaxial zones and silicide zones and the CESL 46 can extend downward to form the STI zone 22nd contacted. It should be noted that the discussion of the dashed zones 78 and the dashed STI zones 22nd , as in 14th shown, also for all subsequently shown figures may apply in which zones AA and BB are combined, and the corresponding discussion is not repeated herein.

Wie in 14 dargestellt, wird der Photoresist 83 strukturiert, um eine Öffnung 79 zu bilden. Bezug nehmend auf 13A und 13B, kann sich die Öffnung 79 an derselben Position befinden und weist dieselbe Größe auf wie die Zone 75, während die Zonen, welche die Zone 75 umgeben, von dem Photoresist 83 bedeckt werden.As in 14th shown is the photoresist 83 structured around an opening 79 to build. Referring to 13A and 13B that can open the opening 79 are in the same location and are the same size as the zone 75 while the zones which the zone 75 surrounded by the photoresist 83 to be covered.

Als Nächstes werden die Abschnitte der Gate-Stapel 68 geätzt, die zu den Öffnungen 79 frei liegen, wodurch Öffnungen 80 gebildet werden, die sich zwischen den Gate-Abstandhaltern 38 erstrecken. Die resultierende Struktur ist in 15 dargestellt. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 326 veranschaulicht, und das entsprechende Verfahren wird als Metall-Gate-Schnittverfahren bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ätzen ein Trockenätzen unter Verwendung von chlorhaltigen oder fluorhaltigen Gasen, welche Cl2, NF3, SiCl4, BCl3, O2, N2, H2, Ar oder die Mischungen einiger dieser Gase umfassen können.Next are the sections of the gate stack 68 etched leading to the openings 79 lying free, creating openings 80 formed between the gate spacers 38 extend. The resulting structure is in 15th shown. The corresponding step is in the procedure described in 45 is shown as a step 326 and the process is referred to as the metal gate cut process. According to some embodiments of the present disclosure, the etching includes dry etching using chlorine-containing or fluorine-containing gases, which may include Cl 2 , NF 3 , SiCl 4 , BCl 3 , O 2 , N 2 , H 2 , Ar, or the mixtures of some of these gases .

In einem anschließenden Schritt werden der Photoresist 83 und die BARC 77 entfernt. Wenn zu diesem Zeitpunkt Inhibitor-Filme 72 über den Gate-Stapeln 68 zurückbleiben, können die Inhibitor-Filme 72 entfernt werden oder man kann sie zurücklassen. Bei dem Metall-Gate-Schnittverfahren schützen die Dielektrikums-Hartmasken 74 das darunter liegende ILD 48, so dass sich die Öffnung nicht in das ILD erstreckt. Wenn im Vergleich dazu die Dielektrikums-Hartmasken 74 nicht gebildet werden, können sich die Öffnungen 81 unerwünscht in das ILD 48 erstrecken.In a subsequent step, the photoresist 83 and the BARC 77 removed. If at that time inhibitor films 72 over the gate stacks 68 The inhibitor films can remain behind 72 removed or left behind. In the metal gate cutting process, the dielectric hard masks protect 74 the underlying ILD 48 so that the opening does not extend into the ILD. When compared to the dielectric hard masks 74 not be formed, the openings can become 81 undesirable in the ILD 48 extend.

Bezug nehmend auf 16, wird eine Isolationsschicht 82 abgeschieden, um die Öffnungen 80 zu füllen, wie in 15 dargestellt. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 328 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Isolationsschicht 82 aus SiO, SiN, SiC, SiCN, SiOC, SiON, SiOCN oder Ähnlichem gebildet. Das Abscheidungsverfahren kann PECVD, ALD, CVD oder Ähnliches umfassen. Die Isolationsschicht 82 wird bis zu einer Höhe höher als die der oberen Fläche der Dielektrikums-Hartmaske 74 abgeschieden.Referring to 16 , becomes an insulation layer 82 deposited to the openings 80 to fill as in 15th shown. The corresponding step is in the procedure described in 45 is shown as a step 328 illustrated. According to some embodiments of the present disclosure, the isolation layer 82 formed from SiO, SiN, SiC, SiCN, SiOC, SiON, SiOCN or the like. The deposition process can include PECVD, ALD, CVD, or the like. The insulation layer 82 becomes higher than the top surface of the dielectric hard mask to a level 74 deposited.

Bezug nehmend auf 17A, wird ein Planarisierungsverfahren durchgeführt, wie z.B. ein Verfahren des chemisch-mechanischen Polierens (CMP). Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 330 veranschaulicht. Die zum CMP verwendete Suspension kann Siliziumoxid oder Ceroxid umfassen oder sie kann eine Suspension auf der Basis von Aluminiumoxid-Schleifmittel sein. Die Dielektrikums-Hartmaske 74 wird als eine CMP-Stoppschicht benutzt. Die resultierende Struktur umfasst Isolationszonen 82A und Gate-Hartmasken 82B. 44 veranschaulicht eine Draufsicht, welche zeigt, wie die Isolationszonen 82A die Gate-Stapel in kleinere Abschnitte trennen.Referring to 17A , a planarization process such as a chemical mechanical polishing (CMP) process is performed. The corresponding step is in the procedure described in 45 is shown as a step 330 illustrated. The suspension used for the CMP can comprise silica or ceria, or it can be an alumina abrasive based suspension. The dielectric hard mask 74 is used as a CMP stop layer. The resulting structure includes isolation zones 82A and gate hard masks 82B . 44 Figure 11 illustrates a top view showing how the isolation zones 82A separate the gate stacks into smaller sections.

Wieder Bezug nehmend auf 17A, kann die Dielektrikums-Hartmaske 74 die Abschnitte der Ersatz-Gate-Stapel 68 auf den gegenüberliegenden Seiten der Isolationszonen 82A bedecken. Die Dielektrikums-Hartmaske 74 kann sich auf die Gate-Abstandhalter 38 erstrecken oder nicht und kann sich weiter auf die CESL 46 (in 44 nicht dargestellt) erstrecken oder nicht. Die Gate-Hartmasken 82B erstrecken sich zwischen den Gate-Abstandhaltern 38 und können eine Dicke im Bereich von etwa 20 nm bis etwa 200 nm aufweisen.Referring again to 17A , the dielectric hard mask can 74 the sections of the replacement gate stacks 68 on the opposite sides of the isolation zones 82A cover. The dielectric hard mask 74 can affect the gate spacers 38 extend or not and may continue on to the CESL 46 (in 44 not shown) extend or not. The gate hard masks 82B extend between the gate spacers 38 and can range in thickness from about 20 nm to about 200 nm.

18A veranschaulicht die Bildung eines Zwischenmetalldielektrikums (Inter-Metal Dielectric, IMD) 84 und von Kontaktstopfen 86 gemäß einigen Ausführungsformen. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 332 veranschaulicht. Das IMD 84 kann eine Dicke im Bereich von etwa 10 nm bis etwa 50 nm aufweisen und kann aus SiO, SiN, SiC, SiCN, SiOC, SiON oder SiOCN gebildet werden. Die Kontaktstopfen 86 umfassen Gate-Kontaktstopfen 86A und Source/Drain-Kontaktstopfen 86B. Die Kontaktstopfen 86 können aus W, Co, Ru oder Cu gebildet werden und können eine leitfähige Barriereschicht umfassen, die aus Titannitrid, Tantalnitrid oder Ähnlichem gebildet wird, oder nicht. Wenn die Inhibitor-Filme 72 auf dieser Stufe noch vorhanden sind, führen die Gate-Kontaktstopfen 76 durch die Inhibitor-Filme 72. 18A Figure 3 illustrates the formation of an inter-metal dielectric (IMD) 84 and contact plugs 86 according to some embodiments. The corresponding step is in the procedure described in 45 is shown as a step 332 illustrated. The IMD 84 can have a thickness in the range from about 10 nm to about 50 nm and can be formed from SiO, SiN, SiC, SiCN, SiOC, SiON or SiOCN. The contact plugs 86 include gate contact plugs 86A and source / drain contact plugs 86B . The contact plugs 86 may be formed from W, Co, Ru, or Cu, and may or may not include a conductive barrier layer formed from titanium nitride, tantalum nitride, or the like. When the inhibitor films 72 are still present at this stage, lead the gate contact plugs 76 through the inhibitor films 72 .

Da die Dielektrikums-Hartmaske 74 sich direkt über der CESL 46 und/oder den Gate-Abstandhaltern 38 erstrecken kann oder nicht, veranschaulicht 18A gestrichelte Linien 85, um die wahrscheinlichen Positionen der Ränder der Dielektrikums-Hartmaske 74 gemäß verschiedenen Ausführungsformen zu zeigen. Man erkennt, dass, wenn sich die Dielektrikums-Hartmaske 74 nicht auf die CESL 46 und/oder die Gate-Abstandhalter 38 erstreckt, sich die Gate-Hartmasken 82B auf die CESL 46 und/oder die Gate-Abstandhalter 38 erstrecken. Ferner sind die gestrichelten Linien 85 auch in 27A, 35A und 43A dargestellt, um die möglichen Positionen der Ränder der Dielektrikums-Hartmaske 74 gemäß einigen anderen Ausführungsformen anzuzeigen.As the dielectric hard mask 74 located directly above the CESL 46 and / or the gate spacers 38 may or may not extend illustrated 18A dashed lines 85 to find the likely locations of the edges of the dielectric hard mask 74 according to various embodiments to show. It can be seen that when the dielectric hard mask 74 not at the CESL 46 and / or the gate spacers 38 extends the gate hard masks 82B to the CESL 46 and / or the gate spacers 38 extend. Also are the dashed lines 85 also in 27A , 35A and 43A shown to the possible positions of the edges of the dielectric hard mask 74 according to some other embodiments.

17B veranschaulicht das Planarisierungsverfahren gemäß alternativen Ausführungsformen. Die Dielektrikums-Hartmaske 74, wie in 16 dargestellt, wird in dem Planarisierungsverfahren vollständig entfernt und das ILD 48 wird freigelegt. Entsprechend bleibt keine Dielektrikums-Hartmaske 74 zurück. 18B veranschaulicht das entsprechende IMD 84 und die Kontaktstopfen 86. Die dargestellten Zonen direkt über den Gates 68 können die Gate-Hartmasken 82B, die Inhibitor-Filme 72 oder zusammengesetzte Schichten umfassen, welche die Inhibitor-Filme 72 und die Gate-Hartmasken 82B über den Inhibitor-Filmen 72 umfassen. 17B illustrates the planarization process according to alternatives Embodiments. The dielectric hard mask 74 , as in 16 is completely removed in the planarization process and the ILD 48 is exposed. Accordingly, no dielectric hard mask remains 74 return. 18B illustrates the corresponding IMD 84 and the contact plugs 86 . The zones shown directly above the gates 68 can use the gate hard masks 82B who have favourited Inhibitor Films 72 or comprising composite layers comprising the inhibitor films 72 and the gate hard masks 82B over the inhibitor films 72 include.

19 bis 27A und 27B veranschaulichen die Querschnittsansichten von Zwischenstufen, umfassend das Metall-Gate-Schnittverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind ähnliche wie die zuvor beschriebenen Ausführungsformen, außer dass vor der Bildung der Inhibitor-Filme Metallschichten gebildet werden und die Metall-Gates nicht ausgespart werden. Sofern nicht anders angegeben, sind die Materialien und die Herstellungsverfahren der Komponenten in diesen Ausführungsformen im Wesentlichen dieselben wie bei den ähnlichen Komponenten, welche in den Ausführungsformen, die in 1 bis 18A und 18B dargestellt sind, durch ähnliche Bezugszahlen gekennzeichnet sind. Die Einzelheiten hinsichtlich des Herstellungsverfahrens und der Materialien der Komponenten, die in 19 bis 27A und 27B (auch 29 bis 35 und 36 bis 43A und 43B) dargestellt sind, sind daher in der Beschreibung der Ausführungsformen zu finden, die in 1 bis 18A und 18B dargestellt sind. 19th until 27A and 27B 10 illustrate the cross-sectional views of intermediate stages including the metal gate cutting method in accordance with some embodiments of the present disclosure. These embodiments are similar to the previously described embodiments, except that metal layers are formed prior to the formation of the inhibitor films and the metal gates are not recessed. Unless otherwise specified, the materials and manufacturing methods of the components in these embodiments are essentially the same as the similar components used in the embodiments shown in FIG 1 until 18A and 18B are represented by similar reference numerals. The details of the manufacturing process and the materials of the components included in 19th until 27A and 27B (also 29 until 35 and 36 until 43A and 43B) are therefore to be found in the description of the embodiments shown in FIG 1 until 18A and 18B are shown.

Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen dieselben, wie in 1 bis 8 dargestellt. Als Nächstes werden, Bezug nehmend auf 19, Metallschichten 88 selektiv auf den Gate-Elektroden 166 und 266 und den High-k-Dielektrikumsschichten 56 abgeschieden. Der entsprechende Schritt ist in dem Verfahrensablauf, der in 45 dargestellt ist, als Schritt 319 veranschaulicht. Die Metallschichten 88 können sich lateral auf die Gate-Abstandhalter 138 und 238 und die CESL 46 erstrecken oder nicht. Gestrichelte Linien 89 repräsentieren die sich dorthin erstreckenden Abschnitte der Metallschichten 88. Die Metallschichten 88 können durch ein selektives Abscheidungsverfahren, wie z.B. stromloses Plattieren, gebildet werden. Die Bildung kann auch durch Atomschichtabscheidung (ALD) erreicht werden, wobei die Abscheidungsrezeptur so eingestellt wird, dass die selektive Abscheidung erreicht wird. Durch die selektive Abscheidung werden auf den Gate-Elektroden 166 und 266 und möglicherweise auf den High-k-Dielektrikumsschichten 56, den Gate-Abstandhaltern 138 und 238 und der CESL 46 und nicht auf dem ILD 48 die Metallschichten 88 gebildet. Gemäß anderen Ausführungsformen werden die Metallschichten 88 durch ein Abscheidungsverfahren, gefolgt von einem Ätzschritt, gebildet. Die Metallschichten 88 haben die Funktion, die Positionen und die Größen der anschließend gebildeten Inhibitor-Filme 72 zu definieren, und die Abscheidung der Inhibitor-Filme 72 ist einfacher. Auch werden durch die Bildung der Metallschichten 88 die Größen des anschließend gebildeten Inhibitor-Films 72 lateral ausgedehnt.The initial steps of these embodiments are essentially the same as in FIG 1 until 8th shown. Next will be, referring to 19th , Metal layers 88 selectively on the gate electrodes 166 and 266 and the high-k dielectric layers 56 deposited. The corresponding step is in the procedure described in 45 is shown as a step 319 illustrated. The metal layers 88 can move laterally onto the gate spacers 138 and 238 and the CESL 46 extend or not. Dashed lines 89 represent the sections of the metal layers extending there 88 . The metal layers 88 can be formed by a selective deposition method such as electroless plating. Formation can also be achieved by atomic layer deposition (ALD), the deposition recipe being adjusted to achieve selective deposition. Due to the selective deposition, the gate electrodes 166 and 266 and possibly on the high-k dielectric layers 56 , the gate spacers 138 and 238 and the CESL 46 and not on the ILD 48 the metal layers 88 educated. According to other embodiments, the metal layers 88 by a deposition process followed by an etching step. The metal layers 88 have the function, the positions and the sizes of the subsequently formed inhibitor films 72 to define and deposit the inhibitor films 72 it's easier. Also through the formation of the metal layers 88 the sizes of the subsequently formed inhibitor film 72 laterally extended.

Bezug nehmend auf 20, werden auf den oberen Flächen und Seitenwänden der Metallschichten 88 Inhibitor-Filme 72 gebildet. Die verfügbaren Materialien und die Herstellungsverfahren der Inhibitor-Filme 72 können ähnliche sein wie die in Bezug auf 10 beschriebenen und werden hier nicht beschrieben.Referring to 20th , are on the top surfaces and side walls of the metal layers 88 Inhibitor films 72 educated. The materials available and the manufacturing process for the inhibitor films 72 can be similar to those relating to 10 and are not described here.

21 veranschaulicht die Bildung der Dielektrikums-Hartmaske 74 und die Einzelheiten sind in den Ausführungsformen in Bezug auf 11 beschrieben. Wiederum verhindern die Inhibitor-Filme 72, dass die Dielektrikums-Hartmaske 74 darauf anwächst. Entsprechend wird die Dielektrikums-Hartmaske 74 auf dem ILD 48 gebildet und kann auf der CESL 46 und den Gate-Abstandhaltern 138 und 238 gebildet werden oder nicht. 21 illustrates the formation of the dielectric hard mask 74 and the details are in the embodiments in relation to FIG 11 described. Again, the inhibitor films prevent 72 that the dielectric hard mask 74 on it grows. The dielectric hard mask becomes accordingly 74 on the ILD 48 formed and can attend the CESL 46 and the gate spacers 138 and 238 be formed or not.

22 veranschaulicht die Entfernung der Inhibitor-Filme 72 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Gemäß alternativen Ausführungsformen werden die Inhibitor-Filme 72 nicht entfernt. Als Nächstes werden, wie in 23 dargestellt, die BARC 77 und der strukturierte Photoresist 83 gebildet. Die Einzelheiten hinsichtlich der Zonen 78 und der Zonen, die mit A-A und B-B gekennzeichnet sind, sind ähnliche wie diejenigen, die in Bezug auf 14 beschrieben sind, und werden hier nicht wiederholt. Die Abschnitte der Gate-Stapel 68, die zu schneiden sind, liegen zu den Öffnungen 79 im Photoresist 83 frei. 22nd illustrates the removal of the inhibitor films 72 in accordance with some embodiments of the present disclosure. According to alternative embodiments, the inhibitor films 72 not removed. Next, as in 23 pictured, the BARC 77 and the patterned photoresist 83 educated. The details regarding the zones 78 and the zones marked AA and BB are similar to those referring to 14th are described and are not repeated here. The sections of the gate stacks 68 to be cut are facing the openings 79 in the photoresist 83 free.

Als Nächstes werden die frei liegenden Abschnitte der Gate-Stapel 68 geätzt, wobei Öffnungen 80 gebildet werden, wie in 24 dargestellt. Anschließend werden die BARC 77 und der strukturierte Photoresist 83 entfernt. 25 veranschaulicht das Füllen von Öffnungen mit der Isolationsschicht 82. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung steht die Isolationsschicht 82 mit den Metallschichten 88 in Kontakt. Gemäß einigen Ausführungsformen, bei denen die Inhibitor-Filme 72 nicht entfernt werden, wie durch die gestrichelten Linien dargestellt, steht die Isolationsschicht 82 mit den oberen Flächen der Inhibitor-Filme 72 in Kontakt.Next are the exposed sections of the gate stack 68 etched, with openings 80 be formed as in 24 shown. Then the BARC 77 and the patterned photoresist 83 removed. 25th illustrates the filling of openings with the insulation layer 82 . According to some embodiments of the present disclosure, the isolation layer is standing 82 with the metal layers 88 in contact. According to some embodiments in which the inhibitor films 72 are not removed, as shown by the dashed lines, the insulation layer is in place 82 with the top surfaces of the inhibitor films 72 in contact.

26A veranschaulicht die Planarisierung der Isolationsschicht 82, welche auf der Dielektrikums-Hartmaske 74 stoppt. So werden die Isolationszonen 82A und die Gate-Hartmasken 82B gebildet. Die Inhibitor-Filme 72 (falls vorhanden) oder die Metallschichten 88 können freigelegt werden, was davon abhängt, ob die Metallschichten 88 dicker oder dünner als die Dielektrikums-Hartmaske 74 sind und ob die Inhibitor-Filme 72 entfernt werden oder nicht. 27A veranschaulicht die Bildung des IMD 84 und der Kontaktstopfen 86. 26A illustrates the planarization of the insulation layer 82 which is on the dielectric hard mask 74 stops. So are the isolation zones 82A and the gate hard masks 82B educated. The inhibitor films 72 (if any) or the metal layers 88 can be exposed, which depends on whether the metal layers 88 thicker or thinner than the dielectric hard mask 74 are and whether the inhibitor films 72 be removed or not. 27A illustrates the formation of the IMD 84 and the contact plug 86 .

26B veranschaulicht das Planarisierungsverfahren gemäß alternativen Ausführungsformen. Die Dielektrikums-Hartmaske 74 wird, wie in 25 dargestellt, in dem Planarisierungsverfahren vollständig entfernt und das ILD 48 wird freigelegt. Entsprechend bleibt nichts von der Dielektrikums-Hartmaske 74 zurück. 27B veranschaulicht die Bildung des IMD 84 und der Kontaktstopfen 86. 26B Figure 3 illustrates the planarization process in accordance with alternative embodiments. The dielectric hard mask 74 will, as in 25th shown, completely removed in the planarization process and the ILD 48 is exposed. Accordingly, nothing remains of the dielectric hard mask 74 return. 27B illustrates the formation of the IMD 84 and the contact plug 86 .

28 bis 35 veranschaulichen die Querschnittsansichten von Zwischenstufen, umfassend das Metall-Gate-Schnittverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind ähnliche wie die zuvor beschriebenen Ausführungsformen, außer dass die Gate-Stapel nicht ausgespart werden und die Inhibitor-Filme direkt auf den Metall-Gates abgeschieden werden. Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen dieselben wie in 1 bis 8 dargestellt. Als Nächstes werden, Bezug nehmend auf 28, die Inhibitor-Filme 72 selektiv auf den Gate-Elektroden 166 und 266 abgeschieden. Die Inhibitor-Filme können sich lateral auf die High-k-Dielektrikumsschichten 56, die Gate-Abstandhalter 138 und 238 und die CESL 46 erstrecken oder nicht. Die gestrichelten Linien 73 repräsentieren die sich dorthin erstreckenden Abschnitte der Inhibitor-Filme 72. Durch die selektive Abscheidung werden die Inhibitor-Filme 72 auf den Gate-Elektroden 166 und 266 und den High-k-Dielektrikumsschichten 56, möglicherweise auf den Gate-Abstandhalter 138 und 238 und der CESL 46 und nicht auf dem ILD 48 gebildet. Die verfügbaren Materialien und die Herstellungsverfahren für die Inhibitor-Filme 72 können ähnliche sein wie die in Bezug auf 10 beschriebenen und werden hier nicht beschrieben. 28 until 35 10 illustrate the cross-sectional views of intermediate stages including the metal gate cutting method in accordance with some embodiments of the present disclosure. These embodiments are similar to the previously described embodiments, except that the gate stacks are not recessed and the inhibitor films are deposited directly on the metal gates. The initial steps of these embodiments are essentially the same as in FIG 1 until 8th shown. Next will be, referring to 28 who have favourited Inhibitor Films 72 selectively on the gate electrodes 166 and 266 deposited. The inhibitor films can laterally onto the high-k dielectric layers 56 who have favourited Gate Spacers 138 and 238 and the CESL 46 extend or not. The dashed lines 73 represent the portions of the inhibitor films extending there 72 . Due to the selective deposition, the inhibitor films 72 on the gate electrodes 166 and 266 and the high-k dielectric layers 56 , possibly on the gate spacer 138 and 238 and the CESL 46 and not on the ILD 48 educated. The available materials and manufacturing processes for the inhibitor films 72 can be similar to those relating to 10 and are not described here.

29 veranschaulicht die Bildung der Dielektrikums-Hartmaske 74 und die Einzelheiten sind in den Ausführungsformen in Bezug auf 11 beschrieben worden. Die Inhibitor-Filme 72 verhindern, dass die Dielektrikums-Hartmaske 74 darauf anwächst. Entsprechend wird die Dielektrikums-Hartmaske 74 auf dem ILD 48 gebildet und kann auf den High-k-Dielektrikumsschichten 56, der CESL 46 und den Gate-Abstandhalter 138 und 238 gebildet werden oder nicht. 29 illustrates the formation of the dielectric hard mask 74 and the details are in the embodiments in relation to FIG 11 has been described. The inhibitor films 72 prevent the dielectric hard mask 74 on it grows. The dielectric hard mask becomes accordingly 74 on the ILD 48 and can be formed on the high-k dielectric layers 56 , the CESL 46 and the gate spacer 138 and 238 be formed or not.

Die Inhibitor-Filme 72 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung entfernt und die resultierende Struktur ist in 20 dargestellt. Gemäß alternativen Ausführungsformen werden die Inhibitor-Filme 72 nicht entfernt und der in 30 dargestellte Schritt wird weggelassen. Als Nächstes werden, wie in 31 dargestellt, die BARC 77 und der strukturierte Photoresist gebildet. Die Einzelheiten hinsichtlich der Zonen 78 und der Zonen, die mit A-A und B-B gekennzeichnet sind, sind ähnliche wie die in Bezug auf 14 beschriebenen und werden hier nicht wiederholt. Die Abschnitte der Gate-Stapel 68, die zu schneiden sind, liegen zu Öffnungen 79 in dem Photoresist 83 frei.The inhibitor films 72 are removed in accordance with some embodiments of the present disclosure and the resulting structure is shown in FIG 20th shown. According to alternative embodiments, the inhibitor films 72 not removed and the in 30th step shown is omitted. Next, as in 31 pictured, the BARC 77 and the patterned photoresist is formed. The details regarding the zones 78 and the zones marked AA and BB are similar to those relating to FIG 14th and will not be repeated here. The sections of the gate stacks 68 to be cut are facing openings 79 in the photoresist 83 free.

Als Nächstes werden die frei liegenden Abschnitte der Gate-Stapel 68 geätzt, wobei Öffnungen 80 gebildet werden, wie in 32 dargestellt. Anschließend werden die BARC 77 und der strukturierte Photoresist 83 entfernt. 33 veranschaulicht das Füllen der Öffnungen mit der Isolationsschicht 82. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung steht die Isolationsschicht 82 mit den Gate-Stapeln 68 in Kontakt. Gemäß alternativen Ausführungsformen, bei denen die Inhibitor-Filme 72 (dargestellt durch gestrichelte Linien) nicht entfernt werden, steht die Isolationsschicht 82 mit den Inhibitor-Filmen 72 in Kontakt.Next are the exposed sections of the gate stack 68 etched, with openings 80 be formed as in 32 shown. Then the BARC 77 and the patterned photoresist 83 removed. 33 illustrates the filling of the openings with the insulation layer 82 . According to some embodiments of the present disclosure, the isolation layer is standing 82 with the gate stacks 68 in contact. According to alternative embodiments in which the inhibitor films 72 (shown by dashed lines) are not removed, the insulation layer is in place 82 with the inhibitor films 72 in contact.

34 veranschaulicht die Planarisierung der Isolationsschicht 82, welche auf der Dielektrikums-Hartmaske 74 stoppt. So werden die Isolationszonen 82A und die Gate-Hartmasken 82B gebildet. Die Inhibitor-Filme 72 können freigelegt werden, was davon abhängt, ob die Inhibitor-Filme 72 entfernt werden oder nicht und ob die Inhibitor-Filme 72 dicker oder dünner als die Dielektrikums-Hartmaske 74 sind. 35 veranschaulicht die Bildung des IMD 84 und der Kontaktstopfen 86. 34 illustrates the planarization of the insulation layer 82 which is on the dielectric hard mask 74 stops. So are the isolation zones 82A and the gate hard masks 82B educated. The inhibitor films 72 can be exposed, which depends on the inhibitor films 72 be removed or not and whether the inhibitor films 72 thicker or thinner than the dielectric hard mask 74 are. 35 illustrates the formation of the IMD 84 and the contact plug 86 .

Gemäß alternativen Ausführungsformen stoppt das Planarisierungsverfahren auf den Gate-Stapeln 68 und dem ILD 48. Die Dielektrikums-Hartmaske 74 wird, wie in 33 dargestellt, in dem Planarisierungsverfahren vollständig entfernt und das ILD 48 wird freigelegt. Die resultierende Struktur ist im Wesentlichen dieselbe wie in 26B dargestellt. 27B veranschaulicht die Bildung des IMD 84 und der Kontaktstopfen 86 gemäß diesen Ausführungsformen.According to alternative embodiments, the planarization process stops on the gate stacks 68 and the ILD 48 . The dielectric hard mask 74 will, as in 33 shown, completely removed in the planarization process and the ILD 48 is exposed. The resulting structure is essentially the same as in 26B shown. 27B illustrates the formation of the IMD 84 and the contact plug 86 according to these embodiments.

36 bis 43A und 43B veranschaulichen die Querschnittsansichten von Zwischenstufen, umfassend das Metall-Gate-Schnittverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind ähnliche wie die zuvor beschriebenen Ausführungsformen, außer dass die Gate-Stapel ausgespart werden und Metallschichten in den Aussparungen gebildet werden, wobei keine Inhibitor-Filme gebildet werden. 36 until 43A and 43B 10 illustrate the cross-sectional views of intermediate stages including the metal gate cutting method in accordance with some embodiments of the present disclosure. These embodiments are similar to the previously described embodiments, except that the gate stacks are recessed and metal layers are formed in the recesses, with no inhibitor films being formed.

Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen dieselben wie in 1 bis 8 dargestellt. Als Nächstes werden, Bezug nehmend auf 36, durch Ätzen der Gate-Stapel 168 und 268 Aussparungen 70 gebildet. Bezug nehmend auf 37, werden die Metallschichten 88 und der Inhibitor 72 selektiv aus den Aussparungen 70 abgeschieden. Die Metallschichten 88 können sich lateral auf die Gate-Abstandhalter 138 und 238 und die CESL 46 erstrecken oder nicht. Durch die selektive Abscheidung werden die Metallschichten 88 auf den Gate-Elektroden 166 und 266, möglicherweise auf den High-k-Dielektrikumsschichten 56, den Gate-Abstandhalter 138 und 238 und der CESL 46 und nicht auf dem ILD 48 gebildet. Die verfügbaren Materialien und die Herstellungsverfahren für die Metallschichten 88 und den Inhibitor 72 können ähnliche sein wie die in Bezug auf 19 und 20 beschriebenen und werden hier nicht wiederholt. Die Dicke der Metallschichten 88 kann größer als, die gleiche wie oder kleiner als die Tiefen der Aussparungen 70 sein (36).The initial steps of these embodiments are essentially the same as in FIG 1 until 8th shown. Next will be, referring to 36 , by etching the gate stack 168 and 268 Recesses 70 educated. Referring to 37 , become the metal layers 88 and the inhibitor 72 selectively from the recesses 70 deposited. The metal layers 88 can move laterally onto the gate spacers 138 and 238 and the CESL 46 extend or not. Through the selective deposition, the metal layers 88 on the gate electrodes 166 and 266 , possibly on the high-k dielectric layers 56 , the gate spacer 138 and 238 and the CESL 46 and not on the ILD 48 educated. The materials available and the manufacturing processes for the metal layers 88 and the inhibitor 72 can be similar to those relating to 19th and 20th and will not be repeated here. The thickness of the metal layers 88 can be greater than, the same as, or less than the depths of the recesses 70 being ( 36 ).

38 veranschaulicht die Bildung der Dielektrikums-Hartmaske 74 und die Einzelheiten sind in den Ausführungsformen in Bezug auf 11 beschrieben worden. Die Inhibitor-Filme 72 verhindern, dass die Dielektrikums-Hartmaske 74 darauf anwächst. Entsprechend wird die Dielektrikums-Hartmaske 74 auf dem ILD 48 gebildet und kann sich auf die CESL 46 und die Gate-Abstandhalter 138 und 238 erstrecken oder nicht. Nach der Bildung der Dielektrikums-Hartmaske 74 können die Inhibitor-Filme 72 entfernt werden oder sie können zurückgelassen werden, ohne entfernt zu werden. 38 illustrates the formation of the dielectric hard mask 74 and the details are in the embodiments in relation to FIG 11 has been described. The inhibitor films 72 prevent the dielectric hard mask 74 on it grows. The dielectric hard mask becomes accordingly 74 on the ILD 48 educated and can refer to the CESL 46 and the gate spacers 138 and 238 extend or not. After the dielectric hard mask is formed 74 can the inhibitor films 72 removed or they can be left behind without being removed.

39 veranschaulicht die Bildung der BARC 77 und des strukturierten Photoresists 83. Die Einzelheiten hinsichtlich der Zonen 78 und der Zonen, die mit A-A und B-B gekennzeichnet sind, sind ähnliche wie die in Bezug auf 14 beschriebenen und werden hier nicht wiederholt. Die Abschnitte der Gate-Stapel 68, die zu schneiden sind, liegen zu Öffnungen 79 in dem Photoresist 83 frei. 39 illustrates the formation of the BARC 77 and the patterned photoresist 83 . The details regarding the zones 78 and the zones marked AA and BB are similar to those relating to FIG 14th and will not be repeated here. The sections of the gate stacks 68 to be cut are facing openings 79 in the photoresist 83 free.

Als Nächstes werden die frei liegenden Abschnitte der Gate-Stapel 68 geätzt, wobei Öffnungen 80 gebildet werden, wie in 40 dargestellt. Anschließend werden die BARC 77 und der strukturierte Photoresist 83 entfernt. 41 veranschaulicht das Füllen der Öffnungen mit der Isolationsschicht 82. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung steht die Isolationsschicht 82 mit den Metallschichten 88 oder den Inhibitor-Filmen 72 in Kontakt, was davon abhängt, ob die Inhibitor-Filme 72 entfernt werden oder nicht.Next are the exposed sections of the gate stack 68 etched, with openings 80 be formed as in 40 shown. Then the BARC 77 and the patterned photoresist 83 removed. 41 illustrates the filling of the openings with the insulation layer 82 . According to some embodiments of the present disclosure, the isolation layer is standing 82 with the metal layers 88 or the inhibitor films 72 in contact, which depends on the inhibitor films 72 be removed or not.

42A veranschaulicht die Planarisierung der Isolationsschicht 82, welche auf der Dielektrikums-Hartmaske 74 stoppt. So werden die Isolationszonen 82A und die Gate-Hartmasken 82B gebildet. Die Gate-Hartmasken 82B können mit den Inhibitor-Filmen 72 (falls nicht entfernt) oder den Metallschichten 88 in Kontakt stehen. 43A veranschaulicht die Bildung des IMD 84 und der Kontaktstopfen 86. Die Kontaktstopfen 86 führen so durch die Gate-Hartmasken 82B, dass sie die Metallschichten 88 erreichen. 42A illustrates the planarization of the insulation layer 82 which is on the dielectric hard mask 74 stops. So are the isolation zones 82A and the gate hard masks 82B educated. The gate hard masks 82B can with the inhibitor films 72 (if not removed) or the metal layers 88 stay in contact. 43A illustrates the formation of the IMD 84 and the contact plug 86 . The contact plugs 86 lead through the gate hard masks 82B that they are the metal layers 88 to achieve.

42B veranschaulicht das Planarisierungsverfahren gemäß alternativen Ausführungsformen. Die Dielektrikums-Hartmaske 74 wird, wie in 41 dargestellt, in dem Planarisierungsverfahren vollständig entfernt und das ILD 48 wird freigelegt. Entsprechend bleibt nichts von der Dielektrikums-Hartmaske 74 zurück. Ferner können die Metallschichten 88 oder die Inhibitor-Filme 72 freigelegt werden. 43B veranschaulicht die Bildung des IMD 84 und der Kontaktstopfen 86. 42B illustrates the planarization process in accordance with alternative embodiments. The dielectric hard mask 74 will, as in 41 shown, completely removed in the planarization process and the ILD 48 is exposed. Accordingly, nothing remains of the dielectric hard mask 74 return. Furthermore, the metal layers 88 or the inhibitor films 72 be exposed. 43B illustrates the formation of the IMD 84 and the contact plug 86 .

Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Bilden von Dielektrikums-Hartmasken zum Schützen des ILD werden die Abschnitte des ILD geschützt, die ansonsten für das Metall-Gate-Schnittverfahren frei liegen würden, und es wird in dem ILD keine unerwünschte Öffnung gebildet. Die Dielektrikums-Hartmasken werden durch Bilden von Metallfilmen und/oder Inhibitor-Filmen selektiv gebildet, um zu verhindern, dass die Dielektrikums-Hartmasken die Metall-Gates bedecken. So werden die Herstellungskosten gesenkt.The embodiments of the present disclosure have several advantageous features. By forming dielectric hard masks to protect the ILD, the portions of the ILD that would otherwise be exposed to the metal gate cutting process are protected and no undesirable opening is formed in the ILD. The dielectric hard masks are selectively formed by forming metal films and / or inhibitor films to prevent the dielectric hard masks from covering the metal gates. Thus, the manufacturing costs are reduced.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Bilden eines Dummy-Gate-Stapels, welcher sich über mehrere Halbleiterfinnen erstreckt; Bilden von Gate-Abstandhaltern, wobei der Dummy-Gate-Stapel zwischen den Gate-Abstandhaltern angeordnet ist; Bilden einer Kontaktätzstoppschicht und eines Zwischenschichtdielektrikums, wobei der Dummy-Gate-Stapel und die Gate-Abstandhalter in der Kontaktätzstoppschicht und dem Zwischenschichtdielektrikum angeordnet sind; Ersetzen des Dummy-Gate-Stapels durch einen Ersatz-Gate-Stapel, wobei der Ersatz-Gate-Stapel einen ersten Abschnitt und einen zweiten Abschnitt und einen dritten Abschnitt umfasst, welcher den ersten Abschnitt mit dem zweiten Abschnitt verbindet; selektives Bilden einer Dielektrikums-Hartmaske über dem Zwischenschichtdielektrikum und mit diesem in Kontakt stehend, wobei der Ersatz-Gate-Stapel direkt unter einer ersten Öffnung in der Dielektrikums-Hartmaske liegt; Ätzen des dritten Abschnitts des Ersatz-Gate-Stapels, um eine zweite Öffnung zwischen den Gate-Abstandhaltern zu bilden, wobei die zweite Öffnung den ersten Abschnitt des Ersatz-Gate-Stapels von dem zweiten Abschnitt des Ersatz-Gate-Stapels trennt; und Füllen eines Dielektrikumsmaterials in die Öffnung. In einer Ausführungsform umfasst das Verfahren Bilden eines Inhibitor-Films auf dem Ersatz-Gate-Stapel, wobei verhindert wird, dass die Dielektrikums-Hartmaske auf dem Inhibitor-Film gebildet wird. In einer Ausführungsform erfolgt die Bildung des Inhibitor-Films selektiv, so dass der Inhibitor-Film so gebildet wird, dass er den Ersatz-Gate-Stapel überlappt, und nicht ausgehend von dem Zwischenschichtdielektrikum gebildet wird. In einer Ausführungsform umfasst das Bilden des Inhibitor-Films Bilden von plasmapolymerisiertem Fluorkohlenstoff. Gemäß einigen Ausführungsformen umfasst das Verfahren Aussparen des dritten Abschnitts des Ersatz-Gate-Stapels vor dem Bilden der Dielektrikums-Hartmaske. Gemäß einigen Ausführungsformen umfasst das Verfahren Bilden einer Metallschicht über dem Ersatz-Gate-Stapel und mit diesem in Kontakt stehend durch ein selektives Abscheidungsverfahren, so dass die Metallschicht auf dem Ersatz-Gate-Stapel abgeschieden wird und nicht von dem Zwischenschichtdielektrikum ausgehend abgeschieden wird. Gemäß einigen Ausführungsformen umfasst das Verfahren Bilden eines strukturierten Photoresists, wobei der dritte Abschnitt des Ersatz-Gate-Stapels direkt unter einer Öffnung in dem strukturierten Photoresist liegt, und das Ätzen des dritten Abschnitts des Ersatz-Gate-Stapels erfolgt durch die Öffnung in dem strukturierten Photoresist hindurch.According to some embodiments of the present disclosure, a method includes forming a dummy gate stack that spans multiple semiconductor fins; Forming gate spacers with the dummy gate stack sandwiched between the gate spacers; Forming a contact etch stop layer and an interlayer dielectric, wherein the dummy gate stack and gate spacers are disposed in the contact etch stop layer and the interlayer dielectric; Replacing the dummy gate stack with a replacement gate stack, the replacement gate stack comprising a first portion and a second portion and a third portion connecting the first portion to the second portion; selectively forming a dielectric hard mask over and in contact with the interlayer dielectric with the replacement gate stack directly under a first opening in the dielectric hard mask; Etching the third portion of the replacement gate stack to form a second opening between the gate spacers, the second opening separating the first portion of the replacement gate stack from the second portion of the replacement gate stack; and filling a dielectric material into the opening. In one embodiment, the method includes forming an inhibitor film on the replacement gate stack, preventing the dielectric hard mask from being formed on the inhibitor film. In one embodiment, the formation of the inhibitor film is selective such that the inhibitor film is formed to overlap the replacement gate stack and is not formed from the interlayer dielectric. In one embodiment, forming the inhibitor film comprises forming plasma polymerized fluorocarbon. In accordance with some embodiments, the method includes recessing the third portion of the replacement gate stack prior to forming the dielectric hard mask. According to some embodiments, the method includes forming a metal layer over and in contact with the replacement gate stack by a selective deposition process such that the metal layer is deposited on the replacement gate stack and is not deposited from the interlayer dielectric. According to some embodiments, the method includes forming a patterned photoresist, wherein the third portion of the replacement gate stack is directly below an opening in the patterned photoresist, and the etching of the third portion of the replacement gate stack is through the opening in the patterned one Photoresist through.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Bilden eines Gate-Stapels, welcher ein Gate-Dielektrikum und eine Metall-Gate-Elektrode über dem Gate-Dielektrikum umfasst; Bilden eines Zwischenschichtdielektrikums auf gegenüberliegenden Seiten des Gate-Stapels; Planarisieren des Gate-Stapels und des Zwischenschichtdielektrikums; Bilden eines Inhibitor-Films auf dem Gate-Stapel, wobei wenigstens ein Abschnitt des Zwischenschichtdielektrikums frei bleibt; selektives Abscheiden einer Dielektrikums-Hartmaske auf dem Zwischenschichtdielektrikum, wobei der Inhibitor-Film verhindert, dass die Dielektrikums-Hartmaske darauf gebildet wird; und Ätzen zum Entfernen eines Abschnitts des Gate-Stapels, wobei die Dielektrikums-Hartmaske als ein Abschnitt einer entsprechenden Ätzmaske fungiert. In einer Ausführungsform umfasst das Verfahren Entfernen des Inhibitor-Films, bevor der Abschnitt des Gate-Stapels entfernt wird und nachdem die Dielektrikums-Hartmaske selektiv abgeschieden ist. In einer Ausführungsform umfasst das Verfahren Füllen einer Isolationsschicht in eine Öffnung, die durch den entfernten Abschnitt des Gate-Stapels zurückgelassen wird, wobei die Isolationsschicht einen Abschnitt umfasst, welcher den Inhibitor-Film überlappt und mit diesem in Kontakt steht. In einer Ausführungsform umfasst das Bilden des Inhibitor-Films Bilden von plasmapolymerisiertem Fluorkohlenstoff. In einer Ausführungsform umfasst das Bilden des plasmapolymerisierten Fluorkohlenstoffs sowohl Fluor als auch Kohlenstoff und ist im Wesentlichen frei von anderen Elementen als Fluor und Kohlenstoff. In einer Ausführungsform weist der plasmapolymerisierte Fluorkohlenstoff einen Kohlenstoff-Prozentsatz von etwa 30 Prozent bis etwa 80 Prozent auf. In einer Ausführungsform umfasst das selektive Abscheiden der Dielektrikums-Hartmaske Abscheiden eines Materials, ausgewählt aus der Gruppe, die im Wesentlichen aus ZrO2, HfO2, Y2O3, HfZrOx, HfSiOx, Zirkoniumsilikat (ZrSiOx), Yttriumsilikaten (YSiOx), HfZrSiOx, Al2O3, HfAlOx, ZrAlOx, La2O3, Lanthansilikat (LaSiOx), ZnO, TiO2 und Kombinationen davon besteht.According to some embodiments of the present disclosure, a method includes forming a gate stack including a gate dielectric and a metal gate electrode over the gate dielectric; Forming an interlayer dielectric on opposite sides of the gate stack; Planarizing the gate stack and the interlayer dielectric; Forming an inhibitor film on the gate stack leaving at least a portion of the interlayer dielectric exposed; selectively depositing a dielectric hard mask on the interlayer dielectric, the inhibitor film preventing the dielectric hard mask from being formed thereon; and etching to remove a portion of the gate stack, wherein the dielectric hard mask acts as a portion of a corresponding etch mask. In one embodiment, the method includes removing the inhibitor film before removing the portion of the gate stack and after the dielectric hard mask is selectively deposited. In one embodiment, the method includes filling an insulating layer into an opening left by the removed portion of the gate stack, the insulating layer including a portion that overlaps and is in contact with the inhibitor film. In one embodiment, forming the inhibitor film comprises forming plasma polymerized fluorocarbon. In one embodiment, forming the plasma polymerized fluorocarbon comprises both fluorine and carbon and is substantially free of elements other than fluorine and carbon. In one embodiment, the plasma polymerized fluorocarbon has a carbon percentage of from about 30 percent to about 80 percent. In one embodiment, the selective deposition of the dielectric hard mask comprises deposition of a material selected from the group consisting essentially of ZrO 2 , HfO 2 , Y 2 O 3 , HfZrO x , HfSiO x , zirconium silicate (ZrSiOx), yttrium silicates (YSiO x ), HfZrSiO x , Al 2 O 3 , HfAlO x , ZrAlO x , La 2 O 3 , lanthanum silicate (LaSiO x ), ZnO, TiO 2 and combinations thereof.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung ein Zwischenschichtdielektrikum; einen ersten Gate-Stapel und einen zweiten Gate-Stapel; eine Isolationszone, welche den ersten Gate-Stapel mit dem zweiten Gate-Stapel verbindet, wobei der erste Gate-Stapel, der zweite Gate-Stapel und die Isolationszone in Kombination eine kombinierte Zone bilden; einen Gate-Abstandhalter, welcher Abschnitte auf gegenüberliegenden Seiten der kombinierten Zone umfasst und mit Rändern derselben Kontakt steht; eine Dielektrikums-Hartmaske, die Abschnitte umfasst, welche das Zwischenschichtdielektrikum überlappt, wobei sich die Dielektrikums-Hartmaske außerhalb der Zone direkt über dem ersten Gate-Stapel und dem zweiten Gate-Stapel befindet; und eine Dielektrikumsschicht, welche eine untere Fläche aufweist, die mit einer oberen Fläche der Dielektrikums-Hartmaske, einer oberen Fläche des ersten Gate-Stapels und einer oberen Fläche des zweiten Gate-Stapels in Kontakt steht. In einer Ausführungsform umfasst die Dielektrikums-Hartmaske ferner einen Abschnitt, welcher den Gate-Abstandhalter überlappt. In einer Ausführungsform erstreckt sich die Dielektrikums-Hartmaske nicht direkt über dem Gate-Abstandhalter. In einer Ausführungsform umfasst die Vorrichtung ferner eine Gate-Hartmaske zwischen den Abschnitten des Gate-Abstandhalters, welche den ersten Gate-Stapel überlappt, wobei die Gate-Hartmaske und die Isolationszone aus einem gleichen Dielektrikumsmaterial ausgebildet sind. In einer Ausführungsform umfasst die Vorrichtung ferner einen Inhibitor-Film, welcher den ersten Gate-Stapel überlappt und unter der Gate-Hartmaske liegt, wobei der Inhibitor-Film Fluorkohlenstoff umfasst. In einer Ausführungsform liegt ein Kohlenstoff-Prozentsatz in dem Inhibitorfilm in einem Bereich von etwa 30 Prozent bis etwa 80 Prozent.In accordance with some embodiments of the present disclosure, a device includes an interlayer dielectric; a first gate stack and a second gate stack; an isolation region connecting the first gate stack to the second gate stack, the first gate stack, the second gate stack, and the isolation region in combination forming a combined region; a gate spacer comprising portions on opposite sides of the combined zone and in contact with edges thereof; a dielectric hard mask including portions that overlap the interlayer dielectric, the dielectric hard mask being outside of the region directly over the first gate stack and the second gate stack; and a dielectric layer having a bottom surface that is in contact with a top surface of the dielectric hard mask, a top surface of the first gate stack, and a top surface of the second gate stack. In one embodiment, the dielectric hard mask further includes a portion that overlaps the gate spacer. In one embodiment, the dielectric hard mask does not extend directly over the gate spacer. In one embodiment, the device further comprises a gate hard mask between the sections of the gate spacer which overlaps the first gate stack, the gate hard mask and the isolation zone being formed from the same dielectric material. In one embodiment, the device further comprises an inhibitor film overlapping the first gate stack and underlying the gate hard mask, the inhibitor film comprising fluorocarbon. In one embodiment, a percentage of carbon in the inhibitor film ranges from about 30 percent to about 80 percent.

Claims (19)

Verfahren, umfassend: Bilden eines Dummy-Gate-Stapels (130), welcher sich über mehrere Halbleiterfinnen (124) erstreckt; Bilden von Gate-Abstandhaltern (138), so dass der Dummy-Gate-Stapel zwischen den Gate-Abstandhaltern angeordnet ist; Bilden einer Kontaktätzstoppschicht (46) und eines Zwischenschichtdielektrikums (48), so dass der Dummy-Gate-Stapel (130) und die Gate-Abstandhalter (138) in der Kontaktätzstoppschicht (148) und dem Zwischenschichtdielektrikum (48) angeordnet sind; Ersetzen des Dummy-Gate-Stapels (130) durch einen Ersatz-Gate-Stapel (168), so dass der Ersatz-Gate-Stapel einen ersten Abschnitt und einen zweiten Abschnitt und einen dritten Abschnitt umfasst, welcher den ersten Abschnitt mit dem zweiten Abschnitt verbindet; selektives Bilden einer Dielektrikums-Hartmaske (74) über dem Zwischenschichtdielektrikum (48) und mit diesem in Kontakt stehend, so dass der Ersatz-Gate-Stapel (168) direkt unter einer ersten Öffnung (70) in der Dielektrikums-Hartmaske (74) liegt; Ätzen des dritten Abschnitts des Ersatz-Gate-Stapels (168), um eine zweite Öffnung (80) zwischen den Gate-Abstandhaltern zu bilden, so dass die zweite Öffnung (80) den ersten Abschnitt des Ersatz-Gate-Stapels von dem zweiten Abschnitt des Ersatz-Gate-Stapels trennt; und Füllen eines Dielektrikumsmaterials (82) in die zweite Öffnung (80).A method comprising: forming a dummy gate stack (130) extending over a plurality of semiconductor fins (124); Forming gate spacers (138) such that the dummy gate stack is disposed between the gate spacers; Forming a contact etch stop layer (46) and an interlayer dielectric (48) so that the dummy gate stack (130) and the gate Spacers (138) are disposed in the contact etch stop layer (148) and the interlayer dielectric (48); Replacing the dummy gate stack (130) with a replacement gate stack (168) such that the replacement gate stack includes a first portion and a second portion and a third portion that is the first portion with the second portion connects; selectively forming a dielectric hard mask (74) over and in contact with the interlayer dielectric (48) such that the replacement gate stack (168) is directly under a first opening (70) in the dielectric hard mask (74) ; Etching the third portion of the replacement gate stack (168) to form a second opening (80) between the gate spacers such that the second opening (80) is the first portion of the replacement gate stack from the second portion the replacement gate stack disconnects; and filling a dielectric material (82) into the second opening (80). Verfahren nach Anspruch 1, ferner umfassend Bilden eines Inhibitor-Films (72) auf dem Ersatz-Gate-Stapel, wodurch verhindert wird, dass die Dielektrikums-Hartmaske auf dem Inhibitor-Film gebildet wird.Procedure according to Claim 1 further comprising forming an inhibitor film (72) on the replacement gate stack, thereby preventing the dielectric hard mask from being formed on the inhibitor film. Verfahren nach Anspruch 2, wobei die Bildung des Inhibitor-Films (72) selektiv erfolgt, so dass der Inhibitor-Film (72) so gebildet wird, dass er den Ersatz-Gate-Stapel überlappt (168), und nicht ausgehend von dem Zwischenschichtdielektrikum (48) gebildet wird.Procedure according to Claim 2 wherein formation of the inhibitor film (72) is selective such that the inhibitor film (72) is formed to overlap (168) the replacement gate stack rather than from the interlayer dielectric (48) will. Verfahren nach Anspruch 2 oder 3, wobei das Bilden des Inhibitor-Films (72) Bilden von plasmapolymerisiertem Fluorkohlenstoff umfasst.Procedure according to Claim 2 or 3 wherein forming the inhibitor film (72) comprises forming plasma polymerized fluorocarbon. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend Aussparen (316) des Ersatz-Gate-Stapels (168) vor dem Bilden der Dielektrikums-Hartmaske (74).The method of any preceding claim, further comprising recessing (316) the replacement gate stack (168) prior to forming the dielectric hard mask (74). Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend Bilden einer Metallschicht (88) über dem Ersatz-Gate-Stapel (168) und mit diesem in Kontakt stehend durch ein selektives Abscheidungsverfahren, so dass die Metallschicht (88) auf dem Ersatz-Gate-Stapel (168) abgeschieden wird und nicht von dem Zwischenschichtdielektrikum (48) ausgehend abgeschieden wird.The method of any preceding claim, further comprising forming a metal layer (88) over and in contact with the replacement gate stack (168) by a selective deposition process such that the metal layer (88) is on the replacement gate stack (168) is deposited and is not deposited starting from the interlayer dielectric (48). Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend Bilden eines strukturierten Photoresists (83), wobei der dritte Abschnitt des Ersatz-Gate-Stapels direkt unter einer Öffnung (79) in dem strukturierten Photoresist liegt, und das Ätzen des dritten Abschnitts des Ersatz-Gate-Stapels (168) erfolgt durch die Öffnung (79) in dem strukturierten Photoresist (83) hindurch.The method of any preceding claim, further comprising forming a patterned photoresist (83), wherein the third portion of the replacement gate stack is directly under an opening (79) in the patterned photoresist, and etching the third portion of the replacement gate -Stack (168) takes place through the opening (79) in the structured photoresist (83). Verfahren, umfassend: Bilden eines Gate-Stapels (130), welcher ein Gate-Dielektrikum (132) und eine Metall-Gate-Elektrode (134) über dem Gate-Dielektrikum umfasst; Bilden eines Zwischenschichtdielektrikums (48) auf gegenüberliegenden Seiten des Gate-Stapels (130); Planarisieren des Gate-Stapels (130) und des Zwischenschichtdielektrikums (48); Bilden eines Inhibitor-Films (72) auf dem Gate-Stapel, wobei wenigstens ein Abschnitt des Zwischenschichtdielektrikums frei bleibt; selektives Abscheiden einer Dielektrikums-Hartmaske (74) auf dem Zwischenschichtdielektrikum (48), wobei der Inhibitor-Film (72) verhindert, dass die Dielektrikums-Hartmaske (74) darauf gebildet wird; und Ätzen zum Entfernen eines Abschnitts (75) des Gate-Stapels (168), wobei die Dielektrikums-Hartmaske (74) als ein Abschnitt einer entsprechenden Ätzmaske fungiert.Method comprising: Forming a gate stack (130) including a gate dielectric (132) and a metal gate electrode (134) over the gate dielectric; Forming an interlayer dielectric (48) on opposite sides of the gate stack (130); Planarizing the gate stack (130) and the interlayer dielectric (48); Forming an inhibitor film (72) on the gate stack leaving at least a portion of the interlayer dielectric exposed; selectively depositing a dielectric hard mask (74) on the interlayer dielectric (48), the inhibitor film (72) preventing the dielectric hard mask (74) from being formed thereon; and Etching to remove a portion (75) of the gate stack (168), wherein the dielectric hard mask (74) acts as a portion of a corresponding etch mask. Verfahren nach Anspruch 8, ferner umfassend Entfernen des Inhibitor-Films (72), bevor der Abschnitt (75) des Gate-Stapels (168) entfernt wird und nachdem die Dielektrikums-Hartmaske (74) selektiv abgeschieden ist.Procedure according to Claim 8 further comprising removing the inhibitor film (72) before removing the portion (75) of the gate stack (168) and after the dielectric hard mask (74) is selectively deposited. Verfahren nach Anspruch 8, ferner umfassend Füllen einer Isolationsschicht (82) in eine Öffnung (80), die durch den entfernten Abschnitt (75) des Gate-Stapels (168) zurückgelassen wird, so dass die Isolationsschicht (82) einen Abschnitt umfasst, welcher den Inhibitor-Film (72) überlappt und mit diesem in Kontakt steht.Procedure according to Claim 8 further comprising filling an insulating layer (82) into an opening (80) left by the removed portion (75) of the gate stack (168) such that the insulating layer (82) includes a portion which the inhibitor film (72) overlaps and is in contact with this. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 10, wobei das Bilden des Inhibitor-Films (72) Bilden von plasmapolymerisiertem Fluorkohlenstoff umfasst.Method according to one of the preceding Claims 8 until 10 wherein forming the inhibitor film (72) comprises forming plasma polymerized fluorocarbon. Verfahren nach Anspruch 11, wobei das Bilden des plasmapolymerisierten Fluorkohlenstoffs sowohl Fluor als auch Kohlenstoff umfasst und im Wesentlichen frei von anderen Elementen als Fluor und Kohlenstoff ist.Procedure according to Claim 11 wherein the forming of the plasma polymerized fluorocarbon comprises both fluorine and carbon and is substantially free of elements other than fluorine and carbon. Verfahren nach Anspruch 11 oder 12, wobei der plasmapolymerisierte Fluorkohlenstoff einen Kohlenstoff-Prozentsatz von etwa 30 Prozent bis etwa 80 Prozent aufweist.Procedure according to Claim 11 or 12th wherein the plasma polymerized fluorocarbon has a carbon percentage of from about 30 percent to about 80 percent. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 13, wobei das selektive Abscheiden der Dielektrikums-Hartmaske (74) Abscheiden eines Materials umfasst, ausgewählt aus der Gruppe, die im Wesentlichen aus ZrO2, HfO2, Y2O3, HfZrOx, HfSiOx, Zirkoniumsilikat (ZrSiOx), Yttriumsilikaten (YSiOx), HfZrSiOx, Al2O3, HfAlOx, ZrAlOx, La2O3, Lanthansilikat (LaSiOx), ZnO, TiO2 und Kombinationen davon besteht.Method according to one of the preceding Claims 8 until 13th , wherein the selective deposition of the dielectric hard mask (74) comprises deposition of a material selected from the group consisting essentially of ZrO 2 , HfO 2 , Y 2 O 3 , HfZrO x , HfSiO x , zirconium silicate (ZrSiOx), yttrium silicates ( YSiO x ), HfZrSiO x , Al 2 O 3 , HfAlO x , ZrAlO x , La 2 O 3 , lanthanum silicate (LaSiO x ), ZnO, TiO 2 and combinations thereof. Vorrichtung (10), umfassend: ein Zwischenschichtdielektrikum (48); einen ersten Gate-Stapel (68) und einen zweiten Gate-Stapel (68); eine Isolationszone (82A), welche den ersten Gate-Stapel mit dem zweiten Gate-Stapel verbindet, wobei der erste Gate-Stapel (68), der zweite Gate-Stapel (68) und die Isolationszone (82A) in Kombination eine kombinierte Zone bilden; einen Gate-Abstandhalter (38), welcher Abschnitte auf gegenüberliegenden Seiten der kombinierten Zone umfasst und mit Rändern derselben in Kontakt steht; eine Dielektrikums-Hartmaske (74), die Abschnitte umfasst, welche das Zwischenschichtdielektrikum (48) überlappt, wobei sich die Dielektrikums-Hartmaske (74) außerhalb der Zone direkt über dem ersten Gate-Stapel (68) und dem zweiten Gate-Stapel (68) befindet; und eine Dielektrikumsschicht (82), welche eine untere Fläche aufweist, die mit einer oberen Fläche der Dielektrikums-Hartmaske (74), einer oberen Fläche des ersten Gate-Stapels und einer oberen Fläche des zweiten Gate-Stapels in Kontakt steht; wobei die Vorrichtung eine Gate-Hartmaske (82B) zwischen den Abschnitten des Gate-Abstandhalters (38) umfasst, welche den ersten Gate-Stapel überlappt, wobei die Gate-Hartmaske (82B) und die Isolationszone (82A) aus einem gleichen Dielektrikumsmaterial (82) ausgebildet sind; und wobei die Vorrrichtung einen Inhibitor-Film (72) umfasst, welcher den ersten Gate-Stapel (68) überlappt und unter der Gate-Hartmaske (82B) liegt.Apparatus (10) comprising: an interlayer dielectric (48); a first gate stack (68) and a second gate stack (68); an isolation region (82A) connecting the first gate stack to the second gate stack, the first gate stack (68), the second gate stack (68) and the isolation region (82A) in combination forming a combined region ; a gate spacer (38) comprising portions on opposite sides of the combined zone and in contact with edges thereof; a dielectric hard mask (74) including portions that overlap the interlayer dielectric (48), the dielectric hard mask (74) outside of the region directly over the first gate stack (68) and the second gate stack (68) ) is located; and a dielectric layer (82) having a bottom surface that contacts a top surface of the dielectric hard mask (74), a top surface of the first gate stack, and a top surface of the second gate stack; wherein the device comprises a gate hard mask (82B) between the portions of the gate spacer (38) which overlaps the first gate stack, the gate hard mask (82B) and the isolation region (82A) being made of a same dielectric material (82 ) are trained; and wherein the device comprises an inhibitor film (72) overlapping the first gate stack (68) and underlying the gate hard mask (82B). Vorrichtung nach Anspruch 15, wobei die Dielektrikums-Hartmaske (74) ferner einen Abschnitt umfasst, welcher den Gate-Abstandhalter (138) überlappt.Device according to Claim 15 wherein the dielectric hard mask (74) further comprises a portion that overlaps the gate spacer (138). Vorrichtung nach Anspruch 15 oder 16, wobei sich die Dielektrikums-Hartmaske (74) nicht direkt über dem Gate-Abstandhalter (138) erstreckt.Device according to Claim 15 or 16 wherein the dielectric hard mask (74) does not extend directly over the gate spacer (138). Vorrichtung nach Anspruch 15, wobei der Inhibitor-Film Fluorkohlenstoff umfasst.Device according to Claim 15 wherein the inhibitor film comprises fluorocarbon. Vorrichtung nach Anspruch 18, wobei ein Kohlenstoff-Prozentsatz in dem Inhibitorfilm (72) in einem Bereich von etwa 30 Prozent bis etwa 80 Prozent liegt.Device according to Claim 18 wherein a percentage of carbon in the inhibitor film (72) ranges from about 30 percent to about 80 percent.
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