DE102017117802B4 - Semiconductor component and method - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Abstract

Halbleitervorrichtung mit:einem Substrat (123);einer ersten RDL (131) über einer ersten Seite (123U) des Substrats (123);einem oder mehreren Halbleiter-Dies (111, 113, 115), die über der ersten RDL (131) angeordnet sind und mit dieser elektrisch verbunden sind;einem Verkapselungsmaterial (133, 135) über der ersten RDL (131) und um den einen oder die mehreren Halbleiter-Dies (111, 113, 115);Anschlüssen (125), die an einer zweiten Seite (123L) des Substrats (123) befestigt sind, die der ersten Seite (123U) gegenüberliegt, wobei die Anschlüsse (125) elektrisch mit der ersten RDL (131) verbunden sind; undeiner Polymerschicht (129) auf der zweiten Seite (123L) des Substrats (123), wobei die Anschlüsse (125) von der Polymerschicht (129) her über eine erste Oberfläche der Polymerschicht (129) überstehen, die von dem Substrat (123) entfernt ist, wobei ein erster Teil der Polymerschicht (129), der die Anschlüsse (125) kontaktiert, eine erste Dicke (H4) hat und ein zweiter Teil der Polymerschicht (129) zwischen benachbarten Anschlüssen (125) eine zweite Dicke (H3) hat, die kleiner als die erste Dicke (H4) ist.Semiconductor device comprising:a substrate (123);a first RDL (131) over a first side (123U) of the substrate (123);one or more semiconductor dies (111, 113, 115) over the first RDL (131) are arranged and are electrically connected to it; an encapsulating material (133, 135) over the first RDL (131) and around the one or more semiconductor dies (111, 113, 115); terminals (125) which are on a second side (123L) of the substrate (123) opposite the first side (123U), the terminals (125) being electrically connected to the first RDL (131); anda polymer layer (129) on the second side (123L) of the substrate (123), wherein the connections (125) protrude from the polymer layer (129) over a first surface of the polymer layer (129) which is away from the substrate (123). is, wherein a first part of the polymer layer (129), which contacts the connections (125), has a first thickness (H4) and a second part of the polymer layer (129) between adjacent connections (125) has a second thickness (H3), which is smaller than the first thickness (H4).

Description

Hintergrund der ErfindungBackground of the invention

Die Halbleiter-Branche hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite (z. B. Verkleinerung des Halbleiter-Prozessknotens zu einem Sub-20-nm-Knoten) zurückzuführen , wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach Verkleinerung, höherer Geschwindigkeit und größerer Bandbreite sowie niedrigerem Stromverbrauch und kürzerer Verzögerungszeit stärker geworden ist, ist ein Bedarf an kreativeren Verkappungsverfahren für Halbleiter-Dies entstanden.The semiconductor industry has experienced rapid growth due to continuous improvements in the integration density of various electronic components (e.g., transistors, diodes, resistors, capacitors, etc.). For the most part, this improvement in integration density is due to repeated reductions in the smallest feature width (e.g. shrinking the semiconductor process node to a sub-20 nm node), allowing more components to be integrated into a given area. As the demand for size reduction, higher speed and bandwidth, as well as lower power consumption and shorter delay time has become stronger, a need for more creative packaging methods for semiconductor dies has arisen.

Mit dem weiteren Fortschritt der Halbleiter-Technologien sind gestapelte und gebondete Halbleiter-Bauelemente als eine effektive Alternative zur weiteren Verringerung der physischen Größe eines Halbleiter-Bauelements entstanden. Bei einem gestapelten Halbleiter-Bauelement werden aktive Schaltkreise, wie etwa Logik-, Speicher-, Prozessor-Schaltkreise und dergleichen, zumindest teilweise auf getrennten Substraten hergestellt und dann physisch und elektrisch zu einem funktionellen Bauelement verbunden. Auf Grund der Unterschiede in den Wärmeausdehnungskoeffizienten (CTE) von unterschiedlichen Materialien, die in dem gestapelten Halbleiter-Bauelement verwendet werden, kann es zu einer Verformung des gestapelten Halbleiter-Bauelements kommen, die die Funktionalitäten des Halbleiter-Bauelements beeinträchtigen kann. Wenn eine starke Verformung des Halbleiter-Bauelements nicht kompensiert wird, kann sie zu einem Bauelement-Ausfall führen und/oder die Ausbeute des Halbleiter-Herstellungsprozesses negativ beeinflussen. Eine Halbleitervorrichtung ist aus der Druckschrift US 2012/0080786 A1 bekannt. Weitere Halbleitervorrichtungen sind außerdem bekannt aus den Druckschriften US 2012/0153498 A1 , US 2016/0148887 A1 , US 2016/0181218 A1 , US 2007/0020916 A1 oder US 2014/0367867 A1 .As semiconductor technologies continue to advance, stacked and bonded semiconductor devices have emerged as an effective alternative to further reduce the physical size of a semiconductor device. In a stacked semiconductor device, active circuits, such as logic, memory, processor circuits, and the like, are at least partially fabricated on separate substrates and then physically and electrically connected to form a functional device. Due to differences in the coefficients of thermal expansion (CTE) of different materials used in the stacked semiconductor device, deformation of the stacked semiconductor device may occur, which may affect the functionalities of the semiconductor device. If severe deformation of the semiconductor component is not compensated for, it can lead to component failure and/or negatively influence the yield of the semiconductor manufacturing process. A semiconductor device is off the record US 2012/0080786 A1 known. Other semiconductor devices are also known from the publications US 2012/0153498 A1 , US 2016/0148887 A1 , US 2016/0181218 A1 , US 2007/0020916 A1 or US 2014/0367867 A1 .

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Zum besseren Verständnis der vorliegenden Erfindung und deren Vorzüge wird die vorliegende Erfindung nachstehend in Verbindung mit den beigefügten Zeichnungen näher beschrieben.

  • Die 1A und 1B zeigen eine Draufsicht bzw. eine Schnittansicht eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
  • 1C zeigt eine vergrößerte Darstellung eines Bereichs von 1B.
  • 1D zeigt eine Schnittansicht eines Halbleiter-Bauelements gemäß einer Ausführungsform.
  • Die 2A bis 2D zeigen Schnittansichten eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
  • Die 3A bis 3C zeigen Schnittansichten eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
  • 4 zeigt eine vergrößerte Darstellung eines Bereichs von 3C.
  • Die 5A bis 5C zeigen Schnittansichten eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
  • 6 zeigt eine vergrößerte Darstellung eines Bereichs von 5C.
  • 7 zeigt die Leistung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
  • 8 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
For a better understanding of the present invention and its advantages, the present invention will be described in more detail below in connection with the accompanying drawings.
  • The 1A and 1B show a top view or a sectional view of a semiconductor component according to some embodiments.
  • 1C shows an enlarged view of an area of 1B .
  • 1D shows a sectional view of a semiconductor component according to an embodiment.
  • The 2A until 2D show sectional views of a semiconductor component at various manufacturing stages according to one embodiment.
  • The 3A until 3C show sectional views of a semiconductor component at various manufacturing stages according to one embodiment.
  • 4 shows an enlarged view of an area of 3C .
  • The 5A until 5C show sectional views of a semiconductor component at various manufacturing stages according to one embodiment.
  • 6 shows an enlarged view of an area of 5C .
  • 7 shows the performance of a semiconductor device according to some embodiments.
  • 8th shows a flowchart of a method for producing a semiconductor component according to some embodiments.

Detaillierte BeschreibungDetailed description

Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.The description below provides many different embodiments or examples for implementing various elements of the subject matter provided. Specific examples of components and arrangements are described below to simplify the present invention. For example, as described below, fabrication of a first element over or on a second element may include embodiments in which the first and second elements are formed in direct contact, and may also include embodiments in which additional elements are formed between the first and second elements the second element can be designed so that the first and second elements are not in direct contact.

Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.In addition, spatially relative terms, such as “located below”, “below”, “lower”/“lower”, “located above”, “upper”/“upper” and the like, can be used here for easy purposes Description of the relationship of an element or structure to one or more other elements or structures shown in the figures can be used. The spatially relative terms are intended to represent other orientations of the in. in addition to the orientation shown in the figures Component in use or in operation. The device can be oriented differently (rotated 90 degrees or in another orientation) and the spatially relative descriptors used herein can also be interpreted accordingly.

1A ist eine Draufsicht eines Halbleiter-Bauelements 100 gemäß einigen Ausführungsformen. In 1A wird ein Halbleiter-Die 111 an einer ersten Seite eines ersten Substrats 123 befestigt. Ein oder mehrere Halbleiter-Dies (z. B. 113, 113A, 115, 115A) werden an der ersten Seite des ersten Substrats 123 befestigt und grenzen an den Halbleiter-Die 111 an. Wie in 1A gezeigt ist, ist der Halbleiter-Die 111 über einem mittleren Bereich des ersten Substrats 123 angeordnet, und die Halbleiter-Dies 113, 113A, 115 und 115A sind über Randbereichen (z. B. Bereichen in der Nähe der äußeren Begrenzungen) des ersten Substrats 123 angeordnet. Die Halbleiter-Dies 111, 113, 113A, 115 und 115A können geeignete Dies sein, wie etwa Logik-Dies, DRAM-Dies, SRAM-Dies Kombinationen davon oder dergleichen. Die Halbleiter-Dies 111, 113, 113A, 115 und 115A können die gleiche Art von Bauelement sein (z. B. können alle Dies DRAM-Dies sein), oder sie können alternativ unterschiedliche Arten von Dies sein. Zum Beispiel kann der Halbleiter-Die 111 ein Logik-Die, wie etwa ein Ein-Chip-System(SoC)-Die, sein, und die Halbleiter-Dies 113, 113A, 115 und 115A können Speicher-Dies, wie etwa HBM-Dies (HBM: Speicher mit hoher Bandbreite), sein. Die Halbleiter-Dies 111, 113, 113A, 115 und 115A können außerdem einen Stapel von mehreren Dies umfassen. Alternativ können jede geeignete Kombination von Halbleiter-Dies und jede Anzahl von Halbleiter-Dies verwendet werden. Es ist zu beachten, dass der Übersichtlichkeit halber das Unterfüllungsmaterial 133 und das Formmaterial 135 (siehe 1B) in 1A nicht dargestellt sind. 1A is a top view of a semiconductor device 100 according to some embodiments. In 1A a semiconductor die 111 is attached to a first side of a first substrate 123. One or more semiconductor dies (e.g., 113, 113A, 115, 115A) are attached to the first side of the first substrate 123 and adjacent to the semiconductor die 111. As in 1A As shown, the semiconductor die 111 is disposed over a central region of the first substrate 123, and the semiconductor dies 113, 113A, 115, and 115A are disposed over edge regions (e.g., regions near the outer boundaries) of the first substrate 123 arranged. The semiconductor dies 111, 113, 113A, 115 and 115A may be suitable dies such as logic dies, DRAM dies, SRAM dies, combinations thereof, or the like. The semiconductor dies 111, 113, 113A, 115, and 115A may be the same type of device (e.g., all dies may be DRAM dies), or alternatively, they may be different types of dies. For example, semiconductor die 111 may be a logic die, such as a system-on-chip (SoC) die, and semiconductor dies 113, 113A, 115, and 115A may be memory dies, such as HBM dies. This (HBM: High Bandwidth Memory), be. The semiconductor dies 111, 113, 113A, 115 and 115A may also include a stack of multiple dies. Alternatively, any suitable combination of semiconductor dies and any number of semiconductor dies may be used. It should be noted that for clarity, the underfill material 133 and the molding material 135 (see 1B) in 1A are not shown.

1B ist eine Schnittansicht des Halbleiter-Bauelements 100 entlang der Linie A - A von 1A. Wie in 1B gezeigt ist, weist das Halbleiter-Bauelement 100 einen Interposer 150 auf, der Folgendes umfasst: ein erstes Substrat 123, eine erste Umverteilungsschicht (RDL) 131 auf einer ersten Seite 123U des ersten Substrats 123, äußere Anschlüsse 125 auf einer zweiten Seite 123L des ersten Substrats 123, und Strompfade 121 [z. B. elektrisch leitende Pfade, wie etwa Substrat-Durchkontaktierungen (TSVs)] in dem ersten Substrat 123, die die erste RDL 131 mit den äußeren Anschlüssen 125 elektrisch verbinden. 1B is a sectional view of the semiconductor device 100 along the line A - A of 1A . As in 1B As shown, the semiconductor device 100 has an interposer 150 comprising: a first substrate 123, a first redistribution layer (RDL) 131 on a first side 123U of the first substrate 123, external terminals 125 on a second side 123L of the first Substrate 123, and current paths 121 [e.g. B. electrically conductive paths, such as substrate vias (TSVs)] in the first substrate 123 that electrically connect the first RDL 131 to the external terminals 125.

Die Halbleiter-Dies 111, 113 und 115 (und die Halbleiter-Dies 113A und 115A, die in der Schnittansicht von 1B nicht sichtbar sind) sind über Anschlüsse (die auch als Außenkontakte bezeichnet werden können) 117 (z. B. 117A, 117B und 117C) physisch und elektrisch mit der ersten RDL 131 verbunden. Ein Unterfüllungsmaterial (das auch als Unterfüllung bezeichnet werden kann) 133 kann einen Spalt zwischen den Halbleiter-Dies 111, 113 und 115 und der ersten RDL 131 füllen. Wie in 1B gezeigt ist, wird ein Formmaterial 135 über der ersten Seite 123U des ersten Substrats 123 und um die Halbleiter-Dies 111, 113 und 115 und das Unterfüllungsmaterial 133 abgeschieden. Das Unterfüllungsmaterial 133 und das Formmaterial 135 können kollektiv als ein Verkapselungsmaterial bezeichnet werden. Bei Ausführungsformen, bei denen nur das Unterfüllungsmaterial 133 oder nur das Formmaterial 135 verwendet wird, kann das Unterfüllungsmaterial 133 oder das Formmaterial 135 als ein Verkapselungsmaterial bezeichnet werden.The semiconductor dies 111, 113 and 115 (and the semiconductor dies 113A and 115A shown in the sectional view of 1B are not visible) are physically and electrically connected to the first RDL 131 via connectors (which may also be referred to as external contacts) 117 (e.g. 117A, 117B and 117C). An underfill material (which may also be referred to as an underfill) 133 may fill a gap between the semiconductor dies 111, 113 and 115 and the first RDL 131. As in 1B As shown, a molding material 135 is deposited over the first side 123U of the first substrate 123 and around the semiconductor dies 111, 113 and 115 and the underfill material 133. The underfill material 133 and the molding material 135 may be collectively referred to as an encapsulating material. In embodiments in which only the underfill material 133 or only the molding material 135 is used, the underfill material 133 or the molding material 135 may be referred to as an encapsulating material.

In 1B wird eine Polymerschicht 129 auf der zweiten Seite 123L des ersten Substrats 123 hergestellt. Zwar wird die Polymerschicht 129 als ein Beispiel in der nachfolgenden Erörterung verwendet, aber es dürfte klar sein, dass auch andere geeignete dielektrische Schichten statt der Polymerschicht 129 verwendet werden können. Die Polymerschicht 129 wird selektiv über der zweiten Seite 123L des ersten Substrats 123 (z. B. zwischen benachbarten äußeren Anschlüssen 125) hergestellt, ohne die Oberseiten (z. B. die Oberseiten, die ein Lot 127 haben) der äußeren Anschlüsse 125 zu bedecken. Die Polymerschicht 129 kontaktiert zwar zum Beispiel Seitenwände der äußeren Anschlüsse 125, aber sie kontaktiert oder bedeckt nicht die Oberseiten der äußeren Anschlüsse 125. Bei der dargestellten Ausführungsform stehen die äußeren Anschlüsse 125 über die Unterseite der Polymerschicht 129 über, die von dem ersten Substrat 123 entfernt ist.In 1B a polymer layer 129 is produced on the second side 123L of the first substrate 123. While polymer layer 129 will be used as an example in the discussion below, it will be appreciated that other suitable dielectric layers may be used in place of polymer layer 129. The polymer layer 129 is selectively formed over the second side 123L of the first substrate 123 (e.g., between adjacent external terminals 125) without covering the top surfaces (e.g., the top surfaces having solder 127) of the external terminals 125 . For example, although the polymer layer 129 contacts side walls of the external terminals 125, it does not contact or cover the tops of the external terminals 125. In the illustrated embodiment, the external terminals 125 protrude over the bottom of the polymer layer 129, which is away from the first substrate 123 is.

Über der zweiten Seite 123L des ersten Substrats 123, z. B. zwischen dem ersten Substrat 123 und den äußeren Anschlüssen 125, kann eine dielektrische Schicht (z. B. eine Passivierungsschicht) hergestellt werden, die jedoch in 1B nicht dargestellt ist. Diese dielektrische Schicht kann dazu verwendet werden, eine Diffusion von Metallen (z. B. eine Diffusion des Metalls der äußeren Anschlüsse 125) in das erste Substrat 123 zu verhindern oder zu verringern, und sie kann geeignete dielektrische Materialien aufweisen, wie etwa Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierte Oxide, Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertes Siliziumdioxid, Kombinationen davon oder dergleichen. Bei einigen Ausführungsformen kann die dielektrische Schicht ein Polymermaterial aufweisen, wie etwa Tieftemperatur-Polyimid (PI), Polybenzoxazol (PBO), Kombinationen davon oder dergleichen. Zur Herstellung der dielektrischen Schicht kann jedes geeignete Herstellungsverfahren verwendet werden, wie etwa chemische Aufdampfung (CVD) und physikalische Aufdampfung (PVD).Above the second side 123L of the first substrate 123, e.g. B. between the first substrate 123 and the external terminals 125, a dielectric layer (e.g. a passivation layer) can be produced, but in 1B is not shown. This dielectric layer may be used to prevent or reduce diffusion of metals (e.g., diffusion of the metal of the external terminals 125) into the first substrate 123 and may include suitable dielectric materials such as silicon oxide, silicon nitride , low-k dielectrics such as carbon-doped oxides, extremely low-k dielectrics such as porous carbon-doped silicon dioxide, combinations thereof, or the like. In some embodiments, the dielectric layer may comprise a polymeric material such as cryogenic polyimide (PI), polybenzoxazole (PBO), combinations thereof, or the like. Any suitable manufacturing method can be used to produce the dielectric layer, such as chemical vapor deposition (CVD) and physical vapor deposition (PVD).

Nachstehend werden Einzelheiten des Halbleiter-Bauelements 100 beschrieben. Der Halbleiter-Die 111 kann Folgendes aufweisen: ein zweites Substrat 111S, erste elektrische Komponenten (die nicht einzeln dargestellt sind) auf dem zweiten Substrat, erste Metallisierungsschichten (die in 1B durch eine einzelne Schicht mit dem Bezugssymbol 112 dargestellt sind), eine erste Passivierungsschicht (nicht dargestellt) und erste Außenkontakte 117A (die in 1B als bereits an leitende Pads 132 des Interposers 150 gebondet dargestellt sind und später näher erläutert werden). Bei einer Ausführungsform kann das zweite Substrat 111S dotiertes oder undotiertes massives Silizium oder eine aktive Schicht aus einem Silizium-auf-Isolator(SOI)-Substrat umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen davon. Andere Substrate, die verwendet werden können, sind mehrschichtige Substrate, Gradient-Substrate oder Hybridorientierungssubstrate.Details of the semiconductor device 100 will be described below. The semiconductor die 111 may include: a second substrate 111S, first electrical components (not shown individually) on the second substrate, first metallization layers (shown in 1B are represented by a single layer with reference symbol 112), a first passivation layer (not shown), and first external contacts 117A (shown in 1B are shown as already bonded to conductive pads 132 of the interposer 150 and will be explained in more detail later). In one embodiment, the second substrate 111S may comprise doped or undoped bulk silicon or an active layer of a silicon-on-insulator (SOI) substrate. In general, an SOI substrate includes a layer of a semiconductor material such as silicon, germanium, silicon germanium, SOI, silicon germanium on insulator (SGOI), or combinations thereof. Other substrates that can be used are multilayer substrates, gradient substrates or hybrid orientation substrates.

Die ersten elektrischen Komponenten umfassen verschiedene aktive Bauelemente (z. B. Transistoren) und passive Bauelemente (z. B. Kondensatoren, Widerstände und Induktoren) und dergleichen, die zum Erfüllen der Struktur- und Funktions-Anforderungen an den Entwurf für den Halbleiter-Die 111 verwendet werden können. Die ersten elektrischen Komponenten können in oder andernfalls auf dem zweiten Substrat 111S mit geeigneten Verfahren hergestellt werden.The first electrical components include various active devices (e.g., transistors) and passive devices (e.g., capacitors, resistors, and inductors) and the like that are used to meet the structural and functional requirements of the semiconductor die design 111 can be used. The first electrical components may be fabricated in or otherwise on the second substrate 111S using suitable methods.

Die ersten Metallisierungsschichten 112 werden über dem zweiten Substrat 111S und den ersten elektrischen Komponenten hergestellt und sind so konzipiert, dass sie die verschiedenen ersten elektrischen Komponenten zu einem funktionellen Schaltkreis verbinden. Bei einer Ausführungsform bestehen die ersten Metallisierungsschichten 112 aus abwechselnden Schichten aus einem dielektrischen und einem leitenden Material und können mit einem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess usw.) hergestellt werden. Bei einer Ausführungsform können vier Metallisierungsschichten verwendet werden, die durch mindestens eine Zwischenschicht-Dielektrikum(ILD)-Schicht von dem zweiten Substrat 111S getrennt sind, aber die exakte Anzahl der ersten Metallisierungsschichten 112 hängt von dem Entwurf des Halbleiter-Die 111 ab.The first metallization layers 112 are formed over the second substrate 111S and the first electrical components and are designed to connect the various first electrical components into a functional circuit. In one embodiment, the first metallization layers 112 consist of alternating layers of a dielectric and a conductive material and may be formed using a suitable process (such as deposition, single damascene process, dual damascene process, etc.). In one embodiment, four metallization layers separated from the second substrate 111S by at least one interlayer dielectric (ILD) layer may be used, but the exact number of first metallization layers 112 depends on the design of the semiconductor die 111.

Die erste Passivierungsschicht (nicht dargestellt) kann über den ersten Metallisierungsschichten 112 hergestellt werden, um einen gewissen Schutz für die darunter befindlichen Strukturen zu bieten. Die erste Passivierungsschicht kann aus einem oder mehreren geeigneten dielektrischen Materialien hergestellt werden, wie etwa Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden, Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid, Kombinationen davon oder dergleichen. Die erste Passivierungsschicht kann mit einem geeigneten Verfahren, wie etwa chemische Aufdampfung (CVD), hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden.The first passivation layer (not shown) may be formed over the first metallization layers 112 to provide some protection to the structures underneath. The first passivation layer may be made from one or more suitable dielectric materials such as silicon oxide, silicon nitride, low-k dielectrics such as carbon-doped oxides, extremely low-k dielectrics such as porous carbon-doped silicon dioxide, combinations of it or something like that. The first passivation layer may be formed using a suitable method such as chemical vapor deposition (CVD), but any suitable method may be used.

Die leitenden Pads 102 können über der und in elektrischem Kontakt mit der ersten Metallisierungsschicht 112 hergestellt werden. Die leitenden Pads 102 können Aluminium aufweisen, aber alternativ können auch andere Materialien, wie etwa Kupfer, verwendet werden. Die leitenden Pads 102 können mit einem Abscheidungsverfahren, wie etwa Sputtern oder Plattierung, hergestellt werden, um eine Materialschicht (nicht dargestellt) herzustellen, und dann können Teile der Materialschicht mit einem geeigneten Verfahren (wie etwa fotolithografische Maskierung und Ätzung) entfernt werden, um die leitenden Pads 102 herzustellen. Es kann aber auch ein anderes geeignetes Verfahren zur Herstellung der leitenden Pads 102 verwendet werden.The conductive pads 102 may be fabricated over and in electrical contact with the first metallization layer 112. The conductive pads 102 may comprise aluminum, but alternatively other materials such as copper may be used. The conductive pads 102 may be formed using a deposition process such as sputtering or plating to form a layer of material (not shown), and then portions of the layer of material may be removed using a suitable process (such as photolithographic masking and etching) to form the to produce conductive pads 102. However, another suitable method for producing the conductive pads 102 can also be used.

Die ersten Außenkontakte 117A können auf den leitenden Pads 102 hergestellt werden, um leitende Bereiche für den Kontakt zwischen den ersten Metallisierungsschichten 112 und z. B. der ersten RDL 131 auf dem ersten Substrat 123 bereitzustellen. Bei einer Ausführungsform können die ersten Außenkontakte 117A Kontakthügel, wie etwa Mikrobumps, kontaktieren, und sie können ein Material, wie etwa Zinn, oder andere geeignete Materialien, wie etwa Silber oder Kupfer, aufweisen. Bei einer Ausführungsform, bei der die ersten Außenkontakte 117A Zinn-Lötkontakthügel sind, können die ersten Außenkontakte 117A dadurch hergestellt werden, dass zunächst eine Schicht aus Zinn mit einem geeigneten Verfahren hergestellt wird, wie etwa Verdampfung, Elektroplattierung, Drucken, Lotübertragung und Kugelplatzierung. Nachdem eine Schicht aus Zinn auf der Struktur hergestellt worden ist, wird eine Aufschmelzung durchgeführt, um das Material in die gewünschte Kontakthügelform mit einem Durchmesser von z. B. etwa 10 µm bis 100 µm zu bringen, obwohl alternativ jede geeignete Größe verwendet werden kann.The first external contacts 117A may be formed on the conductive pads 102 to provide conductive areas for contact between the first metallization layers 112 and e.g. B. the first RDL 131 on the first substrate 123 to provide. In one embodiment, the first external contacts 117A may contact bumps, such as microbumps, and may comprise a material such as tin, or other suitable materials such as silver or copper. In an embodiment where the first external contacts 117A are tin solder bumps, the first external contacts 117A may be formed by first forming a layer of tin using a suitable method, such as evaporation, electroplating, printing, solder transfer, and ball placement. After a layer of tin has been formed on the structure, reflow is performed to form the material into the desired bump shape with a diameter of e.g. B. about 10 µm to 100 µm, although any suitable size can alternatively be used.

Wie ein Durchschnittsfachmann jedoch erkennen dürfte, sollen die vorstehend als Mikrobumps bezeichneten ersten Außenkontakte 117A nur erläuternd sein. Vielmehr kann alternativ jede geeignete Art von Außenkontakten verwendet werden, wie etwa C4-Kontakthügel (C4: controlled collapse chip connection; Chipverbindung mit kontrolliertem Kollaps), Kupfersäulen, eine Kupferschicht, eine Nickelschicht, eine anschlussfreie Schicht (LF-Schicht), eine ENEPIG-Schicht (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold), eine Cu/LF-Schicht, eine Sn/Ag-Schicht, eine Sn/Pb-Schicht, Kombinationen davon oder dergleichen. Jeder geeignete äußere Anschluss und jedes geeignete Verfahren zur Herstellung von äußeren Anschlüssen können für die ersten Außenkontakte 117A verwendet werden.However, as one of ordinary skill in the art would recognize, the first external contacts 117A referred to above as microbumps are intended to be illustrative only. Rather, any suitable type of external contacts can alternatively be used, such as C4 contact bumps (C4: controlled collapse chip connection; chip connection with controlled collapse), copper pillars, a copper layer, a nickel layer, a connection-free layer (LF layer), an ENEPIG Layer (ENEPIG: Electro less Nickel Electroless Palladium Immersion Gold), a Cu/LF layer, a Sn/Ag layer, a Sn/Pb layer, combinations thereof or the like. Any suitable external terminal and method of making external terminals may be used for the first external contacts 117A.

Der Halbleiter-Die 113 kann Folgendes aufweisen: ein drittes Substrat 113S, zweite elektrische Komponenten (die in 1B nicht einzeln dargestellt sind), zweite Metallisierungsschichten (die in 1B durch eine einzelne Schicht mit dem Bezugssymbol 114 dargestellt sind), eine zweite Passivierungsschicht (nicht dargestellt) und zweite Außenkontakte 117B. Bei einer Ausführungsform können das dritte Substrat 113S, die zweiten elektrischen Komponenten, die zweiten Metallisierungsschichten 114, die zweite Passivierungsschicht und die zweiten Außenkontakte 117B dem zweiten Substrat 111S, den ersten elektrischen Komponenten, den ersten Metallisierungsschichten 112, der ersten Passivierungsschicht bzw. den ersten Außenkontakten 117A ähnlich sein, obwohl sie alternativ aus anderen Materialien bestehen können, die mit anderen Verfahren hergestellt sein können. Zum Beispiel sind die exakte Platzierung und Herstellung der verschiedenen Bauelemente und Schichten zumindest teilweise von der gewünschten Funktionalität des Halbleiter-Die 113 abhängig.The semiconductor die 113 may include: a third substrate 113S, second electrical components (the in 1B are not shown individually), second metallization layers (which are in 1B are represented by a single layer with the reference symbol 114), a second passivation layer (not shown), and second external contacts 117B. In one embodiment, the third substrate 113S, the second electrical components, the second metallization layers 114, the second passivation layer, and the second external contacts 117B may be the second substrate 111S, the first electrical components, the first metallization layers 112, the first passivation layer, and the first external contacts, respectively 117A, although they may alternatively be made of other materials that may be made using other methods. For example, the exact placement and fabrication of the various components and layers are at least partially dependent on the desired functionality of the semiconductor die 113.

Der Halbleiter-Die 115 kann Folgendes aufweisen: ein viertes Substrat 115S, dritte elektrische Komponenten (die in 1B nicht einzeln dargestellt sind), dritte Metallisierungsschichten (die in 1B durch eine einzelne Schicht mit dem Bezugssymbol 116 dargestellt sind), eine dritte Passivierungsschicht (nicht dargestellt) und dritte Außenkontakte 117C. Bei einer Ausführungsform können das vierte Substrat 115S, die dritten elektrischen Komponenten, die dritten Metallisierungsschichten 116, die dritte Passivierungsschicht und die dritten Außenkontakte 117C dem zweiten Substrat 111S, den ersten elektrischen Komponenten, den ersten Metallisierungsschichten 112, der ersten Passivierungsschicht bzw. den ersten Außenkontakten 117A ähnlich sein, obwohl sie alternativ aus anderen Materialien bestehen können, die mit anderen Verfahren hergestellt sein können. Zum Beispiel sind die exakte Platzierung und Herstellung der verschiedenen Bauelemente und Schichten zumindest teilweise von der gewünschten Funktionalität des Halbleiter-Die 115 abhängig.The semiconductor die 115 may include: a fourth substrate 115S, third electrical components (the in 1B are not shown individually), third metallization layers (which are in 1B are represented by a single layer with the reference symbol 116), a third passivation layer (not shown), and third external contacts 117C. In one embodiment, the fourth substrate 115S, the third electrical components, the third metallization layers 116, the third passivation layer, and the third external contacts 117C may be the second substrate 111S, the first electrical components, the first metallization layers 112, the first passivation layer, and the first external contacts, respectively 117A, although they may alternatively be made of other materials that may be made using other methods. For example, the exact placement and fabrication of the various components and layers are at least partially dependent on the desired functionality of the semiconductor die 115.

Betrachten wir den Interposer 150. Das erste Substrat 123 kann z. B. ein dotiertes oder undotiertes Siliziumsubstrat oder eine aktive Schicht aus einem Silizium-auf-Isolator(SOI)-Substrat sein. Alternativ kann das erste Substrat 123 ein Glassubstrat, ein Keramiksubstrat, ein Polymersubstrat oder ein anderes Substrat sein, das eine geeignete Schutz- und/oder Verbindungsfunktionalität bereitstellen kann. Diese und andere geeignete Materialien können alternativ für das erste Substrat 123 verwendet werden.Let's consider the interposer 150. The first substrate 123 can e.g. B. be a doped or undoped silicon substrate or an active layer made of a silicon-on-insulator (SOI) substrate. Alternatively, the first substrate 123 may be a glass substrate, a ceramic substrate, a polymer substrate, or another substrate that can provide suitable protection and/or connection functionality. These and other suitable materials may alternatively be used for the first substrate 123.

Bei einigen Ausführungsformen kann das erste Substrat 123 elektrische Komponenten aufweisen, wie etwa Widerstände, Kondensatoren, Signalverteilungsschaltungen, Kombinationen davon oder dergleichen. Diese elektrischen Komponenten können aktive oder passive Komponenten oder eine Kombination davon sein. Bei anderen Ausführungsformen ist das erste Substrat 123 frei von aktiven und passiven elektrischen Komponenten.In some embodiments, the first substrate 123 may include electrical components such as resistors, capacitors, signal distribution circuits, combinations thereof, or the like. These electrical components can be active or passive components or a combination thereof. In other embodiments, the first substrate 123 is free of active and passive electrical components.

Darüber hinaus ist bei einigen Ausführungsformen das erste Substrat 123 auf dieser Stufe des Herstellungsprozesses ein Halbleiterwafer, wie etwa ein Zwölf-Zoll-Halbleiterwafer. Das erste Substrat 123 kann zum Beispiel über die in 1B gezeigten Grenzen hinaus reichen und weitere Teile aufweisen, die z. B. auch TSVs zur Herstellung von weiteren Strukturen umfassen. Daher hat, wenn Halbleiter-Dies, z. B. die Halbleiter-Dies 111, 113 und 115, an das erste Substrat 123 gebondet werden, die kombinierte Struktur eine CoW-Konfiguration (Chip-auf-Wafer-Konfiguration).Additionally, in some embodiments, the first substrate 123 at this stage of the manufacturing process is a semiconductor wafer, such as a twelve-inch semiconductor wafer. The first substrate 123 can, for example, via the in 1B extend beyond the limits shown and have further parts, e.g. B. also include TSVs for the production of other structures. Therefore, if semiconductor dies, e.g. B. the semiconductor dies 111, 113 and 115, are bonded to the first substrate 123, the combined structure is a CoW configuration (chip-on-wafer configuration).

Die Strompfade 121 können TSVs oder andere geeignete Strompfade sein. Bei Ausführungsformen, bei denen die Strompfade 121 TSVs sind, können die TSVs dadurch hergestellt werden, dass zunächst elektrisch leitende Pfade teilweise durch das erste Substrat 123 hergestellt werden und dann das erste Substrat 123 verdünnt wird, um die elektrisch leitenden Pfade freizulegen. Bei anderen Ausführungsformen verlaufen die Strompfade 121 bei ihrer Herstellung durch das erste Substrat 123, und das erste Substrat 123 braucht nicht verdünnt zu werden. Die Strompfade 121 können dadurch hergestellt werden, dass eine geeignete Fotoresistschicht oder eine Hartmaske auf dem ersten Substrat 123 hergestellt wird, das Fotoresist oder die Hartmaske strukturiert wird und dann das erste Substrat 123 geätzt wird, um Öffnungen (z. B. TSV-Öffnungen) zu erzeugen.The current paths 121 may be TSVs or other suitable current paths. In embodiments where the current paths 121 are TSVs, the TSVs may be fabricated by first fabricating electrically conductive paths partially through the first substrate 123 and then thinning the first substrate 123 to expose the electrically conductive paths. In other embodiments, the current paths 121 pass through the first substrate 123 as they are manufactured, and the first substrate 123 does not need to be thinned. The current paths 121 may be formed by forming an appropriate photoresist layer or hardmask on the first substrate 123, patterning the photoresist or hardmask, and then etching the first substrate 123 to form openings (e.g., TSV openings). to create.

Nachdem die Öffnungen für die Strompfade 121 hergestellt worden sind, können die Öffnungen z. B. mit einer Deckschicht (in 1B nicht gesondert dargestellt), einer Sperrschicht (in 1B ebenfalls nicht gesondert dargestellt) und einem leitenden Material gefüllt werden. Bei einer Ausführungsform kann die Deckschicht aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, einem dielektrischen Polymer, Kombinationen davon oder dergleichen, bestehen, das mit einem Verfahren wie chemische Aufdampfung, Oxidation, physikalische Aufdampfung, Atomlagenabscheidung oder dergleichen abgeschieden wird.After the openings for the current paths 121 have been made, the openings can z. B. with a top layer (in 1B not shown separately), a barrier layer (in 1B also not shown separately) and filled with a conductive material. In one embodiment, the cover layer may be comprised of a dielectric material such as silicon nitride, silicon oxide, a dielectric polymer, combinations thereof, or the like, prepared using a process such as chemical vapor deposition, oxidation, physical Vapor deposition, atomic layer deposition or the like is deposited.

Die Sperrschicht kann ein leitendes Material, wie etwa Titannidrid, aufweisen, aber es können auch andere Materialien verwendet werden, wie etwa Tantalnitrid, Titan, ein anderes Dielektrikum oder dergleichen. Die Sperrschicht kann mit einem CVD-Verfahren hergestellt werden, wie etwa Plasma-unterstützte chemische Aufdampfung (PECVD). Es können aber auch andere Verfahren zum Einsatz kommen, wie etwa Sputtern oder metallorganische chemische Aufdampfung (MOCVD) und Atomlagenabscheidung (ALD). Die Sperrschicht kann so hergestellt werden, dass sie die darunter befindliche Form der Öffnung für die Strompfade 121 umreißt.The barrier layer may comprise a conductive material such as titanium nitride, but other materials may also be used such as tantalum nitride, titanium, another dielectric, or the like. The barrier layer can be manufactured using a CVD process such as plasma enhanced chemical vapor deposition (PECVD). However, other processes can also be used, such as sputtering or metal-organic chemical vapor deposition (MOCVD) and atomic layer deposition (ALD). The barrier layer can be made to outline the shape of the opening for the current paths 121 underneath.

Das leitende Material kann Kupfer umfassen, aber alternativ können auch andere geeignete Materialien verwendet werden, wie etwa Aluminium, Wolfram, Legierungen, dotiertes Polysilizium, Kombinationen davon und dergleichen. Das leitende Material kann dadurch hergestellt werden, dass eine Seed-Schicht abgeschieden wird und dann Kupfer auf die Seed-Schicht elektroplattiert wird, sodass die Öffnungen für die Strompfade 121 gefüllt und überfüllt werden. Nachdem die Öffnungen für die Strompfade 121 gefüllt worden sind, können überschüssige Teile der Sperrschicht und überschüssiges leitendes Material außerhalb der Öffnungen mit einem Schleifverfahren, wie etwa durch chemisch-mechanische Polierung (CMP), entfernt werden, aber es kann jedes geeignete Entfernungsverfahren verwendet werden.The conductive material may include copper, but alternatively other suitable materials may be used, such as aluminum, tungsten, alloys, doped polysilicon, combinations thereof, and the like. The conductive material can be made by depositing a seed layer and then electroplating copper onto the seed layer so that the openings for the current paths 121 are filled and overfilled. After the openings for the current paths 121 have been filled, excess portions of the barrier layer and excess conductive material outside the openings may be removed using an abrasive process such as chemical mechanical polishing (CMP), but any suitable removal method may be used.

Nachdem die Strompfade 121 hergestellt worden sind, kann die erste RDL 131 auf der ersten Seite 123U des ersten Substrats 123 hergestellt werden, um eine Verbindung zwischen den Strompfaden 121, den Außenkontakten 117A und den Halbleiter-Dies 111, 113 und 115 herzustellen. Die erste RDL 131 weist elektrisch leitende Strukturelemente (leitende Leitungen und/oder Durchkontaktierungen) auf, die in einer oder mehreren dielektrischen Schichten der ersten RDL 131 angeordnet sind. Die leitenden Strukturelemente der ersten RDL 131 können mit üblichen Verfahren zur Herstellung von Verbindungsstrukturen in integrierten Schaltkreisen hergestellt werden. Bei einer Ausführungsform umfassen die leitenden Strukturelemente der ersten RDL 131 mindestens eine leitende Schicht, die aus einem Metall, wie etwa, Aluminium, Kupfer, Wolfram, Titan oder Kombinationen davon, besteht. Die mindestens eine leitende Schicht kann dadurch hergestellt werden, dass eine Seed-Schicht hergestellt wird, die Seed-Schicht mit einem strukturierten Fotoresist (nicht dargestellt) bedeckt wird und dann das Metall auf der Seed-Schicht in den Öffnungen des Fotoresists plattiert wird. Anschließend werden das Fotoresist und Teile der Seed-Schicht, die sich unter dem Fotoresist befinden, entfernt, sodass die mindestens eine leitende Schicht zurückbleibt, die eine Dicke von etwa 0,5 µm bis etwa 30 µm bei einer Breite von etwa 5 µm haben kann. Die eine oder die mehreren dielektrischen Schichten der ersten RDL 131 können Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierte Oxide, Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertes Siliziumdioxid, Kombinationen davon oder dergleichen, aufweisen, und sie können mit einem Verfahren, wie etwa chemische Aufdampfung (CVD) und physikalische (PVD), oder einem anderen geeigneten Abscheidungsverfahren hergestellt werden.After the current paths 121 are formed, the first RDL 131 may be formed on the first side 123U of the first substrate 123 to establish a connection between the current paths 121, the external contacts 117A and the semiconductor dies 111, 113 and 115. The first RDL 131 has electrically conductive structural elements (conductive lines and/or vias) which are arranged in one or more dielectric layers of the first RDL 131. The conductive structural elements of the first RDL 131 can be manufactured using conventional methods for producing interconnect structures in integrated circuits. In one embodiment, the conductive features of the first RDL 131 include at least one conductive layer made of a metal such as aluminum, copper, tungsten, titanium, or combinations thereof. The at least one conductive layer may be formed by forming a seed layer, covering the seed layer with a patterned photoresist (not shown), and then plating the metal on the seed layer in the openings of the photoresist. The photoresist and portions of the seed layer located beneath the photoresist are then removed, leaving behind the at least one conductive layer, which may have a thickness of about 0.5 μm to about 30 μm and a width of about 5 μm . The one or more dielectric layers of the first RDL 131 may include silicon oxide, silicon nitride, low-k dielectrics such as carbon-doped oxides, extremely low-k dielectrics such as porous carbon-doped silicon dioxide, combinations thereof, or the like. and may be manufactured using a process such as chemical vapor deposition (CVD) and physical vapor deposition (PVD), or other suitable deposition process.

Nachdem die erste RDL 131 hergestellt worden ist, kann eine optionale vierte Passivierungsschicht (nicht dargestellt) über der ersten RDL 131 hergestellt werden, und durch die vierte Passivierungsschicht können Durchkontaktierungen hergestellt werden, um einen elektrischen Zugriff auf die erste RDL 131 zu ermöglichen. Bei einer Ausführungsform kann die vierte Passivierungsschicht aus einem oder mehreren geeigneten dielektrischen Materialien bestehen, wie etwa Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden, Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid, Tieftemperatur-Polyimid (PI), Polybenzoxazol (PBO), Kombinationen davon oder dergleichen. Die vierte Passivierungsschicht kann mit einem geeigneten Verfahren hergestellt werden, wie etwa chemische Aufdampfung (CVD), Aufschleudern und/oder Lithografie, aber es kann auch ein anderes geeignetes Verfahren zum Einsatz kommen.After the first RDL 131 is fabricated, an optional fourth passivation layer (not shown) may be fabricated over the first RDL 131, and vias may be fabricated through the fourth passivation layer to provide electrical access to the first RDL 131. In one embodiment, the fourth passivation layer may consist of one or more suitable dielectric materials such as silicon oxide, silicon nitride, low-k dielectrics such as carbon-doped oxides, extremely low-k dielectrics such as porous carbon-doped silicon dioxide , low temperature polyimide (PI), polybenzoxazole (PBO), combinations thereof or the like. The fourth passivation layer may be formed using a suitable method such as chemical vapor deposition (CVD), spin coating, and/or lithography, but another suitable method may also be used.

Nachdem die erste RDL 131 (und gegebenenfalls die optionale vierte Passivierungsschicht) hergestellt worden sind, können leitende Pads 132 über und in einer elektrischen Verbindung mit der ersten RDL 131 auf der ersten Seite 123U des ersten Substrats 123 hergestellt werden. Die leitenden Pads 132 können Aluminium aufweisen, aber es können auch andere Materialien, wie etwa Kupfer, verwendet werden. Die leitenden Pads 132 können mit einem Abscheidungsverfahren, wie etwa Sputtern, hergestellt werden, um eine Materialschicht (nicht dargestellt) herzustellen, und dann können Teile der Materialschicht mit einem geeigneten Verfahren (wie etwa fotolithografische Maskierung und Ätzung) entfernt werden, um die leitenden Pads 132 herzustellen. Es kann aber auch ein anderes geeignetes Verfahren zur Herstellung der leitenden Pads 132 verwendet werden.After the first RDL 131 (and optional fourth passivation layer) are fabricated, conductive pads 132 may be fabricated over and in electrical connection with the first RDL 131 on the first side 123U of the first substrate 123. The conductive pads 132 may include aluminum, but other materials such as copper may also be used. The conductive pads 132 may be formed using a deposition process such as sputtering to form a layer of material (not shown), and then portions of the material layer may be removed using a suitable process (such as photolithographic masking and etching) to form the conductive pads 132 to produce. However, another suitable method for producing the conductive pads 132 can also be used.

Über der zweiten Seite 123L des ersten Substrats 123 kann eine zweite RDL, die jedoch in 1B nicht dargestellt ist, hergestellt werden und z. B. über die Strompfade 121 elektrisch mit der ersten RDL 131 verbunden werden. Darüber hinaus kann eine fünfte Passivierungsschicht (nicht dargestellt) über der zweiten RDL hergestellt werden. Die Materialien und Herstellungsverfahren für die zweite RDL und die fünfte Passivierungsschicht können denen für die erste RDL 131 bzw. die vierte Passivierungsschicht ähnlich sein, und daher werden Einzelheiten hier nicht wiederholt.A second RDL can be placed above the second side 123L of the first substrate 123, but in 1B is not shown, are manufactured and z. B. via the current paths 121 electrically with the first th RDL 131 can be connected. Additionally, a fifth passivation layer (not shown) may be fabricated over the second RDL. The materials and manufacturing processes for the second RDL and the fifth passivation layer may be similar to those for the first RDL 131 and the fourth passivation layer, respectively, and therefore details are not repeated here.

Dann können äußere Anschlüsse 125 über der zweiten Seite 123L des ersten Substrats 123 hergestellt werden und z. B. über Strompfade 121 elektrisch mit der ersten RDL 131 verbunden werden. In den Fällen, in denen eine zweite RDL und eine fünfte Passivierungsschicht über der zweiten Seite 123L des ersten Substrats 123 hergestellt werden, werden die äußeren Anschlüsse 125 über der fünften Passivierungsschicht hergestellt und werden mit der zweiten RDL elektrisch verbunden, die wiederum z. B. über die Strompfade 121 mit der ersten RDL 131 verbunden wird. Die äußeren Anschlüsse 125 können bei der nachfolgenden Bearbeitung z. B. durch Aufschmelzung mit einem anderen Substrat (nicht dargestellt) physisch und elektrisch verbunden werden, um eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS)-Struktur herzustellen. Bei der dargestellten Ausführungsform sind die äußeren Anschlüsse 125 Kupfersäulen mit einer Höhe von etwa 20 µm bis etwa 70 µm, wie etwa 40 µm, und einer Breite von etwa 40 µm bis etwa 170 µm, wie etwa 80 µm. Wie in 1B gezeigt ist, wird ein Lot 127 auf den Oberseiten der äußeren Anschlüsse 125 abgeschieden, das eine Höhe von etwa 10 µm bis etwa 50 µm haben kann. Die vorgenannten Dimensionen der äußeren Anschlüsse 125 und des Lots 127 sind lediglich Beispiele, und es sind andere geeignete Dimensionen für die äußeren Anschlüsse 125 und das Lot 127 möglich.Then external connections 125 can be made over the second side 123L of the first substrate 123 and e.g. B. be electrically connected to the first RDL 131 via current paths 121. In cases where a second RDL and a fifth passivation layer are formed over the second side 123L of the first substrate 123, the external terminals 125 are formed over the fifth passivation layer and are electrically connected to the second RDL, which in turn is e.g. B. is connected to the first RDL 131 via the current paths 121. The external connections 125 can be z. B. physically and electrically connected to another substrate (not shown) by reflow to produce a chip-on-wafer-on-substrate (CoWoS) structure. In the illustrated embodiment, the external terminals 125 are copper columns having a height of about 20 μm to about 70 μm, such as about 40 μm, and a width of about 40 μm to about 170 μm, such as about 80 μm. As in 1B As shown, a solder 127 is deposited on the tops of the external terminals 125, which may have a height of about 10 μm to about 50 μm. The aforementioned dimensions of the external terminals 125 and solder 127 are merely examples, and other suitable dimensions for the external terminals 125 and solder 127 are possible.

Bei einer anderen Ausführungsform können die äußeren Anschlüsse 125 Kontakthügel, wie etwa C4-Kontakthügel, sein, und sie können ein Material, wie etwa Zinn, oder andere geeignete Materialien, wie etwa Silber oder Kupfer, aufweisen. Bei einer Ausführungsform, bei der die äußeren Anschlüsse 125 Zinn-Lötkontakthügel sind, können die äußeren Anschlüsse 125 dadurch hergestellt werden, dass zunächst eine Schicht aus Zinn mit einem geeigneten Verfahren hergestellt wird, wie etwa Verdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung usw. Nachdem die Schicht aus Zinn auf der Struktur hergestellt worden ist, wird eine Aufschmelzung durchgeführt, um das Material in die gewünschte Kontakthügelform mit einem Durchmesser von z. B. etwa 80 µm zu bringen.In another embodiment, the external terminals 125 may be bumps, such as C4 bumps, and may comprise a material such as tin or other suitable materials such as silver or copper. In an embodiment where the external terminals 125 are tin solder bumps, the external terminals 125 may be formed by first forming a layer of tin using a suitable method such as evaporation, electroplating, printing, solder transfer, ball placement, etc. After the layer of tin has been formed on the structure, reflow is carried out to form the material into the desired bump shape with a diameter of e.g. B. to bring about 80 µm.

Wie ein Durchschnittsfachmann jedoch erkennen dürfte, sollen die vorstehend als C4-Kontakthügel bezeichneten äußeren Anschlüsse 125 nur erläuternd sein. Vielmehr kann alternativ jede geeignete Art von Außenkontakten verwendet werden, wie etwa Mikrobumps, Kupfersäulen, eine Kupferschicht, eine Nickelschicht, eine anschlussfreie Schicht (LF-Schicht), eine ENEPIG-Schicht, eine Cu/LF-Schicht, eine Sn/Ag-Schicht, eine Sn/Pb-Schicht, Kombinationen davon oder dergleichen. Jeder geeignete äußere Anschluss und jedes geeignete Verfahren zur Herstellung von äußeren Anschlüssen können für die äußeren Anschlüsse 125 verwendet werden.However, as one of ordinary skill in the art would recognize, the external terminals 125 referred to above as C4 bumps are intended to be illustrative only. Rather, any suitable type of external contacts can alternatively be used, such as microbumps, copper pillars, a copper layer, a nickel layer, a terminal-free layer (LF layer), an ENEPIG layer, a Cu/LF layer, a Sn/Ag layer , an Sn/Pb layer, combinations thereof, or the like. Any suitable external terminal and any suitable method of making external terminals can be used for the external terminals 125.

Anschließend können die Halbleiter-Dies 111, 113 und 115 z. B. mit einem Bondverfahren an den Interposer 150 gebondet werden. Bei einer Ausführungsform, bei der die ersten Außenkontakte 117 Lot-Mikrobumps sind, kann das Bondverfahren so durchgeführt werden, dass die ersten Außenkontakte 117 zunächst zu ihren jeweiligen leitenden Pads 132 ausgerichtet werden und dann in physischen Kontakt mit den leitenden Pads 132 gebracht werden. Nachdem der Kontakt hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um die ersten Außenkontakte 117 zu schmelzen, wodurch die ersten Außenkontakte 117 an die leitenden Pads 132 gebondet werden.The semiconductor dies 111, 113 and 115 can then be used, for example. B. bonded to the interposer 150 using a bonding process. In an embodiment where the first external contacts 117 are solder microbumps, the bonding process may be performed such that the first external contacts 117 are first aligned with their respective conductive pads 132 and then brought into physical contact with the conductive pads 132. After contact is made, reflow may be performed to melt the first external contacts 117, thereby bonding the first external contacts 117 to the conductive pads 132.

Nach der Bondung kann das Unterfüllungsmaterial 133 in den Zwischenraum zwischen dem Interposer 150 und den Halbleiter-Dies 111, 113 und 115 injiziert werden oder anderweitig abgeschieden werden. Das erste Unterfüllungsmaterial 133 kann zum Beispiel ein flüssiges Epoxidharz sein, das zwischen den Halbleiter-Dies 111, 113 und 115 und dem ersten Substrat 123 verteilt wird und dann gehärtet wird. Dieses erste Unterfüllungsmaterial 133 kann zur Vermeidung von Rissbildung in den ersten Außenkontakten 117 verwendet werden, wo Risse normalerweise von thermischen Spannungen verursacht werden.After bonding, the underfill material 133 may be injected or otherwise deposited into the space between the interposer 150 and the semiconductor dies 111, 113 and 115. The first underfill material 133 may be, for example, a liquid epoxy resin that is distributed between the semiconductor dies 111, 113 and 115 and the first substrate 123 and then cured. This first underfill material 133 can be used to prevent cracking in the first external contacts 117, where cracks are normally caused by thermal stresses.

Wie in 1B gezeigt ist, kann das Unterfüllungsmaterial 133 außerdem Spalte 119 (siehe 1A) zwischen Seitenwänden von benachbarten Halbleiter-Dies füllen. Die Größe (z. B. die Breite) der Spalte 119 kann in dem Bereich von etwa 30 µm bis etwa 300 µm liegen und kann für verschiedene Entwurfsanforderungen und -aspekte eingestellt werden. Eine geringere Spaltgröße ermöglicht zum Beispiel eine höhere Integrationsdichte und führt zu einer geringeren Größe des Halbleiter-Bauelements 100, aber sie erfordert die Verwendung des Unterfüllungsmaterials 133 (das teurer als das Formmaterial 135 ist) zum Füllen der Spalte 119. Umgekehrt ermöglichen größere Spalte die Verwendung des Formmaterials 135 zum Füllen der Spalte 119, aber sie können auch zu einer größeren Bauelementgröße führen und können eine stärkere Verformung des Halbleiter-Bauelements 100 verursachen, wie nachstehend näher dargelegt wird.As in 1B is shown, the underfill material 133 can also be column 119 (see 1A) between side walls of adjacent semiconductor dies. The size (e.g., width) of column 119 may range from about 30 μm to about 300 μm and may be adjusted for various design requirements and considerations. For example, a smaller gap size allows for higher integration density and results in a smaller size of the semiconductor device 100, but requires the use of the underfill material 133 (which is more expensive than the mold material 135) to fill the gap 119. Conversely, larger gaps enable use of the mold material 135 to fill the gaps 119, but they can also result in larger device size and can cause more deformation of the semiconductor device 100, as will be discussed in more detail below.

In Abhängigkeit von der Größe der Spalte 119 kann die Unterfüllung 133 auf Grund der Kapillarkraft, die auf der Größe der Spalte 119 beruht, bis zu den Oberseiten der Halbleiter-Dies 111, 113 und 115 reichen, wie in dem Beispiel von 1B gezeigt ist. Bei einer weiteren Ausführungsform kann die Unterfüllung 133 auf Grund der breiteren Spalte 119 (und somit der schwächeren Kapillarkraft) bis unter die Oberseiten der Halbleiter-Dies 111, 113 und 115 reichen. Im Vergleich zu dem Formmaterial 135 hat das Unterfüllungsmaterial 133 eine größere Fließgeschwindigkeit und eine homogene und hohlraumfreie Fließstruktur, und es härtet schneller aus. Darüber hinaus kann das Unterfüllungsmaterial 133 Spalte (z. B. die Spalte 119 oder den Spalt zwischen dem Interposer 150 und den Halbleiter-Dies 111, 113 und 115) mit kleinen Spaltgrößen (z. B. Spalte mit einer Größe von etwa 10 µm bis 60 µm) füllen, die das Formmaterial 135 möglicherweise nicht füllen kann.Depending on the size of the gap 119, the underfill 133 may extend to the tops of the semiconductor dies 111, 113 and 115 due to the capillary force based on the size of the gap 119, as in the example of 1B is shown. In a further embodiment, the underfill 133 can extend below the tops of the semiconductor dies 111, 113 and 115 due to the wider gap 119 (and thus the weaker capillary force). Compared to the molding material 135, the underfill material 133 has a greater flow rate and a homogeneous and void-free flow structure, and it hardens faster. In addition, the underfill material 133 can contain gaps (e.g., the gap 119 or the gap between the interposer 150 and the semiconductor dies 111, 113, and 115) with small gap sizes (e.g., gaps ranging in size from about 10 μm to 60 µm) that the mold material 135 may not be able to fill.

Dann wird das Formmaterial 135 auf der ersten Seite 123U des ersten Substrats 123 (z. B. über der ersten RDL 131) abgeschieden. Das Formmaterial 135 umschließt bei einigen Ausführungsformen die Halbleiter-Dies 111, 113 und 115 und das Unterfüllungsmaterial 133. Das Formmaterial 135 kann zum Beispiel ein Epoxidharz, ein organisches Polymer, ein Polymer mit oder ohne einen zugesetzten Füllstoff auf Siliziumdioxid-Basis oder Glas-Füllstoff oder andere Materialien umfassen. Bei einigen Ausführungsformen umfasst das Formmaterial 135 eine flüssige Formmasse (LMC), die beim Auftragen eine Gel-Flüssigkeit ist. Das Formmaterial 135 kann beim Auftragen eine Flüssigkeit oder ein Feststoff sein. Alternativ kann das Formmaterial 135 andere Isolier- und/oder Verkappungsmaterialien aufweisen. Das Formmaterial 135 wird bei einigen Ausführungsformen mit einem Formverfahren auf Wafer-Ebene aufgebracht. Das Formmaterial 135 kann zum Beispiel durch Formpressen, Pressspritzen, Form-Unterfüllung (MUF) oder andere Verfahren geformt werden.Then, the molding material 135 is deposited on the first side 123U of the first substrate 123 (e.g., over the first RDL 131). The molding material 135, in some embodiments, encloses the semiconductor dies 111, 113, and 115 and the underfill material 133. The molding material 135 may, for example, be an epoxy resin, an organic polymer, a polymer with or without an added silica-based filler, or glass filler or include other materials. In some embodiments, the molding material 135 includes a liquid molding compound (LMC) that is a gel liquid when applied. The molding material 135 may be a liquid or a solid when applied. Alternatively, the molding material 135 may include other insulating and/or capping materials. The molding material 135 is deposited using a wafer-level molding process in some embodiments. The molding material 135 may be formed, for example, by compression molding, injection molding, mold underfilling (MUF), or other methods.

Dann wird das Formmaterial 135 bei einigen Ausführungsformen mit einem Härtungsverfahren gehärtet. Das Härtungsverfahren kann das Erwärmen des Formmaterials 135 auf eine festgelegte Temperatur über einen festgelegten Zeitraum unter Verwendung eines Glühverfahrens oder eines anderen Erwärmungsverfahrens umfassen. Das Härtungsverfahren kann außerdem eine Belichtung mit UV-Licht, eine Bestrahlung mit Infrarot(Ir)-Energie, Kombinationen davon oder eine Kombination davon mit einem Erwärmungsprozess umfassen. Alternativ kann das Formmaterial 135 mit anderen Verfahren gehärtet werden. Bei einigen Ausführungsformen wird kein Härtungsverfahren verwendet.Then, in some embodiments, the mold material 135 is hardened using a curing process. The curing process may include heating the mold material 135 to a specified temperature for a specified period of time using an annealing process or other heating process. The curing process may also include exposure to UV light, exposure to infrared (Ir) energy, combinations thereof, or a combination thereof with a heating process. Alternatively, the mold material 135 may be hardened using other methods. In some embodiments, no curing process is used.

1B zeigt zwar das Unterfüllungsmaterial 133, das den Spalt zwischen dem Interposer 150 und den Halbleiter-Dies 111, 113 und 115 füllt, aber statt des Unterfüllungsmaterials 133 kann auch das Formmaterial 135 zum Füllen des Spalts verwendet werden, wenn der Spalt groß ist (z. B. größer als 10 µm). Ebenso kann, wenn die Spalte 119 groß (z. B. größer als 40 µm) sind, das Formmaterial 135 statt des Unterfüllungsmaterials 133 zum Füllen der Spalte 119 verwendet werden (in 1B nicht dargestellt). Andere Kombinationen aus dem Unterfüllungsmaterial 133 und dem Formmaterial 135 sind möglich. 1B 12 shows the underfill material 133 filling the gap between the interposer 150 and the semiconductor dies 111, 113 and 115, but instead of the underfill material 133, the mold material 135 can also be used to fill the gap if the gap is large (e.g. B. larger than 10 µm). Likewise, if the gaps 119 are large (e.g., greater than 40 μm), the molding material 135 may be used to fill the gaps 119 instead of the underfill material 133 (in 1B not shown). Other combinations of the underfill material 133 and the molding material 135 are possible.

Auf Grund des Unterschieds zwischen den CTEs des Formmaterials 135, des Unterfüllungsmaterials 133 und/oder anderer Materialien, die in dem Halbleiter-Bauelement 100 verwendet werden, kann es zu einer Verformung des Halbleiter-Bauelements 100 kommen. Zum Beispiel kann der CTE des Unterfüllungsmaterials 133 in dem Bereich von etwa 15 Teilen je Million Teile pro °C (ppm/°C) bis etwa 200 ppm/°C, wie etwa bei 120 ppm/°C, liegen, und der CTE des Formmaterials 135 kann in dem Bereich von etwa 4 ppm/°C bis etwa 80 ppm/°C, wie etwa bei 26 ppm/°C, liegen. In dem Beispiel von 1B ist das Formmaterial 135 in den Randbereichen 103 (z. B. den Bereichen in der Nähe der äußeren Begrenzungen des Interposers 150, wie etwa den Bereichen, in denen die Halbleiter-Dies 113 und 115 angeordnet sind) des Interposers 150 und um das Unterfüllungsmaterial 133 angeordnet. Daher dehnt sich bei hohen Temperaturen (z. B. höher als 200 °C) das Unterfüllungsmaterial 133 stärker als das Formmaterial 135 aus, was dazu führen kann, dass sich die Randbereiche 103 des Interposers 150 nach unten zu dem mittleren Bereich 101 (z. B. dem Bereich in der Nähe der Mitte des Interposers 150, wie etwa dem Bereich, in der der Halbleiter-Die 111 angeordnet ist) des Interposers 150 biegen. Während einer nachfolgenden Aufschmelzung zum Verbinden der äußeren Anschlüsse 125 des Halbleiter-Bauelements 100 mit entsprechenden leitenden Strukturelementen (z. B. leitenden Pads oder Verbindern) eines anderen Substrats (in 1B nicht dargestellt) zur Herstellung einer CoWoS-Struktur kann die vorstehend beschriebene Verformung zu kalten Lötstellen in dem mittleren Bereich 101 und/oder zu Lötbrücken (z. B. Lot, das benachbarte äußere Anschlüsse 125 verbindet, sodass es zu einem elektrischen Kurzschluss kommt) in den Randbereichen 103 führen. Kalte Lötstellen und Lötbrücken beeinträchtigen die Zuverlässigkeit der CoWoS-Struktur und verringern die Ausbeute bei der Halbleiterfertigung. Wie vorstehend dargelegt worden ist, wird die Polymerschicht 129 hergestellt, um die Verformung des Halbleiter-Bauelements 100 zu verringern und kalte Lötstellen und/oder Lötbrücken zu vermeiden oder zu reduzieren.Due to the difference between the CTEs of the molding material 135, the underfill material 133, and/or other materials used in the semiconductor device 100, deformation of the semiconductor device 100 may occur. For example, the CTE of the underfill material 133 may be in the range of about 15 parts per million parts per °C (ppm/°C) to about 200 ppm/°C, such as 120 ppm/°C, and the CTE of the Molding material 135 may range from about 4 ppm/°C to about 80 ppm/°C, such as 26 ppm/°C. In the example of 1B is the molding material 135 in the edge regions 103 (e.g., the regions near the outer boundaries of the interposer 150, such as the regions in which the semiconductor dies 113 and 115 are disposed) of the interposer 150 and around the underfill material 133 arranged. Therefore, at high temperatures (e.g., higher than 200° C.), the underfill material 133 expands more than the molding material 135, which may cause the edge regions 103 of the interposer 150 to move downward toward the central region 101 (e.g. B. the area near the center of the interposer 150, such as the area in which the semiconductor die 111 is arranged) of the interposer 150 bend. During subsequent reflow to connect the external terminals 125 of the semiconductor device 100 to corresponding conductive features (e.g., conductive pads or connectors) of another substrate (in 1B not shown) to produce a CoWoS structure, the deformation described above can result in cold solder joints in the central region 101 and/or solder bridges (e.g. solder that connects adjacent external connections 125, so that an electrical short circuit occurs). the edge areas 103 lead. Cold solder joints and solder bridges affect the reliability of the CoWoS structure and reduce the yield of semiconductor manufacturing. As discussed above, the polymer layer 129 is manufactured to reduce the deformation of the semiconductor device 100 and to avoid or reduce cold solder joints and/or solder bridges.

Bleiben wir bei 1B. Die Polymerschicht 129 wird auf der zweiten Seite 123L des ersten Substrats 123 hergestellt. Die Polymerschicht 129 wird selektiv über der zweiten Seite 123L, z. B. zwischen benachbarten äußeren Anschlüssen 125, verteilt, ohne die Oberseiten (z. B. die Oberflächen mit dem Lot 127) der äußeren Anschlüsse 125 zu bedecken. Die Polymerschicht 129 weist bei einigen Ausführungsformen Polyimid (PI), Polybenzoxazol (PBO), Harz, Epoxidharz, Acrylpolymer, Kombinationen davon oder dergleichen auf. Bei einigen Ausführungsformen weist die Polymerschicht 129 ein Formmaterial, wie etwa ein Epoxidharz, mit einem Füllstoff (z. B. Siliziumoxid) auf. Bei einer Ausführungsform weist die Polymerschicht 129 ein Unterfüllungsmaterial auf. Die Polymerschicht 129 kann in einem flüssigen Zustand sein, wenn sie auf der zweiten Seite 123L des ersten Substrats 123 verteilt wird. Zur Herstellung der Polymerschicht 129 kann eine geeignete Dosiervorrichtung oder - verfahren (z. B. Ausstoßen, Verteilen) verwendet werden.Let's stay with it 1B . The polymer layer 129 is produced on the second side 123L of the first substrate 123. The polymer layer 129 is selectively over the second side 123L, e.g. B. between adjacent external terminals 125, without covering the top surfaces (e.g. the surfaces with the solder 127) of the external terminals 125. The polymer layer 129, in some embodiments, includes polyimide (PI), polybenzoxazole (PBO), resin, epoxy resin, acrylic polymer, combinations thereof, or the like. In some embodiments, the polymer layer 129 includes a molding material, such as an epoxy resin, with a filler (e.g., silicon oxide). In one embodiment, the polymer layer 129 includes an underfill material. The polymer layer 129 may be in a liquid state when distributed on the second side 123L of the first substrate 123. A suitable metering device or method (e.g., ejection, distribution) can be used to produce the polymer layer 129.

Die Zusammensetzung, Lage, Dicke und/oder das Volumen der Polymerschicht 129 können so eingestellt werden, dass ein festgelegter CTE und/oder Spannungsniveau erreicht werden, um der Verformung des Halbleiter-Bauelements 100 entgegenzuwirken. Zum Beispiel können bei Ausführungsformen, bei denen das Volumen des Unterfüllungsmaterials 133 das Gesamtvolumen des Unterfüllungsmaterials 133 und des Formmaterials 135 dominiert (z. B. mehr als etwa 60 % des Gesamtvolumens einnimmt), der CTE und/oder das Spannungsniveau der Polymerschicht 129 so eingestellt werden (z. B. durch Ändern der Zusammensetzung, Lage, Dicke und/oder des Volumens der Polymerschicht 129), dass sie mit dem CTE und/oder dem Spannungsniveau des Unterfüllungsmaterials 133 übereinstimmen, um die Verformung des Halbleiter-Bauelements 100 zu kompensieren. Bei einigen Ausführungsformen wird das Volumen oder die Dicke der Polymerschicht 129 so eingestellt (z. B. erhöht), dass die Verformung des Halbleiter-Bauelements 100 kompensiert wird. Als ein weiteres Beispiel können, wenn das Volumen der Polymerschicht 129 kleiner als das Volumen des Unterfüllungsmaterials 133 ist, der CTE und/oder das Spannungsniveau der Polymerschicht 129 so eingestellt werden, dass sie höher als der CTE und/oder das Spannungsniveau des Unterfüllungsmaterials 133 sind, um eine ausreichende Kompensation zur Verringerung der Verformung des Halbleiter-Bauelements 100 zu erreichen. Als ein noch weiteres Beispiel können, wenn das Formmaterial 135 statt des Unterfüllungsmaterials 133 verwendet wird, der CTE und/oder das Spannungsniveau der Polymerschicht 129 so eingestellt werden, dass sie mit dem CTE und/oder dem Spannungsniveau des Formmaterials 135 übereinstimmen.The composition, location, thickness and/or volume of the polymer layer 129 may be adjusted to achieve a specified CTE and/or stress level to counteract the deformation of the semiconductor device 100. For example, in embodiments in which the volume of the underfill material 133 dominates the total volume of the underfill material 133 and the molding material 135 (e.g., occupies more than about 60% of the total volume), the CTE and/or the stress level of the polymer layer 129 may be adjusted so (e.g., by changing the composition, location, thickness and/or volume of the polymer layer 129) to match the CTE and/or the stress level of the underfill material 133 to compensate for the deformation of the semiconductor device 100. In some embodiments, the volume or thickness of the polymer layer 129 is adjusted (e.g., increased) to compensate for the deformation of the semiconductor device 100. As another example, if the volume of the polymer layer 129 is less than the volume of the underfill material 133, the CTE and/or the stress level of the polymer layer 129 may be adjusted to be higher than the CTE and/or the stress level of the underfill material 133 in order to achieve sufficient compensation to reduce the deformation of the semiconductor component 100. As yet another example, if the molding material 135 is used instead of the underfill material 133, the CTE and/or the stress level of the polymer layer 129 may be adjusted to match the CTE and/or the stress level of the molding material 135.

1C zeigt eine vergrößerte Darstellung eines Bereichs 105 von 1B. In dem dargestellten Beispiel hat durch die Benetzung der Polymerschicht 129 auf den äußeren Anschlüssen 125 ein erster Teil der Polymerschicht 129, der die Seitenwände der äußeren Anschlüsse 125 kontaktiert, eine Höhe H2 (die auch als eine Dicke H2 der Polymerschicht 129 bezeichnet wird), und ein zweiter Teil der Polymerschicht 129, der von den äußeren Anschlüssen 125 entfernt ist (z. B. in der Mitte zwischen benachbarten äußeren Anschlüssen 125) hat eine Höhe H1 (die auch als eine Dicke H1 der Polymerschicht 129 bezeichnet wird). Die Höhe H2 ist größer als die Höhe H1, und die Unterseite 129U der Polymerschicht 129, die von dem ersten Substrat 123 entfernt ist, kann ein rundes Profil in der Nähe der äußeren Anschlüsse 125 haben, wie in dem Beispiel von 1C gezeigt ist. Die Werte für die Höhe H1 und die Höhe H2 können von verschiedenen Entwurfsfaktoren abhängen, z. B. der Größe der äußeren Anschlüsse 125, der Benetzbarkeit der Polymerschicht 129 und dem Umfang der durch die Polymerschicht 129 zu kompensierenden Verformung. Zum Beispiel beträgt bei einer Ausführungsform, bei der die Höhe (entlang der gleichen Richtung wie H2 gemessen) der äußeren Anschlüsse 125 etwa 40 µM beträgt, die Höhe H1 etwa 2 µm bis etwa 40 µm, und die Höhe H2 beträgt etwa 10 µm bis etwa 70 µm. Andere Dimensionen für die Höhe H1 und die Höhe H2 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. 1C shows an enlarged view of an area 105 of 1B . In the example shown, due to the wetting of the polymer layer 129 on the external terminals 125, a first part of the polymer layer 129, which contacts the side walls of the external terminals 125, has a height H2 (which is also referred to as a thickness H2 of the polymer layer 129), and a second portion of the polymer layer 129 remote from the external terminals 125 (e.g., midway between adjacent external terminals 125) has a height H1 (also referred to as a thickness H1 of the polymer layer 129). The height H2 is greater than the height H1, and the bottom 129U of the polymer layer 129, remote from the first substrate 123, may have a round profile near the external terminals 125, as in the example of 1C is shown. The values for height H1 and height H2 may depend on various design factors, such as: B. the size of the external connections 125, the wettability of the polymer layer 129 and the extent of the deformation to be compensated for by the polymer layer 129. For example, in an embodiment where the height (measured along the same direction as H2) of the external terminals 125 is about 40 μM, the height H1 is about 2 μm to about 40 μm, and the height H2 is about 10 μm to about 70 µm. Other dimensions for height H1 and height H2 are possible and are intended to be within the scope of the present invention.

Obwohl die Höhe H2 in dem Beispiel von 1C größer als die Höhe H1 dargestellt ist, kann in Abhängigkeit von dem Material der Polymerschicht 129 und der Benetzbarkeit der Polymerschicht 129 auf den äußeren Anschlüssen 125 die Höhe H2 gleich der Höhe H1 sein (wobei z. B. die Polymerschicht 129 eine gleichbleibende Dicke hat), und bei einigen Ausführungsformen kann die Polymerschicht 129 eine ebene Oberseite 129F (siehe Strichlinie) haben, die die Seitenwände der äußeren Anschlüsse 125 kontaktiert.Although the height H2 in the example of 1C greater than the height H1, depending on the material of the polymer layer 129 and the wettability of the polymer layer 129 on the external connections 125, the height H2 can be equal to the height H1 (e.g. the polymer layer 129 has a constant thickness) , and in some embodiments, the polymer layer 129 may have a flat top surface 129F (see dashed line) that contacts the sidewalls of the external terminals 125.

In 1B ist die Polymerschicht 129 auf der zweiten Seite 123L des ersten Substrats 123 in dem mittleren Bereich 101 und dem Randbereich 103 angeordnet. 1D zeigt eine weitere Ausführungsform eines Halbleiter-Bauelements 180, das dem Halbleiter-Bauelement 100 von 1B ähnlich ist, wobei jedoch die Polymerschicht 129 andere Positionen hat. Insbesondere ist die Polymerschicht 129 des Halbleiter-Bauelements 180 über einem ersten Teil der zweiten Seite 123L des ersten Substrats 123 angeordnet, und ein zweiter Teil der zweiten Seite 123L wird nicht von der Polymerschicht 129 bedeckt (liegt frei). Zum Beispiel hat in 1D der mittlere Bereich 101 nicht die Polymerschicht 129 (er wird nicht von ihr bedeckt), und die Polymerschicht 129 ist in den Randbereichen 103 hergestellt. Diese und weitere Änderungen und/oder Modifikationen der Polymerschicht 129 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.In 1B the polymer layer 129 is arranged on the second side 123L of the first substrate 123 in the middle region 101 and the edge region 103. 1D shows a further embodiment of a semiconductor component 180, which is the semiconductor component 100 of 1B is similar, but the polymer layer 129 has different positions. In particular, the polymer layer 129 of the semiconductor device 180 is arranged over a first part of the second side 123L of the first substrate 123, and a second part of the second side 123L is not covered (exposed) by the polymer layer 129. For example, in 1D the middle region 101 does not have the polymer layer 129 (it is not covered by it), and the polymer layer 129 is made in the edge regions 103. These and other changes and/or modifications to the polymer layer 129 are possible and are intended to be within the scope of the present invention.

Die Dicke (z. B. die Höhe H1 in 1C) und die Positionen (z. B. mittlerer Bereich 101 und/oder Randbereiche 103 in den 1B und 1C) der Polymerschicht 129 bestimmen bei einigen Ausführungsformen das Volumen der Polymerschicht 129. Die Zusammensetzung, die Dicke und/oder das Volumen der Polymerschicht 129 können so geändert werden, dass ein Ziel-Spannungsniveau erreicht wird, um der Spannung entgegenzuwirken, die z. B. von der Unterfüllung 133 und dem Formmaterial 135 verursacht wird. Bei Ausführungsformen, bei denen die Polymerschicht 129 sowohl in dem mittleren Bereich 101 als auch in den Randbereichen 103 des Interposers 150 angeordnet ist (siehe 1B), kann die Dicke (z. B. die Höhe H1 in 1C) der Polymerschicht 129 2 µm bis 40 µm betragen, und das Spannungsniveau (z. B. der Elastizitätsmodul) der Polymerschicht 129 kann 1 GPa bis etwa 10 GPa betragen. Bei Ausführungsformen, bei denen die Polymerschicht 129 in den Randbereichen 103 des Interposers 150 angeordnet ist (siehe 1D), kann die Dicke (z. B. die Höhe H1 in 1C) der Polymerschicht 129 2 µm bis 40 µm betragen, und das Spannungsniveau (z. B. der Elastizitätsmodul) der Polymerschicht 129 kann 1 GPa bis etwa 10 GPa betragen.The thickness (e.g. the height H1 in 1C ) and the positions (e.g. middle area 101 and/or edge areas 103 in the 1B and 1C ) of the polymer layer 129, in some embodiments, determine the volume of the polymer layer 129. The composition, thickness, and/or volume of the polymer layer 129 may be changed to achieve a target stress level to counteract the stress, e.g. B. caused by the underfilling 133 and the molding material 135. In embodiments in which the polymer layer 129 is arranged both in the central region 101 and in the edge regions 103 of the interposer 150 (see 1B) , the thickness (e.g. the height H1 in 1C ) of the polymer layer 129 can be 2 μm to 40 μm, and the stress level (e.g., elastic modulus) of the polymer layer 129 can be 1 GPa to about 10 GPa. In embodiments in which the polymer layer 129 is arranged in the edge regions 103 of the interposer 150 (see 1D ), the thickness (e.g. the height H1 in 1C ) of the polymer layer 129 can be 2 μm to 40 μm, and the stress level (e.g., elastic modulus) of the polymer layer 129 can be 1 GPa to about 10 GPa.

Die 2A bis 2D zeigen Schnittansichten einer Halbleiterstruktur 200 auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform. Die Elemente oder Strukturen, die die Gleichen wie in 1B sind, sind in den 2A bis 2D mit den gleichen Bezugssymbolen bezeichnet, und in den 2A bis 2D bezeichnet ein Bezugssymbol mit dem Suffix M eine Komponente oder Struktur, die mehrere Kopien eines jeweiligen Elements der Struktur von 1B umfasst, die nicht das Suffix M haben. Zum Beispiel weist der Interposer 150M von 2A eine Vielzahl von Bereichen 202, 204 und 206 auf, wobei jeder Bereich dem Interposer 150 von 1B entspricht.The 2A until 2D show sectional views of a semiconductor structure 200 at various manufacturing stages according to one embodiment. The elements or structures that are the same as in 1B are, are in the 2A until 2D designated with the same reference symbols, and in the 2A until 2D A reference symbol with the suffix M denotes a component or structure that contains multiple copies of a respective element of the structure 1B includes those that do not have the suffix M. For example, the interposer has 150M of 2A a plurality of areas 202, 204 and 206, each area being assigned to the interposer 150 1B corresponds.

In 2A wird ein Interposer 150M bereitgestellt. Der Interposer 150M weist ein Substrat 123M, eine RDL 131M, Strompfade 121 (z. B. TSVs oder andere Strompfade) und äußere Anschlüsse 125 (z. B. C4-Kontakthügel) auf. Wie später näher dargelegt wird, wird nach einem nachfolgenden Vereinzelungsprozess (siehe 2D) jeder der Bereiche (z. B. 202, 204 und 206) der Halbleiterstruktur 200 zu einem Halbleiter-Bauelement, wie etwa dem Halbleiter-Bauelement 100 von 1B.In 2A An Interposer 150M is provided. The interposer 150M includes a substrate 123M, an RDL 131M, current paths 121 (e.g., TSVs or other current paths), and external terminals 125 (e.g., C4 bumps). As will be explained in more detail later, after a subsequent isolation process (see 2D ) each of the regions (e.g. 202, 204 and 206) of the semiconductor structure 200 to a semiconductor device, such as the semiconductor device 100 of 1B .

Über einer zweiten Seite 123L des ersten Substrats 123M, z. B. zwischen dem ersten Substrat 123M und den äußeren Anschlüssen 125, kann eine dielektrische Schicht (z. B. eine Passivierungsschicht) hergestellt werden, die jedoch in 2A nicht dargestellt ist. Diese dielektrische Schicht kann dazu verwendet werden, eine Diffusion von Metallen (z. B. eine Diffusion des Metalls der äußeren Anschlüsse 125) in das erste Substrat 123M zu verhindern oder zu verringern. Einzelheiten zu den Materialien und Herstellungsverfahren für diese dielektrische Schicht sind denen ähnlich, die vorstehend unter Bezugnahme auf 1B beschrieben worden sind, und werden daher hier nicht wiederholt.Over a second side 123L of the first substrate 123M, e.g. B. between the first substrate 123M and the external terminals 125, a dielectric layer (e.g. a passivation layer) can be produced, but in 2A is not shown. This dielectric layer may be used to prevent or reduce diffusion of metals (e.g., diffusion of the metal of the external terminals 125) into the first substrate 123M. Details of the materials and manufacturing methods for this dielectric layer are similar to those discussed above with reference to 1B have been described and will therefore not be repeated here.

Um die Halbleiterstruktur 200 herzustellen, werden in jedem der Bereiche (z. B. 202, 204 und 206) des Interposers 150M Halbleiter-Dies 111, 113 und 115 über Anschlüsse 117 (z. B. Mikrobumps) physisch und elektrisch mit einem entsprechenden Teil der RDL 131M verbunden. Der Spalt zwischen dem Interposer 150M und den Halbleiter-Dies 111, 113 und 115 wird mit der Unterfüllung 133 gefüllt. Das Formmaterial 135 wird über der RDL 131 und um die Halbleiter-Dies 111, 113 und 115 und die Unterfüllung 133 abgeschieden. Einzelheiten zu den Materialien und Herstellungsverfahren für die Unterfüllung 133 und das Formmaterial 135 sind denen ähnlich, die vorstehend unter Bezugnahme auf 1B beschrieben worden sind, und werden daher hier nicht wiederholt.To fabricate the semiconductor structure 200, in each of the regions (e.g., 202, 204, and 206) of the interposer 150M, semiconductor dies 111, 113, and 115 are physically and electrically connected to a corresponding part via connectors 117 (e.g., microbumps). connected to the RDL 131M. The gap between the interposer 150M and the semiconductor dies 111, 113 and 115 is filled with the underfill 133. The mold material 135 is deposited over the RDL 131 and around the semiconductor dies 111, 113 and 115 and the underfill 133. Details of the materials and manufacturing methods for the underfill 133 and the molding material 135 are similar to those discussed above with reference to 1B have been described and will therefore not be repeated here.

In 2B wird ein Polymermaterial 129' selektiv über dem Substrat 123M (z. B. zwischen benachbarten äußeren Anschlüssen 125) abgeschieden, ohne die Oberseiten (z. B. die Oberflächen der äußeren Anschlüsse 125, die von dem Substrat 123M entfernt sind) der äußeren Anschlüsse 125 zu bedecken. Die Zusammensetzung des Polymermaterials 129' kann der der Polymerschicht 129 ähnlich sein, die vorstehend bei 1B beschrieben worden ist, und die Einzelheiten werden daher hier nicht wiederholt. Das Polymermaterial 129' wird unter Verwendung einer Dosiervorrichtung 201 verteilt. Bei einigen Ausführungsformen hat die Dosiervorrichtung 201 eingebaute Heizelemente, damit das Polymermaterial 129' in einem flüssigen Zustand ist, wenn es abgeschieden wird. Bei einigen Ausführungsformen hat die Dosiervorrichtung 201 eine eingebaute UV-Lichtquelle, damit das Polymermaterial 129' in einem flüssigen Zustand ist, wenn es abgeschieden wird.In 2 B For example, a polymeric material 129' is selectively deposited over the substrate 123M (e.g., between adjacent external terminals 125), excluding the top surfaces (e.g., the surfaces of the external terminals 125 remote from the substrate 123M) of the external terminals 125 to cover. The composition of the polymer material 129' may be similar to that of the polymer layer 129 described above 1B has been described and the details will therefore not be repeated here. The polymeric material 129' is distributed using a metering device 201. In some embodiments, the metering device 201 has built-in heating elements so that the polymeric material 129' is in a liquid state when deposited. In some embodiments, the dispenser 201 has a built-in UV light source so that the polymer material 129' is in a liquid state when deposited.

Das abgeschiedene Polymermaterial 129' bildet die Polymerschicht 129 über dem Substrat 123M, wie in 2C gezeigt ist. In Abhängigkeit von der Benetzbarkeit der Polymerschicht 129 auf den äußeren Anschlüssen 125 kann die Polymerschicht 129 eine ebene Oberseite 129U, die von dem Substrat 123M entfernt ist, haben, wobei die ebene Oberseite 129U die Seitenwände der äußeren Anschlüsse 125 kontaktiert, wie in 2C gezeigt ist. Bei anderen Ausführungsformen kann die Oberseite der Polymerschicht 129 ein rundes Profil in der Nähe der äußeren Anschlüsse 125 haben, das z. B. dem in 1C ähnlich ist. Die Polymerschicht 129 kann eine erste Höhe H1 in einem ersten Teil, der von den äußeren Anschlüssen 125 entfernt ist (z. B. in der Mitte zwischen benachbarten äußeren Anschlüssen 125), und eine zweite Höhe H2 in einem zweiten Teil in der Nähe (z. B. in Kontakt mit den Seitenwänden) der äußeren Anschlüsse 125 haben, wobei H2 größer als H1 ist. Die Abmessungen der Höhe H1 und der Höhe H2 sind vorstehend unter Bezugnahme auf 1C erörtert worden, und daher werden Einzelheiten hier nicht wiederholt.The deposited polymer material 129' forms the polymer layer 129 over the substrate 123M, as shown in 2C is shown. Depending on the wettability of the polymer layer 129 on the external terminals 125, the polymer layer 129 may have a flat top 129U remote from the substrate 123M, the flat top 129U contacting the sidewalls of the external terminals 125, as shown in FIG 2C is shown. In other embodiments, the top of the polymer layer 129 may have a round profile near the external terminals 125, e.g. B. the in 1C is similar. The polymer layer 129 may have a first height H1 in a first part from the external terminals 125 (e.g., midway between adjacent external terminals 125), and have a second height H2 in a second portion proximate (e.g., in contact with the sidewalls) of the external terminals 125 , where H2 is greater than H1. The dimensions of the height H1 and the height H2 are above with reference to 1C have been discussed and therefore details will not be repeated here.

Nachdem die Polymerschicht 129 hergestellt worden ist, wird ein Härtungsprozess durchgeführt, um die Polymerschicht 129 vollständig auszuhärten. Bei einigen Ausführungsformen ist der Härtungsprozess ein Warmhärtungsprozess, der bei einer Temperatur von etwa 130 °C bis etwa 250 °C, wie etwa bei 180 °C, und über eine Zeitspanne von etwa 30 Minuten bis etwa 4 Stunden, wie etwa 90 Minuten, durchgeführt wird. Bei anderen Ausführungsformen wird ein UV-Härtungsprozess durchgeführt, um die Polymerschicht 129 auszuhärten. Der UV-Härtungsprozess kann mit UV-Licht mit einer Wellenlänge von etwa 300 nm bis etwa 396 nm durchgeführt werden, und die Zeitspanne für den UV-Härtungsprozess kann etwa 5 Sekunden bis etwa 180 Sekunden betragen. Die vorstehenden Härtungsprozesse sind lediglich Beispiele, und andere Härtungsprozesse und -verfahren sind ebenfalls möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.After the polymer layer 129 is produced, a curing process is performed to fully cure the polymer layer 129. In some embodiments, the curing process is a heat curing process performed at a temperature of about 130°C to about 250°C, such as 180°C, and for a period of time of about 30 minutes to about 4 hours, such as 90 minutes becomes. In other embodiments, a UV curing process is performed to cure the polymer layer 129. The UV curing process can be performed using UV light with a wavelength of about 300 nm to about 396 nm, and the time period for the UV curing process can be about 5 seconds to about 180 seconds. The foregoing curing processes are merely examples, and other curing processes and methods are also possible and are intended to be within the scope of the present invention.

Bei anderen Ausführungsformen wird ein Härtungsprozess durchgeführt, um die Polymerschicht 129 partiell zu härten. Zum Beispiel wird ein UV-Härtungsprozess durchgeführt, um die Polymerschicht 129 partiell zu härten. Für den partiellen UV-Härtungsprozess kann die gleiche Wellenlänge wie, aber eine andere Zeitspanne als bei dem vorstehend beschriebenen vollständigen UV-Härtungsprozess verwendet werden. Zum Beispiel kann die Zeitspanne für den UV-Härtungsprozess so eingestellt (z. B. verkürzt) werden, dass unterschiedliche Härtungsstufen (z. B. vollständige Härtung oder partielle Härtung) erreicht werden. Ebenso kann ein Warmhärtungsprozess zum partiellen Härten der Polymerschicht 129 verwendet werden. Die Temperatur und/oder die Dauer des vorstehend erörterten vollständigen Warmhärtungsprozesses können so modifiziert werden (z. B. niedrigere Temperatur und/oder kürzere Dauer), dass unterschiedliche Härtungsstufen erreicht werden. Die partiell gehärtete Polymerschicht 129 kann in einem nachfolgenden Aufschmelzprozess (z. B. einem Aufschmelzprozess zum Bonden der äußeren Anschlüsse 125 des Halbleiter-Bauelements 100 an ein weiteres Substrat, um eine CoWoS-Struktur herzustellen) weiter gehärtet werden, sodass die Polymerschicht 129 nach dem nachfolgenden Aufschmelzprozess vollständig ausgehärtet sein kann.In other embodiments, a curing process is performed to partially cure the polymer layer 129. For example, a UV curing process is performed to partially cure the polymer layer 129. The partial UV curing process may use the same wavelength as, but a different time period than, the full UV curing process described above. For example, the time period for the UV curing process can be adjusted (e.g., shortened) to achieve different levels of curing (e.g., full cure or partial cure). Likewise, a thermosetting process can be used to partially harden the polymer layer 129. The temperature and/or duration of the full heat curing process discussed above may be modified (e.g., lower temperature and/or shorter duration) to achieve different levels of curing. The partially hardened polymer layer 129 can be further hardened in a subsequent reflow process (e.g. a reflow process for bonding the outer connections 125 of the semiconductor component 100 to another substrate in order to produce a CoWoS structure), so that the polymer layer 129 after can be completely hardened by the subsequent melting process.

Dann wird in 2D nach dem Härtungsprozess die Halbleiterstruktur 200 entlang von Grenzen verschiedener Bereiche (z. B. 202, 204 und 206 in 2A) unter Verwendung einer Vereinzelungsvorrichtung 205 vereinzelt, die zum Beispiel ein Vereinzelungsmesser oder eine Laser-Vereinzelungsvorrichtung sein kann. Nach dem Vereinzelungsprozess wird eine Vielzahl von Halbleiter-Bauelementen 100 (siehe auch 1B) hergestellt. Es ist zu beachten, dass bei verschiedenen Ausführungsformen die Polymerschicht 129 erst hergestellt wird, nachdem die äußeren Anschlüsse (z. B. 125 in 1B, 305 in 3B und 507 in 1C) des Interposers (z. B. des Interposers 150) hergestellt worden sind und bevor der Interposer an dem weiteren Substrat befestigt wird (um z. B. eine CoWoS-Struktur herzustellen).Then in 2D After the curing process, the semiconductor structure 200 along boundaries of various areas (e.g. 202, 204 and 206 in 2A) singulated using a singulation device 205, which may be, for example, a singulation knife or a laser singulation device. After the separation process, a large number of semiconductor components 100 (see also 1B) manufactured. Note that in various embodiments, the polymer layer 129 is formed only after the external terminals (e.g., 125 in 1B , 305 in 3B and 507 in 1C ) of the interposer (e.g. the interposer 150) have been produced and before the interposer is attached to the further substrate (e.g. to produce a CoWoS structure).

2D zeigt, dass die Polymerschicht 129 über dem mittleren Bereich und den Randbereichen jedes Halbleiter-Bauelements 100 angeordnet ist. Ähnlich wie in 1D kann bei einigen Ausführungsformen die Polymerschicht 129 über den Randbereichen jedes Halbleiter-Bauelements 100 angeordnet werden, und der mittlere Bereich jedes Halbleiter-Bauelements 100 ist frei von der Polymerschicht 129 ist (d. h. er wird nicht von ihr bedeckt). Diese und weitere Abwandlungen und/oder Modifikationen der Polymerschicht 129 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. 2D shows that the polymer layer 129 is arranged over the central region and the edge regions of each semiconductor device 100. Similar to in 1D In some embodiments, the polymer layer 129 may be disposed over the edge regions of each semiconductor device 100, and the central region of each semiconductor device 100 is free of (ie, not covered by) the polymer layer 129. These and other variations and/or modifications of the polymer layer 129 are possible and are intended to be within the scope of the present invention.

Die 3A bis 3C zeigen Schnittansichten eines Halbleiter-Bauelements 300 auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform. Der Einfachheit halber zeigen die 3A bis 3C nur ein Halbleiter-Bauelement 300, wobei klar ist, dass mehrere Zehn, Hunderte oder sogar Tausende der Halbleiter-Bauelemente 300 auf einem Interposer hergestellt werden können und anschließend zu einer Vielzahl von Halbleiter-Bauelementen 300 vereinzelt werden können. Die Elemente oder Strukturen, die die Gleichen wie in 1B sind, sind in den 3A bis 3C mit den gleichen Bezugssymbolen bezeichnet. Wenn nicht anders angegeben, werden Elemente oder Strukturen mit den gleichen Bezugssymbolen aus dem gleichen Material und mit den gleichen Herstellungsverfahren hergestellt, und daher werden Einzelheiten nicht wiederholt.The 3A until 3C show sectional views of a semiconductor component 300 at various manufacturing stages according to one embodiment. For the sake of simplicity, they show 3A until 3C only one semiconductor component 300, it being clear that several tens, hundreds or even thousands of the semiconductor components 300 can be produced on an interposer and can then be separated into a large number of semiconductor components 300. The elements or structures that are the same as in 1B are, are in the 3A until 3C designated with the same reference symbols. Unless otherwise indicated, elements or structures with the same reference symbols are made from the same material and using the same manufacturing processes and therefore details are not repeated.

In 3A wird ein Halbleiter-Bauelement 300 hergestellt. Das Halbleiter-Bauelement 300 ist dem Halbleiter-Bauelement 100 von 1B ähnlich, mit der Ausnahme, dass in 3A äußere Anschlüsse 305 aus Lot bestehen und die Polymerschicht 129 nicht hergestellt wird. Die äußeren Anschlüsse 305 können dadurch hergestellt werden, dass zunächst ein Fotoresist (nicht dargestellt) über der zweiten Seite 123L des ersten Substrats 123 abgeschieden wird, das Fotoresist strukturiert wird, um Öffnungen an Positionen herzustellen, an denen die äußeren Anschlüsse 305 hergestellt werden sollen, und Lot mit einem geeigneten Abscheidungsverfahren, wie etwa Plattierung, in den Öffnungen abgeschieden wird. In dem dargestellten Beispiel haben die äußeren Anschlüsse 305 jeweils ebene (d. h. gerade) Seitenwände 305S, und daher bleibt ein Abstand zwischen zwei gegenüberliegenden Seiten 305S eines äußeren Anschlusses 305 von einem ersten Ende der Seitenwände 305S, das das erste Substrat 123 kontaktiert, bis zu einem zweiten Ende der Seitenwände 305S, das von dem ersten Substrat 123 entfernt ist, im Wesentlichen gleich.In 3A a semiconductor component 300 is produced. The semiconductor component 300 is the semiconductor component 100 from 1B similar, except that in 3A external connections 305 are made of solder and the polymer layer 129 is not produced. The external connections 305 can be made by first placing a photoresist (not shown) over the second side 123L of the first substrate 123 depositing, patterning the photoresist to form openings at positions where the external terminals 305 are to be formed, and depositing solder in the openings using a suitable deposition method, such as plating. In the example shown, the external terminals 305 each have flat (ie, straight) sidewalls 305S, and therefore a distance remains between two opposite sides 305S of an external terminal 305 from a first end of the sidewalls 305S contacting the first substrate 123 up to one second end of the sidewalls 305S, which is distant from the first substrate 123, is substantially the same.

Wie in 3A gezeigt ist, wird ein Polymermaterial 129' selektiv über der zweiten Seite 123L des ersten Substrats 123 unter Verwendung der Dosiervorrichtung 201 verteilt, ohne Oberseiten 305T der äußeren Anschlüsse 305, z. B. zwischen benachbarten äußeren Anschlüssen 305 und/oder neben den äußeren Anschlüssen 305, zu bedecken. Das abgeschiedene Polymermaterial 129' bildet die Polymerschicht 129, wie in 3B gezeigt ist.As in 3A As shown, a polymer material 129' is selectively distributed over the second side 123L of the first substrate 123 using the metering device 201, without tops 305T of the external terminals 305, e.g. B. between adjacent external connections 305 and / or next to the external connections 305 to cover. The deposited polymer material 129' forms the polymer layer 129, as shown in 3B is shown.

Dann wird, wie in 3B gezeigt ist, die Polymerschicht 129 mit einem Härtungsprozess 303 ausgehärtet (z. B. vollständig oder partiell). Bei einigen Ausführungsformen ist der Härtungsprozess 303 ein UV-Härtungsprozess, der zum vollständigen Aushärten der Polymerschicht 129 durchgeführt wird. Der UV-Härtungsprozess kann unter Verwendung von UV-Licht mit einer Wellenlänge von etwa 300 nm bis etwa 396 nm und einer Zeitspanne von etwa 5 Sekunden bis etwa 180 Sekunden durchgeführt werden, um die Polymerschicht 129 vollständig auszuhärten. Bei anderen Ausführungsformen wird ein UV-Härtungsprozess durchgeführt, um die Polymerschicht 129 partiell zu härten, und ein anschließender Aufschmelzprozess schließt die Härtung der Polymerschicht 129 ab. Für den partiellen UV-Härtungsprozess kann die gleiche Wellenlänge wie, aber eine andere Zeitspanne als, bei dem vollständigen UV-Härtungsprozess verwendet werden. Zum Beispiel kann die Zeitspanne für den UV-Härtungsprozess so eingestellt (z. B. verkürzt) werden, dass unterschiedliche Härtungsstufen (z. B. vollständige Härtung oder partielle Härtung) erreicht werden. Nach dem Härtungsprozess 303 (einem partiellen UV-Härtungsprozess oder einem vollständigen UV-Härtungsprozess) ist die Polymerschicht 129 ausgehärtet und sie bietet ein Auflager und/oder eine Begrenzung für die äußeren Anschlüsse 305 während eines anschließenden Aufschmelzprozesses. Die UV-Härtung wird in der vorstehenden Erörterung als ein Beispiel für den Härtungsprozess 303 verwendet. Es können auch andere geeignete Härtungsprozesse verwendet werden, die innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen.Then, as in 3B is shown, the polymer layer 129 is cured (e.g. completely or partially) with a curing process 303. In some embodiments, the curing process 303 is a UV curing process that is performed to fully cure the polymer layer 129. The UV curing process may be performed using UV light having a wavelength of about 300 nm to about 396 nm and a time period of about 5 seconds to about 180 seconds to fully cure the polymer layer 129. In other embodiments, a UV curing process is performed to partially cure the polymer layer 129 and a subsequent reflow process completes the curing of the polymer layer 129. The partial UV curing process can use the same wavelength as, but a different time period than, the full UV curing process. For example, the time period for the UV curing process can be adjusted (e.g., shortened) to achieve different levels of curing (e.g., full cure or partial cure). After the curing process 303 (a partial UV curing process or a full UV curing process), the polymer layer 129 is cured and provides a support and/or boundary for the external terminals 305 during a subsequent reflow process. UV curing is used as an example of the curing process 303 in the discussion above. Other suitable curing processes may also be used, which are intended to be within the scope of the present invention.

Dann wird in 3C ein Aufschmelzprozess 307 durchgeführt. Bei dem Aufschmelzprozess 307 werden die äußeren Anschlüsse 305 (die in dem dargestellten Beispiel aus Lot bestehen) aufgeschmolzen. Auf Grund der Oberflächenspannung des aufgeschmolzenen Lots haben erste Teile 305B (die Teile, die über die Polymerschicht 129 überstehen) der äußeren Anschlüsse 305 nach der Beendigung des Aufschmelzprozesses 307 ein rundes Profil (z. B. haben sie die Form von Kugeln oder Kugelteilen). Es ist zu beachten, dass auf Grund der Beschränkung, die von der (z. B. partiell oder vollständig) gehärteten Polymerschicht 129 bereitgestellt wird, zweite Teile 305A (die Teile der äußeren Anschlüsse 305 zwischen den ersten Teilen 305B und dem ersten Substrat 123) der äußeren Anschlüsse 305 die ebenen (d. h. geraden) Seitenwände nach Beendigung des Aufschmelzprozesses 307 beibehalten. Bei Ausführungsformen, bei denen die Polymerschicht 129 mit dem Härtungsprozess 303 partiell gehärtet wird, schließt der Aufschmelzprozess 307 auch den Härtungsprozess ab, und somit ist nach dem Aufschmelzprozess 307 die Polymerschicht 129 vollständig ausgehärtet.Then in 3C a melting process 307 is carried out. During the melting process 307, the external connections 305 (which consist of solder in the example shown) are melted. Due to the surface tension of the melted solder, first parts 305B (the parts that protrude beyond the polymer layer 129) of the external connections 305 have a round profile after the end of the melting process 307 (e.g. they have the shape of spheres or spherical parts). Note that due to the constraint provided by the (e.g., partially or fully) cured polymer layer 129, second portions 305A (the portions of the external terminals 305 between the first portions 305B and the first substrate 123) of the external connections 305 maintain the flat (ie straight) side walls after the melting process 307 has ended. In embodiments in which the polymer layer 129 is partially cured with the curing process 303, the reflow process 307 also completes the curing process, and thus after the reflow process 307 the polymer layer 129 is completely cured.

Die 3B und 3C zeigen, dass die Polymerschicht 129 über der zweiten Seite 123L des ersten Substrats 123 hergestellt ist und den mittleren Bereich und die Randbereiche des Halbleiter-Bauelements 300 bedeckt. Ähnlich wie in 1D wird bei anderen Ausführungsformen (nicht dargestellt) die Polymerschicht 129 in den Randbereichen des Halbleiter-Bauelements 300 hergestellt, und der mittlere Bereich des Halbleiter-Bauelements 300 ist frei von der Polymerschicht 129. Diese und weitere Abwandlungen und/oder Modifikationen der Polymerschicht 129 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.The 3B and 3C show that the polymer layer 129 is fabricated over the second side 123L of the first substrate 123 and covers the central region and the edge regions of the semiconductor device 300. Similar to in 1D In other embodiments (not shown), the polymer layer 129 is produced in the edge regions of the semiconductor component 300, and the central region of the semiconductor component 300 is free of the polymer layer 129. These and further variations and / or modifications of the polymer layer 129 are possible and are intended to be within the scope of the present invention.

4 zeigt eine vergrößerte Darstellung eines Bereichs 309 von 3C. Wie in 4 gezeigt ist, haben die ersten Teile 305B der äußeren Anschlüsse 305 eine Breite W2, die größer als eine Breite W1 der zweiten Teile 305A der äußeren Anschlüsse 305 ist. Bei einigen Ausführungsformen liegt die Breite W2 in dem Bereich von etwa 80 µm bis etwa 120 µm, und die Breite W1 liegt in dem Bereich von etwa 40 µm bis etwa 80 µm. 4 shows an enlarged view of an area 309 of 3C . As in 4 As shown, the first parts 305B of the external terminals 305 have a width W2 that is larger than a width W1 of the second parts 305A of the external terminals 305. In some embodiments, the width W2 is in the range of about 80 μm to about 120 μm and the width W1 is in the range of about 40 μm to about 80 μm.

In dem Beispiel von 4 hat auf Grund der Benetzung der Polymerschicht 129 auf dem äußeren Anschluss 305 ein erster Teil der Polymerschicht 129, der die Seitenwände des äußeren Anschlusses 305 kontaktiert, eine Höhe H4 (die auch als eine Dicke H4 der Polymerschicht 129 bezeichnet wird), und ein zweiter Teil der Polymerschicht 129, der von den äußeren Anschlüssen 305 entfernt ist (z. B. in der Mitte zwischen benachbarten äußeren Anschlüssen 305), hat eine dritte Höhe H3 (die auch als eine Dicke H3 der Polymerschicht 129 bezeichnet wird). Die Höhe H4 ist größer als die Höhe H3, und die Unterseite der Polymerschicht 129, die von dem ersten Substrat 123 entfernt ist, kann in der Nähe der äußeren Anschlüsse 305 ein rundes Profil haben, wie in dem Beispiel von 4 gezeigt ist. Die Werte für die Höhe H3 und die Höhe H4 können von verschiedenen Entwurfsfaktoren abhängen, z. B. der Größe der äußeren Anschlüsse 305, der Benetzbarkeit der Polymerschicht 129 und dem Umfang der durch die Polymerschicht 129 zu kompensierenden Verformung. Zum Beispiel beträgt bei einer Ausführungsform, bei der die Höhe (entlang der gleichen Richtung wie H3 gemessen) der äußeren Anschlüsse 305 etwa 70 µm beträgt, die Höhe H3 etwa 2 µm bis etwa 40 µm, und die Höhe H4 beträgt etwa 10 µm bis etwa 70 µm. Andere Dimensionen für die Höhe H3 und die Höhe H4 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.In the example of 4 Due to the wetting of the polymer layer 129 on the outer terminal 305, a first part of the polymer layer 129 that contacts the side walls of the outer terminal 305 has a height H4 (which is also referred to as a thickness H4 of the polymer layer 129), and a second part The polymer layer 129, which is remote from the external terminals 305 (e.g., midway between adjacent external terminals 305), has a third height H3 (also referred to as a Thickness H3 of the polymer layer 129 is referred to). The height H4 is greater than the height H3, and the bottom of the polymer layer 129, remote from the first substrate 123, may have a round profile near the external terminals 305, as in the example of 4 is shown. The values for height H3 and height H4 may depend on various design factors, such as: B. the size of the external connections 305, the wettability of the polymer layer 129 and the extent of the deformation to be compensated for by the polymer layer 129. For example, in an embodiment where the height (measured along the same direction as H3) of the external terminals 305 is about 70 μm, the height H3 is about 2 μm to about 40 μm, and the height H4 is about 10 μm to about 70 µm. Other dimensions for height H3 and height H4 are possible and are intended to be within the scope of the present invention.

Obwohl die Höhe H4 in dem Beispiel von 4 größer als die Höhe H3 dargestellt ist, kann in Abhängigkeit von dem Material der Polymerschicht 129 und der Benetzbarkeit der Polymerschicht 129 auf den äußeren Anschlüssen 125 die Höhe H4 gleich der Höhe H3 sein, und bei einigen Ausführungsformen kann die Polymerschicht 129 eine ebene Oberseite 129F (siehe Strichlinie) haben, die die Seitenwände der äußeren Anschlüsse 305 kontaktiert.Although the height H4 in the example of 4 greater than the height H3, depending on the material of the polymer layer 129 and the wettability of the polymer layer 129 on the external terminals 125, the height H4 may be equal to the height H3, and in some embodiments, the polymer layer 129 may have a flat top surface 129F ( see dashed line) that contacts the side walls of the external connections 305.

Die 5A bis 5C zeigen Schnittansichten eines Halbleiter-Bauelements 500 auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Der Einfachheit halber zeigen die 5A bis 5C nur ein Halbleiter-Bauelement 500, wobei klar ist, dass mehrere Zehn, Hunderte oder sogar Tausende der Halbleiter-Bauelemente 500 auf einem Interposer hergestellt werden können und anschließend zu einer Vielzahl von Halbleiter-Bauelementen 500 vereinzelt werden können. Die Elemente oder Strukturen, die die Gleichen wie in 1B sind, sind in den 5A bis 5C mit den gleichen Bezugssymbolen bezeichnet. Wenn nicht anders angegeben, werden Elemente oder Strukturen mit den gleichen Bezugssymbolen aus dem gleichen Material und mit den gleichen Herstellungsverfahren hergestellt, und daher werden Einzelheiten hier nicht wiederholt.The 5A until 5C show sectional views of a semiconductor component 500 at various manufacturing stages according to some embodiments. For the sake of simplicity, they show 5A until 5C only one semiconductor component 500, whereby it is clear that several tens, hundreds or even thousands of the semiconductor components 500 can be produced on an interposer and can then be separated into a large number of semiconductor components 500. The elements or structures that are the same as in 1B are, are in the 5A until 5C designated with the same reference symbols. Unless otherwise indicated, elements or structures with the same reference symbols are made from the same material and using the same manufacturing processes and therefore details are not repeated here.

In 5A wird ein Halbleiter-Bauelement 500 hergestellt. Das Halbleiter-Bauelement 500 ist dem Halbleiter-Bauelement 300 von 3A ähnlich, bevor das Polymermaterial 129' verteilt wird, und Einzelheiten werden hier nicht wiederholt.In 5A a semiconductor component 500 is produced. The semiconductor component 500 is the semiconductor component 300 from 3A similarly before the polymer material 129' is distributed, and details will not be repeated here.

Dann wird in 1B ein Aufschmelzprozess 501 durchgeführt. Durch den Aufschmelzprozess 501 schmelzen die äußeren Anschlüsse 305, die aus Lot bestehen, und sie verfestigen sich wieder, nachdem der Aufschmelzprozess beendet ist. Auf Grund der Oberflächenspannung des geschmolzenen Lots ändert sich das Profil der äußeren Anschlüsse 305 nach dem Aufschmelzprozesses 307 in ein rundes Profil (z. B. in Kugeln oder Kugelteile). Nachstehend werden die äußeren Anschlüsse 305 nach dem Aufschmelzprozess 501 als äußere Anschlüsse 507 bezeichnet.Then in 1B a melting process 501 is carried out. Through the reflow process 501, the external terminals 305, which are made of solder, melt and solidify again after the reflow process is completed. Due to the surface tension of the molten solder, the profile of the external connections 305 changes into a round profile (e.g. into spheres or spherical parts) after the melting process 307. Below, the external connections 305 after the reflow process 501 are referred to as external connections 507.

Dann wird, wie in 5C gezeigt ist, das Polymermaterial 129' selektiv über der zweiten Seite 123L des ersten Substrats 123 unter Verwendung der Dosiervorrichtung 201 verteilt, ohne Oberseiten 507T der äußeren Anschlüsse 507, z. B. zwischen benachbarten äußeren Anschlüssen 507 und/oder neben den äußeren Anschlüssen 507, zu bedecken. Das abgeschiedene Polymermaterial 129' bildet die Polymerschicht 129.Then, as in 5C 12, the polymeric material 129' is shown selectively distributed over the second side 123L of the first substrate 123 using the metering device 201, excluding tops 507T of the external terminals 507, e.g. B. between adjacent external connections 507 and / or next to the external connections 507 to cover. The deposited polymer material 129' forms the polymer layer 129.

Nachdem die Polymerschicht 129 hergestellt worden ist, kann ein Härtungsprozess, wie etwa eine UV-Härtung oder eine Warmhärtung, durchgeführt werden, um die Polymerschicht 129 auszuhärten. Bei einigen Ausführungsformen ist der Härtungsprozess ein Warmhärtungsprozess, der bei einer Temperatur von etwa 130 °C bis etwa 250 °C, wie etwa bei 180 °C, und über eine Zeitspanne von etwa 30 Minuten bis etwa 4 Stunden, wie etwa 90 Minuten, durchgeführt wird. Bei anderen Ausführungsformen wird ein UV-Härtungsprozess durchgeführt, um die Polymerschicht 129 zu härten. Der UV-Härtungsprozess kann unter Verwendung von UV-Licht mit einer Wellenlänge von etwa 350 nm bis etwa 396 nm durchgeführt werden, und die Zeitspanne für den UV-Härtungsprozess kann etwa 5 Sekunden bis etwa 180 Sekunden betragen. Die vorstehenden Härtungsprozesse sind lediglich Beispiele, und es sind auch andere Härtungsprozesse und -verfahren möglich, die ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen.After the polymer layer 129 has been prepared, a curing process, such as UV curing or heat curing, may be performed to cure the polymer layer 129. In some embodiments, the curing process is a heat curing process performed at a temperature of about 130°C to about 250°C, such as 180°C, and for a period of time of about 30 minutes to about 4 hours, such as 90 minutes becomes. In other embodiments, a UV curing process is performed to cure the polymer layer 129. The UV curing process can be performed using UV light with a wavelength of about 350 nm to about 396 nm, and the time period for the UV curing process can be about 5 seconds to about 180 seconds. The foregoing curing processes are merely examples, and other curing processes and methods are also possible, which are also intended to be within the scope of the present invention.

5C zeigt, dass die Polymerschicht 129 über der zweiten Seite 123L des ersten Substrats 123 hergestellt ist und den mittleren Bereich und die Randbereiche des Halbleiter-Bauelements 500 bedeckt. Ähnlich wie in 1D wird bei anderen Ausführungsformen (nicht dargestellt) die Polymerschicht 129 in den Randbereichen des Halbleiter-Bauelements 500 hergestellt, und der mittlere Bereich des Halbleiter-Bauelements 500 ist frei von der Polymerschicht 129 (er wird nicht von ihr bedeckt). Diese und weitere Abwandlungen und/oder Modifikationen der Polymerschicht 129 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. 5C shows that the polymer layer 129 is fabricated over the second side 123L of the first substrate 123 and covers the central region and the edge regions of the semiconductor device 500. Similar to in 1D In other embodiments (not shown), the polymer layer 129 is produced in the edge regions of the semiconductor device 500, and the central region of the semiconductor device 500 is free of the polymer layer 129 (it is not covered by it). These and other variations and/or modifications of the polymer layer 129 are possible and are intended to be within the scope of the present invention.

6 zeigt eine vergrößerte Darstellung eines Bereichs 505 von 5C. Wie in 6 gezeigt ist, hat auf Grund der Benetzung der Polymerschicht 129 auf dem äußeren Anschluss 507 ein erster Teil der Polymerschicht 129, der die Seitenwände des äußeren Anschlusses 507 kontaktiert, eine Höhe H6, und ein zweiter Teil der Polymerschicht 129, der von den äußeren Anschlüssen 507 entfernt ist (z. B. in der Mitte zwischen zwei benachbarten äußeren Anschlüssen 507) hat eine Höhe H5. Die Höhe H6 ist größer als die Höhe H5, und die Unterseite der Polymerschicht 129, die von dem Substrat 123 entfernt ist, kann in der Nähe der äußeren Anschlüsse 507 ein rundes Profil haben, wie in dem Beispiel von 6 gezeigt ist. Die Werte für die Höhe H5 und die Höhe H6 können von verschiedenen Entwurfsfaktoren abhängen, z. B. der Größe der äußeren Anschlüsse 507, der Benetzbarkeit der Polymerschicht 129 und dem Umfang der durch die Polymerschicht 129 zu kompensierenden Verformung. Zum Beispiel beträgt bei einer Ausführungsform, bei der die Höhe (entlang der gleichen Richtung wie H2 gemessen) der äußeren Anschlüsse 507 etwa 70 µm beträgt, die Höhe H5 etwa 2 µm bis etwa 40 µm, und die Höhe H6 beträgt etwa 10 µm bis etwa 70 µm. Andere Dimensionen für die Höhe H5 und die Höhe H6 sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. 6 shows an enlarged view of an area 505 of 5C . As in 6 is shown has due to the wetting of the polymer layer 129 on the outer terminal 507, a first part of the polymer layer 129 which contacts the side walls of the outer terminal 507, a height H6, and a second part of the polymer layer 129 which is away from the outer terminals 507 (e.g. in the middle between two adjacent external connections 507) has a height H5. The height H6 is greater than the height H5, and the bottom of the polymer layer 129, which is away from the substrate 123, may have a round profile near the external terminals 507, as in the example of 6 is shown. The values for height H5 and height H6 may depend on various design factors, such as: B. the size of the external connections 507, the wettability of the polymer layer 129 and the extent of the deformation to be compensated for by the polymer layer 129. For example, in an embodiment in which the height (measured along the same direction as H2) of the external terminals 507 is about 70 μm, the height H5 is about 2 μm to about 40 μm, and the height H6 is about 10 μm to about 70 µm. Other dimensions for height H5 and height H6 are possible and are intended to be within the scope of the present invention.

Obwohl die Höhe H6 in dem Beispiel von 6 größer als die Höhe H5 dargestellt ist, kann in Abhängigkeit von dem Material der Polymerschicht 129 und der Benetzbarkeit der Polymerschicht 129 auf den äußeren Anschlüssen 507 die Höhe H6 gleich der Höhe H5 sein, und bei einigen Ausführungsformen kann die Polymerschicht 129 eine ebene Oberseite 129F (siehe Strichlinie) haben, die die Seitenwände der äußeren Anschlüsse 507 kontaktiert.Although the height H6 in the example of 6 129F ( see dashed line) which contacts the side walls of the external connections 507.

7 zeigt einen Leistungsvergleich zwischen einem herkömmlichen Halbleiter-Bauelement ohne die Polymerschicht 129 und einem erfindungsgemäßen Bauelement, das die Polymerschicht 129 hat. Insbesondere entspricht eine Kurve 601 dem herkömmlichen Bauelement, und eine Kurve 603 entspricht dem erfindungsgemäßen Bauelement (z. B. dem Halbleiter-Bauelement 100, 300 oder 500) mit der Polymerschicht 129. Die x-Achse stellt die Temperatur dar (die von Raumtemperatur auf 258 °C steigt und dann wieder zurück auf Raumtemperatur absinkt), und die y-Achse stellt den Umfang der Verformung in Mikrometer (µm) dar. Ein positiver Verformungswert gibt an, dass sich die Randteile des Halbleiter-Bauelements (z. B. Teile des Halbleiter-Bauelements 100 in den Bereichen 103 von 1B) in Bezug zu dem mittleren Teil des Halbleiter-Bauelements (z. B. dem Teil des Halbleiter-Bauelements 100 in dem Bereich 101 von 1B) nach oben biegen. Umgekehrt gibt ein negativer Verformungswert an, dass sich die Randteile des Halbleiter-Bauelements in Bezug zu dem mittleren Teil des Halbleiter-Bauelements nach unten biegen. Der Verformungswert kann dadurch ermittelt werden, dass der Abstand zwischen den Oberseiten der äußeren Anschlüsse in dem mittleren Bereich 101 und den Randbereichen 103 gemessen wird. Aus 7 geht hervor, dass sowohl bei Raumtemperatur als auch bei einer hohen Temperatur (z. B. etwa 258 °C) das erfindungsgemäße Bauelement eine geringere Verformung als das herkömmliche Bauelement hat. In 7 beträgt die stärkste Verformung (z. B. das Maximum des Absolutwerts der gemessenen Verformung) etwa 60 µm. Die verringerte Verformung des erfindungsgemäßen Bauelements zeigt an, dass die auf das Halbleiter-Bauelement aufgebrachte Spannung geringer ist, die Ausfallrate der Bauelemente geringer ist und die Bauelementleistung besser ist. Kalte Lötstellen und/oder Überbrückung von Lötstellen werden reduziert oder vermieden. 7 shows a performance comparison between a conventional semiconductor component without the polymer layer 129 and a component according to the invention that has the polymer layer 129. In particular, a curve 601 corresponds to the conventional device, and a curve 603 corresponds to the device according to the invention (e.g. the semiconductor device 100, 300 or 500) with the polymer layer 129. The x-axis represents the temperature (from room temperature to 258 °C and then drops back to room temperature), and the y-axis represents the amount of deformation in micrometers (µm). A positive deformation value indicates that the edge parts of the semiconductor device (e.g. parts of the semiconductor component 100 in the areas 103 of 1B) with respect to the central part of the semiconductor device (e.g. the part of the semiconductor device 100 in the region 101 of 1B) bend upwards. Conversely, a negative deformation value indicates that the edge parts of the semiconductor device bend downwards in relation to the central part of the semiconductor device. The deformation value can be determined by measuring the distance between the tops of the external terminals in the central region 101 and the edge regions 103. Out of 7 shows that both at room temperature and at a high temperature (e.g. about 258 ° C) the component according to the invention has a lower deformation than the conventional component. In 7 the greatest deformation (e.g. the maximum of the absolute value of the measured deformation) is approximately 60 µm. The reduced deformation of the device according to the invention indicates that the stress applied to the semiconductor device is lower, the failure rate of the devices is lower and the device performance is better. Cold solder joints and/or bridging of solder joints are reduced or avoided.

8 zeigt ein Ablaufdiagramm eines Verfahrens 1000 zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen. Es dürfte klar sein, dass das erfindungsgemäße Verfahren, das in 8 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche erfindungsgemäße Verfahren ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 8 gezeigt sind, hinzugefügt, weggelassen, umgeordnet und wiederholt werden. 8th shows a flowchart of a method 1000 for producing a semiconductor component according to some embodiments. It should be clear that the method according to the invention, which is in 8th is shown is merely an example of numerous possible methods according to the invention. One of ordinary skill in the art would recognize numerous variations, alternatives and modifications. For example, various steps included in 8th shown, added, omitted, rearranged and repeated.

In 8 wird im Schritt 1010 ein Interposer bereitgestellt. Der Interposer weist eine erste Umverteilungsschicht (RDL) über einer ersten Seite eines Substrats und eine Vielzahl von äußeren Anschlüssen auf, die an einer zweiten Seite des Substrats befestigt sind, die der ersten Seite gegenüberliegt. Im Schritt 1020 wird eine Vielzahl von Dies an der ersten RDL befestigt. Im Schritt 1030 wird ein Zwischenraum zwischen der Vielzahl von Dies und der ersten RDL mit einem Unterfüllungsmaterial gefüllt. Im Schritt 1040 wird ein Formmaterial über der ersten RDL und um die Vielzahl von Dies und das Unterfüllungsmaterial abgeschieden. Im Schritt 1050 wird die Spannung des Unterfüllungsmaterials und des Formmaterials dadurch neutralisiert, dass ein Polymermaterial auf der zweiten Seite des Substrats verteilt wird, ohne die Oberseiten der Vielzahl von äußeren Anschlüssen, die von dem Substrat entfernt sind, zu bedecken. Im Schritt 1060 wird das Polymermaterial gehärtet.In 8th an interposer is provided in step 1010. The interposer includes a first redistribution layer (RDL) over a first side of a substrate and a plurality of external terminals attached to a second side of the substrate opposite the first side. In step 1020, a plurality of dies are attached to the first RDL. In step 1030, a space between the plurality of dies and the first RDL is filled with an underfill material. In step 1040, a molding material is deposited over the first RDL and around the plurality of dies and the underfill material. In step 1050, the stress of the underfill material and the molding material is neutralized by distributing a polymeric material on the second side of the substrate without covering the tops of the plurality of external terminals remote from the substrate. In step 1060, the polymer material is cured.

Zu den Vorzügen der vorliegenden Erfindung gehört die Reduzierung der Verformung bei Halbleiter-Bauelementen. Durch die reduzierte Verformung werden kalte Lötstellen und/oder eine Überbrückung von Lötstellen vermieden. Die Bauelement-Zuverlässigkeit wird verbessert, und die Ausbeute bei der Halbleiter-Bearbeitung wird erhöht.One of the advantages of the present invention is the reduction of deformation in semiconductor components. The reduced deformation prevents cold solder joints and/or bridging of solder joints. Device reliability is improved and semiconductor processing yield is increased.

Die Erfindung betrifft ein Halbleiter-Bauelement, aufweisend: ein Substrat; eine erste Umverteilungsschicht (RDL) über einer ersten Seite des Substrats; eine oder mehrere Halbleiter-Dies, die über der ersten RDL angeordnet sind und mit dieser elektrisch verbunden sind; und ein Verkapselungsmaterial über der ersten RDL und um den einen oder die mehreren Halbleiter-Dies. Das Halbleiter-Bauelement weist weiterhin Anschlüsse auf, die an einer zweiten Seite des Substrats befestigt sind, die der ersten Seite gegenüberliegt, wobei die Anschlüsse elektrisch mit der ersten RDL verbunden sind. Das Halbleiter-Bauelement weist weiterhin eine Polymerschicht auf der zweiten Seite des Substrats auf, wobei die Anschlüsse von der Polymerschicht her über eine erste Oberfläche der Polymerschicht überstehen, die von dem Substrat entfernt ist, wobei ein erster Teil der Polymerschicht, der die Anschlüsse kontaktiert, eine erste Dicke hat und ein zweiter Teil der Polymerschicht zwischen benachbarten Anschlüssen eine zweite Dicke hat, die kleiner als die erste Dicke ist.The invention relates to a semiconductor component, comprising: a substrate; a first redistribution layer (RDL) over a first side of the substrate; one or more semiconductor dies disposed above and electrically connected to the first RDL; and an encapsulating material over the first RDL and around the one or more semiconductor dies. The semiconductor device further includes terminals attached to a second side of the substrate opposite the first side, the terminals being electrically connected to the first RDL. The semiconductor component further has a polymer layer on the second side of the substrate, with the connections protruding from the polymer layer over a first surface of the polymer layer that is remote from the substrate, with a first part of the polymer layer that contacts the connections, has a first thickness and a second portion of the polymer layer between adjacent terminals has a second thickness that is smaller than the first thickness.

Die Erfindung betrifft ferner ein Verfahren, aufweisend: das Aufnehmen eines Interposers, wobei der Interposer ein erstes Substrat, eine erste Umverteilungsschicht (RDL) über einer ersten Seite des ersten Substrats und eine Vielzahl von äußeren Anschlüssen auf einer zweiten Seite des ersten Substrats aufweist, die der ersten Seite gegenüberliegt, wobei die Vielzahl von äußeren Anschlüssen elektrisch mit der ersten RDL verbunden ist. Das Verfahren umfasst weiterhin Folgendes: Befestigen einer Vielzahl von Dies an der ersten RDL des Interposers; Füllen eines Spalts zwischen dem Interposer und der Vielzahl von Dies mit einem ersten dielektrischen Material; und Verteilen eines zweiten dielektrischen Materials auf der zweiten Seite des ersten Substrats, ohne Oberseiten der Vielzahl von äußeren Anschlüssen zu bedecken, bevor der Interposer an einem zweiten Substrat befestigt wird, wobei das Verteilen vorgenommen wird, nachdem die Vielzahl von äußeren Anschlüssen auf der zweiten Seite des ersten Substrats ausgebildet wurde.The invention further relates to a method comprising: receiving an interposer, the interposer having a first substrate, a first redistribution layer (RDL) over a first side of the first substrate and a plurality of external terminals on a second side of the first substrate, which the first side, wherein the plurality of external terminals are electrically connected to the first RDL. The method further includes: attaching a plurality of dies to the first RDL of the interposer; filling a gap between the interposer and the plurality of dies with a first dielectric material; and distributing a second dielectric material on the second side of the first substrate without covering tops of the plurality of external terminals before attaching the interposer to a second substrate, the distributing occurring after the plurality of external terminals on the second side of the first substrate was formed.

Bei einer noch weiteren Ausführungsform umfasst ein Verfahren das Aufnehmen eines Interposers, der eine erste Umverteilungsschicht (RDL) über einer ersten Seite eines Substrats und eine Vielzahl von äußeren Anschlüssen auf einer zweiten Seite des Substrats hat, die der ersten Seite gegenüberliegt. Das Verfahren umfasst weiterhin Folgendes: Befestigen einer Vielzahl von Dies an der ersten RDL, wobei sich nach dem Befestigen der Vielzahl von Dies die erste RDL zwischen dem Substrat und der Vielzahl von Dies befindet; Füllen eines Zwischenraums zwischen der Vielzahl von Dies und der ersten RDL mit einem Unterfüllungsmaterial; und Abscheiden eines Formmaterials über der ersten RDL und um die Vielzahl von Dies und das Unterfüllungsmaterial. Das Verfahren umfasst weiterhin Folgendes: Verteilen eines Polymermaterials auf der zweiten Seite des Substrats, ohne Oberseiten der Vielzahl von äußeren Anschlüssen, die von dem Substrat entfernt sind, zu bedecken; und Härten des Polymermaterials.In yet another embodiment, a method includes including an interposer having a first redistribution layer (RDL) over a first side of a substrate and a plurality of external terminals on a second side of the substrate opposite the first side. The method further includes: attaching a plurality of dies to the first RDL, wherein after attaching the plurality of dies, the first RDL is between the substrate and the plurality of dies; filling a space between the plurality of dies and the first RDL with an underfill material; and depositing a molding material over the first RDL and around the plurality of dies and the underfill material. The method further includes: distributing a polymeric material on the second side of the substrate without covering tops of the plurality of external terminals remote from the substrate; and curing the polymer material.

Claims (20)

Halbleitervorrichtung mit: einem Substrat (123); einer ersten RDL (131) über einer ersten Seite (123U) des Substrats (123); einem oder mehreren Halbleiter-Dies (111, 113, 115), die über der ersten RDL (131) angeordnet sind und mit dieser elektrisch verbunden sind; einem Verkapselungsmaterial (133, 135) über der ersten RDL (131) und um den einen oder die mehreren Halbleiter-Dies (111, 113, 115); Anschlüssen (125), die an einer zweiten Seite (123L) des Substrats (123) befestigt sind, die der ersten Seite (123U) gegenüberliegt, wobei die Anschlüsse (125) elektrisch mit der ersten RDL (131) verbunden sind; und einer Polymerschicht (129) auf der zweiten Seite (123L) des Substrats (123), wobei die Anschlüsse (125) von der Polymerschicht (129) her über eine erste Oberfläche der Polymerschicht (129) überstehen, die von dem Substrat (123) entfernt ist, wobei ein erster Teil der Polymerschicht (129), der die Anschlüsse (125) kontaktiert, eine erste Dicke (H4) hat und ein zweiter Teil der Polymerschicht (129) zwischen benachbarten Anschlüssen (125) eine zweite Dicke (H3) hat, die kleiner als die erste Dicke (H4) ist.Semiconductor device with: a substrate (123); a first RDL (131) over a first side (123U) of the substrate (123); one or more semiconductor dies (111, 113, 115) disposed above and electrically connected to the first RDL (131); an encapsulation material (133, 135) over the first RDL (131) and around the one or more semiconductor dies (111, 113, 115); terminals (125) attached to a second side (123L) of the substrate (123) opposite the first side (123U), the terminals (125) being electrically connected to the first RDL (131); and a polymer layer (129) on the second side (123L) of the substrate (123), the connections (125) protruding from the polymer layer (129) over a first surface of the polymer layer (129) which is away from the substrate (123). is, wherein a first part of the polymer layer (129), which contacts the connections (125), has a first thickness (H4) and a second part of the polymer layer (129) between adjacent connections (125) has a second thickness (H3), which is smaller than the first thickness (H4). Halbleitervorrichtung nach Anspruch 1, wobei die Polymerschicht (129) ein Material aufweist, das aus einer Gruppe gewählt ist, die im Wesentlichen aus Polyimid, Polybenzoxazol, Harz, Epoxidharz, Acrylpolymer, einem Unterfüllungsmaterial, einem Formmaterial oder Kombinationen davon besteht.Semiconductor device according to Claim 1 , wherein the polymer layer (129) comprises a material selected from a group consisting essentially of polyimide, polybenzoxazole, resin, epoxy resin, acrylic polymer, an underfill material, a molding material, or combinations thereof. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Polymerschicht (129) in Randbereichen des Substrats (123) angeordnet ist und ein mittlerer Bereich des Substrats (123) frei von der Polymerschicht (129) ist.Semiconductor device according to Claim 1 or 2 , wherein the polymer layer (129) is arranged in edge regions of the substrate (123) and a central region of the substrate (123) is free of the polymer layer (129). Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Verkapselungsmaterial (133, 135) Folgendes aufweist: ein Unterfüllungsmaterial (133) in einem Spalt zwischen dem Substrat (123) und dem einen oder den mehreren Halbleiter-Dies (111, 113, 115); und ein Formmaterial (135) über der ersten Seite des Substrats (123) und um den einen oder die mehreren Halbleiter-Dies (111, 113, 115).A semiconductor device according to any one of the preceding claims, wherein the encapsulation material (133, 135) comprises: an underfill material (133) in a gap between the substrate (123) and the one or more semiconductor dies (111, 113, 115); and a molding material (135) over the first side of the substrate (123) and around the one or more semiconductor dies (111, 113, 115). Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein erster Teil der Anschlüsse (305B) weiter von dem Substrat (123) weg verläuft als die erste Oberfläche der Polymerschicht (129) und ein zweiter Teil der Anschlüsse (305B) zwischen dem Substrat (123) und dem ersten Teil der Anschlüsse (305B) angeordnet ist, wobei der zweite Teil der Anschlüsse (305A) ebene Seitenwände hat und der erste Teil der Anschlüsse (305B) gekrümmte Seitenwände hat.Semiconductor device according to one of the preceding claims, wherein a first part of the connections (305B) extends further from the substrate (123) than the first surface of the polymer layer (129) and a second part of the connections (305B) between the substrate (123) and the first part of the connections (305B), the second part of the connections (305A) having flat side walls and the first part of the connections (305B) having curved side walls. Halbleitervorrichtung nach Anspruch 5, wobei eine erste Breite (w2) des ersten Teils der Anschlüsse (305B) größer als eine zweite Breite (w1) des zweiten Teils der Anschlüsse (305A) ist.Semiconductor device according to Claim 5 , wherein a first width (w2) of the first part of the connections (305B) is greater than a second width (w1) of the second part of the connections (305A). Verfahren mit den folgenden Schritten: Aufnehmen eines Interposers (150), wobei der Interposer (150) Folgendes aufweist: ein erstes Substrat (123), eine erste RDL (131) über einer ersten Seite (129U) des ersten Substrats (123), und eine Vielzahl von äußeren Anschlüssen (125), die auf einer zweiten Seite (123L) des ersten Substrats (123) ausgebildet sind, die der ersten Seite (123U) gegenüberliegt, wobei die Vielzahl von äußeren Anschlüssen (125) elektrisch mit der ersten RDL (131) verbunden ist; Befestigen einer Vielzahl von Dies (111, 113, 115) an der ersten RDL (131) des Interposers (150); Füllen eines Spalts zwischen dem Interposer (150) und der Vielzahl von Dies (111, 113, 115) mit einem ersten dielektrischen Material (133); und Verteilen eines zweiten dielektrischen Materials (135) auf der zweiten Seite (123L) des ersten Substrats (123), ohne Oberseiten der Vielzahl von äußeren Anschlüssen (125) zu bedecken, bevor der Interposer (150) an einem zweiten Substrat (111S) befestigt wird, wobei das Verteilen vorgenommen wird, nachdem die Vielzahl von äußeren Anschlüssen (125) auf der zweiten Seite (123L) des ersten Substrats (123) ausgebildet wurde.Procedure with the following steps: Receiving an interposer (150), the interposer (150) comprising: a first substrate (123), a first RDL (131) over a first side (129U) of the first substrate (123), and a plurality of external terminals (125) formed on a second side (123L) of the first substrate (123) opposite the first side (123U), the plurality of external terminals (125) being electrically connected to the first RDL (131) is connected; attaching a plurality of dies (111, 113, 115) to the first RDL (131) of the interposer (150); filling a gap between the interposer (150) and the plurality of dies (111, 113, 115) with a first dielectric material (133); and Distributing a second dielectric material (135) on the second side (123L) of the first substrate (123) without covering tops of the plurality of external terminals (125) before attaching the interposer (150) to a second substrate (111S). , wherein the distributing is performed after the plurality of external terminals (125) are formed on the second side (123L) of the first substrate (123). Verfahren nach Anspruch 7, das weiterhin das Durchführen eines Aufschmelzprozesses umfasst, um die Vielzahl von äußeren Anschlüssen (125) an jeweilige leitende Strukturelemente (112) des zweiten Substrats (123) zu bonden.Procedure according to Claim 7 , further comprising performing a reflow process to bond the plurality of external terminals (125) to respective conductive features (112) of the second substrate (123). Verfahren nach Anspruch 7 oder 8, wobei ein Polymermaterial (129) einen ersten Teil, der die Vielzahl von äußeren Anschlüssen (125) kontaktiert, und einen zweiten Teil aufweist, der von der Vielzahl von äußeren Anschlüssen (125) entfernt ist, wobei der erste Teil eine erste Dicke (H4) hat, die größer als eine zweite Dicke (H3) des zweiten Teils ist.Procedure according to Claim 7 or 8th , wherein a polymer material (129) has a first part contacting the plurality of external terminals (125) and a second part remote from the plurality of external terminals (125), the first part having a first thickness (H4 ) which is greater than a second thickness (H3) of the second part. Verfahren nach einem der Ansprüche 7 bis 9, wobei das Polymermaterial (129) eine gleichbleibende Dicke hat.Procedure according to one of the Claims 7 until 9 , wherein the polymer material (129) has a constant thickness. Verfahren nach einem der Ansprüche 7 bis 10, wobei die Verteilung das Verteilen des Polymermaterials (129) in Randbereichen des Interposers (150) und das Freihalten eines mittleren Bereichs des Interposers (150) von dem Polymermaterial (129) umfasst.Procedure according to one of the Claims 7 until 10 , wherein the distribution comprises distributing the polymer material (129) in edge regions of the interposer (150) and keeping a central region of the interposer (150) free of the polymer material (129). Verfahren nach einem der Ansprüche 7 bis 11, das weiterhin das Härten des Polymermaterials (129) nach der Verteilung umfasst.Procedure according to one of the Claims 7 until 11 , further comprising curing the polymeric material (129) after distribution. Verfahren nach Anspruch 12, wobei die Härtung eine partielle Härtung des Polymermaterials (129) umfasst.Procedure according to Claim 12 , wherein the curing comprises partial curing of the polymer material (129). Verfahren nach Anspruch 12 oder 13, das weiterhin das Durchführen eines Aufschmelzprozesses nach der Härtung des Polymermaterials (129) umfasst, wobei durch den Aufschmelzprozess ein Profil eines ersten Teils (305B) eines der Vielzahl von äußeren Anschlüssen (125) modifiziert wird, der über eine erste Oberfläche des zweiten dielektrischen Materials (135) übersteht, die von dem Substrat (123) entfernt ist.Procedure according to Claim 12 or 13 , further comprising performing a reflow process after curing the polymer material (129), wherein the reflow process modifies a profile of a first portion (305B) of one of the plurality of external terminals (125) which extends over a first surface of the second dielectric material (135) which is removed from the substrate (123). Verfahren nach Anspruch 14, wobei der erste Teil (305B) des einen der Vielzahl von äußeren Anschlüssen (125) eine erste Breite (w2) hat und der zweite Teil (305a) des einen der Vielzahl von äußeren Anschlüssen (125), der zwischen dem ersten Substrat (123) und dem ersten Teil (305B) angeordnet ist, eine zweite Breite (w1) hat, wobei die erste Breite (w2) größer als die zweite Breite (w1) ist.Procedure according to Claim 14 , wherein the first part (305B) of the one of the plurality of external terminals (125) has a first width (w2) and the second part (305a) of the one of the plurality of external terminals (125) which is between the first substrate (123 ) and the first part (305B), has a second width (w1), wherein the first width (w2) is greater than the second width (w1). Verfahren mit den folgenden Schritten: Aufnehmen eines Interposers (150), wobei der Interposer eine erste RDL (131) über einer ersten Seite (123U) eines Substrats (123) und eine Vielzahl von äußeren Anschlüssen (125) aufweist, die an einer zweiten Seite (123L) des Substrats (123) befestigt sind, die der ersten Seite (123U) gegenüberliegt; Befestigen einer Vielzahl von Dies (111, 113, 115) an der ersten RDL (131), wobei sich nach dem Befestigen der Vielzahl von Dies (111, 113, 115) die erste RDL (131) zwischen dem Substrat (123) und der Vielzahl von Dies (111, 113, 115) befindet; Füllen eines Zwischenraums zwischen der Vielzahl von Dies (111, 113, 115) und der ersten RDL (131) mit einem Unterfüllungsmaterial (133); Ausbilden eines Formmaterials (135) über der ersten RDL (131) und um die Vielzahl von Dies (111, 113, 115) und das Unterfüllungsmaterial (133); Verteilen eines Polymermaterials (129) auf der zweiten Seite (123L) des Substrats (123), ohne Oberseiten der Vielzahl von äußeren Anschlüssen (125), die von dem Substrat (123) entfernt sind, zu bedecken; und Härten des Polymermaterials (129).Procedure with the following steps: Receiving an interposer (150), the interposer having a first RDL (131) over a first side (123U) of a substrate (123) and a plurality of external terminals (125) attached to a second side (123L) of the substrate (123U) 123) opposite the first side (123U); Attaching a plurality of dies (111, 113, 115) to the first RDL (131), wherein after attaching the plurality of dies (111, 113, 115), the first RDL (131) is between the substrate (123) and the variety of dies (111, 113, 115); filling a space between the plurality of dies (111, 113, 115) and the first RDL (131) with an underfill material (133); forming a molding material (135) over the first RDL (131) and around the plurality of dies (111, 113, 115) and the underfill material (133); distributing a polymeric material (129) on the second side (123L) of the substrate (123) without covering tops of the plurality of external terminals (125) remote from the substrate (123); and Hardening the polymer material (129). Verfahren nach Anspruch 16, das weiterhin das physische und elektrische Verbinden der Vielzahl von äußeren Anschlüssen (125) des Interposers (150) mit leitenden Strukturelementen (112) eines anderen Substrats (111S) umfasst.Procedure according to Claim 16 , further comprising physically and electrically connecting the plurality of external terminals (125) of the interposer (150) to conductive features (112) of another substrate (111S). Verfahren nach Anspruch 16 oder 17, wobei ein erster Teil des Polymermaterials (129), der die Vielzahl von äußeren Anschlüssen (125) kontaktiert, weiter von dem Substrat (123) weg verläuft als ein zweiter Teil des Polymermaterials (129), der von der Vielzahl von äußeren Anschlüssen (125) entfernt ist.Procedure according to Claim 16 or 17 , wherein a first portion of the polymeric material (129) contacting the plurality of external terminals (125) extends further from the substrate (123) than a second portion of the polymeric material (129) extending from the plurality of external terminals (125 ) is removed. Verfahren nach einem der Ansprüche 16 bis 18, wobei die Vielzahl von äußeren Anschlüssen (125) aus Lot (127) besteht, und wobei das Verfahren weiterhin das Durchführen eines Aufschmelzprozesses umfasst, um Profile der Vielzahl von äußeren Anschlüssen (125) zu modifizieren, bevor das Polymermaterial (129) verteilt wird.Procedure according to one of the Claims 16 until 18 , wherein the plurality of external terminals (125) consists of solder (127), and wherein the method further comprises performing a reflow process to modify profiles of the plurality of external terminals (125) before distributing the polymeric material (129). Verfahren nach einem der Ansprüche 16 bis 19, wobei die Härtung einen Ultraviolett-Härtungsprozess oder einen Warmhärtungsprozess umfasst.Procedure according to one of the Claims 16 until 19 , wherein the curing includes an ultraviolet curing process or a hot curing process.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111490004A (en) * 2019-01-28 2020-08-04 中芯长电半导体（江阴）有限公司 Method for preparing rewiring layer and semiconductor structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070020916A1 (en) 2005-07-19 2007-01-25 Farnworth Warren M Methods for forming flexible column die interconnects and resulting structures
US20120080786A1 (en) 2010-09-30 2012-04-05 Ibiden Co., Ltd. Electronic component and method for manufacturing the same
US20120153498A1 (en) 2010-12-16 2012-06-21 Un-Byoung Kang Semiconductor Device and Method of Forming the Same
US20140367867A1 (en) 2012-03-09 2014-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US20160148887A1 (en) 2014-11-26 2016-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Device Package with Reduced Thickness and Method for Forming Same
US20160181218A1 (en) 2014-12-18 2016-06-23 Intel Corporation Low cost package warpage solution

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070020916A1 (en) 2005-07-19 2007-01-25 Farnworth Warren M Methods for forming flexible column die interconnects and resulting structures
US20120080786A1 (en) 2010-09-30 2012-04-05 Ibiden Co., Ltd. Electronic component and method for manufacturing the same
US20120153498A1 (en) 2010-12-16 2012-06-21 Un-Byoung Kang Semiconductor Device and Method of Forming the Same
US20140367867A1 (en) 2012-03-09 2014-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US20160148887A1 (en) 2014-11-26 2016-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Device Package with Reduced Thickness and Method for Forming Same
US20160181218A1 (en) 2014-12-18 2016-06-23 Intel Corporation Low cost package warpage solution

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