DE102016206607B4 - Elektronisches Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements - Google Patents

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Abstract

Elektronisches Bauelement (100), aufweisend:
- einen ersten ungehäusten Halbleiterchip (10); und
- einen zweiten ungehäusten Halbleiterchip (20), der unterhalb des ersten ungehäusten Halbleiterchips (10) angeordnet und mit dem ersten ungehäusten Halbleiterchip (10) funktional verbunden ist, wobei der erste ungehäuste Halbleiterchip (10) ein von einem Standard-Rastermaß abweichendes Rastermaß aufweist, wobei
- der erste ungehäuste Halbleiterchip (10) oberhalb des zweiten ungehäusten Halbleiterchips (20) auf einer Leiterplatte (51) oder auf einem Interposer-Element (60) angeordnet ist, wobei der erste ungehäuste Halbleiterchip (10) den zweiten ungehäusten Halbleiterchip (20) zumindest in einer Richtung parallel zu einer Erstreckungsebene der Halbleiterchips (10, 20) vollständig überdeckt, wobei der erste ungehäuste Halbleiterchip (10) keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip (20) hat, und
- der erste ungehäuste Halbleiterchip (10) ein MEMS-Element (11) und ein ASIC-Element (12) aufweist, die funktional zusammengefügt sind.

Description

  • Die Erfindung betrifft ein elektronisches Bauelement. Die Erfindung betrifft ferner ein Verfahren zum Herstellen eines elektronischen Bauelements.
  • Stand der Technik
  • Mikromechanische Sensoren zur Messung von beispielsweise Beschleunigung, Drehrate, Magnetfeld und Druck sind bekannt und werden für verschiedene Applikationen im Automobil- und Consumer-Bereich in Massenfertigung hergestellt. Aktuell werden die verschiedenen Sensiergrößen im Consumer-Bereich noch überwiegend von getrennten Sensormodulen in Form von dreiachsigen Beschleunigungssensoren, dreiachsigen Drehratensensoren und dreiachsigen Magnetfeldsensoren dargestellt, jedoch gibt es einen klaren Trend in Richtung Systemintegration, d.h. einer Realisierung von 6D-Elementen als Kompassmodul (Beschleunigung + Magnetfeld) bzw. IMU (engl. Inertial Measurement Unit: Beschleunigung + Drehrate) bzw. 9D-Elementen (Beschleunigung + Drehrate + Magnetfeld), wobei entsprechende Produkte bereits verfügbar sind. Mit einem 9D-Modul und geeigneter Applikationssoftware wird insbesondere das Navigieren ohne GPS-Empfang möglich, was eine sehr wichtige Funktion für aktuelle und zukünftige Smartphones darstellt.
  • Ein weiterer genereller Trend in der Consumer-Elektronik ist eine Miniaturisierung der Bauelemente. Dies dient zum einen der Kostenreduktion (durch kleinere Chipflächen), eine kleine Anschlussfläche (engl. footprint) der Bauelemente ist aber auch deshalb vorteilhaft, da der Platz auf den Applikationsleiterplatten, beispielsweise in Mobiltelefonen, stark limitiert ist. Ein bekannter Weg zur Miniaturisierung der Sensoren besteht in der Verwendung von Chip Scale Packages (CSP), bei denen jegliche Substrate, Kleber, Bonddrähte, Molmassen usw. entfallen und nackte bzw. ungehäuste Silizium-Chips („bare dies“) direkt auf die Applikationsleiterplatte montiert werden.
  • Bekannt ist ein 9D-Sensor als CSP bestehend aus einem Inertialsensor (kombinierter 3D-Drehraten und 3D- Beschleunigungssensor) und einem 3D-Magnetometer, beispielsweise aus DE 10 2013 222 616 A1 bzw. aus US 2012 / 0 119 312 A1 . Der Inertialsensor wird von einem MEMS-Chip und einem ASIC-Chip gebildet, welche bevorzugt auf Waferebene miteinander mechanisch und elektrisch verbunden werden (sogenannte vertikale oder hybride Integration, wie zum Beispiel aus US 7 250 353 B2 , US 7 442 570 B2 , US 2011 / 0 012 247 A1 , US 2012 / 0 049 299 A1 DE 10 2007 048 604 A1 bekannt.
  • Das Magnetometer wird über relativ flache Kontakte (Lötbumps oder alternativ sogenannte Copper Pillars) mittels Flip-Chip-Technologie auf die Rückseite des sogenannten „Mother Dies“, hier des Inertialsensor-ASICs montiert. Dieser Prozess wird im Folgenden auch als „Känguru-Technologie“ bezeichnet, der kleinere Chip als sogenannter „Daughter Die“. Der 9D-Sensor kann dann über größere Lötballs auf die Applikationsleiterplatte gelötet werden.
  • Die Miniaturisierung der Bauelemente wird insbesondere bei Baugrößen kleiner als 2 x 2 mm2 durch den Leiterplatten-Pitch limitiert, also den geringstmöglichen Abstand zweier elektrischer Kontakte auf der Applikationsleiterplatte. Der aktuelle und voraussichtlich auch für einige weitere Jahre im Massenmarkt gültige Standardwert liegt bei 0,4 mm. Dies bedeutet, dass ein Bauelement bei einer Baugröße von 1,6 x 1,6 mm2 maximal acht externe Kontakte (I/O-Pins) aufweisen wird bzw. ein Bauelement mit einer Baugröße von 2 x 2 mm2 maximal zehn externe Kontakte.
  • Mehr externe Kontakte bzw. I/O-Pins sind nur dann möglich, wenn der Daughter Die extrem klein ist, so dass eine umlaufende Ballanordnung gewählt werden kann. Aus Gründen der Zuverlässigkeit ist es aber im Allgemeinen erforderlich, zwischen Mother Die und Daughter Die nach dem Auflöten des Daughter Dies ein Underfill-Material zu applizieren, um zum Beispiel Probleme mit Sägepartikeln nach einem Vereinzelungsprozess zu vermeiden. Solche Partikel können sich zwischen den beiden Chips verklemmen und über Temperatur und Lebensdauer zu Schädigungen mindestens eines der ASICs führen. Das Befüllen des Spalts zwischen den beiden Chips mit Underfill-Material erfordert aber aus apparativen Gründen einen hinreichend großen Abstand zwischen der Chipkante des Daughter Dies und den großen äußeren Lötballs. Es wird also für viele Flächenverhältnisse von Daughter Die und Mother Die nicht möglich sein, ein Underfill-Material zu platzieren, sodass die genannten Konfigurationen in vielen Fällen aus Qualitätsgründen nicht realisierbar sind.
  • Die begrenzte Anzahl der externen I/O-Pins stellt eine ernst zu nehmende Beschränkung dar, insbesondere dann, wenn Sensorgrößen für verschiedene Applikationen bereitgestellt werden sollen und dann über zwei Kommunikationsschnittstellen parallel Daten ausgeben müssen. Ein Beispiel hierfür ist die parallele Datenausgabe des Drehratensensors über eine SPI-Schnittstelle (für User Interface Applikationen) und die I2C-Schnittstelle (für OIS, engl. optical image stabilization). Dann werden allein sechs I/O-Pins für die beiden Schnittstellen benötigt, und die Gesamtzahl von zum Beispiel acht I/O-Pins ist nicht mehr ausreichend, da außerdem elektrische Versorgungsspannungen, Interrupt-Pins, usw. zur Verfügung gestellt werden müssen. Ein weiterer Bedarf für eine erhöhte Anzahl externer I/O-Pins kann aus dem Einlesen weiterer Bauelemente, zum Beispiel eines Drucksensors, resultieren, dessen Daten dann mittels Sensorfusionsalgorithmen vom einlesenden Sensor weiterverarbeitet werden. Für diese Funktion sind mindestens zwei zusätzliche I/O-Pins erforderlich.
  • Zur Vergrößerung der Anzahl externer Kontakte sind zum Beispiel Interposer-Konzepte in Fan-Out-Technologie bekannt, bei denen ein kleines Bauelement auf einen flächengrößeren Träger (zum Beispiel aus Silizium oder aus Leiterplattenmaterial) mit Durchkontakten montiert wird. Dank seiner größeren Fläche bietet der Interposer-Chip Platz für eine größere Zahl von externen Kontakten.
  • Bei Sensoren wie den oben diskutierten 9D-Elementen wird es Kunden- und applikationsspezifisch unterschiedlichen Bedarf bezüglich der Anzahl externer I/O-Pins geben. Während einige Applikationen eine minimale Anschlussfläche erfordern und mit einer geringen Zahl von I/O-Pins auskommen, gibt es andere Applikationen, bei denen eine größere Anzahl von I/O-Pins unverzichtbar ist. Es ist jedoch aufgrund der hohen Entwicklungskosten im Allgemeinen nicht möglich, für verschiedene Kundenanforderungen dedizierte Silizium-Chips zu entwickeln, die sich bereits aufgrund ihrer Baugröße in der Zahl der I/O-Pins unterscheiden.
  • Offenbarung der Erfindung
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, ein elektronisches Bauelement mit einer vergrößerten Anzahl von externen I/O-Pins bereit zu stellen.
  • Gemäß einem ersten Aspekt schafft die Erfindung ein elektronisches Bauelement, aufweisend:
    • - einen ersten ungehäusten Halbleiterchip; und
    • - einen zweiten ungehäusten Halbleiterchip, der unterhalb des ersten ungehäusten Halbleiterchips angeordnet und mit dem ersten ungehäusten Halbleiterchip funktional verbunden ist, wobei der erste ungehäuste Halbleiterchip ein von einem Standard-Rastermaß abweichendes Rastermaß aufweist,
    wobei
    • - der erste ungehäuste Halbleiterchip (10) oberhalb des zweiten ungehäusten Halbleiterchips (20) auf einer Leiterplatte (51) oder auf einem Interposer-Element (60) angeordnet ist, wobei der erste ungehäuste Halbleiterchip (10) den zweiten ungehäusten Halbleiterchip (20) zumindest in einer Richtung parallel zu einer Erstreckungsebene der Halbleiterchips (10, 20) vollständig überdeckt, wobei der erste ungehäuste Halbleiterchip (10) keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip (20) hat, und
    • - der erste ungehäuste Halbleiterchip ein MEMS-Element und ein ASIC-Element aufweist, die funktional zusammengefügt sind. Dadurch können die oben genannten mehrdimensionalen Sensorkonzepte realisiert werden.
  • Gemäß einem zweiten Aspekt wird die Aufgabe gelöst mit einem Verfahren zum Herstellen eines elektronischen Bauelements, aufweisend die Schritte:
    • - Bereitstellen eines ersten ungehäusten Halbleiterchips;
    • - Bereitstellen eines zweiten ungehäusten Halbleiterchips;
    • - Bereitstellen von ersten Kontaktierungselementen des ersten ungehäusten Halbleiterchips derart, dass der zweite ungehäuste Halbleiterchip unterhalb des ersten ungehäusten Halbleiterchips angeordnet wird, wobei der zweite ungehäuste Halbleiterchip funktional mit dem ersten ungehäusten Halbleiterchip verbunden wird,
    wobei
    • - der erste ungehäuste Halbleiterchip (10) oberhalb des zweiten ungehäusten Halbleiterchips (20) auf einer Leiterplatte (51) oder auf einem Interposer-Element (60) angeordnet wird, wobei der erste ungehäuste Halbleiterchip (10) den zweiten ungehäusten Halbleiterchip (20) zumindest in einer Richtung parallel zu einer Erstreckungsebene der Halbleiterchips (10, 20) vollständig überdeckt, wobei der erste ungehäuste Halbleiterchip (10) keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip (20) hat, und
    • - der erste ungehäuste Halbleiterchip (10) ein MEMS-Element (11) und ein ASIC-Element (12) aufweist, die funktional zusammengefügt werden.
  • Bevorzugte Ausführungsformen des elektronischen Bauelements sind Gegenstand von abhängigen Ansprüchen.
  • Eine bevorzugte Ausführungsform des erfindungsgemäßen Bauelements zeichnet sich dadurch aus, dass das Rastermaß des ersten ungehäusten Halbleiterchips 0,2 mm bis ca. 0,35 mm beträgt. Auf diese Weise kann eine hohe Dichte an I/O-Pins des ersten ungehäusten Halbleiterchips bereitgestellt werden, sodass ein zweiter ungehäuster Halbleiterchip vollständig unterhalb des ersten ungehäusten Halbleiterchips angeordnet werden kann.
  • Weitere bevorzugte Ausführungsformen des elektronischen Bauelements sehen vor, dass ein Verhältnis zwischen dem Rastermaß des ersten ungehäusten Halbleiterchips und einem Abstandsmaß von ersten Kontaktierungselementen des ersten ungehäusten Halbleiterchips 1,5 bis 2,5, vorzugsweise 2 beträgt. Dadurch ist unterstützt, dass eine möglichst große Anzahl von elektrischen Kontakten des ersten ungehäusten Halbleiterchips nach extern geführt werden kann.
  • Eine weitere bevorzugte Ausführungsform des elektronischen Bauelements sieht vor, dass die ersten Kontaktierungselemente des ersten ungehäusten Halbleiterchips als Kupfersäulen ausgebildet sind. Auf diese Weise können die ersten Kontaktierungselemente mittels einer vorteilhaften Herstellungstechnologie effizient und kostengünstig hergestellt werden. Bei einem Lötprozess des elektronischen Bauelements mit weiteren Elementen bleibt die Form der Kupfersäulen vorteilhaft im Wesentlichen unverändert.
  • Eine weitere bevorzugte Ausführungsform des elektronischen Bauelements zeichnet sich dadurch aus, dass die ersten Kontaktierungselemente des ersten ungehäusten Halbleiterchips als diskrete Kontakte ausgebildet sind. Dadurch ist eine alternative Realisierung der ersten Kontaktierungselemente möglich.
  • Eine weitere bevorzugte Ausführungsform des elektronischen Bauelements zeichnet sich dadurch aus, dass es weiterhin eine Leiterplatte aufweist, mittels der Kontakte des ersten ungehäusten Halbleiterchips wenigstens teilweise von einer Oberseite auf eine Unterseite der Leiterplatte führbar sind, wobei das Rastermaß des ersten ersten ungehäusten Halbleiterchips definiert kleiner als ein Rastermaß der Leiterplatte ist. Dadurch kann ein kostengünstiges Verteilen der I/O-Pins des ersten ungehäusten Halbleiterchips auf eine externe Leiterplatte mit Standardrastermaß realisiert werden.
  • Eine weitere bevorzugte Ausführungsform des elektronischen Bauelements sieht vor, dass der erste ungehäuste Halbleiterchip und der zweite ungehäuste Halbleiterchip in einem Gehäuse aus Vergussmaterial angeordnet sind. Auf diese Weise ist eine kostengünstige Fertigung ermöglicht und es kann unter Umständen ein gesonderter Schritt eines Applizierens von Underfill-Material eingespart werden, falls das Basismaterial der Vergussmasse ausreichend flüssig ist. Die Vergussmasse fungiert in diesem Fall zugleich als Underfill-Material.
  • Eine weitere bevorzugte Ausführungsform des elektronischen Bauelements ist dadurch gekennzeichnet, dass der erste ungehäuste Halbleiterchip und der zweite ungehäuste Halbleiterchip auf einem Interposer-Element angeordnet sind. Dadurch wird eine alternative Methode zur Umsetzung des Rastermaßes des ersten und gehäusten Halbleiterchips bereitgestellt.
  • Die Erfindung wird im Folgenden mit weiteren Merkmalen und Vorteilen anhand von mehreren Figuren im Detail beschrieben. Dabei bilden alle offenbarten Merkmale, unabhängig von ihrer Rückbeziehung in den Patentansprüchen sowie unabhängig von ihrer Darstellung in der Beschreibung und in den Figuren den Gegenstand der vorliegenden Erfindung. Gleiche oder funktionsgleiche Bauelemente haben gleiche Bezugszeichen. Die Figuren sind insbesondere dazu gedacht, die erfindungswesentlichen Prinzipien zu verdeutlichen und sind nicht notwendigerweise maßstabsgetreu dargestellt.
  • Offenbarte Verfahrensmerkmale ergeben sich analog aus entsprechenden offenbarten Vorrichtungsmerkmalen und umgekehrt. Dies bedeutet insbesondere, dass sich Merkmale, technische Vorteile und Ausführungen betreffend das elektronische Bauelement in analoger Weise aus entsprechenden Ausführungen, Merkmalen und Vorteilen betreffend das Verfahren zum Herstellen eines elektronischen Bauelements ergeben und umgekehrt.
  • In den Figuren zeigt:
    • 1 ein herkömmliches Sensorelement;
    • 2-5 das Sensorelement von 1 in mehreren Schnittansichten;
    • 6 eine Draufsicht auf ein weiteres herkömmliches Sensorelement;
    • 7-10 eine Ausführungsform eines erfindungsgemäßen elektronischen Bauelements in mehreren Ansichten;
    • 11-12 zwei Ansichten einer weiteren Ausführungsform des erfindungsgemäßen elektronischen Bauelements;
    • 13 eine Unteransicht auf das Bauelement der 11 und 12;
    • 14-15 zwei Ansichten einer weiteren Ausführungsform des erfindungsgemäßen elektronischen Bauelements;
    • 16-19 Ansichten von zwei weiteren Ausführungsformen des erfindungsgemäßen elektronischen Bauelements; und
    • 20 eine prinzipielle Darstellung eines Ablaufs des erfindungsgemäßen Verfahrens.
  • Beschreibung von Ausführungsformen
  • Ein Produktkonzept des oben genannten konventionellen 9D-Sensors als CSP (Chip Scale Package) bestehend aus einem ersten ungehäusten Halbleiterchip 10 in Form eines Inertialsensors (kombinierter 3D-Drehraten und 3D-Beschleunigungssensor) und einem zweiten ungehäusten Halbleiterchip 20 in Form eines 3D-Magnetometers. Der erste ungehäuste Halbleiterchip 10 wird von einem MEMS-Chip 11 und einem ASIC-Chip 12 gebildet, die bevorzugt auf Waferebene miteinander mechanisch und elektrisch verbunden werden. Erste Kontaktierungselemente 40 des ersten ungehäusten Halbleiterchips 10 sind dafür vorgesehen, elektrische Signale nach außen zu führen.
  • Während bekannte Interposer-Technologien insbesondere darauf abzielen, die Dichte (Anzahl/Fläche) der I/O-Pins ohne Berücksichtigung des Abstandsmaßes zu vergrößern, wird vorgeschlagen, zusätzlich zur Erhöhung der Dichte der I/O-Pins das Abstandsmaß beizubehalten, um zwischen den externen I/O-Pins Platz für einen zusätzlichen Halbleiterchip zu erhalten. Dieser Zusatzchip wird elektrisch entweder direkt (Känguruanordnung) oder indirekt (Löffelanordnung bzw. Package-über-Package-Anordnung, siehe Beschreibung weiter unten) mit dem Mother Die verbunden.
  • Ein Vorteil der Erfindung wird darin gesehen, dass ein als Chip Scale Package konstruiertes MEMS-Bauelement (z.B. ein Bauelement mit Känguru-Technologie), das über eine zu geringe Zahl von I/O-Pins verfügt, mit einer größeren Anzahl von I/O-Pins versehen wird. Um die Känguru-Technologie bei gleichzeitig erhöhter Zahl von I/O-Pins beibehalten zu können, werden auf der Rückseite des Mother Dies Kontakte mit geringerem Rastermaß bei unverändert hohem Abstandsmaß („Standoff“) verwendet, beispielsweise über zylindrische Kupfersäulen (engl. Copper Pillars), die ein hohes Aspektverhältnis Höhe/Breite aufweisen können. Das Rastermaß der elektrischen Kontakte ist kleiner als die konventionellen standardisierten 0,4 mm und liegt besonders bevorzugt im Bereich von 0.2 mm bis 0,35 mm.
  • 1 zeigt eine perspektivische Darstellung eines herkömmlichen als Chip Scale Package realisierten ersten Halbleiterchips 10 in Form eines 9D-Sensors. Ein zweiter ungehäuster Halbleiterchip 20 in Form eines Magnetometers wird per Flip-Chip-Montage auf den ersten ungehäusten Halbleiterchip 10 montiert. Der 9D-Sensor umfasst ein ASIC-Element 12 und ein MEMS-Element 11, die auf Waferebene miteinander verbunden sind und die über große externe erste Kontaktierungselemente 40 in Form von Lötballs mit einer Applikationsleiterplatte (nicht dargestellt) verbunden werden.
  • 2 zeigt den 9D-Sensor von 1 in einer Draufsicht, wobei Schnitte A-B, CD, E-F angedeutet sind. Erkennbar sind zweite Kontaktierungselemente 70, mit denen der zweite ungehäuste Halbleiterchip 20 mit dem ersten ungehäusten Halbleiterchip 10 elektrisch und funktional verbunden ist. Ein Rastermaß der ersten Kontaktierungselemente 40 beträgt minimal 0.4 mm für die Montage auf einer Leiterplatte, wobei typische Durchmesser der ersten Kontaktierungselemente ca. 200 µm bis ca. 250 µm betragen. Nach dem Lötvorgang ergibt sich ein typisches Abstandsmaß von ca. 120 µm bis ca. 140 µm. Dies ist ausreichend für die Montage des zweiten ungehäusten Halbleiterchips 20 in Form eines Känguruchips mit ca. 60 µm bis ca. 90 µm Dicke. Ein Abstand zwischen dem Känguruchip und dem Mother Die beträgt typisch ca. 30 µm, wobei zwischen den beiden genannten Silizium-Chips wesentlich kleinere Kontakte verwendet werden können, somit bleibt ein vernünftiger Sicherheitsabstand von einigen 10 µm zwischen der Unterseite des Känguruchips 20 und der Leiterplatte, auf der die Gesamtanordnung montiert wird. Ein herkömmliches Verhältnis von Rastermaß (engl. pitch) zu Abstandsmaß (engl. standoff) liegt im Größenbereich von 400/140, d.h. ca. 2,86, also zwischen ca. 2,5 und ca. 3.
  • 3 zeigt einen Schnitt durch den 9D-Sensor von 2 entlang der Schnittlinie E-F.
  • 4 zeigt einen Schnitt durch den 9D-Sensor von 2 entlang der Schnittlinie A-B.
  • 5 zeigt einen Schnitt durch den 9D-Sensor von 2 entlang der Schnittlinie C-D.
  • 6 zeigt eine Draufsicht auf ein bekanntes Chip Scale Package mit umlaufender Anordnung der ersten Kontaktierungselemente 40. In diesem Fall ist die Zahl der externen I/O-Pins auf zwölf erhöht. Allerdings muss der zweite ungehäuste Halbleiterchip 20 extrem kompakt sein, um zwischen den externen ersten Kontaktierungselementen 40 Platz zu finden. Zudem ist das Applizieren eines Underfill-Materials extrem erschwert, weil ein dazu erforderliches Werkzeug zwischen den ersten Kontaktierungselementen 40 nur schwer an den zweiten ungehäusten Halbleiterchip 20 heranzuführen ist, um das Underfill-Material zwischen den zweiten ungehäusten Halbleiterchip 20 und den ersten ungehäusten Halbleiterchip 10 zu applizieren.
  • 7 zeigt eine erste Ausführungsform des vorgeschlagenen elektronischen Bauelements 10, bei der das Rastermaß der externen I/O-Pins gegenüber den Varianten von 6 und 2 erkennbar deutlich verkleinert ist, das Abstandsmaß der ersten Kontaktierungselemente 40 jedoch beibehalten wurde. Technisch ermöglicht wird eine derartige Anordnung beispielsweise durch Copper Pillar-Technologien, mit denen relativ große Abstandsmaße bei moderaten lateralen Abmessungen realisiert werden können. Jedoch sind auch andere Fertigungstechnologien zur Herstellung von elektrischen Kontakten mit hohen Aspektverhältnissen Höhe/Breite denkbar, z.B. als diskrete mechanische Kontaktierungen, die für das elektronische Bauelement 10 hinsichtlich mechanischer Stressbelastung sogar vorteilhaft sein können.
  • Vorgeschlagen wird, das Rastermaß auf deutlich unter 0.4 mm zu reduzieren, besonders bevorzugt auf einen Bereich zwischen 0,2 und 0,35 mm, wobei das Abstandsmaß unverändert bleibt, um den zweiten ungehäusten Halbleiterchip 20 in Kängurutechnologie beherbergen zu können.
  • Ein günstiges Verhältnis Rastermaß/Abstandsmaß ergibt sich somit von ca. 200/140 bis ca. 350/140, d.h. ca. 1,5 bis ca. 2,5, wobei ein Verhältnis von ca. 2,0 technisch einfach und kostengünstig realisierbar ist.
  • Die 8, 9, und 10 zeigen die Anordnung von 7 in verschiedenen Schnittansichten, wobei 8 die Anordnung entlang des Schnitts A-B, 9 die Anordnung entlang des Schnitts E-F und 10 die Anordnung entlang des Schnitts C-D von 7 zeigt.
  • Auf einer Standard Leiterplatte mit 0,4 mm Rastermaß ist das elektronische Bauelement 100 von 7 nicht direkt als Chip Scale Package montierbar. Vorgeschlagen wird daher eine Umverpackung in ein kostengünstiges Plastikgehäuse, wie zum Beispiel LGA (engl. Land Grid Array) oder BGA (engl. Ball Grid Array), wie in den Schnittansichten der 11 und 12 dargestellt. Auf dem LGA-Substrat 51 sind deutlich feinere Pitches für die Kontaktierung des ersten ungehäusten Halbleiterchips 10 realisierbar, wobei im gezeigten Beispiel zwölf statt acht externe I/O-Pins realisiert werden können. Durch die im Vergleich zum ersten ungehäusten Halbleiterchip 10 vergrößerte Fläche des LGA-Substrats 51 und die Möglichkeit für umlaufende Anordnungen von dritten Kontaktierungselementen 80 wird somit die Limitierung der Anzahl der I/O-Pins des Chip Scale Packages aufgehoben. Dies ist in der Unteransicht von 13 prinzipiell dargestellt, wobei die dritten Kontaktierungselemente 80 in einer umlaufenden Anordnung angedeutet sind. Neben der Erhöhung der Anzahl der externen I/O-Pins ist der geringere Platzbedarf der Kontakte des ersten ungehäusten Halbleiterchips 10 auch vorteilhaft im Hinblick auf die maximal mögliche Größe des zweiten ungehäusten Halbleiterchips 20. Je kleiner die externen Kontakte sind, desto größer kann die Fläche des zweiten ungehäusten Halbleiterchips 20 sein.
  • Alternativ zur Känguruanordnung von 11 und 12 können die vorgeschlagenen ersten Kontaktierungselemente 40 mit geringem Rastermaß und hohem Abstandsmaß auch für Anordnungen wie in den 14 und 15 dargestellt verwendet werden. Dabei wird der zweite ungehäuste Halbleiterchip 20 auf das LGA-Substrat 51 geflippt und der erste ungehäuste Halbleiterchip 10 wird ebenfalls per Flip-Chip-Montage auf das LGA-Substrat 51 fixiert, wobei der erste ungehäuste Halbleiterchip 10 den zweiten ungehäusten Halbleiterchip 20 zumindest in einer Richtung parallel zum LGA-Substrat 51 vollständig überdeckt, aber keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip 20 hat. Auf diese Weise wird eine sogenannte „Package-über-Package“-Anordnung realisiert, die gegenüber der Känguruanordnung von 11 und 12 Kostenvorteile haben kann.
  • Neben dem Verbau in kostengünstige Plastikgehäuse ist auch die Montage des Chipsatzes von 7 auf ein weiteres elektronisches Bauelement möglich (sogenannte Interposer-Anordnung).
  • Dabei ist vorgesehen, den ersten ungehäusten Halbleiterchip 10 oberhalb des zweiten ungehäusten Halbleiterchips 20 auf einem Interposer 60 anzuordnen, wobei der erste ungehäuste Halbleiterchip 10 den zweiten ungehäusten Halbleiterchip 20 zumindest in einer Richtung parallel zu einer Erstreckungsebene der Halbleiterchips 10, 20 vollständig überdeckt, wobei der erste ungehäuste Halbleiterchip 10 keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip 20 hat.
  • Entsprechende Prinzipdarstellungen für einen Interposer-Chip mit einer fünffachen Reihe der dritten Kontaktierungselemente 80 in einer Richtung und einer sechsfachen Reihe der dritten Kontaktierungselementen 80 in der dazu vertikalen Richtung zeigen die 16 und 17. In diesem Fall wird der Chipsatz aus 7 direkt auf ein weiteres Interposer-Element 60, zum Beispiel einen Mikroprozessor mit Durchkontaktierungen montiert.
  • Das Interposer-Element 60 besitzt Durchkontaktierungen (engl. through-siliconvias, TSV) 61, um elektrische Signale von der Oberseite auf die Unterseite des Interposer-Elements 60 zu leiten. Es kann sich hierbei um einen reinen Interposer, also um ein passives Bauelement ohne weitere elektronische Funktion handeln, bevorzugt aber um ein aktives Bauelement, wie zum Beispiel einen Mikroprozessor.
  • Selbstverständlich ist für die Interposer-Konfiguration alternativ zur Känguruanordnung von 16 und 17 auch die erwähnte Package-über-Package-Anordnung möglich, bei der der zweite ungehäuste Halbleiterchip 20 direkt auf das weitere elektronische Bauelement montiert wird, wobei der erste ungehäuste Halbleiterchip 10 dann per Flip-Chip-Montage ohne direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip 20 oberhalb des zweiten ungehäusten Halbleiterchips 20 platziert wird, wie es prinzipiell in 18 und 19 dargestellt ist.
  • 20 zeigt einen prinzipiellen Ablauf des vorgeschlagenen Verfahrens:
    • In einem Schritt 200 wird ein erster ungehäuster Halbleiterchip 10 bereitgestellt.
    • In einem Schritt 210 wird ein zweiter ungehäuster Halbleiterchip 20 bereitgestellt.
    • In einem Schritt 220 werden erste Kontaktierungselemente 40 des ersten ungehäusten Halbleiterchips 10 derart bereitgestellt, dass der zweite ungehäuste Halbleiterchip 20 unterhalb des ersten ungehäusten Halbleiterchips 10 angeordnet wird, wobei der zweite ungehäuste Halbleiterchip 20 funktional mit dem ersten ungehäusten Halbleiterchips 10 verbunden wird.
  • Vorteilhaft ist die Reihenfolge der Schritte 200 und 210 frei wählbar.
  • Zusammenfassend wird mit der vorliegenden Erfindung ein Aufbau-Verbindungstechnik-Konzept für ein elektronisches Bauelement und ein Verfahren zum Herstellen eines elektronischen Bauelements vorgeschlagen, mit dem auf günstige Weise ein zweiter ungehäuster Chip in Kombination mit einem ersten ungehäusten Chip verwendet werden kann. Realisiert wird dies durch Kontaktierungselemente, die ein gegenüber einem Standard-Rastermaß verringertes Rastermaß bei gleichbleibendem Abstandsmaß haben.

Claims (10)

  1. Elektronisches Bauelement (100), aufweisend: - einen ersten ungehäusten Halbleiterchip (10); und - einen zweiten ungehäusten Halbleiterchip (20), der unterhalb des ersten ungehäusten Halbleiterchips (10) angeordnet und mit dem ersten ungehäusten Halbleiterchip (10) funktional verbunden ist, wobei der erste ungehäuste Halbleiterchip (10) ein von einem Standard-Rastermaß abweichendes Rastermaß aufweist, wobei - der erste ungehäuste Halbleiterchip (10) oberhalb des zweiten ungehäusten Halbleiterchips (20) auf einer Leiterplatte (51) oder auf einem Interposer-Element (60) angeordnet ist, wobei der erste ungehäuste Halbleiterchip (10) den zweiten ungehäusten Halbleiterchip (20) zumindest in einer Richtung parallel zu einer Erstreckungsebene der Halbleiterchips (10, 20) vollständig überdeckt, wobei der erste ungehäuste Halbleiterchip (10) keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip (20) hat, und - der erste ungehäuste Halbleiterchip (10) ein MEMS-Element (11) und ein ASIC-Element (12) aufweist, die funktional zusammengefügt sind.
  2. Elektronisches Bauelement (100) nach Anspruch 1, dadurch gekennzeichnet, dass das Rastermaß des ersten ungehäusten Halbleiterchips (10) 0,2 mm bis 0,35 mm beträgt.
  3. Elektronisches Bauelement (100) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Verhältnis zwischen dem Rastermaß des ersten ungehäusten Halbleiterchips (10) und einem Abstandsmaß von ersten Kontaktierungselementen (40) des ersten ungehäusten Halbleiterchips (10) 1,5 bis 2,5 beträgt.
  4. Elektronisches Bauelement (100) nach Anspruch 3, dadurch gekennzeichnet, dass die ersten Kontaktierungselemente (40) des ersten ungehäusten Halbleiterchips (10) als Kupfersäulen ausgebildet sind.
  5. Elektronisches Bauelement (100) nach Anspruch 3, dadurch gekennzeichnet, dass die ersten Kontaktierungselemente (40) des ersten ungehäusten Halbleiterchips (10) als diskrete Kontakte ausgebildet sind.
  6. Elektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, weiterhin aufweisend eine Leiterplatte (51), mittels der Kontakte des ersten ungehäusten Halbleiterchips (10) wenigstens teilweise von einer Oberseite auf eine Unterseite der Leiterplatte (51) führbar sind, wobei das Rastermaß des ersten ungehäusten Halbleiterchips (10) definiert kleiner als ein Rastermaß der Leiterplatte (51) ist.
  7. Elektronisches Bauelement (100) nach Anspruch 6, dadurch gekennzeichnet, dass der erste ungehäuste Halbleiterchip (10) und der zweite ungehäuste Halbleiterchip (20) in einem Gehäuse (50) aus Vergussmaterial angeordnet sind.
  8. Elektronisches Bauelement (100) nach Anspruch 6, dadurch gekennzeichnet, dass der erste ungehäuste Halbleiterchip (10) und der zweite ungehäuste Halbleiterchip (20) auf einem Interposer-Element (60) angeordnet sind.
  9. Verfahren zum Herstellen eines elektronischen Bauelements (100), aufweisend die Schritte: - Bereitstellen eines ersten ungehäusten Halbleiterchips (10) mit ersten Kontaktierungselementen (40), welche ein von einem Standard-Rastermaß abweichendes Rastermaß aufweisen; - Bereitstellen eines zweiten ungehäusten Halbleiterchips (20); - Bereitstellen von ersten Kontaktierungselementen (40) des ersten ungehäusten Halbleiterchips (10) derart, dass der zweite ungehäuste Halbleiterchip (20) unterhalb des ersten ungehäusten Halbleiterchips (10) angeordnet wird, wobei der zweite ungehäuste Halbleiterchip (20) funktional mit dem ersten ungehäusten Halbleiterchip (10) verbunden wird, wobei - der erste ungehäuste Halbleiterchip (10) oberhalb des zweiten ungehäusten Halbleiterchips (20) auf einer Leiterplatte (51) oder auf einem Interposer-Element (60) angeordnet wird, wobei der erste ungehäuste Halbleiterchip (10) den zweiten ungehäusten Halbleiterchip (20) zumindest in einer Richtung parallel zu einer Erstreckungsebene der Halbleiterchips (10, 20) vollständig überdeckt, wobei der erste ungehäuste Halbleiterchip (10) keinen direkten mechanischen und elektrischen Kontakt zum zweiten ungehäusten Halbleiterchip (20) hat, und - der erste ungehäuste Halbleiterchip (10) ein MEMS-Element (11) und ein ASIC-Element (12) aufweist, die funktional zusammengefügt werden.
  10. Verfahren nach Anspruch 9, wobei der zweite ungehäuste Halbleiterchip (20) zusammen mit dem ersten ungehäusten Halbleiterchip (10) in einem Gehäuse (50) aus Vergussmaterial oder auf einem Interposer-Element (60) angeordnet wird.
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