DE102016121443A1 - Doping by diffusion and epitaxial profile shapes - Google Patents

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Yi-Wei Chiu
Chih Cheng
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Abstract

Ein Verfahren beinhaltet das Ätzen eines Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden. Ein restlicher Abschnitt des Halbleitersubstrats wird zwischen dem ersten Graben und dem zweiten Graben als ein Halbleiterbereich belassen. Eine dotierte dielektrische Schicht wird auf Seitenwänden des Halbleiterbereichs und über einer Oberseite des Halbleiterbereichs ausgebildet. Die dotierte dielektrische Schicht enthält einen Dotierstoff. Der erste Graben und der zweite Graben werden mit einem dielektrischen Material gefüllt. Danach wird eine Temperung durchgeführt, und ein p-Dotierstoff oder ein n-Dotierstoff in der dotierten dielektrischen Schicht wird in den Halbleiterbereich diffundiert, um einen diffundierten Halbleiterbereich zu bilden.One method includes etching a semiconductor substrate to form a first trench and a second trench. A remaining portion of the semiconductor substrate is left between the first trench and the second trench as a semiconductor region. A doped dielectric layer is formed on sidewalls of the semiconductor region and over an upper surface of the semiconductor region. The doped dielectric layer contains a dopant. The first trench and the second trench are filled with a dielectric material. Thereafter, annealing is performed, and a p-type impurity or an n-type impurity in the doped dielectric layer is diffused into the semiconductor region to form a diffused semiconductor region.

Description

PRIORITÄTSANSPRUCH UND QUERVERWEISPRIORITY CLAIM AND CROSS-REFERENCE

Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung Seriennr. 62/368,545, eingereicht am 29. Juli 2016, mit dem Titel „Doping Through Diffusion and Epitaxy Shaping”, wobei diese Anmeldung hiermit durch Querverweis hierin aufgenommen ist.This application claims the benefit of the following US patent application filed provisionally: Application Ser. No. 62 / 368,545, filed Jul. 29, 2016, entitled "Doping Through Diffusion and Epitaxy Shaping," which application is hereby incorporated by reference.

HINTERGRUNDBACKGROUND

Technologische Fortschritte bei den Materialien und beim Entwurf integrierter Schaltungen (Integrated Circuits, ICs) haben Generationen von ICs erzeugt, wobei jede Generation kleinere und komplexere Schaltungen als die vorhergehenden Generationen aufweist. Im Verlaufe der Entwicklung der ICs hat sich die Funktionsdichte (zum Beispiel die Anzahl miteinander verbundener Bauelemente pro Chipfläche) im Allgemeinen erhöht, während sich die geometrischen Abmessungen verringert haben. Dieser Prozess der Herunterskalierung bietet Vorteile durch die Erhöhung der Produktionseffizienz und die Senkung der damit verbundenen Kosten.Technological advances in materials and integrated circuit (IC) design have created generations of ICs, with each generation having smaller and more complex circuits than the previous generations. In the course of development of the ICs, the functional density (for example, the number of interconnected devices per chip area) has generally increased while the geometric dimensions have decreased. This downsizing process offers benefits in terms of increasing production efficiency and reducing associated costs.

Durch diese Herunterskalierung hat sich auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Vorteile zum Tragen kommen können, sind ähnliche Entwicklungen bei der Bearbeitung und Herstellung von ICs erforderlich. Zum Beispiel wurden Fin-Feldeffekttransistoren (Fin Field-Effect Transistors, FinFETs) eingeführt, um planare Transistoren zu ersetzen. Die Strukturen von FinFETs und Verfahren zur Fertigung von FinFETs werden gegenwärtig entwickelt.Scaling down has also increased the complexity of processing and manufacturing ICs, and to take advantage of these benefits requires similar development in the processing and manufacturing of ICs. For example, fin field effect transistors (FinFETs) have been introduced to replace planar transistors. The structures of FinFETs and methods of manufacturing FinFETs are currently being developed.

Die Ausbildung von FinFETs beinhaltet typischerweise das Ausbilden von Halbleiterrippen, das Implantieren der Halbleiterrippen, um Wannenbereiche zu bilden, das Ausbilden von Dummy-Gate-Elektroden auf den Halbleiterrippen, das Ätzen von Endabschnitten der Halbleiterrippen und das Durchführen einer Epitaxie, um Source/Drain-Bereiche wieder aufzuwachsen.The formation of FinFETs typically involves forming semiconductor fins, implanting the semiconductor fins to form well regions, forming dummy gate electrodes on the semiconductor fins, etching end portions of the semiconductor fins, and performing epitaxy to source / drain Growing up areas again.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Aspekte der vorliegenden Offenbarung werden anhand der folgenden ausführlichen Beschreibung, wenn diese in Verbindung mit den beigefügten Figuren studiert wird, am besten verständlich. Es ist anzumerken, dass im Einklang mit der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale um der Klarheit der Erläuterung willen willkürlich vergrößert oder verkleinert sein.Aspects of the present disclosure will be best understood from the following detailed description when studied in conjunction with the accompanying drawings. It should be noted that, in line with industry practice, various features are not drawn to scale. In fact, the dimensions of the various features may be arbitrarily increased or decreased for the sake of clarity of explanation.

Die 1 bis 14A sind Schnittansichten und perspektivische Ansichten von Zwischenstufen bei der Ausbildung von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.The 1 to 14A 11 are sectional views and perspective views of intermediate stages in forming fin field effect transistors (FinFETs) according to some embodiments.

14B zeigt eine Schnittansicht eines Source/Drain-Bereichs eines FinFET gemäß einigen Ausführungsformen. 14B FIG. 12 is a sectional view of a source / drain region of a FinFET according to some embodiments. FIG.

Die 15 und 16 zeigen die Schnittansichten von Zwischenstufen bei der Ausbildung eines Source/Drain-Bereichs eines FinFET gemäß einigen Ausführungsformen.The 15 and 16 10 illustrate the sectional views of intermediate stages in forming a source / drain region of a FinFET according to some embodiments.

17 zeigt eine Schnittansicht eines FinFET gemäß einigen Ausführungsformen. 17 FIG. 12 is a sectional view of a FinFET according to some embodiments. FIG.

18 zeigt einen Prozessablauf zur Ausbildung von FinFETs gemäß einigen Ausführungsformen. 18 FIG. 12 shows a process flow for forming FinFETs according to some embodiments. FIG.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachfolgend werden spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet sein können, dass sich das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Außerdem können sich in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und stellt von sich aus keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen her.The following disclosure provides many different embodiments or examples for implementing various features of the invention. Hereinafter, specific examples of components and arrangements will be described to simplify the present disclosure. Of course these are just examples and should not be limiting. For example, the formation of a first feature over or on a second feature in the description below may include embodiments in which the first and second features are in direct contact, and may also include embodiments in which between the first and second features additional features may be formed such that the first and second features may not be in direct contact. In addition, reference numerals and / or letters may be repeated in the various examples in the present disclosure. This repetition is for convenience and clarity and by itself does not establish any relationship between the various embodiments and / or configurations discussed.

Ferner können hier räumliche Beziehungen bezeichnende Begriffe, wie „darunter liegende(r/s)”, „unter”, „untere(r/s)”, „darüber liegende(r/s)”, „obere(r/s)” und dergleichen, um der Einfachheit der Beschreibung willen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (anderen Elementen oder Merkmalen) zu beschreiben, wie in den Figuren dargestellt. Die räumliche Beziehungen bezeichnenden Begriffe sind dazu gedacht, verschiedene Ausrichtungen des Bauelements im Gebrauch oder im Betrieb zusätzlich zu der Ausrichtung zu umfassen, die in den Figuren dargestellt ist.Further, terms referring to spatial relationships, such as "underlying (r / s)", "below", "lower (r / s)", "overlying (r / s)", "upper r / s" may be used herein. and the like, for the sake of convenience of description, may be used to describe the relationship of one element or feature to another element or feature (other elements or features) as illustrated in the figures. Spatial relationship terms are intended to describe various orientations of the device in use or in the art Operation in addition to the orientation shown in the figures.

Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht, oder mit anderen Ausrichtungen), und die hier verwendeten räumlichen Kennzeichnungen können ebenso dementsprechend interpretiert werden.The device may be oriented in another way (rotated 90 degrees, or with other orientations), and the spatial labels used herein may also be interpreted accordingly.

Es werden Fin-Feldeffekttransistoren (Fin Field-Effect Transistors, FinFETs) und die Verfahren zum Ausbilden derselben gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Es werden die Zwischenstufen der Ausbildung der FinFETs dargestellt. Es werden die Varianten einiger Ausführungsformen erörtert. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden durchgehend gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.Fin field effect transistors (FinFETs) and the methods of forming the same according to various exemplary embodiments are provided. The intermediate stages of the formation of the FinFETs are shown. The variants of some embodiments will be discussed. In the various views and exemplary embodiments, like reference numerals are used throughout to designate like elements.

Die 1 bis 14A zeigen die Schnittansichten und perspektivischen Ansichten von Zwischenstufen bei der Ausbildung eines FinFET gemäß einigen Ausführungsformen. Die in den 1 bis 14A dargestellten Schritte sind auch schematisch in dem Prozessablauf 200 veranschaulicht, der in 18 dargestellt ist.The 1 to 14A 12 show the sectional views and perspective views of intermediate stages in the formation of a FinFET according to some embodiments. The in the 1 to 14A The steps shown are also schematic in the process flow 200 illustrated in 18 is shown.

1 zeigt eine Schnittansicht eines Substrats 20, welches ein Teil eines Wafers 100 ist. Das Substrat 20 kann ein massives Substrat oder ein Halbleiter-auf-Isolator-Substrat sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Substrat 20 aus einem Halbleitermaterial ausgebildet, das aus, unter anderem, Siliciumgermanium, Siliciumkohlenstoff, Germanium und Halbleitermaterialien aus III-V-Verbindungen, wie GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und dergleichen, ausgewählt ist. Das Substrat 20 kann leicht mit einer p-Störstelle oder einer n-Störstelle dotiert sein. Der Wafer 100 weist einen Bereich eines n-leitenden Metall-Oxid-Halbleiters (N-type Metal Oxide Semiconductor, NMOS) 10A und einen Bereich eines p-leitenden Metall-Oxid-Halbleiters (P-type Metal Oxide Semiconductor, PMOS) 10B auf, in welchen ein NMOS-Transistor bzw. ein PMOS-Transistor auszubilden sind. 1 shows a sectional view of a substrate 20 which is part of a wafer 100 is. The substrate 20 may be a solid substrate or a semiconductor on insulator substrate. According to some embodiments of the present disclosure, the substrate is 20 is formed of a semiconductor material selected from, among others, silicon germanium, silicon carbon, germanium and semiconductor materials of III-V compounds such as GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP and the like. The substrate 20 may be easily doped with a p-type impurity or an n-type impurity. The wafer 100 includes a portion of an n-type metal oxide semiconductor (NMOS) 10A and a portion of p-type metal oxide semiconductor (PMOS). 10B in which an NMOS transistor or a PMOS transistor are to be formed.

Ein Pufferoxid 22 und eine Hartmaske 24 sind über dem Halbleitersubstrat 20 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Pufferoxid 22 aus Siliciumoxid ausgebildet, welches durch Oxidieren einer Oberflächenschicht des Halbleitersubstrats 20 gebildet werden kann. Die Hartmaske kann aus Siliciumnitrid, Siliciumoxynitrid, Siliciumcarbid, Siliciumcarbonitrid oder dergleichen ausgebildet sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Maskenschicht 24 aus Siliciumnitrid ausgebildet, zum Beispiel unter Anwendung von chemischer Niederdruck-Gasphasenabscheidung (Low-Pressure Chemical Vapor Deposition, LPCVD). Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist die Maskenschicht 24 durch thermische Nitridierung von Silicium, plasmaunterstützte chemische Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition, PECVD) oder plasmaanodische Nitridierung ausgebildet.A buffer oxide 22 and a hard mask 24 are above the semiconductor substrate 20 educated. In accordance with some embodiments of the present disclosure, the buffer oxide is 22 formed of silicon oxide, which is formed by oxidizing a surface layer of the semiconductor substrate 20 can be formed. The hard mask may be formed of silicon nitride, silicon oxynitride, silicon carbide, silicon carbonitride or the like. According to some embodiments of the present disclosure, the mask layer is 24 formed of silicon nitride, for example, using low-pressure chemical vapor deposition (LPCVD). According to other embodiments of the present disclosure, the mask layer is 24 by thermal nitridation of silicon, plasma-enhanced chemical vapor deposition (PECVD) or plasma anodic nitridation.

Als Nächstes werden, wie in 2 dargestellt, die Hartmaske 24, das Pufferoxid 22 und das Substrat 20 strukturiert, um Gräben 26 auszubilden, wobei die Hartmaske 24 zuerst strukturiert wird und danach als eine Ätzmaske verwendet wird, um das Pufferoxid 22 und das Substrat 20, die darunter liegen, zu strukturieren. Dementsprechend werden Halbleiterstreifen 128A und 128B im MOS-Bereich 10A bzw. PMOS-Bereich 10B ausgebildet. Der entsprechende Schritt ist als Schritt 202 in dem in 18 dargestellten Prozessablauf angegeben. Gräben 26 erstrecken sich in das Halbleitersubstrat 20 hinein und trennen Halbleiterstreifen 128A und 128B voneinander. In der Draufsicht des Wafers 100 kann jeder oder können einige der Halbleiterstreifen 128A und 128B von jeweiligen Gräben 26 umgeben sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Tiefe D1 der Gräben 26 im Bereich zwischen etwa 100 nm und etwa 150 nm. Es ist leicht einzusehen, dass die überall in der Beschreibung genannten Werte Beispiele sind und ohne Änderung des Prinzips der vorliegenden Offenbarung auch andere Werte gewählt werden können.Next, as in 2 represented, the hard mask 24 , the buffer oxide 22 and the substrate 20 structured to ditches 26 form, with the hard mask 24 is patterned first and then used as an etch mask to form the buffer oxide 22 and the substrate 20 which lay underneath to structure. Accordingly, semiconductor strips 128A and 128B in the MOS area 10A or PMOS area 10B educated. The corresponding step is as a step 202 in the 18 specified process flow specified. trenches 26 extend into the semiconductor substrate 20 in and disconnect semiconductor strips 128A and 128B from each other. In the plan view of the wafer 100 anyone can or can some of the semiconductor strips 128A and 128B of respective trenches 26 be surrounded. According to some embodiments of the present disclosure, the depth D1 of the trenches is 26 in the range between about 100 nm and about 150 nm. It will be readily understood that the values throughout the specification are examples and other values may be chosen without changing the principle of the present disclosure.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Halbleiterstreifen 128A und 128B als kronenförmige Halbleiterstreifen bezeichnet. Der Halbleiterstreifen 128A weist eine Halbleiterbasis 130A und Halbleiterstreifen 132A über der Basis 130A auf. Der Halbleiterstreifen 128B weist eine Halbleiterbasis 130B und Halbleiterstreifen 132B über der Basis 130B auf. Obwohl in 2 dargestellt ist, dass drei Halbleiterstreifen 132A (oder 132B) über der Basis 130A (oder 130B) vorhanden sind, kann die Anzahl der Halbleiterstreifen 132A und 132B auf der jeweiligen Basis 130A bzw. 130B jeweils eine beliebige ganze Zahl sein, wie 1, 2, 3, 4, 5 oder mehr, in Abhängigkeit von den gewünschten Ansteuerströmen der resultierenden FinFETs. Die Oberseite 130A' der Basis 130A und die Oberseite 130B' der Basis 130B können im Wesentlichen eben sein, oder sie können einwärts gekrümmt sein. Die Rippenbreite W1 der Halbleiterstreifen 132A und/oder 132B kann zum Beispiel im Bereich zwischen etwa 10 nm und etwa 20 nm liegen.According to some embodiments of the present disclosure, the semiconductor strips become 128A and 128B referred to as a crown-shaped semiconductor strip. The semiconductor strip 128A has a semiconductor base 130A and semiconductor strips 132A above the base 130A on. The semiconductor strip 128B has a semiconductor base 130B and semiconductor strips 132B above the base 130B on. Although in 2 shown is that three semiconductor strips 132A (or 132B ) above the base 130A (or 130B ), the number of semiconductor strips can be 132A and 132B on the respective basis 130A respectively. 130B each may be any integer, such as 1, 2, 3, 4, 5 or more, depending on the desired drive currents of the resulting FinFETs. The top 130A ' the base 130A and the top 130B ' the base 130B may be substantially planar, or they may be inwardly curved. The rib width W1 of the semiconductor strips 132A and or 132B For example, it may range between about 10 nm and about 20 nm.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet die Ausbildung von Halbleiterstreifen 128A und 128B das Ätzen des Halbleitersubstrats 20, um Streifen 132A und 132B zu bilden, das Ausbilden von Opfer-Abstandsschichten (nicht dargestellt), um die Seitenwände der Halbleiterstreifen 132A und/oder 132B zu bedecken, und das Verwenden der Opfer-Abstandsschichten und der Hartmasken 24 in Kombination als eine Ätzmaske, um das Halbleitersubstrat 20 weiter zu ätzen. Die benachbarten Halbleiterstreifen 132A befinden sich nahe beieinander, und daher werden die Abschnitte des Halbleitersubstrats 20 zwischen benachbarten Halbleiterrippen 132A/132B nicht hinuntergeätzt. Infolgedessen werden Basen 130A und 130B ausgebildet. Die Opfer-Abstandsschichten werden anschließend entfernt.According to some embodiments of the present disclosure, the formation of semiconductor strips includes 128A and 128B etching the semiconductor substrate 20 to form stripes 132A and 132B training, the training of victims Spacer layers (not shown) around the sidewalls of the semiconductor strips 132A and or 132B and using the sacrificial spacers and hard masks 24 in combination as an etching mask, around the semiconductor substrate 20 continue to etch. The neighboring semiconductor strips 132A are close to each other, and therefore, the portions of the semiconductor substrate become 20 between adjacent semiconductor ribs 132A / 132B not etched down. As a result, bases become 130A and 130B educated. The sacrificial spacer layers are then removed.

Die 3 und 4 veranschaulichen die Ausbildung und die Entfernung einer abdeckenden Opfer-Oxidschicht 34, welche auf den freiliegenden Flächen der kronenförmigen Halbleiterstreifen 128A und 128B ausgebildet wird. Es wird auf 3 Bezug genommen; die abdeckende Opfer-Oxidschicht 34 wird als eine konforme Schicht ausgebildet, deren horizontale Abschnitte und vertikale Abschnitte Dicken aufweisen, deren Werte nahe beieinander liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die abdeckende Opfer-Oxidschicht 34 gebildet, indem der Wafer 100 in einer sauerstoffhaltigen Umgebung oxidiert wird, zum Beispiel durch lokale Oxidation von Silicium (Local Oxidation of Silicon, LOCOS), wobei Sauerstoff (O2) in dem jeweiligen Prozessgas enthalten sein kann. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird die abdeckende Opfer-Oxidschicht 34 zum Beispiel unter Anwendung von In-situ-Dampferzeugung (In-Situ Steam Generation, ISSG) gebildet, wobei Wasserdampf oder ein kombiniertes Gas aus Wasserstoff (H2) und Sauerstoff (O2) verwendet wird, um das freiliegende Halbleitersubstrat 20 und die kronenförmigen Halbleiterstreifen 128A und 128B zu oxidieren. Die ISSG-Oxidation kann bei einer erhöhten Temperatur durchgeführt werden, die höher als Raumtemperatur ist.The 3 and 4 illustrate the formation and removal of a sacrificial oxide covering layer 34 , which on the exposed surfaces of the crown-shaped semiconductor strips 128A and 128B is trained. It will open 3 Reference is made; the covering sacrificial oxide layer 34 is formed as a conformal layer whose horizontal portions and vertical portions have thicknesses whose values are close to each other. According to some embodiments of the present disclosure, the covering sacrificial oxide layer becomes 34 formed by the wafer 100 is oxidized in an oxygen-containing environment, for example by local oxidation of silicon (Local Oxidation of Silicon, LOCOS), wherein oxygen (O 2 ) may be contained in the respective process gas. According to other embodiments of the present disclosure, the covering sacrificial oxide layer becomes 34 for example, using in-situ steam generation (ISSG), using steam or a combined gas of hydrogen (H 2 ) and oxygen (O 2 ) to form the exposed semiconductor substrate 20 and the crown-shaped semiconductor strips 128A and 128B to oxidize. The ISSG oxidation can be carried out at an elevated temperature higher than room temperature.

Die abdeckende Opfer-Oxidschicht 34 wird anschließend entfernt, zum Beispiel in einem Nassätz- oder Trockenätzprozess, wobei eine HF-Lösung oder ein aus NH3 (Ammoniak) und HF3 kombiniertes Gas verwendet werden kann. Die resultierende Struktur ist in 4 dargestellt. Im Ergebnis werden die Oberflächen der kronenförmigen Halbleiterstreifen 128A und 128B wiederfreigelegt. Die Ausbildung und die Entfernung der abdeckenden Opfer-Oxidschicht 34 kann eine vorteilhafte Neugestaltung des Profils der Oberflächen der kronenförmigen Halbleiterstreifen 128A und 128B bewirken. Zum Beispiel können einige unerwünschte Vorsprünge aufgrund dessen, dass die Oxidationsrate von Vorsprüngen höher als die von glatten Abschnitten ist, entfernt werden. Die Leistungsfähigkeit der resultierende FinFETs kann somit von der Ausbildung und der Entfernung der abdeckenden Opfer-Oxidschicht 34 profitieren.The covering sacrificial oxide layer 34 is then removed, for example in a wet etch or dry etch process, where an HF solution or gas combined from NH 3 (ammonia) and HF 3 can be used. The resulting structure is in 4 shown. As a result, the surfaces of the crown-shaped semiconductor strips become 128A and 128B again exposed. The formation and removal of the covering sacrificial oxide layer 34 may be an advantageous redesign of the profile of the surfaces of the crown-shaped semiconductor strips 128A and 128B cause. For example, some undesirable protrusions may be removed due to the oxidation rate of protrusions being higher than that of smooth sections. The performance of the resulting FinFETs may thus be due to the formation and removal of the sacrificial oxide covering layer 34 benefit.

5 veranschaulicht die Aufbringung einer n-dotierten dielektrischen Schicht 36A, welche als eine Abdeckschicht (blanket layer) aufgebracht wird. Der entsprechende Schritt ist als Schritt 204 in dem in 18 dargestellten Prozessablauf angegeben. Gemäß einigen Ausführungsformen umfasst die n-dotierte dielektrische Schicht 36A Phosphor und kann eine Phosphosilikatglas-(PSG-)Schicht sein. Die n-dotierte dielektrische Schicht 36A kann auch aus einem Oxid wie etwa Siliciumoxid, einem Nitrid wie etwa Siliciumnitrid oder anderen dielektrischen Materialien ausgebildet sein. Die n-dotierte dielektrische Schicht 36A kann mi Phosphor, Arsen und/oder Antimon dotiert sein. Die n-dotierte dielektrische Schicht 36A kann unter Anwendung eines konformen Abscheidungsverfahrens aufgebracht werden, wie etwa atomare Schichtabscheidung (Atomic Layer Deposition, ALD), chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD) oder dergleichen. Im Ergebnis liegen die Werte der Dicke T1 der horizontalen Abschnitte und der Dicke T2 der vertikalen Abschnitte der n-dotierten dielektrischen Schicht 36A nahe beieinander, zum Beispiel mit einer Differenz, die kleiner als etwa 20 Prozent (oder 10 Prozent) der Dicke T1 ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die n-dotierte dielektrische Schicht 36A eine phosphorreiche Schicht, wobei der Atomprozentsatz von Phosphor in der n-dotierten dielektrischen Schicht 36A höher als etwa 20 Prozent oder höher ist. Die Dicken T1 und T2 der n-dotierten dielektrischen Schicht 36A können im Bereich zwischen etwa 8 Å und etwa 12 Å liegen. Ferner kann das Verhältnis T2/W1 im Bereich zwischen etwa 10 und etwa 18 liegen. 5 illustrates the deposition of an n-doped dielectric layer 36A , which is applied as a blanket layer. The corresponding step is as a step 204 in the 18 specified process flow specified. According to some embodiments, the n-doped dielectric layer comprises 36A Phosphorus and may be a phosphosilicate glass (PSG) layer. The n-doped dielectric layer 36A may also be formed of an oxide such as silicon oxide, a nitride such as silicon nitride or other dielectric materials. The n-doped dielectric layer 36A may be doped with phosphorus, arsenic and / or antimony. The n-doped dielectric layer 36A can be applied using a conformal deposition technique, such as Atomic Layer Deposition (ALD), Chemical Vapor Deposition (CVD), or the like. As a result, the values of the thickness T1 of the horizontal portions and the thickness T2 of the vertical portions of the n-type dielectric layer are 36A close to each other, for example, with a difference that is less than about 20 percent (or 10 percent) of the thickness T1. According to some embodiments of the present disclosure, the n-doped dielectric layer is 36A a phosphorus-rich layer, wherein the atomic percentage of phosphorus in the n-doped dielectric layer 36A higher than about 20 percent or higher. The thicknesses T1 and T2 of the n-doped dielectric layer 36A may range between about 8 Å and about 12 Å. Further, the ratio T2 / W1 may range between about 10 and about 18.

Es wird weiter auf 5 Bezug genommen; es ist eine strukturierte Lithographiemaske ausgebildet, um den PMOS-Bereich 10B zu bedecken, während der NMOS-Bereich 10A offen gelassen wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die strukturierte Lithographiemaske eine Dreifachschicht auf, welche eine Bodenschicht (auch als untere Schicht bezeichnet) 38, eine mittlere Schicht 40 über den Bodenschicht 38 und eine obere Schicht 42 über der mittleren Schicht 40 aufweist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Bodenschicht 38 und die obere Schicht 42 aus Photoresists ausgebildet. Die mittlere Schicht 40 kann aus einem anorganischen Material ausgebildet sein, welches ein Carbid (wie etwa Siliciumoxycarbid), ein Nitrid (wie etwa Siliciumnitrid), ein Oxynitrid (wie etwa Siliciumoxynitrid), ein Oxid (wie etwa Siliciumoxid) oder dergleichen sein kann. Die obere Schicht 42 ist strukturiert, um eine Öffnung 44 zu bilden, durch die hindurch die n-dotierte dielektrische Schicht 36A entfernt wird.It will continue on 5 Reference is made; a structured lithography mask is formed around the PMOS area 10B to cover, while the NMOS area 10A is left open. According to some embodiments of the present disclosure, the patterned lithographic mask has a trilayer that includes a bottom layer (also referred to as a bottom layer). 38 , a middle layer 40 over the soil layer 38 and an upper layer 42 above the middle layer 40 having. According to some embodiments of the present disclosure, the soil layer is 38 and the upper layer 42 formed from photoresists. The middle layer 40 may be formed of an inorganic material which may be a carbide (such as silicon oxycarbide), a nitride (such as silicon nitride), an oxynitride (such as silicon oxynitride), an oxide (such as silicon oxide), or the like. The upper layer 42 is structured to an opening 44 through which the n-doped dielectric layer is formed 36A Will get removed.

Als Nächstes wird ein anisotropes Ätzen unter Verwendung der Dreifachschicht als Ätzmaske durchgeführt. In dem Ätzprozess wird der direkt unter der Öffnung 44 liegende Abschnitt der mittleren Schicht 40 und der Bodenschicht 38 unter Verwendung der strukturierten oberen Schicht 42 als Ätzmaske geätzt, sodass die n-dotierte dielektrische Schicht 36A freigelegt wird. Nachdem die Bodenschicht 38 von dem NMOS-Bereich 10A entfernt worden ist, wird ein isotropes Ätzen durchgeführt, um die freiliegenden Abschnitte der n-dotierten dielektrischen Schicht 36A von dem NMOS-Bereich 10A zu entfernen. Der entsprechende Schritt ist als Schritt 20B in dem in 18 dargestellten Prozessablauf angegeben. Das Ätzen der Schicht 36A kann ein Nassätzen und/oder ein Trockenätzen beinhalten. Beim Trockenätzen können Prozessgase wie HF und Ar verwendet werden. Beim Nassätzen kann ein Ätzmittel wie etwa H2SO4 verwendet werden. Der Abschnitt der n-dotierten dielektrischen Schicht 36A im PMOS-Bereich 10B ist geschützt und wird nicht entfernt. Der verbleibende Abschnitt der Bodenschicht 38 wird dann entfernt, woraus die in 6 dargestellte Struktur resultiert.Next, anisotropic etching is performed using the triple layer as an etching mask. In the etching process, the direct under the opening 44 lying portion of the middle layer 40 and the soil layer 38 using the structured upper layer 42 etched as an etch mask, so that the n-doped dielectric layer 36A is exposed. After the soil layer 38 from the NMOS area 10A is removed, an isotropic etching is performed to cover the exposed portions of the n-type dielectric layer 36A from the NMOS area 10A to remove. The corresponding step is as a step 20B in the 18 specified process flow specified. The etching of the layer 36A may include wet etching and / or dry etching. In dry etching, process gases such as HF and Ar can be used. In wet etching, an etchant such as H 2 SO 4 may be used. The portion of the n-doped dielectric layer 36A in the PMOS area 10B is protected and will not be removed. The remaining section of the soil layer 38 is then removed, from which the in 6 shown structure results.

7 veranschaulicht die Aufbringung einer p-dotierten dielektrischen Schicht 36B, welche als eine Abdeckschicht aufgebracht wird. Der entsprechende Schritt ist als Schritt 208 in dem in 18 dargestellten Prozessablauf angegeben. Die p-dotierte dielektrische Schicht 36B weist einen p-Dotierstoff wie etwa Bor und/oder Indium auf. Die p-dotierte dielektrische Schicht 36B kann aus einem Oxid wie etwa Siliciumoxid, einem Nitrid wie etwa Siliciumnitrid oder anderen dielektrischen Materialien ausgebildet sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die p-dotierte dielektrische Schicht 36B eine Borosilikatglas-(BSG-)Schicht. Die p-dotierte dielektrische Schicht 36B kann unter Anwendung eines konformen Abscheidungsverfahrens aufgebracht werden, wie etwa ALD, CVD oder dergleichen. Im Ergebnis liegen die Werte der Dicke T3 der horizontalen Abschnitte und der Dicke T4 der vertikalen Abschnitte der p-dotierten dielektrischen Schicht 36B nahe beieinander, zum Beispiel mit einer Differenz, die kleiner als etwa 20 Prozent (oder 10 Prozent) von T3 ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die p-dotierte dielektrische Schicht 36B eine borreiche Schicht, wobei der Atomprozentsatz von Bor in der p-dotierten dielektrischen Schicht 36B höher als etwa 35 Prozent oder höher ist. Die Dicken T3 und T4 der p-dotierten dielektrischen Schicht 36B können in demselben Bereich wie die Dicken T1 und T2 der n-dotierten dielektrischen Schicht 36A liegen. Im NMOS-Bereich 10A kann sich die p-dotierte dielektrische Schicht 36B in physischem Kontakt mit den freiliegenden Flächen des kronenförmigen Halbleiterstreifens 128A befinden. Im PMOS-Bereich 10B ist die p-dotierte dielektrische Schicht 36B durch die n-dotierte dielektrische Schicht 36A von dem darunterliegenden kronenförmigen Halbleiterstreifen 128B getrennt. 7 illustrates the deposition of a p-doped dielectric layer 36B which is applied as a cover layer. The corresponding step is as a step 208 in the 18 specified process flow specified. The p-doped dielectric layer 36B has a p-type dopant such as boron and / or indium. The p-doped dielectric layer 36B may be formed of an oxide such as silicon oxide, a nitride such as silicon nitride or other dielectric materials. According to some embodiments of the present disclosure, the p-doped dielectric layer is 36B a borosilicate glass (BSG) layer. The p-doped dielectric layer 36B can be applied using a conformal deposition method, such as ALD, CVD, or the like. As a result, the values of the thickness T3 of the horizontal portions and the thickness T4 of the vertical portions of the p-type dielectric layer are 36B close to each other, for example, with a difference that is less than about 20 percent (or 10 percent) of T3. According to some embodiments of the present disclosure, the p-doped dielectric layer is 36B a boron-rich layer, wherein the atomic percentage of boron in the p-type dielectric layer 36B higher than about 35 percent or higher. The thicknesses T3 and T4 of the p-doped dielectric layer 36B may be in the same range as the thicknesses T1 and T2 of the n-doped dielectric layer 36A lie. In the NMOS area 10A For example, the p-doped dielectric layer 36B in physical contact with the exposed surfaces of the crown-shaped semiconductor strip 128A are located. In the PMOS area 10B is the p-doped dielectric layer 36B through the n-doped dielectric layer 36A from the underlying crown-shaped semiconductor strip 128B separated.

7 veranschaulicht ferner die Ausbildung von dielektrischem Material 50, welches die Gräben füllt, welche die Halbleiterstreifen trennen. Der entsprechende Schritt ist als Schritt 210 in dem in 18 dargestellten Prozessablauf angegeben. Das dielektrische Material 50 kann aus Siliciumoxid, Siliciumcarbid, Siliciumnitrid oder Mehrfachschichten davon ausgebildet sein. Das Verfahren zur Ausbildung des dielektrischen Materials 50 kann aus fließfähiger chemischer Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), Rotationsbeschichtung (Spin-on Coating), chemischer Gasphasenabscheidung (Chemical Vapor Deposition, CVD), atomarer Schichtabscheidung (Atomic Layer Deposition, ALD), chemischer Gasphasenabscheidung mit Plasma hoher Dichte (High-Density Plasma Chemical Vapor Deposition, HDPCVD), LPCVD und dergleichen ausgewählt sein. Das dielektrische Material 50 kann frei von n- und p-Dotierstoffen sein. 7 further illustrates the formation of dielectric material 50 which fills the trenches separating the semiconductor strips. The corresponding step is as a step 210 in the 18 specified process flow specified. The dielectric material 50 may be formed of silicon oxide, silicon carbide, silicon nitride or multiple layers thereof. The method of forming the dielectric material 50 can be made from Flowable Chemical Vapor Deposition (FCVD), Spin Coating, Chemical Vapor Deposition (CVD), Atomic Layer Deposition (ALD), High Density Plasma Chemical Vapor Deposition (High Density plasma chemical vapor deposition, HDPCVD), LPCVD and the like. The dielectric material 50 may be free of n- and p-dopants.

Gemäß einigen Ausführungsform, bei welchen FCVD angewendet wird, wird ein siliciumhaltiger Precursor (zum Beispiel Trisilylamin (TSA) oder Disilylamin (DSA)) verwendet, und das resultierende dielektrische Material 50 ist fließfähig (geleeartig). Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das fließfähige dielektrische Material 50 unter Verwendung eines auf Alkylaminsilan basierenden Precursors gebildet. Während der Abscheidung wird Plasma eingeschaltet, um die gasförmigen Precursoren zum Bilden des fließfähigen Oxids zu aktivieren.In some embodiments, where FCVD is employed, a silicon-containing precursor (eg, trisilylamine (TSA) or disilylamine (DSA)) is used, and the resulting dielectric material 50 is flowable (jelly-like). According to alternative embodiments of the present disclosure, the flowable dielectric material becomes 50 formed using an alkylamine silane-based precursor. During deposition, plasma is turned on to activate the gaseous precursors to form the flowable oxide.

Nachdem das dielektrische Material 50 gebildet ist, wird auf dem Wafer 100 ein Temperschritt ausgeführt. Der entsprechende Schritt ist als Schritt 212 in dem in 18 dargestellten Prozessablauf angegeben. Das dielektrische Material 50 wird, falls es zu diesem Zeitpunkt fließfähig ist, in ein festes dielektrisches Material umgewandelt. Das Tempern verbessert auch die Qualität des dielektrischen Materials 50, indem es zum Beispiel die Erhöhung der Dichte des dielektrischen Materials 50 zur Folge hat. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Tempern unter Anwendung eines Verfahrens durchgeführt, wie Ofentempern, Tempern in der Temperkammer, Rohrtempern und dergleichen. Zum Beispiel kann, wenn ein Ofentempern durchgeführt wird, die Tempertemperatur zwischen etwa 750°C und etwa 1.050°C liegen, und die Temperdauer kann im Bereich zwischen etwa 10 Minuten und etwa 30 Minuten liegen. Das Tempern kann in einer sauerstoffhaltigen Umgebung durchgeführt werden, oder in einer Umgebung, die keinen Sauerstoff (O2, O3 oder dergleichen) enthält.After the dielectric material 50 is formed on the wafer 100 carried out a tempering step. The corresponding step is as a step 212 in the 18 specified process flow specified. The dielectric material 50 If it is flowable at this time, it is converted to a solid dielectric material. Annealing also improves the quality of the dielectric material 50 By, for example, increasing the density of the dielectric material 50 entails. According to some embodiments of the present disclosure, annealing is performed using a method such as furnace annealing, annealing in the annealing chamber, tube annealing, and the like. For example, when oven annealing is performed, the annealing temperature may be between about 750 ° C and about 1050 ° C, and the annealing time may range between about 10 minutes and about 30 minutes. The annealing may be carried out in an oxygen-containing environment or in an environment containing no oxygen (O 2 , O 3 or the like).

Im NMOS-Bereich 10A hat das Tempern die Diffusion des p-Dotierstoffs wie etwa Bor in die Oberflächenschicht des kronenförmigen Halbleiterstreifens 128A zur Folge.In the NMOS area 10A annealing has the diffusion of the p-type impurity such as boron into the surface layer of the crown-shaped semiconductor stripe 128A result.

Dementsprechend wird ein p-Bereich 52A ausgebildet, wie in 8 dargestellt. Das Tempern bewirkt, dass der p-Dotierstoff tiefer als eine halbe Breite W1 der Halbleiterstreifen 132A diffundiert. Dementsprechend erfolgt die Diffusion in die Gesamtheit der Halbleiterstreifen 132A und die Oberflächenschichten der Halbleiterbasis 130A, sodass diese einen p-diffundierten Bereich 52A bilden. Im PMOS-Bereich 10B hat das Tempern zur Folge, dass sowohl der n-Dotierstoff in der Schicht 36A als auch der p-Dotierstoff in der Schicht 36B diffundiert werden, um den diffundierten Bereich 52B zu bilden, wie ebenfalls in 8 dargestellt ist. Da sich jedoch die Schicht 36B über der Schicht 36A befindet und weiter von dem kronenförmigen Halbleiterstreifen 128B entfernt ist, ist die Konzentration des n-Dotierstoffs höher als die Konzentration des p-Dotierstoffs, und der diffundierte Bereich 528 ist ein n-Bereich. Ferner kann die Konzentration des n-Dotierstoffs in der Schicht 36A so angepasst werden, dass sie höher als die Konzentration des p-Dotierstoffs in der Schicht 36B ist, um sicherzustellen, dass der diffundierte Bereich 52B ein n-Bereich ist. In ähnlicher Weise bewirkt das Tempern, dass der n-Dotierstoff tiefer als W1/2 diffundiert. Dementsprechend sind eine Gesamtheit der Halbleiterstreifen 132B und die Oberflächenschichten der Halbleiterbasis 130B n-Bereiche. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Diffusionstiefe D2 im Bereich zwischen etwa 5 nm und etwa 20 nm. Accordingly, a p-range 52A trained as in 8th shown. The annealing causes the p-type impurity to be deeper than half the width W1 of the semiconductor stripes 132A diffused. Accordingly, diffusion takes place in the entirety of the semiconductor strips 132A and the surface layers of the semiconductor base 130A so that these have a p-diffused area 52A form. In the PMOS area 10B annealing has the consequence that both the n-dopant in the layer 36A as well as the p-dopant in the layer 36B be diffused to the diffused area 52B to form, as also in 8th is shown. However, since the layer 36B over the layer 36A and further from the crown-shaped semiconductor strip 128B is removed, the concentration of the n-type impurity is higher than the concentration of the p-type impurity, and the diffused area 528 is an n-range. Furthermore, the concentration of the n-type dopant in the layer 36A be adjusted so that they are higher than the concentration of the p-type dopant in the layer 36B is to make sure that the diffused area 52B an n-range is. Similarly, annealing causes the n-type dopant to diffuse deeper than W1 / 2. Accordingly, an entirety of the semiconductor strips 132B and the surface layers of the semiconductor base 130B n-type regions. According to some embodiments of the present disclosure, the diffusion depth D2 ranges between about 5 nm and about 20 nm.

Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird, anstatt eine n-dotierte dielektrische Schicht 36A auszubilden und sie von dem Bereich 10A zu entfernen, und danach eine p-dotierte dielektrische Schicht 36B abdeckend auszubilden, eine p-dotierte dielektrische Schicht 36B abdeckend ausgebildet und von dem Bereich 10A entfernt, gefolgt vom Ausbilden einer n-dotierten dielektrischen Schicht 36A als Deckschicht. Die resultierenden diffundierten Bereiche 52A und 52B sind ebenfalls vom p-Typ bzw. n-Typ.According to alternative embodiments of the present disclosure, rather than an n-doped dielectric layer 36A train them from the area 10A and then a p-doped dielectric layer 36B covering form a p-doped dielectric layer 36B covering formed and of the area 10A followed by forming an n-doped dielectric layer 36A as a cover layer. The resulting diffused regions 52A and 52B are also p-type and n-type, respectively.

Anschließend wird eine Planarisierung, wie etwa ein chemisch-mechanisches Polieren (CMP), durchgeführt, wie ebenfalls in 9 dargestellt ist. Der entsprechende Schritt ist als Schritt 214 in dem in 18 dargestellten Prozessablauf angegeben. Die übrigen Abschnitte der Schichten 36A und 36B und das dielektrische Material bilden Isolationsbereiche 54, welche auch als Grabenisolations-(Shallow Trench Isolation, STI-)Bereiche bezeichnet werden. Die Maskenschicht 24 kann als die CMP-Stoppschicht verwendet werden, und folglich ist die Oberseite der Maskenschicht 24 im Wesentlichen koplanar mit der Oberseite der STI-Bereiche 54. Die Maskenschicht 24 wird anschließend entfernt, zum Beispiel unter Verwendung von H3PO4 als Ätzmittel.Subsequently, planarization, such as chemical mechanical polishing (CMP), is performed, as also in FIG 9 is shown. The corresponding step is as a step 214 in the 18 specified process flow specified. The remaining sections of the layers 36A and 36B and the dielectric material form isolation regions 54 which are also referred to as shallow isolation (STI) regions. The mask layer 24 can be used as the CMP stop layer, and hence the top of the mask layer 24 essentially coplanar with the top of the STI areas 54 , The mask layer 24 is then removed, for example using H 3 PO 4 as an etchant.

In den nachfolgenden Prozessschritten werden n-FinFETs und p-FinFETs ausgebildet, zum Beispiel im NMOS-Bereich 10A bzw. PMOS-Bereich 10B. Die folgenden Zeichnungen veranschaulichen die Ausbildung eines FinFET, welcher sowohl n-FinFETs als auch p-FinFETs repräsentiert. Es wird auf 10 Bezug genommen; wenn zum Beispiel der betreffende FinFET, welcher auszubilden ist, ein n-FinFET ist, stellt die in 10 gezeigte Struktur die Struktur dar, die im NMOS-Bereich 10A dargestellt ist (9). Dementsprechend stellt der diffundierte Bereich 52 den diffundierten p-Bereich 52A dar, die Streifen 132 stellen den Halbleiterstreifen 132A dar, und die dotierte Schicht 36 stellt die p-dotierte dielektrische Schicht 36B dar. Außerdem stellt der kronenförmige Halbleiterstreifen 128 den Halbleiterstreifen 128A dar. Wenn der betreffende FinFET, welcher auszubilden ist, ein p-FinFET ist, stellt die in 10 gezeigte Struktur die Struktur dar, die im PMOS-Bereich 10B dargestellt ist (9). Dementsprechend stellt der Bereich 52 den diffundierten n-Bereich 52B dar, die Streifen 132 stellen den Halbleiterstreifen 132B dar, und die dotierte Schicht 36 stellt die n-dotierte dielektrische Schicht 36A und die p-dotierte dielektrische Schicht 36B über der Schicht 36A dar. Außerdem stellt der kronenförmige Halbleiterstreifen 128 den Halbleiterstreifen 128B dar. Es ist einzusehen, dass sowohl der n- als auch der p-FinFET auf demselben Wafer 100 und in denselben Chips ausgebildet werden.In the subsequent process steps n-FinFETs and p-FinFETs are formed, for example in the NMOS range 10A or PMOS area 10B , The following drawings illustrate the formation of a FinFET which represents both n-type FinFETs and p-type FinFETs. It will open 10 Reference is made; For example, if the respective FinFET to be formed is an n-FinFET, the in 10 Structure shown structure in the NMOS area 10A is shown ( 9 ). Accordingly, the diffused area represents 52 the diffused p-region 52A the stripes 132 make the semiconductor strip 132A and the doped layer 36 represents the p-doped dielectric layer 36B In addition, the crown-shaped semiconductor strip 128 the semiconductor strip 128A If the respective FinFET to be formed is a p-type FinFET, the in 10 Structure shown structure in the PMOS area 10B is shown ( 9 ). Accordingly, the range represents 52 the diffused n-region 52B the stripes 132 make the semiconductor strip 132B and the doped layer 36 represents the n-doped dielectric layer 36A and the p-type dielectric layer 36B over the layer 36A In addition, the crown-shaped semiconductor strip 128 the semiconductor strip 128B It can be seen that both the n- and the p-FinFET are on the same wafer 100 and formed in the same chips.

Es wird auf 10 Bezug genommen; die STI-Bereiche 54 werden vertieft, und die Pufferschicht 22 (9) kann in demselben Prozess ebenfalls entfernt werden. Der entsprechende Schritt ist als Schritt 216 in dem in 18 dargestellten Prozessablauf angegeben. Das Vertiefen der STI-Bereiche 54 kann unter Anwendung eines isotropen Ätzprozesses durchgeführt werden, welcher ein Trockenätzprozess oder ein Nassätzprozess sein kann. Das Vertiefen der STI-Bereiche 54 hat zur Folge, dass die oberen Abschnitte der Halbleiterstreifen 132 über die Oberseiten der STI-Bereiche 54 vorstehen. Die vorstehenden Abschnitte werden im Weiteren als Halbleiterrippen (oder vorstehende Rippen) 56 bezeichnet.It will open 10 Reference is made; the STI areas 54 are deepened, and the buffer layer 22 ( 9 ) can also be removed in the same process. The corresponding step is as a step 216 in the 18 specified process flow specified. The deepening of the STI areas 54 may be performed using an isotropic etch process, which may be a dry etch process or a wet etch process. The deepening of the STI areas 54 As a result, the upper sections of the semiconductor strips 132 over the tops of the STI areas 54 protrude. The protruding portions are hereinafter referred to as semiconductor ribs (or protruding ribs) 56 designated.

11 zeigt die perspektivische Ansicht der Ausbildung eines Dummy-Gatestapels 58 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der entsprechende Schritt ist als Schritt 218 in dem in 18 dargestellten Prozessablauf angegeben. Der Dummy-Gatestapel 58 kann ein Dummy-Gate-Dielektrikum 60 und eine Dummy-Gate-Elektrode 62 über dem Dummy-Gate-Dielektrikum 60 aufweisen. Das Dummy-Gate-Dielektrikum 60 kann aus Siliciumoxid ausgebildet sein. Die Dummy-Gate-Elektrode 62 kann gemäß einigen Ausführungsformen aus Polysilicium ausgebildet sein. 11 shows the perspective view of the formation of a dummy gate stack 58 in accordance with some embodiments of the present disclosure. The corresponding step is as a step 218 in the 18 specified process flow specified. The dummy gate stack 58 can be a dummy gate dielectric 60 and a dummy gate electrode 62 over the dummy gate dielectric 60 exhibit. The dummy gate dielectric 60 may be formed of silicon oxide. The dummy gate electrode 62 may be formed of polysilicon according to some embodiments.

Hartmasken 63, welche zum Beispiel aus Siliciumnitrid gebildet sein können, können über der Dummy-Gate-Elektrode 62 ausgebildet sein. hard masks 63 , which may be formed of silicon nitride, for example, may over the dummy gate electrode 62 be educated.

Eine Abstandsschicht 64 ist als eine Deckschicht ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Abstandsschicht 64 unter Anwendung eines konformen Abscheidungsverfahrens wie ALD, CVD usw. automatisch, sodass die Seitenwandabschnitte der Abstandsschicht 64 eine ausreichende Dicke haben. Die horizontalen Abschnitte und vertikalen Abschnitte der Abstandsschicht 64 können im Wesentlichen dieselbe Dicke aufweisen, wobei zum Beispiel die vertikale Dicke der vertikalen Abschnitte und die horizontale Dicke der horizontalen Abschnitte eine Differenz aufweisen, die kleiner als 20 Prozent der horizontalen Dicke ist.A spacer layer 64 is formed as a cover layer. According to some embodiments of the present disclosure, the spacer layer becomes 64 using a conformal deposition method such as ALD, CVD, etc. automatically so that the sidewall portions of the spacer layer 64 have a sufficient thickness. The horizontal sections and vertical sections of the spacer layer 64 may have substantially the same thickness, for example, the vertical thickness of the vertical portions and the horizontal thickness of the horizontal portions have a difference that is smaller than 20 percent of the horizontal thickness.

Das Material der Abstandsschicht 64 kann Siliciumnitrid, Siliciumoxycarbonitrid (SiOCN), Siliciumcarbonitrid (SiCN) oder ein Metalloxid wie etwa Aluminiumoxid aufweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Abstandsschicht 64 aus SiOCN ausgebildet und kann eine Einzelschichtstruktur aufweisen. Gemäß alternativen Ausführungsformen weist die Abstandsschicht 64 eine Verbundstruktur auf, die mehrere Schichten beinhaltet. Zum Beispiel kann die Abstandsschicht 64 eine Siliciumoxidschicht und eine Siliciumnitridschicht über der Siliciumoxidschicht beinhalten.The material of the spacer layer 64 may comprise silicon nitride, silicon oxycarbonitride (SiOCN), silicon carbonitride (SiCN) or a metal oxide such as alumina. According to some embodiments of the present disclosure, the spacer layer is 64 formed of SiOCN and may have a single-layer structure. According to alternative embodiments, the spacer layer 64 a composite structure that includes multiple layers. For example, the spacer layer 64 a silicon oxide layer and a silicon nitride layer over the silicon oxide layer.

Es wird auf 12A Bezug genommen; es wird ein anisotropes Ätzen durchgeführt, um die horizontalen Abschnitte der Abstandsschicht 64 zu entfernen. Die verbleibenden vertikalen Abschnitte der Abstandsschicht 64 bilden Gate-Abstandhalter (Gate-Spacer) 66 auf den Seitenwänden des Dummy-Gatestapels 58 und Rippen-Abstandhalter 68 auf den Seitenwänden der Halbleiterrippen 56. Der entsprechende Schritt ist als Schritt 220 in dem in 18 dargestellten Prozessablauf angegeben. 12B zeigt eine Schnittansicht eines Abschnitts der in 12A dargestellten Struktur, wobei die Schnittansicht von der vertikalen Ebene erhalten wird, welche die Linie 12B-12B in 12A durchquert. Die in den nachfolgenden 13 bis 16 dargestellten Schnittansichten werden ebenfalls von derselben vertikalen Ebene erhalten (welche durch einen nicht bedeckten Abschnitt der Halbleiterrippe(n) 56 verläuft), welche die in 12A dargestellte Linie 12B-12B durchquert.It will open 12A Reference is made; Anisotropic etching is performed to form the horizontal portions of the spacer layer 64 to remove. The remaining vertical sections of the spacer layer 64 form gate spacers 66 on the sidewalls of the dummy gate stack 58 and rib spacers 68 on the sidewalls of the semiconductor ribs 56 , The corresponding step is as a step 220 in the 18 specified process flow specified. 12B shows a sectional view of a portion of in 12A structure, wherein the sectional view is obtained from the vertical plane, which the line 12B-12B in 12A crosses. The in the following 13 to 16 are also obtained from the same vertical plane (which is represented by an uncovered portion of the semiconductor fin (s)). 56 runs), which the in 12A crossed line 12B-12B.

Als Nächstes werden, wie in 13 dargestellt, die freiliegenden Abschnitte der Halbleiterrippen 56 in einem Ätzprozess vertieft. Der entsprechende Schritt ist als Schritt 222 in dem in 18 dargestellten Prozessablauf angegeben. In demselben Prozess werden die Rippen-Abstandhalter 68 ebenfalls zurückgeätzt, und die Höhen der Rippen-Abstandhalter 68 werden verringert. Die Prozessbedingungen (wie etwa die Ätzselektivität zwischen der Ätzrate der Halbleiterrippen 56 und der Ätzrate der Rippen-Abstandhalter 68) können so angepasst werden, dass die Rippen-Abstandhalter 68 abgesenkt werden und einige restliche Rippen-Abstandhalter 68 übrig bleiben. Nachdem das Vertiefen der Halbleiterrippen 56 beendet ist, bleiben auch einige Restabschnitte von Halbleiterrippen 56 (oder Halbleiterstreifen 132) übrig, und einige STI-Abschnitte 54 verbleiben direkt über der Halbleiterbasis 130. Nach dem Ätzen verbleiben die Abschnitte von Halbleiterrippen 56, die direkt unter dem Dummy-Gatestapel 62 (12A) liegen. Durch Anpassen der Ätzbedingungen, wie etwa des Ätzmittels, der Temperatur, der Ätzdauer und des Materials der Rippen-Abstandhalter 56, können sich die Oberseiten verbleibender Rippen 56 an verschiedenen Orten befinden, wie durch die gestrichelten Linien 70 dargestellt ist.Next, as in 13 shown, the exposed portions of the semiconductor ribs 56 deepened in an etching process. The corresponding step is as a step 222 in the 18 specified process flow specified. In the same process, the rib spacers 68 also etched back, and the heights of the rib spacers 68 are reduced. The process conditions (such as etch selectivity between the etch rate of the semiconductor ridges 56 and the etch rate of the fin spacers 68 ) can be adjusted so that the rib spacers 68 be lowered and some remaining rib spacers 68 left over. After the deepening of the semiconductor ribs 56 is finished, remain some residual sections of semiconductor ribs 56 (or semiconductor strips 132 ), and some STI sections 54 remain directly above the semiconductor base 130 , After etching, the sections of semiconductor ribs remain 56 that is directly under the dummy gate stack 62 ( 12A ) lie. By adjusting the etching conditions, such as the etchant, the temperature, the etch duration, and the material of the fin spacers 56 , can the tops of remaining ribs 56 are located in different places, as by the dashed lines 70 is shown.

Es wird auf die 14A und 14B Bezug genommen; es wird eine Epitaxie durchgeführt, um einen Epitaxie-Bereich 72 wieder aufzuwachsen, welcher von verbleibenden Rippen 56 oder Streifen 132 aufgewachsen wird, jedoch nicht von Rippen-Abstandhaltern 68 und STI-Bereichen 54. Der entsprechende Schritt ist als Schritt 224 in dem in 18 dargestellten Prozessablauf angegeben. Der Epitaxie-Bereich 72 bildet den Source/Drain-Bereich des resultierenden FinFET. Der Epitaxie-Bereich 72 kann Siliciumgermanium, dotiert mit Bor, umfassen, wenn der betreffende FinFET ein p-FinFET ist, oder er kann Silicium-Phosphor oder Silicium-Kohlenstoff-Phosphor umfassen, wenn der betreffende FinFET ein n-FinFET ist.It will be on the 14A and 14B Reference is made; An epitaxy is performed around an epitaxial region 72 to grow up again, which of remaining ribs 56 or stripes 132 is grown, but not by rib spacers 68 and STI areas 54 , The corresponding step is as a step 224 in the 18 specified process flow specified. The epitaxy area 72 forms the source / drain region of the resulting FinFET. The epitaxy area 72 may comprise silicon germanium doped with boron if the respective FinFET is a p-type Fin-FET, or it may comprise silicon-phosphorus or silicon-carbon-phosphorus if the relevant FinFET is an n-type FinFET.

14A veranschaulicht das Profil des Epitaxie-Bereichs 72, wenn der Epitaxie-Bereich 72 vom p-Typ ist und der resultierende FinFET ein p-FinFET ist. Der entsprechende Epitaxie-Bereich 72 ist somit ein p-Bereich, und der diffundierte Bereich 52 und die Rippen 56 sind n-Bereiche. Die Dotierung der Bereiche 52/56 hat vorteilhafterweise die Erhöhung ihrer Dotierstoffkonzentrationen und die Verringerung ihrer Widerstandswerte zur Folge. Dies wirkt sich vorteilhaft auf das Profil des Epitaxie-Bereichs 72 aus. Zum Beispiel sind Löcher 74 zwischen Rippen 56 ausgebildet, und die Schnittansichten weisen eine gerundete Form und/oder Ellipsenform auf. Der Winkel A1 kann im Bereich zwischen etwa 60 Grad und etwa 100 Grad liegen. Die Höhe H2 der Löcher 74 kann größer als die jeweilige Breite W2 sein. 14A illustrates the profile of the epitaxial region 72 if the epitaxy area 72 of the p-type and the resulting FinFET is a p-FinFET. The corresponding epitaxy region 72 is thus a p-region, and the diffused region 52 and the ribs 56 are n-ranges. The doping of the areas 52 / 56 advantageously results in the increase of their dopant concentrations and the reduction of their resistance values. This has an advantageous effect on the profile of the epitaxial region 72 out. For example, there are holes 74 between ribs 56 formed, and the sectional views have a rounded shape and / or elliptical shape. The angle A1 can range between about 60 degrees and about 100 degrees. The height H2 of the holes 74 can be greater than the respective width W2.

14B veranschaulicht das Profil des Epitaxie-Bereichs 72, wenn der Epitaxie-Bereich 72 vom n-Typ ist und der resultierende FinFET ein n-FinFET ist. Der entsprechende Epitaxie-Bereich 72 ist somit ein n-Bereich, und der diffundierte Bereich 52 und die Rippen 56 sind p-Bereiche. 14B illustrates the profile of the epitaxial region 72 if the epitaxy area 72 of the n-type and the resulting FinFET is an n-FinFET. The corresponding epitaxy region 72 is thus an n-region, and the diffused region 52 and the ribs 56 are p-ranges.

Die Dotierung der Bereiche 52/56 hat vorteilhafterweise die Erhöhung ihrer Dotierstoffkonzentrationen und die Verringerung ihrer Widerstandswerte zur Folge. Dies wirkt sich vorteilhaft auf das Profil des Epitaxie-Bereichs 72 aus. Zum Beispiel sind Löcher 74 zwischen Rippen 56 ausgebildet, und die Schnittansichten der Löcher 74 weisen einen gerundeten unteren Abschnitt und einen dreieckigen oberen Abschnitt auf. Der dreieckige obere Abschnitt weist, wie dargestellt, im Wesentlichen gerade Ränder auf. Der Winkel A2 kann im Bereich zwischen etwa 60 Grad und etwa 100 Grad liegen. Der Winkel A3 kann im Bereich zwischen etwa 130 Grad und etwa 160 Grad liegen. In den 14A und 14B sind Halbleiterrippen 56, welche noch direkt unter dem Dummy-Gatestapel 58 (12A) verbleiben, unter Verwendung gestrichelter Linien dargestellt, da sie sich nicht in der Darstellungsebene befinden. The doping of the areas 52 / 56 advantageously results in the increase of their dopant concentrations and the reduction of their resistance values. This has an advantageous effect on the profile of the epitaxial region 72 out. For example, there are holes 74 between ribs 56 formed, and the sectional views of the holes 74 have a rounded lower portion and a triangular upper portion. The triangular upper portion has substantially straight edges as shown. The angle A2 can range between about 60 degrees and about 100 degrees. The angle A3 may range between about 130 degrees and about 160 degrees. In the 14A and 14B are semiconductor ribs 56 which are still directly under the dummy gate stack 58 ( 12A ), shown using dashed lines because they are not in the presentation plane.

Die in den 14A und 14B dargestellten Strukturen können auf demselben Halbleitersubstrat 20 und in demselben Halbleiterchip ausgebildet sein, um die Leistungsfähigkeit von sowohl p-FinFETs als auch n-FinFETs zu verbessern. Es wurde festgestellt, dass, wenn die in den 14A und 14B dargestellten Profile für p-FinFETs bzw. n-FinFETs erzeugt werden, die FinFETs eine gute Leistungsfähigkeit aufweisen.The in the 14A and 14B structures shown on the same semiconductor substrate 20 and be formed in the same semiconductor chip to improve the performance of both p-type FETs and n-type FETs. It was found that when in the 14A and 14B profiles are produced for p-FinFETs and n-FinFETs, the FinFETs have a good performance.

15 zeigt eine Schnittansicht der Struktur, nachdem Halbleiterrippen 56, wie in den 12A und 12B dargestellt, vertieft/geätzt wurden, gemäß alternativen Ausführungsformen. Die Anfangsschritte gemäß diesen Ausführungsformen sind den in den 1 bis 12A und 12B dargestellten Schritten ähnlich und werden nicht wiederholt. Die Prozessbedingungen für das Ätzen der Halbleiterrippen 56 (12A und 12B) werden so angepasst, dass die Rippen-Abstandhalter 68 (12B), die Halbleiterrippen 56 und die darunterliegenden Halbleiterstreifen 132 sowie die Abschnitte von STI-Bereichen 54, die höher als die Halbleiterbasis 130 sind, entfernt werden. Dementsprechend werden alle dielektrischen Materialien über der Basis 130 in der dargestellten Schnittansicht entfernt. Die Halbleiterbasis 130 kann ungeätzt bleiben oder leicht geätzt werden. Der diffundierte Bereich 52 im oberen Abschnitt der Basis 130 verbleibt noch. 15 shows a sectional view of the structure after semiconductor ribs 56 as in the 12A and 12B illustrated, recessed / etched, according to alternative embodiments. The initial steps according to these embodiments are in the 1 to 12A and 12B are similar and are not repeated. The process conditions for the etching of the semiconductor ribs 56 ( 12A and 12B ) are adjusted so that the rib spacers 68 ( 12B ), the semiconductor ribs 56 and the underlying semiconductor strips 132 as well as the sections of STI areas 54 that are higher than the semiconductor base 130 are to be removed. Accordingly, all dielectric materials become above the base 130 removed in the illustrated sectional view. The semiconductor base 130 can be left unetched or easily etched. The diffused area 52 in the upper section of the base 130 still remains.

Als Nächstes wird, wie in 16 dargestellt, ein Epitaxie-Bereich 72 als ein massiver Bereich ausgebildet, wobei in dem Epitaxie-Bereich 72 kein Loch ausgebildet wird. Der Epitaxie-Bereich 72 bildet den Source/Drain-Bereich des resultierenden FinFET. In 16 sind Halbleiterrippen 56, welche noch direkt unter dem Dummy-Gatestapel 58 (12A) verbleiben, unter Verwendung gestrichelter Linien dargestellt, da sie sich nicht in der Darstellungsebene befinden.Next, as in 16 shown, an epitaxial region 72 formed as a solid region, wherein in the epitaxial region 72 no hole is formed. The epitaxy area 72 forms the source / drain region of the resulting FinFET. In 16 are semiconductor ribs 56 which are still directly under the dummy gate stack 58 ( 12A ), shown using dashed lines because they are not in the presentation plane.

Anschließend werden mehrere Prozessschritte ausgeführt, um die Ausbildung des FinFET zu beenden. Ein beispielhafter FinFET 80 ist in 17 dargestellt. Der Dummy-Gatestapel 58, der in 12A dargestellt ist, wird durch ein Ersatzgate 78 ersetzt. Der entsprechende Schritt ist als Schritt 226 in dem in 18 dargestellten Prozessablauf angegeben. Das Ersatzgate 78 weist ein Gate-Dielektrikum 76 auf den Oberseiten und Seitenwänden der jeweiligen Rippen 56 und eine Gate-Elektrode 77 über dem Gate-Dielektrikum 76 auf. Das Gate-Dielektrikum 76 kann durch thermische Oxidation ausgebildet werden und kann daher thermisches Siliciumoxid umfassen. Die Ausbildung des Gate-Dielektrikums 76 kann auch einen oder mehrere Abscheidungsschritte beinhalten, und das resultierende Gate-Dielektrikum 76 kann ein dielektrisches Material mit hohem k-Wert oder ein dielektrisches Material mit niedrigem k-Wert umfassen. Die Gate-Elektrode 77 wird dann auf dem Gate-Dielektrikum 76 ausgebildet und kann aus Metallschichten gebildet werden. Der Prozess der Ausbildung dieser Komponenten wird nicht detailliert erläutert. Auf den Oberflächen der Source/Drain-Bereiche 72 werden Source/Drain-Silicidbereiche 86 ausgebildet. Source/Drain-Kontaktstecker 88 werden im Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 82 ausgebildet und sind mit den jeweiligen Source/Drain-Silicidbereichen 86 elektrisch verbunden. Der diffundierte Bereich 52 bildet einen Abschnitt des Wannenbereichs für den FinFET 80.Subsequently, several process steps are carried out to terminate the formation of the FinFET. An exemplary FinFET 80 is in 17 shown. The dummy gate stack 58 who in 12A is represented by a spare gate 78 replaced. The corresponding step is as a step 226 in the 18 specified process flow specified. The replacement gate 78 has a gate dielectric 76 on the tops and sidewalls of the respective ribs 56 and a gate electrode 77 over the gate dielectric 76 on. The gate dielectric 76 may be formed by thermal oxidation and may therefore comprise thermal silica. The formation of the gate dielectric 76 may also include one or more deposition steps, and the resulting gate dielectric 76 may comprise a high-k dielectric material or a low-k dielectric material. The gate electrode 77 is then on the gate dielectric 76 formed and can be formed of metal layers. The process of forming these components will not be explained in detail. On the surfaces of the source / drain regions 72 become source / drain silicide areas 86 educated. Source / drain plug 88 be used in interlayer dielectrics (ILD) 82 are formed and are connected to the respective source / drain silicide 86 electrically connected. The diffused area 52 forms a portion of the well region for the FinFET 80 ,

Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Dotieren von Halbleiterstreifen in frühen Stadien und durch Anpassen des Vertiefens von Halbleiterrippen während der Ausbildung von Source/Drain-Bereichen können wünschenswerte Profile für Epitaxie-Source/Drain-Bereiche ausgebildet werden, welche zu einer verbesserten Leistungsfähigkeit führen. Außerdem wird durch Ätzen mehrerer Halbleiterrippen und Aufwachsen eines massiven Source/Drain-Bereichs der Source/Drain-Widerstand verringert, und die Leistungsfähigkeit der FinFETs wird verbessert.The embodiments of the present disclosure have some advantageous features. By doping semiconductor strips in early stages and by adjusting the potting of semiconductor ridges during the formation of source / drain regions, desirable profiles for epitaxial source / drain regions may be formed, resulting in improved performance. In addition, by etching a plurality of semiconductor fins and growing a solid source / drain region, the source / drain resistance is reduced, and the performance of the FinFETs is improved.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet ein Verfahren das Ätzen eines Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden. Ein restlicher Abschnitt des Halbleitersubstrats wird zwischen dem ersten Graben und dem zweiten Graben als ein Halbleiterbereich belassen. Eine dotierte dielektrische Schicht wird auf Seitenwänden des Halbleiterbereichs und über einer Oberseite des Halbleiterbereichs ausgebildet. Die dotierte dielektrische Schicht enthält einen Dotierstoff. Der erste Graben und der zweite Graben werden mit einem dielektrischen Material gefüllt. Danach wird eine Temperung durchgeführt, und ein p-Dotierstoff oder ein n-Dotierstoff in der dotierten dielektrischen Schicht wird in den Halbleiterbereich diffundiert, um einen diffundierten Halbleiterbereich zu bilden.According to some embodiments of the present disclosure, a method includes etching a semiconductor substrate to form a first trench and a second trench. A remaining portion of the semiconductor substrate is left between the first trench and the second trench as a semiconductor region. A doped dielectric layer is formed on sidewalls of the semiconductor region and over an upper surface of the semiconductor region. The doped dielectric layer contains a dopant. The first trench and the second trench are filled with a dielectric material. Thereafter, annealing is performed, and a p-type impurity or an n-type impurity in the doped dielectric layer is diffused into the semiconductor region to form a diffused semiconductor region.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet ein Verfahren das Ätzen eines Halbleitersubstrats, um einen Halbleiterbereich zu bilden, welcher eine Halbleiterbasis und mehrere Halbleiterstreifen, die über der Halbleiterbasis angeordnet und mit ihr verbunden sind, aufweist. Ein erster Graben und ein zweiter Graben erstrecken sich in das Halbleitersubstrat hinein und befinden sich auf gegenüberliegenden Seiten des Halbleiterbereichs. Der erste Graben und der zweite Graben werden mit einem dielektrischen Material gefüllt, um Isolationsbereiche zu bilden. Das Verfahren beinhaltet ferner das Vertiefen der Isolationsbereiche, sodass obere Abschnitte der mehreren Halbleiterstreifen mehrere Halbleiterrippen bilden, das Ausbilden eines Gatestapels auf ersten Abschnitten der mehreren Halbleiterrippen, das Ätzen zweiter Abschnitte der mehreren Halbleiterrippen, die nicht von dem Gatestapel bedeckt sind, und das Durchführen einer Epitaxie von einem restlichen Abschnitt des Halbleiterbereichs aus, um einen Epitaxie-Source/Drain-Bereich auszubilden.According to some embodiments of the present disclosure, a method includes etching a semiconductor substrate to form a semiconductor region having a semiconductor base and a plurality of semiconductor strips disposed over and connected to the semiconductor base. A first trench and a second trench extend into the semiconductor substrate and are located on opposite sides of the semiconductor region. The first trench and the second trench are filled with a dielectric material to form isolation regions. The method further includes recessing the isolation regions such that upper portions of the plurality of semiconductor strips form a plurality of semiconductor fins, forming a gate stack on first portions of the plurality of semiconductor fins, etching second portions of the plurality of semiconductor fins not covered by the gate stack, and performing a Epitaxy from a remaining portion of the semiconductor region to form an epitaxial source / drain region.

Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet ein Verfahren das Ätzen eines Halbleitersubstrats, um einen ersten Halbleiterbereich und einen zweiten Halbleiterbereich auszubilden, die durch Gräben voneinander getrennt sind, und das Ausbilden einer mit einem ersten Dotierstoff dotierten ersten dotierten dielektrischen Schicht, die einen ersten Leitfähigkeitstyp aufweist. Die erste dotierte dielektrische Schicht wird auf Seitenwänden und Oberseiten des ersten Halbleiterbereichs und des zweiten Halbleiterbereichs ausgebildet. Das Verfahren beinhaltet ferner das Entfernen von Abschnitten der ersten dotierten dielektrischen Schicht auf dem ersten Halbleiterbereich und das Ausbilden einer mit einem zweiten Dotierstoff dotierten zweiten dotierten dielektrischen Schicht, die einen zweiten Leitfähigkeitstyp aufweist, der zum ersten Leitfähigkeitstyp entgegengesetzt ist. Die zweite dotierte dielektrische Schicht wird auf Seitenwänden und Oberseiten des ersten Halbleiterbereichs ausgebildet die und bedeckt die restlichen Abschnitte der ersten dotierten dielektrischen Schicht auf dem zweiten Halbleiterbereich. Das Verfahren beinhaltet ferner das Einfüllen eines dielektrischen Materials in die Gräben und über der ersten dotierten dielektrischen Schicht und der zweiten dotierten dielektrischen Schicht, und das Durchführen einer Temperung. Die Temperung bewirkt, dass der zweite Dotierstoff in eine erste Oberflächenschicht des ersten Halbleiterbereichs diffundiert wird und der erste Dotierstoff in eine zweite Oberflächenschicht des zweiten Halbleiterbereichs diffundiert wird.According to some embodiments of the present disclosure, a method includes etching a semiconductor substrate to form a first semiconductor region and a second semiconductor region separated by trenches, and forming a first doped dielectric layer doped with a first dopant having a first conductivity type , The first doped dielectric layer is formed on sidewalls and tops of the first semiconductor region and the second semiconductor region. The method further includes removing portions of the first doped dielectric layer on the first semiconductor region and forming a second doped dielectric layer doped with a second dopant having a second conductivity type opposite to the first conductivity type. The second doped dielectric layer is formed on sidewalls and tops of the first semiconductor region and covers the remaining portions of the first doped dielectric layer on the second semiconductor region. The method further includes charging a dielectric material into the trenches and over the first doped dielectric layer and the second doped dielectric layer, and performing annealing. The annealing causes the second dopant to be diffused into a first surface layer of the first semiconductor region and the first dopant to be diffused into a second surface layer of the second semiconductor region.

Vorstehend wurden Merkmale verschiedener Ausführungsformen dargelegt, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Für Fachleute sollte klar sein, dass sie die vorliegende Offenbarung leicht als eine Grundlage für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder zum Erzielen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch verstehen, dass diese äquivalenten Konstruktionen nicht von der Grundidee und vom Schutzbereich der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Modifikationen daran vornehmen können, ohne von der Grundidee und vom Schutzbereich der vorliegenden Offenbarung abzuweichen.Features of various embodiments have been set forth above so that those skilled in the art can better understand the aspects of the present disclosure. It should be understood by those skilled in the art that they may readily use the present disclosure as a basis for designing or modifying other processes and structures to achieve the same purposes and / or to achieve the same advantages of the embodiments presented herein. Those skilled in the art should also understand that these equivalent constructions do not depart from the spirit and scope of the present disclosure, and that they may make various changes, substitutions, and alterations thereto without departing from the spirit and scope of the present disclosure.

Claims (20)

Verfahren, welches umfasst: Ätzen eines Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden, wobei ein restlicher Abschnitt des Halbleitersubstrats zwischen dem ersten Graben und dem zweiten Graben als ein Halbleiterbereich belassen wird; Ausbilden einer dotierten dielektrischen Schicht auf Seitenwänden des Halbleiterbereichs und über einer Oberseite des Halbleiterbereichs, wobei die dotierte dielektrische Schicht einen Dotierstoff enthält; Füllen des ersten Grabens und des zweiten Grabens mit einem dielektrischen Material; und Durchführen einer Temperung, wobei der Dotierstoff in der dotierten dielektrischen Schicht in den Halbleiterbereich diffundiert wird, um einen diffundierten Halbleiterbereich zu bilden.Method comprising: Etching a semiconductor substrate to form a first trench and a second trench, leaving a remaining portion of the semiconductor substrate between the first trench and the second trench as a semiconductor region; Forming a doped dielectric layer on sidewalls of the semiconductor region and over an upper surface of the semiconductor region, the doped dielectric layer containing a dopant; Filling the first trench and the second trench with a dielectric material; and Performing annealing, wherein the dopant in the doped dielectric layer is diffused into the semiconductor region to form a diffused semiconductor region. Verfahren nach Anspruch 1, wobei der Halbleiterbereich eine Halbleiterbasis und Halbleiterstreifen, die über der Halbleiterbasis angeordnet und mit ihr verbunden sind, umfasst, und das Verfahren ferner umfasst: Ätzen der Halbleiterstreifen; und Durchführen einer Epitaxie von einem restlichen Abschnitt des Halbleiterbereichs aus, um einen Epitaxie-Halbleiterbereich auszubilden.The method of claim 1, wherein the semiconductor region comprises a semiconductor base and semiconductor strips disposed over and connected to the semiconductor base, and the method further comprises: Etching the semiconductor strips; and Performing epitaxy from a remaining portion of the semiconductor region to form an epitaxial semiconductor region. Verfahren nach Anspruch 2, welches ferner umfasst: Ausbilden von Abstandhaltern auf Seitenwänden von oberen Abschnitten der Halbleiterstreifen; und Vertiefen der oberen Abschnitte der Halbleiterstreifen, wobei sich Abschnitte des Epitaxie-Halbleiterbereichs, die von restlichen Abschnitten der Halbleiterstreifen aufgewachsen wurden, miteinander vereinigen.The method of claim 2, further comprising: Forming spacers on sidewalls of upper portions of the semiconductor strips; and Deepening of the upper portions of the semiconductor strip, wherein parts of the epitaxial semiconductor region, which were grown by remaining portions of the semiconductor strip, merge together. Verfahren nach Anspruch 2 oder 3, wobei die Epitaxie von dem diffundierten Halbleiterbereich aufgewachsen wird.The method of claim 2 or 3, wherein the epitaxy is grown by the diffused semiconductor region. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Dotierstoff in der dotierten dielektrischen Schicht vom n-Typ ist und das Verfahren ferner das Ausbilden einer zusätzlichen p-dotierten Schicht über der dotierten dielektrischen Schicht vor der Temperung umfasst. The method of any one of the preceding claims, wherein the dopant in the doped dielectric layer is n-type, and the method further comprises forming an additional p-doped layer over the doped dielectric layer prior to annealing. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der dotierten dielektrischen Schicht das Abscheiden einer Phosphosilikatglas-(PSG-)Schicht umfasst.The method of any one of the preceding claims, wherein forming the doped dielectric layer comprises depositing a phosphosilicate glass (PSG) layer. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der dotierten dielektrischen Schicht das Abscheiden einer Borosilikatglas-(BSG-)Schicht umfasst.The method of any one of the preceding claims, wherein forming the doped dielectric layer comprises depositing a borosilicate glass (BSG) layer. Verfahren, welches umfasst: Ätzen eines Halbleitersubstrats, um einen Halbleiterbereich zu bilden, der eine Halbleiterbasis und mehrere Halbleiterstreifen, die über der Halbleiterbasis angeordnet und mit ihr verbunden sind, umfasst, wobei sich ein erster Graben und ein zweiter Graben, die sich in das Halbleitersubstrat hinein erstrecken, auf gegenüberliegenden Seiten des Halbleiterbereichs befinden; Füllen des ersten Grabens und des zweiten Grabens mit einem dielektrischen Material, um Isolationsbereiche zu bilden; Vertiefen der Isolationsbereiche, wobei obere Abschnitte der mehreren Halbleiterstreifen mehrere Halbleiterrippen bilden; Ausbilden eines Gatestapels auf ersten Abschnitten der mehreren Halbleiterrippen; Ätzen zweiter Abschnitte der mehreren Halbleiterrippen, die nicht von dem Gatestapel bedeckt sind; und Durchführen einer Epitaxie von einem restlichen Abschnitt des Halbleiterbereichs aus, um einen Epitaxie-Source/Drain-Bereich auszubilden.Method comprising: Etching a semiconductor substrate to form a semiconductor region comprising a semiconductor base and a plurality of semiconductor strips disposed over and connected to the semiconductor base, wherein a first trench and a second trench extending into the semiconductor substrate extend on opposite ones Are located sides of the semiconductor region; Filling the first trench and the second trench with a dielectric material to form isolation regions; Recessing the isolation regions, wherein upper portions of the plurality of semiconductor strips form a plurality of semiconductor fins; Forming a gate stack on first portions of the plurality of semiconductor fins; Etching second portions of the plurality of semiconductor fins not covered by the gate stack; and Performing epitaxy from a remainder portion of the semiconductor region to form an epitaxial source / drain region. Verfahren nach Anspruch 8, welches ferner umfasst: Ausbilden von Rippen-Abstandhaltern auf Seitenwänden der zweiten Abschnitte der mehreren Halbleiterrippen; und Vertiefen der Rippen-Abstandhalter, wenn die mehreren Halbleiterrippen geätzt sind.The method of claim 8, further comprising: Forming rib spacers on sidewalls of the second portions of the plurality of semiconductor ribs; and Deepening of the rib spacers when the plurality of semiconductor ribs are etched. Verfahren nach Anspruch 9, wobei, wenn die Epitaxie begonnen wird, die Rippen-Abstandhalter restliche Abschnitte aufweisen.The method of claim 9, wherein when the epitaxy is started, the fin spacers have remaining portions. Verfahren nach einem der Ansprüche 8 bis 10, wobei nach dem Ätzen der zweiten Abschnitte der mehreren Halbleiterrippen die Halbleiterbasis freiliegt und die Epitaxie ausgehend von der Halbleiterbasis durchgeführt wird.The method of claim 8, wherein after etching the second portions of the plurality of semiconductor fins, the semiconductor base is exposed and the epitaxial growth is performed from the semiconductor base. Verfahren nach einem der Ansprüche 8 bis 11, wobei während der Epitaxie Löcher in dem Epitaxie-Source/Drain-Bereich ausgebildet werden.The method of any one of claims 8 to 11, wherein holes are formed in the epitaxial source / drain region during epitaxial growth. Verfahren nach Anspruch 12, wobei die Löcher so ausgebildet werden, dass sie eine Ellipsenform aufweisen.The method of claim 12, wherein the holes are formed to have an elliptical shape. Verfahren nach Anspruch 12, wobei die Löcher so ausgebildet werden, dass sie gerundete untere Abschnitte und dreieckige obere Abschnitte, die mit den jeweiligen gerundeten unteren Abschnitten verbunden sind, aufweisen.The method of claim 12, wherein the holes are formed to have rounded lower portions and triangular upper portions connected to the respective rounded lower portions. Verfahren, welches umfasst: Ätzen eines Halbleitersubstrats, um einen ersten Halbleiterbereich und einen zweiten Halbleiterbereich auszubilden, die durch Gräben voneinander getrennt sind; Ausbilden einer mit einem ersten Dotierstoff dotierten ersten dotierten dielektrischen Schicht, die einen ersten Leitfähigkeitstyp aufweist, wobei die erste dotierte dielektrische Schicht auf Seitenwänden und Oberseiten des ersten Halbleiterbereichs und des zweiten Halbleiterbereichs ausgebildet wird; Entfernen von Abschnitten der ersten dotierten dielektrischen Schicht auf dem ersten Halbleiterbereich; Ausbilden einer mit einem zweiten Dotierstoff dotierten zweiten dotierten dielektrischen Schicht, die einen zweiten Leitfähigkeitstyp aufweist, der zum ersten Leitfähigkeitstyp entgegengesetzt ist, wobei die zweite dotierte dielektrische Schicht auf Seitenwänden und Oberseiten des ersten Halbleiterbereichs ausgebildet wird und die restlichen Abschnitte der ersten dotierten dielektrischen Schicht auf dem zweiten Halbleiterbereich bedeckt; Einfüllen eines dielektrischen Materials in die Gräben und über der ersten dotierten dielektrischen Schicht und der zweiten dotierten dielektrischen Schicht; und Durchführen einer Temperung, wobei der zweite Dotierstoff in eine erste Oberflächenschicht des ersten Halbleiterbereichs diffundiert wird und der erste Dotierstoff in eine zweite Oberflächenschicht des zweiten Halbleiterbereichs diffundiert wird.Method comprising: Etching a semiconductor substrate to form a first semiconductor region and a second semiconductor region separated by trenches; Forming a first doped dielectric layer doped with a first dopant and having a first conductivity type, the first doped dielectric layer being formed on sidewalls and tops of the first semiconductor region and the second semiconductor region; Removing portions of the first doped dielectric layer on the first semiconductor region; Forming a second doped dielectric layer doped with a second dopant and having a second conductivity type opposite to the first conductivity type, wherein the second doped dielectric layer is formed on sidewalls and tops of the first semiconductor region and the remaining portions of the first doped dielectric layer covered by the second semiconductor region; Filling a dielectric material into the trenches and over the first doped dielectric layer and the second doped dielectric layer; and Performing annealing, wherein the second dopant is diffused into a first surface layer of the first semiconductor region and the first dopant is diffused into a second surface layer of the second semiconductor region. Verfahren nach Anspruch 15, wobei die erste Oberflächenschicht des ersten Halbleiterbereichs vom zweiten Leitfähigkeitstyp ist und die zweite Oberflächenschicht des zweiten Halbleiterbereichs vom ersten Leitfähigkeitstyp ist.The method of claim 15, wherein the first surface layer of the first semiconductor region is of the second conductivity type and the second surface layer of the second semiconductor region is of the first conductivity type. Verfahren nach Anspruch 16, wobei der zweite Dotierstoff ebenfalls während der Temperung in die zweite Oberflächenschicht des zweiten Halbleiterbereichs diffundiert wird.The method of claim 16, wherein the second dopant is also diffused during the annealing in the second surface layer of the second semiconductor region. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Ausbilden der ersten dotierten dielektrischen Schicht das Abscheiden einer Phosphosilikatglas-(PSG-)Schicht umfasst.The method of any one of claims 15 to 17, wherein forming the first doped dielectric layer comprises depositing a phosphosilicate glass (PSG) layer. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Ausbilden der zweiten dotierten dielektrischen Schicht das Abscheiden einer Borosilikatglas-(BSG-)Schicht umfasst.The method of any of claims 15 to 18, wherein forming the second doped dielectric layer comprises depositing a borosilicate glass (BSG) layer. Verfahren nach einem der Ansprüche 15 bis 19, welches ferner umfasst: Entfernen von Abschnitten des ersten Halbleiterbereichs; und Durchführen einer Epitaxie, um einen Epitaxie-Bereich aufzuwachsen, von der ersten Oberflächenschicht aus.The method of any one of claims 15 to 19, further comprising: Removing portions of the first semiconductor region; and Performing epitaxy to grow an epitaxial region from the first surface layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022110851A1 (en) 2022-01-26 2023-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004789A1 (en) * 2006-02-15 2007-08-23 Infineon Technologies Ag A strained semiconductor device and method of making the same
DE10058031B4 (en) * 2000-11-23 2007-11-22 Advanced Micro Devices, Inc., Sunnyvale A method of forming lightly doped halo regions and extension regions in a semiconductor device
DE102012207913B4 (en) * 2011-06-10 2014-05-15 International Business Machines Corporation Method for producing a Fin-FET unit
DE112013000813T5 (en) * 2012-04-17 2014-12-04 International Business Machines Corporation Fin-structured semiconductor units and method of forming fin-structured semiconductor units

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10058031B4 (en) * 2000-11-23 2007-11-22 Advanced Micro Devices, Inc., Sunnyvale A method of forming lightly doped halo regions and extension regions in a semiconductor device
DE102007004789A1 (en) * 2006-02-15 2007-08-23 Infineon Technologies Ag A strained semiconductor device and method of making the same
DE102012207913B4 (en) * 2011-06-10 2014-05-15 International Business Machines Corporation Method for producing a Fin-FET unit
DE112013000813T5 (en) * 2012-04-17 2014-12-04 International Business Machines Corporation Fin-structured semiconductor units and method of forming fin-structured semiconductor units

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022110851A1 (en) 2022-01-26 2023-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD

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