DE102016116084B4 - Semiconductor structure and manufacturing process - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend:Ausbilden einer ersten dielektrischen Zwischenschicht über einem Substrat;Ausbilden erster Vertiefungen in der ersten dielektrischen Zwischenschicht;Ausbilden von Metallverdrahtungen (20, 22, 24, 25) in den ersten Vertiefungen (15),wobei die Metallverdrahtungen (20, 22, 24, 25) sich in einer ersten Richtung erstrecken;Ausbilden einer Maskenschicht über den Metallverdrahtungen (20, 22, 24, 25) und der ersten dielektrischen Zwischenschicht;Ausbilden einer ersten Öffnung (30) und einer zweiten Öffnung (35), indem die Maskenschicht strukturiert wird,wobei die erste Öffnung (30) in der Draufsicht mindestens zwei Metallverdrahtungen (20, 22, 24, 25) überlappt und die zweite Öffnung (35) in der Draufsicht mindestens eine Dummy-Metallverdrahtung überlappt, undwobei eine Länge der ersten Öffnung (30) entlang der ersten Richtung größer als eine Länge der zweiten Öffnung (35) entlang der ersten Richtung ist;Ausbilden eines ersten Grabens, der zu der ersten Öffnung (30) gehört, und eines zweiten Grabens, der zu der zweiten Öffnung (35) gehört, indem die erste dielektrische Zwischenschicht geätzt wird; undAusbilden einer zweiten dielektrischen Zwischenschicht so, dass ein erster Luftspalt in dem ersten Graben und ein zweiter Luftspalt in dem zweiten Graben ausgebildet werden, wobei:die Metallverdrahtungen (20, 22, 24, 25) mit einem ersten Abstand oder einem zweiten Abstand zwischen den Metallverdrahtungen (20, 22, 24, 25) angeordnet sind, wobei der zweite Abstand eine größere Länge als der erste Abstand hat,keine zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) mit einem Abstand angeordnet sind, der kleiner als der erste Abstand ist,der erste Luftspalt in einem ersten, kapazitätsempfindlichen Bereich angeordnet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit dem ersten Abstand angeordnet sind, undder zweite Luftspalt in einem zweiten, kapazitätsunempfindlichen Bereich angeordnet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit dem zweiten Abstand angeordnet sind.A method of manufacturing a semiconductor device, comprising: forming a first interlayer dielectric over a substrate;forming first cavities in the first interlayer dielectric;forming metal wirings (20, 22, 24, 25) in the first cavities (15), the metal wirings ( 20, 22, 24, 25) extending in a first direction; forming a mask layer over the metal wirings (20, 22, 24, 25) and the first interlayer dielectric; forming a first opening (30) and a second opening (35) by patterning the mask layer, wherein the first opening (30) overlaps at least two metal wirings (20, 22, 24, 25) in plan view and the second opening (35) overlaps at least one dummy metal wiring in plan view, andwherein a length of the first opening (30) along the first direction is greater than a length of the second opening (35) along the first direction;forming a first Gr abens associated with the first opening (30) and a second trench associated with the second opening (35) by etching the first interlayer dielectric; andforming a second interlayer dielectric such that a first air gap is formed in the first trench and a second air gap is formed in the second trench, wherein:the metal wirings (20, 22, 24, 25) having a first spacing or a second spacing between the metal wirings (20, 22, 24, 25) are arranged with the second pitch having a longer length than the first pitch, no two adjacent metal wirings (20, 22, 24, 25) are arranged with a pitch smaller than the first pitch the first air gap is located in a first capacitance sensitive area located between two adjacent metal wires (20, 22, 24, 25) spaced at the first spacing and the second air gap is located in a second capacitance insensitive area , which is arranged between two adjacent metal wirings (20, 22, 24, 25) arranged at the second pitch.

Description

TECHNISCHES GEBIETTECHNICAL AREA

Die Offenbarung betrifft eine integrierte Halbleiterschaltung und insbesondere eine Halbleitervorrichtung mit Luftspalten zwischen Metallverdrahtungen und deren Herstellungsverfahren.The disclosure relates to a semiconductor integrated circuit, and more particularly to a semiconductor device having air gaps between metal wirings and its manufacturing method.

HINTERGRUNDBACKGROUND

Während die Halbleiterindustrie neue Generationen von integrierten Schaltungen (ICs) einführt, die höhere Leistung und mehr Funktionalität haben, nimmt die Dichte der Elemente, die die ICs bilden, zu, während die Abmessungen und die Abstände zwischen Komponenten oder Elementen der ICs verringert werden, was zu einer Vielzahl von Problemen führt. Zum Beispiel erhöht sich, für jeweils zwei benachbarte leitende Einrichtungen die Kapazität (parasitäre Kapazität), wenn sich der Abstand zwischen den leitenden Einrichtungen verringert. Die erhöhte Kapazität führt zu einer Erhöhung des Energieverbrauchs und einer Erhöhung der Widerstands-Kapazitäts-(RC)-Zeitkonstante, d.h. einer Zunahme von Signalverzögerungen. Die Kapazität zwischen zwei benachbarten leitenden Einrichtungen (z.B. Metallverdrahtungen) ist abhängig von der Dielektrizitätskonstante (k-Wert) eines Isoliermaterials, das in den Abstand zwischen den leitenden Merkmalen gefüllt wird (und zudem abhängig von einem Abstand zwischen den leitenden Einrichtungen und einer Größe der Seitenflächen der leitenden Einrichtungen). Daher hängt die kontinuierliche Verbesserung der Halbleiter-IC-Leistung und -Funktionalität von der Entwicklung isolierender (dielektrischer) Materialien mit niedrigen k-Werten ab. Da der Stoff mit der niedrigsten Dielektrizitätskonstante Luft ist (k=1,0), werden Luftspalte ausgebildet, um den effektiven k-Wert von Metallverdrahtungsschichten weiter zu verringern.As the semiconductor industry introduces new generations of integrated circuits (ICs) that have higher performance and more functionality, the density of the elements that make up the ICs is increasing, while the dimensions and spacing between components or elements of the ICs are being reduced, resulting in leads to a multitude of problems. For example, for every two adjacent conductive features, the capacitance (parasitic capacitance) increases as the distance between the conductive features decreases. The increased capacitance leads to an increase in power consumption and an increase in the resistance-capacitance (RC) time constant, i.e. an increase in signal delays. The capacitance between two adjacent conductive features (e.g. metal wiring) depends on the dielectric constant (k-value) of an insulating material filled in the gap between the conductive features (and also depends on a distance between the conductive features and a size of the side faces of the leading institutions). Therefore, continuous improvement in semiconductor IC performance and functionality depends on the development of low-k insulating (dielectric) materials. Since the substance with the lowest dielectric constant is air (k=1.0), air gaps are formed to further reduce the effective k of metal wiring layers.

US2015/0187699A1 offenbart eine Halbleitervorrichtung mit Öffnungen zwischen benachbarten Leitungen. US2015/0187699A1 discloses a semiconductor device having openings between adjacent lines.

US2015/0287628A1 offenbart eine Halbleitervorrichtung mit benachbarten Leitungen US2015/0287628A1 discloses a semiconductor device with adjacent lines

US 2005/0221600A1 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung mit Luftöffnungen. U.S. 2005/0221600A1 discloses a method for manufacturing a semiconductor device with air holes.

US2015/0 332954A1 offenbart ein Verfahren zur Herstellung von Leitungen in einer dielektrischen Schicht auf einem Substrat. US2015/0 332954A1 discloses a method of forming lines in a dielectric layer on a substrate.

US2008/0097641A1 offenbart ein Verfahren, um eine Struktur zu designen. US2008/0097641A1 discloses a method to design a structure.

US2004/0121577 A1 offenbart eine Halbleitervorrichtung mit Dummy-Leitungen. US2004/0121577 A1 discloses a semiconductor device with dummy lines.

Figurenlistecharacter list

Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.

  • 1 bis 8C zeigen beispielhafte sequenzielle Verfahren zur Herstellung einer Halbleitervorrichtung, die Luftspalte aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 9 zeigt ein Vergleichsbeispiel einer Halbleitervorrichtung, die Luftspalte aufweist.
  • 10 zeigt ein beispielhaftes Layout einer Halbleitervorrichtung, die Luftspalte aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 11 zeigt ein beispielhaftes Layout, das das Anordnen von Luftspaltstrukturen zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 12 zeigt ein beispielhaftes Flussdiagramm, das das Anordnen von Luftspaltstrukturen zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
The present disclosure is best understood from the following detailed description when read with the accompanying figures. It is emphasized that, in accordance with industry practice, various elements are not drawn to scale and are for description only. In fact, the dimensions of the various elements may be arbitrarily increased or decreased for clarity of discussion.
  • 1 until 8C 12 show exemplary sequential methods of fabricating a semiconductor device having air gaps, according to an embodiment of the present disclosure.
  • 9 Fig. 12 shows a comparative example of a semiconductor device having air gaps.
  • 10 12 shows an example layout of a semiconductor device having air gaps, according to an embodiment of the present disclosure.
  • 11 FIG. 12 shows an example layout showing the placement of air gap structures, according to an embodiment of the present disclosure.
  • 12 FIG. 12 shows an exemplary flowchart showing the placement of air gap structures, according to an embodiment of the present disclosure.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die Erfindung wird definiert durch den unabhängigen Anspruch 1, welcher ein Verfahren zur Herstellung einer Halbleitervorrichtung definiert und durch den unabhängigen Anspruch 8, welcher eine Halbleitervorrichtung definiert. Ausführungsformen der Erfindung werden durch die abhängigen Ansprüche definiert. Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Abmessungen der Elemente sind beispielsweise nicht auf offenbarte Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können der Einfachheit und Klarheit halber in verschiedenen Maßstäben gezeichnet sein.The invention is defined by independent claim 1, which defines a method of manufacturing a semiconductor device, and by independent claim 8, which defines a semiconductor device. Embodiments of the invention are defined by the dependent claims. It should be understood that the following disclosure provides many different embodiments or examples to implement various features of the invention. Particular embodiments or examples of components and arrangements are described below to simplify the present disclosure. These are, of course, only examples and are not intended to be limiting. For example, dimensions of the elements are not limited to disclosed ranges or values, but may depend on process conditions and/or desired device properties. Further, forming a first element over or on top of a second element may be included in the following description e.g. include embodiments in which the first and second elements are formed in direct contact, and may also include embodiments in which additional elements may be formed between the first element and the second element such that the first and second elements are not in have to be in direct contact. Different elements may be drawn at different scales for simplicity and clarity.

Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.Further, spatially relative terms such as "below," "below," "lower," "above," "upper," and the like may be used herein for ease of description to indicate the relationship of one element or feature to one or more others to describe elements or features as shown in the figures. The spatially relative terms are intended to encompass different orientations of the device being used or operated in addition to the orientation shown in the figures. The device may be otherwise oriented (rotated 90 degrees or in a different orientation) and the spatially relative terms used herein also interpreted accordingly. Additionally, the term "made of" can mean either "comprising" or "consisting of".

1 bis 8C sind Schnittansichten, die beispielhafte sequenzielle Verfahren zur Herstellung einer Halbleitervorrichtung zeigen, die Luftspalte aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung. 1 bis 8C zeigen beispielhafte sequentielle Verfahren zur Herstellung einer der Metallverdrahtungsschichten (Verdrahtungsebenen), die über einem Substrat ausgebildet sind. Obwohl es Kernstrukturen, etwa Transistoren oder andere Elemente (beispielsweise Kontakte etc.), die die Halbleitervorrichtung bilden (im Folgenden als „darunterliegende Strukturen“ bezeichnet), zwischen dem Substrat und den Metallverdrahtungsschichten gibt, werden detaillierte Abbildungen solcher Elemente in den 1 bis 8C der Einfachheit halber weggelassen. Die Reihenfolge der Verfahren kann geändert werden. 1 until 8C 12 are sectional views showing exemplary sequential methods of manufacturing a semiconductor device having air gaps, according to an embodiment of the present disclosure. 1 until 8C FIG. 12 shows exemplary sequential methods of fabricating one of metal wiring layers (wiring planes) formed over a substrate. Although there are core structures such as transistors or other elements (e.g. contacts, etc.) constituting the semiconductor device (hereinafter referred to as “underlying structures”) between the substrate and the metal wiring layers, detailed illustrations of such elements are shown in FIGS 1 until 8C omitted for the sake of simplicity. The order of the procedures can be changed.

Wie in 1 gezeigt, wird eine erste dielektrische Zwischenschicht (ILD) 10 über den darunterliegenden Strukturen 5 ausgebildet, die über dem Substrat 1 angeordnet sind. Eine dielektrische Zwischenschicht kann auch als dielektrische Zwischenmetall-(IMD-)Schicht bezeichnet werden. Die erste ILD-Schicht 10 ist beispielsweise aus einer oder mehreren Schichten aus low-k-dielektrischem Material hergestellt. Low-k-dielektrische Materialien haben einen k-Wert (Dielektrizitätskonstante) von weniger als etwa 4,0. Einige low-k-dielektrische Materialien haben einen k-Wert von weniger als etwa 3,5 und können einen k-Wert von weniger als etwa 2,5 haben.As in 1 As shown, a first interlayer dielectric (ILD) 10 is formed over underlying structures 5 disposed over substrate 1 . An intermetal dielectric layer may also be referred to as an intermetal dielectric (IMD) layer. The first ILD layer 10 is made of one or more layers of low-k dielectric material, for example. Low-k dielectric materials have a k-value (dielectric constant) of less than about 4.0. Some low-k dielectric materials have k less than about 3.5 and can have k less than about 2.5.

Die Materialien für die erste ILD-Schicht 10 umfassen Verbindungen, die aus Elementen aus Si, O, C und/oder H gebildet sind, etwa SiCOH und SiOC. Organische Materialien wie Polymere können für die erste ILD-Schicht 10 verwendet werden. Zum Beispiel ist die erste ILD-Schicht 10 aus einer oder mehreren Schichten aus einem kohlenstoffhaltigen Material, Organo-Silikat-Glas oder einem Porogen-haltigen Material und/oder Kombinationen daraus hergestellt. Stickstoff kann auch in der ersten ILD-Schicht 10 enthalten sein. Die erste ILD-Schicht 10 kann eine poröse Schicht sein. Die Dichte der ersten ILD-Schicht 10 beträgt in einer Ausführungsform weniger als etwa 3 g/cm3 und kann weniger als etwa 2,5 g/cm3 in anderen Ausführungsformen betragen. Die erste ILD-Schicht 10 kann unter Verwendung von zum Beispiel plasmaverstärkter chemischer Dampfabscheidung (PECVD), Niederdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD) und/oder einer Spin-on-Technik ausgebildet werden. Im Falle von PECVD wird der Film bei einer Substrattemperatur im Bereich von etwa 25 °C bis etwa 400 °C und bei einem Druck von weniger als 13,3 kPa (100 Torr) abgeschieden.The materials for the first ILD layer 10 include compounds formed from elements of Si, O, C and/or H, such as SiCOH and SiOC. Organic materials such as polymers can be used for the first ILD layer 10 . For example, the first ILD layer 10 is made of one or more layers of a carbonaceous material, organo-silicate glass, or a porogen-containing material, and/or combinations thereof. Nitrogen can also be included in the first ILD layer 10 . The first ILD layer 10 can be a porous layer. The density of the first ILD layer 10 is less than about 3 g/cm 3 in one embodiment and may be less than about 2.5 g/cm 3 in other embodiments. The first ILD layer 10 may be formed using, for example, plasma enhanced chemical vapor deposition (PECVD), low pressure CVD (LPCVD), atomic layer CVD (ALCVD), and/or a spin-on technique. In the case of PECVD, the film is deposited at a substrate temperature ranging from about 25°C to about 400°C and at a pressure less than 13.3 kPa (100 torr).

In einigen Ausführungsformen kann die erste ILD-Schicht einen isolierenden Zwischenschicht-Film und einen isolierenden Zwischenverdrahtungs-Film so umfassen, dass die Metallverdrahtungen hauptsächlich in dem isolierenden Zwischenverdrahtungs-Film ausgebildet werden. Der isolierende Zwischenschicht-Film kann einen SiOC-Film umfassen und der isolierende Zwischenverdrahtungs-Film kann einen TEOS-(Tetraethylorthosilikat-)Film umfassen.In some embodiments, the first ILD layer may include an interlayer insulating film and an inter-wiring insulating film such that the metal wirings are formed mainly in the inter-wiring insulating film. The interlayer insulating film may comprise a SiOC film, and the inter-wiring insulating film may comprise a TEOS (tetraethylorthosilicate) film.

Wie in 2 gezeigt ist, werden erste Vertiefungen 15 in der ersten ILD-Schicht 10 unter Verwendung von Strukturierungsvorgängen ausgebildet, die Lithographie- und Ätzverfahren umfassen. In einigen Ausführungsformen werden ein oder mehrere Durchkontaktierungslöcher (Kontaktlöcher) (nicht gezeigt), die mit einem oder mehreren Elementen der darunterliegenden Strukturen verbunden sind, auf der Unterseite der ersten Vertiefungen ausgebildet.As in 2 As shown, first recesses 15 are formed in the first ILD layer 10 using patterning processes that include lithography and etching processes. In some embodiments, one or more vias (not shown) connected to one or more elements of the underlying structures are formed on the underside of the first recesses.

In einigen Ausführungsformen ist eine erste Ätzstoppschicht 12 zwischen den darunterliegenden Strukturen 5 und der ersten ILD-Schicht 10 ausgebildet. Die Tiefe der Vertiefungen 15 kann durch Steuern einer Ätzzeit oder einer Ätzrate des Ätzens der Vertiefungen gesteuert werden.In some embodiments, a first etch stop layer 12 is formed between the underlying structures 5 and the first ILD layer 10 . The depth of the pits 15 can be controlled by controlling an etching time or an etch rate of etching the pits.

Wie in 3 gezeigt ist, wird ein Metallmaterial in den ersten Vertiefungen ausgebildet, um Metallverdrahtungen 20, 22, 24 und 25 auszubilden. Die Vorgänge zum Ausbilden der Metallverdrahtungen umfassen ein Damascene-Verfahren. Bei dem Damascene-Verfahren werden eine oder mehrere Schichten aus metallischem Material in den ersten Vertiefungen 15 und auf der oberen Fläche der ersten ILD-Schicht 10 ausgebildet und ein Planarisierungsvorgang wie beispielsweise ein chemisch-mechanisches Polierverfahren und/oder ein Rückätzverfahren wird durchgeführt, um Teile des Metallmaterials zu entfernen, die auf der oberen Fläche der ersten ILD-Schicht 10 ausgebildet sind.As in 3 1, a metal material is formed in the first cavities to form metal wirings 20, 22, 24 and 25. As shown in FIG. The processes for forming the metal wirings include a damascene process. In the damascene process, one or more layers of metallic material are formed in the first recesses 15 and on the top surface of the first ILD layer 10 and a planarization process such as a chemical-mechanical polishing process and/or an etch-back process is performed to form parts of the metal material formed on the top surface of the first ILD layer 10. FIG.

Wie in 3 gezeigt ist, umfasst die Halbleitervorrichtung der vorliegenden Ausführungsform einen kapazitätsempfindlichen Bereich A1 und einen kapazitätsunempfindlichen Bereich A2 (siehe auch 10). Im kapazitätsempfindlichen Bereich A1 sind die Metallverdrahtungen 20, 22 und 24 mit einem Abstand S1 zwischen diesen angeordnet und in dem kapazitätsunempfindlichen Bereich A2 sind die Metallverdrahtungen 24 und 25 mit einem Abstand S2 zwischen diesen angeordnet, wobei S2 > S1 ist. In 3 gehört die Verdrahtung 24 im Zusammenhang dieser Offenbarung zu dem kapazitätsempfindlichen Bereich A1 und zu dem kapazitätsunempfindlichen Bereich A2. In anderen Ausführungsformen ist der kapazitätsempfindliche Bereich A1 und der kapazitätsunempfindliche Bereich A2 nicht aneinander angrenzend und teilen nicht die gleiche Verdrahtung. Die Metallverdrahtung 25 in dem kapazitätsunempfindlichen Bereich A2 kann eine Dummy-Metallverdrahtung sein, die nicht Teil einer funktionalen Schaltung ist.As in 3 1, the semiconductor device of the present embodiment includes a capacitance-sensitive area A1 and a capacitance-insensitive area A2 (see also 10 ). In the capacitance sensitive area A1, the metal wirings 20, 22 and 24 are arranged with a distance S1 between them, and in the capacitance insensitive area A2, the metal wirings 24 and 25 are arranged with a distance S2 between them, where S2 > S1. In 3 In the context of this disclosure, the wiring 24 belongs to the capacitance-sensitive area A1 and to the capacitance-insensitive area A2. In other embodiments, the capacitance-sensitive area A1 and the capacitance-insensitive area A2 are not contiguous and do not share the same wiring. The metal wiring 25 in the capacitance insensitive area A2 may be a dummy metal wiring that is not part of a functional circuit.

In einer Ausführungsform ist der Abstand S1 der minimale Abstand Smin für die Metallverdrahtungen in dieser Schicht, der für die Entwurfsregel definiert ist. Mit anderen Worten werden keine zwei Metallverdrahtungen in der gleichen Verdrahtungsschicht mit einem Abstand in einer einzigen Halbleitervorrichtung angeordnet, der kleiner als Smin ist. Im Allgemeinen ist ein minimaler Abstandwert Smin für eine Metallverdrahtungsschicht innerhalb einer Halbleitervorrichtung definiert und der Wert von Smin kann in anderen Verdrahtungsschichten oder in anderen Vorrichtungen anders sein.In one embodiment, the distance S1 is the minimum distance Smin for the metal interconnects in this layer defined for the design rule. In other words, no two metal wirings in the same wiring layer are arranged at a pitch smaller than Smin in a single semiconductor device. In general, a minimum clearance value Smin is defined for a metal wiring layer within a semiconductor device, and the value of Smin may be different in other wiring layers or in other devices.

In einigen Ausführungsformen liegt S1 im Bereich von etwa 10 nm bis etwa 38 nm. Weiter ist in einigen Ausführungsformen in dem kapazitätsempfindlichen Bereich A1 die Leitungsbreite W1 der Metallverdrahtungen im Wesentlichen die gleiche wie S1. In dem kapazitätsempfindlichen Bereich A1 sollte, da der Abstand zwischen zwei benachbarten Metallverdrahtungen sehr klein ist, eine parasitäre Kapazität zwischen den Metallverdrahtungen verringert werden, indem ein Luftspalt ausgebildet wird. In anderen Ausführungsformen wird der kapazitätsempfindliche Bereich A1 als ein Bereich definiert, in dem Metallverdrahtungen mit S1 angeordnet sind, wobei Smin ≤ S1 ≤ αSmin (1 < α < 3, beispielsweise 1,2, 1,5, 1,75, 2,0, 2,5, usw.).In some embodiments, S1 ranges from about 10 nm to about 38 nm. Further, in some embodiments, in the capacitance-sensitive area A1, the line width W1 of the metal interconnects is substantially the same as S1. In the capacitance sensitive area A1, since the distance between two adjacent metal wirings is very small, a parasitic capacitance between the metal wirings should be reduced by forming an air gap. In other embodiments, the capacitance sensitive area A1 is defined as an area where metal wirings are arranged with S1, where Smin ≤ S1 ≤ αSmin (1 < α < 3, for example 1.2, 1.5, 1.75, 2.0 , 2.5, etc.).

Im Gegensatz dazu ist in dem kapazitätsunempfindlichen Bereich A2 der Abstand S2 zwischen benachbarten Metallverdrahtungen größer als S1 festgelegt. Der Abstand S2 variiert innerhalb einer Halbleitervorrichtung beispielsweise in Abhängigkeit von dem Ort und der Funktion der Metallverdrahtungen. In einer Ausführungsform ist der Abstand S2 einfach größer als S1. In bestimmten Ausführungsformen, in denen S1=Smin ist, ist S2 größer als Smin, und wenn Smin ≤ S1 ≤ αSmin ist, ist S2 größer oder gleich αSmin. In anderen Ausführungsformen ist Smin ≤ S1 ≤ αSmin und S1 < S2.In contrast, in the capacitance insensitive area A2, the distance S2 between adjacent metal wirings is set larger than S1. The distance S2 varies within a semiconductor device depending on the location and function of the metal wirings, for example. In one embodiment, distance S2 is simply greater than S1. In certain embodiments where S1=Smin, S2 is greater than Smin, and when Smin≦S1≦αSmin, S2 is greater than or equal to αSmin. In other embodiments, Smin ≤ S1 ≤ αSmin and S1 < S2.

Die eine oder mehreren Schichten aus Metallmaterial für die Metallverdrahtungen 20, 22, 24, 25 werden durch CVD, physikalische Dampfabscheidung (PVD) und/oder Galvanisieren ausgebildet.The one or more layers of metal material for the metal wirings 20, 22, 24, 25 are formed by CVD, physical vapor deposition (PVD), and/or electroplating.

Das metallische Material für die Metallverdrahtungen besteht aus einer oder mehreren Schichten aus Al, Cu, Co, Mn, W, Ti, Ta, TiN, TaN, TiW, WN, TiAl, TiAlN, TaC, TaCN und TiSiN. Zum Beispiel können die Metallverdrahtungen eine Sperrschicht aus beispielsweise TiN und/oder TaN und eine Körperschicht umfassen, die beispielsweise aus Cu oder Cu-basierten Materialien hergestellt ist. Die Metallverdrahtungsstruktur kann durch ein Damascene-Verfahren hergestellt werden.The metallic material for the metal wirings consists of one or more layers of Al, Cu, Co, Mn, W, Ti, Ta, TiN, TaN, TiW, WN, TiAl, TiAlN, TaC, TaCN and TiSiN. For example, the metal interconnects may include a barrier layer made of, for example, TiN and/or TaN and a body layer made of, for example, Cu or Cu-based materials. The metal wiring structure can be manufactured by a damascene process.

Nach dem Ausbilden der Metallverdrahtungen 20, 22, 24 und 25 wird eine zweite Ätzstoppschicht 40 über den Metallverdrahtungen ausgebildet, wie in 4 gezeigt ist. Die zweite Ätzstoppschicht 40 dient als Ätzmaskenschicht in einem nachfolgenden Ätzen der ersten ILD-Schicht 10. Die zweite Ätzstoppschicht 40 umfasst eine oder mehrere Schichten aus einem Sibasierten Isolationsmaterial, das Si mit O, N, C, B und/oder H enthält, oder einem Al-basierten Isolationsmaterial, das Al mit O, N, C, B und/oder H enthält. Beispiele für die zweite Ätzstoppschicht umfassen SiN, SiCO, SiCN und SiCON.After forming the metal wirings 20, 22, 24 and 25, a second etch stop layer 40 is formed over the metal wirings as shown in FIG 4 is shown. The second etch stop layer 40 serves as an etch mask layer in a subsequent etch of the first ILD layer 10. The second etch stop layer 40 comprises one or more layers of a Si-based insulating material containing Si with O, N, C, B and/or H, or one Al-based insulation material containing Al with O, N, C, B and/or H. Examples of the second etch stop layer include SiN, SiCO, SiCN, and SiCON.

Die Dicke der zweiten Ätzstoppschicht 40 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 40 nm und im Bereich von etwa 5 nm bis etwa 20 nm in anderen Ausführungsformen. Die Dichte der zweiten Ätzstoppschicht 40 beträgt in einer Ausführungsform weniger als etwa 3 g/cm3 und weniger als etwa 2,5 g/cm3 in anderen Ausführungsformen.The thickness of the second etch stop layer 40 ranges from about 1 nm to about 40 nm in some embodiments, and ranges from about 5 nm to about 20 nm in other embodiments. The density of the second etch stop layer 40 is less than about 3 g/cm 3 in one embodiment and less than about 2.5 g/cm 3 in other embodiments.

Die zweite Ätzstoppschicht 40 kann beispielsweise durch PECVD, LPCVD, ALCVD und/oder eine Spin-on-Technik ausgebildet werden. Im Falle von PECVD wird die zweite Ätzstoppschicht 40 bei einer Substrattemperatur im Bereich von etwa 25 °C bis etwa 400 °C und bei einem Druck von weniger als als 13,3 kPa (100 Torr) abgeschieden.The second etch stop layer 40 can be formed, for example, by PECVD, LPCVD, ALCVD and/or a spin-on technique. In the case of PECVD, the second etch stop layer 40 at a substrate temperature ranging from about 25°C to about 400°C and at a pressure less than 13.3 kPa (100 torr).

Nach dem Ausbilden der zweiten Ätzstoppschicht 40 werden zweite Vertiefungen 25A, 25B und 25C in der ersten ILD-Schicht 10 zwischen der ersten Verdrahtung 20 und der zweiten Verdrahtung 22, zwischen der zweiten Verdrahtung 22 und der dritten Verdrahtung 24 und zwischen der dritten Verdrahtung 24 und der vierten Verdrahtung 25 ausgebildet, wie in 5A bis 7 gezeigt ist.After forming the second etch stop layer 40, second recesses 25A, 25B, and 25C are formed in the first ILD layer 10 between the first wiring 20 and the second wiring 22, between the second wiring 22 and the third wiring 24, and between the third wiring 24 and of the fourth wiring 25 as shown in FIG 5A until 7 is shown.

Die zweiten Vertiefungen 25A bis 25C werden in der ersten ILD-Schicht 10 unter Verwendung von Strukturierungsvorgängen ausgebildet, die Lithographie- und Ätzverfahren umfassen. Wie in 5A gezeigt ist, wird eine Maskenschicht wie beispielsweise eine Resistmaske oder eine Hartmaske auf der zweiten Ätzstoppschicht 40 ausgebildet und Öffnungen 30 und 35 werden durch ein Lithographieverfahren ausgebildet.The second recesses 25A to 25C are formed in the first ILD layer 10 using patterning processes that include lithography and etching processes. As in 5A 1, a mask layer such as a resist mask or a hard mask is formed on the second etch stop layer 40, and openings 30 and 35 are formed by a lithography process.

In einer Ausführungsform überlappt die erste Öffnung 30 mindestens zwei Metallverdrahtungen in der Draufsicht. In 5B überlappt die erste Öffnung 30 drei Metallverdrahtungen in der Draufsicht. In einigen Ausführungsformen überlappt die erste Öffnung 30 mehr als drei Metallverdrahtungen. Die zweite Öffnung 35 überlappt nur eine Metallverdrahtung in der Draufsicht, wie in 5B gezeigt ist.In one embodiment, the first opening 30 overlaps at least two metal wirings in plan view. In 5B the first opening 30 overlaps three metal wirings in plan view. In some embodiments, the first opening 30 overlaps more than three metal interconnects. The second opening 35 overlaps only a metal wiring in plan view as in FIG 5B is shown.

In 5B erstrecken sich die Metallverdrahtungen in Y-Richtung. Die Länge L1 der ersten Öffnung 30 entlang der Y-Richtung ist größer als die Länge L2 der zweiten Öffnung 35 entlang der Y-Richtung.In 5B the metal wirings extend in the Y direction. The length L1 of the first opening 30 along the Y direction is longer than the length L2 of the second opening 35 along the Y direction.

Dann wird durch Trockenätzen und/oder Nassätzen die zweite Ätzstoppschicht 40 strukturiert, um Öffnungen 45 und 47 zu erzeugen, wie in 6 gezeigt ist. Die erste ILD-Schicht 10 unter den Öffnungen 45 und 47 wird anschließend geätzt, um die zweiten Vertiefungen 25A bis 25C auszubilden, wie in 7 gezeigt ist. Da dieses Ätzen hauptsächlich die erste ILD-Schicht 10 ätzt und das Metallmaterial für die Verdrahtungsschichten im Wesentlichen nicht geätzt wird, werden die zweiten Vertiefungen 25A und 25B selbstjustiert neben den zweiten Verdrahtungen 20, 22 und 24 ausgebildet. Die Tiefe der zweiten Vertiefungen können auf der gleichen Ebene wie die Böden der Metallverdrahtungen oder tiefer als die Böden der Metallverdrahtungen liegen. Das Trockenätzen, um die zweiten Vertiefungen 25A und 25B auszubilden, verwendet in einigen Ausführungsformen Gase, die Fluor (F) und/oder Chlor (Cl) enthalten. Nach dem Trockenätzen wird in einigen Ausführungsformen ein Nassreinigungsvorgang gefolgt von einem Brennvorgang durchgeführt.Then, by dry etching and/or wet etching, the second etch stop layer 40 is patterned to create openings 45 and 47, as in FIG 6 is shown. The first ILD layer 10 under the openings 45 and 47 is then etched to form the second recesses 25A to 25C as shown in FIG 7 is shown. Since this etching mainly etches the first ILD layer 10 and the metal material for the wiring layers is not substantially etched, the second recesses 25A and 25B are formed next to the second wirings 20, 22 and 24 in a self-aligned manner. The depth of the second recesses may be at the same level as the bottoms of the metal wirings or deeper than the bottoms of the metal wirings. The dry etching to form the second recesses 25A and 25B uses gases containing fluorine (F) and/or chlorine (Cl) in some embodiments. After the dry etch, in some embodiments, a wet clean process is performed followed by a firing process.

Wie in 7 gezeigt ist, ist ein oberer Öffnungsabschnitt der zweiten Vertiefungen 25A oder 25B durch die zwei benachbarten Metallverdrahtungen 20 und 22 bzw. 22 und 24 definiert. Ein oberer Öffnungsabschnitt der zweiten Vertiefung 25C ist durch eine der zwei benachbarten Metallverdrahtungen (24 oder 25) und die zweite Ätzstoppschicht 40 definiert.As in 7 1, an upper opening portion of the second recesses 25A or 25B is defined by the two adjacent metal wirings 20 and 22, or 22 and 24, respectively. An upper opening portion of the second recess 25C is defined by one of the two adjacent metal wirings (24 or 25) and the second etching stopper layer 40. FIG.

Nach dem Ausbilden der zweiten Vertiefungen 25A bis 25C wird, wie in 8A gezeigt ist, eine zweite ILD-Schicht 70 über der Struktur von 7 ausgebildet. Luftspalte 75A, 75B und 75C sind in den zweiten Vertiefungen 25A, 25B bzw. 25C ausgebildet, wie in 8A gezeigt ist. Wie in 8A gezeigt ist, sind die Luftspalte 75A, 75B und 75C teilweise in den zweiten Vertiefungen 25A, 25B bzw. 25C angeordnet.After forming the second depressions 25A to 25C, as in FIG 8A shown, a second ILD layer 70 over the structure of FIG 7 educated. Air gaps 75A, 75B and 75C are formed in the second recesses 25A, 25B and 25C, respectively, as shown in FIG 8A is shown. As in 8A As shown, the air gaps 75A, 75B and 75C are partially located in the second recesses 25A, 25B and 25C, respectively.

Um Luftspalte auszubilden, kann ein nicht-konformes CVD-Verfahren mit niedrigen Stufenbeschichtungsbedingungen verwendet werden. Indem nicht-konforme CVD verwendet wird, kontaktieren sich die oberen Abschnitte der zweiten ILD-Schicht (werden verbunden), bevor die zweiten Vertiefungen mit dem Isoliermaterial der zweiten ILD-Schicht vollständig gefüllt sind, wodurch Luftspalte in den zweiten Vertiefungen ausgebildet werden.To form air gaps, a non-conformal CVD process with low step coating conditions can be used. Using non-conformal CVD, the top portions of the second ILD layer contact (become bonded) before the second wells are completely filled with the insulating material of the second ILD layer, thereby forming air gaps in the second wells.

Die zweite ILD-Schicht 70 kann eine oder mehrere Schichten aus Siliziumoxid, Siliziumoxinitrid (SiON), SiCN, SiOC oder SiOCN oder Low-k-Material umfassen. Die zweite ILD-Schicht 70 kann beispielsweise mit Phosphor dotiert werden, um ihre Lückenbildungseigenschaft zu verbessern.The second ILD layer 70 may include one or more layers of silicon oxide, silicon oxynitride (SiON), SiCN, SiOC, or SiOCN, or low-k material. The second ILD layer 70 can be doped with phosphorus, for example, to improve its gapping property.

In der obigen Ausführungsform sind die erste ILD-Schicht und die Metallverdrahtungen unmittelbar über den darunterliegenden Kernstrukturen ausgebildet. Die erste ILD-Schicht und die Metallverdrahtungsschichten können jedoch in einer oder mehreren oberen Schichten ausgebildet werden.In the above embodiment, the first ILD layer and the metal interconnects are formed directly over the underlying core structures. However, the first ILD layer and the metal wiring layers may be formed in one or more upper layers.

8B zeigt eine Draufsicht der 8A. In 8B sind nur die Metallverdrahtungen, die zweite Ätzstoppschicht 40 und die Luftspalte 75A bis 75C gezeigt. Der Luftspalt 75A, der in dem kapazitätsempfindlichen Bereich A1 ausgebildet ist, hat eine Länge L3 der längeren Seite entlang der Y-Richtung und eine Breite W3 der kürzeren Seite entlang der X-Richtung. Ebenso hat der Luftspalt 75C, der in dem kapazitätsunempfindlichen Bereich A2 ausgebildet ist, eine Länge L4 der längeren Seite entlang der Y-Richtung und eine Breite W4 der kürzeren Seite entlang der X-Richtung. Die Längen und Breiten L3, L4, W3 und W4 sind jeweils Maximallängen entlang der jeweiligen Richtungen in der Draufsicht. Ein Verhältnis der Länge L3 der längeren Seite zu der Breite W3 der kürzeren Seite des Luftspalts 75A ist in einigen Ausführungsformen größer als ein Verhältnis R2 der Länge L4 der längeren Seite zu der Breite W4 der kürzeren Seite des Luftspalts 75C. In bestimmten Ausführungsformen ist das Verhältnis R1 größer als etwa 5 und das Verhältnis R2 beträgt etwa 0,5 bis etwa 2. In anderen Ausführungsformen ist das Verhältnis R1 größer als etwa 10. Das Verhältnis R1 kann kleiner als etwa 50 oder kleiner als etwa 100 sein. 8B shows a top view of the 8A . In 8B only the metal wirings, the second etch stop layer 40 and the air gaps 75A to 75C are shown. The air gap 75A formed in the capacitance sensitive area A1 has a longer side length L3 along the Y direction and a shorter side width W3 along the X direction. Also, the air gap 75C formed in the capacitance insensitive area A2 has a longer side length L4 along the Y direction and a shorter side width W4 along the X direction. The lengths and widths L3, L4, W3, and W4 are maximum lengths along the respective directions in plan view, respectively. A ratio of the longer side length L3 to the shorter side width W3 of the air gap 75A is greater than a ratio R2 of the air gap 75A in some embodiments Length L4 of the longer side to the width W4 of the shorter side of the air gap 75C. In certain embodiments, the ratio R1 is greater than about 5 and the ratio R2 is from about 0.5 to about 2. In other embodiments, the ratio R1 is greater than about 10. The ratio R1 can be less than about 50 or less than about 100 .

8C zeigt eine Ausführungsform, in der der kapazitätsempfindliche Bereich A1 und der kapazitätsunempfindliche Bereich A2 nicht aneinander angrenzen. 8C Figure 12 shows an embodiment in which the capacitance-sensitive area A1 and the capacitance-insensitive area A2 are not contiguous.

Wie in den 8A und 8B gezeigt ist, wird ein Luftspalt (75C) in dem kapazitätsunempfindlichen Bereich A2 ausgebildet. Wie oben dargelegt, benötigt der kapazitätsempfindliche Bereich A1 Luftspalte zwischen benachbarten Metallverdrahtungen, um parasitäre Kapazität zu verringern. Im Gegensatz dazu benötigt der kapazitätsunempfindliche Bereich A2 nicht notwendigerweise Luftspalte. Das Anordnen von Luftspalten in dem kapazitätsunempfindlichen Bereich A2 zeigt jedoch die Wirkungen, die unten angegeben sind.As in the 8A and 8B As shown, an air gap (75C) is formed in the capacitance insensitive area A2. As stated above, the capacitance sensitive area A1 needs air gaps between adjacent metal wirings to reduce parasitic capacitance. In contrast, the capacitance insensitive area A2 does not necessarily need air gaps. However, placing air gaps in the capacitance insensitive area A2 shows the effects indicated below.

9 zeigt ein Vergleichsbeispiel einer Halbleitervorrichtung, in der der kapazitätsempfindliche Bereich A1 Luftspalte aufweist, während der kapazitätsunempfindliche Bereich A2 keine Luftspalte aufweist. Während des Ausbildens der zweiten Vertiefungen wie oben dargelegt, kann Feuchtigkeit, die von dem Nassreinigungsvorgang stammt, sich in den zweiten Vertiefungen sammeln und diese Feuchtigkeit kann in die erste ILD-Schicht 10 diffundieren. Weiter kann sich die diffundierte Feuchtigkeit unter der zweiten Ätzstoppschicht 40 sammeln, insbesondere in dem kapazitätsunempfindlichen Bereich A2, wie in 9 gezeigt ist. Obwohl der Brennvorgang durchgeführt wird, verhindert die zweite Ätzstoppschicht 40, dass die Feuchtigkeit aus der ersten ILD-Schicht 10 freigesetzt wird. Die gesammelte Feuchtigkeit 80 kann zu Metallerosion 85 der Metallkomponente führen, die die Metallverdrahtung 25 bildet. 9 Fig. 12 shows a comparative example of a semiconductor device in which the capacitance sensitive area A1 has air gaps while the capacitance insensitive area A2 has no air gaps. During the formation of the second pits as set forth above, moisture resulting from the wet cleaning process may collect in the second pits and this moisture may diffuse into the first ILD layer 10 . Furthermore, the diffused moisture may collect under the second etch stop layer 40, particularly in the capacitance insensitive area A2 as shown in FIG 9 is shown. Although the firing process is performed, the second etch stop layer 40 prevents the moisture from the first ILD layer 10 from being released. The collected moisture 80 can lead to metal erosion 85 of the metal component that forms the metal wiring 25 .

Im Gegensatz dazu kann, wie in den 8A bis 8C gezeigt ist, da die zweite Vertiefung 25C für den Luftspalt 75C in dem kapazitätsunempfindlichen Bereich A2 ausgebildet ist, die Feuchtigkeit aus der ersten ILD-Schicht 10 durch die Vertiefung 25C für den Luftspalt 75C während eines Brennvorgangs nach dem Nassreinigungsvorgang freigesetzt werden, was die Erosion der Metallverdrahtung 25 verhindern kann. Man beachte, dass, da der kapazitätsempfindliche Bereich A1 Vertiefungen und/oder Luftspalte umfasst, das in 9 gezeigte Problem nicht auftritt.In contrast, as in the 8A until 8C is shown, since the second indentation 25C for the air gap 75C is formed in the capacitance insensitive area A2, the moisture from the first ILD layer 10 can be released through the indentation 25C for the air gap 75C during a baking process after the wet cleaning process, causing the erosion of the Metal wiring 25 can prevent. Note that since the capacitance sensitive area A1 includes depressions and/or air gaps, the in 9 problem shown does not occur.

In einigen Ausführungsformen werden in dem kapazitätsunempfindlichen Bereich A2 die Öffnung 47 und die Vertiefung 25C ausgebildet, es wird aber kein Luftspalt ausgebildet. Wenn beispielsweise die Größe der Öffnung 47 ist größer als eine kritische Größe (zum Beispiel 1,75 × Smin) ist, wird die Vertiefung 25C durch die zweite ILD-Schicht 70 vollständig gefüllt und kein Luftspalt ausgebildet. In einem solchen Fall können die zuvor erwähnten Auswirkungen (Freisetzen der Feuchtigkeit) erhalten werden.In some embodiments, the opening 47 and the depression 25C are formed in the capacitance insensitive area A2, but no air gap is formed. For example, when the size of the opening 47 is larger than a critical size (e.g., 1.75×Smin), the recess 25C is completely filled by the second ILD layer 70 and no air gap is formed. In such a case, the aforementioned effects (releasing the moisture) can be obtained.

10 zeigt ein beispielhaftes Layout einer Halbleitervorrichtung, die Luftspalte aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung. 10 12 shows an example layout of a semiconductor device having air gaps, according to an embodiment of the present disclosure.

Das Layout-Design der 10 umfasst einen kapazitätsempfindlichen Bereich A1 und einen kapazitätsunempfindlichen Bereich A2, einen ersten Dummy-Bereich D1 und einen zweiten Dummy-Bereich D2.The layout design of the 10 comprises a capacitance-sensitive area A1 and a capacitance-insensitive area A2, a first dummy area D1 and a second dummy area D2.

Wie oben ausgeführt, umfasst der kapazitätsempfindliche Bereich A1 Metallverdrahtungsstrukturen, die in dem Abstand S1 angeordnet sind, und Luftspaltstrukturen ersten Typs AG1, die den Luftspalten 75A und 75B der 8A bis 8C entsprechen. Der kapazitätsunempfindlichen Bereich A2 umfasst Metallverdrahtungsstrukturen, die in dem Abstand S2 zwischen diesen angeordnet sind, und Luftspaltstrukturen zweiten Typs AG2, die dem Luftspalt 75C der 8A bis 8C entsprechen. Der erste Dummy-Bereich D1 umfasst Dummy-Metallverdrahtungsstrukturen und kann auch Metallverdrahtungsstrukturen umfassen. Der zweite Dummy-Bereich D2 umfasst Dummy-Metallverdrahtungsstrukturen und keine Metallverdrahtungsstrukturen. Die Luftspaltstrukturen zweiten Typs sind in dem ersten Dummy-Bereich D1 und dem zweiten Dummy-Bereich D2 angeordnet.As stated above, the capacitance sensitive area A1 comprises metal wiring structures arranged at the pitch S1 and first type air gap structures AG1 corresponding to the air gaps 75A and 75B of FIG 8A until 8C correspond to. The capacitance insensitive area A2 includes metal wiring patterns arranged at the spacing S2 therebetween and second-type air gap patterns AG2 corresponding to the air gap 75C of FIG 8A until 8C correspond to. The first dummy area D1 includes dummy metal wiring patterns and may also include metal wiring patterns. The second dummy area D2 includes dummy metal wiring patterns and no metal wiring patterns. The second type air gap structures are arranged in the first dummy area D1 and the second dummy area D2.

Ähnlich wie bei dem kapazitätsunempfindlichen Bereich A2 beeinflussen parasitäre Kapazitäten zwischen Metallverdrahtungen (Metallverdrahtungen und Dummy-Metallverdrahtungen) in dem ersten Dummy-Bereich D1 und dem zweiten Dummy-Bereich D2 nicht die Schaltungsleistung und damit ist kein Luftspalt nötig, um die parasitäre Kapazität in dem ersten Dummy-Bereich D1 und dem zweiten Dummy-Bereich D2 zu verringern. Durch Anordnen von Luftspalten in dem ersten Dummy-Bereich D1 und dem zweiten Dummy-Bereich D2 können die zuvor erwähnten Wirkungen (z.B. das Verhindern von Metallerosion) auch erhalten werden.Similar to the capacitance insensitive area A2, parasitic capacitances between metal wirings (metal wirings and dummy metal wirings) in the first dummy area D1 and the second dummy area D2 do not affect the circuit performance, and hence an air gap is not necessary to avoid the parasitic capacitance in the first To reduce dummy area D1 and the second dummy area D2. By arranging air gaps in the first dummy area D1 and the second dummy area D2, the aforementioned effects (e.g., preventing metal erosion) can also be obtained.

Wie in 10 gezeigt ist, erstrecken sich die Metallverdrahtungsstrukturen in dem kapazitätsempfindlichen Bereich A1 und die Luftspaltstrukturen ersten Typs AG1 in Y-Richtung. Die Luftspaltstrukturen ersten Typs AG1 sind zwischen den Metallverdrahtungsstrukturen angeordnet. Natürlich gibt es andere Metallverdrahtungsstrukturen und Luftspaltstrukturen ersten Typs in X-Richtung in der Halbleitervorrichtung.As in 10 1, the metal wiring patterns in the capacitance sensitive area A1 and the first-type air gap patterns AG1 extend in the Y-direction. The air gap structures first type AG1 are arranged between the metal wiring patterns. Of course, there are other metal wiring structures and first-type air gap structures in the X-direction in the semiconductor device.

Die Luftspaltstrukturen zweiten Typs AG2 haben in einer Ausführungsform eine quadratische Form. Wie in 10 gezeigt ist, sind die Luftspaltstrukturen zweiten Typs AG2 so angeordnet, dass sie zumindest eine Metallverdrahtungsstruktur oder Dummy-Metallstruktur leicht überlappen. In dem zweiten Dummy-Bereich D2 sind die Luftspaltstrukturen zweiten Typs AG2 so angeordnet, dass sie zwei benachbarte Dummy-Metallstrukturen leicht überlappen.In one embodiment, the air gap structures of the second type AG2 have a square shape. As in 10 1, the second type air gap structures AG2 are arranged to slightly overlap at least one metal wiring structure or dummy metal structure. In the second dummy region D2, the second type air gap structures AG2 are arranged so as to slightly overlap two adjacent dummy metal structures.

In dem kapazitätsempfindlichen Bereich A1 ist die Länge L6 der ersten Luftspaltstruktur entlang der Y-Richtung größer als etwa 70% der Länge L5, wobei L5 eine Überlappungslänge der benachbarten zwei Metallverdrahtungsstrukturen ist, entlang der X-Richtung betrachtet. Wie in 10 gezeigt, ist die erste Luftspaltstruktur eine durchgehende Struktur in dem überlappten Bereich, der durch L5 definiert ist. In dem kapazitätsunempfindlichen Bereich A2 ist die Länge L8 der zweiten Luftspaltstruktur entlang der Y-Richtung kleiner als etwa 20% der Länge L7, wobei L7 eine Überlappungslänge der benachbarten zwei Metallverdrahtungsstrukturen ist, entlang der X-Richtung betrachtet. Wie in 10 gezeigt, sind in einigen Ausführungsformen zwei oder mehr zweite Luftspaltstrukturen in dem überlappten Bereich angeordnet, der durch L7 definiert ist.In the capacitance sensitive area A1, the length L6 of the first air gap structure along the Y-direction is greater than about 70% of the length L5, where L5 is an overlap length of the adjacent two metal wiring structures viewed along the X-direction. As in 10 As shown, the first air gap structure is a continuous structure in the overlapped area defined by L5. In the capacitance insensitive area A2, the length L8 of the second air gap structure along the Y-direction is less than about 20% of the length L7, where L7 is an overlap length of the adjacent two metal wiring structures viewed along the X-direction. As in 10 As shown, in some embodiments, two or more second air gap structures are located in the overlapped area defined by L7.

Man beachte, dass, wie in 11 gezeigt ist, die ersten Luftspaltstrukturen in X-Richtung in eine Luftspaltstruktur vereinigt werden können. Weiter haben die Luftspalte, die in der Halbleitervorrichtung ausgebildet sind, im Wesentlichen das gleiche Abmessungsverhältnis, das oben dargelegt ist. Das heißt, dass in dem kapazitätsempfindlichen Bereich A1 die Länge des Luftspalts entlang der Richtung der längeren Seite größer als etwa 70% der Überlappungslänge (entlang der Richtung der längeren Seite) der benachbarten zwei Metallverdrahtungsstrukturen ist, entlang der X-Richtung betrachtet. In dem kapazitätsunempfindlichen Bereich A2 ist die Länge des Luftspalts entlang der gleichen Richtung wie die Richtung der längeren Seite weniger als etwa 20% der Überlappungslänge der benachbarten zwei Metallverdrahtungsstrukturen, entlang der X-Richtung betrachtet, und zwei oder mehr Luftspalte sind im überlappten Bereich angeordnet.Note that, as in 11 is shown, the first air-gap structures in the X-direction can be combined into one air-gap structure. Further, the air gaps formed in the semiconductor device have substantially the same dimensional relationship set forth above. That is, in the capacitance sensitive area A1, the length of the air gap along the longer side direction is greater than about 70% of the overlap length (along the longer side direction) of the adjacent two metal wiring patterns viewed along the X direction. In the capacitance insensitive area A2, the length of the air gap along the same direction as the longer side direction is less than about 20% of the overlap length of the adjacent two metal wiring structures viewed along the X direction, and two or more air gaps are arranged in the overlapped area.

11 zeigt ein beispielhaftes Layout, das das Anordnen von Luftspaltstrukturen zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung. 12 zeigt ein beispielhaftes Flussdiagramm, das das Anordnen von Luftspaltstrukturen zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung. Der Betriebsablauf von 12 wird durch ein computergestütztes Entwurfs-(CAD-)Werkzeug oder ein elektronisches Design-Automatisierungs-(EDA-)Werkzeug mit einem Computer durchgeführt. Ein solcher Computer umfasst einen nichtflüchtigen Speicher wie eine Festplatte, die ein CAD-Programm speichert, und der Computer führt das CAD-Programm aus, das den Verfahrensfluss von 12 ausführt. 11 FIG. 12 shows an example layout showing the placement of air gap structures, according to an embodiment of the present disclosure. 12 FIG. 12 shows an exemplary flowchart showing the placement of air gap structures, according to an embodiment of the present disclosure. The operation of 12 is performed by a computer-aided design (CAD) tool or an electronic design automation (EDA) tool with a computer. Such a computer includes a non-volatile memory such as a hard disk that stores a CAD program, and the computer executes the CAD program showing the process flow of 12 executes

Nachdem Metallverdrahtungsstrukturen und untere Durchkontaktierungsstrukturen Via1 (um die Metallverdrahtungen mit unteren Layout-Strukturen zu verbinden), und obere Durchkontaktierungsstrukturen Via2 (um die Metallverdrahtungen mit oberen Schichtstrukturen zu verbinden) angeordnet wurden, werden in S1010 erste Luftspaltstrukturen angeordnet. Um die Orte zu ermitteln, in denen die Luftspaltstrukturen ersten Typs angeordnet sind (d.h. der kapazitätsempfindliche Bereich), sucht der CAD-Computer Metallverdrahtungsstrukturen, die in dem Suchbereich angeordnet sind, z.B. S1. Dann werden Luftspaltstrukturen ersten Typs mit geeigneten Formen angeordnet.After metal wiring structures and lower via structures Via1 (to connect the metal wirings to lower layout structures) and upper via structures Via2 (to connect metal wirings to upper layer structures) have been arranged, first air gap structures are arranged in S1010. To determine the locations where the first type air gap structures are located (i.e., the capacitance sensitive region), the CAD computer searches metal wiring structures located in the search region, e.g., S1. Then, air gap structures of the first type are arranged with appropriate shapes.

In S1020 prüft der CAD-Computer eine lokale Luftspaltdichte. In diesem Vorgang findet der CAD-Computer eine Durchkontaktierung aus mehreren Durchkontaktierungen (oberen Durchkontaktierungen oder unteren Durchkontaktierungen) und bestimmt, ob ein erster Luftspalt in einem Suchbereich innerhalb eines Abstands R1 von der Durchkontaktierung enthalten ist. In einigen Ausführungsformen ist der Abstand R1 zwischen etwa 0,5 um und etwa 2 um festgelegt. In einer Ausführungsformen ist der Abstand R1 auf 1 um festgelegt.In S1020, the CAD computer checks a local air gap density. In this process, the CAD computer finds a via out of multiple vias (top vias or bottom vias) and determines whether a first air gap is included in a search range within a distance R1 from the via. In some embodiments, the distance R1 is set between about 0.5 µm and about 2 µm. In one embodiment, the distance R1 is set to 1 µm.

Wenn der CAD-Computer keine erste Luftspaltstruktur in dem Suchbereich findet, ordnet der CAD-Computer mindestens eine zweite Luftspaltstruktur so an, dass sie Verdrahtungsstrukturen teilweise überlappt, die in dem Suchbereich liegen (S1030). In einigen Ausführungsformen sind mindestens zwei zweite Luftspaltstrukturen angeordnet. Dann sucht der CAD-Computer eine nächste Durchkontaktierung und führt S1020 und S1030 aus. Nachdem alle Durchkontaktierungen geprüft wurden, kann zusätzliche Abstimmung durchgeführt werden (S1040). Nachfolgend gibt der CAD-Computer Fotomaskenentwurfsdaten in einem binären Format aus (S1050). Die Fotomaskenentwurfsdaten umfassen Daten für die ersten Luftspaltstrukturen und die zweiten Luftspaltstrukturen. Das binäre Format kann das GDSII-Standard-Format sein.When the CAD computer does not find a first air gap pattern in the search range, the CAD computer arranges at least a second air gap pattern so as to partially overlap wiring patterns that are in the search range (S1030). In some embodiments, at least two second air gap structures are arranged. Then the CAD computer searches a next via and executes S1020 and S1030. After all vias have been checked, additional tuning can be performed (S1040). Subsequently, the CAD computer outputs photomask design data in a binary format (S1050). The photomask design data includes data for the first air gap patterns and the second air gap patterns. The binary format can be the GDSII standard format.

Die verschiedenen hier beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. Zum Beispiel ist es in der vorliegenden Offenbarung durch das Anordnen von Luftspalten in den kapazitätsunempfindlichen Bereichen (und Dummy-Bereichen) möglich, die Feuchtigkeitskontamination in der ersten ILD-Schicht aus einem Nassreinigungsvorgang freizusetzen, wodurch die Erosion der Metallverdrahtungen unterdrückt wird. So ist es möglich, die Zuverlässigkeit der Vorrichtung zu verbessern.The various embodiments or examples described herein offer several advantages over the prior art. For example, in the present disclosure it is through Placing air gaps in the capacitance insensitive areas (and dummy areas) makes it possible to release the moisture contamination in the first ILD layer from a wet cleaning process, thereby suppressing the erosion of the metal wirings. Thus, it is possible to improve the reliability of the device.

Es versteht sich, dass nicht alle Vorteile notwendigerweise hier beschrieben wurden; kein bestimmter Vorteil ist bei allen Ausführungsformen oder Beispielen erforderlich und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.It should be understood that not all advantages have necessarily been described here; no particular benefit is required in all embodiments or examples, and other embodiments or examples may provide other benefits.

In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste dielektrische Zwischenschicht über einem Substrat ausgebildet. Erste Vertiefungen werden in der ersten dielektrischen Zwischenschicht ausgebildet. Metallverdrahtungen werden in den ersten Vertiefungen ausgebildet. Eine Maskenschicht wird über den Metallverdrahtungen und der ersten dielektrischen Zwischenschicht ausgebildet. Eine erste Öffnung und eine zweite Öffnung werden ausgebildet, indem die Maskenschicht strukturiert wird. Ein erster Graben, der zu der ersten Öffnung gehört, und ein zweiter Graben, der zu der zweiten Öffnung gehört, werden ausgebildet, indem die erste dielektrische Zwischenschicht geätzt wird. Eine zweite dielektrische Zwischenschicht wird so ausgebildet, dass ein erster Luftspalt in dem ersten Graben und ein zweiter Luftspalt in dem zweiten Graben ausgebildet wird. Die Metallverdrahtungen werden mit einem ersten Abstand oder einen zweiten Abstand zwischen den Metallverdrahtungen angeordnet, wobei der zweite Abstand eine größere Länge als der erste Abstand hat. Keine zwei benachbarten Metallverdrahtungen sind mit einem Abstand angeordnet, der kleiner als der erste Abstand ist. Der erste Luftspalt wird in einem ersten Bereich angeordnet, der zwischen zwei benachbarten Metallverdrahtungen angeordnet ist, die mit dem ersten Abstand angeordnet sind. Der zweite Luftspalt wird in einem zweiten Bereich angeordnet, der zwischen zwei benachbarten Metallverdrahtungen angeordnet ist, die mit dem zweiten Abstand angeordnet sind.In accordance with another aspect of the present disclosure, in a method of manufacturing a semiconductor device, a first interlayer dielectric layer is formed over a substrate. First recesses are formed in the first interlayer dielectric. Metal wirings are formed in the first recesses. A mask layer is formed over the metal interconnects and the first interlayer dielectric. A first opening and a second opening are formed by patterning the mask layer. A first trench associated with the first opening and a second trench associated with the second opening are formed by etching the first interlayer dielectric. A second interlayer dielectric is formed such that a first air gap is formed in the first trench and a second air gap is formed in the second trench. The metal wires are arranged with a first space or a second space between the metal wires, the second space having a longer length than the first space. No two adjacent metal wirings are arranged at a pitch smaller than the first pitch. The first air gap is arranged in a first area which is arranged between two adjacent metal wirings which are arranged at the first distance. The second air gap is arranged in a second area which is arranged between two adjacent metal wirings which are arranged at the second pitch.

In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine erste dielektrische Zwischenschicht, die über einem Substrat angeordnet ist, Metallverdrahtungen, eine zweite dielektrische Zwischenschicht, die über der ersten dielektrischen Zwischenschicht und den Metallverdrahtungen angeordnet ist, einen ersten Luftspalt und einen zweiten Luftspalt. Die Metallverdrahtungen sind in der ersten dielektrischen Zwischenschicht eingebettet und in einem ersten Abstand oder einem zweiten Abstand zwischen den Metallverdrahtungen angeordnet. Der zweite Abstand hat eine größere Länge als der erste Abstand. Der erste Luftspalt wird durch die zweite dielektrische Zwischenschicht gebildet und in einem ersten Bereich ausgebildet, der zwischen zwei benachbarten Metallverdrahtungen angeordnet ist, die mit dem ersten Abstand angeordnet sind. Der zweite Luftspalt wird durch die zweite dielektrische Zwischenschicht gebildet und in einem zweiten Bereich ausgebildet, der zwischen zwei benachbarten Metallverdrahtungen angeordnet ist, die mit dem zweiten Abstand zwischen diesen angeordnet sind. Keine zwei benachbarten Metallverdrahtungen sind mit einem Abstand angeordnet, der kleiner als der erste Abstand ist.In accordance with another aspect of the present disclosure, a semiconductor device includes a first interlayer dielectric disposed over a substrate, metal interconnects, a second interlayer dielectric disposed over the first interlayer dielectric and the metal interconnects, a first air gap, and a second air gap . The metal wirings are embedded in the first interlayer dielectric and arranged at a first pitch or a second pitch between the metal wirings. The second distance has a greater length than the first distance. The first air gap is formed by the second interlayer dielectric layer and is formed in a first region located between two adjacent metal wirings spaced at the first spacing. The second air gap is formed by the second interlayer dielectric layer and is formed in a second region sandwiched between two adjacent metal wirings sandwiched with the second spacing therebetween. No two adjacent metal wirings are arranged at a pitch smaller than the first pitch.

In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung sind in einem Verfahren zum Entwerfen einer Layout-Struktur einer Halbleitervorrichtung unter Verwendung eines Computers erste Luftspaltstrukturen über ersten Verdrahtungsstrukturen angeordnet. Eine Durchkontaktierung aus mehreren Durchkontaktierungen wird gesucht. Jede der mehreren Durchkontaktierungen überlappt mindestens eine der ersten Verdrahtungsstrukturen. Es wird bestimmt, ob erste Luftspaltstrukturen in einem Suchbereich innerhalb eines Suchabstands von der Durchkontaktierung enthalten sind. Wenn keine erste Luftspaltstruktur in dem Suchbereich enthalten ist, wird mindestens eine zweite Luftspaltstruktur so angeordnet, dass sie eine erste Luftspaltstruktur teilweise überlappt, die in dem Suchbereich liegt. Fotomaskenentwurfsdaten in einem Binärformat für die ersten Luftspaltstrukturen und die zweiten Luftspaltstrukturen werden ausgegeben.In accordance with another aspect of the present disclosure, in a method for designing a layout structure of a semiconductor device using a computer, first air gap structures are arranged over first wiring structures. A via from several vias is searched. Each of the plurality of vias overlaps at least one of the first wiring patterns. It is determined whether first air gap structures are included in a search area within a search distance from the via. If no first air-gap structure is included in the search area, at least one second air-gap structure is arranged to partially overlap a first air-gap structure that is in the search area. Photomask design data in a binary format for the first air-gap patterns and the second air-gap patterns are output.

Claims (15)

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer ersten dielektrischen Zwischenschicht über einem Substrat; Ausbilden erster Vertiefungen in der ersten dielektrischen Zwischenschicht; Ausbilden von Metallverdrahtungen (20, 22, 24, 25) in den ersten Vertiefungen (15), wobei die Metallverdrahtungen (20, 22, 24, 25) sich in einer ersten Richtung erstrecken; Ausbilden einer Maskenschicht über den Metallverdrahtungen (20, 22, 24, 25) und der ersten dielektrischen Zwischenschicht; Ausbilden einer ersten Öffnung (30) und einer zweiten Öffnung (35), indem die Maskenschicht strukturiert wird, wobei die erste Öffnung (30) in der Draufsicht mindestens zwei Metallverdrahtungen (20, 22, 24, 25) überlappt und die zweite Öffnung (35) in der Draufsicht mindestens eine Dummy-Metallverdrahtung überlappt, und wobei eine Länge der ersten Öffnung (30) entlang der ersten Richtung größer als eine Länge der zweiten Öffnung (35) entlang der ersten Richtung ist; Ausbilden eines ersten Grabens, der zu der ersten Öffnung (30) gehört, und eines zweiten Grabens, der zu der zweiten Öffnung (35) gehört, indem die erste dielektrische Zwischenschicht geätzt wird; und Ausbilden einer zweiten dielektrischen Zwischenschicht so, dass ein erster Luftspalt in dem ersten Graben und ein zweiter Luftspalt in dem zweiten Graben ausgebildet werden, wobei: die Metallverdrahtungen (20, 22, 24, 25) mit einem ersten Abstand oder einem zweiten Abstand zwischen den Metallverdrahtungen (20, 22, 24, 25) angeordnet sind, wobei der zweite Abstand eine größere Länge als der erste Abstand hat, keine zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) mit einem Abstand angeordnet sind, der kleiner als der erste Abstand ist, der erste Luftspalt in einem ersten, kapazitätsempfindlichen Bereich angeordnet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit dem ersten Abstand angeordnet sind, und der zweite Luftspalt in einem zweiten, kapazitätsunempfindlichen Bereich angeordnet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit dem zweiten Abstand angeordnet sind. A method of manufacturing a semiconductor device, comprising: forming a first interlayer dielectric layer over a substrate; forming first recesses in the first interlayer dielectric; forming metal wires (20, 22, 24, 25) in the first cavities (15), the metal wires (20, 22, 24, 25) extending in a first direction; forming a mask layer over the metal wirings (20, 22, 24, 25) and the first interlayer dielectric; Forming a first opening (30) and a second opening (35) by patterning the mask layer, the first opening (30) overlapping at least two metal wirings (20, 22, 24, 25) in plan view and the second opening (35 ) overlaps at least one dummy metal wiring in plan view, and wherein a length of the first opening (30) along the first direction is greater than a length of the second opening (35) along the first direction; forming a first trench associated with the first opening (30) and a second trench associated with the second opening (35) by etching the first interlayer dielectric; and forming a second interlayer dielectric such that a first air gap is formed in the first trench and a second air gap is formed in the second trench, wherein: the metal wirings (20, 22, 24, 25) have a first spacing or a second spacing between the metal wirings (20, 22, 24, 25) are arranged with the second pitch having a longer length than the first pitch, no two adjacent metal wirings (20, 22, 24, 25) are arranged with a pitch smaller than the first spacing, the first air gap is located in a first, capacitance-sensitive area located between two adjacent metal wires (20, 22, 24, 25) spaced at the first spacing, and the second air-gap is located in a second, capacitance-insensitive area which is arranged between two adjacent metal wirings (20, 22, 24, 25) arranged at the second pitch. Verfahren nach Anspruch 1, wobei: die erste Öffnung (30) in der Draufsicht mindestens zwei Metallverdrahtungen (20, 22, 24, 25) überlappt und die zweite Öffnung (35) in der Draufsicht nur eine Metallverdrahtung (20, 22, 24, 25) überlappt.procedure after claim 1 wherein: the first opening (30) overlaps at least two metal wirings (20, 22, 24, 25) in plan view and the second opening (35) overlaps only one metal wiring (20, 22, 24, 25) in plan view. Verfahren nach Anspruch 1 oder 2, wobei mindestens eine der zwei benachbarten Metallverdrahtungen des zweiten, kapazitätsunempfindlichen Bereichs eine Dummy-Metallverdrahtung ist.procedure after claim 1 or 2 , wherein at least one of the two adjacent metal wirings of the second capacitance insensitive region is a dummy metal wiring. Verfahren nach Anspruch 1, wobei die erste Öffnung (30) in der Draufsicht mehr als zwei Metallverdrahtungen (20, 22, 24, 25) überlappt.procedure after claim 1 wherein the first opening (30) overlaps more than two metal wirings (20, 22, 24, 25) in plan view. Verfahren nach Anspruch 1 oder 4, wobei die zweite Öffnung (35) in der Draufsicht die Dummy-Metallverdrahtung und eine benachbarte Dummy-Metallverdrahtung überlappt.procedure after claim 1 or 4 wherein the second opening (35) overlaps the dummy metal wiring and an adjacent dummy metal wiring in plan view. Verfahren nach einem der vorhergehenden Ansprüche, wobei: der erste Luftspalt in der Draufsicht eine Länge der längeren Seite entlang einer ersten Richtung und eine Breite der kürzeren Seite entlang einer zweiten Richtung senkrecht zur ersten Richtung hat, der zweite Luftspalt in der Draufsicht eine Länge der ersten Seite entlang der ersten Richtung und eine Länge der zweiten Seite entlang der zweiten Richtung hat und ein Verhältnis der Länge der längeren Seite zu der Breite der kürzeren Seite des ersten Luftspalts größer als ein Verhältnis der Länge der ersten Seite und der Länge der zweiten Seite des zweiten Luftspalts ist.A method according to any one of the preceding claims, wherein: the first air gap has a longer side length along a first direction and a shorter side width along a second direction perpendicular to the first direction in plan view, the second air gap has a first side length along the first direction and a second side length along the second direction in plan view, and a ratio of the length of the longer side to the width of the shorter side of the first air gap is larger than a ratio of the length of the first side and the length of the second side of the second air gap. Verfahren nach einem der vorhergehenden Ansprüche, wobei: das Verhältnis der Länge der längeren Seite zu der Breite der kürzeren Seite des ersten Luftspalts größer als 5 ist und das Verhältnis der Länge der ersten Seite und der Breite der zweiten Seite des zweiten Luftspalts 0,5 bis 2 beträgt.A method according to any one of the preceding claims, wherein: the ratio of the length of the longer side to the width of the shorter side of the first air gap is greater than 5 and the ratio of the length of the first side and the width of the second side of the second air gap is 0.5 to 2. Halbleitervorrichtung, umfassend: eine erste dielektrische Zwischenschicht, die über einem Substrat angeordnet ist; Metallverdrahtungen (20, 22, 24, 25), die in der ersten dielektrischen Zwischenschicht angeordnet sind, wobei die Metallverdrahtungen (20, 22, 24, 25) mit einem ersten Abstand oder einem zweiten Abstand zwischen den Metallverdrahtungen (20, 22, 24, 25) angeordnet sind, wobei der zweite Abstand eine größere Länge als der erste Abstand hat, und wobei die Metallverdrahtungen (20, 22, 24, 25) sich in einer ersten Richtung erstrecken; eine zweite dielektrische Zwischenschicht, die über der ersten dielektrischen Zwischenschicht und den Metallverdrahtungen (20, 22, 24, 25) angeordnet ist; einen ersten Luftspalt, der durch die zweite dielektrische Zwischenschicht gebildet ist und in einem ersten, kapazitätsempfindlichen Bereich ausgebildet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit dem ersten Abstand angeordnet sind; und einen zweiten Luftspalt, der durch die zweite dielektrische Zwischenschicht gebildet ist und in einem zweiten, kapazitätsunempfindlichen Bereich ausgebildet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit einem Abstand angeordnet sind, der größer als der erste Abstand zwischen diesen ist, wobei keine zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) mit einem Abstand angeordnet sind, der kleiner als der erste Abstand ist, und wobei mindestens eine der zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) des zweiten, kapazitätsunempfindlichen Bereichs eine Dummy-Metallverdrahtung ist, und wobei eine Länge des ersten Luftspalts entlang der ersten Richtung größer als eine Länge des zweiten Luftspalts entlang der ersten Richtung ist.A semiconductor device comprising: a first interlayer dielectric layer disposed over a substrate; metal wirings (20, 22, 24, 25) arranged in said first interlayer dielectric, said metal wirings (20, 22, 24, 25) having a first spacing or a second spacing between said metal wirings (20, 22, 24, 25) are arranged with the second space having a greater length than the first space and the metal wirings (20, 22, 24, 25) extending in a first direction; a second interlayer dielectric layer disposed over the first interlayer dielectric layer and the metal wirings (20, 22, 24, 25); a first air gap defined by the second interlayer dielectric layer and formed in a first capacitance sensitive region located between two adjacent metal wirings (20, 22, 24, 25) spaced at the first spacing; and a second air gap defined by the second interlevel dielectric layer and formed in a second capacitance insensitive region located between two adjacent metal wirings (20, 22, 24, 25) spaced at a distance greater than that the first distance between them is no two adjacent metal wirings (20, 22, 24, 25) are arranged with a distance smaller than the first distance, and wherein at least one of the two adjacent metal wirings (20, 22, 24, 25) of the second capacitance insensitive region is a dummy metal wiring, and wherein a length of the first air gap along the first direction is greater than a length of the second air gap along the first direction . Halbleitervorrichtung nach Anspruch 8, die weiter umfasst: einen dritten Luftspalt, der durch die zweite dielektrische Zwischenschicht gebildet ist und in einem dritten Bereich ausgebildet ist, der zwischen zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) angeordnet ist, die mit dem ersten Abstand zwischen diesen angeordnet sind, wobei eine der zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) in dem zweiten Bereich eine der zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) in dem dritten Bereich ist.semiconductor device claim 8 further comprising: a third air gap defined by the second interlevel dielectric layer and formed in a third region defined between two adjacent metal wirings (20, 22, 24, 25) arranged with the first spacing therebetween, one of the two adjacent metal wirings (20, 22, 24, 25) in the second region being one of the two adjacent metal wirings (20 , 22, 24, 25) in the third region. Halbleitervorrichtung nach einem der Ansprüche 8 oder 9, wobei: der erste Luftspalt in der Draufsicht eine Länge der längeren Seite entlang einer ersten Richtung und eine Breite der kürzeren Seite entlang einer zweiten Richtung senkrecht zur ersten Richtung hat, der zweite Luftspalt in der Draufsicht eine Länge der ersten Seite entlang der ersten Richtung und eine Länge der zweiten Seite entlang der zweiten Richtung hat und ein Verhältnis der Länge der längeren Seite zu der Breite der kürzeren Seite des ersten Luftspalts größer als ein Verhältnis der Länge der ersten Seite zu der Länge der zweiten Seite des zweiten Luftspalts ist.Semiconductor device according to one of Claims 8 or 9 , wherein: the first air gap in plan view has a longer side length along a first direction and a shorter side width along a second direction perpendicular to the first direction, the second air gap in plan view has a first side length along the first direction and has a second side length along the second direction and a ratio of the longer side length to the shorter side width of the first air gap is greater than a ratio of the first side length to the second side length of the second air gap. Halbleitervorrichtung nach Anspruch 10, wobei: das Verhältnis der Länge der längeren Seite zu der Breite der kürzeren Seite des ersten Luftspalts größer als 5 ist und das Verhältnis der Länge der ersten Seite und der Breite der zweiten Seite des zweiten Luftspalts 0,5 bis 2 beträgt.semiconductor device claim 10 , where: the ratio of the length of the longer side to the width of the shorter side of the first air gap is greater than 5, and the ratio of the length of the first side and the width of the second side of the second air gap is 0.5 to 2. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, die weiter eine dritte Isolierschicht umfasst, die teilweise zwischen den Metallverdrahtungen (20, 22, 24, 25) und der zweiten dielektrischen Zwischenschicht angeordnet ist.Semiconductor device according to one of Claims 8 until 11 further comprising a third insulating layer partially interposed between said metal wirings (20, 22, 24, 25) and said second interlayer dielectric. Halbleitervorrichtung nach Anspruch 12, wobei: der erste Luftspalt zumindest teilweise in einer ersten Vertiefung (15) angeordnet ist, die durch die erste dielektrische Zwischenschicht gebildet ist, der zweite Luftspalt zumindest teilweise in einer zweiten Vertiefung (25A-C) angeordnet ist, die durch die erste dielektrische Zwischenschicht gebildet ist, ein oberer Abschnitt der Öffnung der ersten Vertiefung (15) durch zwei benachbarte Metallverdrahtungen (20, 22, 24, 25) definiert ist und ein oberer Abschnitt der Öffnung der zweiten Vertiefung (25A-C) durch eine der zwei benachbarten Metallverdrahtungen (20, 22, 24, 25) und die dritte Isolierschicht definiert ist.semiconductor device claim 12 wherein: the first air gap is at least partially located in a first recess (15) formed by the first dielectric interlayer, the second air gap is at least partially located in a second recess (25A-C) formed by the first dielectric interlayer is formed, an upper portion of the opening of the first cavity (15) is defined by two adjacent metal wirings (20, 22, 24, 25) and an upper portion of the opening of the second cavity (25A-C) is defined by one of the two adjacent metal wirings ( 20, 22, 24, 25) and the third insulating layer is defined. Halbleitervorrichtung nach Anspruch 12, wobei: der zweite Luftspalt zumindest teilweise in einer zweiten Vertiefung (25A-C) angeordnet ist, die von der ersten dielektrischen Zwischenschicht gebildet ist, und ein oberer Abschnitt der Öffnung der zweiten Vertiefung (25A-C) durch die dritte Isolierschicht definiert ist.semiconductor device claim 12 wherein: the second air gap is at least partially disposed in a second cavity (25A-C) formed by the first interlayer dielectric, and an upper portion of the opening of the second cavity (25A-C) is defined by the third insulating layer. Halbleitervorrichtung nach Anspruch 12, die weiter eine Durchkontaktierung umfasst, die mit einer der Metallverdrahtungen (20, 22, 24, 25) verbunden ist, wobei in der Draufsicht mindestens zwei zweite Luftspalte in einem Bereich innerhalb eines Abstands von der Durchkontaktierung angeordnet sind, während der erste Luftspalt nicht in dem Bereich angeordnet ist.semiconductor device claim 12 further comprising a via connected to one of the metal wirings (20, 22, 24, 25), wherein in plan view at least two second air gaps are located in a region within a distance from the via, while the first air gap is not in the area is arranged.
DE102016116084.9A 2015-12-30 2016-08-30 Semiconductor structure and manufacturing process Active DE102016116084B4 (en)

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