DE102016110588B4 - Semiconductor component with isolation trench and a buried lateral isolating solid-state structure and a method for its production - Google Patents

Semiconductor component with isolation trench and a buried lateral isolating solid-state structure and a method for its production Download PDF

Info

Publication number
DE102016110588B4
DE102016110588B4 DE102016110588.0A DE102016110588A DE102016110588B4 DE 102016110588 B4 DE102016110588 B4 DE 102016110588B4 DE 102016110588 A DE102016110588 A DE 102016110588A DE 102016110588 B4 DE102016110588 B4 DE 102016110588B4
Authority
DE
Germany
Prior art keywords
semiconductor substrate
semiconductor
state structure
lateral
buried
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016110588.0A
Other languages
German (de)
Other versions
DE102016110588A1 (en
Inventor
Andreas Meiser
Till Schlösser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102016110588.0A priority Critical patent/DE102016110588B4/en
Publication of DE102016110588A1 publication Critical patent/DE102016110588A1/en
Application granted granted Critical
Publication of DE102016110588B4 publication Critical patent/DE102016110588B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7317—Bipolar thin film transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Abstract

Ein Halbleiterbauelement (100, 200, 300, 400), umfassend:ein Halbleitersubstrat (102), wobei das Halbleitersubstrat (102) einen ersten Teil (110) und einen zweiten Teil (130) umfasst, die sich von einer Vorderseitenoberfläche (104) zu einer Rückseitenoberfläche (106) des Halbleitersubstrats (102) erstrecken, wobei sich eine vergrabene laterale isolierende Festkörperstruktur (112) in dem ersten Teil (110) des Halbleitersubstrats (102) befindet; undeinen Isoliergraben (140), der sich vertikal von der Vorderseitenoberfläche (104) zu der vergrabenen lateralen isolierenden Festkörperstruktur (112) erstreckt, wobei sich zumindest ein Teil des Isoliergrabens (140) lateral zwischen dem ersten Teil (110) des Halbleitersubstrats (102) und dem zweiten Teil (130) des Halbleitersubstrats (102) befindet,wobei der zweite Teil (130) des Halbleitersubstrats (102) nur Halbleitermaterial umfasst,wobei ein elektrisches Element an dem ersten Teil (110) des Halbleitersubstrats (102) implementiert ist, wobei das elektrische Element des ersten Teils (110) des Halbleitersubstrats (102) eine Durchbruchspannung höher als 10 V aufweist.A semiconductor device (100, 200, 300, 400) comprising: a semiconductor substrate (102), wherein the semiconductor substrate (102) comprises a first part (110) and a second part (130) that extend from a front surface (104) a rear surface (106) of the semiconductor substrate (102) extending, wherein a buried lateral insulating solid-state structure (112) is located in the first part (110) of the semiconductor substrate (102); andan isolation trench (140) extending vertically from the front surface (104) to the buried lateral insulating solid-state structure (112), wherein at least a portion of the isolation trench (140) extends laterally between the first portion (110) of the semiconductor substrate (102) and the second part (130) of the semiconductor substrate (102) is located, wherein the second part (130) of the semiconductor substrate (102) comprises only semiconductor material, wherein an electrical element is implemented on the first part (110) of the semiconductor substrate (102), wherein the electrical element of the first part (110) of the semiconductor substrate (102) has a breakdown voltage higher than 10 V.

Description

Technisches GebietTechnical area

Ausführungsbeispiele beziehen sich auf Konzepte für Isolierstrukturen in Halbleiterbauelementen und insbesondere auf Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen.Embodiments relate to concepts for isolation structures in semiconductor components and in particular to semiconductor components and methods for forming semiconductor components.

Hintergrundbackground

Isolierstrukturen innerhalb von Halbleiterbauelementen sind für eine Vielzahl von Anwendungen erwünscht. Zum Beispiel ist das Bereitstellen einer ausreichenden Isolation zwischen benachbarten Schaltungselementen innerhalb eines Halbleiterbauelements eine schwierige Aufgabe. Verbesserungen der Isolation gehen oft zulasten anderer Aspekte, z. B. Chip-Bereich oder Materialkosten.Isolation structures within semiconductor components are desirable for a variety of applications. For example, providing sufficient isolation between adjacent circuit elements within a semiconductor device is a difficult task. Improvements in insulation often come at the expense of other aspects, e.g. B. Chip area or material costs.

Die Druckschrift US 2014 / 0 015 052 A1 beschreibt einen SOI-IC mit einem Thyristor zum ESD-Schutz und Druckschrift US 2007 / 0 296 036 A1 offenbart ein SOI-Bauteil mit Kontaktgräben, die während des epitakischen Wachstums geformt sind. Die Druckschrift US 2007 / 0 096 148 A1 beschreibt eine eingebettete Spannungsschicht in dünnen SOI-Transistoren und Druckschrift US 2016 / 0 118 499 A1 offenbart vollständig verarmte Bauteile. Die Druckschrift US 2012 / 0 267 724 A1 beschreibt MOS-Halbleiterbauelemente und Druckschrift US 2016 / 0 163 583 A1 offenbart ein Isolationskonzept für ein Hochvoltbauteil. Ferner offenbart die Druckschrift US 2014 / 0 319 648 A1 einen IC auf SOI mit einem Transistor zum ESD-Schutz.The pamphlet US 2014/0 015 052 A1 describes an SOI-IC with a thyristor for ESD protection and pamphlet US 2007/0 296 036 A1 discloses an SOI device with contact trenches formed during epitaxial growth. The pamphlet US 2007/0 096 148 A1 describes an embedded stress layer in thin SOI transistors and reference US 2016/0 118 499 A1 discloses completely depleted components. The pamphlet US 2012/0 267 724 A1 describes MOS semiconductor components and document US 2016/0 163 583 A1 discloses an insulation concept for a high-voltage component. The document also discloses US 2014/0 319 648 A1 an IC on SOI with a transistor for ESD protection.

ZusammenfassungSummary

Es besteht ein Bedarf zum Bereitstellen eines verbesserten Konzeptes für Isolierstrukturen in Halbleiterbauelementen, die einen höheren Freiheitsgrad beim Entwerfen von Halbleiterbauelementen bereitstellen können und/oder Kosten reduzieren können.There is a need to provide an improved concept for isolation structures in semiconductor components that can provide a greater degree of freedom in the design of semiconductor components and / or can reduce costs.

Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt werden.Such a need can be met by the subject matter of the claims.

Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das ein Halbleitersubstrat umfasst. Das Halbleitersubstrat umfasst einen ersten Teil und einen zweiten Teil, die sich von einer Vorderseitenoberfläche zu einer Rückseitenoberfläche des Halbleitersubstrats erstrecken. Eine vergrabene laterale isolierende Festkörperstruktur befindet sich in dem ersten Teil des Halbleitersubstrats. Ferner umfasst das Halbleitersubstrat einen Isoliergraben. Der Isoliergraben erstreckt sich vertikal von der Vorderseitenoberfläche zu der vergrabenen lateralen isolierenden Festkörperstruktur. Zumindest ein Teil des Isoliergrabens befindet sich lateral zwischen dem ersten Teil des Halbleitersubstrats und dem zweiten Teil des Halbleitersubstrats. Der zweite Teil des Halbleitersubstrats umfasst nur Halbleitermaterial.Some embodiments relate to a semiconductor device that includes a semiconductor substrate. The semiconductor substrate includes a first part and a second part that extend from a front surface to a rear surface of the semiconductor substrate. A buried lateral insulating solid-state structure is located in the first part of the semiconductor substrate. The semiconductor substrate further comprises an insulating trench. The isolation trench extends vertically from the front surface to the buried lateral solid-state insulating structure. At least a part of the isolation trench is located laterally between the first part of the semiconductor substrate and the second part of the semiconductor substrate. The second part of the semiconductor substrate comprises only semiconductor material.

Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das ein Halbleitersubstrat umfasst. Eine vergrabene laterale isolierende Festkörperschicht befindet sich innerhalb des Halbleitersubstrats. Die vergrabene laterale isolierende Festkörperschicht erstreckt sich lateral über weniger als 80 % eines lateralen Gesamtbereichs des Halbleitersubstrats. Ferner umfasst das Halbleiterbauelement einen Isoliergraben. Der Isoliergraben erstreckt sich vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu der vergrabenen lateralen isolierenden Festkörperschicht. Ferner umgibt der Isoliergraben die vergrabene laterale isolierende Festkörperschicht lateral.Some embodiments relate to a semiconductor device that includes a semiconductor substrate. A buried lateral insulating solid-state layer is located within the semiconductor substrate. The buried lateral insulating solid-body layer extends laterally over less than 80% of a total lateral area of the semiconductor substrate. The semiconductor component further comprises an insulating trench. The isolation trench extends vertically from a front surface of the semiconductor substrate to the buried lateral solid-state insulating layer. Furthermore, the isolation trench laterally surrounds the buried lateral insulating solid-body layer.

Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Bilden einer dielektrischen Isolierschicht auf einer ersten Halbleiterschicht. Ferner umfasst das Verfahren ein Strukturieren der dielektrischen Isolierschicht, um zumindest eine laterale isolierende Festkörperstruktur zu bilden. Das Verfahren umfasst auch ein Bilden von Halbleitermaterial auf der ersten Halbleiterschicht und auf der zumindest einen lateralen isolierenden Festkörperstruktur. Das Bilden des Halbleitermaterials wird ausgeführt, um ein Halbleitersubstrat des Halbleiterbauelements mit zumindest einer vergrabenen lateralen isolierenden Festkörperstruktur zu erhalten, die sich innerhalb des Halbleitersubstrats befindet. Ferner umfasst das Verfahren ein Bilden eines Isoliergrabens. Der Isoliergraben erstreckt sich vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu der vergrabenen lateralen isolierenden Festkörperstruktur.Some embodiments relate to a method of forming a semiconductor device. The method includes forming a dielectric insulating layer on a first semiconductor layer. The method further comprises patterning the dielectric insulating layer in order to form at least one lateral insulating solid-state structure. The method also includes forming semiconductor material on the first semiconductor layer and on the at least one lateral insulating solid-state structure. The formation of the semiconductor material is carried out in order to obtain a semiconductor substrate of the semiconductor component with at least one buried lateral insulating solid-state structure which is located within the semiconductor substrate. The method further comprises forming an isolation trench. The isolation trench extends vertically from a front surface of the semiconductor substrate to the buried lateral solid-state insulating structure.

FigurenlisteFigure list

Einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren werden nachfolgend nur beispielhaft und unter Bezugnahme auf die beiliegenden Figuren beschrieben, in denen

  • 1 einen schematischen Querschnitt eines Halbleiterbauelements zeigt;
  • 2 einen schematischen Querschnitt eines anderen Halbleiterbauelements zeigt;
  • 3a eine schematische Draufsicht einer Diode zeigt;
  • 3b einen schematischen Querschnitt der Diode durch die Anodenregion der in 3a gezeigten Diode zeigt;
  • 3c einen schematischen Querschnitt der Diode durch die Kathodenregion der in 3a gezeigten Diode zeigt;
  • 4 einen schematischen Querschnitt eines anderen Halbleiterbauelements zeigt;
  • 5a eine schematische Schaltung zeigt, die in einem Controller-Area-Network-Sendeempfänger enthalten ist;
  • 5b eine andere schematische Schaltung zeigt, die in einem Controller-Area-Network-Sendeempfänger enthalten ist;
  • 6 einen schematischen Querschnitt eines noch anderen Halbleiterbauelements zeigt;
  • 7 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt;
  • 8a eine schematische Darstellung einer Ionen-Implantation in ein Halbleitersubstrat zeigt;
  • 8b eine schematische Darstellung eines Ausheilens des Halbleitersubstrats und eines Bildens einer dielektrischen Isolierschicht auf einer Halbleiterschicht zeigt;
  • 8c eine schematische Darstellung eines Strukturierens der dielektrischen Isolierschicht zeigt;
  • 8d eine schematische Darstellung eines Bildens von Halbleitermaterial zeigt;
  • 8e eine schematische Darstellung eines Bildens von mehr Halbleitermaterial und des Strukturierens einer Hartmaske zeigt;
  • 8f eine schematische Darstellung eines Bildens einer Isoliergrabenöffnung zeigt;
  • 8g eine schematische Darstellung eines Bildes einer Isolierbeschichtung auf den Wänden und Boden der Isoliergrabenöffnung zeigt; und
  • 8h eine schematische Darstellung eines Ätzens des Bodens der beschichteten Isoliergrabenöffnung und eines Befüllens der Isoliergrabenöffnung mit leitfähigem Material zeigt.
Some exemplary embodiments of devices and / or methods are described below only by way of example and with reference to the accompanying figures, in which
  • 1 Figure 3 shows a schematic cross section of a semiconductor device;
  • 2 Figure 3 shows a schematic cross section of another semiconductor device;
  • 3a Figure 3 shows a schematic plan view of a diode;
  • 3b a schematic cross section of the diode through the anode region of the in 3a shown diode;
  • 3c a schematic cross section of the diode through the cathode region of the in 3a shown diode;
  • 4th Figure 3 shows a schematic cross section of another semiconductor device;
  • 5a Figure 12 shows a schematic circuit included in a controller area network transceiver;
  • 5b Figure 8 shows another schematic circuit included in a controller area network transceiver;
  • 6 Figure 3 shows a schematic cross section of yet another semiconductor device;
  • 7th Figure 12 shows a flow diagram of a method of forming a semiconductor device;
  • 8a shows a schematic representation of ion implantation in a semiconductor substrate;
  • 8b Figure 12 shows a schematic illustration of annealing the semiconductor substrate and forming a dielectric insulating layer on a semiconductor layer;
  • 8c shows a schematic illustration of a patterning of the dielectric insulating layer;
  • 8d Figure 12 shows a schematic representation of forming semiconductor material;
  • 8e Figure 12 shows a schematic illustration of forming more semiconductor material and patterning a hard mask;
  • 8f Figure 12 shows a schematic illustration of forming an isolation trench opening;
  • 8g Figure 12 shows a schematic representation of an image of an insulating coating on the walls and bottom of the isolation trench opening; and
  • 8h shows a schematic illustration of etching the bottom of the coated insulating trench opening and filling the insulating trench opening with conductive material.

Detaillierte BeschreibungDetailed description

Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Bereichen zur Verdeutlichung übertrieben sein.Various embodiments will now be described more fully with reference to the accompanying drawings, in which some embodiments are shown. In the figures, the strengths of lines, layers and / or areas can be exaggerated for clarity.

Während sich Ausführungsbeispiele für verschiedene Modifikationen und alternative Formen eignen, werden dementsprechend Ausführungsbeispiele derselben in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz die Ausführungsbeispiele alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Elemente.While exemplary embodiments are suitable for various modifications and alternative forms, exemplary embodiments thereof are accordingly shown by way of example in the figures and are described in detail here. It should be understood, however, that it is not intended to limit exemplary embodiments to the particular forms disclosed, but, on the contrary, are intended to cover all modifications, equivalents, and alternatives falling within the scope of the disclosure. Throughout the description of the figures, the same reference symbols refer to the same or similar elements.

Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt“ mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Ausdrücke sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen“ gegenüber „direkt zwischen“, „benachbart“ gegenüber „direkt benachbart“ usw.).It will be understood that when an element is referred to as being "connected" or "coupled" to another element, it may be directly connected or coupled to the other element, or intermediate elements may be present. In contrast, when an element is referred to as being “directly” connected or “coupled” to another element, there are no intermediate elements. Other terms used to describe the relationship between elements should be construed in the same way (e.g., “between” versus “directly between”, “adjacent” versus “directly adjacent”, etc.).

Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine“ und „das, der, die“ auch die Pluralformen umfassen, es sei denn im Zusammenhang wird deutlich etwas anderes angegeben. Es versteht sich weiterhin, dass die Begriffe „umfasst“, „umfassend“, „aufweisen“ und/oder „aufweisend“ bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.The terminology used here is only intended to describe specific exemplary embodiments and is not intended to be limiting of exemplary embodiments. As used here, the singular forms “ein, eine” and “das, der, die” are intended to include the plural forms as well, unless the context clearly states otherwise. It is further understood that the terms “comprises”, “comprising”, “having” and / or “having” indicate the presence of specified features, integers, steps, operations, elements and / or components, but not the presence or exclude the addition of one or more other features, integers, steps, operations, elements, constituents and / or groups thereof.

Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern Definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte die vorliegende Offenbarung jedoch einem Begriff eine bestimmte Bedeutung geben, die von einer Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann verstanden wird abweicht, ist diese Bedeutung in dem konkreten Kontext, in dem diese Definition gegeben ist, zu berücksichtigen.Unless otherwise defined, all terms (including technical and scientific terms) used herein have the same meaning as commonly understood by one of ordinary skill in the art to which exemplary embodiments belong. Furthermore, it goes without saying that terms such. B. those defined in commonly used dictionaries should be construed as having a meaning that corresponds to their meaning in the context of the relevant technology. However, should the present disclosure give a term a specific meaning that deviates from a meaning commonly understood by one of ordinary skill in the art, that meaning should be taken into account in the specific context in which this definition is given.

1 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 100 gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement umfasst ein Halbleitersubstrat 102. Das Halbleitersubstrat 102 umfasst einen ersten Teil 110, der sich von einer Vorderseitenoberfläche 104 zu einer Rückseitenoberfläche 106 des Halbleitersubstrats 102 erstreckt, und einen zweiten Teil 130, der sich von einer Vorderseitenoberfläche 104 zu einer Rückseitenoberfläche 106 des Halbleitersubstrats 102 erstreckt. Eine vergrabene laterale isolierende Festkörperstruktur 112 befindet sich in dem ersten Teil 110 des Halbleitersubstrats 102. Ferner umfasst das Halbleitersubstrat 102 einen Isoliergraben 140. Der Isoliergraben 140 erstreckt sich vertikal von der Vorderseitenoberfläche 104 zu der vergrabenen lateralen isolierenden Festkörperstruktur 112. Zumindest ein Teil des Isoliergrabens 140 befindet sich lateral zwischen dem ersten Teil 110 des Halbleitersubstrats 102 und dem zweiten Teil 130 des Halbleitersubstrats 102. Der zweite Teil 130 des Halbleitersubstrats 102 umfasst nur Halbleitermaterial. 1 FIG. 4 shows a schematic cross section of a semiconductor component 100 according to an embodiment. The semiconductor component comprises a semiconductor substrate 102 . The semiconductor substrate 102 comprises a first part 110 emerging from a front surface 104 to a back surface 106 of the semiconductor substrate 102 extends, and a second part 130 emerging from a front surface 104 to a back surface 106 of the semiconductor substrate 102 extends. A buried solid lateral isolating structure 112 is in the first part 110 of the semiconductor substrate 102 . Furthermore, the semiconductor substrate comprises 102 an isolation trench 140 . The isolation trench 140 extends vertically from the front surface 104 to the buried lateral insulating solid-state structure 112 . At least part of the isolation trench 140 is located laterally between the first part 110 of the semiconductor substrate 102 and the second part 130 of the semiconductor substrate 102 . The second part 130 of the semiconductor substrate 102 includes only semiconductor material.

Zusammen mit einem Isoliergraben kann eine vergrabene laterale isolierende Festkörperstruktur innerhalb eines ersten Teils eines Halbleitersubstrats eine lokale elektrische Isolation von zumindest einem Abschnitt des ersten Teils in Bezug auf einen zweiten Teil des Halbleitersubstrats bereitstellen. Dies kann einen zusätzlichen Freiheitsgrad beim Entwerfen eines Halbleiterbauelements bereitstellen, was wiederum eine höhere Integrationsdichte bereitstellen kann und die Zuverlässigkeit und Lebensdauer des Halbleiterbauelements verbessern kann. Zum Beispiel kann eine lokale elektrische Isolation nur an diesen Teilen, z. B. dem ersten Teil, des Halbleitersubstrats, bereitgestellt sein, wo eine solche Isolation erwünscht ist. Eine lokale elektrische Isolation kann die elektrische Stärke des ersten Teils des Halbleiterbauelements erhöhen, der bei einer Anwendung höheren Spannungen ausgesetzt sein kann als ein anderer, z. B. der zweite Teil, des Halbleiterbauelements. Aufgrund der Abwesenheit von vergrabenem Isoliermaterial innerhalb des zweiten Teils des Halbleiterbauelements kann der zweite Teil (z. B. elektrische Elemente, die sich an dem zweiten Teil befinden), eine höhere Wärmekopplung mit der Rückseite des Halbleitersubstrats aufweisen und es kann demselben somit erlaubt sein, eine höhere Verlustleistung zu erzeugen als der erste Teil (z. B. elektrische Teile, die sich an dem ersten Teil befinden). Ferner kann ein Substrat mit einer lokalen vergrabenen elektrischen Isolation günstiger sein als ein Silizium-auf-Isolator-Substrat (SOI-Substrat; SOI = silicon-on-insulator).Together with an isolation trench, a buried lateral insulating solid-state structure within a first part of a semiconductor substrate can provide local electrical insulation of at least a portion of the first part with respect to a second part of the semiconductor substrate. This can provide an additional degree of freedom in designing a semiconductor device, which in turn can provide a higher integration density and can improve the reliability and lifetime of the semiconductor device. For example, local electrical insulation can only be applied to these parts, e.g. B. the first part, the semiconductor substrate, where such isolation is desired. Local electrical isolation can increase the electrical strength of the first part of the semiconductor device, which in one application may be exposed to higher voltages than another, e.g. B. the second part, of the semiconductor component. Due to the absence of buried insulating material within the second part of the semiconductor component, the second part (e.g. electrical elements located on the second part) can have a higher thermal coupling with the rear side of the semiconductor substrate and it can thus be allowed to generate a higher power dissipation than the first part (e.g. electrical parts that are located on the first part). Furthermore, a substrate with a local buried electrical insulation can be cheaper than a silicon-on-insulator substrate (SOI substrate; SOI = silicon-on-insulator).

Die vergrabene laterale isolierende Festkörperstruktur 112 kann zum Beispiel eine dielektrische Schicht umfassen, die aus einem isolierendem Festkörper besteht, der sich lateral (z.B. parallel zu der Vorderseitenoberfläche 104) in dem ersten Teil 110 des Halbleitersubstrats 102 erstreckt und eine bestimmte Dicke aufweist. Ferner befindet sich die vergrabene laterale isolierende Festkörperstruktur 112 in einer Distanz von der Vorderseitenoberfläche 104 und in einer Distanz von der Rückseitenoberfläche 106, sodass die vergrabene laterale isolierende Festkörperstruktur 112 innerhalb des ersten Teils 110 des Halbleitersubstrats 102 vergraben ist. Zum Beispiel kann eine minimale vertikale Distanz (z. B. kleinste Distanz zwischen Vorderseitenoberfläche und der vergrabenen lateralen isolierenden Festkörperstruktur) zwischen der vergrabenen lateralen isolierenden Festkörperstruktur und der Vorderseitenoberfläche 104 größer sein als 5 µm (z. B. zwischen 5 µm und 8 µm, zwischen 8 µm und 16 µm, zwischen 16 µm und 32 µm oder sogar größer als 32 µm).The buried lateral insulating solid-state structure 112 may for example comprise a dielectric layer consisting of an insulating solid which extends laterally (e.g. parallel to the front surface 104 ) in the first part 110 of the semiconductor substrate 102 extends and has a certain thickness. The buried lateral insulating solid-state structure is also located 112 at a distance from the front surface 104 and at a distance from the back surface 106 so that the buried lateral insulating solid-state structure 112 within the first part 110 of the semiconductor substrate 102 is buried. For example, a minimum vertical distance (e.g. smallest distance between the front surface and the buried lateral insulating solid-state structure) between the buried lateral insulating solid-state structure and the front surface 104 be larger than 5 µm (e.g. between 5 µm and 8 µm, between 8 µm and 16 µm, between 16 µm and 32 µm or even larger than 32 µm).

Die Dicke der vergrabenen lateralen isolierenden Festkörperstruktur 112 kann im Wesentlichen konstant sein (z. B. unter Vernachlässigung von Herstellungsvariationen). Zum Beispiel kann die (minimale, maximale oder durchschnittliche) Dicke der vergrabenen lateralen isolierenden Festkörperstruktur 112 kleiner sein als 20 % (z. B. zwischen 10 % und 20 %, zwischen 5 % und 10 %, zwischen 1 % und 5 % oder weniger als 1 %) einer minimalen vertikalen Distanz zwischen der vergrabenen lateralen isolierenden Festkörperstruktur 112 und der Vorderseitenoberfläche 104. Ferner kann die Dicke der vergrabenen lateralen isolierenden Festkörperstruktur 112 größer sein als 100 nm und kleiner als 2 µm (z. B. zwischen 100 nm und 200 nm, zwischen 200 nm und 400 nm, zwischen 400 nm und 800 nm oder zwischen 800 nm und 2 µm). Je dicker die Dicke, desto höher kann zum Beispiel die Isolation (z. B. höhere Durchbruchspannung) sein, die durch die vergrabene laterale isolierende Festkörperstruktur 112 bereitgestellt ist. Wiederum kann eine höhere Isolation ein Anordnen elektrischer Elemente mit höheren Betriebsspannungen an dem ersten Abschnitt 114 des ersten Teils 110 des Halbleitersubstrats 102 erlauben. Ferner kann die vergrabene laterale isolierende Festkörperstruktur 112 Siliziumdioxid und/oder Siliziumnitrid umfassen. Zum Beispiel kann Siliziumdioxid während der Produktion des Halbleiterbauelements 100 durch Thermooxidation oder Abscheidung gebildet werden.The thickness of the buried solid lateral insulating structure 112 can be essentially constant (e.g. neglecting manufacturing variations). For example, the (minimum, maximum, or average) thickness of the buried solid lateral insulating structure 112 be less than 20% (e.g. between 10% and 20%, between 5% and 10%, between 1% and 5% or less than 1%) of a minimum vertical distance between the buried lateral insulating solid-state structure 112 and the front surface 104 . Furthermore, the thickness of the buried lateral insulating solid-state structure 112 be larger than 100 nm and smaller than 2 µm (e.g. between 100 nm and 200 nm, between 200 nm and 400 nm, between 400 nm and 800 nm or between 800 nm and 2 µm). The thicker the thickness, the higher the insulation (e.g. higher breakdown voltage) can be, for example, through the buried lateral insulating solid-state structure 112 is provided. In turn, a higher insulation can involve arranging electrical elements with higher operating voltages on the first section 114 of the first part 110 of the semiconductor substrate 102 allow. Furthermore, the buried lateral insulating solid-state structure 112 Include silicon dioxide and / or silicon nitride. For example, silicon dioxide can be used during the production of the semiconductor device 100 be formed by thermal oxidation or deposition.

Eine minimale laterale Erstreckung (z. B. minimale Breite) der vergrabenen lateralen isolierenden Festkörperstruktur 112 kann größer sein als 1 µm und kleiner als 50 µm (z. B. zwischen 1 µm und 5 µm, zwischen 5 µm und 10 µm, zwischen 10 µm und 20 µm oder zwischen 20 µm und 50 µm). Die minimale laterale Erstreckung kann die kleinste Erstreckung der vergrabenen lateralen isolierenden Festkörperstruktur 112 zwischen zwei gegenüberliegenden Seiten der vergrabenen lateralen isolierenden Festkörperstruktur 112 und/oder gemessen orthogonal zu einer Seite der vergrabenen lateralen isolierenden Festkörperstruktur 112 (in einer Draufsicht) sein.A minimal lateral extent (for example minimal width) of the buried lateral insulating solid-state structure 112 can be larger than 1 µm and smaller than 50 µm (e.g. between 1 µm and 5 µm, between 5 µm and 10 µm, between 10 µm and 20 µm or between 20 µm and 50 µm). The minimal lateral extension can be the smallest extension of the buried lateral insulating solid-state structure 112 between two opposite sides of the buried lateral insulating solid-state structure 112 and / or measured orthogonally to one side of the buried lateral insulating solid-state structure 112 (in a plan view).

Alternativ kann die minimale laterale Erstreckung der vergrabenen lateralen isolierenden Festkörperstruktur 112 kleiner sein als zwei Mal (oder 1,5 mal oder 1 mal) die minimale vertikale Distanz zwischen der vergrabenen lateralen isolierenden Festkörperstruktur 112 und der Vorderseitenoberfläche 104.Alternatively, the minimum lateral extent of the buried lateral insulating solid-state structure can be used 112 be less than two times (or 1.5 times or 1 times) the minimum vertical distance between the buried lateral insulating Solid structure 112 and the front surface 104 .

Eine minimale laterale Erstreckung des zweiten Teils 130 des Halbleitersubstrats 102 kann zum Beispiel größer als 10 µm (z. B. oder größer als 50 µm oder größer als 100 µm) sein. Ferner umfasst der zweite Teil 130 des Halbleitersubstrats 102 nur Halbleitermaterial, z. B. nur monokristallines Halbleitermaterial. Ein Teil, der nur Halbleitermaterial umfasst, umfasst zum Beispiel kein Isoliermaterial (z. B. Siliziumoxid oder Siliziumnitrid) oder Metall.A minimal lateral extension of the second part 130 of the semiconductor substrate 102 can for example be larger than 10 µm (e.g. or larger than 50 µm or larger than 100 µm). The second part also includes 130 of the semiconductor substrate 102 only semiconductor material, e.g. B. only monocrystalline semiconductor material. For example, a part that includes only semiconductor material does not include any insulating material (e.g., silicon oxide or silicon nitride) or metal.

Der erste Teil 110 und der zweite Teil 130 des Halbleitersubstrats 102 können zum Beispiel direkt benachbart zu dem Isoliergraben 140 und an gegenüberliegenden Seiten des Isoliergrabens 140 angeordnet sein. Zum Beispiel kann innerhalb des Halbleitersubstrats 102 eine Grenze zwischen dem ersten Teil 110 und dem zweiten Teil 130 durch den Isoliergraben 140 gebildet sein. Der erste Teil 110 des Halbleitersubstrats 102 (oder der zweite Teil) kann durch den Isoliergraben 140 lateral umgeben sein. Optional kann der zweite Teil 130 des Halbleitersubstrats 102 den ersten Teil 110 des Halbleitersubstrats 102 lateral umgeben. Alternativ kann der erste Teil 110 des Halbleitersubstrats 102 durch den Isoliergraben 140 und Ränder (z. B. laterale Begrenzungen) des Halbleitersubstrats 102 lateral umgeben sein.The first part 110 and the second part 130 of the semiconductor substrate 102 can for example be directly adjacent to the isolation trench 140 and on opposite sides of the isolation trench 140 be arranged. For example, within the semiconductor substrate 102 a boundary between the first part 110 and the second part 130 through the isolation trench 140 be educated. The first part 110 of the semiconductor substrate 102 (or the second part) can through the isolation trench 140 be surrounded laterally. Optionally, the second part 130 of the semiconductor substrate 102 the first part 110 of the semiconductor substrate 102 laterally surrounded. Alternatively, the first part 110 of the semiconductor substrate 102 through the isolation trench 140 and edges (e.g. lateral boundaries) of the semiconductor substrate 102 be surrounded laterally.

Der Isoliergraben 140 kann sich von der Vorderseitenoberfläche 104 des Halbleitersubstrats 102 in eine Tiefe von mehr als 5 µm (z. B. zwischen 5 µm und 10 µm, zwischen 10 µm und 30 µm, zwischen 30 µm und 50 µm oder tiefer als 50 µm) erstrecken. Der Isoliergraben 140 kann vertikal an der vergrabenen lateralen isolierenden Festkörperstruktur 112 oder unter der vergrabenen lateralen isolierenden Festkörperstruktur 112 innerhalb des Halbleitersubstrats 102 enden, ohne die Rückseite zu erreichen. Der erste Teil und der zweite Teil des Halbleitersubstrats 102 können direkt benachbart zueinander unter dem Isoliergraben 140 sein. Der Isoliergraben 140 kann eine minimale laterale Erstreckung (z. B. Breite) größer als 500 nm und kleiner als 10 µm (z. B. zwischen 500 nm und 1 µm, zwischen 1 µm und 2 µm, zwischen 2 µm und 4 µm, zwischen 4 µm und 10 µm) aufweisen.The isolation trench 140 may differ from the front surface 104 of the semiconductor substrate 102 extend to a depth of more than 5 µm (e.g. between 5 µm and 10 µm, between 10 µm and 30 µm, between 30 µm and 50 µm or deeper than 50 µm). The isolation trench 140 can vertically on the buried lateral solid-state insulating structure 112 or under the buried solid lateral insulating structure 112 within the semiconductor substrate 102 end without reaching the back. The first part and the second part of the semiconductor substrate 102 can be directly adjacent to each other under the isolation trench 140 be. The isolation trench 140 A minimum lateral extension (e.g. width) larger than 500 nm and smaller than 10 µm (e.g. between 500 nm and 1 µm, between 1 µm and 2 µm, between 2 µm and 4 µm, between 4 µm) can be achieved and 10 µm).

Der Isoliergraben 140 kann ein oder optional mehrere Materialien umfassen. Wenn er nur ein Material umfasst, kann er mit einem Isoliermaterial, z. B. Siliziumdioxid oder Siliziumnitrid, befüllt sein. Im Fall von mehreren Materialien können die vertikale Schnittstelle (z. B. die Wände des Isoliergrabens 140) und/oder die laterale Schnittstelle (z. B. der Boden des Isoliergrabens 140) zwischen dem Isoliergraben 140 und dem Halbleitersubstrat 102 ein Isoliermaterial umfassen (können z. B. mit einem Isoliermaterial beschichtet sein), z. B. Siliziumdioxid oder Siliziumnitrid, wohingegen ein innerer Teil des Isoliergrabens 140 mit leitfähigem Material oder Halbleitermaterial (dotiert oder intrinsisch) befüllt sein kann, z. B. Polysilizium, Aluminium, Kupfer, Wolfram und/oder eine Legierung von Aluminium, Kupfer, Wolfram und/oder Polysilizium.The isolation trench 140 may comprise one or, optionally, multiple materials. If it comprises only one material, it can be coated with an insulating material, e.g. B. silicon dioxide or silicon nitride be filled. In the case of several materials, the vertical interface (e.g. the walls of the isolation trench 140 ) and / or the lateral interface (e.g. the bottom of the isolation trench 140 ) between the isolation trench 140 and the semiconductor substrate 102 comprise an insulating material (e.g. may be coated with an insulating material), e.g. B. silicon dioxide or silicon nitride, whereas an inner part of the isolation trench 140 can be filled with conductive material or semiconductor material (doped or intrinsic), e.g. B. polysilicon, aluminum, copper, tungsten and / or an alloy of aluminum, copper, tungsten and / or polysilicon.

Bei einem Beispiel ist der Isoliergraben 140 intern mit leitfähigem Material (z. B. Polysilizium) befüllt, um das Halbleitersubstrat 102 unter dem Isoliergraben 140 elektrisch zu kontaktieren. Zum Beispiel kann der Isoliergraben 140 elektrisch leitfähiges Material umfassen, das von dem Halbleitersubstrat durch eine Isolierschicht isoliert ist, die sich zumindest innerhalb eines Abschnitts des Isoliergrabens befindet, der sich vertikal zwischen der vergrabenen lateralen isolierenden Festkörperstruktur 112 und der Vorderseitenoberfläche 104 befindet. Das elektrisch leitfähige Material kann mit dem Halbleitersubstrat 102 vertikal unter der vergrabenen lateralen isolierenden Festkörperstruktur 112 elektrisch kontaktiert sein. In diesem Fall kann die laterale Schnittstelle des Isoliergrabens 140 mit dem Halbleitersubstrat 102 leitfähig sein (z. B. nur die Wände des Isoliergrabens sind isoliert). Ein elektrisches Kontaktieren des Halbleitersubstrats 102 über den Isoliergraben 140 kann ein Steuern eines elektrischen Potentials des Halbleitersubstrats 102 von der Vorderseitenoberfläche 104 erlauben. Zum Beispiel kann dies eine Masseverbindung mit geringem Widerstand (z. B. weniger als 0,1 Ohm, weniger als 0,01 Ohm oder sogar weniger als 0,001 Ohm) des Halbleitersubstrats 102 unter dem Isoliergraben 140 bereitstellen. Alternativ kann das Halbleitersubstrat 102 unter dem Isoliergraben 140 bei einem anderen elektrischen Potential als null bei einer Anwendung des Halbleiterbauelements 100 vorgespannt sein.In one example, the isolation trench is 140 internally filled with conductive material (e.g. polysilicon) around the semiconductor substrate 102 under the isolation trench 140 to contact electrically. For example, the isolation trench 140 comprise electrically conductive material which is isolated from the semiconductor substrate by an insulating layer which is located at least within a portion of the isolation trench which is vertically between the buried lateral insulating solid-state structure 112 and the front surface 104 is located. The electrically conductive material can be connected to the semiconductor substrate 102 vertically under the buried solid lateral insulating structure 112 be electrically contacted. In this case, the lateral interface of the isolation trench 140 with the semiconductor substrate 102 be conductive (e.g. only the walls of the isolation trench are insulated). An electrical contacting of the semiconductor substrate 102 over the isolation trench 140 can control an electrical potential of the semiconductor substrate 102 from the front surface 104 allow. For example, this can be a low resistance (e.g., less than 0.1 ohm, less than 0.01 ohm, or even less than 0.001 ohm) ground connection of the semiconductor substrate 102 under the isolation trench 140 provide. Alternatively, the semiconductor substrate 102 under the isolation trench 140 at an electrical potential other than zero when the semiconductor component is used 100 be biased.

Der Isoliergraben 140 kann sich vertikal von der Vorderseitenoberfläche 104 zu der vergrabenen lateralen isolierenden Festkörperstruktur 112 erstrecken. Zumindest ein Teil des Isoliermaterials des Isoliergrabens 140 kann direkt an der vergrabenen lateralen isolierenden Festkörperstruktur 112 befestigt sein. Auf diese Weise kann ein erster Abschnitt 114 (Abschnitt zwischen Vorderseitenoberfläche und vergrabener lateraler isolierender Festkörperstruktur) des ersten Teils 110 des Halbleitersubstrats 102 durch den Isoliergraben 140, die vergrabene laterale isolierende Festkörperstruktur 112, die Vorderseitenoberfläche 104 und optional durch Ränder des Halbleiterbauelements 100 begrenzt sein. Der erste Abschnitt 114 des ersten Teils 110 kann somit von dem Rest des ersten Teils 110 und des zweiten Teils 140 des Halbleitersubstrats 102 elektrisch isoliert sein, da der Rest des ersten Teils 110 und des zweiten Teils 140 des Halbleitersubstrats 102 sich an einer gegenüberliegenden Seite zu der vergrabenen lateralen isolierenden Festkörperstruktur 112 und/oder des Isoliergrabens 140 befindet.The isolation trench 140 can extend vertically from the front surface 104 to the buried lateral insulating solid-state structure 112 extend. At least part of the insulating material of the isolation trench 140 can be attached directly to the buried lateral insulating solid-state structure 112 be attached. In this way, a first section 114 (Section between front surface and buried lateral insulating solid-state structure) of the first part 110 of the semiconductor substrate 102 through the isolation trench 140 , the buried solid lateral insulating structure 112 , the front surface 104 and optionally by edges of the semiconductor component 100 be limited. The first paragraph 114 of the first part 110 can thus from the rest of the first part 110 and the second part 140 of the semiconductor substrate 102 be electrically isolated as the rest of the first part 110 and the second part 140 of the semiconductor substrate 102 on an opposite side to the buried lateral insulating solid-state structure 112 and / or the isolation trench 140 is located.

Zum Beispiel kann eine vertikale Wand des Isoliergrabens 140 (beschichtet mit Isoliermaterial), die dem ersten Teil 110 des Halbleitersubstrats 102 zugewandt ist, direkt lateral an die vergrabene laterale isolierende Festkörperstruktur 112 angrenzen. Dies kann durch einen Isoliergraben 140 erreicht werden, der sich vertikal zu einer Tiefe tiefer als eine minimale Tiefe (z. B. eine minimale vertikale Distanz von der Vorderseitenoberfläche 104) der vergrabenen lateralen isolierenden Festkörperstruktur 112 erstreckt. In 1 erstreckt sich der Isoliergraben 140 vertikal zu einer Tiefe tiefer als eine maximale Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 112 (z. B. einer Tiefe eines Teils der vergrabenen lateralen isolierenden Festkörperstruktur am nächsten zu der Rückseitenoberfläche). Dies kann eine zuverlässige Verbindung zwischen dem Isoliergraben 140 und der vergrabenen lateralen isolierenden Festkörperstruktur 112 b erei tstell en. For example, a vertical wall of the isolation trench 140 (coated with insulating material) that the first part 110 of the semiconductor substrate 102 is facing, directly laterally to the buried lateral insulating solid-state structure 112 adjoin. This can be done through an isolation trench 140 extending vertically to a depth deeper than a minimum depth (e.g., a minimum vertical distance from the front surface 104 ) the buried lateral insulating solid-state structure 112 extends. In 1 the isolation trench extends 140 vertically to a depth deeper than a maximum depth of the buried lateral insulating solid structure 112 (e.g. a depth of a part of the buried lateral solid-state insulating structure closest to the back surface). This can be a reliable connection between the isolation trench 140 and the buried solid lateral insulating structure 112 provide.

Alternativ kann der Isoliergraben 140 vertikal (z. B. von oben) an die vergrabene laterale isolierende Festkörperstruktur 112 angrenzen. In diesem Fall kann sich der Isoliergraben 140 von einer Position auf der Vorderseitenoberfläche 104 vertikal über der vergrabenen lateralen isolierenden Festkörperstruktur 112 zu der minimalen Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 112 erstrecken (z.B. zu einer Oberseite der vergrabenen lateralen isolierenden Festkörperstruktur 112), derart, dass der Boden des Isoliergrabens 140 an die vergrabenen laterale isolierende Festkörperstruktur 112 angrenzt.Alternatively, the isolation trench 140 vertically (e.g. from above) to the buried lateral insulating solid-state structure 112 adjoin. In this case the isolation trench can become 140 from a position on the front surface 104 vertically above the buried solid lateral insulating structure 112 to the minimum depth of the buried solid lateral insulating structure 112 extend (e.g., to an upper side of the buried lateral insulating solid-state structure 112 ), such that the bottom of the isolation trench 140 to the buried lateral insulating solid-state structure 112 adjoins.

Bei einer anderen Alternative kann der Isoliergraben 140 sowohl vertikal als auch lateral an die vergrabene laterale isolierende Festkörperstruktur 112 angrenzen. In diesem Fall kann sich der Isoliergraben 140 von einer Position auf der Vorderseitenoberfläche 104 vertikal über der vergrabenen lateralen isolierenden Festkörperstruktur 112 in die vergrabene laterale isolierende Festkörperstruktur 112 zu einer Tiefe tiefer als die minimale Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 112 (z. B. einer Tiefe eines Teils der vergrabenen lateralen isolierenden Festkörperstruktur am nächsten zu der Vorderseitenoberfläche) und weniger als die maximale Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 112 erstrecken. Alternativ kann sich der Isoliergraben 140 durch die vergrabene laterale isolierende Festkörperstruktur 112 zu einer Tiefe tiefer als eine maximale Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 112 erstrecken. Dies kann auch eine sehr zuverlässige Verbindung zwischen dem Isoliergraben 140 und der vergrabenen lateralen isolierenden Festkörperstruktur 112 bereitstellen.In another alternative, the isolation trench 140 both vertically and laterally to the buried lateral insulating solid structure 112 adjoin. In this case the isolation trench can become 140 from a position on the front surface 104 vertically above the buried solid lateral insulating structure 112 into the buried lateral insulating solid-state structure 112 to a depth deeper than the minimum depth of the buried lateral insulating solid structure 112 (e.g., a depth of a part of the buried lateral solid-state insulating structure closest to the front surface) and less than the maximum depth of the buried lateral solid-state insulating structure 112 extend. Alternatively, the isolation trench can be used 140 through the buried lateral insulating solid-state structure 112 to a depth deeper than a maximum depth of the buried lateral insulating solid-state structure 112 extend. This can also be a very reliable connection between the isolation trench 140 and the buried solid lateral insulating structure 112 provide.

Ein elektrisches Element (z. B. Diode oder Transistor), das eine Durchbruchspannung höher als 10 V (oder höher als 50 V, höher als 100 V, höher als 200 V oder höher als 500 V) aufweisen kann, kann an dem ersten Teil 110 des Halbleitersubstrats 102 implementiert sein. Zum Beispiel kann das elektrische Element an dem ersten Abschnitt 114 des ersten Teils 110 des Halbleitersubstrats 102 implementiert sein. Zum Beispiel können sich Dotierungsregionen des elektrischen Elements in dem Halbleitersubstrat befinden und Verdrahtungsstrukturen und/oder ein Gate des elektrischen Elements können sich benachbart zu dem Halbleitersubstrat befinden. Indem es durch die vergrabenen laterale isolierende Festkörperstruktur 112 und den Isoliergraben 140 innerhalb des Halbleitersubstrats 102 isoliert ist, kann das elektrische Element bei einer Betriebsspannung proportional zu (aber geringer als) seine(r) Durchbruchspannung betrieben werden, die relativ hoch sein kann, verglichen mit möglichen Betriebsspannungen, die an dem zweiten Teil 130 des Halbleitersubstrats 102 eingesetzt werden. Die Isolation, die durch die vergrabene laterale isolierende Festkörperstruktur 112 und den Isoliergraben 130 bereitgestellt ist, kann einen elektrischen Durchbruch eines p-n-Übergangs des Halbleitersubstrats 102 aufgrund der relativ hohen Betriebsspannung des elektrischen Elements verhindern. Ferner können die vergrabene laterale isolierende Festkörperstruktur 112 und der Isoliergraben 130 einen Latch-up von parasitären bipolaren Transistoren und/oder ein ungewolltes Vorspannen in Vorwärtsrichtung von p-n-Übergängen, die in dem Halbleitersubstrat 102 enthalten sind, verhindern. Ferner können die vergrabene laterale isolierende Festkörperstruktur 112 und der Isoliergraben 130 Leckströme des elektrischen Elements des ersten Teils 110 des Halbleitersubstrats 102 reduzieren und können daher den Leistungsverbrauch des Halbleiterbauelements 100 reduzieren.An electrical element (e.g. diode or transistor) that can have a breakdown voltage higher than 10 V (or higher than 50 V, higher than 100 V, higher than 200 V or higher than 500 V) can be connected to the first part 110 of the semiconductor substrate 102 be implemented. For example, the electrical element can be attached to the first section 114 of the first part 110 of the semiconductor substrate 102 be implemented. For example, doping regions of the electrical element can be located in the semiconductor substrate and wiring structures and / or a gate of the electrical element can be located adjacent to the semiconductor substrate. By getting it through the buried lateral solid-state insulating structure 112 and the isolation trench 140 within the semiconductor substrate 102 is insulated, the electrical element can be operated at an operating voltage proportional to (but less than) its breakdown voltage, which can be relatively high compared to possible operating voltages applied to the second part 130 of the semiconductor substrate 102 can be used. The insulation created by the buried lateral insulating solid-state structure 112 and the isolation trench 130 is provided, an electrical breakdown of a pn junction of the semiconductor substrate 102 due to the relatively high operating voltage of the electrical element. Furthermore, the buried lateral insulating solid-state structure 112 and the isolation trench 130 Latch-up of parasitic bipolar transistors and / or unwanted forward biasing of pn junctions in the semiconductor substrate 102 are included, prevent. Furthermore, the buried lateral insulating solid-state structure 112 and the isolation trench 130 Leakage currents of the electrical element of the first part 110 of the semiconductor substrate 102 and can therefore reduce the power consumption of the semiconductor component 100 to reduce.

Zum Beispiel können eine Diode, ein doppelt diffundierter Metall-Oxid-Halbleiter-(DMOS-) Feldeffekttransistor (DMOS = double-diffused metal-oxide semiconductor) und/oder ein Bipolartransistor an dem ersten Teil 110 des Halbleitersubstrats 102, z. B. an dem ersten Abschnitt 114 des ersten Teils 110 des Halbleitersubstrats 102 implementiert sein. Die Diode kann eine p-n-Übergangsdiode, eine Schottky-Diode, eine positivintrinsisch-negativ pin-Diode (pin = positive-intrinsic-negative) eine Zener-Diode, eine Lawinendiode, eine Photodiode, eine Laserdiode, eine Leuchtdiode (LED; LED = light emitting diode), eine elektrostatische Entladungs- (ESD-) Schutzdiode (ESD = electrostatic-discharge) oder eine Diode sein, die für einen Umgekehrte-Polarität-Schutz des Halbleiterbauelements 100 verwendet wird. Der DMOS-Feldeffekttransistor kann zum Beispiel ein lateral diffundierter Metalloxid-Halbleiter (LDMOS-) Feldeffekttransistor (LDMOS = laterally diffused metal oxide semiconductor) sein. Die Diode, der DMOS-Feldeffekttransistor und/oder der Bipolartransistor können zum Beispiel an einer Eingangsstufe, an einer Treiberstufe und/oder an einer Ausgangsstufe des Halbleiterbauelements 100 verwendet werden und/oder können zum Beispiel in einem Leistungsverstärker oder einem Spannungspegelumsetzer enthalten sein.For example, a diode, a double-diffused metal-oxide-semiconductor (DMOS) field effect transistor (DMOS) and / or a bipolar transistor can be attached to the first part 110 of the semiconductor substrate 102 , e.g. B. on the first section 114 of the first part 110 of the semiconductor substrate 102 be implemented. The diode can be a pn junction diode, a Schottky diode, a positive intrinsic-negative pin diode (pin = positive-intrinsic-negative), a Zener diode, an avalanche diode, a photodiode, a laser diode, a light-emitting diode (LED; LED = light emitting diode), an electrostatic discharge (ESD) protective diode (ESD = electrostatic discharge) or a diode for reverse polarity protection of the semiconductor component 100 is used. The DMOS field effect transistor can be, for example, a laterally diffused metal oxide semiconductor (LDMOS) field effect transistor (LDMOS = laterally diffused metal oxide semiconductor). The diode, the DMOS field effect transistor and / or the bipolar transistor can, for example, be connected to an input stage, a driver stage and / or an output stage of the Semiconductor component 100 can be used and / or included, for example, in a power amplifier or a voltage level shifter.

Ein elektrisches Element kann an dem zweiten Teil 130 des Halbleitersubstrats 102 implementiert sein. Das elektrische Element des zweiten Teils 130 des Halbleitersubstrats 102 kann eine Durchbruchspannung kleiner als 10 V (z. B. geringer als 7 V, geringer als 5 V oder geringer als 3,3 V) aufweisen. Das elektrische Element des zweiten Teils 130 des Halbleitersubstrats 102 ist an der Vorderseitenoberfläche 104 des zweiten Teils 130 des Halbleitersubstrats 102 implementiert.An electrical element can be attached to the second part 130 of the semiconductor substrate 102 be implemented. The electrical element of the second part 130 of the semiconductor substrate 102 may have a breakdown voltage less than 10 V (e.g. less than 7 V, less than 5 V, or less than 3.3 V). The electrical element of the second part 130 of the semiconductor substrate 102 is on the front surface 104 of the second part 130 of the semiconductor substrate 102 implemented.

Zum Beispiel kann eine digitale Schaltung an dem zweiten Teil 130 des Halbleitersubstrats 102 implementiert sein. Die digitale Schaltung kann zum Beispiel in einer komplementären Metalloxidhalbleiter- (CMOS-) Technologie (CMOS = complementary metal-oxide semiconductor) und/oder in einer bipolaren, z. B. einer Transistor-Transistor-Logik- (TTL-), Technologie implementiert sein. Die digitale Schaltung kann Betriebsspannungen (z. B. Bias-Spannungen (Vorspannungsspannungen), Eingangsspannungen und Ausgangsspannungen) unter 10 V aufweisen, derart, dass eine verbesserte elektrische Isolation, wie für den ersten Abschnitt des ersten Teils des Halbleitersubstrats vorgesehen, zum Beispiel nicht erforderlich ist. Zum Beispiel kann eine höhere Integrationsdichte von elektrischen Elementen (z. B. Transistoren) an dem zweiten Teil 130 ermöglicht werden, und/oder die durchschnittliche Betriebstemperatur innerhalb des zweiten Teils des Halbleiterbauelements 100 kann reduziert werden, was zu einer längeren Lebensdauer und somit einer höheren Zuverlässigkeit des Halbleiterbauelements 100 führen kann.For example, a digital circuit can be attached to the second part 130 of the semiconductor substrate 102 be implemented. The digital circuit can, for example, in a complementary metal-oxide semiconductor (CMOS) technology and / or in a bipolar, e.g. B. a transistor-transistor logic (TTL), technology can be implemented. The digital circuit can have operating voltages (e.g. bias voltages, input voltages and output voltages) below 10 V, such that improved electrical insulation, as provided for the first section of the first part of the semiconductor substrate, for example, is not required is. For example, a higher integration density of electrical elements (e.g. transistors) on the second part 130 are made possible, and / or the average operating temperature within the second part of the semiconductor device 100 can be reduced, resulting in a longer service life and thus a higher reliability of the semiconductor component 100 can lead.

Für unterschiedliche laterale Formen der vergrabenen lateralen isolierenden Festkörperstruktur 112 oder des zweiten Teils 130 des Halbleitersubstrats 102 kann eine minimale laterale Erstreckung sich auf eine kleinste Erstreckung einer charakteristischen Abmessung der Geometrie der vergrabenen lateralen isolierenden Festkörperstruktur 112 beziehen. Im Fall einer rechteckigen lateralen Form kann sich zum Beispiel eine minimale laterale Erstreckung auf die Breite der rechteckigen lateralen Form beziehen (z. B. die minimale Distanz zwischen jedem Paar von parallelen Rändern der rechteckigen lateralen Form). Im Fall einer lateralen Form, die in mehrere (z. B. zwei oder mehr) benachbarte rechteckige laterale Formen unterteilt sein kann, kann sich eine minimale laterale Erstreckung auf die kleinste Breite der Breiten der benachbarten rechteckigen lateralen Formen beziehen. Zum Beispiel kann sich im Fall einer kreisförmigen lateralen Form eine minimale laterale Erstreckung auf den Durchmesser der kreisförmigen lateralen Form beziehen.For different lateral shapes of the buried lateral insulating solid-state structure 112 or the second part 130 of the semiconductor substrate 102 For example, a minimal lateral extension can extend to a smallest extension of a characteristic dimension of the geometry of the buried lateral insulating solid-state structure 112 Respectively. For example, in the case of a rectangular lateral shape, a minimum lateral extent may refer to the width of the rectangular lateral shape (e.g., the minimum distance between each pair of parallel edges of the rectangular lateral shape). In the case of a lateral shape that can be divided into a plurality of (e.g. two or more) adjacent rectangular lateral shapes, a minimum lateral extent can refer to the smallest width of the widths of the adjacent rectangular lateral shapes. For example, in the case of a circular lateral shape, a minimum lateral extent can refer to the diameter of the circular lateral shape.

Zum Beispiel können vertikale Richtungen, vertikale Abmessungen (z. B. Tiefen), Dicken von Schichten und Dicken von Strukturen orthogonal zu der Vorderseitenoberfläche 104 des Halbleitersubstrats 102, gemessen werden. Laterale Richtungen und laterale Abmessungen (z. B. Längen und Breiten) können parallel zu der Vorderseitenoberfläche 104 des Halbleitersubstrats 102 gemessen werden. Wenn z. B. auf eine Länge und/oder auf eine Breite einer Struktur und/oder einer Schicht Bezug genommen wird, bezeichnet die Länge die längere laterale Abmessung und die Breite bezeichnet die kürzere laterale Abmessung der Struktur und/oder der Schicht. Ferner kann die Vorderseitenoberfläche 104 parallel zu der Rückseitenoberfläche 106 des Halbleitersubstrats 102 sein.For example, vertical directions, vertical dimensions (e.g. depths), thicknesses of layers, and thicknesses of structures can be orthogonal to the front surface 104 of the semiconductor substrate 102 to be measured. Lateral directions and dimensions (e.g., lengths and widths) can be parallel to the front surface 104 of the semiconductor substrate 102 be measured. If z. B. reference is made to a length and / or a width of a structure and / or a layer, the length denotes the longer lateral dimension and the width denotes the shorter lateral dimension of the structure and / or the layer. Furthermore, the front surface 104 parallel to the back surface 106 of the semiconductor substrate 102 be.

Das Halbleitersubstrat 102 kann ein Halbleiterwafer oder ein Halbleiterchip von eine Dicke von zum Beispiel mehr als 50 µm und/oder weniger als 1000 µm (z. B. zwischen 50 µm und 300 µm, zwischen 300 µm und 550 µm, zwischen 550 µm und 750 µm, zwischen 750 µm und 1000 µm) vor einem optionalen Dünnen des Halbleitersubstrats 102 sein. Das Halbleitersubstrat 102 kann monokristallin sein und kann eine oder mehrere Halbleiterschichten umfassen, z. B. Regionen einer bestimmten Dicke, die sich lateral zumindest teilweise über das Halbleitersubstrat erstrecken, und unterschiedliche oder gleiche Typen von Leitfähigkeit mit unterschiedlichen oder gleichen Dotierungskonzentrationen aufweisen. Das Halbleitersubstrat 102 kann ein Siliziumsubstrat sein. Alternativ kann das Halbleitersubstrat 102 ein Halbleitersubstrat mit Breitbandabstand mit einem Bandabstand größer als der Bandabstand von Silizium (1,1 eV) sein. Zum Beispiel kann das Halbleitersubstrat 102 ein auf Siliziumcarbid (SiC) basierendes Halbleitersubstrat oder ein auf Galliumarsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Galliumnitrid (GaN) basierendes Halbleitersubstrat sein.The semiconductor substrate 102 a semiconductor wafer or a semiconductor chip with a thickness of, for example, more than 50 μm and / or less than 1000 μm (e.g. between 50 μm and 300 μm, between 300 μm and 550 μm, between 550 μm and 750 μm, between 750 µm and 1000 µm) before an optional thinning of the semiconductor substrate 102 be. The semiconductor substrate 102 may be monocrystalline and may comprise one or more semiconductor layers, e.g. B. regions of a certain thickness, which extend laterally at least partially over the semiconductor substrate, and have different or the same types of conductivity with different or the same doping concentrations. The semiconductor substrate 102 can be a silicon substrate. Alternatively, the semiconductor substrate 102 be a broadband gap semiconductor substrate with a band gap greater than the band gap of silicon (1.1 eV). For example, the semiconductor substrate 102 a silicon carbide (SiC) based semiconductor substrate or a gallium arsenide (GaAs) based semiconductor substrate or a gallium nitride (GaN) based semiconductor substrate.

Über der Vorderseitenoberfläche 104 und unter der Rückseitenoberfläche 106 des Halbleitersubstrats 102, z. B. außerhalb des Halbleitersubstrats 102, kann es eine oder mehrere zusätzliche Isolierschichten und/oder Metallschichten geben, die zum Beispiel als Gate-Isolation von Feldeffekttransistoren oder zum Isolieren von Verdrahtungsstrukturen und Leiterstrukturen dienen, die sich auch über (auf der Vorderseite) oder unter (auf der Rückseite) dem Halbleitersubstrat 102 befinden können, um elektrische Elemente zu kontaktieren oder zu bilden. Die Verdrahtungsstrukturen und Leiterstrukturen (z. B. Vias oder laterale Verdrahtungsabschnitte) können ferner Dotierungsregionen von elektrischen Elementen mit einer Kontaktschnittstelle (z. B. einer Anschlussfläche oder einer Mehrzahl von Anschlussflächen) des Halbleiterbauelements 100 verbinden, um eine Verbindung mit einem externen elektrischen Gerät zu ermöglichen.Above the front surface 104 and under the back surface 106 of the semiconductor substrate 102 , e.g. B. outside of the semiconductor substrate 102 , there can be one or more additional insulating layers and / or metal layers that serve, for example, as gate insulation for field effect transistors or for insulating wiring structures and conductor structures that are also above (on the front) or below (on the rear) the semiconductor substrate 102 can be located to contact or form electrical elements. The wiring structures and conductor structures (for example vias or lateral wiring sections) can furthermore have doping regions of electrical elements with a contact interface (for example a connection area or a plurality of connection areas) of the semiconductor component 100 connect to enable connection to an external electrical device.

Das Halbleiterbauelement kann ein Bauelement sein, das eine CMOS-Schaltung und einen Bipolartransistor und/oder einen doppelt diffundierten MOSFET umfasst, oder kann ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement oder ein elektrisches Element (z. B. Transistoranordnung des Halbleiterbauelements und/oder Diodenanordnung des Halbleiterbauelements) des Leistungshalbleiterbauelements kann zum Beispiel eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z.B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V) oder mehr als 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweist. The semiconductor component can be a component that comprises a CMOS circuit and a bipolar transistor and / or a double diffused MOSFET, or can be a power semiconductor component. A power semiconductor component or an electrical element (e.g. transistor configuration of the semiconductor component and / or diode configuration of the semiconductor component) of the power semiconductor component can, for example, have a breakdown voltage or reverse voltage of more than 10 V (e.g. a breakdown voltage of 10 V, 20 V or 50 V V), more than 100 V (e.g. a breakdown voltage of 200 V, 300 V, 400 V or 500 V) or more than 500 V (e.g. a breakdown voltage of 600 V, 700 V, 800 V or 1000 V) or has more than 1000 V (e.g. a breakdown voltage of 1200 V, 1500 V, 1700 V, 2000 V, 3300 V or 6500 V).

2 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 200 gemäß einem Ausführungsbeispiel. Die Implementierung des Halbleiterbauelements 200 ist ähnlich zu der Implementierung des in 1 gezeigten Halbleiterbauelements. Zusätzlich befindet sich ein lateraler p-n-Übergang 232 innerhalb des zweiten Teils 230 des Halbleitersubstrats 202 an der maximalen vertikalen Distanz einer vergrabenen lateralen isolierenden Festkörperstruktur 212 von der Vorderseitenoberfläche 204. Die vergrabene laterale isolierende Festkörperstruktur 212 befindet sich in dem ersten Teil 210 des Halbleitersubstrats 202. Zum Beispiel befindet sich ein im Wesentlichen lateraler p-n-Übergang 232 innerhalb des zweiten Teils 230 des Halbleitersubstrats 202 in einer Tiefe, in der sich die vergrabene laterale isolierende Festkörperstruktur 212 befindet. Der p-n-Übergang 232 erstreckt sich über einen gesamten lateralen Querschnitt des zweiten Teils 230 des Halbleitersubstrats 202 und kann den zweiten Teil 230 in einen ersten Teil 234 und einen zweiten Teil 236 aufteilen. Der erste Teil 234 des zweiten Teils 230 erstreckt sich vertikal von der Vorderseitenoberfläche 204 des Halbleitersubstrats 202 zu dem p-n-Übergang 232. Der zweite Abschnitt 236 des zweiten Teils 230 erstreckt sich vertikal von dem p-n-Übergang 232 zu der Rückseitenoberfläche 206 des Halbleitersubstrats 202. 2 FIG. 4 shows a schematic cross section of a semiconductor component 200 according to an embodiment. The implementation of the semiconductor component 200 is similar to the implementation of the in 1 semiconductor device shown. There is also a lateral pn junction 232 within the second part 230 of the semiconductor substrate 202 at the maximum vertical distance of a buried solid lateral insulating structure 212 from the front surface 204 . The buried lateral insulating solid-state structure 212 is in the first part 210 of the semiconductor substrate 202 . For example, there is an essentially lateral pn junction 232 within the second part 230 of the semiconductor substrate 202 at a depth in which the buried lateral insulating solid-state structure 212 is located. The pn junction 232 extends over an entire lateral cross section of the second part 230 of the semiconductor substrate 202 and can do the second part 230 in a first part 234 and a second part 236 split up. The first part 234 of the second part 230 extends vertically from the front surface 204 of the semiconductor substrate 202 to the pn junction 232 . The second section 236 of the second part 230 extends vertically from the pn junction 232 to the back surface 206 of the semiconductor substrate 202 .

Der erster Abschnitt 234 des zweiten Teils 210 des Halbleitersubstrats 202 kann zum Beispiel eine n-dotierte Region (z. B. verursacht durch Einbringen von Stickstoffionen, Phosphorionen oder Arsenionen) benachbart zu dem zweiten Abschnitt 236 des zweiten Teils 230 des Halbleitersubstrats 202 umfassen und kann eine p-dotierte Region (z. B. verursacht durch Einbringen von Aluminiumionen oder Borionen) umfassen, oder umgekehrt, um den p-n-Übergang 232 zu bilden. Ferner kann der erste Abschnitt 234 zum Beispiel eine Wanne (well) und/oder Source- und Drain-Dotierungsregion eines Transistors umfassen.The first section 234 of the second part 210 of the semiconductor substrate 202 For example, an n-doped region (e.g. caused by the introduction of nitrogen ions, phosphorus ions or arsenic ions) adjacent to the second section 236 of the second part 230 of the semiconductor substrate 202 and can comprise a p-doped region (e.g. caused by the introduction of aluminum ions or boron ions), or vice versa, around the pn junction 232 to build. Furthermore, the first section 234 for example a well and / or source and drain doping region of a transistor.

Der erste Abschnitt 234 des zweiten Teils 230 kann lateral gegenüber dem ersten Abschnitt 210 des Halbleitersubstrats 202 durch einen ersten Isoliergraben 240-1 isoliert sein und kann vertikal gegenüber dem zweiten Abschnitt 236 des zweiten Teils 230 durch den p-n-Übergang 232 isoliert sein. Zum Beispiel kann der p-n-Übergang 232 während des Betreibens des Halbleiterbauelements 200 rückwärts vorgespannt sein. Zum Beispiel kann der erste Isoliergraben 240-1 und/oder der zweite Isoliergraben 240-2 intern mit leitfähigem Material befüllt sein. Der zweite Isoliergraben 240-2 kann den ersten Abschnitt 234 des zweiten Teils 230 gegenüber einem dritten Teil 250 des Halbleitersubstrats 202 lateral isolieren, wobei sich der dritte Teil 250 vertikal von der Vorderseitenoberfläche 204 zu der Rückseitenoberfläche 206 des Halbleitersubstrats 202 erstrecken kann. Auf diese Weise kann der erste Abschnitt 234 des zweiten Teils 230 gegenüber dem Rest (z. B. dem zweiten Abschnitt 236 des zweiten Teils 230, dem ersten Teil 210 und dem dritten Teil 250) des Halbleitersubstrats 202 isoliert sein. Dies kann zum Beispiel Leckströme und somit den Leistungsverbrauch eines elektrischen Elements, das sich an dem ersten Abschnitt 234 des zweiten Teils 230 befindet, reduzieren. Ferner kann eine elektromagnetische Störung (z. B. Übersprechen (Crosstalk)) zwischen einem elektrischen Element, das sich einem ersten Abschnitt 234 des zweiten Teils 130 befindet, und elektrischen Elementen, die sich an dem ersten Teil 210 und/oder an dem dritten Teil 250 des Halbleitersubstrats 202 befinden, reduziert werden.The first paragraph 234 of the second part 230 can be lateral to the first section 210 of the semiconductor substrate 202 through a first isolation trench 240-1 be isolated and can be vertical from the second section 236 of the second part 230 through the pn junction 232 be isolated. For example, the pn junction 232 during the operation of the semiconductor component 200 be biased backwards. For example, the first isolation trench 240-1 and / or the second isolation trench 240-2 internally filled with conductive material. The second isolation trench 240-2 can do the first section 234 of the second part 230 compared to a third part 250 of the semiconductor substrate 202 isolate laterally, with the third part 250 vertically from the front surface 204 to the back surface 206 of the semiconductor substrate 202 can extend. That way the first section 234 of the second part 230 compared to the rest (e.g. the second section 236 of the second part 230 , the first part 210 and the third part 250 ) of the semiconductor substrate 202 be isolated. This can be, for example, leakage currents and thus the power consumption of an electrical element located on the first section 234 of the second part 230 located, reduce. Furthermore, electromagnetic interference (e.g. crosstalk) can occur between an electrical element that is a first section 234 of the second part 130 located, and electrical elements located on the first part 210 and / or on the third part 250 of the semiconductor substrate 202 are to be reduced.

Zusätzlich können der zweite Teil 230 und der dritte Teil 250 direkt benachbart zu dem zweiten Isoliergraben 240-2 an gegenüberliegenden Seiten des zweiten Isoliergrabens 240-2 sein. Optional können der erste Isoliergraben 240-1 und der zweite Isoliergraben 240-2 in einem einzelnen Isoliergraben enthalten sein, der den zweiten Teil 230 des Halbleitersubstrats 202 lateral umgeben kann.In addition, the second part 230 and the third part 250 directly adjacent to the second isolation trench 240-2 on opposite sides of the second isolation trench 240-2 be. Optionally, the first isolation trench 240-1 and the second isolation trench 240-2 be contained in a single isolation trench, the second part 230 of the semiconductor substrate 202 can surround laterally.

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 2 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1) oder nachstehend (z. B. 3 bis 7 und 8a bis h) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. This in 2 The embodiment shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1 ) or below (e.g. 3 to 7th and 8a to h) described embodiments are mentioned.

3a zeigt einen schematischen lateralen Querschnitt einer Diode 300, die in einem Halbleiterbauelement enthalten ist. Die Implementierung des Halbleiterbauelements, das die Diode 300 umfasst, kann ähnlich sein zu der Implementierung der Halbleiterbauelemente, wie in Verbindung mit 1 und 2 beschrieben. 3b zeigt einen schematischen vertikalen Querschnitt der Diode 300 durch die Anodenkontaktregion der Diode 300, und 3c zeigt einen schematischen vertikalen Querschnitt der Diode 300 durch die Kathodenkontaktregion der Diode 300. 3a shows a schematic lateral cross section of a diode 300 contained in a semiconductor device. The implementation of the semiconductor device that the diode 300 may be similar to the implementation of the semiconductor devices as in connection with 1 and 2 described. 3b shows one schematic vertical cross section of the diode 300 through the anode contact region of the diode 300 , and 3c Figure 3 shows a schematic vertical cross section of the diode 300 through the cathode contact region of the diode 300 .

Die Diode 300 ist eine p-n-Übergangsdiode, die eine p-dotierte Anodenregion 316 und eine n-dotierte Kathodenregion 318 umfasst. Ferner kann die Diode 300 an einem ersten Teil 310 eines Halbleitersubstrats 302, z. B. an einem ersten Abschnitt 314 des ersten Teils 310 des Halbleitersubstrats 302, ähnlich zu dem ersten Abschnitt des ersten Teils des in 1 gezeigten Halbleitersubstrats, implementiert sein. Eine Anodenverdrahtungsstruktur 350 ist in Kontakt mit einer hoch dotierten Anodenkontaktdotierungsregion 352 (z. B. zum Implementieren eines ohmschen Kontakts) und eine Kathodenverdrahtungsstruktur 360 ist in Kontakt mit einer hoch dotierten Kathodenkontaktdotierungsregion 362. Die Diode 300 ist von einem zweiten Teil 330 des Halbleitersubstrats 302 durch einen Isoliergraben 340 und durch eine vergrabene laterale isolierende Festkörperstruktur 312 isoliert. Der Isoliergraben 340 kann die Diode 300 (z. B. den ersten Teil 310 des Halbleitersubstrats 302) lateral direkt umgeben. Der zweite Teil 330 des Halbleitersubstrats 302 kann direkt benachbart zu dem Isoliergraben 340 sein. Die Wände des Isoliergrabens 340 können mit einer grabenwand-isolierenden Schicht 342 beschichtet oder durch dieselbe bedeckt sein. Das Halbleitersubstrat 302 umfasst eine p-dotierte Bulk-Halbleiterschicht 370, eine erste n-dotierte Halbleiterschicht 372, die eine erste durchschnittliche Dotierungskonzentration aufweist, eine zweite n-dotierte Halbleiterschicht 374, die eine zweite durchschnittliche Dotierungskonzentration aufweist, und eine dritte n-dotierte Halbleiterschicht 376, die sich an der Vorderseitenoberfläche des Halbleitersubstrats 302 befindet und eine dritte durchschnittliche Dotierungskonzentration aufweist. Die erste durchschnittliche Dotierungskonzentration kann größer sein als die zweite durchschnittliche Dotierungskonzentration, und die zweite durchschnittliche Dotierungskonzentration kann größer sein als die dritte durchschnittliche Dotierungskonzentration. Ferner ist eine erste Isolierschicht 380 (z. B. Siliziumdioxid) auf der Vorderseitenoberfläche des Halbleitersubstrats 302 angeordnet und eine zweite Isolierschicht 382 (z. B. Siliziumnitrid) ist auf der ersten Isolierschicht 380 angeordnet.The diode 300 is a pn junction diode that has a p-doped anode region 316 and an n-doped cathode region 318 includes. Furthermore, the diode 300 on a first part 310 a semiconductor substrate 302 , e.g. B. on a first section 314 of the first part 310 of the semiconductor substrate 302 , similar to the first section of the first part of the in 1 semiconductor substrate shown. An anode wiring structure 350 is in contact with a highly doped anode contact doping region 352 (e.g. to implement an ohmic contact) and a cathode wiring structure 360 is in contact with a highly doped cathode contact doping region 362 . The diode 300 is from a second part 330 of the semiconductor substrate 302 through an isolation trench 340 and by a buried solid lateral insulating structure 312 isolated. The isolation trench 340 can the diode 300 (e.g. the first part 310 of the semiconductor substrate 302 ) directly surrounded laterally. The second part 330 of the semiconductor substrate 302 can be directly adjacent to the isolation trench 340 be. The walls of the isolation trench 340 can with a trench wall-insulating layer 342 coated or covered by the same. The semiconductor substrate 302 comprises a p-doped bulk semiconductor layer 370 , a first n-doped semiconductor layer 372 having a first average doping concentration, a second n-doped semiconductor layer 374 having a second average doping concentration, and a third n-doped semiconductor layer 376 located on the front surface of the semiconductor substrate 302 and has a third average doping concentration. The first average doping concentration can be greater than the second average doping concentration and the second average doping concentration can be greater than the third average doping concentration. There is also a first insulating layer 380 (e.g. silicon dioxide) on the front surface of the semiconductor substrate 302 arranged and a second insulating layer 382 (e.g. silicon nitride) is on the first insulating layer 380 arranged.

Ein lateraler p-n-Übergang 332 kann sich innerhalb des Halbleitersubstrats 302 in einer vertikalen Distanz von einer Vorderseitenoberfläche des Halbleitersubstrats befinden, die größer ist als eine maximale vertikale Distanz der vergrabenen lateralen isolierenden Festkörperstruktur 312 von der Vorderseitenoberfläche. Ferner kann sich der p-n-Übergang 332 zum Beispiel lateral über den ersten Teil 310 und über den zweiten Teil 330 des Halbleitersubstrats 302 erstrecken.A lateral pn junction 332 can be located within the semiconductor substrate 302 are at a vertical distance from a front surface of the semiconductor substrate which is greater than a maximum vertical distance of the buried lateral insulating solid-state structure 312 from the front surface. Furthermore, the pn junction 332 for example laterally over the first part 310 and about the second part 330 of the semiconductor substrate 302 extend.

Der Isoliergraben 340 kann sich von der Vorderseitenoberfläche des Halbleitersubstrats 302 zu einer Tiefe tiefer als eine maximale Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 312 von der Vorderseitenoberfläche erstrecken. Zusätzlich kann sich der Isoliergraben 340 auch zu einer Tiefe tiefer als die Tiefe des p-n-Übergangs 332 von der Vorderseitenoberfläche erstrecken. Der Isoliergraben 340 kann intern mit leitfähigem Material 346 befüllt sein, um eine Halbleiterschicht an einer Seite des p-n-Übergangs 332 (z. B. an der Seite, die näher an der Rückseitenoberfläche des Halbleitersubstrats ist) zu kontaktieren, derart, dass eine Bias-Spannung oder ein elektrisches Massepotential an dieser Seite des p-n-Übergangs 332 angelegt werden kann. Eine Bias-Spannung kann zum Beispiel den p-n-Übergang 332 während des Betriebs des Halbleiterbauelements 300 in einem Sperrzustand halten.The isolation trench 340 can extend from the front surface of the semiconductor substrate 302 to a depth deeper than a maximum depth of the buried lateral insulating solid-state structure 312 extend from the front surface. In addition, the isolation trench can be 340 also to a depth deeper than the depth of the pn junction 332 extend from the front surface. The isolation trench 340 can internally with conductive material 346 be filled to a semiconductor layer on one side of the pn junction 332 (for example on the side that is closer to the rear surface of the semiconductor substrate) in such a way that a bias voltage or an electrical ground potential on this side of the pn junction 332 can be created. A bias voltage can, for example, be the pn junction 332 during operation of the semiconductor component 300 hold in a locked state.

Die durch die vergrabene laterale isolierende Festkörperstruktur 312 und den Isoliergraben 340 an die Diode 300 bereitgestellte Isolation kann ein Anliegen höherer Betriebsspannungen an die Diode 300 erlauben. Zum Beispiel kann die Diode 300 eine hohe Durchbruchspannung (z.B. höher als 10 V) aufweisen, ohne einen Durchbruch des Halbleiterbauelements und/oder ein Vorspannen in Vorwärtsrichtung des p-n-Übergangs 332 zu riskieren. Zum Beispiel kann ein negatives elektrisches Potential geringer als -10 V (z. B. zwischen -10 V und -20 V, zwischen -20 V und -40 V oder zwischen -40 V und - 100 V oder sogar geringer als -100 V) an die Kathodenregion 318 angelegt werden, ohne ein Vorspannen in Vorwärtsrichtung des p-n-Übergangs 332 aufgrund der Isolation, die durch die vergrabene laterale isolierende Festkörperstruktur 312 und den Isoliergraben 330 bereitgestellt ist.The solid-state structure that is buried through the lateral insulating layer 312 and the isolation trench 340 to the diode 300 The insulation provided can mean that higher operating voltages are applied to the diode 300 allow. For example, the diode 300 have a high breakdown voltage (eg higher than 10 V) without a breakdown of the semiconductor component and / or forward biasing of the pn junction 332 to risk. For example, a negative electrical potential can be less than -10 V (e.g. between -10 V and -20 V, between -20 V and -40 V, or between -40 V and -100 V or even less than -100 V. ) to the cathode region 318 can be applied without biasing in the forward direction of the pn junction 332 due to the isolation created by the buried lateral insulating solid structure 312 and the isolation trench 330 is provided.

Zum Beispiel können 3a-c ein Isolationskonzept mit der Implementierung einer lateralen Hochspannungsdiode zeigen.For example can 3a-c show an insulation concept with the implementation of a lateral high-voltage diode.

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 3 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-2) oder nachstehend (z. B. 4-7 und 8a-h) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. This in 3 The embodiment shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1-2 ) or below (e.g. 4-7 and 8a-h ) described embodiments are mentioned.

4 zeigt einen schematischen vertikalen Querschnitt eines Halbleiterbauelements 400. Die Implementierung des Halbleiterbauelements 400 ist ähnlich zu der Implementierung des in 2 gezeigten Halbleiterbauelements. Das Halbleiterbauelement 400 umfasst einen Bipolartransistor, der sich an einem ersten Abschnitt 414 eines ersten Teils 410 eines Halbleitersubstrats 402 befindet, das in dem Halbleiterbauelement 400 enthalten ist. Der Bipolartransistor ist ein lateraler Bipolartransistor, z. B. werden sein Emitter, seine Basis und sein Kollektor von der Vorderseitenoberfläche des Halbleitersubstrats 402 kontaktiert. 4th FIG. 3 shows a schematic vertical cross section of a semiconductor component 400 . The implementation of the semiconductor component 400 is similar to the implementation of the in 2 semiconductor device shown. The semiconductor component 400 includes a bipolar transistor attached to a first section 414 of a first part 410 a semiconductor substrate 402 located in the semiconductor device 400 is included. The bipolar transistor is a lateral bipolar transistor, e.g. B. its emitter, its base and its collector are from the front surface of the semiconductor substrate 402 contacted.

Ferner umfasst das Halbleiterbauelement 400 einen ersten Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET; MOSFET = metal-oxide semiconductor field effect transistor), bei diesem Beispiel ein Negativ-Kanal- (n-Kanal-) MOSFET, an einem zweiten Teil 430 des Halbleitersubstrats 402 und einen zweiten MOSFET, bei diesem Beispiel ein Positiv-Kanal- (p-Kanal-) MOSFET, an einem dritten Teil 450 des Halbleitersubstrats 402.Furthermore, the semiconductor component comprises 400 a first metal-oxide-semiconductor field effect transistor (MOSFET; MOSFET = metal-oxide semiconductor field effect transistor), in this example a negative-channel (n-channel) MOSFET, on a second part 430 of the semiconductor substrate 402 and a second MOSFET, in this example a positive channel (p-channel) MOSFET, on a third part 450 of the semiconductor substrate 402 .

Innerhalb des Halbleitersubstrats 402 kann der pnp-Bipolartransistor von dem n-Kanal-MOSFET und dem p-Kanal-MOSFET durch zwei Isoliergräben 440 und eine vergrabene laterale isolierende Festkörperstruktur 412 isoliert sein. Ferner können innerhalb des Halbleitersubstrats 402 der n-Kanal-MOSFET und der p-Kanal-MOSFET voneinander durch einen Isoliergraben 440 und einen lateralen p-n-Übergang 432 isoliert sein. Der Isoliergraben 440 umfasst grabenwand-isolierende Schichten an den Wänden sowie innere Teile, die mit einem leitfähigen Material befüllt sind, derart, dass eine Bias-Spannung oder ein elektrisches Massepotential an die Seite des lateralen p-n-Übergangs 432 angelegt werden kann, die näher an der Rückseitenoberfläche des Halbleitersubstrats 402 ist.Inside the semiconductor substrate 402 the pnp bipolar transistor can be separated from the n-channel MOSFET and the p-channel MOSFET through two isolation trenches 440 and a buried solid lateral insulating structure 412 be isolated. Furthermore, within the semiconductor substrate 402 the n-channel MOSFET and the p-channel MOSFET from each other through an isolation trench 440 and a lateral pn junction 432 be isolated. The isolation trench 440 comprises trench wall-insulating layers on the walls and inner parts which are filled with a conductive material in such a way that a bias voltage or an electrical ground potential is applied to the side of the lateral pn junction 432 that can be applied closer to the rear surface of the semiconductor substrate 402 is.

Bei diesem Beispiel befindet sich der laterale p-n-Übergang 432 ferner in der gleichen maximalen vertikalen Distanz von der Vorderseitenoberfläche des Halbleitersubstrats 402 wie die vergrabene laterale isolierende Festkörperstruktur 412.In this example the lateral pn junction is located 432 further at the same maximum vertical distance from the front surface of the semiconductor substrate 402 like the buried solid lateral insulating structure 412 .

Der zweite Teil 430 und der dritte Teil 450 des Halbleitersubstrats 402 können nur Halbleitermaterial umfassen, z. B. dotiertes und/oder intrinsisches monokristallines Halbleitermaterial, mit Dotierungskonzentrationen zwischen z. B. 1014 cm-3 und 1019 cm-3, oder zwischen 5·1014 cm-3 und 5·1018 cm-3).The second part 430 and the third part 450 of the semiconductor substrate 402 may only comprise semiconductor material, e.g. B. doped and / or intrinsic monocrystalline semiconductor material, with doping concentrations between z. B. 10 14 cm -3 and 10 19 cm -3 , or between 5 · 10 14 cm -3 and 5 · 10 18 cm -3 ).

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 4 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-3) oder nachstehend (z. B. 5-7 und 8a-h) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. This in 4th The embodiment shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1-3 ) or below (e.g. 5-7 and 8a-h ) described embodiments are mentioned.

5a zeigt eine schematische Darstellung einer Schaltung 500, die durch einen Controller-Area-Network- (CAN-; CAN = Steuerungsbereichsnetzwerk-) Sendeempfänger enthalten ist, gemäß einem Ausführungsbeispiel. Die Elemente des in 5a gezeigten CAN-Sendeempfängers können durch ein einzelnes Halbleiterbauelement, z. B. an einem einzelnen Halbleitersubstrat, implementiert sein. 5a shows a schematic representation of a circuit 500 which is contained by a controller area network (CAN; CAN = control area network) transceiver, according to an embodiment. The elements of the in 5a CAN transceiver shown can be replaced by a single semiconductor device, e.g. B. on a single semiconductor substrate can be implemented.

Ein p-Kanal-Transistor 503 (z. B. ein p-Kanal-MOSFET) ist als eine Ausgangsstufe des CAN-Sendeempfängers mit dem CAN-High- (CANH-; CANH = CAN high = CAN hoch) Signal eines CAN-Busses verbunden und wird durch eine CANH-Steuerschaltung 505 getrieben. Zum Beispiel kann das Gate des p-Kanal-Transistors 503 durch die CANH-Steuerschaltung 505 gesteuert werden. Die Source des p-Kanal-Transistors 503 ist mit der Kathode einer Highside- (HS-) Diode 501 verbunden. Der Drain des p-Kanal-Transistors 503 ist mit dem CANH-Signal verbunden. Die HS-Diode 501 kann für einen Umgekehrte-Polarität-Schutz verwendet werden. Die Anode der HS-Diode 501 ist mit einer DC-Spannungsversorgung Vcc verbunden. Die DC-Spannungsversorgung kann zum Beispiel eine Versorgungsspannung von 5 V aufweisen, aber auch höhere Versorgungsspannungen, z. B. zwischen 5 V und 10 V, sind möglich.A p-channel transistor 503 (e.g. a p-channel MOSFET) is connected as an output stage of the CAN transceiver to the CAN high (CANH-; CANH = CAN high = CAN high) signal of a CAN bus and is connected by a CANH- Control circuit 505 driven. For example, the gate of the p-channel transistor 503 by the CANH control circuit 505 being controlled. The source of the p-channel transistor 503 is with the cathode of a highside (HS) diode 501 connected. The drain of the p-channel transistor 503 is connected to the CANH signal. The HS diode 501 can be used for reverse polarity protection. The anode of the HV diode 501 is connected to a DC power supply Vcc. The DC voltage supply can, for example, have a supply voltage of 5 V, but also higher supply voltages, e.g. B. between 5 V and 10 V are possible.

Ein n-Kanal-Transistor 509 (z. B. ein n-Kanal-MOSFET) kann als eine Ausgangsstufe des CAN-Sendeempfängers mit dem CAN-Low- (CANL-; CANL = CAN low = CAN niedrig) Signal eines CAN-Busses verbunden sein und kann an seinem Gate durch eine CANL-Steuerschaltung 511 getrieben werden. Die Source des n-Kanal-Transistors 509 kann mit Masse verbunden sein, z. B. einer digitalen Masse des CAN-Sendeempfängers. Der Drain des n-Kanal-Transistors 509 kann mit der Kathode einer Lowside- (LS-) Diode 507 verbunden sein. Die Lowside- (LS-) Diode 507 kann für einen Umgekehrte-Polarität-Schutz verwendet werden und ihre Anode kann mit dem CANL-Signal verbunden sein. Ferner kann sich ein Abschlusswiderstand, der zum Beispiel einen Wert von 120 Ohm aufweisen kann, zwischen der CANL- und CANH-Signalleitung befinden.An n-channel transistor 509 (e.g. an n-channel MOSFET) can be connected as an output stage of the CAN transceiver to the CAN low (CANL; CANL = CAN low = CAN low) signal of a CAN bus and can be connected to its gate by a CANL control circuit 511 to be driven. The source of the n-channel transistor 509 can be connected to ground, e.g. B. a digital ground of the CAN transceiver. The drain of the n-channel transistor 509 can with the cathode of a low-side (LS) diode 507 be connected. The low-side (LS) diode 507 can be used for reverse polarity protection and its anode can be connected to the CANL signal. Furthermore, a terminating resistor, which can have a value of 120 ohms, for example, can be located between the CANL and CANH signal lines.

Die Highside- (HS-) Diode 501 für Umgekehrte-Polarität-Schutz kann zwischen dem p-Kanal-Transistor 503 und der Spannungsversorgung Vcc (z. B. über dem p-Kanal-Transistor 503) angeordnet sein, da das CANH-Signal +/- 40 V annehmen kann und das Potential der Kathode der HS-Diode 501 möglicherweise nicht unter 0 V (z. B. Masse) sinkt.The highside (HS) diode 501 for reverse polarity protection can be used between the p-channel transistor 503 and the voltage supply Vcc (e.g. via the p-channel transistor 503 ) because the CANH signal can assume +/- 40 V and the potential of the cathode of the HS diode 501 may not drop below 0 V (e.g. ground).

Zum Beispiel können sich die Highside- (HS-) Diode 501 und/oder der p-Kanal-Transistor 503 an einem isolierten Abschnitt eines Teils des Halbleitersubstrats (z. B. einem ersten Teil des in 1-4 gezeigten Halbleitersubstrats) befinden, wie in Verbindung mit einer oder mehreren der 1-4 beschrieben.For example, the highside (HS) diode 501 and / or the p-channel transistor 503 on an isolated portion of part of the semiconductor substrate (e.g. a first part of the in 1-4 semiconductor substrate shown), as in Connection with one or more of the 1-4 described.

Auf diese Weise kann es vermieden werden (z. B. wenn die HS-Diode 501 zwischen den Drain des p-Kanal-Transistors 503 und das CANH-Signal platziert wurde, und das Potential der Kathode der HS-Diode 501 möglicherweise unter 0 V, z. B. auf -40 V, sinkt), dass der laterale p-n-Übergang des Halbleitersubstrats (z. B. die Substratdiode) möglicherweise in Vorwärtsrichtung vorgespannt wird. Ein Senken eines hohen Stroms (z. B. mehr als 100 mA, mehr als 500 mA, mehr als 1000 mA oder sogar mehr als 5000 mA) von dem negativen Potential an der Kathode kann vermieden werden, was die HS-Diode 501 und den CAN-Sendeempfänger möglicherweise beschädigt.In this way it can be avoided (e.g. if the HV diode 501 between the drain of the p-channel transistor 503 and the CANH signal was placed, and the potential of the cathode of the HS diode 501 possibly below 0 V, e.g. B. to -40 V, sinks) that the lateral pn junction of the semiconductor substrate (z. B. the substrate diode) may be biased in the forward direction. A lowering of a high current (e.g. more than 100 mA, more than 500 mA, more than 1000 mA or even more than 5000 mA) from the negative potential at the cathode can be avoided, which is what the HS diode does 501 and the CAN transceiver may be damaged.

Hieraus (z. B. durch Anordnen der HS-Diode 501 zwischen der Source des p-Kanal-Transistors 503 und der Spannungsversorgung Vcc) kann sich eine +40-V-Spannung an der Source des p-Kanal-Transistors 503 ergeben und somit ist es möglicherweise erforderlich, dass die CANH-Steuerschaltung 505 mit Hochspannungselementen (z. B. elektrischen Elementen, die eine Durchbruchspannung höher als 40 V aufweisen) implementiert wird, und somit in Bezug auf die CANL-Steuerschaltung 511, die mit elektrischen Elementen realisiert sein kann, die eine relativ geringe Durchbruchspannung, z. B. geringer als 10 V, aufweisen, unsymmetrisch sein kann.From this (e.g. by arranging the HV diode 501 between the source of the p-channel transistor 503 and the voltage supply Vcc) can have a + 40 V voltage at the source of the p-channel transistor 503 result and thus it may be necessary that the CANH control circuit 505 is implemented with high voltage elements (e.g. electrical elements having a breakdown voltage higher than 40 V), and thus with respect to the CANL control circuit 511 that can be implemented with electrical elements that have a relatively low breakdown voltage, e.g. B. less than 10 V, may be asymmetrical.

Abgesehen davon kann die HS-Diode 501 die maximale Gate-Spannung (z. B. den maximalen Absolutwert der Gate-zu-Source-Spannung) des p-Kanal-Transistors 503 reduzieren, sodass es möglicherweise erforderlich ist, dass der p-Kanal-Transistor 503 größer bemessen wird (z. B. ist es möglicherweise erforderlich, dass seine Kanalbreite vergrößert wird), um zum Beispiel den gleichen Drain-Strom von der Spannungsversorgung Vcc zu leiten, wie ohne eine Diode, die zwischen die Source des p-Kanal-Transistors 503 und die Spannungsversorgung platziert ist. Ferner kann die Elektromagnetische-Störung-(EMI-; EMI = electromagnetic interference) Nachhaltigkeit des CAN-Sendeempfängers aufgrund eines Stromflusses durch die HS-Diode 501 abnehmen.Apart from that, the HS diode can 501 the maximum gate voltage (e.g. the maximum absolute value of the gate-to-source voltage) of the p-channel transistor 503 reduce so it may require the p-channel transistor 503 is made larger (e.g. its channel width may need to be increased), for example to conduct the same drain current from the voltage supply Vcc as without a diode connected between the source of the p-channel transistor 503 and the power supply is in place. Furthermore, the electromagnetic interference (EMI) sustainability of the CAN transceiver due to a current flowing through the high voltage diode 501 lose weight.

5b zeigt eine schematische Darstellung einer Schaltung 550, die in einem anderen CAN-Sendeempfänger enthalten ist, gemäß einem Ausführungsbeispiel. Die Schaltung 550 ist ähnlich zu der in 5a gezeigten Schaltung. Allerdings ist bei der zweiten Schaltung 550 die HS-Diode 513 von den anderen Schaltungselementen durch zumindest einen Isoliergraben und eine vergrabene laterale isolierende Festkörperstruktur isoliert, wie für den ersten Abschnitt des ersten Teils des Halbleitersubstrats von einer der 1-4 beschrieben, (z. B. ähnlich zu der in 3 dargestellten Diode 300). Diese Art von Isolation kann ein Platzieren der HS-Diode 513 zwischen den Drain des p-Kanal-Transistors 515 der zweiten Schaltung 550 und die CANH-Signalleitung (z. B. vor den p-Kanal-Transistor 515) erlauben, ohne ein Vorspannen in Vorwärtsrichtung eines lateralen p-n-Übergangs in dem Halbleitersubstrat zu riskieren. Zum Beispiel kann die CANH-Steuerschaltung 517 mit elektrischen Elementen mit einer relativ geringen Durchbruchspannung, z. B. geringer als 10 V, implementiert werden. Zusätzlich kann der maximale Absolutwert der Gate-zu-Source-Spannung des p-Kanal-Transistors 515 der zweiten Schaltung 550 höher sein als der des p-Kanal-Transistor 503 der ersten Schaltung 500, derart, dass der p-Kanal-Transistor 515 der zweiten Schaltung 550 kleiner sein kann (z. B. eine kleinere Kanalbreite aufweisen kann) als der p-Kanal-Transistor 503 der ersten Schaltung 500. 5b shows a schematic representation of a circuit 550 that is contained in another CAN transceiver, according to an embodiment. The circuit 550 is similar to the in 5a circuit shown. However, it is with the second circuit 550 the HS diode 513 isolated from the other circuit elements by at least one isolation trench and a buried lateral isolating solid-state structure, as for the first portion of the first part of the semiconductor substrate of one of the 1-4 (e.g. similar to the one in 3 shown diode 300 ). This type of isolation can be a placement of the HV diode 513 between the drain of the p-channel transistor 515 the second circuit 550 and the CANH signal line (e.g. in front of the p-channel transistor 515 ) without risking forward biasing of a lateral pn junction in the semiconductor substrate. For example, the CANH control circuit 517 with electrical elements with a relatively low breakdown voltage, e.g. B. less than 10 V can be implemented. In addition, the maximum absolute value of the gate-to-source voltage of the p-channel transistor 515 the second circuit 550 be higher than that of the p-channel transistor 503 the first circuit 500 , such that the p-channel transistor 515 the second circuit 550 may be smaller (e.g., may have a smaller channel width) than the p-channel transistor 503 the first circuit 500 .

Zum Beispiel kann der Entwurf des CAN-Sendeempfängers vereinfacht sein und/oder das Verhalten des CAN-Sendeempfängers kann verbessert werden, wenn die HS-Diode 513 vor den p-Kanal-Transistor 515 (z.B. zwischen den p-Kanal-Transistor 515 und das CANH-Signal) platziert wird, wenn die HS-Diode 513 von dem Halbleitersubstrat dielektrisch isoliert ist.For example, the design of the CAN transceiver can be simplified and / or the behavior of the CAN transceiver can be improved if the HS diode 513 in front of the p-channel transistor 515 (e.g. between the p-channel transistor 515 and the CANH signal) is placed when the HS diode 513 is dielectrically isolated from the semiconductor substrate.

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 5 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-4) oder nachstehend (z. B. 6-7 und 8a-h) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. This in 5 The embodiment shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1-4 ) or below (e.g. 6-7 and 8a-h ) described embodiments are mentioned.

6 zeigt einen schematischen vertikalen Querschnitt eines Halbleiterbauelements 600 gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 600 umfasst ein Halbleitersubstrat 602. Eine vergrabene laterale isolierende Festkörperschicht 612 befindet sich innerhalb des Halbleitersubstrats 602. Die vergrabene laterale isolierende Festkörperschicht 602 erstreckt sich lateral über weniger als 80 % eines lateralen Gesamtbereichs des Halbleitersubstrats 602. Ferner umfasst das Halbleiterbauelement 600 einen Isoliergraben 640. Der Isoliergraben 640 erstreckt sich vertikal von einer Vorderseitenoberfläche 604 des Halbleitersubstrats 602 zu der vergrabenen lateralen isolierenden Festkörperschicht 612. Ferner umgibt der Isoliergraben 640 die vergrabene laterale isolierende Festkörperschicht 612 (komplett) lateral. 6 FIG. 3 shows a schematic vertical cross section of a semiconductor component 600 according to an embodiment. The semiconductor component 600 comprises a semiconductor substrate 602 . A buried solid lateral insulating layer 612 is located within the semiconductor substrate 602 . The buried solid lateral insulating layer 602 extends laterally over less than 80% of a total lateral area of the semiconductor substrate 602 . Furthermore, the semiconductor component comprises 600 an isolation trench 640 . The isolation trench 640 extends vertically from a front surface 604 of the semiconductor substrate 602 to the buried solid lateral insulating layer 612 . Furthermore, the isolation trench surrounds 640 the buried solid lateral insulating layer 612 (completely) lateral.

Durch Bereitstellen der vergrabenen lateralen isolierenden Festkörperschicht 612 und des Isoliergrabens 640 in dem Halbleitersubstrat 602 kann ein erster Abschnitt 614 des Halbleitersubstrats 602 von dem Rest des Halbleitersubstrats 602 innerhalb des Halbleitersubstrats 602 elektrisch isoliert sein. Zum Beispiel kann der erste Abschnitt 614 direkt lateral durch den Isoliergraben 640 umgeben sein und direkt vertikal durch die vergrabene laterale isolierende Festkörperschicht 612 begrenzt sein.By providing the buried solid lateral insulating layer 612 and the isolation trench 640 in the semiconductor substrate 602 can a first section 614 of the semiconductor substrate 602 from the rest of the semiconductor substrate 602 within the semiconductor substrate 602 be electrically isolated. For example, the first section 614 directly laterally through the isolation trench 640 be surrounded and directly vertically by the buried lateral insulating solid layer 612 be limited.

Die vergrabene laterale isolierende Festkörperschicht 612 kann sich lateral über weniger als 80 % (oder weniger als 50 % oder weniger als 10 %) des lateralen Gesamtbereichs des Halbleitersubstrats 602 erstrecken.The buried solid lateral insulating layer 612 can extend laterally over less than 80% (or less than 50% or less than 10%) of the total lateral area of the semiconductor substrate 602 extend.

Ein Schaltungselement, das eine Durchbruchspannung höher als 10 V aufweist, kann an dem ersten Abschnitt 614 des Halbleitersubstrats 602 implementiert sein, der von dem Rest des Halbleitersubstrats 602 durch den Isoliergraben und die vergrabene laterale isolierende Festkörperschicht 612 elektrisch isoliert ist.A circuit element that has a breakdown voltage higher than 10 V can be applied to the first portion 614 of the semiconductor substrate 602 be implemented by the rest of the semiconductor substrate 602 through the isolation trench and the buried lateral solid-state isolating layer 612 is electrically isolated.

Bei einigen Beispielen kann der erste Abschnitt 614 des Halbleitersubstrats 602 einzig Halbleitermaterial umfassen (z.B. mit Dotierungskonzentrationen zwischen 1*1014cm-3 und 1*1019 cm-3, oder zwischen 5·1014 cm-3 und 5·1018 cm-3).In some examples, the first section 614 of the semiconductor substrate 602 comprise only semiconductor material (eg with doping concentrations between 1 * 10 14 cm -3 and 1 * 10 19 cm -3 , or between 5 · 10 14 cm -3 and 5 · 10 18 cm -3 ).

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 6 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-5) oder nachstehend (z. B. 7 und 8a-h) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. This in 6 The embodiment shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1-5 ) or below (e.g. 7th and 8a-h ) described embodiments are mentioned.

7 zeigt ein Flussdiagramm eines Verfahrens 700 zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Verfahren 700 umfasst ein Bilden 710 einer dielektrischen Isolierschicht auf einer ersten Halbleiterschicht. Ferner umfasst das Verfahren 700 ein Strukturieren 720 der dielektrischen Isolierschicht, um zumindest eine laterale isolierende Festkörperstruktur zu bilden. Das Verfahren 700 umfasst auch ein Bilden 730 eines Halbleitermaterials auf der ersten Halbleiterschicht und auf der zumindest einen lateralen isolierenden Festkörperstruktur. Das Bilden 730 des Halbleitermaterials wird ausgeführt, um ein Halbleitersubstrat des Halbleiterbauelements mit zumindest einer vergrabenen lateralen isolierenden Festkörperstruktur zu erhalten, die sich innerhalb des Halbleitersubstrats befindet. Ferner umfasst das Verfahren 700 ein Bilden 740 eines Isoliergrabens. Der Isoliergraben erstreckt sich vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu der vergrabenen lateralen isolierenden Festkörperstruktur. Der Isoliergraben kann die vergrabene laterale isolierende Festkörperstruktur lateral (komplett) umgeben. 7th shows a flow diagram of a method 700 for forming a semiconductor device according to an embodiment. The procedure 700 includes forming 710 a dielectric insulating layer on a first semiconductor layer. The method also includes 700 a structuring 720 the dielectric insulating layer to form at least one lateral insulating solid-state structure. The procedure 700 also includes forming 730 a semiconductor material on the first semiconductor layer and on the at least one lateral insulating solid-state structure. Making 730 of the semiconductor material is carried out in order to obtain a semiconductor substrate of the semiconductor component with at least one buried lateral insulating solid-state structure which is located within the semiconductor substrate. The method also includes 700 a making 740 an isolation trench. The isolation trench extends vertically from a front surface of the semiconductor substrate to the buried lateral solid-state insulating structure. The isolation trench can laterally (completely) surround the buried lateral insulating solid-state structure.

Durch Implementieren einer vergrabenen lateralen isolierenden Festkörperstruktur, die sich innerhalb eines Halbleitersubstrats und eines Isoliergrabens befindet, kann ein erstes Segment des Halbleitersubstrats an einer Vorderseitenoberfläche des Halbleitersubstrats von dem Rest des Halbleitersubstrats innerhalb des Halbleitersubstrats isoliert werden. Auf diese Weise können elektrische Elemente, die bei unterschiedlichen Betriebsspannungen arbeiten, an dem gleichen Halbleitersubstrat implementiert werden.By implementing a buried lateral insulating solid-state structure located within a semiconductor substrate and an isolation trench, a first segment of the semiconductor substrate on a front surface of the semiconductor substrate can be isolated from the remainder of the semiconductor substrate within the semiconductor substrate. In this way, electrical elements that operate at different operating voltages can be implemented on the same semiconductor substrate.

Zum Beispiel kann das Bilden 730 von Halbleitermaterial auf der ersten Halbleiterschicht und auf der zumindest einen lateralen isolierenden Festkörperstruktur ein selektives epitaxiales Aufwachsen von Halbleitermaterial an der Oberfläche der ersten Halbleiterschicht während eines ersten Epitaxieprozesses umfassen, zumindest bis die zumindest eine laterale isolierende Festkörperstruktur durch Halbleitermaterial aufgrund von lateralem Wachstum bedeckt ist.For example, education can 730 of semiconductor material on the first semiconductor layer and on the at least one lateral insulating solid-state structure comprise a selective epitaxial growth of semiconductor material on the surface of the first semiconductor layer during a first epitaxial process, at least until the at least one lateral insulating solid-state structure is covered by semiconductor material due to lateral growth.

Durch Überwachsen der lateralen isolierenden Festkörperstruktur während eines ersten Epitaxieprozesses bei einer relativ geringen Rate kann eine Gitterstruktur von hoher Qualität, z. B. mit nur wenigen kristallographischen Defekten, trotz der lateralen isolierenden Festkörperstruktur erreicht werden.By overgrowing the solid lateral isolating structure during a first epitaxial process at a relatively low rate, a high quality lattice structure, e.g. B. can be achieved with only a few crystallographic defects, despite the lateral insulating solid structure.

Zusätzlich kann das Bilden 730 von Halbleitermaterial ferner ein epitaxiales Aufwachsen von Halbleitermaterial während eines zweiten Epitaxieprozesses umfassen, um die Dicke des Halbleitermaterials über der vergrabenen lateralen isolierenden Festkörperstruktur zu erhöhen. Zum Beispiel kann der erste Epitaxieprozess bei einer ersten durchschnittlichen epitaxialen Wachstumsrate durchgeführt werden, während der zweite Epitaxieprozess bei einer zweiten durchschnittlichen epitaxialen Wachstumsrate ausgeführt werden kann. Die zweite durchschnittliche epitaxiale Wachstumsrate kann höher sein (z. B. mehr als 20 % oder mehr als 50 % schneller) als die erste durchschnittliche epitaxiale Wachstumsrate. Nach einem lateralen Überwachsen kann die Wachstumsrate zum Beispiel erhöht werden, um die Herstellungszeit zu reduzieren.In addition, the making can 730 of semiconductor material further comprise epitaxially growing semiconductor material during a second epitaxial process to increase the thickness of the semiconductor material over the buried lateral solid-state insulating structure. For example, the first epitaxial process can be performed at a first average epitaxial growth rate, while the second epitaxial process can be performed at a second average epitaxial growth rate. The second average epitaxial growth rate can be higher (e.g., more than 20% or more than 50% faster) than the first average epitaxial growth rate. After a lateral overgrowth, for example, the growth rate can be increased in order to reduce the manufacturing time.

Sobald die laterale isolierende Festkörperstruktur mit Halbleitermaterial überwachsen ist, das eine Gitterstruktur von hoher Qualität aufweist, kann mehr Halbleitermaterial während eines zweiten Epitaxieprozesses oben auf dem Halbleitermaterial, das die laterale isolierende Festkörperstruktur während des ersten Epitaxieprozesses überwachsen hat, gebildet werden. Die durchschnittliche epitaxiale Wachstumsrate des zweiten Epitaxieprozesses kann in Bezug auf die erste durchschnittliche epitaxiale Wachstumsrate des ersten Epitaxieprozesses erhöht werden, da die laterale isolierende Festkörperstruktur bereits überwachsen ist und möglicherweise keine kristallographischen Defekte auf dem während des zweiten Epitaxieprozesses gebildeten Halbleitermaterial verursacht. Somit kann die durchschnittliche epitaxiale Gesamtwachstumsrate des gesamten Epitaxieprozesses, der den ersten Epitaxieprozess und den zweiten Epitaxieprozess umfasst, erhöht werden.Once the lateral solid-state isolating structure is overgrown with semiconductor material that has a high quality lattice structure, more semiconductor material can be formed during a second epitaxial process on top of the semiconductor material that overgrown the lateral solid-state isolating structure during the first epitaxial process. The average epitaxial growth rate of the second epitaxial process can be increased in relation to the first average epitaxial growth rate of the first epitaxial process, since the lateral insulating solid-state structure is already overgrown and possibly does not cause any crystallographic defects on the semiconductor material formed during the second epitaxial process. Thus, the total average epitaxial growth rate of the entire epitaxial process including the first epitaxial process and the second epitaxial process can be increased.

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 7 gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-6) oder nachstehend (z. B. 8a-h) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. In the 7th Embodiments shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1-6 ) or below (e.g. 8a-h ) described embodiments are mentioned.

8a-h zeigen Querschnitte während des Bildens eines Halbleiterbauelements 800 gemäß einem Ausführungsbeispiel. 8a-h show cross-sections during the formation of a semiconductor device 800 according to an embodiment.

8a zeigt eine schematische Darstellung einer Ionenimplantation (z. B. einer vergrabenen Schichtimplantation) in einen Halbleiterwafer 802. Der Halbleiterwafer 802 kann ein intrinsisches oder dotiertes monokristallines Halbleitersubstrat sein. Es kann zum Beispiel mit Aluminiumionen oder Borionen mit einer leichten Dotierungskonzentration, z. B. zwischen 5·1013 cm-3 und 5·1015 cm-3, p-dotiert sein. Der Halbleiterwafer 802 kann ein Halbleiterwafer oder ein Halbleiterchip einer Dicke von z. B. mehr als 50 µm (z. B. zwischen 50 µm und 300 µm oder 300 µm und 550 µm oder 550 µm und 750 µm oder 750 µm und 1000 µm, oder sogar dicker als 1000 µm) sein. Die implantierten Ionen können zum Beispiel n-Dotierstoffe sein (z. B. Stickstoffionen, Phosphorionen oder Arsenionen). Die Penetrationstiefe der implantierten Ionen von der Vorderseitenoberfläche des Halbleitersubstrats kann zum Beispiel zwischen 10 nm und 1 µm liegen, aber auch größere Tiefen sind möglich, z. B. zwischen 1 µm und 2 µm oder zwischen 2 µm und 4 µm. Eine entsprechende Schicht von implantierten Ionen 862 an der Vorderseitenoberfläche des Halbleiterwafers 802 ist auch in 8a gezeigt. 8a shows a schematic representation of an ion implantation (for example a buried layer implantation) in a semiconductor wafer 802 . The semiconductor wafer 802 can be an intrinsic or doped monocrystalline semiconductor substrate. For example, it can be made with aluminum ions or boron ions with a slight doping concentration, e.g. B. between 5 · 10 13 cm -3 and 5 · 10 15 cm -3 , be p-doped. The semiconductor wafer 802 a semiconductor wafer or a semiconductor chip having a thickness of e.g. B. more than 50 μm (for example between 50 μm and 300 μm or 300 μm and 550 μm or 550 μm and 750 μm or 750 μm and 1000 μm, or even thicker than 1000 μm). The implanted ions can be, for example, n-type dopants (e.g. nitrogen ions, phosphorus ions or arsenic ions). The depth of penetration of the implanted ions from the front surface of the semiconductor substrate can be, for example, between 10 nm and 1 μm, but greater depths are also possible, e.g. B. between 1 µm and 2 µm or between 2 µm and 4 µm. A corresponding layer of implanted ions 862 on the front surface of the semiconductor wafer 802 is also in 8a shown.

8b zeigt eine schematische Darstellung eines Ausheilens des Halbleiterwafers 802. Während des Ausheilungsschrittes (z. B. einer Wärmebehandlung bei z. B. ungefähr 1000 °C des Halbleiterwafers 802) diffundieren die implantierten Ionen zu einer großen Tiefe in den Halbleiterwafer 802 und werden in das Gitter des Halbleiterwafers 802 eingebaut. Auf diesem Wege wird zum Beispiel eine n-dotierte erste Halbleiterschicht 864 (z. B. die eine Dotierungskonzentration von mehr als 1*1018 cm-3 oder mehr als 1*1019 cm-3 aufweist) an der Vorderseitenoberfläche des Halbleiterwafers 802 gebildet. Diese erste Halbleiterschicht 864 kann eine Dicke größer als 1 µm (oder größer als 5 µm, größer als 10 µm oder größer als 20 µm) aufweisen. Auf diese Weise kann ein lateraler p-n-Übergang 832, der sich lateral über den gesamten lateralen Bereich des Halbleiterwafers 802 erstrecken kann, gebildet werden. 8b stellt ferner ein Bilden einer dielektrischen Isolierschicht 812 auf dem Halbleiterwafer 802 dar. Zum Beispiel kann die dielektrische Isolierschicht 812 während des Ausheilungsschrittes als ein Eintreiben (Drive-In) mit Thermooxidation gebildet werden. Im Verlauf der Thermooxidation kann die Vorderseitenoberfläche des Halbleiterwafers 802 (z. B. die Vorderseitenoberfläche der ersten Halbleiterschicht 864) oxidieren. Alternativ kann die dielektrische Isolierschicht 812 auf die erste Halbleiterschicht 864 durch chemische Gasphasenabscheidung abgeschieden werden. Die Dicke der dielektrischen Isolierschicht 812 kann dicker sein als 100 nm und geringer als 2 µm (z. B. zwischen 100 nm und 200 nm, zwischen 200 nm und 400 nm, zwischen 400 nm und 800 nm oder zwischen 800 nm und 2 µm). 8b FIG. 4 shows a schematic illustration of an annealing of the semiconductor wafer 802 . During the annealing step (e.g. a heat treatment at e.g. about 1000 ° C of the semiconductor wafer 802 ) the implanted ions diffuse to a great depth into the semiconductor wafer 802 and are in the lattice of the semiconductor wafer 802 built-in. In this way, an n-doped first semiconductor layer, for example 864 (e.g. which has a doping concentration of more than 1 * 10 18 cm -3 or more than 1 * 10 19 cm -3 ) on the front surface of the semiconductor wafer 802 educated. This first semiconductor layer 864 may have a thickness greater than 1 µm (or greater than 5 µm, greater than 10 µm or greater than 20 µm). In this way, a lateral pn junction 832, which extends laterally over the entire lateral region of the semiconductor wafer 802 can extend, be formed. 8b further provides formation of a dielectric insulating layer 812 on the semiconductor wafer 802 For example, the dielectric insulating layer 812 be formed during the annealing step as a drive-in with thermal oxidation. In the course of thermal oxidation, the front surface of the semiconductor wafer 802 (e.g. the front surface of the first semiconductor layer 864 ) oxidize. Alternatively, the dielectric insulating layer 812 on the first semiconductor layer 864 be deposited by chemical vapor deposition. The thickness of the dielectric insulating layer 812 can be thicker than 100 nm and less than 2 µm (e.g. between 100 nm and 200 nm, between 200 nm and 400 nm, between 400 nm and 800 nm or between 800 nm and 2 µm).

In 8a und 8b kann ein Bipolar-CMOS-DMOS- (BCD-) Prozess für eine Vergrabene-Schicht- (BL-; BL = buried layer) Implantation und Eintreiben dargestellt sein.In 8a and 8b For example, a bipolar CMOS-DMOS (BCD) process for buried layer (BL) implantation and driving can be shown.

8c zeigt eine schematische Darstellung eines Strukturierens der dielektrischen Isolierschicht 812. Das Strukturieren der dielektrischen Isolierschicht 812 kann einen photolithographischen Prozess umfassen. Dieser kann ein Abscheiden und ein Strukturieren einer Photoresistschicht 868 umfassen. Das Strukturieren der dielektrischen Isolierschicht 812 kann dann ferner ein Ätzen (z. B. Nassätzen oder Trockenätzen) der dielektrischen Isolierschicht 812 umfassen, die durch die entwickelte Photoresistschicht 868 maskiert ist. Somit kann eine laterale isolierende Festkörperstruktur 812 erhalten werden, wie in 8c gezeigt. Das verbleibende Photoresist 868 auf der lateralen isolierenden Festkörperstruktur 812 kann nasschemisch abgezogen werden oder durch Plasmaveraschen. Eine minimale laterale Erstreckung der lateralen isolierenden Festkörperstruktur 812 kann größer als 1 µm und kleiner als 50 µm (z. B. zwischen 1 µm und 5 µm, zwischen 5 µm und 10 µm, zwischen 10 µm und 20 µm oder zwischen 20 µm und 50 µm) sein. 8c shows a schematic representation of a structuring of the dielectric insulating layer 812 . The structuring of the dielectric insulating layer 812 may include a photolithographic process. This can be a deposition and structuring of a photoresist layer 868 include. The structuring of the dielectric insulating layer 812 can then further include etching (e.g. wet etching or dry etching) of the dielectric insulating layer 812 comprised by the developed photoresist layer 868 is masked. Thus, a lateral insulating solid-state structure 812 can be obtained as in 8c shown. The remaining photoresist 868 on the lateral insulating solid structure 812 can be removed wet-chemically or by plasma ashing. A minimal lateral extension of the lateral insulating solid-state structure 812 can be larger than 1 µm and smaller than 50 µm (e.g. between 1 µm and 5 µm, between 5 µm and 10 µm, between 10 µm and 20 µm or between 20 µm and 50 µm).

8d zeigt eine schematische Darstellung eines Bildens von Halbleitermaterial auf dem Halbleiterwafer 802 und auf der lateralen isolierenden Festkörperstruktur 812. Dies kann zum Beispiel ein selektives epitaxiales Wachstum (z. B. selektive Epitaxie) umfassen, beginnend von der Vorderseitenoberfläche des Halbleiterwafers 802, die unbedeckt ist, (z.B. nicht bedeckt durch die laterale isolierende Festkörperstruktur 812), um eine erste epitaxiale Schicht 872 zu bilden (die z. B. eine Dotierungskonzentration zwischen 1*1015 cm-3 und 1*1017 cm-3 aufweist). Dieses Bilden des Halbleitermaterials kann zum Beispiel durch einen ersten Epitaxieprozess mit einer ersten durchschnittlichen epitaxialen Wachstumsrate ausgeführt werden. Während des ersten Epitaxieprozesses kann die aufwachsende epitaxiale Schicht 872 die laterale isolierende Festkörperstruktur 812 lateral überwachsen, um eine vergrabene laterale isolierende Festkörperstruktur 812 zu erhalten, die sich innerhalb des Halbleitersubstrats befindet, wie in 8d gezeigt. 8d FIG. 12 shows a schematic illustration of forming semiconductor material on the semiconductor wafer 802 and on the lateral solid-state insulating structure 812 . This can include, for example, selective epitaxial growth (e.g. selective epitaxy) starting from the front surface of the semiconductor wafer 802 that is uncovered, (e.g. not covered by the lateral insulating solid structure 812 ) to form a first epitaxial layer 872 to form (which, for example, has a doping concentration between 1 * 10 15 cm -3 and 1 * 10 17 cm -3 ). This formation of the semiconductor material can be carried out, for example, by a first epitaxial process with a first average epitaxial growth rate. During the first epitaxial process, the growing epitaxial layer 872 the lateral insulating solid structure 812 laterally overgrown to form a buried lateral insulating solid structure 812 which is located within the semiconductor substrate, as in 8d shown.

Für das laterale Überwachsen kann die erste epitaxiale Schicht 872 eine Dicke größer als die Hälfte der minimalen lateralen Erstreckung der vergrabenen lateralen isolierenden Festkörperstruktur 812 aufweisen. Wenn zum Beispiel die vergrabene laterale isolierende Festkörperstruktur 812 eine minimale laterale Erstreckung von 4 µm aufweist, kann die Dicke der epitaxialen Schicht 872 (gemessen vertikal von der Vorderseitenoberfläche des Halbleiterwafers 802 zu der ersten Halbleiterschicht 864) zumindest 2 µm oder größer sein. The first epitaxial layer can be used for lateral overgrowth 872 a thickness greater than half the minimum lateral extension of the buried lateral insulating solid-state structure 812 exhibit. If, for example, the buried solid lateral insulating structure 812 has a minimum lateral extension of 4 μm, the thickness of the epitaxial layer 872 (measured vertically from the front surface of the semiconductor wafer 802 to the first semiconductor layer 864 ) be at least 2 µm or larger.

Während des ersten Epitaxieprozesses kann ferner das gebildete Halbleitermaterial dotiert werden. Bei dem gezeigten Beispiel können sie n-Dotierstoffe aufweisen. Die Dotierungskonzentration der epitaxialen Schicht 872 kann zum Beispiel einen Wert zwischen 1*1015 cm-3 und 1*1017 cm-3 betragen.Furthermore, the semiconductor material formed can be doped during the first epitaxial process. In the example shown, they can have n-type dopants. The doping concentration of the epitaxial layer 872 can for example be a value between 1 * 10 15 cm -3 and 1 * 10 17 cm -3 .

In 8c kann nach einem Photoprozess ein Oxid absichtlich übrig bleiben. In 8d kann das übrig gebliebene Oxid mit einer ausreichend dicken Schicht von selektivem Epi überwachsen werden. Die Kristallqualität der epitaxialen Schicht kann für eine Diodenqualität (die gebildet werden soll) zum Beispiel entscheidend sein.In 8c an oxide can be left on purpose after a photoprocess. In 8d the remaining oxide can be overgrown with a sufficiently thick layer of selective epi. The crystal quality of the epitaxial layer can be decisive for a diode quality (which is to be formed), for example.

8e zeigt eine schematische Darstellung eines Bildens einer zweiten Schicht von Halbleitermaterial (z. B. einer zweiten epitaxialen Schicht 874) oben auf der ersten epitaxialen Schicht 872 und eines Strukturierens einer Hartmaske oben auf der zweiten Schicht von Halbleitermaterial. Die zweite epitaxiale Schicht 874 kann während eines zweiten Epitaxieprozesses bei einer zweiten durchschnittlichen epitaxialen Wachstumsrate (z. B. normales und schnelles Epi-Wachstum) gebildet werden, die höher ist als die erste durchschnittliche epitaxiale Wachstumsrate des ersten Epitaxieprozesses. Die zweite epitaxiale Schicht 874 kann eine Dotierungskonzentration zwischen 1015 cm-3 und 1017 cm-3 aufweisen. Bei diesem Beispiel ist die zweite epitaxiale Schicht 874 n-dotiert. Der Halbleiterwafer 802, die erste epitaxiale Schicht 872 und die zweite epitaxiale Schicht 874 implementieren das Halbleitersubstrat 803 des Halbleiterbauelements, das gebildet werden soll. 8e FIG. 13 shows a schematic illustration of forming a second layer of semiconductor material (e.g., a second epitaxial layer 874 ) on top of the first epitaxial layer 872 and patterning a hard mask on top of the second layer of semiconductor material. The second epitaxial layer 874 can be formed during a second epitaxial process at a second average epitaxial growth rate (e.g. normal and rapid epitaxial growth) that is higher than the first average epitaxial growth rate of the first epitaxial process. The second epitaxial layer 874 can have a doping concentration between 10 15 cm -3 and 10 17 cm -3 . In this example is the second epitaxial layer 874 n-doped. The semiconductor wafer 802 , the first epitaxial layer 872 and the second epitaxial layer 874 implement the semiconductor substrate 803 of the semiconductor device to be formed.

Zum Strukturieren einer Hartmaske auf der Vorderseitenoberfläche des Halbleitersubstrats 802 (z. B. oben auf der zweiten epitaxialen Schicht 874) kann eine erste Schicht von dielektrischem Isoliermaterial (z. B. Siliziumdioxid) auf der Vorderseitenoberfläche des Halbleitersubstrats 803 gebildet werden. Optional kann eine andere zweite Schicht aus dielektrischem Isoliermaterial, z. B. Siliziumnitrid und/oder Borosilicatglas-Oxid (BSG) oben auf der ersten Schicht von dielektrischem Isoliermaterial gebildet werden. Die zweite Schicht von dielektrischem Isoliermaterial kann wiederum optional durch noch eine andere dritte Schicht von dielektrischem Isoliermaterial (z. B. Siliziumdioxid) bedeckt sein. Der Stapel dieser dielektrischen Schichten kann dann durch eine Photoresist-Schicht bedeckt sein und kann durch einen photolithographischen Prozess (Litho-Grabenmaske und Hartmaske HM offen) strukturiert werden, um eine strukturierte Hartmaske auf der Vorderseitenoberfläche des Halbleitersubstrats 802 zu erhalten. Diese strukturierte Hartmaske kann zum Beispiel die lateralen Abmessungen eines Isoliergrabens definieren, der in das Halbleitersubstrat 802 gebildet werden soll. Dann wird das Photoresist entfernt.For structuring a hard mask on the front surface of the semiconductor substrate 802 (e.g. on top of the second epitaxial layer 874 A first layer of dielectric insulating material (e.g. silicon dioxide) may be on the front surface of the semiconductor substrate 803 are formed. Optionally, another second layer of dielectric insulating material, e.g. B. silicon nitride and / or borosilicate glass oxide (BSG) can be formed on top of the first layer of dielectric insulating material. The second layer of dielectric insulating material can in turn optionally be covered by yet another third layer of dielectric insulating material (for example silicon dioxide). The stack of these dielectric layers can then be covered by a photoresist layer and can be structured by a photolithographic process (litho trench mask and hard mask HM open) to form a structured hard mask on the front surface of the semiconductor substrate 802 to obtain. This structured hard mask can, for example, define the lateral dimensions of an insulating trench which is inserted into the semiconductor substrate 802 should be formed. Then the photoresist is removed.

8f zeigt eine schematische Darstellung eines Bildens einer Isoliergrabenöffnung 848 in das Halbleitersubstrat 802. Die Isoliergrabenöffnung 848 kann zum Beispiel durch einen anisotropen Trockenätzprozess und gefolgt von der Entfernung des BSG an der Oberfläche gebildet werden (z. B. ein Silizium-Grabenätzen und ein Borosilicatglas-Ätzen des BSG an der Oberfläche, die selektiv gegenüber dem Material der vergrabenen lateralen isolierenden Festkörperstruktur 812 sein können). 8f FIG. 13 shows a schematic illustration of forming an isolation trench opening 848 into the semiconductor substrate 802 . The isolation trench opening 848 can be formed, for example, by an anisotropic dry etch process followed by removal of the BSG on the surface (e.g. a silicon trench etch and a borosilicate glass etch of the BSG on the surface, which is selective to the material of the buried lateral insulating solid-state structure 812 could be).

Bei dem gezeigten Beispiel erstreckt sich die Isoliergrabenöffnung 848 vertikal von der Vorderseitenoberfläche des Halbleitersubstrats 802 zu einer Tiefe tiefer als die maximale Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur 812 (und tiefer als die implantierte n-Dotierungsregion 864). Ferner umgibt die Isoliergrabenöffnung 848 die vergrabene laterale isolierende Festkörperstruktur 812. Die Isoliergrabenöffnung 848 kann eine minimale laterale Erstreckung (z. B. Breite) größer als 500 nm und geringer als 10 µm aufweisen (z. B. zwischen 500 nm und 1 µm, zwischen 1 µm und 2 µm, zwischen 2 µm und 4 µm, zwischen 4 µm und 10 µm).In the example shown, the isolation trench opening extends 848 vertically from the front surface of the semiconductor substrate 802 to a depth deeper than the maximum depth of the buried lateral insulating solid structure 812 (and deeper than the implanted n-type doping region 864). Furthermore, surrounds the isolation trench opening 848 the buried lateral insulating solid-state structure 812 . The isolation trench opening 848 can have a minimum lateral extent (e.g. width) greater than 500 nm and less than 10 µm (e.g. between 500 nm and 1 µm, between 1 µm and 2 µm, between 2 µm and 4 µm, between 4 µm) µm and 10 µm).

8g zeigt eine schematische Darstellung eines Bildens einer Grabenisolierschicht 876 auf den Wänden und dem Boden der Isoliergrabenöffnung. Während dieses Schrittes kann auch die Grabenisolierschicht 876 oben auf der ersten dielektrischen Isolierschicht (oder oben auf der optionalen zweiten dielektrischen Isolierschicht) auf der Vorderseitenoberfläche gebildet werden. Die Grabenisolierschicht 876 kann zum Beispiel ein Oxid umfassen (z. B. ein Anschlussflächenoxid, dünnes Thermooxid). Die Grabenisolierschicht 876 kann durch eine Abscheidung von Tetraethylorthosilicat (TEOS) oder durch eine Thermooxidation gebildet werden. Die Grabenisolierschicht 876 kann lateral an die vergrabene laterale isolierende Festkörperstruktur 812 angrenzen. 8g FIG. 10 shows a schematic illustration of forming a trench insulation layer 876 on the walls and bottom of the isolation trench opening. During this step, the trench insulation layer can also be applied 876 on top of the first dielectric insulating layer (or on top of the optional second dielectric insulating layer) of the Front surface are formed. The trench insulation layer 876 may for example include an oxide (e.g., a pad oxide, thin thermal oxide). The trench insulation layer 876 can be formed by a deposition of tetraethylorthosilicate (TEOS) or by thermal oxidation. The trench insulation layer 876 can laterally to the buried lateral insulating solid-state structure 812 adjoin.

8h zeigt eine schematische Darstellung eines Ätzens der Grabenisolierschicht an dem Boden des Isoliergrabens und eines Befüllens der Isoliergrabenöffnung mit leitfähigem Material. Das Ätzen des Bodens der beschichteten Isoliergrabenöffnung kann zum Beispiel ein Oxidabstandshalterätzen umfassen, das auch die Isolierschicht ätzen kann, die oben auf der ersten dielektrischen Isolierschicht (oder oben auf der optionalen zweiten dielektrischen Isolierschicht) auf der Vorderseitenoberfläche gebildet ist. Danach kann die Isoliergrabenöffnung intern mit leitfähigem Material oder intrinsischem oder dotiertem Halbleitermaterial (z. B. Polysilizium, Aluminium, Kupfer, Wolfram und/oder einer Legierung von Aluminium, Kupfer, Wolfram und/oder Polysilizium) befüllt (z. B. polybefüllt) werden. 8h FIG. 11 shows a schematic illustration of etching the trench insulation layer at the bottom of the insulation trench and of filling the insulation trench opening with conductive material. Etching the bottom of the coated isolation trench opening may include, for example, an oxide spacer etch, which may also etch the isolation layer formed on top of the first dielectric isolation layer (or on top of the optional second dielectric isolation layer) on the front surface. Thereafter, the insulating trench opening can be internally filled (eg poly-filled) with conductive material or intrinsic or doped semiconductor material (eg polysilicon, aluminum, copper, tungsten and / or an alloy of aluminum, copper, tungsten and / or polysilicon) .

Danach kann eine chemisch-mechanische Planarisierung (CMP; CMP = chemicalmechanical planarization) oder ein Poly-Aussparen des leitfähigen Materials an der Oberfläche ausgeführt werden.After that, a chemical-mechanical planarization (CMP; CMP = chemical-mechanical planarization) or a poly recess of the conductive material can be carried out on the surface.

Aufgrund des Befüllens der Isoliergrabenöffnung mit leitfähigem Material umfasst der Isoliergraben 840 einen inneren leitfähigen Teil, durch den der Halbleiterwafer elektrisch kontaktiert werden kann.Because the insulating trench opening is filled with conductive material, the insulating trench comprises 840 an inner conductive part through which the semiconductor wafer can be electrically contacted.

Durch das Bilden der vergrabenen lateralen isolierenden Festkörperstruktur 812 und des Isoliergrabens 840 in dem Halbleitersubstrat 803 auf die oben beschriebene Weise, kann ein erster Abschnitt 814 des Halbleitersubstrats 803 von dem Rest des Halbleitersubstrats 803 innerhalb des Halbleitersubstrats 803 elektrisch isoliert werden. Der erste Abschnitt 814 des Halbleitersubstrats 802 kann durch den Isoliergraben 840 direkt lateral umgeben sein und kann sich vertikal direkt von der Vorderseitenoberfläche des Halbleitersubstrats 803 direkt zu der vergrabenen lateralen isolierenden Festkörperstruktur 812 erstrecken.By forming the buried solid lateral insulating structure 812 and the isolation trench 840 in the semiconductor substrate 803 in the manner described above, a first section 814 of the semiconductor substrate 803 from the rest of the semiconductor substrate 803 within the semiconductor substrate 803 be electrically isolated. The first paragraph 814 of the semiconductor substrate 802 can through the isolation trench 840 be surrounded directly laterally and can extend vertically directly from the front surface of the semiconductor substrate 803 directly to the buried lateral insulating solid-state structure 812 extend.

Ein elektrisches Element, das an den ersten Abschnitt 814 des Halbleitersubstrats implementiert ist, kann somit innerhalb des Halbleitersubstrats 802 von anderen elektrischen Elementen außerhalb des ersten Abschnitts 814 isoliert sein. Zum Beispiel kann eine Diode (z. B. eine laterale Hochspannungsdiode), ähnlich zu der in 3a-c beschriebenen Diode, an dem ersten Abschnitt 814 des Halbleitersubstrats 803 des Halbleiterbauelements 800 implementiert sein.An electrical element attached to the first section 814 of the semiconductor substrate is implemented, can thus within the semiconductor substrate 802 from other electrical elements outside the first section 814 be isolated. For example, a diode (e.g., a lateral high voltage diode) similar to that in FIG 3a-c described diode, on the first section 814 of the semiconductor substrate 803 of the semiconductor component 800 be implemented.

Zum Beispiel kann 8e zeigen, dass epitaxiales Silizium ferner abgeschieden wird, um eine erforderliche Gesamtdicke für den BCD-Prozess zu erreichen. Dann kann wieder einem BCD-Ablauf gefolgt werden. Die eingewachsene Oxidregion kann dann von den Umgebungen durch einen Tiefätzprozess isoliert werden und kann einen lokalen Silizium-auf-Isolator (SOI) repräsentieren. Zum Beispiel können Prozesse mit massivem Oxidätzen während der Phase mit einem offenen Graben vermieden werden, um die Oxidregion nicht zu sehr zu ätzen. Der Graben-Hartmaskenstreifen kann (mit Borosilicatglas-Hartmaske BSG-HM) zum Beispiel selektiv in Bezug auf normales Oxid unter Verwendung eines BSG-Ätzens ausgeführt werden.For example can 8e show that epitaxial silicon is further deposited to achieve a required total thickness for the BCD process. A BCD sequence can then be followed again. The ingrown oxide region can then be isolated from the surroundings by a deep etching process and can represent a local silicon-on-insulator (SOI). For example, massive oxide etching processes can be avoided during the open trench phase so as not to over-etch the oxide region. The trench hard mask strip can be made selectively (with borosilicate glass hard mask BSG-HM) with respect to normal oxide using an BSG etch, for example.

Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 8a-h gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1-7) beschriebenen Ausführungsbeispielen erwähnt sind.Further details and aspects are mentioned in connection with the exemplary embodiments described above or below. In the 8a-h Embodiments shown may have one or more optional additional features that correspond to one or more aspects related to the proposed concept or one or more of the above (e.g. 1-7 ) described embodiments are mentioned.

Einige Ausführungsbeispiele beziehen sich auf einen lokalen Silizium-auf-Isolator (SOI) für Bipolar-CMOS-DMOS- (BCD-) Bauelemente. BCD-Technologien können in einem weiten Anwendungsbereich unter Verwendung einer Mischung aus Analog- Digital- und Leistungsschaltern eingesetzt werden. BCD-Technologien haben gemein, dass Schaltungen und Leistungsbauelemente nur von der Oberseite aus angeschlossen sind. Möglicherweise erfolgt kein Stromfluss zu dem Substrat im Gegensatz zu anderen vertikalen MOSFETs- oder CD- (CMOS-, DMOS-) Technologien. Das Substrat kann ein p-Substrat umfassen und kann mit Massepotential verbunden sein. Die individuellen Schaltungselemente können abhängig vom Technologietyp unterschiedlich isoliert sein.Some embodiments relate to a local silicon-on-isolator (SOI) for bipolar CMOS-DMOS (BCD) devices. BCD technologies can be used in a wide variety of applications using a mix of analog, digital and power switches. BCD technologies have in common that circuits and power components are only connected from the top. There may be no current flow to the substrate in contrast to other vertical MOSFET or CD (CMOS, DMOS) technologies. The substrate can comprise a p-substrate and can be connected to ground potential. The individual circuit elements can be insulated differently depending on the type of technology.

Zum Beispiel können gemäß einem anderen Konzept bei einer p-n-Übergangs-Isolation n-Wannen in das p-Substrat eingeführt werden, die voneinander vertikal und lateral durch Raumladungszonen (z. B. Verarmungszonen) isoliert sind. Die laterale p-n-Isolation kann durch ein anderes Konzept durch eine dielektrische Grabenisolation ersetzt werden. Auf diese Weise können Isolationsdistanzen reduziert werden und der Chip wird somit kleiner. Bei einem anderen Konzept kann ein SOI (Silizium-auf-Isolator) eine weitere Isolationsvariante sein, die mit einem speziellen Substrat beginnen kann, das ein vergrabenes Oxid (BOX) umfasst.For example, according to another concept, in a p-n junction isolation, n-wells can be introduced into the p-substrate, which are isolated from one another vertically and laterally by space charge zones (e.g. depletion zones). The lateral p-n isolation can be replaced by another concept by a dielectric trench isolation. In this way, isolation distances can be reduced and the chip becomes smaller. In another concept, an SOI (silicon-on-insulator) can be another variant of insulation that can start with a special substrate that includes a buried oxide (BOX).

Unter Verwendung eines SOI-Ansatzes kann es möglich sein, die Diode (z. B. eine parasitäre Diode) der vergrabenen n+-Schicht gegenüber dem Substrat komplett zu unterdrücken. Bei einem Schaltungsentwurf kann dies einen Freiheitsgrad ermöglichen, der zu einer Verkleinerung (shrink) und einem verbesserten EMI- (elektromagnetische Störung) Verhalten führen kann. Allerdings ist der Preis eines SOI-Ansatzes möglicherweise höhere Kosten des Substrats und eine deutlich verschlechterte thermische Kopplung zur Rückseite (Rth Ox ~ 100*Rth Si).Using an SOI approach, it may be possible to completely suppress the diode (e.g. a parasitic diode) of the buried n + layer with respect to the substrate. In circuit design, this can allow a degree of freedom that can result in shrink and improved EMI (electromagnetic interference) behavior. However, the price of an SOI approach is possibly the higher cost of the substrate and a significantly poorer thermal coupling to the rear side (Rth Ox ~ 100 * Rth Si).

Zum Beispiel wird ein Verfahren vorgeschlagen, das eine lokale, dielektrische Isolation in Bezug auf das Substrat implementiert. Das Erzeugen (z. B. Bilden) der lokalen SOI-Region kann in einem BCD-Prozess eingebettet sein, um zusätzliche Kosten so gering wie möglich zu erhalten.For example, a method is proposed that implements local dielectric isolation with respect to the substrate. The generation (e.g. formation) of the local SOI region can be embedded in a BCD process in order to keep additional costs as low as possible.

Zum Beispiel können eine Struktur und ein Verfahren zum Bilden von lokalen SOI-Strukturen in einer grabenbasierten BCD-Technologie mit der Hilfe von selektiver Epitaxie bereitgestellt werden.For example, a structure and a method for forming local SOI structures in a trench-based BCD technology with the aid of selective epitaxy can be provided.

Ausführungsbeispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Ausführungsbeispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Schritte der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Ausführungsbeispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-) programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-) programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.Exemplary embodiments can furthermore provide a computer program with a program code for performing one of the above methods when the computer program is executed on a computer or processor. One skilled in the art would readily recognize that steps of various methods described above can be performed by programmed computers. Here, some embodiments are also intended to include program storage devices, e.g. Digital data storage media that are machine or computer readable and encode machine executable or computer executable programs of instructions, the instructions performing some or all of the steps of the methods described above. The program storage devices may e.g. B. digital storage, magnetic storage media such as magnetic disks and tapes, hard disk drives or optically readable digital data storage media. Further exemplary embodiments should also be computer-programmed to carry out the steps of the method described above or (field) programmable logic arrays ((F) PLA = (field) programmable logic arrays) or (field) programmable gate arrays ((F) PGA = (Field) Programmable Gate Arrays) programmed to perform the steps of the procedures described above.

Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Ausführungsbeispiele der Offenbarung wie auch besondere Beispiele derselben deren Entsprechungen umfassen.The description and drawings only represent the principles of the disclosure. It is understood, therefore, that those skilled in the art can derive various arrangements which, although not expressly described or illustrated herein, embody the principles of the disclosure and are included in its spirit and scope. Furthermore, all examples listed here are intended to be used for teaching purposes only to assist the reader in understanding the principles of the disclosure and the concepts contributed by the inventor (s) for the further development of the technology, and are to be understood as serving without limitation such particularly listed examples and conditions become. Furthermore, all statements here about principles, aspects and exemplary embodiments of the disclosure as well as special examples of the same are intended to include their equivalents.

Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Flussdiagramme, Ablaufdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.It should be understood by those skilled in the art that all block diagrams herein are conceptual views of example circuits that embody the principles of the disclosure. Similarly, it is to be understood that all flowcharts, flowcharts, state transition diagrams, pseudocode, and the like represent various processes essentially represented in computer readable medium and so executed by a computer or processor, regardless of whether such computer or processor is expressly represented is.

Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann. Wenn jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann, ist zu beachten, dass - obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann - andere Ausführungsbeispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Furthermore, the following claims are hereby incorporated into the detailed description, where each claim can stand on its own as a separate exemplary embodiment. If each claim can stand on its own as a separate embodiment, it should be noted that - although a dependent claim in the claims may refer to a particular combination with one or more other claims - other embodiments also combine the dependent claim with the subject matter of each other dependent or independent claims.

Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.These combinations are suggested herein unless it is indicated that a particular combination is not intended. Furthermore, features of a claim are also intended to be included for every other independent claim, even if this claim is not made directly dependent on the independent claim.

Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jedes der jeweiligen Schritte dieser Verfahren implementiert sein können.It should also be noted that methods disclosed in the description or in the claims can be implemented by an apparatus having means for performing each of the respective steps of these methods.

Claims (18)

Ein Halbleiterbauelement (100, 200, 300, 400), umfassend: ein Halbleitersubstrat (102), wobei das Halbleitersubstrat (102) einen ersten Teil (110) und einen zweiten Teil (130) umfasst, die sich von einer Vorderseitenoberfläche (104) zu einer Rückseitenoberfläche (106) des Halbleitersubstrats (102) erstrecken, wobei sich eine vergrabene laterale isolierende Festkörperstruktur (112) in dem ersten Teil (110) des Halbleitersubstrats (102) befindet; und einen Isoliergraben (140), der sich vertikal von der Vorderseitenoberfläche (104) zu der vergrabenen lateralen isolierenden Festkörperstruktur (112) erstreckt, wobei sich zumindest ein Teil des Isoliergrabens (140) lateral zwischen dem ersten Teil (110) des Halbleitersubstrats (102) und dem zweiten Teil (130) des Halbleitersubstrats (102) befindet, wobei der zweite Teil (130) des Halbleitersubstrats (102) nur Halbleitermaterial umfasst, wobei ein elektrisches Element an dem ersten Teil (110) des Halbleitersubstrats (102) implementiert ist, wobei das elektrische Element des ersten Teils (110) des Halbleitersubstrats (102) eine Durchbruchspannung höher als 10 V aufweist.A semiconductor device (100, 200, 300, 400) comprising: a semiconductor substrate (102), wherein the semiconductor substrate (102) comprises a first part (110) and a second part (130) that extend from a front surface (104) a back surface (106) of the semiconductor substrate (102), wherein a buried lateral insulating solid-state structure (112) is located in the first part (110) of the semiconductor substrate (102); and an isolation trench (140) extending vertically from the front surface (104) to the buried lateral insulating solid-state structure (112), wherein at least a part of the isolation trench (140) extends laterally between the first part (110) of the semiconductor substrate (102) and the second part (130) of the semiconductor substrate (102), wherein the second part (130) of the semiconductor substrate (102) comprises only semiconductor material, wherein an electrical element is implemented on the first part (110) of the semiconductor substrate (102), wherein the electrical element of the first part (110) of the semiconductor substrate (102) has a breakdown voltage higher than 10V. Das Halbleiterbauelement gemäß Anspruch 1, wobei eine minimale laterale Erstreckung der vergrabenen lateralen isolierenden Festkörperstruktur (112) größer ist als 1 µm und kleiner als 50 µm.The semiconductor component according to Claim 1 , a minimum lateral extent of the buried lateral insulating solid-state structure (112) being greater than 1 μm and less than 50 μm. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine minimale vertikale Distanz zwischen der vergrabenen lateralen isolierenden Festkörperstruktur (112) und der Vorderseitenoberfläche (104) größer als 5 µm ist.The semiconductor device according to one of the preceding claims, wherein a minimum vertical distance between the buried lateral insulating solid-state structure (112) and the front surface (104) is greater than 5 µm. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Dicke der vergrabenen lateralen isolierenden Festkörperstruktur (112) kleiner ist als 20 % einer minimalen vertikalen Distanz zwischen der vergrabenen lateralen isolierenden Festkörperstruktur (112) und der Vorderseitenoberfläche (104).The semiconductor device according to claim 1, wherein a thickness of the buried lateral insulating solid-state structure (112) is less than 20% of a minimum vertical distance between the buried lateral insulating solid-state structure (112) and the front surface (104). Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine minimale laterale Erstreckung der vergrabenen lateralen isolierenden Festkörperstruktur (112) kleiner ist als zwei Mal eine minimale vertikale Distanz zwischen der vergrabenen lateralen isolierenden Festkörperstruktur (112) und der Vorderseitenoberfläche (104).The semiconductor component according to one of the preceding claims, wherein a minimum lateral extension of the buried lateral insulating solid-state structure (112) is smaller than two times a minimum vertical distance between the buried lateral insulating solid-state structure (112) and the front surface (104). Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Dicke der vergrabenen lateralen isolierenden Festkörperstruktur (112) größer ist als 100 nm und kleiner als 2 µm.The semiconductor component according to one of the preceding claims, wherein a thickness of the buried lateral insulating solid-state structure (112) is greater than 100 nm and less than 2 µm. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine minimale laterale Erstreckung des zweiten Teils (130) größer ist als 10 µm.The semiconductor component according to one of the preceding claims, wherein a minimum lateral extension of the second part (130) is greater than 10 µm. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei zumindest eines von einer Diode (300), einem doppelt diffundierten Metall-Oxid-Halbleiter-Feldeffekttransistor und einem Bipolartransistor an dem ersten Teil (110) des Halbleitersubstrats (102) implementiert ist.The semiconductor device according to claim 1, wherein at least one of a diode (300), a double diffused metal-oxide-semiconductor field effect transistor and a bipolar transistor is implemented on the first part (110) of the semiconductor substrate (102). Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei ein elektrisches Element an dem zweiten Teil (130) des Halbleitersubstrats (102) implementiert ist, wobei das elektrische Element des zweiten Teils (130) des Halbleitersubstrats (102) eine Durchbruchspannung kleiner als 10 V aufweist.The semiconductor device according to claim 1, wherein an electrical element is implemented on the second part (130) of the semiconductor substrate (102), wherein the electrical element of the second part (130) of the semiconductor substrate (102) has a breakdown voltage of less than 10 V. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine digitale Schaltung an dem zweiten Teil (130) des Halbleitersubstrats (102) implementiert ist.The semiconductor device according to one of the preceding claims, wherein a digital circuit is implemented on the second part (130) of the semiconductor substrate (102). Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der zweite Teil (130) des Halbleitersubstrats (102) den ersten Teil (110) des Halbleitersubstrats (102) lateral umgibt.The semiconductor component according to one of the preceding claims, wherein the second part (130) of the semiconductor substrate (102) laterally surrounds the first part (110) of the semiconductor substrate (102). Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die vergrabene laterale isolierende Festkörperstruktur (112) zumindest eines von Siliziumdioxid oder Siliziumnitrid umfasst.The semiconductor device according to one of the preceding claims, wherein the buried lateral insulating solid-state structure (112) comprises at least one of silicon dioxide or silicon nitride. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der Isoliergraben (140) eine minimale laterale Erstreckung größer als 100 nm und kleiner als 20 µm aufweist.The semiconductor component according to one of the preceding claims, wherein the insulating trench (140) has a minimum lateral extent greater than 100 nm and less than 20 µm. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der Isoliergraben (140) elektrisch leitfähiges Material umfasst, das von dem Halbleitersubstrat durch eine Isolierschicht isoliert ist, die sich zumindest innerhalb eines Abschnitts des Isoliergrabens befindet, der sich vertikal zwischen der vergrabenen lateralen isolierenden Festkörperstruktur (112) und der Vorderseitenoberfläche (104) befindet, wobei das elektrisch leitfähige Material mit dem Halbleitersubstrat (102) vertikal unter der vergrabenen lateralen isolierenden Festkörperstruktur (112) elektrisch kontaktiert ist.The semiconductor device according to one of the preceding claims, wherein the isolation trench (140) comprises electrically conductive material which is isolated from the semiconductor substrate by an isolation layer that is located at least within a portion of the isolation trench that is vertically between the buried lateral insulating solid-state structure (112 ) and the front surface (104), the electrically conductive material being in electrical contact with the semiconductor substrate (102) vertically below the buried lateral insulating solid-state structure (112). Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich ein im Wesentlichen lateraler p-n-Übergang (232) innerhalb des zweiten Teils (230) des Halbleitersubstrats (202) in einer Tiefe der vergrabenen lateralen isolierenden Festkörperstruktur (212) befindet.The semiconductor component according to any one of the preceding claims, wherein a substantially lateral p-n junction (232) is located within the second part (230) of the semiconductor substrate (202) at a depth of the buried lateral insulating solid-state structure (212). Ein Verfahren (700) zum Bilden eines Halbleiterbauelements, umfassend: Bilden (710) einer dielektrischen Isolierschicht auf einer ersten Halbleiterschicht; Strukturieren (720) der dielektrischen Isolierschicht, um zumindest eine laterale isolierende Festkörperstruktur zu bilden; Bilden (730) von Halbleitermaterial auf der ersten Halbleiterschicht und auf der zumindest einen lateralen isolierenden Festkörperstruktur, um ein Halbleitersubstrat des Halbleiterbauelements mit zumindest einer vergrabenen lateralen isolierenden Festkörperstruktur zu erhalten, die sich innerhalb des Halbleitersubstrats befindet, und Bilden (740) eines Isoliergrabens, wobei sich der Isoliergraben vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu der vergrabenen lateralen isolierenden Festkörperstruktur erstreckt, sodass der Isoliergraben direkt an die vergrabene laterale isolierende Festkörperstruktur angrenzt.A method (700) for forming a semiconductor device comprising: forming (710) a dielectric insulating layer on a first semiconductor layer; Patterning (720) the dielectric insulating layer to form at least one lateral insulating solid state structure; Forming (730) semiconductor material on the first semiconductor layer and on the at least one lateral insulating solid-state structure, in order to obtain a semiconductor substrate of the semiconductor component with at least one buried lateral insulating solid-state structure which is located within the semiconductor substrate, and forming (740) an insulating trench, the insulating trench extending vertically from a front surface of the semiconductor substrate to the buried lateral insulating solid-state structure extends so that the isolation trench directly adjoins the buried lateral insulating solid-state structure. Das Verfahren gemäß Anspruch 16, wobei das Bilden (710) von Halbleitermaterial ein selektives epitaxiales Aufwachsen von Halbleitermaterial an der Oberfläche der ersten Halbleiterschicht während eines ersten Epitaxieprozesses umfasst, zumindest bis die zumindest eine laterale isolierende Festkörperstruktur aufgrund des lateralen Wachstums durch Halbleitermaterial bedeckt ist.The procedure according to Claim 16 wherein the formation (710) of semiconductor material comprises a selective epitaxial growth of semiconductor material on the surface of the first semiconductor layer during a first epitaxial process, at least until the at least one lateral insulating solid-state structure is covered by semiconductor material due to the lateral growth. Das Verfahren gemäß Anspruch 17, wobei das Bilden (710) von Halbleitermaterial ferner ein epitaxiales Aufwachsen von Halbleitermaterial während eines zweiten Epitaxieprozesses umfasst, wobei der erste Epitaxieprozess mit einer ersten durchschnittlichen epitaxialen Wachstumsrate ausgeführt wird, wobei der zweite Epitaxieprozess mit einer zweiten durchschnittlichen epitaxialen Wachstumsrate ausgeführt wird, wobei die zweite durchschnittliche epitaxiale Wachstumsrate höher ist als die erste durchschnittliche epitaxiale Wachstumsrate.The procedure according to Claim 17 wherein forming (710) semiconductor material further comprises epitaxially growing semiconductor material during a second epitaxial process, the first epitaxial process being performed at a first average epitaxial growth rate, the second epitaxial process being performed at a second average epitaxial growth rate, the second average epitaxial growth rate is higher than the first average epitaxial growth rate.
DE102016110588.0A 2016-06-08 2016-06-08 Semiconductor component with isolation trench and a buried lateral isolating solid-state structure and a method for its production Active DE102016110588B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102016110588.0A DE102016110588B4 (en) 2016-06-08 2016-06-08 Semiconductor component with isolation trench and a buried lateral isolating solid-state structure and a method for its production

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016110588.0A DE102016110588B4 (en) 2016-06-08 2016-06-08 Semiconductor component with isolation trench and a buried lateral isolating solid-state structure and a method for its production

Publications (2)

Publication Number Publication Date
DE102016110588A1 DE102016110588A1 (en) 2017-12-14
DE102016110588B4 true DE102016110588B4 (en) 2020-08-13

Family

ID=60420212

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016110588.0A Active DE102016110588B4 (en) 2016-06-08 2016-06-08 Semiconductor component with isolation trench and a buried lateral isolating solid-state structure and a method for its production

Country Status (1)

Country Link
DE (1) DE102016110588B4 (en)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096148A1 (en) * 2005-10-31 2007-05-03 Jan Hoentschel Embedded strain layer in thin soi transistors and a method of forming the same
US20070296036A1 (en) * 2006-06-27 2007-12-27 Stmicroelectronics S.R.I. SOI device with contact trenches formed during epitaxial growing
US20120267724A1 (en) * 2011-04-20 2012-10-25 Globalfoundries Inc. Mos semiconductor device and methods for its fabrication
US20140015052A1 (en) * 2012-07-13 2014-01-16 Stmicroelectronics Sa ON-SOI integrated circuit comprising a thyristor (SCR) for protection against electrostatic discharges
US20140319648A1 (en) * 2013-04-26 2014-10-30 Commissariat A I'energie Atomique Et Aux Energies Alternatives Integrated circuit on soi comprising a transistor protecting from electrostatic discharges
US20160118499A1 (en) * 2014-10-23 2016-04-28 Globalfoundries Inc. Fd devices in advanced semiconductor techniques
US20160163583A1 (en) * 2014-12-04 2016-06-09 Globalfoundries Singapore Pte. Ltd. Isolation scheme for high voltage device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096148A1 (en) * 2005-10-31 2007-05-03 Jan Hoentschel Embedded strain layer in thin soi transistors and a method of forming the same
US20070296036A1 (en) * 2006-06-27 2007-12-27 Stmicroelectronics S.R.I. SOI device with contact trenches formed during epitaxial growing
US20120267724A1 (en) * 2011-04-20 2012-10-25 Globalfoundries Inc. Mos semiconductor device and methods for its fabrication
US20140015052A1 (en) * 2012-07-13 2014-01-16 Stmicroelectronics Sa ON-SOI integrated circuit comprising a thyristor (SCR) for protection against electrostatic discharges
US20140319648A1 (en) * 2013-04-26 2014-10-30 Commissariat A I'energie Atomique Et Aux Energies Alternatives Integrated circuit on soi comprising a transistor protecting from electrostatic discharges
US20160118499A1 (en) * 2014-10-23 2016-04-28 Globalfoundries Inc. Fd devices in advanced semiconductor techniques
US20160163583A1 (en) * 2014-12-04 2016-06-09 Globalfoundries Singapore Pte. Ltd. Isolation scheme for high voltage device

Also Published As

Publication number Publication date
DE102016110588A1 (en) 2017-12-14

Similar Documents

Publication Publication Date Title
DE102017124871B4 (en) Power semiconductor device and method for manufacturing a power semiconductor device
DE102018205057B4 (en) STACKED NANOSHEET FIELD EFFECT TRANSISTOR WITH DIODE ISOLATION AND METHOD FOR ITS MANUFACTURE
DE102011056157B4 (en) Method for producing a semiconductor device and semiconductor devices with isolated semiconductor mesas
DE10297535B4 (en) A method of fabricating a high voltage high speed MOS transistor by ion implantation
DE102005018378B4 (en) Semiconductor device of dielectric isolation type
DE102012107756B4 (en) FinFET based ESD devices and process for their manufacture
DE102017124872B4 (en) Method for manufacturing an IGBT with dV / dt controllability
DE102011053147B4 (en) SEMICONDUCTOR STRUCTURE WITH TRIANGULAR STRUCTURES IN DIRECT CONTACT
DE102008001943B4 (en) Semiconductor component and associated manufacturing method
DE102012103369B4 (en) A method of forming a semiconductor device and a semiconductor device
DE102008000660A1 (en) Silicon carbide semiconductor device and method for its production
DE112006000522T5 (en) Semiconductor component and method for its production
DE102014107295B4 (en) SEMICONDUCTOR DEVICE, METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE AND INTEGRATED CIRCUIT
DE102012004085B4 (en) MOSFET device with thick trench bottom oxide
DE112008000826T5 (en) Method and structure for making a top-side contact with a substrate
DE102012205742A1 (en) Vertical semiconductor device and method of manufacture
DE102011054784B4 (en) Integrated circuit technology with various device epitaxial layers and method for its production
DE102014203629A1 (en) Integrated silicon-on-insulator circuits with local oxidation of silicon and process for their preparation
DE102015109538B3 (en) Transistor with improved avalanche breakdown behavior and method of manufacture
DE102013112646A1 (en) Method for the voltage-reduced production of semiconductor components
DE102009010196B4 (en) Semiconductor devices and methods for their manufacture
DE102016202110A1 (en) Semiconductor structure with backgate regions and methods for their fabrication
DE102018202836A1 (en) Laterally double-diffused metal oxide semiconductor (LDMOS) device on a fully depleted silicon on insulator (FDSOI), which allows high input voltage
DE102015206113A1 (en) METHOD FOR FORMING AN ELECTRONIC DEVICE HAVING A CLOSING AREA WITH AN ISOLATIVE AREA
DE202015101379U1 (en) Electronic device with a termination area containing an insulating area

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative