DE102014201781A1

DE102014201781A1 - ARRANGEMENT AND METHOD FOR MEASURING CHIP TEMPERATURE IN A POWER SEMICONDUCTOR MODULE

Info

Publication number: DE102014201781A1
Application number: DE102014201781.5A
Authority: DE
Inventors: Tomas REITER; Stefan Edenharter
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2014-01-31
Filing date: 2014-01-31
Publication date: 2015-08-06

Abstract

Das System und das Verfahren zum Messen der Temperatur eines Halbleiterchips (2) in einem Leistungshalbleitermodul, wobei der der Halbleiterchip (2) auf einer Trägeranordnung aufgebracht ist, in der ein mit dem Halbleiterchip (2) thermisch gekoppelter Kondensator (12) mit temperaturabhängigem Kapazitätsverhalten ausgebildet ist, sehen vor das Bestimmen der Kapazität des Kondensators (12) und das Bestimmen der Temperatur am Halbleiterchip (2) aus der Kapazität des Kondensators (12).The system and the method for measuring the temperature of a semiconductor chip (2) in a power semiconductor module, wherein the semiconductor chip (2) is mounted on a carrier arrangement in which a capacitor (12) thermally coupled to the semiconductor chip (2) with temperature-dependent capacitance behavior is formed , before determining the capacitance of the capacitor (12) and determining the temperature at the semiconductor chip (2) from the capacitance of the capacitor (12).

Description

Die Erfindung betrifft eine Anordnung und ein Verfahren zum Messen der Chiptemperatur in einem Leistungshalbleitermodul. The invention relates to an arrangement and a method for measuring the chip temperature in a power semiconductor module.

Die Messung der Temperatur eines Halbleiterchips in einem insbesondere für höhere Spannungsbereiche ausgelegten Leistungshalbleitermodul stellt eine besondere Herausforderung dar. Das Auftreten von Übertemperaturen am Chip kann in leistungselektronischen Systemen innerhalb kürzester Zeit zum Ausfall führen. Deshalb wird die Chiptemperatur üblicherweise überwacht, so dass vor dem Überschreiten zulässiger Grenzwerte Maßnahmen wie Leistungsdegradierung oder Abschaltung eingeleitet werden können. Zudem hat die Temperatur einen wesentlichen Einfluss auf die Lebensdauer leistungselektronischer Systeme, weshalb eine möglichst exakte Chiptemperatur erwünscht ist, um Lebensdauervorhersagen treffen zu können. The measurement of the temperature of a semiconductor chip in a power semiconductor module designed in particular for higher voltage ranges presents a particular challenge. The occurrence of excess temperatures on the chip can lead to failure in power electronic systems within the shortest possible time. Therefore, the chip temperature is usually monitored, so that measures such as power degradation or shutdown can be initiated before exceeding allowable limits. In addition, the temperature has a significant impact on the life of power electronic systems, which is why the most accurate chip temperature is desired in order to make lifetime predictions can.

Um die Chiptemperatur möglichst genau bestimmen zu können, sollte die Temperaturmessung möglichst nahe am Chip erfolgen. Zudem ist aber auch eine möglichst gute elektrische Isolation zwischen Hochvoltpotentiale führenden Bereichen und der Temperaturmessstelle sicher zu stellen, da üblicherweise die Signalverarbeitung isoliert von den Hochvoltpotentialen bei Niedervoltpotentialen ausgeführt wird. Die Isolation muss dazu robust und idealerweise auch nach Fehlern in den Halbleiterschaltern noch voll funktionsfähig sein, damit keine Gefährdung für Personen entsteht insbesondere dann, wenn die Schutzkleinspannung nicht berührungssicher für Personen ausgeführt ist und deshalb sichergestellt sein muss, dass kein Hochvoltpotential auf die Niedervoltpotential Teile durchschlägt. Die Messung der Temperatur des zu überwachenden Chips erfolgt üblicherweise mit temperaturabhängigen Widerständen wie etwa einem Heißleiter (Negative Temperature Coefficient Thermistors oder kurz NTC) auf einem Direct-Copper-Bonding-Substrat (DCB-Substrat), mittels in den zu überwachenden Chip integrierte Temperatursensoren, über in einem weiteren Chip integrierte Temperatursensoren, die über dem zu messenden Chip montiert sind (Chip-on-Chip-Systeme), oder mit aufgeklebten Thermoelementen. In order to determine the chip temperature as accurately as possible, the temperature measurement should be as close as possible to the chip. In addition, however, the best possible electrical insulation between high-voltage potentials leading areas and the temperature measuring point is to ensure, since usually the signal processing is performed isolated from the high-voltage potentials at low-voltage potentials. The insulation must be robust and ideally even after errors in the semiconductor switches still fully functional, so that no risk to persons arises especially when the safety extra-low voltage is not safe for persons and therefore must be ensured that no high-voltage potential on the low-voltage potential breaks through parts , The measurement of the temperature of the chip to be monitored is usually carried out with temperature-dependent resistors such as a thermistor (negative temperature coefficient thermistors or NTC short) on a direct copper bonding substrate (DCB substrate), by means of built-in chip to be monitored temperature sensors, via temperature sensors integrated in another chip, which are mounted above the chip to be measured (chip-on-chip systems) or with glued-on thermocouples.

Bei Messung mittels Heißleiter ist die Messstelle in der Regel sehr weit vom Chip entfernt. Deshalb erfolgt meist eine Messung der Kühlwassertemperatur anstatt der Chiptemperatur. Zudem treten hohe zeitliche Verzögerung auf bis sich die Wärme vom Chip bis zur Messstelle ausgebreitet hat. Modelle zur Berechnung der Chiptemperatur aus der Heißleitertemperatur sind sehr aufwändig und mit einigen Unsicherheiten verbunden. Der Heißleiter ist zwar in der Regel vom Hochvoltpotential isoliert, jedoch kann die Isolation bei Fehlern versagen, weshalb zusätzliche Isolationsbarrieren für die Auswertung der Heißleitersignale notwendig sind. Bei in den zu überwachenden Chip integrierten Temperatursensoren etwa in einem Insulated-Gate-Bipolar-Transistor (IGBT) als zu überwachenden Chip werden aufgrund der geringen Strukturabstände der Temperatursensoren zum IGBT keine ausreichenden Isolationseigenschaften erreicht. Darüber hinaus muss dann der Temperatursensor floatend zu Niedervolt führenden Schaltungsteilen ausgewertet werden was beispielsweise bei High-Side-Schaltern äußerst kritisch ist. Zur Abdeckung der Kundenwünsche sind zahlreiche Produktvarianten und damit zusätzliche Chip-Kosten notwendig. Die zur Temperaturmessung verwendeten Dioden haben relativ hohe elektrische Toleranzen und können die Temperatur somit nur ungenau messen, denn sie können nicht mit optimierten Fertigungsprozessen und Materialien produziert werden. Gebräuchlicher bei Niedervoltanwendungen sind daher Chip-on-Chip-Temperatursensoren, da dieser Aufbau für Niedervoltanwendungen ausreichend Isolation bietet, jedoch ein zusätzlicher Chip samt Montage erforderlich ist, was die Kosten deutlich erhöht sowie eine nicht ausreichende Isolation für Hochvoltanwendungen bietet. Thermoelemente haben meist geringe Isolationseigenschaften je nach verwendetem Kleber, sind sehr genau und auch sehr teuer. Ihr Einsatzgebiet konzentriert sich damit mehr auf Laboraufbauten und nicht auf Serienprodukte. When measuring with a thermistor, the measuring point is usually very far away from the chip. Therefore, it is usually a measurement of the cooling water temperature instead of the chip temperature. In addition, there is a long time delay until the heat has spread from the chip to the measuring point. Models for calculating the chip temperature from the thermistor temperature are very complex and associated with some uncertainties. Although the thermistor is usually isolated from the high-voltage potential, but the insulation can fail in the event of errors, which is why additional insulation barriers for the evaluation of the thermistor signals are necessary. When integrated in the chip to be monitored temperature sensors such as in an insulated gate bipolar transistor (IGBT) as the chip to be monitored due to the small pitch of the temperature sensors to the IGBT sufficient isolation properties are not achieved. In addition, the temperature sensor then has to be interpreted in a floating manner to low-voltage circuit parts, which is extremely critical, for example, in the case of high-side switches. To cover the customer's wishes numerous product variants and thus additional chip costs are necessary. The diodes used for temperature measurement have relatively high electrical tolerances and thus can only measure the temperature inaccurately, because they can not be produced with optimized manufacturing processes and materials. Chip-on-chip temperature sensors are therefore more common in low-voltage applications, since this design provides sufficient isolation for low-voltage applications, but requires an additional chip and assembly, which significantly increases costs and provides insufficient insulation for high-voltage applications. Thermocouples usually have low insulation properties depending on the adhesive used, are very accurate and also very expensive. Their field of application is thus more focused on laboratory setups and not on series products.

Aufgabe der Erfindung ist es daher, eine Anordnung und ein Verfahren zum Messen der Chiptemperatur in einem Leistungshalbleitermodul mit geringen Kosten, hoher Messgenauigkeit und die hoher Isolationsspannung bereitzustellen. The object of the invention is therefore to provide an arrangement and a method for measuring the chip temperature in a power semiconductor module with low cost, high measurement accuracy and the high isolation voltage.

Die Aufgabe wird gelöst durch eine Anordnung mit den Merkmalen des Patentanspruchs 1 bzw. ein Verfahren nach Anspruch 19 gelöst. The object is achieved by an arrangement having the features of patent claim 1 and a method according to claim 19.

Bei der Anordnung zum Messen der Temperatur eines Halbleiterchips in einem Leistungshalbleitermodul, ist der Halbleiterchip auf einer Trägeranordnung aufgebracht, in der ein mit dem Halbleiterchip thermisch gekoppelter Kondensator mit temperaturabhängigem Kapazitätsverhalten ausgebildet ist. Eine Auswerteschaltung ist mit dem Kondensator elektrisch verbunden, welche dazu ausgebildet ist, die Kapazität des Kondensators und aus dieser die Temperatur am Halbleiterchip zu bestimmen. In the arrangement for measuring the temperature of a semiconductor chip in a power semiconductor module, the semiconductor chip is mounted on a carrier arrangement in which a capacitor thermally coupled to the semiconductor chip with temperature-dependent capacitance behavior is formed. An evaluation circuit is electrically connected to the capacitor, which is designed to determine the capacitance of the capacitor and from this the temperature at the semiconductor chip.

Bei dem Verfahren zum Messen der Temperatur eines Halbleiterchips in einem Leistungshalbleitermodul, bei dem der Halbleiterchip auf einer Trägeranordnung aufgebracht ist und in dem ein mit dem Halbleiterchip thermisch gekoppelter Kondensator mit temperaturabhängigem Kapazitätsverhalten ausgebildet ist, ist vorgesehen, dass die Kapazität des Kondensators und daraus die Temperatur am Halbleiterchip ermittelt wird. In the method for measuring the temperature of a semiconductor chip in a power semiconductor module, in which the semiconductor chip is mounted on a carrier arrangement and in which a capacitor thermally coupled to the semiconductor chip with temperature-dependent capacitance behavior is formed, it is provided that the capacitance of the capacitor and the temperature is determined on the semiconductor chip.

Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung dargestellten Ausführungsbeispiele näher erläutert, wobei gleiche Elemente mit gleichen Bezugszeichen versehen sind. Es zeigt: The invention will be explained in more detail with reference to the embodiments illustrated in the figures of the drawing, wherein like elements are provided with the same reference numerals. It shows:

1 in einer Querschnittskizze den Aufbau eines parasitäre Kapazitäten aufweisenden, mehrschichtigen Trägers in einem handelsüblichen Leistungshalbleitermodul, 1 in a cross-sectional diagram, the structure of a parasitic capacitances having multi-layered carrier in a commercial power semiconductor module,

2 in einem Diagramm Kapazitätsverläufe bei verschiedenen in Trägern verwendeten Materialien über der Temperatur, 2 in a diagram, capacity curves for different materials used in carriers over temperature,

3 in einer Querschnittskizze denselben Aufbau wie bei dem Träger nach 1 jedoch unter teilweiser Verwendung von Materialen mit ausgeprägter Temperaturabhängigkeit des dielektrischen Verhaltens, 3 in a cross-sectional sketch the same structure as in the carrier according to 1 but with the partial use of materials with pronounced temperature dependence of the dielectric behavior,

4 in einem Schaltbild eine beispielhafte Auswerteschaltung zur Messung einer parasitären Kapazität in einem Leistungshalbleitermodul, 4 in a circuit diagram an exemplary evaluation circuit for measuring a parasitic capacitance in a power semiconductor module,

5 in einem Diagramm den Spannungsverlauf am Ausgang der Auswerteschaltung nach 4 für verschiedene Temperaturen, 5 in a diagram the voltage curve at the output of the evaluation circuit 4 for different temperatures,

6 in einem Schaltbild eine Brückenschaltung mit IGBTs zur Verwendung in einem beispielhaften Leistungshalbleitermodul, 6 1 is a circuit diagram showing a bridge circuit with IGBTs for use in an exemplary power semiconductor module;

7 in der Draufsicht ein Träger eines beispielhaften Leistungshalbleitermoduls, 7 in plan view, a carrier of an exemplary power semiconductor module,

8 in der Draufsicht den Träger nach 7 mit gekennzeichneten Bereichen mit unterschiedlichem Schichtaufbau und 8th in the plan view of the carrier 7 with marked areas with different layer structure and

9 im Querschnitt den Schichtaufbau des Trägers an den gekennzeichneten Bereichen. 9 in cross-section the layer structure of the carrier at the marked areas.

Die erfindungsgemäßen Anordnungen und Verfahren zur indirekten Bestimmung der Chiptemperatur in Leistungsmodulen machen sich das temperaturabhängige dielektrische Verhalten von isolierenden Materialien, insbesondere von Keramiken und thermischen Interface-Materialien wie etwa mit Keramik gefüllten Silikonen, zu Nutze. Zur näheren Erläuterung ist in 1 der Aufbau eines beispielhaften handelsüblichen Leistungsmoduls im Querschnitt dargestellt. Dabei ist zumindest ein Leistungselement wie beispielsweise ein Leistungshalbleiterbauelement aus Silizium, im Folgenden auch (Halbleiter-)Chip 2 genannt, mittels einer Lotschicht 3 auf einer beispielsweise aus Kupfer bestehenden, strukturierten Metallisierungsschicht 4 aufgebracht. Die Metallisierungsschicht 4 befindet sich auf einer Seite eines thermisch leitenden, elektrisch nichtleitenden Substrats 1, dessen andere Seite ebenfalls eine (gegebenenfalls strukturierte) Metallisierungsschicht 6 aufweist. Auch diese kann aus Kupfer oder einem sonstigen elektrisch leitenden Material bestehen. Das Substrat 1 kann beispielsweise einschichtig aus Keramik (Dielektrikumsschicht 5) wie etwa Aluminiumoxid hergestellt sein. Die Metallisierungsschicht 6 kann beispielsweise über eine ein thermisches Interface bildende Schicht 7 aus beispielsweise elektrisch isolierender Wärmeleitpaste oder Wärmeleitkissen mit einem Kühlkörper 8 thermisch leitend verbunden sein. Der Kühlkörper 8 kann beispielsweise aus Aluminium oder aus einem sonstigen gut wärmeleitenden Metall oder einer gut wärmeleitenden Legierung bestehen und gegebenenfalls selbst durch eine Kühlflüssigkeit bzw. einem anderen Kühlmedium (wie etwa Luft) gekühlt werden. The inventive arrangements and methods for indirectly determining the chip temperature in power modules exploit the temperature dependent dielectric behavior of insulating materials, particularly ceramics and thermal interface materials such as ceramic filled silicones. For further explanation see 1 the structure of an exemplary commercial power module shown in cross section. In this case, at least one power element such as, for example, a power semiconductor component made of silicon, hereinafter also referred to as (semiconductor) chip 2 called, by means of a solder layer 3 on a, for example made of copper, structured metallization 4 applied. The metallization layer 4 is located on one side of a thermally conductive, electrically non-conductive substrate 1 whose other side also has a (possibly structured) metallization layer 6 having. These may also consist of copper or other electrically conductive material. The substrate 1 For example, one layer of ceramic (dielectric layer 5 ) such as alumina. The metallization layer 6 can, for example, via a layer forming a thermal interface 7 from, for example, electrically insulating thermal paste or heat-conducting pad with a heat sink 8th be thermally connected. The heat sink 8th may for example consist of aluminum or other good heat-conducting metal or a good heat-conducting alloy and optionally even by a cooling liquid or other cooling medium (such as air) to be cooled.

Der Chip 2 ist elektrisch an ein Hochvoltpotential angeschlossen. Hingegen liegt der Kühlkörper 8 auf Niedervoltpotential. Die Keramik des Substrats 1 isoliert elektrisch den Chip 2 vom Kühlkörper 8. Aufgrund der elektrischen Isolation durch die Keramik bildet sich ein parasitärer Plattenkondensator 9 mit entsprechender parasitärer Kapazität zwischen der chipseitigen flächigen Metallisierungsschicht 4 (erste Kondensatorelektrode) und der kühlkörperseitigen flächigen Metallisierungsschicht 6 (zweite Kondensatorelektrode) des Substrats 1 aus. Die kühlkörperseitige Metallisierungsschicht 6 steht über ein thermisches Interface mit dem Kühlkörper 8 thermisch in Kontakt. Die Interfacematerialien sind häufig schlecht elektrisch leitend, auch wenn keine Hochvoltisolation gewährleistet wird, so dass sich dennoch ein weiterer parasitärer Plattenkondensator 10 mit entsprechender parasitärer Kapazität zwischen der Metallisierungsschicht 6 (erste Kondensatorelektrode) und dem Kühlkörper 8 (zweite Kondensatorelektrode) ausbildet. The chip 2 is electrically connected to a high-voltage potential. By contrast, the heat sink is located 8th at low voltage potential. The ceramics of the substrate 1 electrically isolates the chip 2 from the heat sink 8th , Due to the electrical insulation by the ceramic, a parasitic plate capacitor is formed 9 with a corresponding parasitic capacitance between the chip-side areal metallization layer 4 (First capacitor electrode) and the heat sink-side sheet metallization 6 (second capacitor electrode) of the substrate 1 out. The heat sink side metallization layer 6 is via a thermal interface with the heat sink 8th thermally in contact. The interface materials are often poorly electrically conductive, even if no high-voltage insulation is guaranteed, so that yet another parasitic plate capacitor 10 with appropriate parasitic capacitance between the metallization layer 6 (first capacitor electrode) and the heat sink 8th (second capacitor electrode) forms.

Wegen des üblicherweise taktenden Betriebs der Leistungshalbleiterbauelemente liegt eine pulsierende Spannung zwischen der Hochvoltseite und dem Kühlkörper 8 in Höhe der Arbeitsspannung an. Die pulsierende Spannung teilt sich entsprechend dem Teilungsverhältnis des kapazitiven Spannungsteilers auf. Dabei zeigen die Werkstoffe ein temperaturstabiles oder ein temperaturabhängiges Verhalten bezüglich ihrer dielektrischen Eigenschaften. Gemessen wurden unterschiedliche keramische Werkstoffe wie etwa Al2O3 std, Al2O3 HPI, Al2O3 HPS, AlN, SiN, MLCC Z5U, Piezo-Keramik oder ein keramisch gefülltes Silikonpad TCSPA50. In 2 sind dazu die Verläufe der relativen Kapazität über der Temperatur für einige Werkstoffe (MLCC Z5U, Piezo-Keramik und TCSPA50) dargestellt, deren dielektrische Eigenschaften über der Temperatur eine Veränderung zeigen. Unter den Werkstoffen mit temperaturabhängiger Dielektrizitätszahl gibt es sowohl solche, deren relative Kapazität mit der Temperatur ansteigt, als auch solche, bei denen sie demgegenüber abfällt, oder auch Werkstoffe mit einem parabelähnlichen Verlauf der relativen Kapazität. Because of the usually clocking operation of the power semiconductor components is a pulsating voltage between the high-voltage side and the heat sink 8th in the amount of working voltage. The pulsating voltage is divided according to the division ratio of the capacitive voltage divider. The materials show a temperature-stable or a temperature-dependent behavior with respect to their dielectric properties. Various ceramic materials were measured, such as Al2O3 std, Al2O3 HPI, Al2O3 HPS, AlN, SiN, MLCC Z5U, piezo ceramics or a ceramic filled TCSPA50 silicone pad. In 2 For example, the relative capacitance vs. temperature curves for some materials (MLCC Z5U, piezo ceramics, and TCSPA50) are shown, whose dielectric properties change over temperature. Among the materials with temperature-dependent dielectric constant, there are those whose relative capacity with temperature increases, as well as those in which it falls on the other hand, or materials with a parabolic-like course of relative capacity.

In 3 ist die erfindungsgemäße Vorgehensweise schematisch dargestellt. Der Plattenkondensator 10 wird nun so ausgelegt, dass er ein temperaturabhängiges Kapazitätsverhalten zeigt (im Folgenden als Kondensator 12 bezeichnet). Mit einer Kontaktierungsmöglichkeit (Abgriffe ca und cb) der intrinsischen Ableitkapazität Ctim des parasitären Plattenkondensators 12 mit temperaturabhängigem Verhalten wird auf Niedervoltpotential eine Schnittstelle zur Messung dieser Kapazität Ctim geschaffen. Die Kontaktierung kann beliebig ausgeführt werden wie beispielsweise mit Löt-, Pressfit- oder Federkontakten. Die pulsierende Spannung am kapazitiven Spannungsteiler wird nun gemessen und in einer weiteren Auswertevorrichtung die Kapazitätswerte bestimmt. Der Modulaufbau und die hierbei verwendeten Materialien werden so ausgeführt, dass die Kapazitätseigenschaften des Kondensators 12 sich mit der Temperatur verändern (vgl. 2). Um eine Veränderung in dem Kapazitätsverhältnis feststellen zu können, wird beispielsweise die Temperaturabhängigkeit der Kapazität des parasitären Plattenkondensators 11 und des parasitären Plattenkondensators 12 unterschiedlich gewählt. Beispielsweise kann der Kondensator 11 weitgehend temperaturunabhängig ausgelegt oder das dem Chip 2 am nächsten liegende Material zeigt einen ausgeprägten Temperaturgang (z.B. Z5U oder Piezokeramik) oder umgekehrt. Aber auch Materialien mit gegenläufigen Temperaturgängen sind geeignet wie etwa Piezokeramik nahe am Chip 2 und ein keramisch gefülltes Siliziumpad TCSPA50 als thermisches Interface. In 3 the procedure according to the invention is shown schematically. The plate capacitor 10 is now designed so that it shows a temperature-dependent capacitance behavior (hereinafter referred to as capacitor 12 designated). With a possibility of contacting (taps ca and cb) of the intrinsic leakage capacitance Ctim of the parasitic plate capacitor 12 With temperature-dependent behavior, an interface for measuring this capacitance Ctim is created at low-voltage potential. The contact can be performed arbitrarily such as with solder, Pressfit- or spring contacts. The pulsating voltage at the capacitive voltage divider is now measured and the capacitance values are determined in a further evaluation device. The module structure and the materials used in this case are designed so that the capacitance characteristics of the capacitor 12 to change with the temperature (cf. 2 ). In order to detect a change in the capacitance ratio, for example, the temperature dependence of the capacitance of the parasitic plate capacitor 11 and the parasitic plate capacitor 12 chosen differently. For example, the capacitor 11 designed largely independent of temperature or the chip 2 The closest material shows a pronounced temperature response (eg Z5U or piezoceramic) or vice versa. But even materials with opposite temperature variations are suitable, such as piezoceramics close to the chip 2 and a ceramic-filled silicon pad TCSPA50 as a thermal interface.

Es besteht darüber hinaus die Möglichkeit, in einer Schicht mit temperaturunabhängigem Kapazitätsverhalten eine Schicht mit temperaturunabhängigem Kapazitätsverhalten einzubringen und beides nahe am Chip anzuordnen wie beispielsweise als mehrschichtige bzw. mehrlagige Direct-Copper-Bonding-Platten (DCB). Bei dem oben gezeigten Beispiel muss vorteilhafterweise die Isolationsschicht des parasitären Plattenkondensators 10 bzw. 12 keine hohen Isolationseigenschaften haben und ist damit nicht sicherheitsrelevant, d.h. damit auch kostengünstig). Bei Verwendung eines elektrisch leitenden thermischen Interfaces kann die Metallisierung 6 zum Beispiel auch oxidiert oder lackiert werden und dadurch der elektrische Widerstand derart erhöht werden, dass sich in dieser Schicht eine parasitäre Kapazität ausbildet. There is also the possibility of introducing a layer with temperature-independent capacitance behavior in a layer with temperature-independent capacitance behavior and arranging both close to the chip, for example as multilayer or multilayer direct copper bonding plates (DCB). In the example shown above, advantageously, the insulating layer of the parasitic plate capacitor must 10 respectively. 12 have no high insulation properties and is therefore not safety-relevant, ie also cost-effective). When using an electrically conductive thermal interface, the metallization 6 For example, be oxidized or painted and thereby the electrical resistance can be increased such that forms a parasitic capacitance in this layer.

Bei entsprechender Wahl des thermischen Interface wie etwa als Wärmeleitpaste oder thermisches Kissen (Thermal Pad) usw. entsteht nochmals eine isolationsschicht und damit nochmals eine Kapazität zwischen Hochvoltteil und Niedervoltteil, die temperaturstabil ausgeführt werden kann. Eine Alternative bieten auch mehrlagige Keramikaufbauten wie zum Beispiel "Kupfer – temperaturabhängige Keramik-Kupfer – temperaturunabhängige Keramik-Kupfer". With appropriate choice of the thermal interface such as thermal grease or thermal pad (thermal pad), etc. again creates an insulation layer and thus again a capacity between the high-voltage part and low-voltage part, which can be made temperature stable. An alternative is also offered by multilayer ceramic structures such as "copper - temperature-dependent ceramic-copper - temperature-independent ceramic-copper".

Der so gebildete parasitäre Kondensator, der in den 1 und 3 mit 10 bzw. 12 bezeichnet ist, muss allerdings keine hohen Isolationseigenschaften aufweisen und ist nicht sicherheitsrelevant. Er kann daher einfach und kostengünstig ausgeführt werden. The thus formed parasitic capacitor, which in the 1 and 3 With 10 respectively. 12 is designated, but does not have high insulation properties and is not safety relevant. It can therefore be performed easily and inexpensively.

Im Betrieb werden die Leistungshalbleiterbauelemente beispielsweise periodisch geschaltet, sodass ein rechteckförmiges Spannungssignal zum Beispiel an den Phasenanschlüssen einer Brückenschaltung anliegt. Die Chiprückseite eines als Lowside-Schalter verwendeten Leistungshalbleiterbauelements, d.h. dessen Lowside-Kollektor, ist mit dem Phasenanschluss verbunden. Dieses rechteckförmige Hochvoltsignal wird dabei über zwei parasitäre Kapazitäten in den Niedervoltteil eingekoppelt. Mit einem Abgriff in dem kapazitiven Spannungsteiler kann nun bei bekannter Spannung über dem Spannungsteiler das Kapazitätsverhältnis der beiden Kapazitäten bestimmt werden. Mit dem Kapazitätsverhältnis kann dann die Temperatur in den Schichten und damit auch im Halbleiterchip berechnet werden. In operation, the power semiconductor components are switched periodically, for example, so that a rectangular voltage signal is present, for example, at the phase terminals of a bridge circuit. The back of the chip of a power semiconductor device used as a low side switch, i. its lowside collector is connected to the phase connection. This rectangular high-voltage signal is coupled via two parasitic capacitances in the low-voltage part. With a tap in the capacitive voltage divider, the capacitance ratio of the two capacitors can now be determined at a known voltage across the voltage divider. The capacitance ratio can then be used to calculate the temperature in the layers and thus also in the semiconductor chip.

Eine beispielhafte Auswerteschaltung zeigt 4. Die periodisch schaltenden Leistungshalbleiterelemente können dabei ersatzweise als eine einerseits an Bezugspotential M liegende Signalquelle 13 mit rechteckförmiger Ausgangsspannung angesehen werden, welche andererseits über einen weitgehend ohmschen (Leitungs-)Widerstand 14 einen kapazitiven Spannungsteiler mit in Reihe geschalteten Kapazitäten 15 und 16 speist. Die Spannung über der ebenfalls an Bezugspotential M liegenden Kapazität 16 wird dabei abgegriffen und über eine Kapazität 17 und einem Gleichrichternetzwerk zu einem Ausgang A geführt. Beim Gleichrichternetzwerk ist ein vom kapazitiven Spannungsteiler abgewandter Anschluss der Kapazität 17 zum Einen über eine Diode 18 mit dem Bezugspotential M und zum Anderen über eine Serienschaltung aus einer Diode 19 und einem ohmschen Widerstand 20 mit dem Ausgang A gekoppelt. Der Ausgang A ist zudem über eine Parallelschaltung einer Diode 21 und einem ohmschen Widerstand 22 mit Bezugspotential M verbunden. Beim vorliegenden Ausführungsbeispiel sind die Flussrichtungen der Dioden 18, 19 und 21 so gewählt, dass die Katode der Diode 18 und die Anode der Diode 19 sowie die Katode der Diode 19 und Katode der Diode 21 miteinander verschaltet sind. Eine jeweils umgekehrte Flussrichtung der Dioden 18, 19 und 21 ist in gleicher Weise möglich bei umgekehrter Polarität der Spannung am Ausgang A. Aus der Spannung am Ausgang A kann dann der Wert der Kapazität 16 und hiervon wiederum die an ihr auftretende Temperatur ausgerechnet werden. Die Kapazität 16 kann beispielsweise die durch die parasitären Kondensatoren 10 bzw. 12 aus den 1 und 3 gebildete Kapazität sein. An exemplary evaluation circuit shows 4 , The periodically switching power semiconductor elements can substitute as a signal source lying on the one hand reference potential M. 13 be viewed with rectangular output voltage, on the other hand, a largely ohmic (conduction) resistance 14 a capacitive voltage divider with capacitors connected in series 15 and 16 fed. The voltage across the also lying at reference potential M capacity 16 is tapped and over a capacity 17 and a rectifier network to an output A out. In the rectifier network, a terminal facing away from the capacitive voltage divider is the capacitance 17 on the one hand via a diode 18 to the reference potential M and the other via a series connection of a diode 19 and an ohmic resistance 20 coupled to the output A. The output A is also connected via a parallel connection of a diode 21 and an ohmic resistance 22 connected to reference potential M. In the present embodiment, the flow directions of the diodes 18 . 19 and 21 so chosen that the cathode of the diode 18 and the anode of the diode 19 as well as the cathode of the diode 19 and cathode of the diode 21 interconnected with each other. A respective reverse flow direction of the diodes 18 . 19 and 21 is possible in the same way with reversed polarity of the voltage at the output A. From the voltage at the output A can then the value of the capacity 16 and from this again the temperature occurring at it are calculated. The capacity 16 For example, the parasitic capacitors 10 respectively. 12 from the 1 and 3 be formed capacity.

5 zeigt den Spannungsverlauf am Ausgang A der Auswerteschaltung nach 4 für verschiedene Temperaturen a = 40°C, b = 60°C, c = 75°C, d = 90°C am Substrat und unter Verwendung von Z5U-Keramik, 400V Arbeitsspannung und Modulkupferflächen bzw. Ableitkapazitäten ähnlich einem Standardleistungshalbleitermodul. 5 shows the voltage curve at the output A of the evaluation circuit 4 for various temperatures a = 40 ° C, b = 60 ° C, c = 75 ° C, d = 90 ° C at the substrate and using Z5U ceramic, 400V working voltage and module copper surfaces and dissipation capacities similar to a standard power semiconductor module.

Eine beispielhafte H-Brückenschaltung eines beispielhaften Standardleistungshalbleitermoduls ist in 6 gezeigt. Eine zu schaltende Gleichspannung mit zwei Potentialen DCL+ und DCL– liegt an der Brückenschaltung an, welche vier IGBTs 23 bis 26 aufweist. In jeden der vier Zweige der Brückenschaltung ist die Kollektor-Emitter-Strecke samt antiparallel geschalteter Diode eines der vier IGBTs 23 bis 26 geschaltet. Bei der in 6 gezeigten beispielhaften H-Brückenschaltung sind die Kollektoren der IGBTs 23 und 25 mit dem Potential DCL+ und Emitter der IGBTs 24 und 26 mit dem Potential DCL- verbunden. Der Emitter des IGBTs 23 sowie der Kollektor des IGBTs 24 sind mit einem Phasenanschluss PH_U und der Emitter des IGBTs 25 sowie der Kollektor des IGBTs 26 sind mit einem Phasenanschluss PH_V verschaltet. Zwischen die Phasenanschlüsse PH_U und PH_V kann eine Last wie etwa eine Induktivität 27 angeschlossen sein. Die Gleichspannung zwischen den Potentialen DCL+ und DCL– ist mit einem Kondensator 30 stabilisiert, während die Potentiale DCL+ und DCL– jeweils über Kondensatoren 28 und 29 an Niedervoltbezugspotential M angeschlossen sind und damit auch im Schaltbetrieb auf einem annähernd konstanten Potential liegen. Die beiden Phasenanschlüsse des Leistungsmoduls PH_U und PH_V liegen im Schaltbetrieb je nach Schaltzustand auf dem Potential DCL+ bzw. DCL–. An exemplary H-bridge circuit of an exemplary standard power semiconductor module is shown in FIG 6 shown. A DC voltage to be switched with two potentials DCL + and DCL- is applied to the bridge circuit, which four IGBTs 23 to 26 having. In each of the four branches of the bridge circuit, the collector-emitter path, including the antiparallel-connected diode, is one of the four IGBTs 23 to 26 connected. At the in 6 The exemplary H-bridge circuit shown are the collectors of the IGBTs 23 and 25 with the potential DCL + and emitter of the IGBTs 24 and 26 connected to the potential DCL-. The emitter of the IGBT 23 as well as the collector of the IGBT 24 are connected to a phase terminal PH_U and the emitter of the IGBT 25 as well as the collector of the IGBT 26 are interconnected with a phase connection PH_V. Between the phase terminals PH_U and PH_V, a load such as an inductance 27 be connected. The DC voltage between the potentials DCL + and DCL- is with a capacitor 30 stabilized while the potentials DCL + and DCL- via capacitors 28 and 29 are connected to low-voltage reference potential M and thus are in switching operation at an approximately constant potential. Depending on the switching state, the two phase connections of the power module PH_U and PH_V are at the DCL + or DCL- potential in switching mode.

7 zeigt in der Draufsicht den Aufbau eines beispielshaften Leistungsmoduls in H-Brückenkonfiguration. Die beiden mit PH_U und PH_V gekennzeichneten Ebenen liegen im Schaltbetrieb auf einem rechteckförmigen pulsierenden Spannungspotential (vgl. 6), welches für die Temperaturmessung der beiden im Bild unteren Chips genutzt wird. Dazu wird die Rückseite des Moduls vorteilhafterweise wie in 8 schematisch gezeigt ausgelegt. Der Bereich (2) wird elektrisch vom Bereich (3) getrennt. Damit bildet sich genau unter der Fläche mit pulsierender Spannung ein kapazitiver Spannungsteiler, dessen Spannungspotential an einer Abgriffstelle (mit x gekennzeichnet) ausgelesen werden kann. Im Bereich (1) des Chips, dessen Temperatur gemessen werden soll, wird eine zusätzliche dielektrische Schicht 31 in das Substrat 1 eingebracht, deren relative Dielektrizitätszahl abhängig von der Temperatur ist. Diese Schicht 31 kann wie in dem Vertikalaufbau nach 9 gezeigt auch nur in einem Teilbereich temperaturabhängig sein. Vorteilhaft ist es, wenn diese Schicht möglichst nahe am Chip angeordnet ist. Im Übrigen ist der Aufbau ähnlich dem in den 1 und 3 gezeigten Aufbau. 7 shows in plan view the structure of an exemplary power module in H-bridge configuration. The two levels marked PH_U and PH_V lie in switching operation on a rectangular pulsating voltage potential (cf. 6 ), which is used for the temperature measurement of the two lower chips in the picture. For this purpose, the back of the module is advantageously as in 8th designed schematically shown. The area (2) is electrically separated from the area (3). This forms a capacitive voltage divider just below the surface with pulsating voltage whose voltage potential can be read out at a tap point (marked with x). In the region (1) of the chip whose temperature is to be measured, an additional dielectric layer is formed 31 in the substrate 1 introduced, whose relative dielectric constant is dependent on the temperature. This layer 31 can after as in the vertical structure 9 shown to be temperature dependent only in a subarea. It is advantageous if this layer is arranged as close as possible to the chip. Incidentally, the structure is similar to that in the 1 and 3 shown construction.

Um Offset-Fehler bei der Messung zu vermeiden, kann ein Abgleich der berechneten Temperaturen (aus dem Kapazitätsverhältnis) mit einer genauen Temperaturmessstelle durchgeführt werden, welche auch weiter entfernt vom Chip liegen kann. Ein Abgleich kann etwa während lastfreien Schaltvorgängen durchgeführt werden, bei denen eine homogene Temperaturverteilung im gesamten Leistungsmodul vorliegt und damit die Chiptemperatur zum Beispiel gleich einer Temperatur an einem in dem Leistungshalbleitermodul befindlichen Heißleiter ist wie beispielsweise beim Betriebsstart des Systems. Damit lassen sich auch Produktionsschwankungen von Schichtdicken kompensieren, die auch eine statische Veränderung von Kapazitätsverhältnissen verursachen können. In order to avoid offset errors in the measurement, a comparison of the calculated temperatures (from the capacity ratio) can be carried out with an accurate temperature measuring point, which may be further away from the chip. An adjustment can be carried out, for example, during no-load switching operations in which there is a homogeneous temperature distribution in the entire power module and thus the chip temperature is, for example, equal to a temperature at a thermistor located in the power semiconductor module, for example at the start of operation of the system. This also compensates for production fluctuations of layer thicknesses, which can also cause a static change of capacity ratios.

Mit einer zusätzlichen Temperaturmessung wie beispielsweise Heißleiter oder Kühlwasserfühler kann zudem eine Mehrdeutigkeit von Messsignalen vermieden werden, die beispielsweise dann auftreten kann, wenn Materialien etwa aus Kostengründen oder zwecks höherer Zuverlässigkeit eingesetzt werden, die einen parabelähnlichen temperaturabhängigen Verlauf oder einen anderen beliebigen Verlauf mit mehrdeutigen Stellen aufweisen. With an additional temperature measurement such as thermistor or cooling water sensor also ambiguity of measurement signals can be avoided, which can occur, for example, when materials are used for reasons of cost or for reasons of greater reliability, having a parabolic-like temperature-dependent course or any other course with ambiguous places ,

Isolationsfehler der Keramik werden üblicherweise in externen Vorrichtungen detektiert, die den Widerstand der Hochvoltebene zur Niedervoltebene bestimmen. Mit dem erfindungsgemäßen System und Verfahren kann ein solcher Fehlerfall ebenfalls erkannt werden, da im Falle eines Durchschlags der Isolationsschicht die obere Kapazität 9 bzw. 11 kurzgeschlossen wird und dadurch an der unteren Kapazität 10 bzw. 12 die gesamte Arbeitsspannung pulsierend anliegt. Dies kann zum Beispiel dann erkannt werden, wenn die untere Kapazität 10 bzw. 12 für diese kurzzeitige Spannungsbelastung ausgelegt ist. Dies trifft beispielsweise für Systeme zu, in denen eine erhöhte Isolation gefordert wird wie zum Beispiel bei Ladegeräten für Elektrofahrzeuge. Die Auswerteschaltung muss entsprechend der Arbeitsspannung des Leistungshalbleitermoduls ausgelegt sein, d.h. in der Lage sein sich kurzzeitig bzw. transient schützen können. Bei Detektion eines Fehlers, also von Spannungen in Höhe der Arbeitsspannung, wird die Arbeitsspannung sofort abgeschaltet. So wird beispielsweise in Hybrid und Elektrofahrzeugen dann die Batterie mittels des Hauptschalters von der Fahrzeugelektrik getrennt. Insulation defects of the ceramic are usually detected in external devices that determine the resistance of the high-voltage level to the low-voltage level. With the system and method according to the invention, such a fault can also be detected, since in the case of a breakdown of the insulation layer, the upper capacity 9 respectively. 11 is shorted and thereby at the lower capacity 10 respectively. 12 the entire working voltage is pulsating. This can be detected, for example, when the lower capacity 10 respectively. 12 designed for this brief voltage load. This applies, for example, to systems in which increased insulation is required, such as for chargers for electric vehicles. The evaluation circuit must be designed according to the working voltage of the power semiconductor module, ie be able to protect itself briefly or transiently. Upon detection of an error, ie voltages equal to the working voltage, the working voltage is switched off immediately. For example, in hybrid and electric vehicles, the battery is then disconnected from the vehicle electrical system by means of the main switch.

Im Betrieb werden die Halbleiterbauelemente in der Regel geschaltet. Damit liegt ein rechteckförmiges Spannungssignal an den Phasenanschlüssen der Halbbrücken an. Der Lowside Collector (Chiprückseite des Lowside Schalters) ist mit dem Phasenanschluss verbunden. Dieses rechteckförmige Hochvoltsignal wird somit über die zwei Kapazitäten in den Niedervoltteil eingekoppelt. Mit einem Abgriff beim kapazitiven Spannungsteiler kann bei bekannter Arbeitsspannung sowie bekannter und temperaturstabiler Kapazität im thermischen Interface durch einfache Rechnung der Kapazitätswert der Keramik bestimmt werden. Aus dem Kapazitätswert lässt sich die Temperatur der Keramik unter dem Chip bestimmen. In operation, the semiconductor devices are usually switched. Thus, a rectangular voltage signal is applied to the phase terminals of the half bridges. The Lowside Collector (chip back side of the Lowside switch) is connected to the phase connection. This rectangular high-voltage signal is thus coupled into the low-voltage part via the two capacitors. With a tap on the capacitive voltage divider can be determined at a known working voltage and known and temperature-stable capacity in the thermal interface by simple calculation of the capacitance value of the ceramic. From the capacitance value, the temperature of the ceramic under the chip can be determined.

Ein Vorteil ist, dass auch bei Fehlfunktionen des Chips (Überschläge, Plasmabildung usw.) Messungen sicher isoliert vom Hochvoltteil ausgeführt werden können solange die Keramik nicht schmilzt (was im Vergleich zu einem Lichtbogen bei Heißleitern auf DCB sehr unwahrscheinlich ist) und die Fehlfunktionen von der Auswerteschaltung 32, 33 detektiert werden können. Mit dem erfindungsgemäßen Verfahren können zudem Fehlerfälle erkannt werden, da im Falle eines Durchschlags der Isolationsschicht die obere Kapazität (Cdcb) kurzgeschlossen wird und dadurch an der unteren Kapazität (Ctim) die gesamte Arbeitsspannung pulsierend anliegt. Der Durchschlag kann erkannt werden, wenn die untere Kapazität (Ctim) für diese kurzzeitige Spannungsbelastung ausgelegt ist. Dies ist der Fall insbesondere in Systemen wo eine erhöhte Isolationsanforderung besteht (zum Beispiel Ladegeräte für Elektrofahrzeuge). Die Auswerteschaltung muss demnach für die Arbeitsspannung des Leistungsmoduls ausgelegt sein (muss sich kurzzeitig bzw. transient schützen können). Bei Detektion von Fehlern, also von Spannungen in Höhe der Arbeitsspannung, wird die Arbeitsspannung sofort abgeschaltet (z.B. Batterie-Hauptschalter in bekannten Hybrid- und Elektrofahrzeugen). Die Fehlerdetektion kann dabei auch unabhängig von Temperaturdetektion, d.h., auch mit zwei temperaturunabhängigen parasitären Kapazitäten durchgeführt werden. An advantage is that even in the event of malfunction of the chip (flashovers, plasma formation, etc.) measurements can be carried out safely isolated from the high-voltage part as long as the ceramic does not melt (which is very unlikely compared to an arc with thermistors on DCB) and the malfunctions of the evaluation 32 . 33 can be detected. With the method according to the invention, moreover, fault cases can be detected, since in the event of a breakdown of the insulation layer, the upper capacitance (Cdcb) is short-circuited and thereby the entire working voltage is pulsating at the lower capacitance (Ctim). The breakdown can be detected if the lower capacitance (Ctim) is designed for this momentary voltage load. This is the case in particular in systems where there is an increased insulation requirement (for example, chargers for electric vehicles). The evaluation circuit must therefore be designed for the working voltage of the power module (must be able to protect itself briefly or transiently). Upon detection of errors, ie voltages equal to the working voltage, the working voltage is switched off immediately (eg battery main switch in known hybrid and electric vehicles). The error detection can also be carried out independently of temperature detection, ie, with two temperature-independent parasitic capacitances.

Claims

Anordnung zum Messen der Temperatur eines Halbleiterchips (2) in einem Leistungshalbleitermodul, bei der der Halbleiterchip (2) auf einer Trägeranordnung (1, 4 bis 8) aufgebracht ist, in der ein mit dem Halbleiterchip (2) thermisch gekoppelter Kondensator (12) mit temperaturabhängigem Kapazitätsverhalten ausgebildet ist, und eine Auswerteschaltung (34) mit dem Kondensator (12, 16) elektrisch verbunden und dazu ausgebildet ist, die Kapazität des Kondensators (12) und aus dieser die Temperatur am Halbleiterchip (2) zu bestimmen. Arrangement for measuring the temperature of a semiconductor chip ( 2 ) in a power semiconductor module in which the semiconductor chip ( 2 ) on a carrier assembly ( 1 . 4 to 8th ) is applied, in which a with the semiconductor chip ( 2 ) thermally coupled capacitor ( 12 ) is formed with temperature-dependent capacitance behavior, and an evaluation circuit ( 34 ) with the capacitor ( 12 . 16 ) is electrically connected and adapted to increase the capacitance of the capacitor ( 12 ) and from this the temperature at the semiconductor chip ( 2 ).

Anordnung nach Anspruch 1, bei der die Trägeranordnung (1, 4 bis 8) ein Substrat (1), das zumindest eine erste Dielektrikumsschicht (5) aus einem ersten dielektrischen Material, und eine erste Metallisierungsfläche (6), die auf dem Substrat (1) aufgebracht ist, aufweist. Arrangement according to Claim 1, in which the carrier arrangement ( 1 . 4 to 8th ) a substrate ( 1 ), the at least one first dielectric layer ( 5 ) of a first dielectric material, and a first metallization surface ( 6 ), which are on the substrate ( 1 ) is applied.

Anordnung nach Anspruch 2, bei der die Trägeranordnung (1, 4 bis 8) zudem eine zweite Metallisierungsfläche (4) umfasst, die planparallel zu der ersten Metallisierung (6) angeordnet und durch zumindest die erste Dielektrikumsschicht (5) von dieser elektrisch isoliert ist. Arrangement according to Claim 2, in which the support arrangement ( 1 . 4 to 8th ) also has a second metallization surface ( 4 ) which are plane-parallel to the first metallization ( 6 ) and by at least the first dielectric layer ( 5 ) is electrically isolated from this.

Anordnung nach Anspruch 3, bei der auf der zweiten Metallisierungsfläche (4) der Halbleiterchip (2) aufgebracht ist. Arrangement according to claim 3, in which on the second metallization surface ( 4 ) the semiconductor chip ( 2 ) is applied.

Anordnung nach einem der vorherigen Ansprüche, bei der eine flächige Seite eines elektrisch leitenden Kühlkörpers (8) planparallel zu der ersten Metallisierung (6) angeordnet und durch zumindest die erste Dielektrikumsschicht (5) oder eine zweite Dielektrikumsschicht (7) aus einem zweiten dielektrischen Material oder die erste und die zweite Dielektrikumsschicht (5, 7) von dieser elektrisch isoliert ist. Arrangement according to one of the preceding claims, in which a flat side of an electrically conductive heat sink ( 8th ) plane-parallel to the first metallization ( 6 ) and by at least the first dielectric layer ( 5 ) or a second dielectric layer ( 7 ) of a second dielectric material or the first and the second dielectric layer ( 5 . 7 ) is electrically isolated from this.

Anordnung nach Anspruch 5, bei der das zweite dielektrische Material (7) eine elektrisch isolierende Wärmeleitpaste oder ein thermisches Kissen ist. Arrangement according to Claim 5, in which the second dielectric material ( 7 ) is an electrically insulating thermal paste or a thermal pad.

Anordnung nach Anspruch 5 oder 6, bei der das zweite dielektrische Material (7) eine temperaturabhängige Dielektrizitätszahl aufweist. Arrangement according to Claim 5 or 6, in which the second dielectric material ( 7 ) has a temperature-dependent dielectric constant.

Anordnung nach einem der Ansprüche 5 bis 7, bei der der Kondensator (12) als Plattenkondensator ausgeführt ist, der durch die erste Metallisierung (6) auf dem Substrat (1) und die flächige Seite des Kühlkörpers (8) als Kondensatorplatten sowie die zweite Dielektrikumsschicht (7) als Kondensatordielektrikum ausgebildet ist. Arrangement according to one of Claims 5 to 7, in which the capacitor ( 12 ) is designed as a plate capacitor, which through the first metallization ( 6 ) on the substrate ( 1 ) and the flat side of the heat sink ( 8th ) as capacitor plates and the second dielectric layer ( 7 ) is formed as a capacitor dielectric.

Anordnung nach einem der vorherigen Ansprüche, bei der ein weiterer Kondensator (11) in der Trägeranordnung (1, 4 bis 8) ausgebildet ist. Arrangement according to one of the preceding claims, in which a further capacitor ( 11 ) in the carrier arrangement ( 1 . 4 to 8th ) is trained.

Anordnung nach Anspruch 9, bei der der weitere Kondensator (11) ein temperaturunabhängiges Kapazitätsverhalten aufweist. Arrangement according to Claim 9, in which the further capacitor ( 11 ) has a temperature-independent capacity behavior.

Anordnung nach Anspruch 9 oder 10, bei der der Kondensator (12) und der weitere Kondensator (10) einen kapazitiven Spannungsteiler bildend elektrisch in Reihe geschaltet sind. Arrangement according to Claim 9 or 10, in which the capacitor ( 12 ) and the other capacitor ( 10 ) are electrically connected in series forming a capacitive voltage divider.

Anordnung nach Anspruch 11, bei der der weitere Kondensator (11) als Plattenkondensator ausgeführt ist, der durch die erste Metallisierung (6) und die zweite Metallisierung (4) auf dem Substrat (1) als Kondensatorplatten sowie die erste Dielektrikumsschicht (5) als Kondensatordielektrikum ausgebildet ist. Arrangement according to Claim 11, in which the further capacitor ( 11 ) is designed as a plate capacitor, which through the first metallization ( 6 ) and the second metallization ( 4 ) on the substrate ( 1 ) as capacitor plates and the first dielectric layer ( 5 ) is formed as a capacitor dielectric.

Anordnung nach Anspruch 12, bei der das erste dielektrische Material eine temperaturunabhängige Dielektrizitätszahl oder eine im Vergleich zum zweiten dielektrischen Material gegenläufige Dielektrizitätszahl aufweist. The device of claim 12, wherein the first dielectric material has a temperature-independent dielectric constant or a dielectric constant opposite the second dielectric material.

Anordnung nach einem der vorherigen Ansprüche mit einer Auswerteschaltung (17–22, 32, 33), welche fortlaufend die Kapazität des Kondensators (12) mit temperaturabhängigem Kapazitätsverhalten auswertet und daraus die aktuelle Temperatur bestimmt. Arrangement according to one of the preceding claims with an evaluation circuit ( 17 - 22 . 32 . 33 ), which continuously increase the capacitance of the capacitor ( 12 ) evaluates with temperature-dependent capacity behavior and determines the current temperature.

Anordnung nach Anspruch 14, bei der der kapazitive Spannungsteiler (11, 12) mit einer Wechselspannung gespeist wird und die Auswerteschaltung (17–22, 32, 33) mit dem kapazitiven Spannungsteiler (11, 12) verbunden und derart ausgestaltet ist, dass sie die Spannung über dem Kondensator (12) mit temperaturabhängigem Kapazitätsverhalten in Bezug auf die eigespeiste Wechselspannung auswertet, daraus die aktuelle Kapazität ermittelt und daraus wiederum die aktuelle Temperatur bestimmt. Arrangement according to Claim 14, in which the capacitive voltage divider ( 11 . 12 ) is fed with an alternating voltage and the evaluation circuit ( 17 - 22 . 32 . 33 ) with the capacitive voltage divider ( 11 . 12 ) and configured such that the voltage across the capacitor ( 12 ) evaluates with temperature-dependent capacity behavior with respect to the eigespeiste AC voltage, it determines the current capacity and in turn determines the current temperature.

Anordnung nach einem der vorherigen Ansprüche, bei der das erste dielektrische Material Keramik, Kunstharz oder Kunststoff ist. Arrangement according to one of the preceding claims, wherein the first dielectric material is ceramic, synthetic resin or plastic.

Anordnung nach einem der vorherigen Ansprüche, bei der das Substrat (1) mindestens zwei Schichten mit unterschiedlicher Dielektrizitätszahl aufweist. Arrangement according to one of the preceding claims, in which the substrate ( 1 ) has at least two layers with different dielectric constant.

Anordnung nach einem der Ansprüche 11 bis 17, bei der die Auswerteschaltung (32, 33) dazu ausgebildet ist, bei Überschreiten eines Grenzwertes einen einen Isolationsfehler repräsentierenden Kurzschluss in dem kapazitiven Spannungsteiler (11) zu signalisieren. Arrangement according to one of Claims 11 to 17, in which the evaluation circuit ( 32 . 33 ) is designed, when a limit value is exceeded, a short circuit representing an insulation fault in the capacitive voltage divider (US Pat. 11 ).

Verfahren zum Messen der Temperatur eines Halbleiterchips (2) in einem Leistungshalbleitermodul, wobei der der Halbleiterchip (2) auf einer Trägeranordnung aufgebracht ist, in der ein mit dem Halbleiterchip (2) thermisch gekoppelter Kondensator (12) mit temperaturabhängigem Kapazitätsverhalten ausgebildet ist, mit den Schritten: Bestimmen der Kapazität des Kondensators (12) und Bestimmen der Temperatur am Halbleiterchip (2) aus der Kapazität des Kondensators (12). Method for measuring the temperature of a semiconductor chip ( 2 ) in a power semiconductor module, wherein the semiconductor chip ( 2 ) is mounted on a carrier arrangement in which a with the semiconductor chip ( 2 ) thermally coupled capacitor ( 12 ) is formed with temperature-dependent capacitance behavior, with the steps: determining the capacitance of the capacitor ( 12 ) and determining the temperature at the semiconductor chip ( 2 ) from the capacitance of the capacitor ( 12 ).

Verfahren nach Anspruch 19, bei dem der Kondensator (12) und ein weiterer Kondensator (11) in der Trägeranordnung (1, 4 bis 8) einen kapazitiven Spannungsteiler (11, 12) bildend elektrisch in Reihe geschaltet sind, mit den weiteren Schritten: Speisen des kapazitiven Spannungsteilers (11, 12) mit einer Wechselspannung, und Auswerten der Spannung über dem Kondensator (12) mit temperaturabhängigem Kapazitätsverhalten in Bezug auf die eigespeiste Wechselspannung, Ermitteln der aktuellen Kapazität und aus dieser der aktuellen Temperatur, Bestimmen der Kapazität des Kondensators (12) aus der Spannung über dem Kondensator (12) mit temperaturabhängigem Kapazitätsverhalten in Bezug auf die eigespeiste Wechselspannung und Bestimmen der Temperatur am Halbleiterchip (2) aus der Kapazität des Kondensators (12). A method according to claim 19, wherein the capacitor ( 12 ) and another capacitor ( 11 ) in the carrier arrangement ( 1 . 4 to 8th ) a capacitive voltage divider ( 11 . 12 ) are electrically connected in series, with the further steps: feeding the capacitive voltage divider ( 11 . 12 ) with an alternating voltage, and evaluating the voltage across the capacitor ( 12 ) with temperature-dependent capacitance behavior with respect to the self-supplied AC voltage, determining the current capacity and from this the current temperature, determining the capacitance of the capacitor ( 12 ) from the voltage across the capacitor ( 12 ) with temperature-dependent capacitance behavior with respect to the self-supplied AC voltage and determining the temperature at the semiconductor chip ( 2 ) from the capacitance of the capacitor ( 12 ).

Verfahren nach Anspruch 19 oder 20, bei dem zusätzlich an anderer Stelle die Temperatur erfasst wird und die gemessene Temperatur am Halbleiterchip (2) dagegen abgeglichen wird. A method according to claim 19 or 20, wherein additionally the temperature is detected elsewhere and the measured temperature at the semiconductor chip ( 2 ) is compared.

Verfahren nach Anspruch 20 oder 21, bei dem bei Überschreiten eines Grenzwertes ein einen Isolationsfehler repräsentierender Kurzschluss in dem kapazitiven Spannungsteiler (11) signalisiert wird. Method according to Claim 20 or 21, in which, when a limit value is exceeded, a short circuit representing an insulation fault in the capacitive voltage divider (US Pat. 11 ) is signaled.