DE102014116503A1

DE102014116503A1 - Transistor und abstimmbare Induktivität

Info

Publication number: DE102014116503A1
Application number: DE102014116503.9A
Authority: DE
Inventors: Winfried Bakalski
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-11-14
Filing date: 2014-11-12
Publication date: 2015-05-21
Anticipated expiration: 2034-11-13
Also published as: US20150130556A1; KR20160063299A; US9275986B2; KR101719453B1; KR20150056054A; KR101656147B1; DE102014116503B4; CN104638008A; CN104638008B

Abstract

Gemäß einem ersten Aspekt stellen Ausführungsbeispiele einen Transistor bereit, der zumindest eine Gate-Regionen zwischen zumindest einer Drain-Region und zumindest einer Source-Region umfasst, wobei ein Verhältnis zwischen einer Weite der Gate-Region und einer Länge der Gate-Region 300 überschreitet.

Description

GEBIET
Ausführungsbeispiele beziehen sich im Allgemeinen auf Induktivitäten und/oder Kapazitäten und insbesondere auf Implementierungen von Induktivitäten und/oder Kapazitäten unter Verwendung von Transistoren.
HINTERGRUND
Hochfrequenzschaltungen (HF-Schaltungen; HF = Hochfrequenz), wie zum Beispiel Filter, Resonatoren und HF-Anpassungsnetzwerke benötigen üblicherweise eine oder mehrere Induktivitäten und eine oder mehrere Kapazitäten. Es kann ferner erwünscht sein, dass abstimmbare HF-Schaltungen eine Multiband- und/oder Multistandard-Operation adressieren. Für solche Szenarios ist es wünschenswert, abstimmbare Induktivitäten und/oder Kapazitäten zu haben. Bis heute sind abstimmbare Kondensatoren mit hohen Qualitätsfaktoren (Q-Faktoren) in einigen Techniken und Ansätzen erhältlich, wie zum Beispiel Varaktor-Dioden, MEMS, Schaltkondensatoren, Barium-Strontium-Titanat-Kondensatoren (BST-Kondensatoren) etc. Für abstimmbarer Induktivitäten jedoch leiden die Ansätze üblicherweise unter Problemen, wie zum Beispiel nichtlinearem Verhalten, das für eine hohe HF-Spannung und Leistungspegel nicht geeignet ist, oder zu niedrigen Q-Faktoren.
ZUSAMMENFASSUNG
Es besteht ein Bedarf zum Bereitstellen eines verbesserten Konzepts für einen Transistor und eine abstimmbare Induktivität.
Ein solcher Bedarf kann durch den Gegenstand von einem der Ansprüche erfüllt werden.
Gemäß einem ersten Aspekt stellen Ausführungsbeispiele einen Transistor bereit.
Der Transistor umfasst zumindest eine Gate-Region zwischen zumindest einer Drain-Region und zumindest einer Source-Region. Ein Verhältnis zwischen einer Weite der Gate-Region und einer Länge der Gate-Region überschreitet 300. Dies kann eine relativ hohe EIN-Modus-Induktivität und/oder eine relativ hohe AUS-Modus-Kapazität des Transistors ergeben.
Bei einigen Ausführungsbeispielen kann die Länge der Gate-Region einer Länge eines Leitungskanals zwischen der Drain-Region und der Source-Region entsprechen. Die Weite der Gate-Region kann bei einem oder mehreren Ausführungsbeispielen größer sein als 50 μm. Dadurch können Weite und/oder die Länge der Gate-Region von einer eingesetzten Halbleiterprozesstechnik abhängen.
Bei einem oder mehreren Ausführungsbeispielen kann der Transistor einen Stapel aus zumindest einer Halbleiterschicht und einer Mehrzahl von Metallschichten umfassen. Die zumindest eine Drain-Region und die zumindest eine Source-Region können in der zumindest einen Halbleiterschicht gebildet sein. Eine Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen und eine Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen können in der Mehrzahl von Metallschichten gebildet sein. Die Mehrzahl von Metallschichten kann auf der Halbleiterschicht sein.
Die zumindest eine Drain-Region kann mit einer Drain-Kontaktanschlussfläche über die Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen verbunden sein. Eine erste Drain-Kontakt-Region kann in einer ersten Metallschicht gebildet sein. Eine zweite Drain-Kontakt-Region kann in einer zweiten Metallschicht gebildet sein. Die zumindest eine Source-Region kann mit einer Source-Kontaktanschlussfläche über die Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen verbunden sein. Eine erste Source-Kontakt-Region kann in der ersten Metallschicht gebildet sein. Eine zweite Source-Metallregion kann in der zweiten Metallschicht gebildet sein.
Bei einem oder mehreren Ausführungsbeispielen können die Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen und die Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen in der Mehrzahl von Metallschichten gebildet sein, um eine Aus-Modus-Kapazität C_off des Transistors über einer vordefinierten Schwelle zu ergeben. Bei einigen Implementierungen kann die Aus-Modus-Kapazität C_off des Transistors bei einer Referenzfrequenz
sein, wobei R_ref einen Referenzwiderstandswert eines Referenzsystems bezeichnet.
Bei einigen Ausführungsbeispielen kann eine maximale Distanz zwischen der Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen und der Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen kleiner oder gleich einer maximalen Distanz zwischen der Drain-Region und der Source-Region sein. Eine minimale Distanz zwischen der Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen und der Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen kann im Wesentlichen der Länge der Gate-Region entsprechen. Bei einigen Ausführungsbeispielen kann eine Länge einer Drain-Kontakt-Region im Wesentlichen der Weite der zumindest einen Gate-Region entsprechen. Auf ähnliche Weise kann eine Länge einer Source-Kontakt-Region im Wesentlichen der Weite der zumindest einen Gate-Region entsprechen. Dies kann eine hohe EIN-Modus-Induktivität und/oder eine hohe AUS-Modus-Kapazität des Transistors ergeben.
Bei einem oder mehreren Ausführungsbeispielen können eine erste Drain-Kontakt-Region und eine benachbarte zweite Kontaktmetallregion miteinander über einen Metall-Isolator-Metall-Kondensator (MIM-Kondensator; MIM = Metal-Insulator-Metal) verbunden sein, um eine AUS-Modus-Kapazität des Transistors weiter zu erhöhen. Auf ähnliche Weise können eine erste Source-Metallregion und eine benachbarte zweite Source-Metallregion über einen MIM-Kondensator miteinander verbunden sein.
Für eine möglichst hohe AUS-Modus-Kapazität können bei einigen Ausführungsbeispielen alle Metallschichten des Stapels für Kontaktregionen für die zumindest eine Drain-Region und die zumindest eine Source-Region verwendet werden.
Bei einigen Ausführungsbeispielen können die zumindest eine Gate-Region, die zumindest eine Drain-Region, die zumindest eine Source-Region und zugeordneten Metallisierungsregionen in einem Volumen des Transistors derart dimensioniert sein, dass eine Induktivität des Transistors von L = 2[( 2l / a + b ) + 1 / 2 + 0.2235(a + b) / l ] um weniger als 20% abweicht, wobei l die Weite der Gate-Region bezeichnet, a eine Breite des Volumens bezeichnet und b eine Höhe des Volumens bezeichnet.
Bei einigen Ausführungsbeispielen kann der Transistor eine Multifinger-Metalloxidhalbleiter-Transistorstruktur (MOS-Transistorstruktur; MOS = Metal Oxide Semiconductor) umfassen. Dadurch entspricht die Gate-Region einem einer Mehrzahl von Gate-Fingern der Multifinger-MOS-Transistorstruktur.
Bei einem oder mehreren Ausführungsbeispielen kann ein Bereich des Transistors eine im Wesentlichen rechteckige Form aufweisen. Eine Anzahl von Gatefingern, die einer Breite des Bereichs zugeordnet ist, kann kleiner als 30 sein.
Bei einigen Ausführungsbeispielen kann der Transistor in einem Stapel von zumindest einer Halbleiterschicht für die zumindest eine Drain-Region und die zumindest eine Source-Region gebildet sein. Eine Mehrzahl von Metallschichten kann für verwandte Kontaktregionen vorgesehen sein. Eine Form von Metallkontaktregionen in der Mehrzahl von Metallschichten kann gebildet sein, um eine Form eines Platten-Induktors (slab inductor) zu modellieren.
Gemäß einem weiteren Aspekt stellen Ausführungsbeispiele einen Transistor bereit. Der Transistor umfasst einen Stapel aus zumindest einer Halbleiterschicht und einer Mehrzahl von Metallschichten. Der Transistor umfasst zumindest eine Drain-Region und zumindest eine Source-Region, die in der zumindest einen Halbleiterschicht gebildet sind. Eine Mehrzahl von miteinander verbundenen Drain-Metallregionen ist in der Mehrzahl von Metallschichten gebildet. Die Mehrzahl von miteinander verbundenen Drain-Metallregionen ist elektrisch mit der Drain-Region verbunden. Eine Mehrzahl von miteinander verbundenen Source-Metallregionen ist in der Mehrzahl von Metallschichten gebildet. Die Mehrzahl von miteinander verbundenen Source-Metallregionen ist elektrisch mit der Source-Region verbunden. Eine maximale Distanz zwischen einer Drain-Metallregion und einer entsprechenden Source-Metallregion in derselben Metallschicht ist kleiner als oder gleich einer maximalen Distanz zwischen der Drain-Region und der Source-Region.
Die zumindest eine Drain-Region kann mit einer Drain-Kontaktanschlussfläche über die Mehrzahl von Drain-Metallregionen verbunden sein. Die Mehrzahl von Drain-Metallregionen kann als ein Array aus gestapelten Drain-Metallregionen angeordnet sein. Eine erste Drain-Metallregion kann in einer ersten Metallschicht gebildet sein. Eine zweite Drain-Metallregion kann in einer benachbarten zweiten Metallschicht gebildet sein. Die zumindest eine Source-Region kann mit einer Source-Kontaktanschlussfläche über die Mehrzahl von Source-Metallregionen verbunden sein. Die Mehrzahl von Source-Metallregionen kann als ein Array aus gestapelten Source-Metallregionen angeordnet sein. Eine erste Source-Metallregion kann in der ersten Metallschicht gebildet sein. Eine zweite Source-Metallregion kann in der zweiten Metallschicht gebildet sein.
Die Mehrzahl von miteinander verbundenen Drain-Metallregionen und die Mehrzahl von miteinander verbundenen Source-Metallregionen kann in der Mehrzahl von Metallschichten gebildet sein, um eine AUS-Modus-Kapazität C_off des Transistor über einer vordefinierten Schwelle zu ergeben. Zum Beispiel gilt
für eine Referenzfrequenz f_ref und einen Referenzwiderstandswert R_ref eines Referenzsystems.
Bei einem oder mehreren Ausführungsbeispielen können eine erste Drain-Metallregion und eine benachbarte zweite Drain-Metallregion über einen MIM-Kondensator miteinander verbunden sein. Auf ähnliche Weise können eine erste Source-Metallregion und eine benachbarte zweite Source-Metallregion optional über einen im MIM-Kondensator verbunden sein.
Bei einigen Ausführungsbeispielen kann der Transistor zumindest eine Gate-Region zwischen der zumindest einen Drain-Region und der zumindest einen Source-Region umfassen. Ein Verhältnis zwischen einer Weite der Gate-Region und einer Länge der Gate-Region kann 300 überschreiten. Die Weite der Gate-Region kann größer als 50 μm sein. Die Weite und die Länge der Gate-Region können von einer eingesetzten Halbleiterprozesstechnik abhängen.
Eine minimale Distanz zwischen einer Drain-Metallregion und einer entsprechenden Source-Metallregion in derselben Metallschicht kann bei einigen Ausführungsbeispielen der Länge der Gate-Region entsprechen.
Gemäß einem wiederum weiteren Aspekt stellen Ausführungsbeispiele eine abstimmbare Induktivität bereit. Die abstimmbare Induktivität umfasst eine Mehrzahl von Multifinger-Feldeffekttransistoren (FETs; field effect transistor). Jeder Multifinger-FET umfasst mehrere Finger. Ein Verhältnis zwischen einer Weite eines Fingers und einer Länge des Fingers überschreitet 300. Eine Induktivität eines Multifinger-FET hängt von einer Abmessung einer Metallisierung ab, die seinen mehreren Fingern zugeordnet ist.
Bei einigen Ausführungsbeispielen kann ein Verhältnis zwischen einer Weite eines Gate-Fingers und einer Länge des Gate-Fingers 300 überschreiten. Die Geometrie der Metallisierung kann gebildet sein, um eine Form eines Platten-Induktors zu modellieren. Optional kann die Metallisierung eines Multifinger-FET gebildet sein, um eine AUS-Modus-Kapazität C_off es Transistors über einer vordefinierten Schwelle zu ergeben. Zum Beispiel gilt
für eine Referenzfrequenz f_ref und einen Referenzwiderstandswert R_ref eines Referenzsystems.
Bei einigen Ausführungsbeispielen kann die Mehrzahl von Multifinger-FETs in Reihe geschaltet sein. Bei anderen Ausführungsbeispielen kann die Mehrzahl der Multifinger-FETs parallel geschaltet sein.
Bei einigen Ausführungsbeispielen kann eine Steuerungsschaltungsanordnung vorgesehen sein, um die abstimmbare Induktivität durch Schalten von einem oder mehreren Multifinger-FETs in einen Aus-Modus zu verringern. Die abstimmbare Induktivität kann durch Schalten von einem oder mehreren Multifinger-FETs in einen EIN-Modus erhöht werden.
Gemäß einem wiederum weiteren Aspekt ist ein Verfahren zum Abstimmen einer abstimmbaren Induktivität bereitgestellt. Das Verfahren umfasst das Bereitstellen einer Mehrzahl von Multifinger-FETs. Jeder Multifinger-FET weist eine Mehrzahl von Fingern auf. Ein Verhältnis zwischen einer Weite eines Fingers und einer Länge des Fingers überschreitet 300. Das Verfahren umfasst ferner das Variieren der abstimmbaren Induktivität durch Schalten von einem oder mehreren der Multifinger-FETs in einen EIN- oder einen AUS-Modus.
KURZE BESCHREIBUNG DER FIGUREN
Nachfolgend werden einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren ausschließlich beispielhaft und bezugnehmend auf die beiliegenden Figuren beschrieben, in denen
1 ein schematisches Diagramm ist, das eine L-C-Reihenschaltung darstellt, um einen festen Induktor Lf unter Verwendung einer abstimmbaren Kapazität abzustimmen;
2 ein Graph ist, der einen resultierenden Q-Faktor und eine Induktivität der L-C-Reihenschaltung über einer abstimmbaren Kapazität zeigt;
3 ein Graph ist, der eine Induktivität und Q-Faktoren der L-C-Reihenschaltung für diskrete Werte einer abstimmbaren Kapazität zeigt;
4 ein Diagramm ist, das eine Layoutskizze eines 500 μm langen Platten-Induktors darstellt;
5 ein Graph ist, der eine Induktivität und einen Q-Faktor eines 500 μm Platten-Induktors unter Verwendung einer Al-Metallisierung darstellt;
6 eine schematische Draufsicht eines Ausführungsbeispiels eines Transistors ist;
7 eine schematische Querschnittansicht eines Ausführungsbeispiels eines Transistors ist;
8 eine schematische Seitenansicht eines Ausführungsbeispiels eines Transistors ist;
9 eine schematische Draufsicht eines Ausführungsbeispiels eines Multifingertransistors ist;
10 eine schematische Draufsicht eines weiteren Ausführungsbeispiels eines Multifingertransistors ist;
11a eine Ersatzschaltung eines herkömmlichen Schalttransistors ist;
11b eine Ersatzschaltung eines Schalttransistors gemäß einem Ausführungsbeispiel ist;
12a bis 12c ein Schema einer Induktivitätsabstimmvorrichtung gemäß einem Ausführungsbeispiel zeigt;
13a bis 13b ein Schema einer Induktivitätsabstimmvorrichtung gemäß einem weiteren Ausführungsbeispiel zeigen; und
14 mögliche Impedanzbereiche darstellt, die mit zwei reaktiven Vorrichtungen adressiert werden können.
DETAILLIERTE BESCHREIBUNG
Verschiedene Beispiele werden nun ausführlicher bezugnehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Beispiele dargestellt sind. In den Figuren kann die Dicke der Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.
Während dementsprechend verschiedene Abänderungen und alternative Formen von weiteren Beispielen möglich sind, werden die erläuternden Beispiele in den Figuren hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Beispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz die Beispiele alle in den Rahmen der Offenbarung fallenden Abänderungen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Ziffern auf gleiche oder ähnliche Elemente.
Es versteht sich, dass wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Worte sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” usw.).
Die hier angewandte Terminologie bezweckt nur das Beschreiben erläuternder Beispiele und soll nicht begrenzend für weitere Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Einzelformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, wenn der Zusammenhang nicht deutlich sonstiges anzeigt. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „enthält” und/oder „enthaltend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem normalen Fachmann auf dem Gebiet verstanden wird, zu der Beispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht, und nicht in einem idealisierten oder übermäßig formalen Sinn ausgelegt werden, sofern sie nicht ausdrücklich so definiert sind.
Hochfrequenzschaltungen (HF-Schaltungen) wie zum Beispiel Filter, Resonatoren oder HF-Anpassungsnetzwerke benötigen üblicherweise eine oder mehrere Reaktanzen. Eine Reaktanz ist die Opposition eines Schaltungselements im Hinblick auf eine Änderung eines elektrischen Stroms oder einer Spannung aufgrund der Induktivität oder Kapazität dieses Elements. Es kann ferner erwünscht sein, dass abstimmbare HF-Schaltungen Multiband- und/oder Multistandard-Operationen adressieren. Für solche Szenarien ist es wünschenswert, abstimmbare Induktivitäten und/oder Kapazitäten zu haben. Abstimmbare Kondensatoren mit hohen Qualitätsfaktoren (Q-Faktoren) sind in verschiedenen Techniken und Ansätzen verfügbar, wie zum Beispiel Varaktordioden, MEMS, Schaltkondensatoren, Barium-Strontium-Titanat-Kondensatoren (BST-Kondensatoren), etc. Für abstimmbare Induktivitäten jedoch leiden diese Ansätze üblicherweise unter einem nichtlinearen Verhalten und sind nicht geeignet für eine hohe HF-Spannung und hohe Leistungspegel oder haben zu niedrige Q-Faktoren.
1 stellt einen möglichen Ansatz zum Abstimmen einer Induktivität dar.
Eine Schaltung 10 weist einen festen Induktor mit einer Induktivität L_f auf, der in Reihe mit einem abstimmbaren Kondensator mit einer Kapazität C_tune (Tune = Abstimmen) geschaltet ist. Somit ergibt die Schaltung 10 eine abstimmbare, komplexe Impedanz
Bei der Resonator-Schaltung von 1 ist das Abstimmproblem zu der Kapazität C_tune verschoben. Dieser Ansatz funktioniert so, dass ein imaginärer Teil einer festen Induktivität durch die abstimmbare Kapazität reduziert wird gemäß
Wie aus Gleichung (1) ersichtlich ist, konvergiert die komplexe Impedanz Z zu jωL_f wenn C_tune hoch wird. Wenn C_tune kleiner wird, wird die effektive Induktivität (L_f –
reduziert. Jedoch nimmt im Hinblick auf diese Abstimmungslösung der Abstimmeffekt des Kondensators C_tune (aufgrund von ω²) mit einer Zunahme der Frequenz iω = 2πf zu.
Der sogenannte Qualitätsfaktor (Q-Faktor) ist eine verbreitete Maßnahme, die zum Charakterisieren von Resonatoren verwendet wird. Der Q-Faktor kann als die Spitzenenergie definiert sein, die in der Resonatorschaltung gespeichert ist, geteilt durch die Durchschnittsenergie, die darin pro Zyklus bei der Resonanzfrequenz dissipiert wird. Somit verschlechtert sich der Q-Faktor wenn L_f und C_tune reduziert werden. 2 und 3 zeigen Beispielgraphen, die sich auf eine drahtgebundene Vorrichtung mit L_f = 10 nH und ein ideal abstimmbares C_tune in Reihe beziehen. Der zugeordnete Q-Faktor kann auch hergeleitet werden aus
Die Schaltung 10 kann auch als ein LC-Tankkreis bezeichnet werden. Somit schwingt die Schaltung 10 für bestimmte Frequenz- und L-C-Kombinationen und wirkt nur als ein Anpassungsnetzwerk.
Einige Ansätze für Abstimminduktivitäten sind zum Beispiel das Verwenden eines Ferrits in einem Kern des Induktors. Dies funktioniert jedoch nur bis zu Frequenzen von einigen MHz. Über solchen Frequenzen verlieren Ferrite ihre Funktionalität. Ferner kann eine Induktivität unter Verwendung eines gegebenen Induktors und Schalterabgriffen (switch tabs) an demselben abgestimmt werden. Dadurch kann ein Abgriff als ein Kontakt verstanden werden, der mit einem bestimmten Punkt entlang einer Wicklung eines Induktors hergestellt wird. Dieser Ansatz funktioniert jedoch nur mit einem Schalter an jedem Abgriff und an einer Endverbindung des Induktors. Das Kurzschließen von Wicklungen führt üblicherweise zu einer Kurzschlusswicklung und somit zu hohen Verlusten. Andererseits kann ein EIN-Widerstand R_ON eines Schalters den Q-Faktor verringern:
Wird ein Beispiel eines typischen, komplementären Metalloxidhalbleiterschalters (CMOS; Complementary Metal-Oxide-Semiconductor) mit einem R_ON = 3 Ω und einer Induktivität von 1 nH mit einem Q-Faktor von 10 bei f = 1 GHz betrachtet, kann R_inductor 0,63 Ω sein und das gesamte kann R = 3,63 Ω sein. Somit würde die Schaltinduktivität nur zu Q = 1,73 führen. Für einen niedrigen R_ON-Schalter mit ~1 Ω, würde sich der Q-Faktor bis zu Q ~ 5 verschlechtern. Aus diesem Beispiel können zwei Fakten bestimmt werden: Erstens ist R_ON des Transistors wesentlich für den Q-Faktor. Zweitens werden niedrige Q-Faktoren nicht verbessert durch erzwungene Resonanzen.
Einige Ausführungsbeispiele sind durch den sogenannten „Platteninduktor” (slab inductor) inspiriert. Platteninduktoren sind Metallleitungen zum Beispiel auf einem Halbleitersubstrat, wie zum Beispiel Silizium. Sie können für eine Implementierung mit niedrigem Induktivitätswert verwendet werden und viel höhere Q-Faktoren bieten als Spiralinduktoren, sowie eine geringere Flächenbelegung. Einige Rechengleichungen für diesen grundlegenden Induktortyp finden sich in einem Dokument von E. Rosa "The self and mutual inductance of linear conductors" (1908) Seite 313 – "The self-inductance of a straight rectangular bar". Die Induktivität L eines Platteninduktors kann angenähert werden durch L = 2[log( 2l / α + β) + 1 / 2 + 0.2235(α + β) / l] (4) wobei l die Länge der Metallleitung bezeichnet, β ihre Breite oder Höhe bezeichnet und α ihre Weite gezeichnet.
Jedoch können solche Metallleitungen oder Platteninduktoren auf einem Halbleitersubstrat auch Substrateffekte und/oder den Skineffekt ergeben, sodass eine Gesamtinduktivität etwas komplizierter ist und durch Feldsimulationen berechnet werden kann. Als ein Beispiel wird der Infineon C11NP/C11RF Metallstapel als Simulationsbasis verwendet, unter Verwendung eines Obermetalls von β = 2,4 μm. 4 stellt ein Beispiel eines Platteninduktors 40 auf einem Halbleitersubstrat dar. Er weist eine Beispiellänge l = 500 μm in den Obermetall mit einer Weite α = 50 μm auf. 5 zeigt die resultierende Induktivität ωL und den Q-Faktor des Platteninduktors 40. Wie ersichtlich ist, sind für f = 1 GHz die Q-Faktoren bei der Beispieltechnik eher niedrig, und erreichen nur einen Wert von acht. Es ist ersichtlich, dass das Hinzufügen eines Schalters den Q-Faktor in den Wertebereich Q = 1 zurückbringen würde. Somit wäre es wünschenswert, dass ein Gerät sein Verhalten von induktiv zu einem anderen Zustand verändern könnte, um den Verlust zu vermeiden.
Gemäß einigen Ausführungsbeispielen kann eine Metallisierung eines Transistors, zum Beispiel eines NMOS-Schalttransistor, derart gebildet sein, dass sie eine Induktivität darstellt. Um genauer zu sein, kann sich die Metallisierung des Transistors einem zu modellierenden Platteninduktor nähern, wie zum Beispiel dem Platteninduktor 40 aus 1. Bei einigen Ausführungsbeispielen kann die Metallisierung dieselbe Abmessung aufweisen wie der zu modellierende Platteninduktor. Zum Beispiel kann ein Transistor gemäß einem Ausführungsbeispiel gebildet sein, um dieselbe Größe aufzuweisen wie der simulierte Platteninduktor 40 von 4. Dies wäre ein Transistor mit sehr langen Source/Drain-Kontakten und auch sehr weitem einzelnem Gate-Finger, wie in 6 skizziert ist.
6 stellt eine schematische Draufsicht eines Transistors 60 gemäß einem Ausführungsbeispiel dar. Der Transistor 60 kann ein Feldeffekttransistor (FET; Field-Effect Transistor) sein, insbesondere ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET; Metal-Oxide-Semiconductor Field-Effect Transistor). Der Transistor 60 weist zumindest eine Gate-Region 61 zwischen zumindest einer Drain-Region 62 und zumindest einer Source-Region 63 auf. Ein Verhältnis zwischen einer Weite W_G der Gate-Region 61 und einer Länge L_G der Gate-Region 61 überschreitet bei Ausführungsbeispielen 300. Dadurch kann die Länge L_G der Gate-Region einer Länge eines Leitungskanals zwischen der Drain-Region 62 und der Source-Region 63 entsprechen.
Somit kann bei Ausführungsbeispielen W_G/L_G gleich oder größer als 300 sein. Bei einigen Ausführungsbeispielen kann W_G/L_G sogar größer als 500 oder größer als 1000 sein. Zum Beispiel kann für eine 130 nm Halbleiterprozesstechnik die Gate-Länge L_G 130 nm sein. Folglich kann die Gate-Weite W_G größer als 39 μm sein (für W_G/L_G > 300), größer als 65 μm (für W_G/L_G > 500) oder sogar größer als 130 μm (für W_G/L_G > 1000). Wird das Beispiel des zu modellierenden Platteninduktors 40 aus 4 genommen, kann die Weite W_G der Gate-Region 61 500 μm sein, was der Länge l der Metallleitung 40 entspricht. Die Weite des gesamten Transistors 60, einschließlich einer Weite der Drain-Region 62, der Gate-Länge L_G und einer Weite der Source-Region 63 kann α aus Gleichung in (4) entsprechen. Nimmt man das Beispiel von 4 kann α 50 μm sein. Zum Beispiel kann für eine gegenwärtig verfügbare 14 nm Halbleiterprozesstechnik die Gate-Länge L_G 14 nm sein. Folglich ist die Gate-Weite W_G größer als 4,2 μm (für W_G/L_G > 300), größer als 7 μm (für W_G/L_G > 500), oder sogar größer als 14 μm (für W_G/L_G > 1000). Es wird darauf hingewiesen, dass Ausführungsbeispiele auf verschiedene vergangene, gegenwärtige und zukünftige Halbleiterprozesstechniken anwendbar sind.
7 stellt einen schematischen Querschnitt eines Transistors 70 gemäß einem Ausführungsbeispiel dar. Es wird darauf hingewiesen, dass dessen Draufsicht ähnlich zu 6 sein kann.
Der Transistor 70 weist einen Stapel aus zumindest einer Halbleiterschicht 71 und einer Mehrzahl von Metallschichten 72-1 bis 72-6 auf. Die zumindest eine Drain-Region 62 und die zumindest eine Source-Region 63 können in der Halbleiterschicht 71 gebildet sein. Eine Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen 73-1 bis 73-6 und eine Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen 74-1 bis 74-4 sind in der Mehrzahl von Metallschichten 72-1 bis 72-6 gebildet. Somit können die Drain-Kontakt-Regionen 73-1 bis 73-6 und die Source-Kontakt-Regionen 74-1 bis 74 Metall aufweisen, das üblicherweise zum Herstellen von Halbleiterbauelementen verwendet wird, wie zum Beispiel Aluminium (Al) oder Kupfer (Cu). Bei dem Ausführungsbeispiel von 7 sind die Metallschichten 72-1 bis 72-6 auf der Halbleiterschicht 71 gebildet.
Bei einem Ausführungsbeispiel kann sich die Halbleiterschicht 71 auf die Masse des Halbleiters beziehen, in der die Gate-Region 61, die Drain-Region 62 und die Source-Region 62 liegen. Beispiele eines Halbleitermaterials umfassen Silizium (Si), Silizium-Germanium (SiGe) oder III/V-Bauelemente, wie zum Beispiel GaAs. Die Gate-Region 61 entspricht einer Länge eines Leitungskanals zwischen der Drain-Region 62 und der Source-Region 63. Bei Ausführungsbeispielen kann der Leitungskanal ein n-Kanal oder ein p-Kanal sein, abhängig davon, ob der Transistor 70 als ein n-Kanal-MOSFET oder ein p-Kanal-MOSFET implementiert ist. Der Leitungskanal zwischen Drain-Region 62 und Source-Region 63 kann durch einen Gate-Anschluss 75 abgedeckt sein. Der Gate-Anschluss 75 kann z. B. aus polykristallinem Silizium (Polysilizium) als leitendes Gate-Material hergestellt sein. Eine Gateoxidschicht (nicht gezeigt) kann den Gate-Anschluss 75 des Transistors 70 von der Source- und Drain-Region 62, 63 sowie der Gate-Region oder dem leitfähigen Kanal 61 der Länge L_G trennen, der Source und Drain verbindet, wenn der Transistor 70 eingeschaltet ist. Einschalten des Transistors 70 bedeutet Anlegen einer Gate-Spannung an den Gate-Anschluss 75, um einen elektrischen Strom zwischen Source und Drain 63, 62 zu ermöglichen. Wie oben erklärt wurde, kann die Länge L_G der Gate-Region 61 von einer verwendeten Halbleiterprozesstechnik abhängen. Zum Beispiel kann die Länge L_G 130 nm, 90 nm, 65 nm, 45 nm, 32 nm, 22 nm, 14 nm oder 10 nm und kleiner sein. Gemäß Ausführungsbeispielen ist die Gate-Weite W_G (in die Seite) zumindest 300-mal größer, was im Prinzip aus 6 ersichtlich ist.
Wie aus 7 ersichtlich ist, kann die Drain-Region 62 mit einer Drain-Kontaktanschlussfläche (nicht gezeigt) über ein Array aus vertikal gestapelten Drain-Kontakt- oder Metall-Regionen 73-1 bis 73-6 verbunden sein. Dadurch kann eine erste Drain-Kontakt-Region 73-1 in einer ersten Metallschicht 72-1 auf einer ersten Oxidschicht (nicht gezeigt) zwischen der Halbleiterschicht 71 und der ersten Metallschicht 72-1 gebildet sein. Eine zweite Drain-Kontakt-Region 73-2 kann in einer zweiten Metallschicht 72-2 auf einer zweiten Oxidschicht (nicht gezeigt) zwischen der ersten Metallschicht 72-1 und der zweiten Metallschicht 72-2 gebildet sein. Eine dritte Drain-Kontakt-Region 73-3 kann in einer dritten Metallschicht 72-3 auf einer dritten Oxidschicht (nicht gezeigt) zwischen der zweiten Metallschicht 72-2 und der dritten Metallschicht 72-3 gebildet sein, etc. Auf ähnliche Weise kann die Source-Region 63 mit einer Source-Kontaktanschlussfläche (nicht gezeigt) über ein Array aus vertikal gestapelten Source-Metallregionen 74-1 bis 74-4 verbunden sein. Dadurch kann eine erste Source-Kontakt-Region 74-1 in der ersten Metallschicht 72-1 auf dem Halbleitersubstrat 71 und der ersten Oxidschicht gebildet sein. Eine zweite Source-Kontakt-Region 74-2 kann in der zweiten Metallschicht 72-2 auf der ersten Metallschicht 72-1 und der zweiten Oxidschicht gebildet sein. Eine dritte Source-Kontakt-Region 74-3 kann in der dritten Metallschicht 72-3 auf der zweiten Metallschicht 72-2 und der dritten Oxidschicht gebildet sein, etc.
Die Mehrzahl der Drain-Kontakt-Regionen 73-1 bis 73-5 kann mithilfe von Durchgangslöchern 76-1 bis bzw. 76-5 verbunden sein. Ein Durchgangsloch ist eine kleine Öffnung in einer isolierenden Oxidschicht, die eine leitfähige Verbindung zwischen unterschiedlichen Metallschichten 72 oder zwischen unterschiedlicher Metallschicht 72-1 und Halbleiterregionen 62, 63 erlaubt. Auf ähnliche Weise kann die Mehrzahl der Source-Kontakt-Regionen 74-1 bis 74-4 mithilfe von Durchgangslöchern 77-1 bis bzw. 77-4 miteinander verbunden sein. Bei einigen Ausführungsbeispielen können die Drain-Kontakt-Regionen 73-1 bis 73-5 jeweils als leitfähige Leitungen gebildet sein. Diese Drain-Leitungen 73-1 bis 73-5 können sich parallel zu der Drain-Region 62 erstrecken. Die Source-Kontakt-Regionen 74-1 bis 74-4 können ebenfalls jeweils als leitfähige Leitungen gebildet sein. Diese Source-Leitungen 74-1 bis 74-4 können sich parallel zu der Source- Region 63 erstrecken.
Die Mehrzahl der Drain-Kontakt-Regionen/-Leitungen 73-1 bis 73-4 und der Durchgangslöcher 76-1 bis 76-4 können als eine erste Platte eines Kondensators betrachtet werden, die zwischen der Drain-Region 62 und der Source-Region 63 gebildet ist, wenn der Transistor 70 in einem AUS-Modus ist, das heißt, wenn der Kanal in der Gate-Region 61 nicht leitet. Die Mehrzahl der Source-Kontakt-Regionen/-Leitungen 74-1 bis 74-4 und der Durchgangslöcher 77-1 bis 77-4 können als die zweite Platte des Kondensators betrachtet werden. Die Mehrzahl der Drain-Kontakt-Regionen 73-1 bis 73-4 und der Durchgangslöcher 76-1 bis 76-4 sowie die Mehrzahl der Source-Kontakt-Regionen 74-1 bis 74-4 und der Durchgangslöcher 77-1 bis 77-4 können derart abgebildet sein, dass die zwei Platten im Wesentlichen parallel zueinander verlaufen und eine Distanz d aufweisen. Die Distanz d kann von einer Distanz zwischen einer der Drain-Kontakt-Regionen 73-1 bis 73-4 und einer Source-Kontakt-Region 74-1 bis 74-4 derselben Metallschicht 72-1 bis 72-4 abhängen. Wie aus 7 ersichtlich ist, kann eine maximale Distanz d zwischen einer der Drain-Kontakt-Regionen 73-1 bis 73-4 und einer Source-Kontakt-Region 74-1 bis 74-4 derselben Metallschicht 72-1 bis 72-4 kleiner oder gleich einer maximalen Distanz d_max zwischen der Drain-Region 62 und der Source-Region 63 sein. Dadurch kann die maximale Distanz d_max der Gate-Länge L_G plus die Erweiterungen der Drain- bzw. Source-Region 62, 63 entsprechen. Bei einigen Ausführungsbeispielen kann die Distanz d z. B. in dem Bereich von L_G bis 3L_G sein. Somit kann eine minimale Distanz zwischen einer Drain-Kontakt-Region 73-1 bis 73-4 und einer Source-Kontakt-Region 74-1 bis 74-4 in derselben Metallschicht 72-1 bis 72-4 im Wesentlichen der Länge L_G der Gate-Region 61 entsprechen. Anders ausgedrückt kann die Distanz d zwischen den AUS-Modus-Kondensatorplatten, die durch die Mehrzahl von vertikal gestapelten Drain-Kontakt-Regionen 73-1 bis 73-4 und die zugehörigen Durchgangslöcher 76-1 bis 76-4 und durch die Mehrzahl von vertikal gestapelten Source-Kontakt-Regionen 74-1 bis 74-4 und die zugehörigen Durchgangslöcher 77-1 bis 77-4 gebildet sind, im Bereich von L_G bis 3L_G sein.
Wie aus der schematischen Seitenansicht von 8 ersichtlich ist, kann eine Länge L_C der Drain-Kontakt-Regionen und/oder der Source-Kontakt-Regionen, die in den Metallschichten 72-1 bis 72-4 gebildet sind, im Wesentlichen der Gate-Weite W_G entsprechen. Eine Länge L_D einer Drain-Kontakt-Region kann somit im Wesentlichen der Weite W_G der zumindest einen Gate-Region 61 entsprechen und/oder eine Länge L_S einer Source-Kontakt-Region kann im Wesentlichen der Weite W_G der zumindest einen Gate-Region 61 entsprechen. Dies bedeutet, dass ein Verhältnis zwischen der Länge L_C der Drain/Source-Kontakt-Regionen und ihre Distanz d zueinander ähnlich zu W_G/L_G ist. Somit kann das Verhältnis zwischen der Länge L_C der Drain/Source-Kontakt-Regionen und ihrer Distanz d zueinander bei einigen Ausführungsbeispielen ebenfalls gleich oder größer als 300 sein. Ferner kann eine Länge L_D/S der Drain/Source-Regionen 62, 63 im Wesentlichen der Gate-Weite W_G entsprechen. Dies bedeutet, dass ein Verhältnis zwischen der Länge L_D/S der Drain/Source-Regionen 62, 63 und ihrer Distanz L_G zueinander ähnlich zu W_G/L_G ist. Somit kann das Verhältnis zwischen der Länge L_D/S der Drain/Source-Regionen 62, 63 und ihrer Distanz L_G bei einigen Ausführungsbeispielen gleich oder größer als 300 sein.
Auf diese Weise kann die Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen und die Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen, die in den Metallschichten 72-1 bis 72-4 gebildet sind, zusammen mit den parasitären Gate/Source- Gate/Drain-Überlappungskapazitäten eine AUS-Modus-Kapazität C_OFF des Transistor 70 über einer vordefinierten Schwelle ergeben. Bei einigen Ausführungsbeispielen kann die AUS-Modus-Kapazität C_OFF des Transistors 70 bei einer Referenzfrequenz f_ref folgendes sein:
wobei R_ref einen Referenzwiderstandswert eines Referenzsystems bezeichnet, zum Beispiel eines 50-Ohm-Systems. Für integrierte, abstimmbare HF-Impedanzanpassungsnetzwerke kann die Referenzfrequenz f_ref einige MHz bis mehrere GHz erreichen. Der Bereich der Referenzfrequenz f_ref kann auch einen Einfluss auf die Abmessungen der Transistoren 60, 70 haben.
Es wird darauf hingewiesen, dass die Aus-Modus-Kapazität des Transistors 70 relativ hoch entworfen sein kann, sogar ohne die Metallschichten 72. Dies kann durch eine entsprechende Überlappungsregion zwischen dem Gate-Anschluss 75 und den Drain- und/oder Source-Regionen 62, 63 erreicht werden. Eine geringe Dicke der Gateoxidschicht zwischen dem Gateanschluss oder der Elektrode 75 des Transistors 70 und der Drain- und/oder Source-Region 62, 63 kann somit eine relativ hohe Aus-Modus-Kapazität verursachen, sogar ohne die Metallschichten 72. Somit kann die Aus-Modus-Kapazität des Transistors 70 verursacht werden durch eine Wechselwirkung der Aus-Modus-Kapazität aufgrund der Metallschichten 72 und der Aus-Modus-Kapazität aufgrund der Überlappungsregion zwischen dem Gate-Anschluss 75 und der Drain- und/oder Source-Region 62, 63.
Um die AUS-Modus-Kapazität C_off des Transistors 70 weiter zu erhöhen, können ein oder mehrere zusätzliche Kondensatoren in dem Schichtstapel gebildet sein. Wie zum Beispiel aus 7 und 8 ersichtlich ist, können eine erste Drain-Kontakt-Region, die durch die obere Metallschicht 72-6 gebildet ist, und eine benachbarte zweite Drain-Kontakt-Region, die durch die Metallschicht 72-5 gebildet ist, über einen MIM-Kondensator 78 verbunden sein. Anders ausgedrückt können die Metallschicht 72-6, Metallschicht 72-5 und eine Isolierschicht zwischen denselben einen MIM-Kondensator 78 bilden. Alternativ oder zusätzlich können eine erste Source-Kontakt-Region (zum Beispiel gebildet durch Metallschicht 72-6) und eine benachbarte zweite Source-Kontakt-Region (zum Beispiel gebildet durch Metallschicht 72-5) über einen MIM-Kondensator verbunden sein. Der Fachmann auf dem Gebiet wird erkennen, dass solche zusätzlichen Kondensatoren auch zwischen anderen Metallschichten des Metallschichtstapels 72-1 bis 72-6 gebildet sein können.
Bei dem in 7 und 8 dargestellten Beispiel werden alle oder fast alle Metallschichten 72-1 bis 72-6 des Stapels verwendet, um Metallkontaktregionen für die zumindest eine Drain-Region 62 und die zumindest eine Source-Region 63 zu bilden. Dies kann eine gewünschte AUS-Modus-Kapazität und/oder eine gewünschte EIN-Modus-Induktivität des Transistors 70 ergeben.
Es wird darauf hingewiesen, dass 7 und 8 ein Beispiel mit nur einem Transistor gemäß einem Ausführungsbeispiel darstellen. Andere Ausführungsbeispiele jedoch umfassen auch Implementierungen mit mehreren Transistoren. Die Draufsicht aus 9 zeigt ein Ausführungsbeispiel einer Multifinger-Transistorstruktur 90. Die beispielhafte Multifinger-Transistorstruktur 90 weist acht Gate-Regionen 61-1 bis 61-8 auf, die acht Transistorstrukturen 70-1 bis 70-8 bilden, die parallel verbunden sind. Es wird darauf hingewiesen, dass die Multifinger-Transistorstruktur 90 immer noch einen Transistor ergibt, jedoch mit acht Mal der Metallisierung im Vergleich zu der Einzeltransistorstruktur 60, 70. Dies bedeutet, dass eine AUS-Modus-Kapazität des Multifingertransistors 90 ungefähr acht Mal größer ist als die des Transistors 70. Dasselbe gilt für die EIN-Modus-Induktivität.
Bei Ausführungsbeispielen kann die Metallisierung eines Transistors derart gebildet sein, dass sie sich einem zu modellierenden Platteninduktor nähert, zum Beispiel dem Platteninduktor 40 aus 4. Die Transistoren 60, 70, 90 können in einem Stapel aus zumindest einer Halbleiterschicht 71 für die Drain-Regionen 62 und die Source-Regionen 63 und zumindest einer Metallschicht 72-1 bis 72-6 für die zugehörigen Metallkontakt-Regionen/Leitungen gebildet sein. Eine Form der Metallkontakt-Regionen/Leitungen in der zumindest einen Metallschicht 72-1 bis 72-6 kann gebildet sein, um eine Form eines Platteninduktors zu modellieren. Dies ist bei dem Beispiel von 9 ersichtlich, wo eine Länge des Multifingertransistors 90 l = 500 μm entspricht und eine Weite des Multifingertransistors 90 α = 50 μm entspricht (siehe 4). Die Fläche des Transistors 90 weist eine rechteckige Form auf, die der Form des Platteninduktors 40 entspricht. Eine Anzahl von Gatefingern, die in die Weite α der Fläche passen, kann weniger als 30 sein. Bei dem Beispiel von 9 sind die Gatefinger, die der Weite α der Fläche zugeordnet sind, acht. Somit kann der Transistor 90 oder seine Metallisierung im Wesentlichen dieselbe Abmessung aufweisen wie der zu modellierende Platteninduktor 40. Auf diese Weise können die Gate-Regionen 61, die Drain-Regionen 62 und/oder die Source-Region 63 in einem Volumen des Transistors 90 derart dimensioniert sein, dass eine Induktivität des Transistors von Gleichung (4) um weniger als 20% oder höchstens weniger als 30% abweicht.
Eine andere, alternative Implementierung eines Multifingertransistors 100 ist in 10 skizziert. Hier können die individuellen Transistoren 70-1, 70-2, 70-3 auch elektrisch parallel geschaltet sein, aber in einer unterschiedlichen geometrischen Form. Hier ähnelt die Form des Multifingertransistors 100 z. B. der Form einer Drahtleitung. Abhängig von der Anordnung der Drain- und Source-Region 62, 63 kann die Struktur von 10 auch verwendet werden, um eine Spulenstruktur zu modellieren, zum Beispiel einen Spiralinduktor.
Im Gegensatz zu einem klassischen Schalttransistorlayout können einige Ausführungsbeispiele mehr als eine oder alle Metallschichten verwenden, unabhängig von einer Erhöhung der AUS-Modus-Kapazität C_off. Transistoren gemäß verschiedenen Ausführungsbeispielen zeigen ein unterschiedliches Verhalten als ein klassischer HF-Schalttransistor. Bei einer klassischen Schalterkonfiguration weist der Transistor die Funktionalität von 11a auf. Es wird darauf hingewiesen, dass die in 11a und 11b dargestellten Beispiele auf einer 130-nm-Halbleiterprozesstechnik basieren. Für einen klassischen oder herkömmlichen HF-Schalter (11a) mit einer Gate-Fingerweite von weniger als 20 μm und einer Gate-Fingeranzahl von mehr als 100, kann die Operation zwischen einem EIN-Modus (Widerstandswert) und einem AUS-Modus (niedrige AUS-Modus-Kapazität) abhängig von der Gate-Vorspannung ausgewählt werden.
In dem Fall eines Transistorlayouts gemäß Ausführungsbeispielen wird eine unterschiedliche Ersatzschaltung erhalten, die in 11b gezeigt ist. Aufgrund der Geometrie wird in dem EIN-Modus eine Induktivität ähnlich dem Platteninduktor erhalten.
Es ist weiterhin ein EIN-Widerstandswert vorhanden, der jedoch aufgrund der hohen Transistorweite sehr niedrig ist. In die gegebene Fläche kann ungefähr 40 mm Transistorweite passen, was bei einer C11NP-Technik einen R_on und von 10 mΩ bedeutet. Im Vergleich zu einem klassischen Platteninduktor mit einem beispielhaften Q von 10 und einer Induktivität von 0,2 nH ist der Platteninduktor-Widerstandswert ungefähr 150 mΩ. Dies zeigt, dass das Induktormetall bei dieser Konfiguration dominiert und somit der Q-Faktor nicht leidet. Wird der AUS-Modus des Transistors betrachtet, ergibt sich eine sehr hohe Kapazität C_off. Während dies für einen klassischen Schalter ein großes Problem ist, kann die hohe Aus-Modus-Kapazität nun als Induktivitäts-Bypass verwendet werden und kann sogar vorteilhaft für eine abstimmbare Induktivität sein.
12 zeigt ein Schema einer Induktivitäts-Abstimmvorrichtung oder einer abstimmbaren Induktivität 120, das eine Mehrzahl von N Transistoren 70 oder 90 gemäß Ausführungsbeispielen verwendet.
Die beispielhafte, abstimmbare Induktivität 120 weist eine Mehrzahl von Feldeffekttransistoren gemäß Ausführungsbeispielen auf. Jeder Feldeffekttransistor 90 weist einen oder mehrere Finger auf. Gemäß Ausführungsbeispielen überschreitet ein Verhältnis zwischen einer Weite eines Fingers und einer Länge des Fingers 300. Eine Induktivität eines Transistors 90 hängt von einer Abmessung einer Metallisierung ab, die zumindest einem seiner Finger zugeordnet ist. Gemäß einigen Ausführungsbeispielen können die Transistoren 90 Multifinger-Feldeffekttransistoren sein.
Wie bezugnehmend auf 9 erklärt wurde, kann ein Multifinger-Feldeffekttransistor 90 mehrere Gate-Finger 61, mehrere Drain-Finger 62 bzw. mehrere Source-Finger 63 aufweisen. Dadurch kann gemäß Ausführungsbeispielen ein Verhältnis zwischen einer Weite eines Gate-Fingers 62 und einer Länge des Gate-Fingers 300 überschreiten. Bei einigen Ausführungsbeispielen kann die Geometrie der Metallisierung des Transistors gebildet sein, um eine Form eines Platteninduktors zu modellieren. Alternativ oder zusätzlich kann die Metallisierung eines Multifinger-Feldeffekttransistors 90 derart gebildet sein, dass eine Aus-Modus-Kapazität C_off des Multifinger-Feldeffekttransistors bei einer Referenzfrequenz
ist, wobei R_ref einen Referenzwiderstandswert eines Referenzsystems bezeichnet.
Bei der beispielhaften Induktivitätsabstimmvorrichtung 120 aus 12a ist die Mehrzahl der Multifinger-Feldeffekttransistoren 90 in Reihe geschaltet, während bei der beispielhaften Induktivitätsabstimmvorrichtung 130 aus 13a die Mehrzahl der Feldeffekttransistoren 90 parallel geschaltet ist. Es wird darauf hingewiesen, dass andere Konfigurationen auch möglich sind.
In 12a ist die Reihenverbindung derart, dass ein Source-Anschluss eines Transistors 90-2 mit einem Drain-Anschluss des Transistors 90-1 gekoppelt ist. Der Source-Anschluss des Transistors 90-3 ist mit dem Drain-Anschluss des Transistors 90-2i gekoppelt, etc. Jeder der Transistoren 90 weist eine Steuerungsschaltungsanordnung 121 auf, die mit dem entsprechenden Gate-Anschluss gekoppelt ist. Die Steuerungsschaltungsanordnung 121 kann verwendet werden, um die abstimmbare Induktivität durch Schalten von einem oder mehreren Multifinger-Feldeffekttransistoren 90 der Induktivitätsabstimmvorrichtung 120 in einen AUS-Modus zu verringern und/oder um die abstimmbare Induktivität durch Schalten von einem oder mehreren Multifinger-Feldeffekttransistoren 90 in einen EIN-Modus zu erhöhen. 12 stellt ein Ersatzschaltungsdiagramm für den Fall dar, in dem alle Transistoren 90 in den EIN-Modus geschaltet sind, was eine maximale Induktivität L_slab,tune ergibt.
In 13a weist jeder Zweig der Parallelverbindung eine Reihenverbindung einer Mehrzahl von Transistoren gemäß Ausführungsbeispielen auf. Eine Reihenverbindung eines Zweigs ist derart, dass ein Sourceanschluss des Transistors 90-2 mit einem Drain-Anschluss des Transistors 90-1 gekoppelt ist. Der Sourceanschluss des Transistors 90-3 ist mit einem Drain-Anschluss des Transistors 90-2 gekoppelt, etc. Alle Transistoren eines bestimmten Zweigs sind mit derselben Steuerungsschaltungsanordnung 121 verbunden, um alle Transistoren des Zweigs entweder in einen AUS-Modus (AUS-Modus-Kapazität) oder in einen EIN-Modus (EIN-Modus-Induktivität) zu schalten. 13b stellt ein Ersatzschaltungsdiagramm für den Fall dar, in dem alle Transistoren 90 der Induktivitätsabstimmvorrichtung 130 in den EIN-Modus geschaltet sind, was eine Parallelverbindung von Induktivitäten ergibt. Durch unterschiedliche Schalterpositionen können beliebige parallele LC-Schaltungen erhalten werden. In dem Fall, dass alle Transistoren 90 der Induktivitätsabstimmvorrichtung 130 in den AUS-Modus geschaltet sind, wird eine maximale Kapazität aus einer Mehrzahl von parallelen Kapazitäten erhalten.
Wenn somit Transistoren gemäß Ausführungsbeispielen in der Reihenkonfiguration von 12 verwendet werden, ist es möglich, eine abstimmbare Induktivität zu erreichen. Somit kann durch Schalten von N mal der Struktur 90 in Reihe eine N·L_slab – Induktivität für eine maximale Induktivität gefunden werden, wohingegen die minimale Induktivität (alle Transistoren sind in den AUS-Modus geschaltet) Folgendes wäre
Dies zeigt, dass ein sehr hoher C_off sogar empfohlen ist. Wird der Q-Faktor betrachtet, kann ein hoher C_off ferner Folgendes verbessern
Für eine maximale Induktivität (alle Transistoren sind in den EIN-Modus geschaltet) ist der Q-Faktor identisch zu dem einzelnen L_slab, da R und L mit N skalieren. Unter Annahme eines sehr hohen C_off ist ersichtlich, dass der Q-Faktor über die ausgewählte Induktivität flach bleibt. Folglich kann eine sehr hohe Transistorweite W_G den Q-Faktor durch folgende Beobachtungen verbessern:
Reduzieren des Widerstandswertes in dem Induktivitätsmodus (EIN-Modus),
ein hoher C_off kann den Q-Faktor für niedrige Induktivitäts-Werte verbessern (einer oder mehrere Transistoren in dem AUS-Modus).
Somit verwenden einige Ausführungsbeispiele das gesamte verfügbare Metall und sogar optionale MIM-Kappen, um C_off zu erhöhen.
Zusammenfassend ist ein Grundgedanke von Ausführungsbeispielen die Verwendung eines Transistors in einem Aufbau mit geringer Fingerzahl aber mit einer sehr hohen Transistorweite, um ein induktives Layout zu erhalten, wie in 11 b gezeigt ist. Diese Struktur kann auf eine Übertragungsleitung gestapelt werden und sogar ein planarer Induktor kann aus solchen „Platten-Transistoren” gebildet werden. Es sollte nur berücksichtigt werden, dass die „Platten-Transistor”-Induktivität niedrig bleibt, und die AUS-Kapazität hoch, um hohe HF-Spannungen zu vermeiden. Anders ausgedrückt kann ein niedriger Impedanzwert nur einen kleinen Spannungsabfall verursachen. Der sehr hohe C_off schützt den Transistor inhärent.
Es sollte erwähnt werden, dass die abstimmbare Induktivität nur ein Teil eines abstimmbaren Filters oder eines adaptiven Anpassungsnetzwerks sein kann. Für ein Anpassungsnetzwerk kann sich herausstellen, dass die bereitgestellte Schaltung in mehrerlei Hinsicht von der Anpassungstopologie abhängt. Eine Übersicht von möglichen Strukturen, die (weiße) S-Parameter-Bereiche mit zwei reaktiven Vorrichtungen adressieren, findet sich in 14. Von diesen können die wichtigste π-Typ- und T-Typ-Struktur synthetisiert werden, was theoretisch alle Punkte in einem Smithdiagramm erlaubt.
Die Beschreibung und die Zeichnungen stellen nur die Prinzipien der Erfindung dar. Fachleute auf dem Gebiet werden in der Lage sein, verschiedene Anordnungen zu erdenken, die, obwohl sie hierin nicht explizit beschrieben oder gezeigt sind, die Prinzipien der Erfindung verkörpern und innerhalb ihres Wesens und Schutzbereichs umfasst sind. Ferner sind alle hierin angeführten Beispiele ausdrücklich nur zu pädagogischen Zwecken gedacht, um den Leser beim Verständnis der Prinzipien der Erfindung und der Konzepte zu unterstützen, die durch den oder die Erfinder beigetragen wurden, um die Technik weiterzuentwickeln, und sollen nicht als Einschränkung für solche hierin angeführten Beispiele und Bedingungen angesehen werden. Ferner sollen alle hierin angeführten Aussagen, die Prinzipien, Aspekte und Ausführungsbeispiele der Erfindung angeben, sowie spezifische Beispiele derselben, auch Entsprechungen derselben umfassen.
Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungsanordnungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
Weiterhin sind die nachfolgenden Ansprüche hiermit in die ausführliche Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Beispiel für sich stehen kann. Wenn jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Beispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jeder der jeweiligen Handlungen dieser Verfahren implementiert sein können.
Weiterhin versteht es sich, dass die Offenbarung vielfacher in der Beschreibung oder den Ansprüchen offenbarter Handlungen oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollten. Durch die Offenbarung von vielfachen Handlungen oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Handlungen oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Beispielen eine einzelne Handlung mehrere Teilhandlungen einschließen oder in diese unterteilt werden. Solche Teilhandlungen können eingeschlossen sein und Teil der Offenbarung dieser Einzelhandlung bilden, sofern sie nicht ausdrücklich ausgeschlossen sind.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Nicht-Patentliteratur

E. Rosa ”The self and mutual inductance of linear conductors” (1908) Seite 313 – ”The self-inductance of a straight rectangular bar” [0058]

Claims

Ein Transistor (60; 70), umfassend: zumindest eine Gate-Region (61) zwischen zumindest einer Drain-Region (62) und zumindest einer Source-Region (63), wobei ein Verhältnis zwischen einer Weite der Gate-Region (61) und einer Länge der Gate-Region (61) 300 überschreitet.
Der Transistor gemäß Anspruch 1, wobei die Länge der Gate-Region (61) einer Länge eines Leitungskanals zwischen der Drain-Region (62) und der Source-Region (63) entspricht.
Der Transistor gemäß Anspruch 1 oder 2, ferner umfassend: einen Stapel aus zumindest einer Halbleiterschicht und einer Mehrzahl von Metallschichten, wobei die zumindest eine Drain-Region (62) und die zumindest eine Source-Region (63) in der zumindest einen Halbleiterschicht gebildet sind, und wobei eine Mehrzahl von miteinander verbundenen Drain-Kontakt-Regionen und eine Mehrzahl von miteinander verbundenen Source-Kontakt-Regionen in der Mehrzahl von Metallschichten gebildet sind.
Der Transistor gemäß Anspruch 3, wobei die Drain-Region (62) mit einer Drain-Kontaktanschlussfläche über ein Array aus vertikal gestapelten Drain-Kontakt-Regionen verbunden ist, wobei eine erste Drain-Kontakt-Region in einer ersten Metallschicht gebildet ist und wobei eine zweite Drain-Kontakt-Region in einer zweiten Metallschicht gebildet ist, und wobei die Source-Region (63) mit einer Source-Kontaktanschlussfläche über ein Array aus vertikal gestapelten Source-Metallregionen verbunden ist, wobei eine erste Source-Metallregion in der ersten Metallschicht gebildet ist und wobei eine zweite Source-Metallregion in der zweiten Metallschicht gebildet ist.
Der Transistor gemäß Anspruch 3 oder 4, wobei das Array aus vertikal gestapelten Drain-Kontakt-Regionen und das Array aus vertikal gestapelten Source-Kontakt-Regionen in der Mehrzahl von Metallschichten gebildet sind, um eine Aus-Modus-Kapazität des Transistors über einer vordefinierten Schwelle zu ergeben.
Der Transistor gemäß Anspruch 5, wobei die Aus-Modus-Kapazität des Transistors bei einer Referenzfrequenz f_ref wie folgt ist:
wobei f_ref einen Referenzwiderstandswert eines Referenzsystems bezeichnet.
Der Transistor gemäß einem der Ansprüche 3 bis 6, wobei eine maximale Distanz zwischen einer Drain-Kontakt-Region und einer Source-Kontakt-Region einer gleichen Metallschicht kleiner oder gleich einer maximalen Distanz zwischen der Drain-Region (62) und der Source-Region (63) ist.
Der Transistor gemäß einem der Ansprüche 3 bis 7, wobei eine minimale Distanz zwischen einer Drain-Kontakt-Region und einer Source-Kontakt-Regionen in derselben Metallschicht der Länge der Gate-Region (61) entspricht.
Der Transistor gemäß einem der Ansprüche 3 bis 8, wobei eine Länge einer Drain-Kontakt-Region im Wesentlichen der Weite der zumindest einen Gate-Region (61) entspricht und/oder wobei eine Länge einer Source-Kontakt-Region im Wesentlichen der Weite der zumindest einen Gate-Region (61) entspricht.
Der Transistor gemäß einem der Ansprüche 3 bis 9, wobei eine erste Drain-Kontakt-Region und eine benachbarte zweite Drain-Kontakt-Region über einen Metall-Isolator-Metall-Kondensator verbunden sind und/oder wobei eine erste Source-Kontakt-Region und eine benachbarte zweite Source-Kontakt-Region über einen Metall-Isolator-Metall-Kondensator verbunden sind.
Der Transistor gemäß einem der vorangehenden Ansprüche, wobei die zumindest eine Gate-Region (61), die zumindest eine Drain-Region (62) und/oder die zumindest eine Source-Region (63) in einem Volumen des Transistors derart dimensioniert sind, dass eine Induktivität des Transistors von L = 2[( 2l / a + b) + 1 / 2 + 0.2235(a + b) / l] um weniger als 20% abweicht, wobei l die Weite der Gate-Regionen (61) bezeichnet, a eine Breite des Volumens bezeichnet und wobei b eine Höhe des Volumens bezeichnet.
Der Transistor gemäß einem der vorangehenden Ansprüche, wobei der Transistor eine Multifinger-MOS-Transistorstruktur aufweist und wobei die Gate-Region (61) einem einer Mehrzahl von Gate-Fingern der Multifinger-MOS-Transistorstruktur entspricht.
Der Transistor gemäß einem der vorangehenden Ansprüche, wobei ein Bereich des Transistors eine rechteckige Form aufweist und wobei eine Anzahl von Gate-Fingern, die einer Breite des Bereichs zugeordnet sind, kleiner ist als 30.
Der Transistor gemäß einem der vorangehenden Ansprüche, wobei der Transistor in einem Stapel aus zumindest einer Halbleiterschicht für die Drain-Regionen (62) und die Source-Regionen (63) und zumindest einer Metallschicht für zugeordnete Kontakt-Regionen gebildet ist, wobei eine Form von Metallkontaktregionen in der zumindest einen Metallschicht gebildet ist, um eine Form eines Platteninduktors zu modellieren.
Ein Transistor, umfassend: einen Stapel aus zumindest einer Halbleiterschicht und einer Mehrzahl von Metallschichten; zumindest eine Drain-Region (62) und zumindest eine Source-Region (63), die in der zumindest einen Halbleiterschicht gebildet sind; und einen Stapel aus miteinander verbundenen Drain-Metallregionen, die in der Mehrzahl von Metallschichten gebildet ist, wobei die Mehrzahl der miteinander verbundenen Drain-Metallregionen elektrisch mit der Drain-Region (62) verbunden ist; einen Stapel aus miteinander verbundenen Source-Metallregionen, der in der Mehrzahl von Metallschichten gebildet ist, wobei die Mehrzahl von miteinander verbundenen Source-Metallregionen elektrisch mit der Source-Region (63) verbunden ist; wobei eine maximale Distanz zwischen einer Drain-Metallregion und einer Source-Metallregion der gleichen Metallschicht kleiner oder gleich einer maximalen Distanz zwischen der Drain-Region (62) und der Source-Region (63) ist.
Der Transistor gemäß Anspruch 15, wobei die Drain-Region (62) mit einer Drain-Kontaktanschlussfläche über den Stapel aus Drain-Metallregionen verbunden ist, wobei der Stapel aus Drain-Metallregionen als ein Array aus vertikal gestapelten Drain-Metallregionen angeordnet ist, wobei eine erste Drain-Metallregion in einer ersten Metallschicht gebildet ist und wobei eine zweite Drain-Metallregion über der ersten Drain-Metallregion in einer vertikal benachbarten zweiten Metallschicht gebildet ist, und wobei die Source-Region (63) mit einer Source-Kontaktanschlussfläche über den Stapel aus Source-Metallregionen verbunden ist, wobei der Stapel aus Source-Metallregionen als ein Array aus vertikal gestapelten Source-Metallregionen angeordnet ist, wobei eine erste Source-Metallregion in der ersten Metallschicht gebildet ist und wobei eine zweite Source-Metallregion über der ersten Source-Metallregion in der zweiten Metallschicht gebildet ist.
Der Transistor gemäß Anspruch 15 oder 16, wobei der Stapel aus miteinander verbundenen Drain-Metallregionen und der Stapel aus miteinander verbundenen Source-Metallregionen in der Mehrzahl von Metallschichten gebildet sind, um eine Aus-Modus-Kapazität C_off des Transistors über einer vordefinierten Schwelle zu ergeben, wobei die Aus-Modus-Kapazität C_off des Transistors bei einer Referenzfrequenz f_ref folgendes ist
wobei R_ref einen Referenzwiderstandswert eines Referenzsystems bezeichnet.
Der Transistor gemäß einem der Ansprüche 15 bis 17, wobei eine erste Drain-Metallregion und eine benachbarte zweite Drain-Metallregion über einen Metall-Isolator-Metall-Kondensator verbunden sind und/oder wobei eine erste Source-Metallregion und eine benachbarte zweite Source-Metallregion über einen Metall-Isolator-Metall-Kondensator verbunden sind.
Der Transistor gemäß einem der Ansprüche 15 bis 18, der zumindest eine Gate-Region (61) zwischen der zumindest einen Drain-Region (62) und der zumindest einen Source-Region (63) aufweist, wobei ein Verhältnis zwischen einer Weite der Gate-Region (61) und einer Länge der Gate-Region 300 überschreitet
Eine abstimmbare Induktivität (120), die eine Mehrzahl von Multifinger-Feldeffekttransistoren aufweist, wobei jeder Multifinger-Feldeffekttransistor mehrere Finger aufweist, wobei ein Verhältnis zwischen einer Weite eines Fingers und einer Länge des Fingers 300 überschreitet, und wobei eine Induktivität eines Multifinger-Feldeffekttransistors von einer Abmessung einer Metallisierung abhängt, die seinen mehreren Finger zugeordnet ist.
Die abstimmbare Induktivität (120) gemäß Anspruch 20, die ferner eine Steuerungsschaltungsanordnung aufweist, um die abstimmbare Induktivität durch Schalten von einem oder mehreren Multifinger-Feldeffekttransistoren in einen Aus-Modus zu verringern, und um die abstimmbare Induktivität durch Schalten von einem oder mehreren Multifinger-Feldeffekttransistoren in einen Ein-Modus zu erhöhen.