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TECHNISCHES GEBIET
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Die Erfindung bezieht sich auf Halbleitervorrichtungen mit einer Identifikationskennzeichnung. Die Erfindung bezieht sich ferner auf Verfahren zum Herstellen von solchen Halbleitervorrichtungen.
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HINTERGRUND
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Es kann während oder nach der Produktion einer Halbleitervorrichtung notwendig sein, eine Eigenschaft der Halbleitervorrichtung oder eines darin enthaltenen Bauteils zu identifizieren. Identifikationskennzeichnungen können zu diesem Zweck verwendet werden. Halbleitervorrichtungen, die eine Identifikationskennzeichnung aufweisen, und Verfahren zum Herstellen von solchen Halbleitervorrichtungen müssen fortwährend verbessert werden. Insbesondere kann es gewünscht sein, die Qualität der Halbleitervorrichtungen zu verbessern und die Herstellungskosten der Halbleitervorrichtungen herabzusetzen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten und sind in die vorliegende Beschreibung integriert und bilden einen Teil derselben. Die Zeichnungen stellen Aspekte dar und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Aspekten. Andere Aspekte und viele der beabsichtigten Vorteile von Aspekten werden ohne Weiteres erkennbar, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt im gleichen Maßstab in Bezug aufeinander. Gleiche Bezugszeichen können ähnliche Teile bezeichnen.
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1 stellt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 100 gemäß der Offenbarung dar;
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2A bis 2B stellen schematisch eine Querschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der Offenbarung dar;
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3A bis 3D stellen schematisch eine Querschnittsansicht eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der Offenbarung dar;
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4 stellt schematisch eine perspektivische Ansicht einer Halbleitervorrichtung 400 gemäß der Offenbarung dar; und
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5 stellt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 500 gemäß der Offenbarung dar.
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AUSFÜHRLICHE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
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In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Aspekte gezeigt sind, wie die Erfindung ausgeführt werden kann. In dieser Hinsicht kann unter Bezugnahme auf die Orientierung der beschriebenen Figuren Richtungsterminologie wie etwa „oben“, „unten“, „vorne“, „hinten“ usw. verwendet werden. Weil Komponenten von beschriebenen Vorrichtungen in einer Anzahl verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Aspekte genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
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Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Aspekte miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
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Wie sie in dieser Beschreibung verwendet werden, sollen die Ausdrücke „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht bedeuten, dass die Elemente direkt aneinandergekoppelt sein müssen. Dazwischenliegende Elemente können zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein.
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Die hierin beschriebenen Halbleitervorrichtungen können einen oder mehrere Chips, die zumindest teilweise aus Halbleitermaterial hergestellt sein können, enthalten. Die Chips müssen nicht aus bestimmten Halbleitermaterialien, wie zum Beispiel Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien, die keine Halbleiter sind, wie zum Beispiel Nichtleiter, Kunststoffe oder Metalle, umfassen. Es können verschiedene Arten von Chips vorhanden sein, die durch verschiedene Techniken produziert werden können und passive elektronische Bauteile und/oder aktive elektronischer Bauteile enthaltende integrierte Schaltungen enthalten können. Die integrierte Schaltungen können als logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen, integrierte passive Elemente usw. ausgeführt sein.
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Hierin kann der Ausdruck „Vorderseite“ eines Chips verwendet werden. Der Ausdruck „Vorderseite“ kann sich insbesondere auf eine Hauptfläche des Chips, die mikroelektronische Bauteile und integrierte Schaltungen enthalten kann, beziehen. Chips können aus (Halbleiter-)Wafern hergestellt werden, die als Substrat für mikroelektronische Vorrichtungen, die in und über dem Wafer installiert werden sollen, dienen können. Die integrierten Schaltungen können durch Dotieren, Ionenimplantation, Abscheiden von Materialien, fotolithografische Strukturierung usw. hergestellt werden. Die Herstellungsverfahren können üblicherweise auf einer spezifischen Hauptoberfläche des Wafers, die auch als „Vorderseite“ des Wafers bezeichnet werden kann, durchgeführt werden. Nachdem die individuellen Chips vom Wafer getrennt werden, wird die „Vorderseite“ des Wafers dadurch zur „Vorderseite“ der getrennten Chips. Im Gegensatz dazu kann sich der Ausdruck „Rückseite“ eines Chips auf eine Hauptoberfläche des Chips beziehen, die gegenüber der Vorderseite des Chips angeordnet werden kann. Es kann sein, dass es auf der Rückseite des Chips keine elektronischen Komponenten gibt, d.h., die Rückseite kann aus dem Halbleitermaterial bestehen.
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Hierin kann der Ausdruck „Eigenschaft“ eines Chips verwendet werden. Zum Beispiel kann der Ausdruck „Eigenschaft“ eines Chips sich auf zumindest eines der Folgenden beziehen oder zumindest eines der Folgenden enthalten: ein Datum, das mindestens eines aus einem Jahr, einem Monat, einem Tag und einer Stunde der Herstellung des Chips enthält; eine Wafernummer, um den Wafer, aus dem der Chip hergestellt wurde, zu identifizieren; eine Information, die eine Art des Chips und/oder eine Art einer oder mehrerer darin enthaltener Bauteile angibt; usw. Es wird darauf hingewiesen, dass die vorhergehende Auflistung von Chipeigenschaften nicht abschließend ist. Im Gegensatz kann sich der Ausdruck „Eigenschaft“ auf irgendein sich auf den Chip beziehendes Charakteristikum beziehen.
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Die hierin beschriebenen Chips können in einem Chip Scale Package (CSP) enthalten sein. D.h., die hierin beschriebenen Halbleitervorrichtungen können ein CSP enthalten. Zum Beispiel kann ein Gehäuse als CSP gelten, wenn die Fläche des Gehäuses nicht größer als 1,2-mal die Fläche des Dies ist. Zusätzlich kann es notwendig sein, dass das CSP einem direktoberflächenmontierbaren Einzel-Die-Gehäuse entspricht, damit es als CSP gilt. Z.B. kann ein CSP eine Diode oder ein Transistor in einem Siliziumgehäuse sein, das eine Produktgröße von weniger als 1 mm2 aufweist. Für solch eine Produktgröße können mehr als 50.000 und sogar bis zu 600.000 Einheiten aus einem einzelnen Wafer produziert werden. Insbesondere kann ein CSP keine Bauelement-Bumps enthalten. Eine Verbindung des CSPs mit einer Anwendung kann durch flache Lötanschlüsse ohne Lötdepot bereitgestellt werden. Die Einheitsgröße eines kleinen CSPs kann z.B. 1,0 mm × 0,6 mm oder 0,6 mm × 0,3 mm oder 0,4 mm × 0,2 mm sein.
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Die hierin beschriebenen Halbleitervorrichtungen können eine beliebige Anzahl von Kontaktstellen, zum Beispiel Lötanschlüsse, die, je nach Art der betrachteten Halbleitervorrichtung, mit einer beliebigen Geometrie angeordnet sein können, enthalten. Eine Kontaktfläche kann im Wesentlichen flach sein, so dass die Halbleitervorrichtung direkt auf die Oberfläche einer Anwendung, z.B. einer Leiterplatte (Oberflächenmontage), montiert werden kann. Die Kontaktstelle kann dazu ausgebildet sein, einen elektrischen Kontakt, der mit in der Halbleitervorrichtung enthaltenen integrierten Schaltungen oder mit einem darin enthaltenen Chip hergestellt werden soll, bereitzustellen.
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Eine Kontaktstelle kann eine oder mehrere Metallschichten, die auf dem Halbleitermaterial des Chips angebracht werden können, enthalten. Die Metallschichten können mit irgendeiner gewünschten geometrischen Form und irgendeinem gewünschten Materialaufbau hergestellt werden. Als Material kann irgendein gewünschtes Metall oder irgendeine gewünschte Metalllegierung, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom, Vanadium, Wolfram oder Molybdän, verwendet werden. Die Metallschichten brauchen nicht homogen oder aus nur einem Material hergestellt sein, d.h. verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien können möglich sein. In einem Beispiel kann die Kontaktstelle einer einfachen Aluminiumstelle entsprechen, während sie in einem weiteren Beispiel einem NiP-Pd-Au-Schichtstapel entsprechen kann. Im letzteren Fall kann die Kontaktstelle zum Beispiel eine NiP-Schicht mit einer Dicke von etwa 2 µm (Mikrometer) bis etwa 4 µm (Mikrometer), eine Pd-Schicht mit einer Dicke von etwa 50 Nanometer bis etwa 1 µm (Mikrometer) und eine Au-Schicht mit einer Dicke von etwa 10 Nanometer bis etwa 100 Nanometer enthalten. Es versteht sich, dass die zuvor erwähnten Materialien und Dimensionen beispielhaft sind und, je nach betrachteter Halbleitervorrichtung oder Anwendung, welche die Halbleitervorrichtung verwendet, geändert werden können. Zum Herstellen der Kontaktstelle oder der die Kontaktstelle bildenden Schichten kann irgendeine geeignete Technik verwendet werden. Zum Beispiel kann ein stromloses Plattierverfahren verwendet werden.
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Die hierin beschriebenen Halbleitervorrichtungen können eine Identifikationskennzeichnung enthalten. So eine Identifikationskennzeichnung kann zum Beispiel gebraucht werden, um ein Mischen von verschiedenen Produktarten zu verhindern, zum Beispiel während eines Klebebandprozesses, um sicher zu gehen, dass nur die richtige Produktart auf einem Trägerband platziert wird oder dass, beim Kunden, nur die richtige Produktart während eines Plattenzusammenbauprozesses verwendet wird. Die Identifikationskennzeichnung kann eine Information über eine Eigenschaft eines die Identifikationskennzeichnung enthaltenden Chips enthalten. Insbesondere kann die Identifikationskennzeichnung über einer Kontaktstelle eines Chips angeordnet sein. Zum Beispiel kann die Identifikationskennzeichnung in einem nicht peripheren Gebiet über der Kontaktstelle angeordnet sein. D.h., die Identifikationskennzeichnung kann sich insbesondere von Strukturen, die an der Peripherie der Kontaktstelle angeordnet sind, zum Beispiel von Seitenwänden, die eine Grenze der Kontaktstelle definieren, unterscheiden.
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Die Identifikationskennzeichnung kann zum Beispiel ein dreidimensionales Objekt umfassen. Zum Beispiel kann die Identifikationskennzeichnung ein erstes Gebiet der Kontaktstelle und ein zweites Gebiet der Kontaktstelle enthalten, wobei ein Niveau des ersten Gebiets sich von einem Niveau des zweiten Gebiets unterscheidet. In einem Beispiel können die verschiedenen Niveaus des ersten Gebiets und des zweiten Gebiets die Form einer scharfen Stufe aufweisen. In einem anderen Beispiel kann ein dazwischenliegendes Gebiet zwischen dem ersten Gebiet und dem zweiten Gebiet angeordnet sein, wobei sich das Niveau des dazwischenliegenden Gebiets von dem ersten Gebiet in Richtung des zweiten Gebiets ändert.
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Die Identifikationskennzeichnung kann eine Dimension von mindestens 20 µm (Mikrometer), insbesondere von mindestens 30 µm (Mikrometer), insbesondere von mindestens 40 µm (Mikrometer) und insbesondere von mindestens 50 µm (Mikrometer) aufweisen. In diesem Zusammenhang kann sich der Ausdruck „Dimension“ auf eine größte Erstreckung der Identifikationskennzeichnung beziehen. Wenn die Identifikationskennzeichnung eine der zuvor erwähnten Dimensionen aufweist, kann sie mit herkömmlichen Bilddatenverarbeitungswerkzeugen identifiziert oder erfasst werden, so dass eine Verwendung von komplizierteren Werkzeugen, z.B. einem Hochleistungsmikroskop, vermieden werden kann.
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Die Identifikationskennzeichnung kann irgendeine Form, die dazu ausgestaltet ist, eine Information des Chips zu enthalten, aufweisen. Zum Beispiel kann die Identifikationskennzeichnung zumindest eines der Folgenden umfassen: ein Buchstabe, eine Nummer, ein Strichcode, eine Form und ein Symbol. Es wird darauf hingewiesen, dass diese Auflistung von möglichen Chipeigenschaften nicht abschließend ist und dass sie in keiner Weise einschränkend ist.
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Die hierin beschriebenen Halbleitervorrichtungen können eine aktive Fläche enthalten. Insbesondere kann die aktive Fläche über der Vorderseite eines Chips angeordnet sein, zum Beispiel neben einer Kontaktstelle, die ebenfalls über der Vorderseite des Chips angeordnet sein kann. Die aktive Fläche kann als der physikalische Teil der Vorrichtung (oder ein darin enthaltener Chip) definiert werden, der mikroelektronische Strukturen oder Halbleiterstrukturen enthält. Zum Beispiel kann eine aktive Fläche zumindest eine Halbleiterstruktur umfassen, insbesondere zumindest eines der Folgenden: eine Diode, einen Transistor, eine Sicherung, einen Transistor, einen Widerstand, einen Kondensator usw. Da es unter Umständen nicht möglich ist, eine aktive Fläche hundertprozentig auszunutzen, kann die aktive Fläche auch Gebiete, die keine Halbleiterstrukturen aufweisen, umfassen. Zum Beispiel können solche Flächen als „nicht verwendete Flächen“ bezeichnet werden. Es können Szenarien vorkommen, in denen eine nicht verwendete Fläche der aktiven Fläche kleiner als eine Fläche einer Identifikationskennzeichnung sein kann, so dass es unmöglich sein kann, die Identifikationskennzeichnung über der aktiven Fläche anzuordnen.
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Die hierin beschriebenen Halbleitervorrichtungen können eine dielektrische Schicht, die auf verschiedene Arten hergestellt werden kann, umfassen. Zum Beispiel kann die dielektrische Schicht aus einer Gasphase oder aus einer Lösung abgeschieden werden, oder sie kann auf eine betrachtete Oberfläche laminiert werden. Zusätzlich oder alternativ kann ein Dünnschichttechnik- oder ein herkömmlicher Leiterplattenindustrie-Prozessablauf zum Anbringen der dielektrischen Schicht verwendet werden. Die dielektrische Schicht kann hergestellt werden, indem das Dielektrikum über einer großen Fläche, z.B. mittels Sputtern, abgeschieden und daraufhin die abgeschiedene dielektrische Schicht strukturiert wird. Zum Beispiel kann die dielektrische Schicht mittels fotolithografischen Verfahren und/oder mittels ätzenden Verfahren usw. strukturiert werden. Aufgrund der Strukturierung kann die dielektrische Schicht Gebiete mit verschiedenen Niveaus aufweisen.
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Die dielektrische Schicht kann die Funktion einer Passivierungsschicht oder Schutzschicht haben. Sie kann Grenzen einer Kontaktstelle definieren, wobei eine Fläche der Kontaktstelle, die nicht von der dielektrische Schicht überdeckt wird, freigelegt oder unbedeckt sein kann. Die dielektrische Schicht kann aus verschiedenen Materialien hergestellt werden, insbesondere aus zumindest einem der Folgenden: ein Nitrid und ein Oxid. Die dielektrische Schicht kann nur eine oder mehrere Schichten eines Dielektrikums enthalten, zum Beispiel in der Form eines Schichtstapels. In einem solchen Beispiel kann so ein Schichtstapel eine Siliziumoxidschicht mit einer Dicke von etwa 200 Nanometer bis etwa 400 Nanometer und eine Siliziumnitridschicht mit einer Dicke von etwa 700 Nanometer bis etwa 900 Nanometer aufweisen.
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Hierin beschriebene Halbleitervorrichtungen können eine leitfähige Struktur, zum Beispiel in der Form einer leitfähigen Schicht- und/oder einer leitfähigen Viastruktur, enthalten. Insbesondere kann die leitfähige Struktur eine oder mehrere Metallschichten enthalten, die mit einer beliebigen gewünschten geometrischen Form und/oder einer beliebigen gewünschten Materialzusammensetzung hergestellt werden können. Ein beliebiges gewünschtes Metall, zum Beispiel Aluminium, Nickel, Palladium, Titan, Titan Wolfram, Silber, Zinn, Gold, Molybdän, Vanadium oder Kupfer, oder Metalllegierungen können zur Herstellung der Metallschichten verwendet werden. Die Metallschichten brauchen nicht homogen oder aus nur einem Material hergestellt sein, d.h. verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien können möglich sein. Die leitfähige Struktur kann eine elektrische Verbindung zwischen einer Kontaktstelle und einer inneren elektronischen Struktur eines Chips, auf dem die leitfähige Struktur angeordnet sein kann, herstellen. Zum Beispiel kann die leitfähige Schicht eine AlCu-Metalllegierungsschicht mit einer Dicke von etwa 3 µm (Mikrometer) bis etwa 4 µm (Mikrometer) sein.
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1 stellt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 100 dar. Die Halbleitervorrichtung 100 enthält einen Chip 1 und eine Kontaktstelle 2, die über der Vorderseite 3 des Chips 1 angeordnet ist. Die Halbleitervorrichtung 100 enthält weiterhin eine Identifikationskennzeichnung 4, die über der Kontaktstelle 2 angeordnet ist, wobei die Identifikationskennzeichnung 4 eine Information über eine Eigenschaft des Chips 1 enthält. Es wird darauf hingewiesen, dass eine detailliertere Halbleitervorrichtung, die der Halbleitervorrichtung 100 ähnelt, im Zusammenhang mit den folgenden Figuren beschrieben wird.
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2A und 2B stellen schematisch ein Verfahren zum Herstellen einer Vorrichtung dar. Ein Querschnitt einer Vorrichtung, die durch dieses Verfahren erhalten wird, ergibt sich aus 2B. Die erhaltene Vorrichtung kann der Vorrichtung 100 von 1 ähneln. In einem ersten Schritt (siehe 2A) wird ein Halbleiter-Wafer 5, der mindestens einen Chip 1 (oder Die) enthält, bereitgestellt. In einem zweiten Schritt (siehe 2B) wird eine Kontaktstelle 2 über der Vorderseite 3 des Chips 1 gebildet, wobei eine Identifikationskennzeichnung 4 über der Kontaktstelle 2 angeordnet ist. Die Identifikationskennzeichnung 4 enthält eine Information über eine Eigenschaft des Chips 1. Es versteht sich, dass das beschriebene Verfahren weitere Schritte enthalten kann. Zum Beispiel kann der Halbleiter-Wafer 5 in einem weiteren Schritt in mehrere Halbleitervorrichtungen zerteilt werden. Es wird darauf hingewiesen, dass ein detaillierteres Verfahren, das dem Verfahren 200 ähnelt, im Zusammenhang mit 3A bis 3D beschrieben wird.
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3A bis 3D stellen schematisch ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der Offenbarung dar. Die produzierte Halbleitervorrichtung kann als Implementierung der Vorrichtungen, die im Zusammenhang mit 1, 2A und 2B beschrieben wurden, angesehen werden, so dass Details der im Folgenden beschriebenen produzierten Vorrichtung ebenfalls auf die vorhergehenden Vorrichtungen angewandt werden können. Ferner kann das in 3A bis 3D gezeigte Verfahren als Implementierung des in 2A bis 2B dargestellten Verfahrens angesehen werden. Details des Produktionsverfahrens, die im Folgenden beschrieben werden, können daher ebenfalls auf das Verfahren von 2A bis 2B angewandt werden.
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In 3A wird ein Halbleiter-Wafer 5, der einen Chip (oder ein Die) enthält, bereitgestellt. Es versteht sich, dass der Halbleiter-Wafer 5 weitere Chips, die der Einfachheit halber nicht dargestellt sind, enthalten kann. Weitere, dem Chip 1 benachbarte Teile des Halbleiter-Wafers 5 sind durch gestrichelte Linien angedeutet. Der Chip 1 kann ein erstes Gebiet 6A, ein zweites Gebiet 6B und ein drittes Gebiet 6C enthalten. Eine erste Kontaktstelle soll über dem ersten Gebiet 6A angeordnet werden, eine aktive Struktur soll über dem zweiten Gebiet 6B angeordnet werden und eine zweite Kontaktstelle soll über dem zweiten Gebiet 6C angeordnet werden. Es versteht sich, dass die Anordnung und Anzahl der dargestellten Gebiete beispielhaft ist und z.B. von einer Anzahl und/oder Anordnung der Kontaktstellen und/oder aktiven Flächen, die für den Chip 1 produziert werden sollen, abhängen kann. In 3A wurde das zweite Gebiet 6B des Halbleiter-Wafers 5 schon auf der Vorderseite 3 des Halbleiter-Wafers 5 bearbeitet. Zum Beispiel können dotierte Gebiete 7 bereitgestellt worden sein, die später Teil einer aktiven Struktur sein können.
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Die folgenden 3B bis 3D stellen weitere Herstellungsschritte für das erste Gebiet 6A dar. Es wird darauf hingewiesen, dass ähnliche Herstellungsschritte auf das dritte Gebiet 6C angewandt werden können. Jedoch wird der Einfachheit halber nur das erste Gebiet 6A gezeigt. Weitere, dem ersten Gebiet 6A benachbarte Teile des Halbleiter-Wafers 5 sind durch gestrichelte Linien angedeutet.
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In 3B wird eine erste leitfähige Schicht 8 (oder ein Schichtstapel) über dem ersten Gebiet 6A abgeschieden. In einem Beispiel kann die leitfähige Schicht 8 eine AlCu-Metalllegierungsschicht, wie zuvor beschrieben, sein. Die erste leitfähige Schicht 8 kann insbesondere dazu ausgelegt sein, eine elektrische Verbindung zwischen einer elektronischen Struktur des Chips 1 und einer Kontaktstelle, die später über dem ersten Gebiet 6A herzustellen ist, herzustellen. Die erste leitfähige Schicht 8 kann daher als „Underpad-Metallisierung“ bezeichnet werden. Die erste leitfähige Schicht 8 kann mittels einer beliebigen geeigneten Technik gebildet und strukturiert werden. Es wird darauf hingewiesen, dass die erste leitfähige Schicht 8 auch jeweils über dem zweiten Gebiet 6B und dem dritten Gebiet 6C gebildet und strukturiert werden kann. Zum Beispiel kann ein Teil der ersten leitfähigen Schicht 8, die über dem zweiten Gebiet 6B gebildet ist, Teil einer aktiven Struktur werden. In einem Beispiel kann die über dem zweiten Gebiet 6B angeordnete erste leitfähige Schicht 8 Teil einer Fingerstruktur einer Diode bilden. Im ersten Gebiet 6A kann die erste leitfähige Schicht 8 eine untere Schicht eines Lötanschlusses, der später gebildet werden soll, darstellen. Es wird darauf hingewiesen, dass die Form der ersten leitfähigen Schicht 8, wie sie in 3B gezeigt ist, beispielhaft ist. Die erste leitfähige Schicht 8 kann auch einer komplexeren leitfähigen Struktur, die eine oder mehrere leitfähige Schichten und/oder eine oder mehrere leitfähige Viastrukturen enthält, entsprechen.
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In 3C kann eine strukturierte dielektrische Schicht 9 über dem ersten Gebiet 6A und über der ersten leitfähigen Schicht 8 gebildet werden. Irgendeine geeignete Technik kann zum Bilden der strukturierten dielektrischen Schicht 9 verwendet werden. Zum Beispiel kann ein Dielektrikum über den ganzen ersten Bereich 6A (oder über die ganze erste leitfähige Schicht 8) abgeschieden und in einem darauf folgenden Herstellungsschritt geöffnet (oder strukturiert) werden. In einem Beispiel kann die strukturierte dielektrische Schicht 9 einem Schichtstapel, der eine Siliziumoxidschicht mit einer Dicke von etwa 200 Nanometer bis etwa 400 Nanometer und eine Siliziumnitridschicht mit einer Dicke von etwa 700 Nanometer bis etwa 900 Nanometer enthält, entsprechen.
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Die strukturierte dielektrische Schicht 9 kann mehrere Abschnitte umfassen, zum Beispiel einen ersten Abschnitt 9A, einen zweiten Abschnitt 9B und einen dritten Abschnitt 9C, wie es in 3C dargestellt ist. Der erste Abschnitt 9A und der dritte Abschnitt 9C können in der Peripherie des ersten Gebiets 6A des Chips 1 angeordnet sein und periphere Gebiete der ersten leitfähigen Schicht 8 zumindest teilweise abdecken, wodurch sie eine Seitenwand bilden. Der zweite Abschnitt 9B der strukturierten dielektrischen Schicht 9 kann in einem nicht peripheren Gebiet des ersten Gebiets 6A angeordnet sein. Insbesondere kann der zweite Abschnitt 9B die Form einer Identifikationskennzeichnung, die eine Information über eine Eigenschaft des Chips 1 enthalten kann, aufweisen.
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Die strukturierte dielektrische Schicht 9 kann auch jeweils über dem zweiten Gebiet 6B und über dem dritten Gebiet 6C gebildet sein. Zum Beispiel kann ein Teil der über dem zweiten Gebiet 6B gebildeten strukturierten dielektrischen Schicht 9 Teil einer aktiven Struktur werden, zum Beispiel ein Teil einer Fingerstruktur einer Diode. Im letzteren Fall können Teile der über dem zweiten Gebiet 6B angeordneten strukturierten dielektrischen Schicht 9 als elektrische Isolation zwischen den Fingern der Fingerstruktur verwendet werden.
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In 3D kann eine zweite leitfähige Schicht (oder ein Schichtstapel) 10 über dem ersten Gebiet 6A, über der ersten leitfähigen Schicht 8 und über der strukturierten dielektrischen Schicht 9 gebildet werden. Eine beliebige geeignete Technik kann verwendet werden, um die zweite leitfähige Schicht 10 zu bilden. Zum Beispiel kann ein stromloses Plattierverfahren verwendet werden, um die zweite leitfähige Schicht 10 herzustellen. Die zweite leitfähige Schicht 10 kann zum Beispiel einem zuvor beschriebenen NiP-Pd-Au-Schichtstapel entsprechen. Die zweite leitfähige Schicht 10 kann elektrisch mit der ersten leitfähigen Schicht 8 gekoppelt sein.
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Obwohl die zweite leitfähige Schicht 10 eine in Wesentlichen konstante Dicke aufweisen kann, wird es aus 3D ersichtlich, dass die zweite leitfähige Schicht 10 aufgrund der Struktur der darunter liegenden elektrischen Schicht 9 strukturiert werden kann. Insbesondere kann eine Höhe oder ein Niveau der zweiten leitfähigen Schicht 10 an den Positionen der Abschnitte 9A, 9B, 9C der strukturierten dielektrischen Schicht 9 erhöht sein. Weil der zweite Abschnitt 9B der strukturierten dielektrischen Schicht 9 die Form einer Identifikationskennzeichnung aufweisen kann (siehe oben), kann der Teil der zweiten leitfähigen Schicht 10, der über dem zweiten Abschnitt 9C der dielektrischen Schicht 9 angeordnet ist, auch die Form der Identifikationskennzeichnung aufweisen. Zurückverweisend auf 1 kann die zweite leitfähige Schicht 10 mit der Kontaktstelle 2 identifiziert werden, und der strukturierte Teil der zweiten leitfähigen Schicht 10, der über dem zweiten Abschnitt 9B der strukturierten dielektrischen Schicht 9 angeordnet ist, kann mit der Identifikationskennzeichnung 4 identifiziert werden. Die Identifikationskennzeichnung 4 kann daher auf der darunter angeordneten strukturierten dielektrischen Schicht 9 basieren. Es wird darauf hingewiesen, dass die zweite leitfähige Schicht 10 auch über dem dritten Gebiet 6C des Chips 1 gebildet werden kann, so dass eine Identifikationskennzeichnung auch über dem dritten Gebiet 6C gebildet werden kann.
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Das Bereitstellen einer Identifikationskennzeichnung, indem eine Kontaktstelle gemäß der Offenbarung strukturiert wird, kann mehrere Vorteile gegenüber anderen Techniken zur Bildung einer Identifikationskennzeichnung aufweisen. Da die Fläche der Kontaktstelle zur Anordnung der Identifikationskennzeichnung verwendet werden kann, muss keine aktive Fläche für die Identifikationskennzeichnung verbraucht werden. Dadurch kann es eine Vergrößerung der Fläche, die für aktive Strukturen verwendet werden kann, geben. Zusätzlich ist die angegebene Kontaktstellenstrukturierung inhärent in der Produktgestaltung. Es kann sein, dass keine zusätzlichen Verfahren zum Markieren der Halbleitervorrichtung, wie z.B. rückseitige Lasermarkierungsverfahren oder rückseitige Strukturierungsverfahren, gebraucht werden.
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Es versteht sich, dass das in Verbindung mit 3A bis 3D beschriebene Verfahren weitere Schritte, die hier nicht explizit dargestellt sind, enthalten kann. Zum Beispiel kann der Halbleiter-Wafer 5 in einem weiteren Verfahrensschritt in mehrere Halbleitervorrichtungen zerteilt werden.
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4 stellt schematisch eine perspektivische Ansicht einer Halbleitervorrichtung 400 gemäß der Offenbarung dar. Zwei Kontaktstellen 2 und eine dazwischen angeordnete aktive Fläche 11 sind über der Vorderseite 3 der Halbleitervorrichtung 400 angeordnet. Es wird darauf hingewiesen, dass die Anzahl und Anordnung der Kontaktstellen 2 und der aktiven Fläche 11 beispielhaft sind und insbesondere von der betrachteten Art der Halbleitervorrichtung 400 abhängen können. Jede Kontaktstelle 2 enthält eine Identifikationskennzeichnung 4, welche die beispielhafte Form des Buchstabens „A“ aufweist. Gebiete der Kontaktstelle 4, die den Buchstaben „A“ bilden, können gegenüber den Gebieten neben der Identifikationskennzeichnung 4 erhöht sein. Das kann das Ergebnis einer darunterliegenden strukturierten dielektrischen Schicht sein, wie es zuvor beschrieben wurde. Es versteht sich, dass in einem anderen Beispiel die Höhen auch vertauscht sein können. D.h., die Gebiete der Kontaktstelle 4, die den Buchstaben „A“ bilden, können eine kleinere Höhe haben als die Gebiete neben der Identifikationskennzeichnung 4. Zusätzlich können Seitenwände 12 an der Peripherie jeder Kontaktstelle 2 angeordnet sein, wobei jede der Seitenwände auch das Resultat der darunter liegenden strukturierten dielektrischen Schicht sein kann.
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5 stellt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 500 gemäß der Offenbarung dar. Die Halbleitervorrichtung 500 enthält einen Chip 1 und eine strukturierte dielektrische Schicht 9, die über der Vorderseite 3 des Chips 1 angeordnet ist. Die Halbleitervorrichtung 500 enthält ferner eine Kontaktstelle 2, die über der strukturierten dielektrischen Schicht 9 angeordnet ist, wobei die Kontaktstelle 2 eine Identifikationskennzeichnung 4 enthält. Die Identifikationskennzeichnung 4 basiert auf der strukturierten dielektrischen Schicht 9. Die Halbleitervorrichtung 500 aus 5 ist zum Beispiel der Halbleitervorrichtung, die durch das Verfahren von 3A bis 3D hergestellt ist, ähnlich.
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Während ein besonderes Merkmal oder ein besonderer Aspekt der Erfindung möglicherweise in Hinsicht auf nur eine von mehreren Implementierungen offenbart worden ist, wird möglicherweise solch ein Merkmal oder Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert, wie es möglicherweise für irgendeine gegebene oder besondere Anwendung erwünscht und vorteilhaft ist. Soweit die Begriffe „enthalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, ist es beabsichtigt, dass solche Ausdrücke in ähnlicher Art und Weise einschließend sind, wie der Ausdruck „umfassen“. Auch ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel gemeint, anstatt als das Beste oder das Optimum. Es versteht sich auch, dass hierin aufgezeigt Merkmale und/oder Elemente mit besonderen Abmessungen zueinander der Einfachheit halber und zur Erleichterung des Verständnisses dargestellt werden, und dass eigentliche Abmessungen sich möglicherweise wesentlich von dem hierin Dargestellten unterscheiden.
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Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die spezifischen gezeigten und beschriebenen Aspekte ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Abwandlungen von hier beschriebenen Aspekten abdecken. Es ist deshalb beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.
