DE102013104111B4 - A method of forming a package-on-package (PoP) device having a carrier discard control for three-dimensionally integrated circuit (3DIC) stacking - Google Patents

A method of forming a package-on-package (PoP) device having a carrier discard control for three-dimensionally integrated circuit (3DIC) stacking Download PDF

Info

Publication number
DE102013104111B4
DE102013104111B4 DE102013104111.6A DE102013104111A DE102013104111B4 DE 102013104111 B4 DE102013104111 B4 DE 102013104111B4 DE 102013104111 A DE102013104111 A DE 102013104111A DE 102013104111 B4 DE102013104111 B4 DE 102013104111B4
Authority
DE
Germany
Prior art keywords
substrate
die
dies
package
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013104111.6A
Other languages
German (de)
Other versions
DE102013104111A1 (en
Inventor
Jing-Cheng Lin
Shih Ting Lin
Chen-Hua Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/779,554 external-priority patent/US10153179B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102013104111A1 publication Critical patent/DE102013104111A1/en
Application granted granted Critical
Publication of DE102013104111B4 publication Critical patent/DE102013104111B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

Verfahren zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung (10), die Folgendes umfasst: vorläufiges Anbringen eines Substrats (16) an einem Träger (14); Stapeln eines ersten Dies (22) auf dem Substrat, wobei mindestens der erste Die oder das Substrat eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger aufweist; Stapeln eines zweiten Dies (26) auf dem ersten Die; und Ausführen eines Drucktemperns auf dem Substrat (16) mittels eines Drucktemperdeckels (20), bevor der erste und der zweite Die gestapelt werden.A method of forming a package-on-package (PoP) device (10), comprising: preliminarily attaching a substrate (16) to a carrier (14); Stacking a first die (22) on the substrate, wherein at least the first die or substrate has a thermal expansion coefficient deviation from the carrier; Stacking a second die (26) on the first die; and performing a pressure anneal on the substrate (16) by means of a temper tempering lid (20) before the first and second die are stacked.

Description

HINTERGRUNDBACKGROUND

Während die Nachfrage nach kleineren elektronischen Produkten steigt, suchen Hersteller und Andere in der Elektronikbranche fortlaufend nach Wegen, die Größe von integrierten Schaltkreisen, die in den elektronischen Produkten verwendet werden, zu verringern. Hierfür wurden dreidimensionale integrierte Schaltkreis-Kapselungstechniken entwickelt und verwendet.As demand for smaller electronic products increases, manufacturers and others in the electronics industry are continually looking for ways to reduce the size of integrated circuits used in electronic products. For this purpose, three-dimensional integrated circuit packaging techniques have been developed and used.

Eine Kapselungstechnik, die entwickelt wurde, ist Package-on-Package, PoP, auch als Package-on-Package bezeichnet. Wie der Name schon sagt, ist PoP eine Halbleiter-Kapselungsinnovation, bei der ein Package auf ein anderes Package gestapelt wird. Eine PoP-Vorrichtung kann vertikal getrennte Speicher- und Logikgehäuse oder -packages kombinieren.One encapsulation technique that has been developed is Package-on-Package, PoP, also referred to as Package-on-Package. As the name implies, PoP is a semiconductor packaging innovation in which a package is stacked on top of another package. A PoP device may combine vertically separate memory and logic packages or packages.

Aus der US 2012/0181673 A1 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, in dem zunächst ein Trägerstreifen aus Metall mit Kontaktpads vorläufig auf einem Träger befestigt wird. Anschließend werden Dies über dem Trägerstreifen gestapelt.From the US 2012/0181673 A1 For example, a method of manufacturing a semiconductor device is known in which a metal carrier strip having contact pads is first provisionally mounted on a carrier. Subsequently, these are stacked over the carrier strip.

Aus der US 6452278 B1 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, in welchem Dies in einer Substratöffnung gestapelt werden.From the US 6452278 B1 For example, a method of manufacturing a semiconductor device in which dies are stacked in a substrate opening is known.

Aus der US 2011/0287582 A1 ist ein Verfahren zur Herstellung eines Chipstapels bekannt, bei dem eine Platine mithilfe einer Vakuumadsorption auf einer Klebebühne fixiert und gehalten wird und ein Heizprozess ausgeführt wird, nachdem die Chips gestapelt wurden.From the US 2011/0287582 A1 For example, a method of manufacturing a chip stack is known in which a board is fixed and held on an adhesive board by vacuum adsorption and a heating process is performed after the chips are stacked.

Aus der WO 2008/129424 A2 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, bei dem eine dünne Beschichtung auf ein Fundament aufgebracht wird, das in einem späteren Prozessschritt entfernt wird.From the WO 2008/129424 A2 For example, a method for producing a semiconductor device is known, in which a thin coating is applied to a foundation, which is removed in a later process step.

Aus der US 2012/0032340 A1 ist ein Verfahren zur Herstellung eines Gehäuses bekannt, bei dem ein Wafer auf einem Träger angebracht wird, der in einem späteren Prozessschritt entfernt wird.From the US 2012/0032340 A1 For example, a method for manufacturing a housing is known in which a wafer is mounted on a carrier, which is removed in a later process step.

Leider können herkömmliche Verfahren, die verwendet werden, um die PoP-Vorrichtungen herzustellen, es nicht ausreichend verhindern, dass sich die Gehäuse oder Packages verkrümmen oder verwerfen. Dies trifft besonders zu, wenn relativ dünne Dies, auch als Halbleiter-Plättchen oder Chips bezeichnet, oder integrierte Schaltkreise gestapelt werden.Unfortunately, conventional methods used to make the PoP devices can not sufficiently prevent the housings or packages from warping or warping. This is particularly true when relatively thin dies, also referred to as semiconductor wafers or chips, or integrated circuits are stacked.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, zusammen mit den beigefügten Zeichnungen, in denen:For a more complete understanding of the present disclosure and its advantages, reference is now made to the following description, taken in conjunction with the accompanying drawings, in which:

1A bis 1I insgesamt eine Ausführung eines Verfahrens zum Ausbilden einer PoP-Vorrichtung unter Verwendung eines Trägers darstellen, um Verwerfung in gestapelten Dies zu vermindern oder zu verhindern. 1A to 1I overall, one embodiment of a method of forming a PoP device using a carrier to reduce or prevent warping in stacked dies.

2 stellt eine Schnittdarstellung einer Ausführung einer PoP-Vorrichtung dar, die mittels des Verfahrens der 1A bis 1I ausgebildet wird; 2 FIG. 4 illustrates a cross-sectional view of one embodiment of a PoP device that is processed by the method of FIG 1A to 1I is trained;

3 stellt eine Schnittdarstellung einer Ausführung einer PoP-Vorrichtung dar, die mittels des Verfahrens der 1A bis 1I ohne jedes Füllmaterial ausgebildet wird; und 3 FIG. 4 illustrates a cross-sectional view of one embodiment of a PoP device that is processed by the method of FIG 1A to 1I is formed without any filling material; and

4 stellt eine Schnittdarstellung einer Ausführung einer PoP-Vorrichtung dar, die mittels des Verfahrens der 1A bis 1I ohne jede Verkleidung auf Seitenwänden des Substrats ausgebildet wird. 4 FIG. 4 illustrates a cross-sectional view of one embodiment of a PoP device that is processed by the method of FIG 1A to 1I without any cladding being formed on sidewalls of the substrate.

Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, außer es ist anderweitig angezeigt. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der Ausführungen klar darstellen, und sind nicht notwendigerweise im Maßstab gezeichnet.Corresponding numerals and symbols in the various figures generally refer to corresponding parts, unless otherwise indicated. The figures are drawn to clearly illustrate the relevant aspects of the embodiments and are not necessarily drawn to scale.

DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGENDETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS

Die vorliegende Offenbarung wird mit Bezug auf die vorliegenden Ausführungen in einem spezifischen Kontext beschrieben, nämlich einer Package-on-Package-(PoP)-Halbleitervorrichtung. Die Konzepte der Offenbarung können jedoch auch auf andere Halbleiterstrukturen oder -schaltkreise angewendet werden.The present disclosure will be described with reference to the present embodiments in a specific context, namely, a Package-on-Package (PoP) semiconductor device. However, the concepts of the disclosure may be applied to other semiconductor structures or circuits.

Bezieht man sich jetzt auf die 1A bis 1I, so wird eine Ausführung eines Verfahrens zum Ausbilden einer PoP-Vorrichtung 10 (2 bis 4) insgesamt dargestellt. Wie in der 1A gezeigt ist, wird Klebstoff 12 oder ein anderes geeignetes Verbindungsmaterial auf einem Träger 14 abgelagert oder ausgebildet. In einer Ausführung ist der Träger 14 aus Glas, Silizium, einem Material mit einem niedrigen Wärmeausdehnungskoeffizienten oder einem anderen geeigneten Trägermaterial ausgebildet. In der Tat ist der Träger 14 im Allgemeinen ein Material mit hohem Elastizitätsmodul mit guter Steifigkeit. If you refer to the now 1A to 1I Thus, an embodiment of a method of forming a PoP device will be described 10 ( 2 to 4 ) in total. Like in the 1A shown is adhesive 12 or another suitable bonding material on a support 14 deposited or formed. In one embodiment, the carrier 14 made of glass, silicon, a material with a low coefficient of thermal expansion or other suitable carrier material. In fact, the carrier is 14 generally a high modulus material with good stiffness.

Bezieht man sich jetzt auf die 1B, so ist ein Substrat 16 vorläufig auf dem Träger 14 mittels des Klebstoffes 12 oder eines anderen geeigneten Verbindungsmaterials befestigt. In einer Ausführung ist das Substrat 16 ein organisches Substrat, ein Keramiksubstrat, ein Siliziumsubstrat, ein Glassubstrat oder ein Laminatsubstrat, das Metall-Verbindungen 18 oder Metallisierung aufweist oder trägt. In einer Ausführung ist das Substrat 16 aus einem Epoxid, einem Harz oder einem anderen Material ausgebildet.If you refer to the now 1B so is a substrate 16 provisionally on the carrier 14 by means of the adhesive 12 or other suitable bonding material. In one embodiment, the substrate is 16 an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate or a laminate substrate, the metal compounds 18 or has metallization or carries. In one embodiment, the substrate is 16 made of an epoxy, a resin or other material.

Bezieht man sich jetzt auf die 1C, so wird erfindungsgemäß ein Drucktempern ausgeführt, nachdem das Substrat 16 vorläufig auf dem Träger 14 angebracht ist, wie in der 1B gezeigt ist. Das Drucktempern verbiegt im Allgemeinen das Substrat 16 hin zu dem Träger 14. Dies stellt sicher, dass das Substrat 16 sicher, wenn auch vorläufig, an dem Träger 14 angebracht ist. Erfindungsgemäß wird das Drucktempern von 1C mittels eines Drucktemperdeckels 20 zusammen mit einer Erwärmung ausgeführt. In einer Ausführung kann das Drucktempern später in dem Verfahren, das in den 1A bis 1I dargestellt ist, ausgeführt werden. Das Drucktempern kann beispielsweise auf einem Wafer, auf einer Platte, auf einer einzelnen Einheit oder auf mehreren Einheiten ausgeführt werden. Zusätzlich umfasst in einer Ausführung das Drucktempern nur erhöhten Druck ohne die Anwendung von Wärme.If you refer to the now 1C Thus, according to the invention, a pressure-tempering is carried out after the substrate 16 provisionally on the carrier 14 is appropriate, as in the 1B is shown. Press-tempering generally bends the substrate 16 towards the carrier 14 , This ensures that the substrate 16 safe, if provisional, on the carrier 14 is appropriate. According to the invention, the pressure-tempering of 1C by means of a pressure tempering cover 20 carried out together with a warming. In one embodiment, the pressure annealing may be used later in the process incorporated in the 1A to 1I is shown executed. For example, the print annealing may be performed on a wafer, on a disk, on a single unit, or on multiple units. In addition, in one embodiment, pressure annealing comprises only increased pressure without the application of heat.

Bezieht man sich jetzt auf die 1D, ist, nachdem der Drucktemperdeckel 20 von 1C entfernt wurde, ein erster Die 22 an dem Substrat 16 beispielsweise mittels Lötkugeln und entsprechenden Kontaktinseln angebracht. Der erste Die 22 kann Logikkomponenten (eine integrierte Logikschaltung, eine Analogschaltung etc.), eine Speicherkomponente usw. umfassen. Das Substrat 16 und/oder der Die 22 weisen im Allgemeinen einen Wärmeausdehnungskoeffizient auf, der von dem des Trägers 14 abweicht. Wie unten ausführlicher erklärt ist, wird jede Verwerfung von beispielsweise Dies oder anderen Halbleiterstrukturen, die auf oder über dem Substrat 16 gestapelt sind, verringert oder verhindert.If you refer to the now 1D , is after the pressure-tempering lid 20 from 1C was removed, a first die 22 on the substrate 16 attached for example by means of solder balls and corresponding contact islands. The first Die 22 may include logic components (a logic integrated circuit, an analog circuit, etc.), a memory component, and so on. The substrate 16 and / or the die 22 generally have a thermal expansion coefficient different from that of the carrier 14 differs. As will be explained in more detail below, any rejection of, for example, dies or other semiconductor structures that are on or over the substrate 16 stacked, reduced or prevented.

Nach dem Anordnen des ersten Dies 22 kann ein Füllmaterial 24 zwischen dem ersten Die 22 und dem Substrat 16 verteilt werden. In einer Ausführung fehlt das Füllmaterial 24 zwischen dem ersten Die 22 und dem Substrat 16.After arranging the first dies 22 can be a filler 24 between the first die 22 and the substrate 16 be distributed. In one embodiment, the filler is missing 24 between the first die 22 and the substrate 16 ,

Bezieht man sich jetzt auf die 1E, so wird, nachdem der erste Die 22 angebracht wurde, ein zweiter Die 26 über dem ersten Die 22 mittels beispielsweise Lötkugeln und entsprechenden Kontaktinseln angebracht. Der zweite Die 26 kann Logikkomponenten (eine integrierte Logikschaltung, eine Analogschaltung etc.), eine Speicherkomponente usw. umfassen. Man beachte, dass das Stapeln des zweiten Dies 26 auf dem ersten Die 22 im Allgemeinen die PoP-Vorrichtungen 10 ausbildet.If you refer to the now 1E So, after the first Die 22 was attached, a second Die 26 over the first die 22 attached by means of, for example solder balls and corresponding contact islands. The second Die 26 may include logic components (a logic integrated circuit, an analog circuit, etc.), a memory component, and so on. Note that stacking the second dies 26 on the first die 22 generally the PoP devices 10 formed.

Nachdem der zweite Die 26 angebracht wurde, wie in der 1E gezeigt ist, kann ein Füllmaterial 24 zwischen dem zweiten Die 26 und dem ersten Die 22 verteilt werden. In einer Ausführung fehlt das Füllmaterial 24. Wie unten ausführlicher erläutert wird, kann in einer Ausführung der zweite Die 26 gegenüber dem ersten Die 22 horizontal verschoben sein, so dass bei dem zweiten Die 26 ein Überhang vorgesehen ist.After the second Die 26 was attached, as in the 1E can be shown, a filler 24 between the second Die 26 and the first die 22 be distributed. In one embodiment, the filler is missing 24 , As will be explained in more detail below, in one embodiment, the second die 26 opposite the first die 22 be shifted horizontally, so that at the second Die 26 an overhang is provided.

Bezieht man sich jetzt auf die 1F, so wird, nachdem der zweite Die 26 angebracht wurde, eine Formmasse 28 über beispielsweise freiliegenden Teilen des Substrats 16, des ersten Dies 22 und des zweiten Dies 26 ausgebildet. In einer Ausführung ist die Formmasse 28 auch über dem Klebstoff 12, der auf dem Träger 14 und angrenzend an das Substrat 16 angeordnet ist, ausgebildet. In einer Ausführung kapselt die Formmasse 28 im Allgemeinen den ersten und den zweiten Die 22, 26.If you refer to the now 1F So, after the second Die 26 was attached, a molding compound 28 over exposed parts of the substrate, for example 16 , the first dies 22 and the second dies 26 educated. In one embodiment, the molding compound 28 also over the glue 12 who is on the carrier 14 and adjacent to the substrate 16 is arranged, formed. In one embodiment, the molding compound encapsulates 28 generally the first and the second die 22 . 26 ,

Bezieht man sich jetzt auf die 1G, so wird, nachdem die Formmasse 28 über dem ersten und dem zweiten Die 22, 26 ausgebildet wurde, ein Schleifverfahren ausgeführt, um einen oberen Teil der Formmasse 28 zu entfernen. Wie gezeigt ist, kann das Schleifverfahren eine obere Fläche des zweiten Dies 26 freilegen. In einer Ausführung kann das Schleifverfahren jedoch einen Teil oder eine dünne Schicht aus der Formmasse 28 über dem zweiten Die 26 stehen lassen.If you refer to the now 1G That is, after the molding compound 28 above the first and second die 22 . 26 was formed, a grinding process performed to an upper part of the molding material 28 to remove. As shown, the grinding process may include an upper surface of the second die 26 uncover. However, in one embodiment, the grinding process may include a part or a thin layer of the molding material 28 over the second die 26 leave.

Bezieht man sich jetzt auf die 1H, so wird, nachdem das Schleifverfahren ausgeführt wurde, die Baugruppe gewendet und ein Entbondungsverfahren ausgeführt, um den Träger 14 von dem Substrat 16 zu entfernen. Zusätzlich wird ein Reinigungsverfahren ausgeführt, um den Klebstoff 12 von dem Substrat 16 und der Formmasse 28 zu entfernen. Sobald das Entbondungs- und das Reinigungsverfahren ausgeführt wurden, sind Kontaktinseln von den Metallverbindungen 18 des Substrats 16 freigelegt.If you refer to the now 1H Thus, after the grinding process has been carried out, the assembly is turned over and a debinding process is performed on the support 14 from the substrate 16 to remove. In addition, a cleaning process is performed to remove the adhesive 12 from the substrate 16 and the molding material 28 to remove. Once the debonding and cleaning procedures have been performed, contact pads are of the metal interconnects 18 of the substrate 16 exposed.

Bezieht man sich jetzt auf die 1I, so wird, nachdem das Entbondungs- und das Reinigungsverfahren ausgeführt wurden, ein Kugel-Befestigungsverfahren ausgeführt, um einen Array von Lötkugeln 30 auf den Kontaktinseln der Metallverbindungen 18 des Substrats 16 auszubilden. Zusätzlich wird ein Wafer-Zersägungsverfahren ausgeführt, um die PoP-Vorrichtungen 10 voneinander zu trennen. Wie in der 11 gezeigt ist, bedeckt nach dem Wafer-Zersägungsverfahren ein Anteil der Formmasse 28 immer noch die Seitenwände 32 des Substrats 16. In einer Ausführung entfernt jedoch das Wafer-Zersägungsverfahren die Formmasse 28 von den Seitenwänden 32 des Substrats 16.If you refer to the now 1I Thus, after the debonding and cleaning processes have been performed, a ball attachment process is performed to form an array of solder balls 30 on the contact islands of the metal compounds 18 of the substrate 16 train. In addition, a wafer dicing process is performed on the PoP devices 10 separate from each other. Like in the 11 is covered by the wafer dicing method, a proportion of the molding compound 28 still the side walls 32 of the substrate 16 , However, in one embodiment, the wafer dicing process removes the molding compound 28 from the side walls 32 of the substrate 16 ,

Mit Bezug auf die 2 ist eine Ausführung einer PoP-Vorrichtung 10, die mittels einer Ausführung des Verfahrens ausgebildet wird, dargestellt. Wie gezeigt ist, umfasst die PoP-Vorrichtung 10 einen ersten Die 22, der auf das Substrat 16 gestapelt ist, und einen zweiten Die 26, der auf dem ersten Die 22 gestapelt ist. In einer Ausführung ist der zweite Die 26 bezogen auf den ersten Die 22 horizontal verschoben, so dass der zweite Die 26 mit dem Überhang 34, der oben erwähnt wurde, vorgesehen ist.With reference to the 2 is an embodiment of a PoP device 10 , which is formed by means of an embodiment of the method illustrated. As shown, the PoP device includes 10 a first die 22 that on the substrate 16 is stacked, and a second Die 26 who on the first Die 22 is stacked. In one embodiment, the second is the 26 based on the first Die 22 moved horizontally, leaving the second Die 26 with the overhang 34 , which was mentioned above, is provided.

In einer Ausführung ist das Füllmaterial 24 sowohl zwischen dem Substrat 16 und dem ersten Die 22 als auch zwischen dem ersten Die 22 und dem zweiten Die 26 angeordnet. In einer Ausführung ist das Füllmaterial 24 nur zwischen dem Substrat 16 und dem ersten Die 22 angeordnet. In einer Ausführung ist das Füllmaterial 24 nur zwischen dem ersten Die 22 und dem zweiten Die 26 angeordnet. Zusätzlich wurde die Formmasse 28 der PoP-Vorrichtung 10 um Teile des Substrats 16, des ersten Dies 22 und des zweiten Dies 26 ausgebildet. In einer Ausführung ist die Formmasse weggelassen.In one embodiment, the filler is 24 both between the substrate 16 and the first die 22 as well as between the first die 22 and the second die 26 arranged. In one embodiment, the filler is 24 only between the substrate 16 and the first die 22 arranged. In one embodiment, the filler is 24 only between the first die 22 and the second die 26 arranged. Additionally, the molding compound became 28 the PoP device 10 around parts of the substrate 16 , the first dies 22 and the second dies 26 educated. In one embodiment, the molding compound is omitted.

Immer noch mit Bezug auf die 2 trägt das Substrat 16 der PoP-Vorrichtung 10 Metallverbindungen 18 und/oder andere Verbindungsstrukturen (z. B. Unter-dem-Bondhügel-Metallisierung), die verwendet werden, um die Lötkugeln 30 (d. h. das Kugel-Gitterarray) mit dem ersten Die 22 elektrisch zu verbinden. Die PoP-Vorrichtung 10 kann auch andere Strukturen, Schichten oder Materialien umfassen, wie etwa Passivierungsschichten, Silizium-Durchkontaktierungen (Through Silicon Vias, TSVs), Aluminium-Kontaktstellen, Lötmittel usw.Still referring to the 2 carries the substrate 16 the PoP device 10 metal compounds 18 and / or other interconnect structures (eg, under-bump metallization) used to solder balls 30 (ie the ball grid array) with the first die 22 electrically connect. The PoP device 10 may also include other structures, layers or materials, such as passivation layers, through silicon vias (TSVs), aluminum pads, solders, etc.

Bezieht man sich jetzt auf die 3, so fehlt in einer Ausführung das Füllmaterial 24 der 2 in der PoP-Vorrichtung 10; es ist durch die Formmasse 28 ersetzt. Mit anderen Worten wirkt oder dient die Formmasse 28 in der Ausführung der PoP-Vorrichtung 10 von 3 als ein Füllmaterial.If you refer to the now 3 , so in one embodiment, the filling material is missing 24 of the 2 in the PoP device 10 ; it is through the molding compound 28 replaced. In other words, the molding compound acts or serves 28 in the embodiment of the PoP device 10 from 3 as a filler.

Bezieht man sich jetzt auf die 4, so ist in einer Ausführung die Formmasse 28 an den Seitenwänden 32 des Substrats 16 weggelassen oder entfernt. Als ein Beispiel kann die Formmasse 28 nicht auf den Seitenwänden 32 ausgebildet werden, wenn die Formmasse 28 während des Formverfahrens von 1F abgelagert wird. Mit anderen Worten wird verhindert, dass die Formmasse 28 auf den Seitenwänden 32 ausgebildet wird. In einem anderen Beispiel kann die Formmasse 28 von den Seitenwänden 32 des Substrats 16 mittels des Wafer-Zersägungsverfahrens von 11 entfernt werden. Mit anderen Worten entfernt die Wafersäge die Formmasse 28 von den Seitenwänden 32.If you refer to the now 4 , so in one embodiment is the molding compound 28 on the side walls 32 of the substrate 16 omitted or removed. As an example, the molding compound 28 not on the side walls 32 be formed when the molding compound 28 during the molding process of 1F is deposited. In other words, it prevents the molding compound 28 on the side walls 32 is trained. In another example, the molding compound 28 from the side walls 32 of the substrate 16 by the wafer-sawing method of 11 be removed. In other words, the wafer saw removes the molding compound 28 from the side walls 32 ,

Man sollte anerkennen, dass die Ausführungen der Verfahren und der PoP-Vorrichtung 10 viele Vorteile bieten. In der Tat wird, indem der Träger 14 während des Stapelns der Dies 22, 26 verwendet wird, Verwerfung verringert oder verhindert, selbst wenn relativ dünne Dies gestapelt werden. Zusätzlich können mehrere Dies gestapelt werden, entweder mit oder ohne einen Überhang.It should be recognized that the embodiments of the methods and the PoP device 10 offer many benefits. In fact, by the carrier 14 while stacking the dies 22 . 26 Used to reduce or prevent warping, even when relatively thin dies are stacked. In addition, several dies can be stacked, either with or without an overhang.

Eine Ausführung eines Verfahrens zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung umfasst das vorläufige Anbringen eines Substrats auf einem Träger, das Stapeln eines ersten Dies auf dem Substrat, wobei mindestens einer des Dies und des Substrats eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger aufweist, und das Stapeln eines zweiten Dies auf dem ersten Die.One embodiment of a method of forming a package-on-package (PoP) device includes preliminarily mounting a substrate on a substrate, stacking a first die on the substrate, wherein at least one of the die and the substrate oppose a thermal expansion coefficient variation the carrier, and stacking a second dies on the first die.

Eine Ausführung eines Verfahrens zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung umfasst das vorläufige Anbringen eines Substrats auf einem Träger, das Stapeln einer Mehrzahl von Dies über dem Substrat, wobei mindestens einer der Dies oder das Substrat eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger aufweist, und das Entfernen des Trägers, nachdem die Mehrzahl von Dies gestapelt wurden.One embodiment of a method of forming a package-on-package (PoP) device includes preliminarily mounting a substrate on a carrier, stacking a plurality of dies over the substrate, wherein at least one of the dies or the substrate exhibits a coefficient of thermal expansion deviation relative to the carrier, and removal of the carrier after the plurality of dies have been stacked.

Eine Ausführung eines Verfahrens zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung umfasst das vorläufige Anbringen eines Substrats an einem Träger, das Stapeln eines ersten Dies auf dem Substrat, wobei mindestens einer der Dies oder das Substrat eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger aufweist, das Stapeln eines zweiten Dies auf dem ersten Die, wobei der zweite Die horizontal gegenüber dem ersten Die verschoben ist, so dass der zweite Die mit einem Überhang vorgesehen ist, und das Verteilen eines Füllmaterials zwischen dem ersten Die und dem Substrat und zwischen dem ersten Die und dem zweiten Die.One embodiment of a method of forming a package-on-package (PoP) device includes preliminarily attaching a substrate to a carrier, stacking a first die on the substrate, wherein at least one of the dies or the substrate is opposite to a coefficient of thermal expansion the support, the stacking of a second die on the first die, wherein the second die is shifted horizontally from the first die, so that the second die is provided with an overhang, and distributing a filling material between the first die and the substrate and between the first die and the second die.

Während diese Offenbarung mit Bezug auf beispielhafte Ausführungen beschrieben wurde, soll diese Beschreibung nicht in einem einschränkenden Sinn interpretiert werden. Verschiedene Änderungen und Kombinationen der beispielhaften Ausführungen sowie andere Ausführungen der Offenbarung werden dem Fachmann bei Bezugnahme auf die Beschreibung deutlich werden. Daher sollen die beigefügten Ansprüche alle solche Änderungen und Ausführungen umfassen.While this disclosure has been described with reference to exemplary embodiments, this description is not intended to be interpreted in a limiting sense. Various changes and combinations of the exemplary embodiments as well as other embodiments of the disclosure will become apparent to those skilled in the art upon reference to the specification. It is therefore intended that the appended claims encompass all such changes and embodiments.

Claims (19)

Verfahren zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung (10), die Folgendes umfasst: vorläufiges Anbringen eines Substrats (16) an einem Träger (14); Stapeln eines ersten Dies (22) auf dem Substrat, wobei mindestens der erste Die oder das Substrat eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger aufweist; Stapeln eines zweiten Dies (26) auf dem ersten Die; und Ausführen eines Drucktemperns auf dem Substrat (16) mittels eines Drucktemperdeckels (20), bevor der erste und der zweite Die gestapelt werden.Method for forming a package-on-package (PoP) device ( 10 ), comprising: preliminarily attaching a substrate ( 16 ) on a support ( 14 ); Stacking a first dies ( 22 ) on the substrate, wherein at least the first die or the substrate has a deviation of the thermal expansion coefficient from the carrier; Stacking a second dies ( 26 ) on the first die; and performing a pressure-tempering on the substrate ( 16 ) by means of a pressure tempering lid ( 20 ) before the first and second die are stacked. Verfahren nach Anspruch 1, wobei das Substrat (16) aus einem organischen Substrat, einem Keramiksubstrat, einem Siliziumsubstrat, einem Glassubstrat oder einem Laminatsubstrat ausgebildet ist.The method of claim 1, wherein the substrate ( 16 ) is formed of an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate or a laminate substrate. Verfahren nach Anspruch 1 oder 2, wobei das Substrat (16) aus einem Epoxid oder einem Harz ausgebildet ist.Method according to claim 1 or 2, wherein the substrate ( 16 ) is formed of an epoxy or a resin. Verfahren nach einem der vorangehenden Ansprüche, wobei das Substrat (16) auf dem Träger mittels Klebstoff (12) vorläufig angebracht wird.Method according to one of the preceding claims, wherein the substrate ( 16 ) on the support by means of adhesive ( 12 ) is provisionally attached. Verfahren nach einem der vorangehenden Ansprüche, das weiter das horizontale Verschieben des zweiten Dies (26) gegenüber dem ersten Die (22) umfasst, so dass der zweite Die mit einem Überhang (34) vorgesehen wird.Method according to one of the preceding claims, further comprising the horizontal shifting of the second dies ( 26 ) compared to the first Die ( 22 ), so that the second Die with an overhang ( 34 ) is provided. Verfahren nach einem der vorangehenden Ansprüche, das weiter das Verteilen eines Füllmaterials (24) nur zwischen dem ersten Die und dem Substrat umfasst.Method according to one of the preceding claims, further comprising distributing a filling material ( 24 ) only between the first die and the substrate. Verfahren nach einem der Ansprüche 1 bis 5, das weiter das Verteilen eines Füllmaterials (24) nur zwischen dem ersten Die und dem zweiten Die umfasst.Method according to one of claims 1 to 5, further comprising distributing a filler material ( 24 ) only between the first die and the second die. Verfahren nach einem der Ansprüche 2 bis 7, das weiter das Ausbilden einer Formmasse (28) über freiliegenden Teilen des organischen Substrats, des ersten Dies und des zweiten Dies umfasst.Method according to one of claims 2 to 7, further comprising forming a molding compound ( 28 ) over exposed portions of the organic substrate, the first die and the second die. Verfahren nach einem der Ansprüche 2 bis 7, das weiter das Beibehalten von freiliegenden Teilen des organischen Substrats, des ersten Dies und des zweiten Dies ohne Formmasse darauf umfasst.The method of any one of claims 2 to 7, further comprising maintaining exposed portions of the organic substrate, the first die, and the second die having no molding compound thereon. Verfahren nach Anspruch 9, das weiter das Entfernen eines Teils der Formmasse (28) durch Schleifen umfasst.The method of claim 9, further comprising removing a portion of the molding compound ( 28 ) by grinding. Verfahren nach einem der vorangehenden Ansprüche, das weiter das Entfernen des Trägers (14) umfasst, nachdem der zweite Die auf dem ersten Die gestapelt wurde.A method according to any one of the preceding claims, further comprising removing the carrier ( 14 ) after the second die has been stacked on the first die. Verfahren zum Ausbilden einer Package-on-Package(PoP)-Vorrichtung, die Folgendes umfasst: vorläufiges Anbringen eines Substrats (16) auf einem Träger (14); Stapeln einer Mehrzahl von Dies (22, 26) über dem Substrat, wobei mindestens einer der Mehrzahl von Dies (22, 26) oder das Substrat eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger aufweist; Entfernen des Trägers, nachdem die Mehrzahl von Dies gestapelt wurde; und Ausführen eines Drucktemperns auf dem Substrat (16) mittels eines Drucktemperdeckels (20), bevor ein erster Die und ein zweiter Die der Mehrzahl von Dies gestapelt werden.A method of forming a package-on-package (PoP) device, comprising: preliminarily attaching a substrate ( 16 ) on a support ( 14 ); Stacking a plurality of dies ( 22 . 26 ) over the substrate, wherein at least one of the plurality of dies ( 22 . 26 ) or the substrate has a deviation of the thermal expansion coefficient from the carrier; Removing the carrier after the plurality of dies have been stacked; and performing a pressure-tempering on the substrate ( 16 ) by means of a pressure tempering lid ( 20 ) before a first die and a second die of the plurality of dies are stacked. Verfahren nach Anspruch 12, wobei das Substrat aus einem organischen Substrat, einem Keramiksubstrat, einem Siliziumsubstrat, einem Glassubstrat oder einem Laminatsubstrat ausgebildet ist.The method of claim 12, wherein the substrate is formed of an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate or a laminate substrate. Verfahren nach Anspruch 12 oder 13, das weiter das horizontale Verschieben eines der Dies gegenüber einem anderen der Dies umfasst, wenn die Dies gestapelt werden.The method of claim 12 or 13, further comprising horizontally displacing one of the dies relative to another of the dies when the dies are stacked. Verfahren nach einem der Ansprüche 12 bis 14, das weiter das Verteilen eines Füllmaterials (24) nur zwischen dem Substrat und einem ersten der Dies, der dem Substrat am nächsten liegt, umfasst, nachdem die Dies gestapelt wurden.A method according to any one of claims 12 to 14, further comprising distributing a filler material ( 24 ) only between the substrate and a first die, which is closest to the substrate, after the dies have been stacked. Verfahren nach einem der Ansprüche 12 bis 14, das weiter das Verteilen eines Füllmaterials (24) nur zwischen den Dies umfasst, nachdem die Dies gestapelt wurden.A method according to any one of claims 12 to 14, further comprising distributing a filler material ( 24 ) only between the dies after the dies have been stacked. Verfahren nach einem der Ansprüche 12 bis 16, das weiter das Ausbilden einer Formmasse (28) über freiliegenden Teilen des organischen Substrats und über den Dies umfasst.The method of any of claims 12 to 16, further comprising forming a molding compound ( 28 ) over exposed portions of the organic substrate and over the die. Verfahren zum Ausbilden einer Package-on-Package(PoP)-Vorrichtung, das Folgendes umfasst: vorläufiges Anbringen eines Substrats (16) auf einem Träger (14); Stapeln eines ersten Dies (22) auf dem Substrat (16), wobei mindestens der erste Die oder das Substrat eine Abweichung des Wärmeausdehnungskoeffizienten gegenüber dem Träger (14) aufweist; Stapeln eines zweiten Dies (26) auf dem ersten Die, wobei der zweite Die gegenüber dem ersten Die horizontal verschoben ist, so dass der zweite Die mit einem Überhang (34) vorgesehen wird; Verteilen eines Füllmaterials (24) zwischen dem ersten Die und dem Substrat und zwischen dem ersten Die und dem zweiten Die; und Ausführen eines Drucktemperns auf dem Substrat (16) mittels eines Drucktemperdeckels (20), bevor der erste und der zweite Die gestapelt werden.A method of forming a package-on-package (PoP) device, comprising: preliminarily attaching a substrate ( 16 ) on a support ( 14 ); Stacking a first dies ( 22 ) on the substrate ( 16 ), wherein at least the first die or the substrate a deviation of the thermal expansion coefficient from the carrier ( 14 ) having; Stacking a second dies ( 26 ) on the first die, the second die being shifted horizontally over the first die, leaving the second die with an overhang ( 34 ) is provided; Distributing a filling material ( 24 ) between the first die and the substrate and between the first die and the second die; and performing a pressure-tempering on the substrate ( 16 ) by means of a pressure tempering lid ( 20 ) before the first and second die are stacked. Verfahren nach Anspruch 18, das weiter das Ausbilden des Substrats aus einem organischen Substrat, einem Keramiksubstrat, einem Siliziumsubstrat, einem Glassubstrat oder einem Laminatsubstrat umfasst. The method of claim 18, further comprising forming the substrate from an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate or a laminate substrate.
DE102013104111.6A 2012-08-24 2013-04-24 A method of forming a package-on-package (PoP) device having a carrier discard control for three-dimensionally integrated circuit (3DIC) stacking Active DE102013104111B4 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261693083P 2012-08-24 2012-08-24
US61/693,083 2012-08-24
US13/779,554 US10153179B2 (en) 2012-08-24 2013-02-27 Carrier warpage control for three dimensional integrated circuit (3DIC) stacking
US13/779,554 2013-02-27

Publications (2)

Publication Number Publication Date
DE102013104111A1 DE102013104111A1 (en) 2014-02-27
DE102013104111B4 true DE102013104111B4 (en) 2018-03-15

Family

ID=50069689

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013104111.6A Active DE102013104111B4 (en) 2012-08-24 2013-04-24 A method of forming a package-on-package (PoP) device having a carrier discard control for three-dimensionally integrated circuit (3DIC) stacking

Country Status (1)

Country Link
DE (1) DE102013104111B4 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
WO2008129424A2 (en) 2007-04-23 2008-10-30 Cufer Asset Ltd. L.L.C. Ultra-thin stacked chios packaging
US20110287582A1 (en) 2010-05-18 2011-11-24 Elpida Memory, Inc. Method of forming a semiconductor device
US20120032340A1 (en) 2010-08-06 2012-02-09 Stats Chippac, Ltd. Semiconductor Die and Method of Forming FO-WLCSP Vertical Interconnect Using TSV and TMV
US20120181673A1 (en) 2009-08-21 2012-07-19 Stats Chippac, Ltd. Semiconductor Device and Method of Stacking Die on Leadframe Electrically Connected by Conductive Pillars

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
WO2008129424A2 (en) 2007-04-23 2008-10-30 Cufer Asset Ltd. L.L.C. Ultra-thin stacked chios packaging
US20120181673A1 (en) 2009-08-21 2012-07-19 Stats Chippac, Ltd. Semiconductor Device and Method of Stacking Die on Leadframe Electrically Connected by Conductive Pillars
US20110287582A1 (en) 2010-05-18 2011-11-24 Elpida Memory, Inc. Method of forming a semiconductor device
US20120032340A1 (en) 2010-08-06 2012-02-09 Stats Chippac, Ltd. Semiconductor Die and Method of Forming FO-WLCSP Vertical Interconnect Using TSV and TMV

Also Published As

Publication number Publication date
DE102013104111A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
DE102016101685B4 (en) PROCESS FOR PRODUCING AN INTEGRATED FAN-OUT PACKAGE
DE10013189B4 (en) Substrate for a power module
DE102016015805B3 (en) MULTI-STACK-PACKAGE-ON-PACKAGE STRUCTURES
DE102019109690A1 (en) Semiconductor structures and processes for their manufacture
DE112013007312B4 (en) FIRST HOUSED AND LATER ETCHED THREE-DIMENSIONAL FLIP-CHIP SYSTEM-IN-PACKAGE STRUCTURE AND PROCESS FOR THEIR PRODUCTION
DE102008017569B4 (en) Process for the preparation of an organic substrate with embedded active chips
DE102009044712B4 (en) Semiconductor device
US20180337065A1 (en) Carrier warpage control for three dimensional integrated circuit (3dic) stacking
DE10049288B4 (en) Electronic components and a film tape for packaging bond wire connections of electronic components and their manufacturing processes
DE102013104721A1 (en) System and method for improved low pitch connection
DE102013104487B4 (en) Process for manufacturing a chip package
DE102007007142B4 (en) Benefits, semiconductor device and method for their production
DE102009011975B4 (en) Semiconductor arrangement with a position-stable covered element
DE102007037543A1 (en) An integrated circuit package having a heat dissipation unit and method of making the same
DE102009051342A1 (en) Microelectronic package and method for placement in a package
DE102010036678A1 (en) Multichip module and method for its production
DE112007000832T5 (en) Thin wafer packages and metal substrates using semiconductor die packages
DE102008032510A1 (en) System in a housing and method of its manufacture
EP1649412B1 (en) Chip card, chip card module and method for the production of a chip card module
DE102016100280A1 (en) SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR THEIR EDUCATION
DE102016100523B4 (en) Multi-stack package on package structures
WO2005086224A1 (en) Semi-conductor component comprising a thin semi-conductor chip and a firm wiring substrate, and method for the production and re-processing of thin semi-conductor chips
DE102012100231B4 (en) Semiconductor chip
DE102005015036B4 (en) Method for mounting a chip on a substrate
DE102009050743A1 (en) Semiconductor device and manufacturing method

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final