DE102012202846A1

DE102012202846A1 - Integrierte sensorstruktur

Info

Publication number: DE102012202846A1
Application number: DE102012202846A
Authority: DE
Inventors: Prof.Dr. Vogt Holger; Andreas Goehlich; Andreas Jupe
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 2012-02-24
Filing date: 2012-02-24
Publication date: 2013-08-29
Also published as: US20130228880A1; US9337177B2

Abstract

Ausführungsbeispiele der vorliegenden Erfindung schaffen ein Verfahren zur Herstellung einer integrierte Sensorstruktur. In einem Schritt wird ein Halbleitersubstrat mit einer integrierten Ausleseelektronik und einer Metallisierungsstruktur bereitgestellt, wobei die Metallisierungsstruktur Wolfram umfasst und an einer Oberfläche des Halbleitersubstrats freiliegt. In einem weiteren Schritt wird eine Sensorschicht auf die Oberfläche des Halbleitersubstrats abgeschieden, wobei das Halbleitersubstrat mit der integrierten Ausleseelektronik und der Metallisierungsstruktur beim Abscheiden der Sensorschicht einer Temperatur ausgesetzt wird, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik verwendeten Temperatur liegt, derart, dass die Sensorschicht über die Metallisierungsstruktur mit der integrierten Ausleseelektronik verbunden ist.

Description

Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein Verfahren zur Herstellung einer integrierten Sensorstruktur. Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf eine integrierte Sensorstruktur. Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein Verfahren zur Herstellung einer CMOS integrierten Sensorstruktur und auf eine CMOS integrierte Sensorstruktur.
Aus der Literatur [Ke Wang, Harvey A. Fishman, Hongjie Dai and James S. Harrist, „Neural Stimulation with a Carbon Nanotube Microelectrode Array" Nano Letters 2006 6 (9), 2043–2048] ist bekannt, dass durch die Abscheidung von CNT (CNT = Carbon Nano Tubes, dt. Kohlenstoffnanoröhren) als Funktionalschicht auf Elektrodenstrukturen eine Verbesserung der Ladungstransferkapazität und eine Verbesserung des Zellwachstums auf die Elektroden erreicht werden kann.
Bei einer direkten Abscheidung von CNT auf die auf einem CMOS-Substrat (CMOS = Complementary Metal Oxide Semiconductor, dt. Komplementärer Metall-Oxid-Halbleiter) befindlichen Elektroden ergibt sich hierbei die Schwierigkeit, dass aufgrund der erforderlichen vergleichsweise hohen Abscheidetemperatur der Funktionalschicht (z. B. CNT) von etwa 700°C mit üblichen CVD-Methoden (CVD = Chemical Vapor Deposition, dt. chemische Gasphasenabscheidung) „normale” CMOS-Substrate irreparabel geschädigt werden. Der Einfluss des zusätzlichen Temperaturbudgets der Funktionalschichtabscheidung verursacht im Allgemeinen nicht-tolerable Parameterverschiebungen der Bauelemente (z. B. der Transistoren) und Schädigungen z. B. der Metallisierung (insbesondere bei der häufig in der CMOS-Technologie verwendeten Aluminium-Metallisierung mit einem vergleichsweise niedrigen Schmelzpunkt) und Kontakte z. B. durch den „Spiking-Effekt” infolge des Versagens der Barriereschichten (z. B. durch Rissbildung).
Daher besteht eine weit verbreitete und auch mehrfach publizierte Auffassung [Wang, X; Zhang, Y; Haque, M. S.; Teo, K. B. K.; Mann, M; Unalan, H. E.; Warburton, P. A.; Udrea, F; Milne, W. I.;, „Deposition of Carbon Nanotubes an CMOS," Nanotechnology, IEEE Transactions on, vol. PP, no. 99, pp. 1,0 doi: 10.1109/TNANO.2009.2038787], dass es nicht möglich ist, Funktional- oder Sensorschichten wie CNT mit einem Hochtemperatur-CVD-Verfahren direkt auf eine CMOS-Struktur nach Fertigstellung der Metallisierung des CMOS-Substrats zu applizieren.
Als Stand der Technik ist daher bekannt, entweder auf alternative Abscheidungsmethoden der CNT auszuweichen, wie z. B. die Niedertemperatur „hot filament”-Abscheidung (dt. heiße Filament) [Wang, X; Zhang, Y; Haque, M. S.; Teo, K. B. K.; Mann, M; Unalan, H. E.; Warburton, P. A.; Udrea, F; Milne, W. I.;, „Deposition of Carbon Nanotubes an CMOS," Nanotechnology, IEEE Transactions on, vol. PP, no. 99, pp.1,0 doi: 10.1109/TNANO.2009.2038787] oder auch auf spezielle Niedertemperatur CVD-Abscheidungen [S. Hofmann, C. Ducati, J. Robertson, and B. Kleinsorge, „Lowtemperature growth of carbon nanotubes by plasma-enhanced chemical vapor deposition", Appl. Phys. Lett. 83, 135 (2003), doi: 10.1063/1.1589187]. Weiterhin wird auf „kalte” Depositionsmethoden wie das Tauch-Beschichten (engl. „dip coating”) von Suspension auf eine CMOS-Struktur oder die Dielektrophorese zum „kalten” Ausrichten der CNT zwischen Elektroden zugegriffen [Sung Min Seo; Jun Ho Cheon; Seok Hyang Kim; Tae June Kang; Jung Woo Ko; In-Young Chung; Yong Hyup Kim; Young June Park;, „Carbon Nanotube-Based CMOS Gas Sensor IC: Monolithic Integration of Pd Decorated Carbon Nanotube Network an a CMOS Chip and Ist Hydrogen Sensing, "Electron Devices, IEEE Transactions on, vol. 58, no. 10, pp. 3604–3608, Oct. 2011 doi: 10.1109/TED.2011.2164249]. Ein anderer Ansatz nutzt spezielle Heizstrukturen, die in das CMOS-Bauelement integriert werden und welche ein lokales Hochheizen der Elektroden erlauben, ohne dass es zu einer Schädigung der umliegenden CMOS-Transistoren kommt. Ein Beispiel einer solchen CMOS-Struktur mit einem integrierten Mikroheizer ist z. B. in der Publikation von [Sumita Santra, Syed Z Ali, Prasanta K Guha, Guofang Zhong, John Robertson, James A Covington, William I Milne, Julian W Gardner and Florin Udrea, „Post-CMOS wafer level growth of carbon nanotubes for low-cost microsensors – a proof of concept", 2010 Nanotechnology 21 485301 doi: 10.1088/0957-4484/21/48/485301] beschrieben.
Die oben genannten Methoden haben den Nachteil von Einbußen bei der Qualität der Schichten oder bei den erreichbaren Abscheidungsgeschwindigkeiten der Schichten oder von einem vergleichsweise großen apparativen Aufwand für die Niedertemperatur-Abscheidung.
Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein Konzept zur Abscheidung von Sensorschichten zu schaffen, welches die oben genannten Nachteile vermeidet.
Diese Aufgabe wird durch ein Verfahren zur Herstellung einer integrierten Sensorstruktur gemäß Anspruch 1 und einer integrierte Sensorstruktur gemäß Anspruch 19 gelöst.
Ausführungsbeispiele der vorliegenden Erfindung schaffen ein Verfahren zur Herstellung einer integrierte Sensorstruktur. In einem Schritt wird ein Halbleitersubstrat mit einer integrierten Ausleseelektronik und einer Metallisierungsstruktur bereitgestellt, wobei die Metallisierungsstruktur Wolfram umfasst und an einer Oberfläche des Halbleitersubstrats freiliegt. In einem weiteren Schritt wird eine Sensorschicht auf die Oberfläche des Halbleitersubstrats abgeschieden, wobei das Halbleitersubstrat (202) mit der integrierten Ausleseelektronik (206) und der Metallisierungsstruktur (208) beim Abscheiden der Sensorschicht einer Temperatur ausgesetzt wird, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik verwendeten limitierenden Temperatur liegt, derart, dass die Sensorschicht über die Metallisierungsstruktur mit der integrierten Ausleseelektronik verbunden ist.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass ein Halbleitersubstrat mit einer Wolfram-Metallisierungsstruktur (z. B. Leiterbahnen, Kontakte und/oder Vias die Wolfram aufweisen oder aus Wolfram bestehen) eine Abscheidung einer Sensorstruktur auf die Oberfläche des Halbleitersubstrats bei einer Temperatur ermöglicht, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik verwendeten limitierenden Temperatur liegt. Beispielsweise liegt im Falle eines CMOS-Halbleitersubstrats die maximale bei der Erzeugung der CMOS-Ausleseelektronik verwendete bzw. zulässige Temperatur bei ca. 400°C bis 450°C, während das erfindungsgemäße Konzept eine Abscheidung einer Sensorschicht auf die Oberfläche des CMOS-Halbleitersubstrats bei einer Temperatur von 500°C bis 750°C ermöglicht, ohne die CMOS-Ausleseelektronik wesentlich zu beeinträchtigen bzw. zu schädigen. Die übliche maximale verwendete limitierende Temperatur bei der Herstellung des CMOS-Substrates ist z. B. durch die abschließende Formiergastemperung gegeben und liegt bei ca. 400°C bis 450°C.
Ausführungsbeispiele der vorliegenden Erfindung werden bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Flussdiagramm eines Verfahrens zur Herstellung einer integrierten Sensorstruktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 einen Schichtaufbau einer integrierten Sensorstruktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
3 einen Querschnitt der integrierten Sensorstruktur nach dem Schritt des Bereitstellens des CMOS-Halbleitersubstrats gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
4 einen Querschnitt der integrierten Sensorstruktur nach einem Schritt des Aufbringens einer Starterschicht auf Elektroden des CMOS-Halbleitersubstrats gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 einen Querschnitt der integrierten Sensorstruktur nach dem Schritt des Abscheidens der Sensorschicht auf die Oberfläche des CMOS-Halbleitersubstrats gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
6a in einem Diagramm die Schwellspannungen von vier NMOS-Transistoren einer Bulk-Technologie mit Wolfram-Metallisierung vor und nach einer eine Hochtemperaturabscheidung einer Sensorschicht auf die Oberfläche des Bulk-CMOS-Substrats mit Wolfram-Metallisierung simulierenden Temperung; und
6b in einem Diagramm die Schwellspannungen von vier PMOS-Transistoren einer Bulk-Technologie mit Wolfram-Metallisierung vor und nach einer eine Hochtemperaturabscheidung der Sensorschicht auf die Oberfläche des Bulk-CMOS-Substrats mit Wolfram-Metallisierung simulierenden Temperung.
In der nachfolgenden Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung werden in den Figuren gleiche oder gleichwirkende Elemente mit den gleichen Bezugszeichen versehen, so dass deren Beschreibung in den unterschiedlichen Ausführungsbeispielen untereinander austauschbar ist.
1 zeigt ein Flussdiagramm eines Verfahrens 100 zur Herstellung einer integrierten Sensorstruktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In einem Schritt 102 wird ein Halbleitersubstrat mit einer integrierten Ausleseelektronik und einer Metallisierungsstruktur bereitgestellt, wobei die Metallisierungsstruktur Wolfram umfasst bzw. im Wesentlichen aus Wolfram besteht und an einer Oberfläche des Halbleitersubstrats freiliegt. In einem weiteren Schritt 104 wird eine Sensorschicht auf die Oberfläche des Halbleitersubstrats abgeschieden, wobei das Halbleitersubstrat (202) mit der integrierten Ausleseelektronik (206) und der Metallisierungsstruktur (208) beim Abscheiden der Sensorschicht einer Temperatur ausgesetzt wird, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik verwendeten limitierenden Temperatur liegt, derart, dass die Sensorschicht über die Metallisierungsstruktur mit der integrierten Ausleseelektronik verbunden ist.
Bei Ausführungsbeispielen wird durch die Bereitstellung eines Halbleitersubstrats mit einer Wolfram-Metallisierungsstruktur (z. B. Leiterbahnen, Kontakte und/oder Vias die Wolfram aufweisen oder aus Wolfram bestehen) eine Abscheidung einer Sensorstruktur auf die Oberfläche des Halbleitersubstrats bei einer Temperatur ermöglicht, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik verwendeten limitierenden Temperatur liegt, ohne die Ausleseelektronik wesentlich zu beeinträchtigen bzw. zu schädigen.
Beispielsweise liegt die maximal zulässige bzw. verwendete Temperatur bei der Erzeugung einer CMOS-Ausleseelektronik (z. B. ein CMOS-Transistor) eines CMOS-Halbleitersubstrats bei ca. 450°C. Herkömmlicherweise würde eine Abscheidung einer Sensorschicht auf die Oberfläche des Halbleitersubstrats bei einer Temperatur, die oberhalb der 450°C liegt, zu einer Beeinträchtigung bzw. Schädigung der CMOS-Ausleseelektronik führen. Im Gegensatz dazu ermöglicht das erfindungsgemäße Verfahren eine Abscheidung einer Sensorschicht auf die Oberfläche des Halbleitersubstrats bei einer Temperatur von 500°C bis 750°C oder von 450°C bis 900°C (z. B. bei einer Temperatur von 450°C, 500°C, 550°C, 600°C, 650°C, 700°C, 750°C, 800°C, 850°C oder 900°C), ohne die CMOS-Ausleseelektronik wesentlich zu beeinträchtigen bzw. zu schädigen.
2 zeigt einen Schichtaufbau einer integrierten Sensorstruktur 200 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die integrierte Sensorstruktur 200 weist ein Halbleitersubstrat 202 und eine Sensorschicht 204 auf. Das Halbleitersubstrat 202 weist eine integrierte Ausleseelektronik 206 und eine Metallisierungsstruktur 208 auf, wobei die Metallisierungsstruktur 208 Wolfram umfasst und an einer Oberfläche 210 des Halbleitersubstrats 202 freiliegt. Die Sensorschicht 204 ist auf die Oberfläche 210 des Halbleitersubstrats 202 bei einer Temperatur, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik 206 verwendeten Temperatur liegt, derart abgeschieden, dass die Sensorschicht 204 über die Metallisierungsstruktur 208 mit der integrierten Ausleseelektronik 206 verbunden ist.
Bei Ausführungsbeispielen kann die Metallisierungsstruktur 208 einen Kontakt 212, eine Leiterbahn 214, eine Via 216 und eine obere Metallisierungslage 218 aufweisen. Bei Ausführungsbeispielen kann die oberste Metallisierungslage 218 über eine Via mit einer Elektrode, wie z. B. eine Titan/Titan-Nitrid-Elektrode 220, verbunden sein (siehe z. B. 3).
Alternativ kann die obere Metallisierungslage 218 direkt als Metallisierungsanschluss zum elektrischen Anschließen der Sensorschicht 204 genutzt werden.
Ferner kann der Kontakt 212 ein Anschlussgebiet der integrierten Ausleseelektronik 206 mit der Leiterbahn 214 elektrisch kontaktieren, während die Via 216 die Leiterbahn 214 mit der oberen Metallisierungslage 218 elektrisch kontaktieren kann, so dass die Sensorschicht 204 über die Metallisierungsstruktur 208 mit der integrierten Ausleseelektronik 206 verbunden ist. Der Kontakt 212, die Leiterbahn 214, die Via 216 und/oder die obere Metallisierungslage 218 können Wolfram aufweisen und/oder aus Wolfram bestehen.
Zur Herstellung der in 2 gezeigten integrierten Sensorstruktur kann das erfindungsgemäße Verfahren 100 zur Herstellung einer integrierten Sensorstruktur genutzt werden. Dabei wird in einem Schritt 102 das Halbleitersubstrat 202 mit der integrierten Ausleseelektronik 206 und der Metallisierungsstruktur 208 bereitgestellt, wobei die Metallisierungsstruktur 208 Wolfram umfasst und an der Oberfläche 210 des Halbleitersubstrats 202 freiliegt. In einem weiteren Schritt 104 wird die Sensorschicht 204 auf die Oberfläche 210 des Halbleitersubstrats 202 bei einer Temperatur, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik 206 verwendeten limitierenden Temperatur liegt, derart abgeschieden, dass die Sensorschicht 204 über die Metallisierungsstruktur 208 mit der integrierten Ausleseelektronik 206 verbunden ist.
Bei Ausführungsbeispielen kann der Schritt 104 des Abscheidens der Sensorschicht 204 chemisches Gasphasenabscheiden (CVD) umfassen. Ferner kann der Schritt 104 des Abscheidens der Sensorschicht 204 Aufwachsen von Kohlenstoffnanoröhren (CNT), Blei-Zirkonat-Titanat (engl.: Plombium Zirconate Titanate, PZT) oder Polysilizium umfassen.
Beispielsweise können durch einen CVD-Hochtemperaturschritt (z. B. bei einer Temperatur von 500°C bis 750°C über 10, 20 oder 30 Minuten) Kohlenstoffnanoröhren auf die Oberfläche 210 des Halbleitersubstrats 202 aufgewachsen werden, um z. B. einen Wasserstoff-Gassensor zu realisieren. Ferner kann durch Abscheiden von Blei-Zirkonat-Titanat (BZT) und anschließendes Aufheizen bzw. Ausheilen (engl.: annealing) ein Piezoaktor und/oder Piezosensor realisiert werden. Des Weiteren kann durch eine Abscheidung von Polysilizium bei einer Temperatur von typisch 620°C (oder bei einer Temperatur von 500°C bis 750°C) eine freitragende Membranstruktur hergestellt und somit z. B. ein Drucksensor realisiert werden.
Ferner kann das erfindungsgemäße Verfahren 100 zur Herstellung einer integrierten Sensorstruktur 200 genutzt werden, um ein Halbleitersubstrat 202 (z. B. CMOS-Halbleitersubstrat) mit einer hochschmelzenden Wolfram-Metallisierung 208 bereitzustellen. Auf dieses Substrat 202 kann die Sensorschicht 204 bei einer vergleichsweise hohen Abscheidetemperatur im Bereich von typisch 500°C bis 750°C ganzflächig (im Gegensatz zur lokalen Aufheizung im Stand der Technik) direkt abgeschieden und falls erforderlich in einem weiteren Schritt strukturiert werden.
Im Folgenden werden Ausführungsbeispiele des Verfahrens 100 zur Herstellung einer integrierten Sensorstruktur 200 anhand der 3 bis 5 näher beschrieben. Dabei wird beispielsweise davon ausgegangen, dass das Halbleitersubstrat 202 ein CMOS-Halbleitersubstrat 202 (z. B. ein Wafersubstrat mit Implantationen und/oder Schichten) ist, und die Ausleseelektronik 206 eine CMOS-Ausleseelektronik 206 (z. B. symbolisiert durch ein CMOS-Transistor). Der in 3 gezeigte Schichtenaufbau dient dabei zur Veranschaulichung des Schritts 102 des Bereitstellens des Halbleitersubstrats 202, während die 4 und 5 den Schritt 104 des Abscheidens der Sensorschicht 204 auf die Oberfläche des Halbleitersubstrats 204 verdeutlichen. Selbstverständlich ist die nachfolgende Beschreibung auch auf andere Halbleitersubstrate 202 mit anderen Ausleseelektroniken 206, wie z. B. ein BiCMOS-Halbleitersubstrat mit einem BiCMOS-Transistor (BiCMOS = Kombination eines Bipolar- und CMOS-Transistors) oder SOI-Halbleitersubstrat mit einem SOI-CMOS-Transistor (SOI = silicon an insulator, dt. Silizium auf einem Isolator) anwendbar.
3 zeigt einen Querschnitt der integrierten Sensorstruktur 200 nach dem Schritt 102 des Bereitstellens des CMOS-Halbleitersubstrats 202 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Bei Ausführungsbeispielen kann der Schritt 102 des Bereitstellens des Halbleitersubstrats 202 (z. B. CMOS-Halbleitersubstrat 202) mit der Metallisierungsstruktur 208 die Schritte Herstellen von Kontakten 212 und Herstellen von Leiterbahnen 214, die Wolfram aufweisen, umfassen, wobei die Kontakte 212 Anschlussgebiete der integrierten Ausleseelektronik 206 (z. B. Anschlussgebiete des CMOS-Transistors 206 oder auch Bereiche im Si-Substrat) mit den Leiterbahnen 214 elektrisch kontaktieren. Bei manchen Ausführungsbeispielen können die Leiterbahnen 214 ausschließlich Wolfram aufweisen. Bei manchen Ausführungsbeispielen können die Leiterbahnen 214 weder Kupfer noch Aluminium aufweisen.
Bei Ausführungsbeispielen kann der Schritt 102 des Bereitstellens des Halbleitersubstrats 202 die Schritte Herstellen einer Passivierung 219 mit Via-Öffnungen auf der Oberfläche 210 des Halbleitersubstrats 202, und Herstellen von Vias 216, die Wolfram umfassen, in den Via-Öffnungen der Passivierung 219 umfassen, so dass die Vias 216 mit der Metallisierungsstruktur 208 verbunden sind. In diesem Fall kann die Sensorschicht 204 auf einer Oberfläche 221 der Passivierung 219 abgeschieden werden, so dass die Sensorschicht 204 über die Vias 216 und die Metallisierungsstruktur 208 mit der integrierten Ausleseelektronik 206 (z. B. CMOS-Transistor) verbunden ist.
Die Vias 216 können dabei Wolframstöpsel 216 sein. Ferner kann die Herstellung der Passivierung 219 chemisch-mechanisches Polieren (CMP) umfassen, so dass eine im Wesentlichen glatte Sensor-Oberfläche entsteht. Es kann im übrigen auch vorteilhaft sein, dass die Bondpads mit Hilfe von Rückseitendurchkontaktierung (engl.: Through-Silicon-Vias, TSV) auf die Rückseite verlegt werden, so dass die Sensorseite nicht durch Bonddrähte gestört wird.
Bei Ausführungsbeispielen kann der Schritt 102 des Bereitstellens des Halbleitersubstrats 202 ferner einen Schritt des Herstellens von Elektroden 220 auf der Oberfläche 221 der Passivierung 219 umfassen. In diesem Fall kann die Sensorschicht 204 auf die Elektroden 220 abgeschieden werden, so dass die Sensorschicht 204 über die Elektroden 220, Vias 216 und Metallisierungsstruktur 208 mit der integrierten Ausleseelektronik 206 verbunden ist.
Der Schritt des Herstellens der Elektroden 220 kann dabei die Schritte Aufsputtern, Tempern oder Abscheiden (z. B. ALD = Atomic Layer Deposition, dt. Atomlagenabscheiden) einer Titan-Saatschicht auf die Oberfläche 221 der Passivierung und Aufsputtern, Tempern oder Abscheiden (z. B. ALD) einer Titan-Nitrid-Schicht auf die Titan-Saat-Schicht umfassen.
Beispielsweise kann die Passivierung 219 des Halbleitersubstrats 202 (z. B. CMOS-Halbleitersubstrat 202) eine im Wesentlichen glatte Oberfläche 221 aufweisen, auf der die Sensor-Elektroden 220 als eine Dünnfilmschicht aufgebracht werden können. Für das Elektrodenmaterial kann ein gesputterter oder durch ein ALD-Verfahren (ALD = Atomic Layer Deposition) aufgebrachter Titan-Nitrid-Film in (mit Dicken im Bereich von 10 nm bis 200 nm, von 5 nm bis 500 nm oder von 1 nm bis 1000 nm) verwendet werden. Unter dem Titan-Nitrid-Film kann eine dünne Saatschicht (mit typisch 15 nm (oder 5 nm, 10 nm, 20 nm, 25 nm, 30 nm oder 35 nm) dickem Titan) aufgesputtert werden. Die Vias 216, die die Sensorelektroden 220 mit der obersten Wolfram-Metallisierungslage (Metallisierungsanschluss) 218 verbinden, können als sogenannte „Wolframstöpsel” ausgebildet sein, d. h. die Via-Öffnungen in der Passivierungsschicht 219 können mit einer Wolfram-Schicht aufgefüllt werden. Die Wolfram-Schicht kann dann mit einem CMP-Verfahren (CMP = Chemical Mechanical Polishing, dt. chemisch-mechanisches Polieren) bis auf die Passivierungsschicht herunterpoliert werden bis nur die gefüllten Stöpsel 216 übrigbleiben.
Beispielsweise kann das Substrat 202 eine im Wesentlichen glatte Passivierungsoberfläche 221 aufweisen, die mit Hilfe der CMP-Methode (CMP = Chemical Mechanical Polishing, dt. Chemisch-mechanisches Polieren) erzeugt werden kann. Die Passivierungsschicht 219 kann aus einer Nitrid und/oder Oxidschicht bestehen. Die Metallisierung 208 kann durch ein oder mehrere Wolfram-Metalllagen 214 und 218 erzeugt werden. Die elektrischen Verbindungen zwischen den Metalllagen bzw. zwischen der untersten Metalllage und dem Substrat (Vias bzw. Kontakte) können durch Wolfram-Plugs (Wolframstöpsel) mit Hilfe von Wolfram-CMP erzeugt werden und können auch mehrere Metalllagen umfassen. Es ist auch möglich, dass nur die oberste Metalllage 218 planarisiert ist. Für die Abscheidung der Wolfram-Schicht kann ein PECVD-Verfahren (PECVD = Plasma Enhance Chemical Vapor Position, dt. Plasmaunterstütztes chemische Gasphasenabscheidung) genutzt werden. Auf der Oberfläche 221 der Passivierung 219 über den Wolframstöpseln 216 können die Dünnfilm-Elektroden 220 abgeschieden werden. Die Elektroden 220 können eine dünne aufgesputterte Titan/Titannitrid-Schicht aufweisen oder aus einer dünnen aufgesputterten Titan/Titannitrid-Schicht bestehen.
4 zeigt einen Querschnitt der integrierten Sensorstruktur 200 nach einem Schritt des Aufbringens einer Starterschicht 222 auf Elektroden 220 des CMOS-Halbleitersubstrats 202 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das in 4 gezeigte Halbleitersubstrat 202 entspricht im Wesentlichen dem in 3 gezeigten CMOS-Halbleitersubstrat 202, wobei auf die Elektroden 220 eine Starterschicht 222 (z. B. mit einer Lift-Off-Phototechnik) aufgebracht ist.
Bei Ausführungsbeispielen kann der Schritt 104 des Abscheidens der Sensorschicht 204 ferner einen Schritt des Aufbringens einer Starterschicht 222 auf die Elektroden 220 umfassen, wobei die Sensorschicht 204 auf die Starterschicht 222 abgeschieden wird.
Die Starterschicht kann z. B. mittels einer Lift-Off-Phototechnik (Musterübertragungstechnik mit Fotolack) auf die Elektroden aufgebracht werden. Bei der Lift-Off-Phototechnik bzw. Musterübertragungstechnik wird eine Opferschicht, die zum Schutz des darunterliegenden Materials angebracht wird, zur Herstellung einer dünnen strukturierten Schicht auf einer Oberfläche genutzt.
5 zeigt einen Querschnitt der integrierten Sensorstruktur 200 nach dem Schritt 104 des Abscheidens oder Aufwachsens der Sensorschicht 204 auf die Oberfläche des CMOS-Halbleitersubstrats 202 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Opferschicht (i. A. Fotolack) ist vor dem Abscheiden oder Aufachsen der Sensorschicht wieder entfernt worden. Die in 5 gezeigte integrierte Sensorstruktur 200 weist im Wesentlichen das in 4 gezeigten CMOS-Halbleitersubstrat 202 mit der auf die Oberfläche des CMOS-Halbleitersubstrats 202 aufgebrachten Starterschicht 220 sowie eine auf der Starterschicht 222 abgeschiedenen Sensorschicht 204 auf z. B. CNT.
Bei Ausführungsbeispielen kann der Schritt 104 des Abscheidens der Sensorschicht 204 chemisches Gasphasenabscheiden umfassen. Ferner kann der Schritt 104 des Abscheidens der Sensorschicht Aufwachsen von Kohlenstoffnanoröhren, Blei-Zirkonat-Titanat oder Polysilizium umfassen.
Die Integration der Sensorschicht 204 wird im Folgenden am Beispiel des Aufwachsens von CNTs auf das Halbleitersubstrat 202 (z. B. CMOS-Halbleitersubstrat) beschrieben. Für das Aufwachsen der CNTs kann eine Nanopartikelstarterschicht, z. B. aus Eisennanopartikeln, auf die Elektroden 220 aufgebracht werden (siehe 4). Dies kann mit einer sogenannten „Lift-Off”-Phototechnik ausgeführt werden, d. h. es wird eine Phototechnik auf die Elektroden aufgebracht, die über den Elektroden 220 geöffnet wird. Daraufhin kann die Nanopartikelschicht aufgebracht werden, z. B. durch Ionen- oder Laser-Sputtern. Nach Entfernen der Phototechnik bleibt die Starterschicht nur auf den Elektroden 220 übrig. Auf dieses Substrat 202 kann die CNT-Schicht 204 mit einem CVD-Hochtemperaturschritt direkt abgeschieden werden. Dabei wachsen die CNT nur auf Flächen auf, die mit der Strukturschicht bedeckt sind (siehe 5).
Wie in den 3 bis 5 zu erkennen ist, kann das Halbleitersubstrat ein CMOS-Halbleiertsubstrat 202 sein, das als Bulk-Technologie ausgebildet ist. Wie durchgeführte Versuchsreihen gezeigt haben, ist dabei eine CMOS-Technologie, die als eine sogenannte Bulk-Technologie ausgebildet ist (im Unterschied zu einer SOI-Technologie mit einem SOI-Substrat (SOI = Silicon an Insulator, Silizium auf einem Isolator) besonders gut als CMOS-Substrat 202 geeignet. Herkömmlicherweise ist die Kombination einer Bulk-Technologie mit Wolfram-Metallisierung unüblich.
In verschiedenen Versuchsreihen wurde der Einfluss eines zusätzlichen Temperaturbudgets (30 Minuten mit 700°C) auf die Schwelle der Transistoren (n-Kanal und p-Kanal), auf die Metallisierung 208 (d. h. Vias, Kontakte und Schichtwiderstände) verschiedener CMOS-Technologien untersucht (SOI-Technologie mit Wolfram-Metallisierung, Bulk-Technologie mit Wolfram-Metallisierung, Bulk-Technologie mit einer Aluminium-Metallisierung).
6a zeigt in einem Diagramm die Schwellspannungen U_th von NMOS-Transistoren 206 von vier verschiedenen Teststrukturen vor (25°C) und nach einer eine Hochtemperaturabscheidung (700°C) der Sensorschicht 204 simulierenden Temperung auf die Oberfläche des Bulk-CMOS-Substrats mit Wolfram-Metallisierung (W = 20 μm, L = 0,8 μm). Die Ordinate beschreibt dabei die Schwellspannung in Volt und die Abszisse zeigt die NMOS-Transistoren der vier Teststrukturen (DIE1 bis DIE4).
6b zeigt in einem Diagramm die Schwellspannungen U_th von PMOS-Transistoren 206 von vier verschiedenen Teststrukturen vor (25°C) und nach einer eine Hochtemperaturabscheidung (700°C) der Sensorschicht 204 simulierenden Temperung auf die Oberfläche des Bulk-CMOS-Substrats mit Wolfram-Metallisierung (W = 20 μm, L = 0,8 μm). Die Ordinate beschreibt dabei die Schwellspannung in Volt und die Abszisse zeigt die PMOS-Transistoren der vier verschiedenen integrierten Sensorstrukturen (DIE1 bis DIE4).
Bei den vergleichenden Untersuchungen hat sich die Kombination einer konventionellen 0,8 μm Bulk-Technologie mit LOCOS-Isolation (LOCOS = Local Oxidation of Silicon, dt. lokale Oxidation von Silicium), die jedoch anstatt der üblichen Aluminium-Metallisierung mit einer Wolfram-Metallisierung prozessiert wurde, als besonders erfolgversprechend herausgestellt, da die Parameterverschiebungen der Schwellspannungen der Transistoren nach der Zusatztemperung (30 Minuten bei 700°C) in einem akzeptablen Bereich (ΔV < 250 mV) lag (wogegen z. B. bei der SOI-Technologie mit Wolfram-Metallisierung Parameterverschiebungen von bis zu 2 V gemessen wurden, siehe 6). Die Wolfram-Metallisierung wurde bei diesem Versuch mit einem CVD-Verfahren direkt in die Kontaktlöcher abgeschieden. Unter der Metallisierung liegt eine Titan/Titan-Nitrid-Haftschicht. Die Kontakt- und Schichtwiderstände waren nach den Zusatztemperung ebenfalls nur geringfügig verschoben und voll funktional. Die vergleichsweise geringfügigen Verschiebungen der Schwellspannungen der Transistoren können, falls erforderlich, durch einen (geringfügige) Vorhalt der Implantationsdosis für die Schwellspannungen im Basis-Prozess des CMOS-Substrats angepasst werden, ohne dass der übrige Prozess dadurch gestört wird.
In anderen Worten 6a und 6b zeigen beispielhaft das Ergebnis eines Temperversuches. Dargestellt sind die Werte der Schwellspannung vor und nach einer Zusatztemperung. Die rechteckigen Markierungen beschreiben die Werte der Transistorschwellen (der Digitaltransistoren) vor der Temperung, und die runden Markierungen die Werte der Transistorschwellen nach einer 30-minütigen Temperung bei 700°C. Die Verschiebung bei den PMOS-Transistoren beträgt ca. 100 mV, bei den NMOS-Transistoren ca. 200 mV.
Ausführungsbeispiele der vorliegenden Erfindung schaffen ein Verfahren zur Herstellung einer CMOS-integrierten Sensorstruktur 200 und eine CMOS-integrierte Sensorstruktur 200. Die Sensorstruktur 200 umfasst neben biologischen, chemischen und physikalischen Sensoren auch ansteuerbare Elektrodenstrukturen, z. B. zur Stimulation von Nervenzellen oder zur Aufnahme von Signalen von Nervenzellen.
Ausführungsbeispiele der vorliegenden Erfindung ermöglichen eine „direkte” Abscheidung einer Sensorschicht 204, die ein hohes Temperaturbudget (≤ 750°C) erfordert, auf ein CMOS-Substrat 202 bzw. ein mit Elektrodenstrukturen vorbereitetes CMOS-Substrat 202, das die Ausleseelektronik 206 bereits enthält. Selbstverständlich kann die im Substrat 202 befindliche Ausleseelektronik 206 anstatt mit der CMOS-Technologie auch durch eine andere Technologie wie Bipolar oder BiCMOS realisiert sein. Ein konkretes Beispiel für eine Sensoranwendung ist die Integration von Kohlenstoffnanoröhren auf ein CMOS-Substrat 202 zur Realisierung z. B. eines Wasserstoff-Gas-Sensors. Dazu können die Koklenstoff-Nanoröhren auf Elektrodenstrukturen 220 aufgewachsen werden, die z. B. mit einem Gate eines Auslesetransistors 206 verbunden sind und den Drain-Strom eines Auslesetransistors 206 modulieren. Ein weiteres Beispiel einer CMOS-integrierten Sensorstruktur betrifft die Realisierung von intelligenten Elektrodenstrukturen zum Beispiel zur Stimulation von Nervenzellen oder zur Aufnahme von Signalen von Nervenzellen. Solche Elektrodenstrukturen sind typischerweise als Multielektroden-Arrays (MEA) ausgestaltet.
Ausführungsbeispiele der vorliegenden Erfindung ermöglichen somit eine einfache und kosteneffektive Art der Post-CMOS-Integration von Funktional- oder Sensorschichten mit einem hohen Temperaturbudget, wie z. B. von CNT-Schichten.
Weitere Ausführungsbeispiele der vorliegenden Erfindung schaffen eine Sensorstruktur 200 mit einem Sensorfilm 204 oder einer Funktionalschicht 204, die bei einer Temperatur im Bereich von 500°C bis 750°C direkt auf ein eine Wolfram-Metallisierung enthaltenes CMOS-Substrat 202 abgeschieden wird.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein CMOS-Substrat, das in einer Bulk-Technologie hergestellt ist.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein CMOS-Substrat 202 mit einer planarisierten Oberfläche, die vorzugsweise durch eine CNT-Methode planarisiert ist.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein CMOS-Substrat 200 mit planaren Elektroden aus z. B. Titan-Nitrid.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf eine Sensor- oder Elektrodenstruktur 200 mit planarer Oberfläche und aufgewachsenen CNT als Funktionalschicht 204.
Weitere Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf eine Funktionalschicht 204, die Polysilizium umfasst und mit einer Abscheidetemperatur von etwa 620°C abgeschieden ist, z. B. zur Realisierung von mikro- oder nanomechanischen Strukturen.
Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch einen Hardware-Apparat (oder unter Verwendung eines Hardware-Apparats), wie zum Beispiel einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei einigen Ausführungsbeispielen können einige oder mehrere der wichtigsten Verfahrensschritte durch einen solchen Apparat ausgeführt werden.
Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

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Wang, X; Zhang, Y; Haque, M. S.; Teo, K. B. K.; Mann, M; Unalan, H. E.; Warburton, P. A.; Udrea, F; Milne, W. I.;, „Deposition of Carbon Nanotubes an CMOS,” Nanotechnology, IEEE Transactions on, vol. PP, no. 99, pp. 1,0 doi: 10.1109/TNANO.2009.2038787 [0004]
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S. Hofmann, C. Ducati, J. Robertson, and B. Kleinsorge, „Lowtemperature growth of carbon nanotubes by plasma-enhanced chemical vapor deposition”, Appl. Phys. Lett. 83, 135 (2003), doi: 10.1063/1.1589187 [0005]
Sung Min Seo; Jun Ho Cheon; Seok Hyang Kim; Tae June Kang; Jung Woo Ko; In-Young Chung; Yong Hyup Kim; Young June Park;, „Carbon Nanotube-Based CMOS Gas Sensor IC: Monolithic Integration of Pd Decorated Carbon Nanotube Network an a CMOS Chip and Ist Hydrogen Sensing, ”Electron Devices, IEEE Transactions on, vol. 58, no. 10, pp. 3604–3608, Oct. 2011 doi: 10.1109/TED.2011.2164249 [0005]
Sumita Santra, Syed Z Ali, Prasanta K Guha, Guofang Zhong, John Robertson, James A Covington, William I Milne, Julian W Gardner and Florin Udrea, „Post-CMOS wafer level growth of carbon nanotubes for low-cost microsensors – a proof of concept”, 2010 Nanotechnology 21 485301 doi: 10.1088/0957-4484/21/48/485301 [0005]

Claims

Verfahren (100) zur Herstellung einer integrierten Sensorstruktur (200), mit folgenden Schritten: Bereitstellen (102) eines Halbleitersubstrats (202) mit einer integrierten Ausleseelektronik (206) und einer Metallisierungsstruktur (208), die Wolfram umfasst und an einer Oberfläche (210) des Halbleitersubstrats (202) freiliegt; und Abscheiden (104) einer Sensorschicht (204) auf die Oberfläche (210) des Halbleitersubstrats (202); wobei das Halbleitersubstrat (202) mit der integrierten Ausleseelektronik (206) und der Metallisierungsstruktur (208) beim Abscheiden der Sensorschicht einer Temperatur ausgesetzt wird, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik (206) verwendeten limitierenden Temperatur liegt, derart, dass die Sensorschicht (204) über die Metallisierungsstruktur (208) mit der integrierten Ausleseelektronik (206) verbunden ist.
Verfahren (100) nach Anspruch 1, wobei das Abscheiden (104) der Sensorschicht (204) chemisches Gasphasenabscheiden umfasst.
Verfahren (100) nach Anspruch 1 oder 2, wobei das Abscheiden (104) der Sensorschicht Aufwachsen von Kohlenstoffnanoröhren, Blei-Zirkonat-Titanat oder Polysilizium umfasst.
Verfahren (100) nach einem der Ansprüche 1 bis 3, wobei das Bereitstellen (102) des Halbleitersubstrats (202) folgende Schritte umfasst: Herstellen einer Passivierung (219) mit Via-Öffnungen auf der Oberfläche (210) des Halbleitersubstrats (202); und Herstellen von Vias (216), die Wolfram umfassen, in den Via-Öffnungen der Passivierung (219), so dass die Vias (216) mit der Metallisierungsstruktur (208) verbunden sind; wobei die Sensorschicht (204) auf eine Oberfläche (221) der Passivierung (219) abgeschieden wird, so dass die Sensorschicht (204) über die Vias (216) und die Metallisierungsstruktur (208) mit der integrierten Ausleseelektronik (206) verbunden ist.
Verfahren (100) nach Anspruch 4, wobei die Vias (216) Wolframstöpsel sind.
Verfahren (100) nach Anspruch 4 oder 5, wobei die Herstellung der Passivierung (219) chemisch-mechanisches Polieren (CMP) umfasst.
Verfahren (100) nach einem der Ansprüche 4 bis 6, wobei das Bereitstellen (102) des Halbleitersubstrats (202) folgenden Schritt umfasst: Herstellen von Elektroden (220) auf der Oberfläche (221) der Passivierung (219), derart, dass die Elektroden (220) mit der Metallisierungsstruktur (208) verbunden sind; wobei die Sensorschicht (204) auf die Elektroden (220) abgeschieden wird, so dass die Sensorschicht (204) über die Elektroden (220), Vias (216) und Metallisierungsstruktur (208) mit der integrierten Ausleseelektronik (206) verbunden ist.
Verfahren (100) nach Anspruch 7, wobei das Herstellen der Elektroden (220) folgende Schritte umfasst: Aufsputtern, Tempern oder Abscheiden einer Titan-Saatschicht auf die Oberfläche (221) der Passivierung (219); und Aufsputtern, Tempern oder Abscheiden einer Titan-Nitrid-Schicht auf die Titan-Saatschicht.
Verfahren (100) nach Anspruch 7 oder 8, wobei das Abscheiden (104) der Sensorschicht (204) folgenden Schritt umfasst: Aufbringen einer Starterschicht (222) auf die Elektroden (220); wobei die Sensorschicht (204) auf die Starterschicht (222) abgeschieden wird.
Verfahren (100) nach Anspruch 9, wobei die Starterschicht (222) mittels einer Phototechnik auf die Elektroden (220) aufgebracht wird.
Verfahren (100) nach einem der Ansprüche 1 bis 10, wobei das Bereitstellen (102) des Halbleitersubstrats (202) plasmaunterstütztes chemisches Gasphasenabscheiden der Metallisierungsstruktur (208) umfasst.
Verfahren (100) nach einem der Ansprüche 1 bis 11, wobei das Bereitstellen (102) des Halbleitersubstrats (202) mit der Metallisierungsstruktur (208) folgende Schritte umfasst: Herstellen von Kontakten (212); und Herstellen von Leiterbahnen (214), die Wolfram aufweisen; wobei die Kontakte (212) Anschlussgebiete der integrierten Ausleseelektronik (206) mit den Leiterbahnen (214) elektrisch kontaktieren.
Verfahren (100) nach Anspruch 12, wobei die Leiterbahnen (214) ausschließlich Wolfram aufweisen.
Verfahren (100) nach Anspruch 12 oder 13, wobei die Leiterbahnen (214) kein Kupfer oder kein Aluminium aufweisen.
Verfahren (100) nach einem der Ansprüche 1 bis 14, wobei das Bereitstellen (102) des Halbleitersubstrats (202) mit der integrierten Ausleseelektronik (206) das Bereitstellen eines Bulk-Halbleitersubstrats umfasst.
Verfahren (100) nach einem der Ansprüche 1 bis 15, wobei das Bereitstellen (102) des Halbleitersubstrats (202) mit der integrierten Ausleseelektronik (206) das Bereitstellen eines Halbleitersubstrats mit einem CMOS-Transistor, BiCMOS-Transistor oder Bipolar-Transistors umfasst.
Verfahren (100) nach einem der Ansprüche 1 bis 16, wobei das Bereitstellen (102) des Halbleitersubstrats (202) das Bereitstellen eines Halbleitersubstrats mit LOCOS-Isolation umfasst.
Verfahren (100) nach einem der Ansprüche 1 bis 17, wobei das Bereitstellen (102) des Halbleitersubstrats (202) folgende Schritte umfasst: Herstellen von Rückseitenkontakten auf einer der Oberfläche (210) des Halbleitersubstrats (202) abgewandten Seite; und Herstellen von Rückseitendurchkontaktierungen, derart, dass die Rückseitenkontakte mit der Ausleseelektronik (206) verbunden sind.
Verfahren (100) nach einem der Ansprüche 1 bis 18, wobei das Abscheiden der Sensorschicht Abscheiden der Sensorschicht bei einer Temperatur von mehr als 600°C umfasst.
Verfahren (100) nach einem der Ansprüche 1 bis 19, wobei das Herstellen einer integrierten Sensorstruktur das Herstellen eines biologischen Sensors, chemischen Sensors, physikalischen Sensors, Multielektrodenarrays mit Karbonnanoröhren beschichtet zur Nervenstimulation oder Signalableitung, oder einer ansteuerbaren Elektrodenstruktur umfasst.
Integrierte Sensorstruktur (200) mit folgenden Merkmalen: einem Halbleitersubstrat (202) mit einer integrierten Ausleseelektronik (206) und einer Metallisierungsstruktur (208), die Wolfram umfasst und an einer Oberfläche (210) des Halbleitersubstrats (202) freiliegt; und einer Sensorschicht (204), die auf die Oberfläche (210) des Halbleitersubstrats (202) bei einer Temperatur, die oberhalb einer maximalen bei der Erzeugung der integrierten Ausleseelektronik (206) verwendeten limitierenden Temperatur liegt, derart abgeschieden ist, dass die Sensorschicht (204) über die Metallisierungsstruktur (208) mit der integrierten Ausleseelektronik (206) verbunden ist.