DE102012019342A1 - Mixed-signal PSSS receiver - Google Patents

Abstract

PSSS-Dekodierschaltung, dadurch gekennzeichnet, dass das analoge PSSS-Eingangssignal mit N Spreizsequenzen und N Verknüpfungselementen (z. B. Multiplizierer) verknüpft werden und die Ausgangssignale der N Verknüpfungselemente mit N analogen Integrierern auf integriert werden, dass die Integrierer jeweils zum Beginn der empfangenen Spreizsequenzen gleichzeitig mit dem Signal SYNC zurückgesetzt werden, dass der Integrator über die Dauer einer Code-Sequenz das Eingangssignal auf integriert, dass nach der Integration an den Ausgängen der Integratoren jeweils das dekodierte Datensignal anliegt, dass die Ausgangssignale der Integrierer mit N parallelen einem AD-Wandler digitalisiert werden.PSSS decoding circuit, characterized in that the analog PSSS input signal is linked with N spreading sequences and N logic elements (e.g. multipliers) and the output signals of the N logic elements are integrated with N analog integrators that the integrators each at the beginning of the received Spreading sequences are reset at the same time as the SYNC signal, that the integrator integrates the input signal over the duration of a code sequence, that the decoded data signal is present at the outputs of the integrators after the integration, that the output signals of the integrators with N parallel one AD Converter to be digitized.

Description

Die Parallel-Spread-Spectrum Sequencing (PSSS) Technik ist ein bekanntes nachrichtentechnisches Verfahren [1, 2]. PSSS ist eine Spreizband-Technik, bei der N zu einander orthogonale Spreizsequenzen (Codes) mit Sendedaten geladen werden und im Sender aufaddiert werden. Die N orthogonalen Spreizsequenzen werden typischerweise aus der zyklischen Verschiebung eines Grund-Codes gebildet. Häufig werden die so gewonnenen N Codes durch zyklische Ergänzung verlängert. Der Prozess der Bildung der N Spreizsequenzen aus N Code-Sequenzen mit zyklischen Ergänzungen, Ladung der Sendedaten auf die N Spreiz-Sequenzen und anschließender Summation zu einem Signal wird als PSSS-Kodierung bezeichnet.The Parallel Spread Spectrum Sequencing (PSSS) technique is a well known telecommunication technique [1, 2]. PSSS is a spread spectrum technique in which N orthogonal spreading codes are loaded with transmit data and added to the transmitter. The N orthogonal spreading sequences are typically formed from the cyclic shifting of a fundamental code. Frequently, the N codes obtained in this way are extended by cyclical additions. The process of forming the N spreading sequences from N code sequences with cyclic additions, loading the transmit data onto the N spreading sequences and then summing it to a signal is referred to as PSSS coding.

Das Prinzip der PSSS-Kodierung wird in Bild 1 beispielhaft verdeutlicht (N = 31).The principle of PSSS coding is illustrated in Figure 1 by way of example (N = 31).

Die Sendedaten d1 bis d31 werden jeweils mit den Spreizsequenzen B1 bis B31 parallel verknüpft und dann zu einem Signal aufaddiert. Dabei ist die Taktfrequenz der Spreizsequenzen (Chiprate) deutlich höher als die Frequenz der unkodierten Sendedaten d1 bis d31 (Symbolrate).The transmission data d1 to d31 are respectively linked in parallel with the spreading sequences B1 to B31 and then added to form a signal. The clock frequency of the spreading sequences (chip rate) is significantly higher than the frequency of the uncoded transmission data d1 to d31 (symbol rate).

Im Empfänger wird das PSSS-Signal dekodiert, indem das Eingangssignal mit den N Spreizsequenzen, die bei der PSSS-Kodierung verwendet wurden, kreuzkorreliert, um dann das gesendete Datenwort zu detektieren. Bei PSSS-basierten Empfängern nach dem Stand der Technik wird die PSSS-Dekodierung in einem digitalen Signalprozessor vorgenommen. Dafür muss das empfangene analoge Signal zunächst mit einem Analog-Digitalwandler in ein digitales Signal umgewandelt werden. Danach findet die PSSS-Dekodierung statt.In the receiver, the PSSS signal is decoded by cross-correlating the input signal with the N spreading sequences used in the PSSS coding to then detect the transmitted data word. In PSSS based receivers of the prior art, PSSS decoding is done in a digital signal processor. For this, the received analog signal must first be converted to a digital signal with an analog-to-digital converter. Then the PSSS decoding takes place.

Bei sehr breitbandigen Signalen im Bereich von z. B. mehr als einem GHz Bandbreite, werden daher sehr schnelle AD-Wandler und eine sehr leistungsfähige digitale Signalverarbeitung benötigt. Nachteilig sind dabei die hohe Verlustleistung, sowie die hohe Schaltungskomplexität (Transistorzahl, Chipfläche usw.). Ein weiterer Nachteil ist, dass bei extrem breitbandigen Signalen u. U. der AD-Wandler mit der erforderlichen Kombination aus Auflösung und Bandbreite technisch nicht realisierbar ist.For very broadband signals in the range of z. B. more than one GHz bandwidth, therefore, very fast AD converter and a very powerful digital signal processing are needed. Disadvantages are the high power loss, as well as the high circuit complexity (transistor number, chip area, etc.). Another disadvantage is that in extremely broadband signals u. U. the AD converter with the required combination of resolution and bandwidth is not technically feasible.

Die Erfindung betrifft eine Mischsignal-PSSS-Dekodierschaltung, die aus analogen und digitalen Elementen aufgebaut ist und u. a. schnelle AD-Wandler im PSSS-Empfänger vermeidet. Das Schaltungsprinzip ist in Bild 2 beispielhaft gezeigt (N = 31).The invention relates to a mixed signal PSSS decoder circuit, which is composed of analog and digital elements and u. a. avoids fast AD converter in the PSSS receiver. The circuit principle is shown as an example in Fig. 2 (N = 31).

Das analoge PSSS-Eingangssignal wird mit N Spreizsequenzen verknüpft (z. B. mit einem Analog-Multiplizierer) und mit N analogen Integrierer auf integriert. Die Integrierer werden jeweils zum Beginn der empfangenen Spreizsequenzen gleichzeitig mit dem Signal SYNC zurückgesetzt. Die optimale Phasenlage des SYNC-Signals hängt dabei von der Phase des PSSS-Eingangssignals ab und muss mittels eines Synchronisationsprozesses passend eingestellt werden. Hat der Integrator über die Dauer einer Code-Sequenz das Eingangssignal auf integriert, liegt nach dem letzten Chip der Spreizsequenz am Ausgang des Integrators das dekodierte Datensignal an, d. h. es wird eine Kreuzkorrelation durchgeführt. In einem derartigen Empfänger werden typischerweise N Kreuzkorrelationen parallel durchgeführt, um alle gesendeten Daten zu dekodieren. Man kann aber auch nur einen Teil der Daten durch Kreuzkorrelation zurückgewinnen. Das Ergebnis der Kreuzkorrelation kann nun mit N parallelen einem AD-Wandler digitalisiert werden.The analogue PSSS input signal is linked to N spreading sequences (eg with an analogue multiplier) and integrated with N analogue integrators. The integrators are reset at the beginning of the received spreading sequences simultaneously with the signal SYNC. The optimum phase angle of the SYNC signal depends on the phase of the PSSS input signal and must be suitably set by means of a synchronization process. If the integrator has integrated the input signal over the duration of a code sequence, the decoded data signal arrives at the output of the integrator after the last chip of the spreading sequence, ie. H. a cross-correlation is performed. In such a receiver, N cross-correlations are typically performed in parallel to decode all transmitted data. But you can also recover only a part of the data by cross-correlation. The result of the cross-correlation can now be digitized with N parallel to an AD converter.

Bild 2 zeigt beispielhaft die erfindungsgemäße PSSS-Dekodierschaltung für reellwertige Eingangsignale. Im Fall von komplexwertigen Signalen müssen jeweils das I- und das Q-Eingangssignal mit den jeweiligen Spreizsequenzen verknüpft werden und in einem gemeinsamen Integrierer aufintegriert und mit einem gemeinsamen AD-Wandler gewandelt werden.Figure 2 shows an example of the inventive PSSS decoding circuit for real-valued input signals. In the case of complex-valued signals, each of the I and Q input signals must be linked to the respective spreading sequences and integrated in a common integrator and converted with a common AD converter.

Der Vorteil der Erfindung liegt nun zum einen darin, dass statt eines sehr schnellen AD-Wandlers, der ausreichend hohe Samplingrate und Bandbreite aufweisen muss, um die schnellen Spreizsequenzen verarbeiten zu können, nunmehr nur noch AD-Wandler benötigt werden, die die Daten mit der langsamen Symbolrate verarbeiten können. Des weiteren sind auch die Anforderungen an die Auflösung der AD-Wandler reduziert, weil die Ausgangssignale der Integrierer einen geringeren Dynamikumfang aufweisen als das empfangene kodierte PSSS-Signal. Nachteilig ist, dass N statt nur eines AD-Wandlers benötigt werden. Jedoch ist dies typischerweise dennoch energieeffizienter und erfordert auch weniger komplexe Hardware (z. B. Chipfläche).The advantage of the invention is firstly that, instead of a very fast AD converter, which must have sufficiently high sampling rate and bandwidth in order to process the fast spreading sequences, now only AD converter are required, the data with the slow symbol rate. Furthermore, the resolution requirements of the A / D converters are also reduced because the integrator outputs have a lower dynamic range than the received coded PSSS signal. The disadvantage is that N are needed instead of just one AD converter. However, this is typically more energy efficient and also requires less complex hardware (eg, chip area).

Ein weiterer Vorteil der Erfindung liegt darin, dass die Verlustleistung des Empfängers adaptiv an die gewünschte Datenrate angepasst werden kann, indem man einen Teil der Korrelatoren zeitweise abschaltet. Dies ist auch vorteilhaft nutzbar z. B. in Point-to-Multi-Point Kommunikationsszenarien.A further advantage of the invention is that the power loss of the receiver can be adapted adaptively to the desired data rate by temporarily switching off a portion of the correlators. This is also advantageous usable z. In point-to-multi-point communication scenarios.

Eine Variante der Erfindung ist in Bild 3 beispielhaft gezeigt.A variant of the invention is shown by way of example in FIG.

Hier werden nun statt der originalen Spreizsequenzen, modifizierte Spreizsequenzen verwendet, bei denen die einzelnen Chips mit Koeffizienten gewichtet werden. Dabei werden die Gewichte der Chips der Spreizsequenzen so bestimmt, dass bei der Kreuzkorrelation gleichzeitig der Einfluss des Übertragungskanals kompensiert wird (Kanalentfaltung oder Kanalentzerrung).Here, instead of the original spreading sequences, modified spreading sequences are used in which the individual chips are weighted with coefficients. In this case, the weights of the chips of the spreading sequences are determined in such a way that the influence of the transmission channel is simultaneously compensated in the cross-correlation (channel development or channel equalization).

Der Vorteil der Schaltung ist, dass nunmehr die P555-Dekodierung und die Kanalentzerrung in einem Schritt durchgeführt werden. Dadurch wird kein Kanalentzerrungsfilter mehr benötigt. Ein weiterer Vorteil ist, dass durch die Kanalentzerrung der Dynamikbereich des Ausgangssignals der Integrierer nochmals reduziert wird und die Wiedergewinnung des Datensignals aufgrund der kleineren Verzerrungen vereinfacht wird.The advantage of the circuit is that now the P555 decoding and the channel equalization are performed in one step. This eliminates the need for a channel equalization filter. Another advantage is that the channel equalization further reduces the dynamic range of the output of the integrator and simplifies the recovery of the data signal due to the smaller distortions.

Eine Möglichkeit, diese Korrelation mit gewichteten Chips vorteilhaft zu implementieren, ist in Bild 4 gezeigt.One way to favorably implement this correlation with weighted chips is shown in Figure 4.

Ein Zustandsautomat (SEL), der mit der Chiprate getaktet wird, erzeugt ein Steuersignal für einen Analog-Multiplexer. Dieser schaltet die gewichteten Chips b'11 bis b'1m sequentiell auf einen ersten Eingang eines Multiplizierers. Die gewichteten Chips b'11 bis b'1m können zum Beispiel durch gesteuerte Spannungsquellen realisiert werden. Der zweite Eingang des Multiplizierers wird mit dem kodierten PSSS-Signal angesteuert. Das Ausgangssignal des Multiplizierers wird dem Integrator zugeführt. Der Integrator wird über das SYNC-Signa I jeweils zu Beginn der Spreizsequenz zurückgesetzt.A state machine (SEL) clocked at the chip rate generates a control signal for an analog multiplexer. This switches the weighted chips b'11 to b'1m sequentially to a first input of a multiplier. The weighted chips b'11 to b'1m can be realized, for example, by controlled voltage sources. The second input of the multiplier is driven by the encoded PSSS signal. The output of the multiplier is supplied to the integrator. The integrator is reset via the SYNC signal I at the beginning of the spreading sequence.

Der Vorteil der Implementierung in Bild 4 ist der sehr geringe Hardware-Aufwand und die geringe Verlustleistung.The advantage of the implementation in Figure 4 is the very low hardware outlay and the low power loss.

Teil der Beschreibung ist auch die Publikation auf der ISSSE in Potsdam (4.10.2012).Part of the description is also the publication on the ISSSE in Potsdam (4.10.2012).

BezugszeichenlisteLIST OF REFERENCE NUMBERS

Bild 1 beschreibt eine PSSS Sendeschaltung, wobei d₁ bis d₃₁ die unkodierten Eingangsdaten und B₁ bis B₃₁ Spreizsequenzen bezeichnen.Figure 1 describes a PSSS transmission circuit, where d ₁ to d ₃₁ denote the uncoded input data and B ₁ to B ₃₁ spreading sequences.

Bild 2 beschreibt eine mixed-Signal PSSS-Empfängerschaltung, wobei B'₁ bis B'₃₁ die Spreizsequenzen, SYNC das Rücksetzsignal zum Rücksetzen des Integrierers, ∫ den Integrierer und d'₁ bis d'₃₁ die dekodierte Datensignale bezeichnen.Figure 2 describes a mixed-signal PSSS receiver circuit, where B ' ₁ to B' ₃₁ denote the spreading sequences, SYNC the reset signal for resetting the integrator, ∫ the integrator and d ' ₁ to d' ₃₁ the decoded data signals.

Bild 3 beschreibt eine mixed-signal PSSS-Empfängerschaltung, wobei B'₁ bis B'₃₁: Spreizsequenzen mit gewichteten Chips, SYNC ein Rücksetzsignal zum Rücksetzen des Integrierers, ∫ einen Integrierer und d'₁ bis d'₃₁: dekodierte Datensignale bezeichnen.Figure 3 describes a mixed-signal PSSS receiver circuit, where B ' ₁ to B' ₃₁ : weighted chip spreading sequences, SYNC a reset signal for resetting the integrator, ∫ an integrator, and d ' ₁ to d' ₃₁ : decoded data signals.

Bild 4 beschreibt eine Implementierungsmöglichkeit einer Korrelationsschaltung mit gewichteten Chips, wobei b'₁₁ bis b'_1m gewichtete Chips einer Spreizsequenz, SYNC ein Rücksetzsignal zum Rücksetzen eines Integrierers, ∫ einen Integrierer, SEL einen Zustandsautomat zur Steuerung des analogen Multiplexers, AMUX einen analogen Multiplexer, ⊗ einen Multiplizierer und f_chip die Chiprate bezeichnen.FIG. 4 describes an implementation possibility of a weighted-chip correlation circuit, where b _'11 to b' _{1 m} weighted chips of a spreading sequence, SYNC a reset signal for resetting an integrator, ∫ an integrator, SEL a state machine for controlling the analog multiplexer, AMUX an analog multiplexer, ⊗ denote a multiplier and f _chip the chip rate.

Claims (1)

PSSS-Dekodierschaltung, dadurch gekennzeichnet, dass das analoge PSSS-Eingangssignal mit N Spreizsequenzen und N Verknüpfungselementen (z. B. Multiplizierer) verknüpft werden und die Ausgangssignale der N Verknüpfungselemente mit N analogen Integrierern auf integriert werden, dass die Integrierer jeweils zum Beginn der empfangenen Spreizsequenzen gleichzeitig mit dem Signal SYNC zurückgesetzt werden, dass der Integrator über die Dauer einer Code-Sequenz das Eingangssignal auf integriert, dass nach der Integration an den Ausgängen der Integratoren jeweils das dekodierte Datensignal anliegt, dass die Ausgangssignale der Integrierer mit N parallelen einem AD-Wandler digitalisiert werden.PSSS decoder circuit, characterized in that the analogue PSSS input signal are combined with N spreading sequences and N connecting elements (eg multipliers) and the outputs of the N connecting elements are integrated with N analog integrators, in that the integrators are respectively at the beginning of the received Reset sequences simultaneously with the signal SYNC that the integrator integrated over the duration of a code sequence, the input signal that after integration at the outputs of the integrators each of the decoded data signal is applied, that the outputs of the integrators with N parallel to an AD Transducers are digitized.

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