Technisches GebietTechnical area
Die vorliegende Erfindung betrifft im Allgemeinen die Verbesserung der Stochastik von volldigitalen Delta-Sigma-Modulatorschaltungen und im Besonderen die Verbesserung der Signalerzeugung mit Hilfe von volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen.The present invention generally relates to improving the stochasticity of delta-sigma digital fully modulator circuits and, more particularly, to improving signal generation using delta-sigma modulator (DD-DSM) fully controlled fractional-N PLL frequency synthesizer circuits.
Stand der TechnikState of the art
Heutzutage werden Frequenzsynthesizer beispielsweise dazu verwendet, beliebige sinusförmige Signale im Frequenzbereich von einigen Gigahertz in Schritten von wenigen Hertz aus einem Referenzsignal mit einer Frequenz von einigen Megahertz zu generieren. Seit langer Zeit werden für die Frequenzsynthese üblicherweise Schaltungen mit Ganzzahl-Teiler-Phasenregelschleifen (Integer-N-PLL) verwendet. So beschreibt bereits die DD 283 880 A5 aus dem Jahr 1983 eine solche Schaltung. Dabei wird ein Vergleichssignal mit einer Vergleichsfrequenz fortlaufend mit dem von einem Ganzzahl-Teiler geteilten Ausgangssignal mit Hilfe eines Phasendetektors verglichen, wobei letzterer eine verbesserte Weiterentwicklung des Phasendetektors darstellt. Der Phasendetektor vergleicht die zeitliche Abfolge z. B. der ansteigenden Flanken der beiden oben genannten Digitalsignale. Entspricht das Ausgangssignal genau dem ganzzahligen Vielfachen des Vergleichssignals, dann sind die Flankenzeitpunkte identisch, die Ladungspumpe ist dann inaktiv, der Schleifenfilter liefert eine konstante Spannung an den spannungsgesteuerten Oszillator, der dann seine Frequenz exakt beibehält. Wenn der spannungsgesteuerte Oszillator beispielsweise durch Erwärmung seine Frequenz ändert, so stellt der Phasendetektor eine Abweichung im jeweiligen Zeitpunkt der steigenden Flanken der Digitalsignale fest und aktiviert die Ladungspumpe. Durch entsprechenden Ladungstransport in das Schleifenfilter bzw. durch Abtransport von Ladungen aus dem Schleifenfilter wird die Steuerspannung am Ausgang des Filters so eingestellt, dass der spannungsgesteuerte Oszillator hinsichtlich seiner Signalfrequenz nachgeregelt wird. Durch eine Änderung des Teilerverhältnisses kann jederzeit eine entsprechend andere Ausgangsfrequenz des spannungsgesteuerten Oszillators eingestellt werden. Durch die oben beschriebene Rückkopplung wird die Steuerspannung für den spannungsgesteuerten Oszillator solange variiert, bis das von ihm erzeugte Ausgangssignal erneut genau dem nun geänderten ganzzahligen Vielfachen des Vergleichssignals entspricht. Eine solche Anordnung kann also Ausgangsfrequenzen im Raster des ganzzahligen Vielfachen der Vergleichsfrequenz erzeugen. Will man jedoch beispielsweise bei Signalfrequenzen im Bereich einiger Gigahertz eine Schrittweite der Ausgangsfrequenz im Bereich von beispielsweise 0.001 Hz erreichen, müssen bei den oben beschriebenen Schaltungen mit Ganzzahl-Teiler-Phasenregelschleifen (Integer-N-PLL) somit Referenzoszillatoren mit einer Vergleichsfrequenz von 0.001 Hz verwendet werden. Dies würde aber die Regelschleife indiskutabel langsam machen. Integer-N-PLL-Schaltungen sind für solche Aufgabenstellung daher unbrauchbar. Abhilfe bietet für diesen Problembereich die Gebrochenzahlige-Teiler-Phasenregelschleife (Fraktional-N-PLL). Auch solche Schaltungen sind bereits bekannt und beispielweise in der DE 698 29 166 T2 beschrieben. Bei Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen wird das Teilungsverhältnis N des Hauptteilers nach einem festgelegten Schema beispielsweise um 1 erhöht. Durch diese Vorgehensweise wird im zeitlichen Mittel ein gebrochenzahliges Teilungsverhältnis erzielt. Dabei werden die zugehörigen Schleifenfilter typischerweise so ausgelegt, dass das durch die kontinuierlichen Umschaltungen erzeugte Rauschen im Ausgangssignal weitgehend eliminiert wird. Es verbleiben jedoch oft teilweise sehr störende parasitäre spektrale Anteile, die ihre Ursache im kontinuierlichen Umschaltung des Teilerverhältnisses finden. Eine Verbesserung für diesen Problembereich kann unter bestimmten Umständen beispielsweise durch die Verwendung zusätzlicher Delta-Sigma-Modulatoren im Zusammenhang mit Gebrochenzahlige-Teiler-Phasenregelschleifen (Fraktional-N-PLL) Schaltungen erzielt werden. Auch solche Schaltungen sind bereits bekannt und beispielweise in der US 2008/0024240 A1 beschrieben. Durch die Verwendung von Delta-Sigma-Modulatoren zum Ansteuern des fraktionalen Hauptteilers erfolgen die Umschaltungen des Teilerbausteins wesentlich verträglicher. Außerdem finden die Umschaltzeitpunkte nicht nur bei einem periodisch festgelegten Zeitpunkt statt, sondern werden durch die speziellen Eigenschaften des Delta-Sigma-Modulators statistisch verteilt. Dadurch werden die störenden Spektralanteile in einen Frequenzbereich verschoben, in dem sie sich erheblich einfacher ausfiltern lassen. Trotzdem verbleiben auch bei den verbesserten Schaltungen noch störende Spektralanteile, die mit zunehmend gehobenen Ansprüchen an die Schaltungen je nach Anwendungsfall unerwünschte Auswirkungen haben können. Abhilfe bietet dann für diesen Problembereich die Gebrochenzahlige-Teiler-Phasenregelschleifen (Fraktional-N-PLL) Schaltungen mit Delta-Sigma-Modulatoren höherer Ordnungen. Auch solche Schaltungen sind bereits bekannt und beispielweise in der DE 101 49 593 A1 beschrieben. Durch die Verwendung von Delta-Sigma-Modulatoren mit bis z. B. zur vierten Ordnung zum Ansteuern des fraktionalen Hauptteilers werden die störenden Spektralanteile noch weiter reduziert.For example, frequency synthesizers are used today to generate arbitrary sinusoidal signals in the frequency range of a few gigahertz in steps of a few hertz from a reference signal with a frequency of a few megahertz. For a long time, frequency-synthesized circuits have conventionally used circuits with integer-divisional phase-locked loops (integer N-PLL). That's what the DD 283 880 A5 from 1983 such a circuit. In this case, a comparison signal with a comparison frequency is continuously compared with the divided by an integer divider output signal by means of a phase detector, the latter represents an improved development of the phase detector. The phase detector compares the temporal sequence z. B. the rising edges of the above two digital signals. If the output signal corresponds exactly to the integer multiple of the comparison signal, then the edge times are identical, the charge pump is then inactive, the loop filter supplies a constant voltage to the voltage-controlled oscillator, which then retains its frequency exactly. For example, when the voltage-controlled oscillator changes its frequency by heating, the phase detector detects a deviation in the respective timing of the rising edges of the digital signals and activates the charge pump. By appropriate charge transport into the loop filter or by removal of charges from the loop filter, the control voltage at the output of the filter is adjusted so that the voltage-controlled oscillator is readjusted with respect to its signal frequency. By changing the divider ratio, a correspondingly different output frequency of the voltage-controlled oscillator can be set at any time. Due to the above-described feedback, the control voltage for the voltage-controlled oscillator is varied until the output signal generated by it again corresponds exactly to the now-changed integer multiple of the comparison signal. Such an arrangement can therefore generate output frequencies in the raster of the integer multiple of the comparison frequency. However, if, for example, at signal frequencies in the range of a few gigahertz, one wishes to achieve a step size of the output frequency in the range of, for example, 0.001 Hz, then reference oscillators with a comparison frequency of 0.001 Hz must be used in the above-described circuits with integer-divisor phase-locked loops (integer-N-PLL) become. However, this would make the control loop unacceptably slow. Integer-N PLL circuits are therefore useless for such task. The solution to this problem area is provided by the fractional-divider phase-locked loop (Fractional-N-PLL). Such circuits are already known and, for example, in the DE 698 29 166 T2 described. For fractional-N PLL frequency synthesizer circuits, for example, the division ratio N of the main divider is increased by 1 according to a predetermined scheme. By this procedure, a fractional division ratio is achieved on average over time. The associated loop filters are typically designed so that the noise generated by the continuous switching is largely eliminated in the output signal. However, often very disturbing parasitic spectral components remain, which are due to the continuous switching of the divider ratio. Improvement for this problem area can be achieved in certain circumstances, for example, through the use of additional delta-sigma modulators associated with fractional-divider phase-locked loops (Fractional-N-PLL) circuits. Such circuits are already known and, for example, in the US 2008/0024240 A1 described. By using delta-sigma modulators to drive the fractional main divider, the switching of the divider module is much more compatible. In addition, the switching times do not take place only at a periodically fixed time, but are statistically distributed by the special properties of the delta-sigma modulator. As a result, the interfering spectral components are shifted into a frequency range in which they can be filtered out much easier. Nevertheless, even in the improved circuits still disturbing spectral components that can have undesirable effects with increasingly sophisticated demands on the circuits depending on the application. The remedy for this problem area is provided by the fractional-divider phase-locked loops (fractional-N-PLL) circuits with higher-order delta-sigma modulators. Such circuits are already known and, for example, in the DE 101 49 593 A1 described. By using delta-sigma modulators with up to z. B. to the fourth order to drive the fractional main divider the spurious spectral components are further reduced.
Darstellung der Mängel der bisher bekannten Ausführungen Presentation of the deficiencies of the previously known versions
Trotz aller getroffener Schaltungsmaßnahmen werden jedoch immer wieder störende Spektralanteile in unmittelbarer Nähe des Frequenzspektrums des synthetisierten Ausgangssignals beobachtet, die in zunächst nicht erkennbarer zeitlicher Abfolge sporadisch auftauchen und dann wieder verschwinden und die sich durch noch so hohe Ordnungen von Delta-Sigma-Modulatoren und trotz aller sorgfältigen Filtermaßnahmen nicht beseitigen lassen. In der Praxis werden durch Überkopplungen, nichtlineare Ladungspumpen usw. solche sogenannten Spurs erzeugt, die oft nur wenige 10 kHz bis 100 kHz neben der zu generierenden Signalfrequenz liegen und sich daher nur schwer ausfiltern lassen. Detaillierte Simulationen der Verhältnisse im Zusammenspiel der beteiligten Signale in DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen mit Hilfe des Computers offenbaren als störende Ursache überlagerte sinusförmige Signalanteile, die phasenstarr mit dem Timing des Delta-Sigma-Modulators zusammenhängen. Speziell für Störsignale dieser Art sind noch keine Schaltungsmaßnahmen bekannt, die unter Ausnutzung der bereits vorhandenen Schaltungsbausteine durch eine geringfügige Modifikation der Anordnung, signifikante Verbesserungen erzielen können. An dieser Stelle setzt die vorliegende Erfindung an.Despite all the circuit measures taken but again and again disturbing spectral components are observed in the immediate vicinity of the frequency spectrum of the synthesized output signal sporadically appear in an initially unrecognizable temporal sequence and then disappear again and the still so high orders of delta-sigma modulators and despite all Careful filter measures can not be eliminated. In practice, so-called spurs are generated by overcoupling, non-linear charge pumps, etc., which are often only a few 10 kHz to 100 kHz in addition to the signal frequency to be generated and are therefore difficult to filter out. Detailed simulations of the relationships in the interaction of the signals involved in DD-DSM fractional-N PLL frequency synthesizers Circuits with the aid of the computer reveal, as a disturbing cause, superimposed sinusoidal signal components, which are connected in phase with the timing of the delta-sigma modulator. Especially for interference signals of this type, no circuit measures are yet known, which can achieve significant improvements by exploiting the existing circuit blocks by a minor modification of the arrangement. At this point, the present invention begins.
Darstellung der vorliegenden Erfindung:
Aufgabe, Lösung, VorteileIllustration of the present invention:
Task, solution, benefits
Ausgehend von den vorstehend dargelegten Unzulänglichkeiten und Nachteilen des Standes der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, mit relativ geringem schaltungstechnischen Aufwand das Problem der unerwünschten, trägernahen störenden Spektralanteile zu beheben und dadurch das jeweils zu synthetisierende Ausgangssignal von volldigitalen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen signifikant zu verbessern.Based on the above-mentioned shortcomings and disadvantages of the prior art, the present invention seeks to remedy the problem of unwanted, carrier near interfering spectral components with relatively little circuit complexity and thereby the respective synthesized output of fully digital DD-DSM fractional-N PLL frequency synthesizer circuits significantly improve.
Diese Aufgabe wird durch die im Hauptanspruch und die in den Unteransprüchen aufgeführten Merkmale gelöst. Vorteilhafte Ausgestaltungen und zweckmäßige Weiterbildungen der vorliegenden Erfindung sind ebenfalls in den jeweiligen Unteransprüchen gekennzeichnet.This object is achieved by the features listed in the main claim and in the subclaims. Advantageous embodiments and expedient developments of the present invention are also characterized in the respective subclaims.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass lediglich durch eine vorgeschaltete zusätzliche elektronische Schaltung mit relativ geringem zusätzlichem schaltungstechnischen Aufwand, somit durch geringfügige Modifikationen und nur kleinflächige Erweiterung auf den betreffenden integrierten Schaltungen, die unerwünschten Spektralanteile eliminiert werden können. Ein weiterer mit der Erfindung erzielter Vorteil besteht insbesondere darin, dass ein solchermaßen modifizierter Baustein vollständig funktionskompatibel und pinkompatibel realisiert werden kann, weil er keine prinzipiellen Änderungen an der Schaltung vornimmt, sondern lediglich als Erweiterung in die jeweilige DD-DSM-Regelschleife eingebaut wird, wodurch beispielsweise eine Nachrüstung und damit signifikante Verbesserung der elektrischen Eigenschaften bereits bestehender Produktlinien durch einen einfachen Austausch durch solchermaßen verbesserte Schaltungsbausteine vorgenommen werden kann.The advantages achieved by the invention are in particular that only by an upstream additional electronic circuit with relatively little additional circuit complexity, thus by minor modifications and only small-scale extension to the relevant integrated circuits, the unwanted spectral components can be eliminated. Another advantage achieved by the invention is, in particular, that such a modified block can be fully functionally compatible and pin-compatible, because it makes no fundamental changes to the circuit, but is merely installed as an extension in the respective DD-DSM control loop, which For example, a retrofitting and thus significant improvement of the electrical properties of existing product lines can be made by a simple replacement by such improved circuit chips.
Kurze Beschreibung der ZeichnungenBrief description of the drawings
Zur Erläuterung der Erfindung sind Zeichnungen gegeben, die im Folgenden näher beschrieben werden. Es zeigtTo explain the invention drawings are given, which are described in more detail below. It shows
1 schematisch den typischen Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung, wie er hier als Stand der Technik ermittelt worden ist und auf dem die hier beschriebene Erfindung aufbaut, 1 schematically the typical structure of a modern DD-DSM fractional-N PLL frequency synthesizer circuit, as has been determined here as prior art and on which builds the invention described here,
2 schematisch den typischen Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung mit einem Ausführungsbeispiel der erfindungsgemäßen Schaltungserweiterung und deren einfache Integration in die herkömmliche Schaltung, 2 schematically the typical structure of a modern DD-DSM fractional-N PLL frequency synthesizer circuit with an embodiment of the circuit expansion according to the invention and their simple integration into the conventional circuit,
3 schematisch beispielhaft den inneren schaltungstechnischen Aufbau der erfindungsgemäßen Schaltungserweiterung, 3 schematically exemplifies the internal circuitry construction of the circuit expansion according to the invention,
4 schematisch beispielhaft weitere Details des schaltungstechnischen Aufbaus von elektronischen Bausteinen der erfindungsgemäßen Schaltungserweiterung. 4 schematically exemplary further details of the circuit construction of electronic components of the circuit expansion according to the invention.
Beispiel zur Ausführung der vorliegenden Erfindung Example for carrying out the present invention
Zur Erläuterung der Erfindung ist in 1 schematisch zunächst der typische Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung dargestellt, wie er dem derzeitigen Stand der Technik entspricht. Eine frequenzstabile Oszillatorschaltung (1), welche beispielsweise durch einen Schwingquarz stabilisiert sein kann, erzeugt ein kontinuierlich wechselndes Ausgangssignal, welches periodisch zwischen einem maximalen Spannungswert („High”) und einem minimalen Spannungswert („Low”) variiert und daher als digitales Signal betrachtet werden kann. Eine Referenzfrequenzteilerschaltung (2) teilt das von der frequenzstabilen Oszillatorschaltung (1) gelieferte hochfrequente Signal durch einen fest eingestellten Referenz-Zahlenwert (R), wobei der Wert für den Referenz-Zahlenwert (R) alle natürlichen Zahlen außer der Null umfassen, ansonsten aber prinzipiell beliebig gewählt werden kann. Als Bezugssignal für die bestimmungsgemäße Funktion der Schaltung wird ein digitales Vergleichssignal (8) mit prinzipiell beliebiger Frequenz benötigt, welches entweder unmittelbar aus der frequenzstabilen Oszillatorschaltung (1) bezogen werden oder aus der, der frequenzstabilen Oszillatorschaltung (1) nachgeschalteten Referenzfrequenzteilerschaltung (2), bezogen werden kann. Dieses digitale Vergleichssignal (8) wird einer Phasendetektor-Schaltung (3) als ein erstes von zwei digitalen Eingangssignalen zugeführt. Weiterhin ist eine spannungsgesteuerte, frequenzvariable Oszillatorschaltung (6) vorhanden, die auch VFO (Variable Frequency Oscillator) genannt wird, welche ein kontinuierliches hochfrequentes Ausgangssignal (9) erzeugt, welches das eigentliche Nutzsignal der gesamten Schaltung repräsentiert. Das Ausgangssignal dieser spannungsgesteuerten, frequenzvariablen Oszillatorschaltung (6) wird nun auf zwei Pfade aufgeteilt. Der überwiegende Anteil dieses Signals wird zur bestimmungsgemäßen elektronischen Weiterverarbeitung verwendet. Ein geringer Teil dieses Signals wird, beispielsweise ausgekoppelt über ein Dämpfungsglied, in die Schaltung zurückgeführt und zur Überwachung der Signalfrequenz verwendet. Dazu gelangt dieses Signal zunächst auf eine Frequenzteilerschaltung (7), die das kontinuierliche hochfrequente Ausgangssignal (9) durch einen veränderbaren Teiler-Zahlenwert (N) teilen kann, wobei der Wert für den Teiler-Zahlenwert (N) zunächst prinzipiell alle natürlichen Zahlen außer der Null umfassen kann. Dieser Teiler kann sehr schnell auf einen anderen Teiler-Zahlenwert (N) umgeschaltet werden. Der jeweils aktuelle Wert für den Teiler-Zahlenwert (N) wird durch eine solche Digitalzahl bestimmt, die durch einen digitaler Frequenzteiler-Datenbus (21) der Frequenzteilerschaltung (7) zugeführt wird und prinzipiell beliebig bestimmungsgemäß eingestellt werden kann. Dadurch wird das kontinuierliche hochfrequente Ausgangssignal (9) durch den jeweiligen Wert für den Teiler-Zahlenwert (N) geteilt und dient als digitales Bezugssignal (10). Es wird als ein zweites von zwei digitalen Eingangssignalen der Phasendetektor-Schaltung (3) zugeführt.To explain the invention is in 1 schematically shows the typical structure of a modern DD-DSM fractional-N PLL frequency synthesizer circuit as it corresponds to the current state of the art. A frequency stable oscillator circuit ( 1 ), which may be stabilized by a quartz oscillator, for example, generates a continuously changing output signal that varies periodically between a maximum voltage value ("High") and a minimum voltage value ("Low") and can therefore be regarded as a digital signal. A reference frequency divider circuit ( 2 ) divides that from the frequency-stable oscillator circuit ( 1 ) supplied high-frequency signal by a fixed reference numerical value (R), wherein the value for the reference numerical value (R) include all natural numbers except the zero, but otherwise can be chosen arbitrarily in principle. As a reference signal for the intended function of the circuit, a digital comparison signal ( 8th ) with in principle any desired frequency, which either directly from the frequency-stable oscillator circuit ( 1 ) or from, the frequency-stable oscillator circuit ( 1 ) downstream reference frequency divider circuit ( 2 ), can be obtained. This digital comparison signal ( 8th ) is a phase detector circuit ( 3 ) as a first of two digital input signals. Furthermore, a voltage-controlled, frequency-variable oscillator circuit ( 6 ), also called VFO (Variable Frequency Oscillator), which provides a continuous high-frequency output ( 9 ), which represents the actual useful signal of the entire circuit. The output signal of this voltage-controlled, variable-frequency oscillator circuit ( 6 ) is now split into two paths. The majority of this signal is used for the intended electronic further processing. A small portion of this signal, for example, coupled via an attenuator, fed back into the circuit and used to monitor the signal frequency. For this purpose, this signal first reaches a frequency divider circuit ( 7 ), which is the continuous high-frequency output signal ( 9 ) by a variable divisor numerical value (N), where the divisor numerical value (N) may initially include, in principle, all natural numbers other than zero. This divider can be switched very quickly to another divisor numerical value (N). The current value for the divisor numerical value (N) is determined by such a digital number, which is represented by a digital frequency divider data bus ( 21 ) of the frequency divider circuit ( 7 ) is supplied and in principle can be set as intended. This will cause the continuous high-frequency output signal ( 9 divided by the respective value for the divisor numerical value (N) and serves as a digital reference signal ( 10 ). It is used as a second of two digital input signals of the phase detector circuit ( 3 ).
Aus dem Vergleich der zeitlichen Abfolge der Flanken dieser beiden Eingangssignale erzeugt nun die Phasendetektor-Schaltung (3) ein Ausgangssignal zur Ansteuerung einer Ladungspumpe (4). Abhängig von der speziellen Beschaffenheit des Aufbaus der Schaltung sind nun verschiedene Szenarien möglich. Eine typische Schaltungsanordnung würde beispielsweise bewirken, dass die Ladungspumpe (4) in Abhängigkeit vom Zeitunterschied beider Flanken mehr Ladung in das angeschlossene Schleifenfilter (5) liefert, wodurch die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) zu einem bestimmten Wert zunehmend hin variiert wird, also beispielsweise würde die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) ansteigen, wenn die Signalflanke des digitales Bezugssignal (10) zu einem späteren Zeitpunkt von „Low” zu „High” wechselt als bei dem digitalen Vergleichssignal (8). Umgekehrt würde eine typische Schaltungsanordnung beispielsweise bewirken, dass die Ladungspumpe (4) in Abhängigkeit vom umgekehrten Zeitunterschied beider Flanken negative Ladung in das angeschlossene Schleifenfilter (5) liefert, wodurch die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) zu einem bestimmten Wert abnehmend hin variiert wird, also beispielsweise würde die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) abfallen, wenn die Signalflanke des digitalen Bezugssignals (10) zu einem früheren Zeitpunkt von „Low” zu „High” wechselt als bei dem digitalen Vergleichssignal (8). Die beschriebenen Schaltungsbausteine sind dergestalt beschaltet, dass durch das Zusammenwirken dieser Schaltungsbausteine ein in sich geschlossener Regelkreis entsteht, welcher bewirkt, dass die Frequenz des kontinuierlichen hochfrequenten Ausgangssignals (9) auf einen solchen Wert konstant gehalten wird, der durch das jeweilige Teilerverhältnis der Frequenzteilerschaltung (7) und damit vom jeweilige Wert des digitalen Teiler-Zahlenwertes (N), welcher durch einen digitalen Frequenzteiler-Datenbus (21) der Frequenzteilerschaltung (7) zugeführt wird, bestimmt wird. Das Schleifenfilter (5) wirkt dabei wie ein Tiefpassfilter und verhindert, dass sich die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) abrupt ändern kann. Somit wirkt es integrierend auf den ansonsten sprunghaften Spannungsverlauf, der sich durch das ständige Umschalten der Stromrichtung in der Ladungspumpe (4) ergeben würde. Zur Erzielung von beliebigen Teilerverhältnissen der Frequenzteilerschaltung (7) wird der jeweilige digitale Wert des Teiler-Zahlenwertes (N) fortlaufend variiert. Dadurch wird letztendlich im zeitlichen Mittel das einzustellende Teilerverhältnis gemäß der eingegebenen Teilerverhältnis-Daten (D) erzielt. Bei älteren, einfacheren Versionen von Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen wird der Teiler-Zahlenwert (N) der Frequenzteilerschaltung (7) nach einem festgelegten Schema zeitweise beispielsweise um 1 erhöht. Deshalb wird eine solche Schaltung dann auch häufig als einen N/N + 1-Teiler-Schaltung bezeichnet. Bei modernen Versionen von volldigitalen Delta-Sigma-Modulator Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen stellt die Frequenzteilerschaltung (7) einen digitalen Multi-Modulus-Teiler dar, der im Normalbetrieb die unterschiedlichsten Teilerverhältnisse annimmt, also beispielsweise von N – 7 bis N + 8. Dies hängt mit den speziellen Eigenschaften der volldigitalen Delta-Sigma-Modulatorschaltung (23) zusammen und wird nachfolgend beispielhaft erörtert. Zunächst wird das einzustellende Teilerverhältnis gemäß den eingegebenen Teilerverhältnis-Daten (D) als beliebige digitale Festkommazahl oder Gleitkommazahl über einen Teilerverhältnis-Datenbus (15) einer Zahlenaufteiler-Schaltung (11) zugeführt, welche den Vorkommaanteil dieser Zahl als digitales Vorkommaanteil-Steuersignal (Di) über einen Vorkommaanteil-Datenbus (17) direkt dem Teileraddierer (12) zuführt, weil es sich als vorteilhaft erwiesen hat, nur den gebrochenzahligen Nachkommaanteil als digitales Nachkommaanteil-Steuersignal (Df) zur Ansteuerung der volldigitalen Delta-Sigma-Modulatorschaltung (23) zu verwenden. Der Nachkommaanteil dieser Zahl wird als digitales Nachkommaanteil-Steuersignal (Df) über einen Nachkommaanteil-Multibitdatenbus (16) dem digitalen Eingangsaddierer (13) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt. Das über einen Ausgangs-Datenbus (18) als digitaler Zahlenwert (Dn) bereitgestellte Ausgangssignal der digitalen inneren Delta-Sigma-Modulatorschaltung (14) wird dann – bei herkömmlichen modernen volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen – sowohl einerseits über den Teiler-Datenbus (19) dem Teileraddierer (12) zugeführt, der das digitale Vorkommaanteil-Steuersignal (Di) und das von der volldigitalen Delta-Sigma-Modulatorschaltung (23) verarbeitete ursprüngliche digitale Nachkommaanteil-Steuersignal (Df) mit Hilfe des Teileraddierers (12) als Teiler-Zahlenwert (N) gemäß des einzustellenden Teilerverhältnisses additiv zusammen fügt und dann über den digitalen Frequenzteiler-Datenbus (21) an die Frequenzteilerschaltung (7) übergibt und parallel dazu über einen Rückkopplungs-Datenbus (20) dem invertierenden Eingang des digitalen Eingangsaddierers (13) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zuführt, der den digitalen Differenzwert über einen inneren Datenbus (22) zu einer digitalen inneren Delta-Sigma-Modulatorschaltung (14) weiterführt, wobei diese digitale innere Delta-Sigma-Modulatorschaltung (14) dann jeweils eine Delta-Sigma-Modulatorschaltung erster Ordnung, zweiter Ordnung, dritter Ordnung oder höherer Ordnung sein kann. Durch das Zusammenwirken des invertierenden Einganges des digitalen Eingangsaddierers (13) mit dem inneren Datenbus (22), der digitalen inneren Delta-Sigma-Modulatorschaltung (14), dem Ausgangs-Datenbus (18) für den Ausgangswert und dem Rückkopplungs-Datenbus (20) ergibt sich eine geschlossenen Regelschleife für die volldigitale Delta-Sigma-Modulatorschaltung (23) dergestalt, dass der über den Ausgangs-Datenbus (18) für den Ausgangswert bereitgestellte digitale Zahlenwert (Dn) der volldigitalen Delta-Sigma-Modulatorschaltung (23) im zeitlichen Mittel zwar dem über den Nachkommaanteil-Multibitdatenbus (16) zugeführten Nachkommaanteil in Form des digitalen Nachkommaanteil-Steuersignals (Df) im digitalen Zahlenwert exakt entspricht, jedoch der jeweilige Augenblickswert während kurzer Zeiträume in schneller Reihenfolge variiert, wodurch die Frequenzteilerschaltung (7) im zeitlichen Mittel jedes beliebige Teilerverhältnis realisieren kann. Die volldigitale Delta-Sigma-Modulatorschaltung (23) setzt somit das digitale Nachkommaanteil-Steuersignal (Df) in eine kontinuierliche Folge ganzer Zahlen um, die somit das Ausgangssignal in Form des digitalen Zahlenwertes (Dn) bilden. Dabei ergibt sich der Nachkommaanteil in Form des digitales Nachkommaanteil-Steuersignals (Df) als auf die Zahl der Iterationsschritte normierte Gesamtsumme aller digitaler Zahlenwerte (Dn). Durch diese Maßnahme werden die durch das Umschalten des Teilerverhältnisses verursachten Störungen im Ausgangsspektrum des kontinuierlichen hochfrequenten Ausgangssignals (9) wegen der speziellen Schaltfolge der volldigitalen Delta-Sigma-Modulatorschaltung (23) in einen Frequenzbereich verschoben, in dem sie sich leicht vom Schleifenfilter (5) ausfiltern lassen. Um den hier relevanten Stand der Technik zu verdeutlichen, soll an dieser Stelle noch einmal zusammengefasst werden, dass das einzustellende Teilerverhältnis gemäß den Teilerverhältnis-Daten (D) in einen Vorkommaanteil, realisiert durch das digitale Vorkommaanteil-Steuersignal (Di), und einen Nachkommaanteil, realisiert durch das digitale Nachkommaanteil-Steuersignal (Df), aufgespalten wird; und das Teilerverhältnis, gemäß dem Teiler-Zahlenwert (N), der Frequenzteilerschaltung (7) wird mittels eines Pseudo-Zufallsignals, welches von der volldigitalen Delta-Sigma-Modulatorschaltung (23) geliefert wird, kontinuierlich umgeschaltet.From the comparison of the time sequence of the edges of these two input signals now generates the phase detector circuit ( 3 ) an output signal for controlling a charge pump ( 4 ). Depending on the specific nature of the structure of the circuit, various scenarios are now possible. For example, a typical circuit arrangement would cause the charge pump ( 4 ) depending on the time difference of both edges more charge in the connected loop filter ( 5 ), whereby the voltage for controlling the frequency of the frequency-variable oscillator circuit ( 6 ) is varied to a certain value increasingly, that is, for example, the voltage for controlling the frequency of the frequency-variable oscillator circuit ( 6 ), when the signal edge of the digital reference signal ( 10 ) changes from "low" to "high" at a later time than with the digital comparison signal ( 8th ). Conversely, a typical circuit arrangement would, for example, cause the charge pump ( 4 ) depending on the reversed time difference of both edges negative charge in the connected loop filter ( 5 ), whereby the voltage for controlling the frequency of the frequency-variable oscillator circuit ( 6 ) is varied to a certain value decreasing, that is, for example, the voltage for controlling the frequency of the frequency-variable oscillator circuit ( 6 ) drop when the signal edge of the digital reference signal ( 10 ) changes from "low" to "high" at an earlier time than with the digital comparison signal ( 8th ). The described circuit blocks are connected in such a way that the interaction of these circuit blocks results in a self-contained control loop which causes the frequency of the continuous high-frequency output signal ( 9 ) is kept constant at a value which is determined by the respective divider ratio of the frequency divider circuit ( 7 ) and thus the respective value of the digital divisor numerical value (N), which by a digital frequency divider data bus ( 21 ) of the frequency divider circuit ( 7 ) is determined. The loop filter ( 5 ) acts like a low-pass filter and prevents the voltage to control the frequency of the frequency-variable oscillator circuit ( 6 ) can change abruptly. Thus, it has an integrating effect on the otherwise erratic voltage curve, which is due to the constant switching of the current direction in the charge pump ( 4 ). To obtain any division ratios of the frequency divider circuit ( 7 ), the respective digital value of the divisor numerical value (N) is continuously varied. As a result, the dividing ratio to be set according to the input divider ratio data (D) is finally achieved in the time average. In older, simpler versions of fractional-N PLL frequency synthesizer circuits, the divisor numerical value (N) of the frequency divider circuit ( 7 ) after one temporarily increased by one, for example. Therefore, such a circuit is also often referred to as an N / N + 1 divider circuit. In modern versions of fully digital delta-sigma modulator fractional-N PLL frequency synthesizer circuits, the frequency divider circuit ( 7 ) is a digital multi-modulus divider, which assumes the most different divider ratios in normal operation, that is, for example, from N-7 to N + 8. This depends on the special properties of the fully digital delta-sigma modulator circuit ( 23 ) and will be discussed below by way of example. First, the divisor ratio to be set in accordance with the divisor ratio data (D) is input as any digital fixed point number or floating point number over a divisor data bus (FIG. 15 ) a numeric divider circuit ( 11 ) which feeds the precompression component of this number as a digital precompression component control signal (Di) via a precomata component data bus (FIG. 17 ) directly to the divider adder ( 12 ), because it has proved to be advantageous to use only the fractional decimal fraction as digital decimal fraction control signal (Df) for driving the fully digital delta-sigma modulator circuit ( 23 ) to use. The fractional part of this number is transmitted as a digital fractional part control signal (Df) via a fractional part multi-bit data bus ( 16 ) the digital input adder ( 13 ) of the fully digital delta-sigma modulator circuit ( 23 ). This via an output data bus ( 18 ) provided as digital numerical value (Dn) output signal of the digital inner delta-sigma modulator circuit ( 14 ) is then - in conventional modern fully digital delta-sigma modulator (DD-DSM) controlled fractional-N PLL frequency synthesizer circuits - both on the one hand via the divider data bus ( 19 ) the divider adder ( 12 ) which supplies the digital precompression control signal (Di) and that of the fully digital delta-sigma modulator circuit ( 23 ) processed original digital fractional part control signal (Df) using the splitter adder ( 12 ) is additively added as a divisor numerical value (N) according to the divider ratio to be set and then transmitted via the digital frequency divider data bus ( 21 ) to the frequency divider circuit ( 7 ) and in parallel via a feedback data bus ( 20 ) the inverting input of the digital input adder ( 13 ) of the fully digital delta-sigma modulator circuit ( 23 ) which supplies the digital difference value via an internal data bus ( 22 ) to a digital inner delta-sigma modulator circuit ( 14 ), this digital inner delta-sigma modulator circuit ( 14 ) may then each be a first order, second order, third order, or higher order delta sigma modulator circuit. Due to the interaction of the inverting input of the digital input adder ( 13 ) with the inner data bus ( 22 ), the digital inner delta-sigma modulator circuit ( 14 ), the output data bus ( 18 ) for the output value and the feedback data bus ( 20 ) results in a closed loop for the fully digital delta-sigma modulator circuit ( 23 ) in such a way that via the output data bus ( 18 ) provided for the output value digital numerical value (Dn) of the fully digital delta-sigma modulator circuit ( 23 ) in the time average over the fractional part multi-bit data bus ( 16 ) supplied in the form of the digital decimal-portion control signal (Df) in the digital numerical value exactly, but the respective instantaneous value varies during short periods in rapid order, whereby the frequency divider circuit ( 7 ) can realize any desired divider ratio in the time average. The fully digital delta-sigma modulator circuit ( 23 ) thus converts the digital decimal portion control signal (Df) into a continuous sequence of integers, thus forming the output signal in the form of the digital numerical value (Dn). In this case, the fractional part in the form of the digital decimal point control signal (Df) results as a total of all digital numerical values (Dn) normalized to the number of iteration steps. By this measure, the disturbances caused by the switching of the divider ratio in the output spectrum of the continuous high-frequency output signal ( 9 ) because of the special switching sequence of the fully digital delta-sigma modulator circuit ( 23 ) is shifted to a frequency range in which it is easily removed from the loop filter ( 5 ) filter out. In order to clarify the relevant prior art, it should again be summarized here that the divisor ratio to be set according to the divider ratio data (D) is converted into a pre-comma part, realized by the digital pre-commutation control signal (Di), and a fractional part, realized by the digital fractional part control signal (Df), is split; and the divider ratio, according to the divisor numerical value (N), of the frequency divider circuit ( 7 ) is generated by means of a pseudo-random signal which is generated by the fully digital delta-sigma modulator circuit ( 23 ) is switched continuously.
Zur weiteren Optimierung des Timings wird das digitale Bezugssignal (10) an einer Verzweigungsstelle für das Taktsignal (30), wobei diese Verzweigungsstelle zweckmäßigerweise durch eine elektronische Pufferschaltung gegen Überlastung abgesichert sein kann, als Taktsignal (clk) mit Hilfe der Taktsignalleitung (25) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt. Weiterhin kann ein Rücksetzsignal (rst) mit Hilfe der Rücksetzsignalleitung (26) ebenfalls der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt werden, wodurch das Timing der volldigitalen Delta-Sigma-Modulatorschaltung (23) zusätzlich gesteuert werden kann. Bei volldigitalen Delta-Sigma-Modulator Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen werden somit im Idealfall keine unerwünschten deterministischen sinusförmigen Störsignalanteile – die sogenannten Spurs – erzeugt, welche mit ihrem Frequenzspektrum oft in geringer Nähe zum gezielt erzeugten Trägersignal liegen und dann Basisband-Spurs genannt werden. In der realen Praxis werden jedoch durch Überkopplungen, durch nichtlineare Ladungspumpen und andere nichtideale Gegebenheiten oder elektronische Schaltungsbausteine immer wieder Spurs erzeugt, die beispielsweise nur einige 10 Kilohertz bis 100 Kilohertz neben dem erwünschten Trägersignal liegen und deshalb für die überwiegende Zahl der Anwendungsfälle nicht hinreichend ausgefiltert werden können, was zu Funktionsdegradierungen der gesamten komplexen elektronischen Schaltung führen kann. Zur Analyse der Problematik kann das Zusammenspiel der jeweils beteiligten Signale und die elektronischen Verhältnisse in modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen mit Hilfe des Computers simuliert werden. Es offenbaren sich daraufhin als störende Ursache eine Anzahl überlagerter sinusförmige Signalanteile, die offensichtlich phasenstarr mit dem Timing des Delta-Sigma-Modulators zusammenhängen. Eine einfache mathematische Beleuchtung erhellt die Zusammenhänge und zeigt die Problemlösung auf.To further optimize the timing, the digital reference signal ( 10 ) at a branch point for the clock signal ( 30 ), whereby this branching point can expediently be protected against overload by an electronic buffer circuit, as a clock signal (clk) with the aid of the clock signal line ( 25 ) of the fully digital delta-sigma modulator circuit ( 23 ). Furthermore, a reset signal (rst) by means of the reset signal line ( 26 ) also of the fully digital delta-sigma modulator circuit ( 23 ), whereby the timing of the fully digital delta-sigma modulator circuit ( 23 ) can be additionally controlled. In the case of fully digital delta-sigma modulator fractional-N-PLL frequency synthesizer circuits, in the ideal case no unwanted deterministic sinusoidal interference signal components - the so-called spurs - are generated, which often lie with their frequency spectrum in close proximity to the specifically generated carrier signal and then called baseband spurs become. In real practice, however, are through Overcoupling, generated by non-linear charge pumps and other non-ideal conditions or electronic circuit modules Spurs again and again, for example, only a few 10 kilohertz to 100 kilohertz next to the desired carrier signal and therefore can not be sufficiently filtered out for the vast number of applications, resulting in functional degradation of the entire can lead to complex electronic circuit. To analyze the problem, the interaction of the respective signals involved and the electronic conditions in modern DD-DSM fractional-N PLL frequency synthesizer circuits can be simulated using the computer. As a result, a number of superimposed sinusoidal signal components, which are obviously phase-locked with the timing of the delta-sigma modulator, are revealed. A simple mathematical lighting illuminates the connections and shows the problem solution.
Unter der Annahme einer reinen Phasenmodulation gilt für den Phasenwinkel φ(t) des Ausgangssignals der Zusammenhang: mit der konstanten Sollfrequenz f 0 / Soll , den jeweiligen Basisband-Spurfrequenzen fSpur,i, den jeweiligen Phasenwinkeln φi und den jeweiligen Amplituden Ai der Basisband-Spurs. Hierbei entspricht der Zeitpunkt t = 0 dem Startzeitpunkt des jeweils hierbei verwendeten Delta-Sigma-Modulators. Im nächsten Simulationsschritt wird nun die Sollfrequenz nicht konstant gehalten, sondern sie wird variiert. Da die jeweiligen, einzelnen Amplituden Ai der Basisband-Spurs im Vergleich zur Amplitude der Sollfrequenz um einige Größenordnungen kleiner sind, gilt nun für den Phasenwinkel φ(t) des Ausgangssignals bei einer variablen Sollfrequenz mit sehr guter Näherung: φ(t) ≈ 2π∫f 0 / Soll(t)dt. (02) Assuming a pure phase modulation, the following applies to the phase angle φ (t) of the output signal: with the constant nominal frequency f 0 / target , the respective baseband track frequencies f track, i , the respective phase angles φ i and the respective amplitudes A i of the baseband tracks . Here, the time t = 0 corresponds to the start time of each delta-sigma modulator used here. In the next simulation step, the setpoint frequency is not kept constant, but it is varied. Since the respective individual amplitudes A i of the baseband spurs are smaller by a few orders of magnitude compared to the amplitude of the nominal frequency, the phase angle φ (t) of the output signal at a variable nominal frequency with a very good approximation now applies: φ (t) ≈ 2π∫f 0 / setpoint (t) dt. (02)
Mit einem Lösungsansatz in der Form: ergibt sich durch Einsetzen und Umformen der Gleichungen als Bedingung für die Auslöschung der störenden Spektralanteile der Zusammenhang: With a solution in the form: results from inserting and transforming the equations as a condition for the extinction of the interfering spectral components of the relationship:
Die Störungen können also kompensiert werden, wenn die konstante Sollfrequenz f 0 / Soll zunächst gezielt mit sinusförmigen Signalen geringer Amplitude gemäß der Gleichung (03) und der Gleichung (04) überlagert wird. Um diese Maßnahme zur Beseitigung der Basisband-Spurs mit möglichst geringem schaltungstechnischen Aufwand zu realisieren, wird erfindungsgemäß lediglich der gebrochenzahligen Nachkommaanteil in Form des digitalen Nachkommaanteil-Steuersignals (Df) zur Ansteuerung der volldigitalen Delta-Sigma-Modulatorschaltung (23) – mit Hilfe einer erfindungsgemäßen und als Erweiterung der bisher bekannten volldigitalen Delta-Sigma-Modulatorschaltungen zusätzlich eingefügten synchronen Frequenzmodulatorschaltung (24) – mit einer Anzahl von sinusförmigen Schwingungen moduliert. Die 2 zeigt schematisch den typischen Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung mit einem Ausführungsbeispiel der erfindungsgemäßen Schaltungserweiterung in Form einer zusätzlichen synchronen Frequenzmodulatorschaltung (24) und deren einfache Integration in die herkömmliche Schaltung. Zusätzlich zu den jeweils vom Stand der Technik her bekannten elektronischen Bausteinen zum Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung, befindet sich nun eine erfindungsgemäße synchrone Frequenzmodulatorschaltung (24) zwischen der Zahlenaufteiler-Schaltung (11) und der volldigitalen Delta-Sigma-Modulatorschaltung (23), wodurch der von der Zahlenaufteiler-Schaltung (11) ausgehende Nachkommaanteil-Multibitdatenbus (16), über den der gebrochenzahlige Nachkommaanteil, repräsentiert durch das digitale Nachkommaanteil-Steuersignal (Df), zur Ansteuerung der volldigitalen Delta-Sigma-Modulatorschaltung (23) geführt wird, zunächst erst mal umgeleitet wird. Der digitale Zahlenwert des von der Zahlenaufteiler-Schaltung (11) ausgehenden gebrochenzahligen Nachkommaanteils in Form des digitalen Nachkommaanteil-Steuersignals (Df) gelangt somit zunächst über einen Multibitbus-Steuersignaleingang (28) in die synchrone Frequenzmodulatorschaltung (24). Hier werden diesen digitalen Zahlenwerten zusätzliche, in einem programmierbaren Speicher in Form einer sogenannten Lookup-Tabelle abgelegten Daten von verschiedenen sinusförmigen Schwingungsverläufen, zeitlich diskretisiert, mit unterschiedlichen Frequenzen und unterschiedlichen Amplituden zugefügt. Durch diese Maßnahme wird das digitale Nachkommaanteil-Steuersignals (Df), welches den gebrochenzahligen Nachkommaanteil repräsentiert, digital moduliert. Es gelangt anschließend als dergestalt digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm) zum Multibitbus-Steuersignalausgang (29) und anschließend dann über den Frequenzmodulator-Datenbus (27) erst zur volldigitalen Delta-Sigma-Modulatorschaltung (23) und wird als nun modulierter digitaler Zahlenwert zur Ansteuerung verwendet. Die Synchronität der synchronen Frequenzmodulatorschaltung (24), welche einen außerordentlich signifikanten Einfluss auf die Signalqualität des kontinuierlichen hochfrequenten Ausgangssignals (9) hat, wird dadurch sicher gestellt, dass sowohl für die synchrone Frequenzmodulatorschaltung (24) als auch für die volldigitalen Delta-Sigma-Modulatorschaltung (23), ein und dieselbe Taktsignalleitung (25) für die jeweiligen, an der Verzweigungsstelle für das Taktsignal (30) ausgekoppelten Taktsignale (clk) und ein und dieselbe Rücksetzsignalleitung (26) für die jeweiligen Rücksetzsignale (rst) verwendet werden. Durch die gemeinsame Nutzung der jeweiligen Leitungen ist sichergestellt, dass die jeweils beteiligten zeitvarianten Signale für beide elektronischen Bausteine stets identisch sind. Die hier vorgestellte Variante ist nur ein typisches Anwendungsbeispiel. Es sind zahlreiche zweckmäßige Modifikationen der Schaltungsanordnungen denkbar. Alternativ können beispielsweise auch Synchronisationsmaßnahmen mit Hilfe von aus den inneren Parametern der volldigitalen Delta-Sigma-Modulatorschaltung (23) abgeleiteten Signalen vorgenommen werden, wenn dies von Vorteil ist. Eine weitergehende Synchronisation zur Frequenzteilerschaltung (7) ist nicht erforderlich, da diese alle Zustände im Vergleich zu den Frequenzen fSpur,i der Basisband-Spurs sehr schnell durchläuft und so die dadurch erzeugten Phasenfehler vernachlässigbar gering sind. Die 3 zeigt schematisch beispielhaft den inneren schaltungstechnischen Aufbau der synchronen Frequenzmodulatorschaltung (24) als erfindungsgemäße Schaltungserweiterung. Die synchrone Frequenzmodulatorschaltung (24) besitzt einen digitalen Modulationsaddierer (35) und eine hinreichende Anzahl von gleichartig aufgebauten, aber mit unterschiedlichen Daten programmierten, digitalen Signalgeneratoren (31), (32), (33) und (34) für jeweils sinusförmige Datenstromsignale (fm1), (fm2), (fm3) und (fm4). Die Anzahl der digitalen Signalgeneratoren kann prinzipiell beliebig gewählt werden. In dem hier gezeigten Ausführungsbeispiel sind willkürlich vier digitale Signalgeneratoren (31), (32), (33) und (34) eingezeichnet worden, was eher eine untere Grenze der Anzahl darstellt. Dabei erzeugt in der hier beispielhaft wiedergegebenen Schaltung der digitale Signalgenerator (31) das Datenstromsignal (fm1), der digitale Signalgenerator (32) das Datenstromsignal (fm2), der digitale Signalgenerator (33) das Datenstromsignal (fm3) und der digitale Signalgenerator (34) das Datenstromsignal (fm4). Die Punkte in der 3 zwischen dem digitalen Signalgenerator (33) und dem digitalen Signalgenerator (34) sollen symbolisch andeuten, dass die Anzahl der digitalen Signalgeneratoren über das gezeichnete Maß hinaus prinzipiell beliebig erweitert werden kann. Alle digitalen Signalgeneratoren (31), (32), (33) und (34) sind baugleich aufgebaut und somit schaltungstechnisch identisch. Der Unterschied zwischen den einzelnen digitalen Signalgeneratoren liegt lediglich in der Programmierung, also in den – in den jeweiligen digitalen Signalgeneratoren (31), (32), (33) und (34) abgelegten – unterschiedlich abgespeicherten Informationen, d. h. in den unterschiedlichen Daten in Form der sich darin befindlichen abgespeicherten jeweiligen Lookup-Tabellen. Über einen Taktsignaleingang (50) erhalten die jeweiligen digitalen Signalgeneratoren (31), (32), (33) und (34) alle gleichzeitig dieselben Taktsignale (clk) über eine gemeinsame Taktsignalleitung (25). Damit ist ein zeitsynchrones Auslesen der jeweiligen Datenstromsignale mit Sicherheit gewährleistet. Darüber hinaus erhalten die digitalen Signalgeneratoren (31), (32), (33) und (34) über einen Rücksetzsignaleingang (51) auch jeweils alle gleichzeitig dieselben Rücksetzsignale (rst) über eine gemeinsame Rücksetzsignalleitung (26). Auch damit ist ein zeitsynchrones Auslesen der jeweiligen Datenstromsignale mit Sicherheit gewährleistet. Durch dieselben Rücksetzsignale (rst) auf der gemeinsamen Rücksetzsignalleitung (26) und durch die dieselben Taktsignale (clk) auf der gemeinsamen Taktsignalleitung (25) wird der Abruf der Daten, der in den jeweiligen internen Lookup-Tabellen abgespeicherten Signalverläufe, synchron initiiert. Es werden somit die abgerufenen zeitlich diskretisierten sinusförmigen Spannungsschwankungen mit zuvor eingespeicherten vorgegebenen Amplituden, Frequenzwerten und Nullphasenwinkeln als digitalisiertes Datenstromsignal (fm1) bis (fm4) der jeweiligen digitalen Signalgeneratoren (31) bis (34) als Ausgangssignale zeitlich synchron erzeugt. Die Werte dieser jeweiligen digitalen Ausgangssignale werden anschließend über den jeweiligen Multibit-Modulationsdatenbus (36), (37), (38) und (39) dem digitalen Modulationsaddierer (35) zugeführt. Zusätzlich wird noch das digitale Nachkommaanteil-Steuersignal (Df) über den Nachkommaanteil-Multibitdatenbus (16) ebenfalls dem digitalen Modulationsaddierer (35) zugeführt. Die Summe aller dieser digitalen Signale ergibt als Ausgangssignal das digital modulierte digitale Nachkommaanteil-Steuersignal (Dfm), welches über den Frequenzmodulator-Datenbus (27) und über den Multibitbus-Steuersignalausgang aus der synchronen Frequenzmodulatorschaltung (24) kommend anschließend dem digitalen Eingangsaddierer (13) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt und dort weiter bestimmungsgemäß verarbeitet wird. Wie bereits erwähnt wurde, kann die Anzahl der digitalen Signalgeneratoren prinzipiell beliebig gewählt werden. In der Praxis zeigt sich bereits bei einer Anzahl von vier digitalen Signalgeneratoren eine signifikante Verbesserung der Signalqualität. Für noch bessere Ergebnisse kann die Anzahl ohne große Probleme auch beispielsweise auf sechzehn erhöht werden. Es ist jedoch stets verantwortungsvoll abzuwägen, ob der mit einer noch weitere Erhöhung der Anzahl der digitalen Signalgeneratoren zwangsläufig verbundene erhöhte Schaltungsbedarf, Flächenverbrauch, Stromaufnahme usw. für den jeweiligen Anwendungsfall gerechtfertigt ist. Die 4 zeigt schematisch beispielhaft weitere Details des schaltungstechnischen Aufbaus von elektronischen Bausteinen der erfindungsgemäßen Schaltungserweiterung. Es ist als Beispiel der innere Aufbau des digitale Signalgenerators (31) dargestellt. Da alle digitalen Signalgeneratoren identisch aufgebaut sind und sich lediglich durch die im internen Speicher abgelegten Daten unterscheiden, genügt die detaillierte beispielhafte Beschreibung nur dieses einen Bausteins. Ein digitaler Signalgenerator (31) besitzt als Indexgenerator einen Zählerbaustein (41). Um ein Auseinanderlaufen mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) zu vermeiden, muss der Zählerbaustein (41) die gleiche Breite wie deren Akkumulatoren besitzen, also beispielsweise 32 Bit breit sein. Bei jeder Flanke des Taktsignals (clk) auf der gemeinsamen Taktsignalleitung (25) wird nun dieser Zählerbaustein (41) mit einem digitalen Inkrementwert, welcher zuvor im Inkrementwertdatenspeicher (44) abgespeichert wurde, beaufschlagt. Dazu wird der aktuelle Zählerwert über den internen Datenbus (46) einem digitalen Generator-Addierer (42) zugeführt, welcher aus einem programmierbaren Inkrementwertdatenspeicher (44) über einen internen Inkrement-Datenbus (47) den zuvor abgespeicherten Wert dem digitalen Generator-Addierer (42) zuführt, welcher die Summe dieser beiden digitalen Werte über einen weiteren internen Addierer-Datenbus (48) zum Zählerbaustein (41) zurückführt. Zweckmäßigerweise werden lediglich die vier obersten signifikanten Datenbits oder eine andere sinnvoll zu wählende Anzahl der obersten signifikanten Datenbits des Zählerbaustein (41) dazu verwendet, um mit Hilfe des Zählerbaustein-Datenbusses (45) als Index aus einem als Lookup-Tabelle dienenden Funktionsverlaufsdatenspeicher (43) die zuvor abgespeicherten mathematischen Datenwerte einer zu verschiedenen Zeitpunkten diskretisierten, sinusförmigen Schwingung mit programmierbaren Werten für die Amplitude, die Frequenz und den Phasenwinkel abzurufen und als digitales Ausgangssignal über den Multibit-Modulationsdatenbus (36) dem digitalen Modulationsaddierer (35) zuzuführen. Es werden auf diese Art und Weise die zuvor abgespeicherten mathematischen Datenwerte als Funktionsverläufe in der mathematischen Form f(t) = Bisin(2πfSpur ,i·t + φi) (05) digital diskretisiert auf beispielsweise sechzehn oder mehr als sechzehn verschiedenen Zeitpunkten, abgerufen. Über einen gemeinsamen Programmierdatenbus (49) werden die jeweiligen Informationen als Programmierdaten (DR) für den programmierbaren Inkrementwertdatenspeicher (44) und den Funktionsverlaufsdatenspeicher (43) über einen gemeinsamen Schnittstelleneingang (40) zugeführt. Ein damit verbundenes Programmierinterface erleichtert das bequeme Ablegen der Daten sowohl im Funktionsverlaufsdatenspeicher (43) als auch im Inkrementwertdatenspeicher (44) und gestattet somit eine jederzeit mögliche Korrektur und Optimierung der Datensätze. Insbesondere können durch das nachträgliche Anpassen der Datensätze auch weitere Störungen im Signalspektrum, die erst später messtechnisch ermittelt werden aber deren Herkunft weitestgehend unbekannt ist, durch die gezielte Wahl der Datenwerte effektiv bekämpft werden. Somit ist die vorgestellte Erfindung für die Praxis sehr gut geeignet und besitzt einen erheblichen wirtschaftlichen Nutzen.The disturbances can thus be compensated if the constant nominal frequency f 0 / target initially superimposed selectively with sinusoidal signals of low amplitude according to the equation (03) and the equation (04). In order to realize this measure for eliminating the baseband spurs with the lowest possible circuitry complexity, according to the invention, only the fractional decimal fraction in the form of the digital decimal fraction control signal (Df) for driving the fully digital delta-sigma modulator circuit ( 23 ) - with the aid of a synchronous frequency modulator circuit according to the invention and additionally inserted as an extension of the hitherto known fully digital delta-sigma modulator circuits ( 24 ) - modulated with a number of sinusoidal oscillations. The 2 schematically shows the typical structure of a modern DD-DSM fractional-N PLL frequency synthesizer circuit with an embodiment of the circuit expansion according to the invention in the form of an additional synchronous frequency modulator circuit ( 24 ) and their easy integration into the conventional circuit. In addition to the electronic components known from the prior art for constructing a modern DD-DSM fractional-N PLL frequency synthesizer circuit, there is now a synchronous frequency modulator circuit according to the invention ( 24 ) between the number divider circuit ( 11 ) and the fully digital delta-sigma modulator circuit ( 23 ), whereby the number divider circuit ( 11 ) outgoing decimal part multibit data bus ( 16 ), via which the fractional decimal fraction, represented by the digital decimal fraction control signal (Df), for driving the fully digital delta-sigma modulator circuit ( 23 ) is led, first is first redirected. The digital numeric value of the numeric divider circuit ( 11 ) outgoing fractional decimal part in the form of the digital decimal point control signal (Df) thus first passes through a multi-bit bus control signal input ( 28 ) into the synchronous frequency modulator circuit ( 24 ). Here are these digital numerical values additional, in one programmable memory in the form of a so-called look-up table stored data of different sinusoidal waveforms, discretized in time, added with different frequencies and different amplitudes. This measure digitally modulates the digital post-commutation control signal (Df), which represents the fractional fractional part. It then passes as a digitally modulated digital decimal point control signal (Dfm) to the multi-bit bus control signal output ( 29 ) and then via the frequency modulator data bus ( 27 ) first to the fully digital delta-sigma modulator circuit ( 23 ) and is used as the now modulated digital numerical value for driving. The synchronicity of the synchronous frequency modulator circuit ( 24 ), which has an extraordinarily significant influence on the signal quality of the continuous high-frequency output signal ( 9 ), this ensures that both for the synchronous frequency modulator circuit ( 24 ) as well as for the fully digital delta-sigma modulator circuit ( 23 ), one and the same clock signal line ( 25 ) for the respective ones, at the branch point for the clock signal ( 30 ) coupled out clock signals (clk) and one and the same reset signal line ( 26 ) can be used for the respective reset signals (rst). By sharing the respective lines, it is ensured that the respectively time-variant signals involved are always identical for both electronic components. The variant presented here is only a typical application example. Numerous expedient modifications of the circuit arrangements are conceivable. Alternatively, for example, synchronization measures can also be performed with the aid of the internal parameters of the fully digital delta-sigma modulator circuit ( 23 ) derived signals, if this is an advantage. A further synchronization to the frequency divider circuit ( 7 ) is not required because it passes through all states very quickly compared to the frequencies f track, i of the baseband track and thus the phase errors generated thereby are negligible. The 3 schematically shows by way of example the internal circuit construction of the synchronous frequency modulator circuit ( 24 ) as a circuit extension according to the invention. The synchronous frequency modulator circuit ( 24 ) has a digital modulation adder ( 35 ) and a sufficient number of similarly constructed, but programmed with different data, digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ) for respective sinusoidal data stream signals (fm1), (fm2), (fm3) and (fm4). The number of digital signal generators can in principle be chosen arbitrarily. In the embodiment shown here four arbitrary digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ), which is rather a lower limit of the number. In this case, in the circuit reproduced here by way of example, the digital signal generator ( 31 ) the data stream signal (fm1), the digital signal generator ( 32 ) the data stream signal (fm2), the digital signal generator ( 33 ) the data stream signal (fm3) and the digital signal generator ( 34 ) the data stream signal (fm4). The points in the 3 between the digital signal generator ( 33 ) and the digital signal generator ( 34 ) symbolically indicate that the number of digital signal generators can in principle be extended arbitrarily beyond the marked extent. All digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ) are structurally identical and thus identical in terms of circuitry. The difference between the individual digital signal generators lies only in the programming, ie in the - in the respective digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ) - differently stored information, ie in the different data in the form of the stored therein respective lookup tables. Via a clock signal input ( 50 ) receive the respective digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ) all simultaneously the same clock signals (clk) via a common clock signal line ( 25 ). This ensures a time-synchronous readout of the respective data stream signals with certainty. In addition, the digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ) via a reset signal input ( 51 ), all at the same time the same reset signals (rst) via a common reset signal line ( 26 ). This ensures a time-synchronous readout of the respective data stream signals with certainty. By the same reset signals (rst) on the common reset signal line ( 26 ) and by the same clock signals (clk) on the common clock signal line (FIG. 25 ), the retrieval of the data, the signal waveforms stored in the respective internal look-up tables, is initiated synchronously. Thus, the retrieved temporally discretized sinusoidal voltage fluctuations with previously stored predetermined amplitudes, frequency values and zero phase angles as digitized data stream signal (fm1) to (fm4) of the respective digital signal generators ( 31 ) to ( 34 ) generated synchronously as output signals in time. The values of these respective digital output signals are then transmitted via the respective multi-bit modulation data bus ( 36 ) 37 ) 38 ) and ( 39 ) the digital modulation adder ( 35 ). In addition, the digital decimal-proportion control signal (Df) is also transmitted via the fractional-part multi-bit data bus (FIG. 16 ) also to the digital modulation adder ( 35 ). The sum of all these digital signals gives as output the digitally modulated digital decimal fraction control signal (Dfm), which is transmitted via the frequency modulator data bus (Dfm). 27 ) and via the multibit bus control signal output from the synchronous frequency modulator circuit ( 24 ) then the digital input adder ( 13 ) of the fully digital delta-sigma modulator circuit ( 23 ) is fed and further processed as intended. As already mentioned, the number of digital signal generators can in principle be chosen arbitrarily. In practice, a significant improvement in signal quality is already evident in a number of four digital signal generators. For even better results, the number can be without big problems too for example, be increased to sixteen. However, it is always to be weighed responsibly, whether the increased circuit requirement, area consumption, power consumption, etc. inevitably associated with a further increase in the number of digital signal generators is justified for the respective application. The 4 schematically shows, by way of example, further details of the circuit construction of electronic components of the circuit expansion according to the invention. It is an example of the internal structure of the digital signal generator ( 31 ). Since all digital signal generators are constructed identically and differ only by the data stored in the internal memory, the detailed exemplary description of only one of these blocks suffices. A digital signal generator ( 31 ) has a counter module as index generator ( 41 ). To avoid divergence with the fully digital delta-sigma modulator circuit ( 23 ), the counter module ( 41 ) have the same width as their accumulators, so for example be 32 bits wide. On each edge of the clock signal (clk) on the common clock signal line ( 25 ), this counter module ( 41 ) with a digital increment value previously stored in the increment value data memory ( 44 ) was stored, charged. For this purpose, the current counter value via the internal data bus ( 46 ) a digital generator adder ( 42 ), which consists of a programmable increment value data memory ( 44 ) via an internal increment data bus ( 47 ) the previously stored value to the digital generator adder ( 42 ) which supplies the sum of these two digital values via a further internal adder data bus ( 48 ) to the counter module ( 41 ). Expediently, only the four highest significant data bits or another number of the highest significant data bits of the counter module ( 41 ) is used to determine, by means of the counter module data bus ( 45 ) as an index from a function history datastore serving as a lookup table ( 43 ) retrieve the previously stored mathematical data values of a sinusoidal oscillation discretized at different times with programmable values for the amplitude, the frequency and the phase angle and as a digital output signal via the multibit modulation data bus ( 36 ) the digital modulation adder ( 35 ). In this way, the previously stored mathematical data values are used as function curves in the mathematical form f (t) = B i sin (2πf track , i · t + φ i ) (05) digitally discretized at, for example, sixteen or more than sixteen different times. Via a common programming data bus ( 49 ), the respective information is stored as programming data (DR) for the programmable incremental data memory ( 44 ) and the function history data memory ( 43 ) via a common interface input ( 40 ). An associated programming interface facilitates the convenient storage of the data both in the function history data memory ( 43 ) as well as in the increment value data memory ( 44 ) and thus allows anytime possible correction and optimization of records. In particular, the subsequent adaptation of the data sets can also effectively combat further interferences in the signal spectrum, which are determined later only by measurement but whose origin is largely unknown, through the targeted selection of the data values. Thus, the presented invention is very well suited for the practice and has a significant economic benefit.
Es wurde bisher die synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung beispielhaft im direkten Zusammenhang mit einem sehr geeigneten Anwendungsbeispiel, nämlich einer zeitgemäßen volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung beschrieben. Durch dieses, dem Fachmann sehr geläufige Anwendungsbeispiel, konnte die Wirksamkeit dieses Verfahrens zur Signalverbesserung anschaulich und einsichtig erläutert werden. Es handelt sich bei dem Gegenstand der hier vorgestellten Erfindung jedoch nicht lediglich um eine spezielle Schaltung zur Verbesserung der Signalqualität einer volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung, sondern durchaus auch um ein allgemeineres Verfahren zur Modifizierung des Ausgangssignals einer volldigitalen Delta-Sigma-Modulatorschaltung, wodurch sich auch in anderen Schaltungen, in denen ebenfalls volldigitale Delta-Sigma-Modulator verwendet werden, wie beispielsweise in der Messdatenerfassung, gegebenenfalls vorteilhafte Verbesserungen ergeben können. Dabei liegt dem Verfahren stets ein digitales Abspeichern von mathematischen Datenwerten zahlreicher jeweils zu verschiedenen Zeitpunkten diskretisierter sinusförmiger Schwingungen mit jeweils unterschiedlicher Amplitude, unterschiedlicher Frequenz und unterschiedlichem Nullphasenwinkel zugrunde, wobei jede einzelne diskretisierte sinusförmige Schwingung eine individuelle Speicheradresse erhält. Diese Werte werden in einem Funktionsverlaufsdatenspeicher (43) bereitgestellt, dessen jeweiliger Speicherinhalt durch die Zuführung einer digitalen Indexzahl, deren Wert nach jedem Auslesen des vollständigen Speicherinhaltes durch eine Zufallsgeneratorschaltung kontinuierlich variiert wird, gezielt und sowohl durch ein Taktsignal (clk) als auch durch ein Rücksetzsignal (rst) gesteuert, jeweils taktsynchron als Datenstrom ausgelesen. Dadurch wird ein Modifikationssignals erzeugt, welches durch ein zum Taktsignal und zum Rücksetzsignal taktsynchrones Auslesen von einprogrammierten mathematischen Datenwerten wenigstens einer oder mehr als einer, jeweils zu verschiedenen Zeitpunkten diskretisierter sinusförmiger Schwingungen und der Addition dieser digitalen Zahlenwerte zu den digitalen Zahlenwerten eines unmodifizierten Eingangssignals gebildet wird, wobei das Erzeugen des Modifikationssignals das Modifizieren des Ausgangssignals der volldigitalen Delta-Sigma-Modulatorschaltung durch Zuführung des solchermaßen modulierten Eingangssignals, also anstelle des unmodifizierten Eingangssignals, umfasst. Insbesondere ist dieses Verfahren ganz besonders zum Steuern eines volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktional-N-PLL-Frequenzsynthesizers geeignet, wobei dann durch dieses Verfahren das Ausgangssignal einer volldigitalen Delta-Sigma-Modulatorschaltung durch eine digitale numerische Modulation mit den diskretisierten Daten von unterschiedlichen harmonischen elektrischen Schwingungen modifiziert wird, wobei die Steuersignale dann zum einen das digitale Nachkommaanteil-Steuersignal (Df) und zum anderen das digitale Vorkommaanteil-Steuersignal (Di) des Teilerverhältnisses gemäß der vorgegebenen Teilerverhältnis-Daten (D) sind und wobei die Frequenzteilerschaltung (7) des Fraktional-N-PLL-Frequenzsynthesizers dann durch das so erzeugte Modifikationssignal gesteuert wird. Für dieses Verfahren wird stets eine synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung verwendet. Diese besitzt als erfindungsgemäße Erweiterung zum Stand der Technik eine synchrone Frequenzmodulatorschaltung (24), mit einem Multibitbus-Steuersignaleingang (28), verbunden mit einem Nachkommaanteil-Multibitdatenbus (16) für ein digitales Nachkommaanteil-Steuersignal (Df), des weiteren einen Taktsignaleingang (50), verbunden mit einer Taktsignalleitung (25) für ein Taktsignal (clk), sowie einen Rücksetzsignaleingang (51), verbunden mit einer Rücksetzsignalleitung (26) für ein Rücksetzsignal (rst) und einen Multibitbus-Steuersignalausgang (29), verbunden mit einem Frequenzmodulator-Datenbus (27) für ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm). Schaltungstechnisch besitzt die synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung eine bestimmte Anzahl von beispielsweise vier baugleichen aber individuell programmierbaren, digitalen Signalgeneratoren (31), (32), (33) und (34), die über jeweils einen Multibit-Modulationsdatenbus (36), (37), (38) und (39) mit einem digitalen Modulationsaddierer (35) verbunden sind, welcher seinerseits wiederum über den Frequenzmodulator-Datenbus (27) mit dem Multibitbus-Steuersignalausgang (29) verbunden ist. Dabei ist die synchrone Frequenzmodulatorschaltung (24) so konfiguriert, dass die Taktsignalleitung (25) und die Rücksetzsignalleitung (26) so verschaltet sind, dass alle digitalen Signalgeneratoren (31), (32), (33) und (34) gleichzeitig dasselbe Taktsignal (clk) und gleichzeitig dasselbe Rücksetzsignal (rst) erhalten und dass sowohl das vom digitalen Signalgenerator (31) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm1) über einen Multibit-Modulationsdatenbus (36) als auch das vom digitalen Signalgenerator (32) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm2) über einen Multibit-Modulationsdatenbus (37) als auch das vom digitalen Signalgenerator (33) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm3) über einen Multibit-Modulationsdatenbus (38) als auch das vom digitalen Signalgenerator (34) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm4) über einen Multibit-Modulationsdatenbus (39) als auch das digitale Nachkommaanteil-Steuersignal (Df) über einen Nachkommaanteil-Multibitdatenbus (16) gleichzeitig und gemeinsam dem digitalen Modulationsaddierer (35) zugeführt werden, wobei dieser die synchrone superposierte Summe aller dieser genannten Signale als gewünschtes Ausgangssignal bildet und damit dann ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm) bereitstellt, welches anstelle des unmodulierten digitalen Nachkommaanteil-Steuersignals (Df) zur weiteren Verarbeitung über den Multibitbus-Steuersignalausgang (29) der nachfolgenden volldigitalen Delta-Sigma-Modulatorschaltung zur Verfügung gestellt wird. Dabei ist die Anzahl der verwendeten Signalgeneratoren in der synchronen Frequenzmodulatorschaltung (24) zunächst beispielhaft zweckmäßig aber willkürlich mit vier benannt worden, um ein konkretes Schaltungsbeispiel diskutieren zu können. Die Anzahl der verwendeten digitalen Signalgeneratoren für die Datenstromsignale in der synchronen Frequenzmodulatorschaltung (24) kann ohne signifikante prinzipielle Funktionseinbuße sowohl entweder größer als auch geringer als vier sein. Dies hängt im Einzelfall von den jeweiligen technischen Notwendigkeiten bzw. von den jeweils zu unterdrückenden Störsignalfrequenzen im Ausgangsspektrum ab. Wenn jedoch eine andere Anzahl von digitalen Signalgeneratoren verwendet wird, dann muss die jeweilige synchrone Frequenzmodulatorschaltung (24) entsprechend schaltungstechnisch so angepasst sein, dass die geschilderte Funktionsweise der synchronen Frequenzmodulatorschaltung (24) auch für diese geänderte Anzahl der verwendeten digitalen Signalgeneratoren gewährleistet ist. Also muss beispielsweise auch die Anzahl der Eingänge des digitalen Modulationsaddierers (35) und die Anzahl der Multibit-Modulationsdatenbusse für die jeweiligen Datenstromsignale entsprechend der Anzahl der digitalen Signalgeneratoren angepasst werden. Die einzelnen digitalen Signalgeneratoren sind schaltungstechnisch jeweils identisch aufgebaut und unterscheiden sich lediglich durch die in Ihnen abgespeicherten digitalen Daten.The synchronously modulated full digital delta-sigma modulator circuit has hitherto been described by way of example in direct connection with a very suitable application example, namely a contemporary fully digital delta-sigma modulator (DD-DSM) controlled fractional-N PLL frequency synthesizer circuit. By means of this application example, which is very familiar to the person skilled in the art, the effectiveness of this method for improving the signal could be explained vividly and clearly. However, the subject of the invention presented here is not merely a special circuit for improving the signal quality of a fully digital delta-sigma modulator (DD-DSM) controlled fractional-N PLL frequency synthesizer circuit, but quite a more general method for modifying the output signal of a fully digital delta-sigma modulator circuit, which may also result in other circuits, in which also fully digital delta-sigma modulator are used, such as in the measurement data acquisition, where appropriate, advantageous improvements. The method is always based on digitally storing mathematical data values of numerous discrete sinusoidal oscillations each having different amplitudes, different frequencies and different zero phase angles at different times, each individual discretized sinusoidal oscillation receiving an individual memory address. These values are stored in a function history datastore ( 43 ), whose respective memory contents are controlled by the supply of a digital index number, the value of which is continuously varied after each reading of the complete memory contents by a random generator circuit, controlled both by a clock signal (clk) and by a reset signal (rst), respectively isochronous as Data stream read out. As a result, a modification signal is generated which, by means of a read-out, synchronized to the clock signal and to the reset signal, of programmed mathematical data values of at least one or more than one, respectively forming different times of discretized sinusoidal oscillations and the addition of these digital numerical values to the digital numerical values of an unmodified input signal, the generation of the modification signal modifying the output signal of the fully digital delta-sigma modulator circuit by supplying the thus modulated input signal, ie in place of the unmodified input signal, includes. In particular, this method is particularly suitable for controlling a fully digital delta-sigma modulator (DD-DSM) controlled fractional-N PLL frequency synthesizer, then by this method, the output of a fully digital delta-sigma modulator circuit by a digital numerical modulation with the discretized data of different harmonic electrical oscillations is modified, wherein the control signals are then on the one hand the digital decimal portion control signal (Df) and on the other hand the digital Vorkommaanteil control signal (Di) of the divider ratio according to the predetermined divisor ratio data (D) and the frequency divider circuit ( 7 ) of the fractional-N PLL frequency synthesizer is then controlled by the thus generated modification signal. For this method, a synchronously modulated full digital delta-sigma modulator circuit is always used. This has a synchronous frequency modulator circuit according to the invention as an extension according to the invention ( 24 ), with a multi-bit bus control signal input ( 28 ), connected to a fractional part multibit data bus ( 16 ) for a digital fractional part control signal (Df), further comprising a clock signal input (Df) 50 ), connected to a clock signal line ( 25 ) for a clock signal (clk), as well as a reset signal input ( 51 ), connected to a reset signal line ( 26 ) for a reset signal (rst) and a multi-bit bus control signal output ( 29 ), connected to a frequency modulator data bus ( 27 ) for a digitally modulated digital fractional part control signal (Dfm). In terms of circuitry, the synchronously modulated, fully digital delta-sigma modulator circuit has a specific number of, for example, four identically constructed but individually programmable digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ), each having a multi-bit modulation data bus ( 36 ) 37 ) 38 ) and ( 39 ) with a digital modulation adder ( 35 ), which in turn via the frequency modulator data bus ( 27 ) with the multi-bit bus control signal output ( 29 ) connected is. In this case, the synchronous frequency modulator circuit ( 24 ) is configured so that the clock signal line ( 25 ) and the reset signal line ( 26 ) are connected in such a way that all digital signal generators ( 31 ) 32 ) 33 ) and ( 34 ) simultaneously receive the same clock signal (clk) and at the same time the same reset signal (rst) and that both from the digital signal generator (clk) 31 ) generated in the form of the data stream signal (fm1) via a multi-bit modulation data bus ( 36 ) as well as the digital signal generator ( 32 ) generated in the form of the data stream signal (fm2) via a multi-bit modulation data bus ( 37 ) as well as the digital signal generator ( 33 ) generated in the form of the data stream signal (fm3) via a multi-bit modulation data bus ( 38 ) as well as the digital signal generator ( 34 ) generated in the form of the data stream signal (fm4) via a multi-bit modulation data bus ( 39 ) as well as the digital fractional part control signal (Df) via a fractional part multi-bit data bus ( 16 ) simultaneously and together the digital modulation adder ( 35 ), which forms the synchronous super-balanced sum of all of said signals as a desired output signal and then provides a digitally modulated digital decimal portion control signal (Dfm), which instead of the unmodulated digital decimal portion control signal (Df) for further processing via the multi-bit bus Control signal output ( 29 ) is provided to the subsequent fully digital delta-sigma modulator circuit. The number of signal generators used in the synchronous frequency modulator circuit ( 24 ) initially exemplarily expedient but arbitrarily named four, to discuss a concrete circuit example can. The number of digital signal generators used for the data stream signals in the synchronous frequency modulator circuit ( 24 ) can be either greater or less than four without significant principal penalty. In individual cases, this depends on the respective technical requirements or on the respective suppression signal frequencies to be suppressed in the output spectrum. However, if a different number of digital signal generators are used, then the respective synchronous frequency modulator circuit ( 24 ) be adapted according to circuit technology so that the described operation of the synchronous frequency modulator circuit ( 24 ) is also guaranteed for this changed number of digital signal generators used. So, for example, the number of inputs of the digital modulation adder ( 35 ) and the number of multi-bit modulation data buses for the respective data stream signals are adjusted according to the number of digital signal generators. The individual digital signal generators are designed identically in terms of circuitry and differ only in the digital data stored in them.
Dies bedeutet, die synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung besitzt eine Anzahl von baugleichen digitalen Signalgeneratoren für abrufbare Datenstromsignale. Um die Details des jeweiligen inneren Aufbaus eines solchen digitalen Signalgenerators exakt beschreiben zu können, genügt es somit, ein einzelnes Exemplar willkürlich auszuwählen. Es wird somit der baugleiche aber individuell programmierbare digitale Signalgenerator (31), stellvertretend für alle weiteren digitalen Signalgeneratoren beschrieben. In dem digitalen Signalgenerator (31) befindet sich ein Zählerbaustein (41), dem über die Taktsignalleitung (25) das Taktsignal (clk) und über die Rücksetzsignalleitung (26) das Rücksetzsignal (rst) zugeführt wird, des Weiteren ein digitaler Generator-Addierer (42), der digitale Signale über den internen Datenbus (46) vom Zählerbaustein (41) erhält und über den internen Addierer-Datenbus (48) dem Zählerbaustein (41) zuführt, sowie ein Funktionsverlaufsdatenspeicher (43), der digitale Indexsignale (Da) über den Zählerbaustein-Datenbus (45) erhält und die von diesen digitalen Indexsignalen (Da) jeweils abgerufenen Werte dann als jeweiliges digitale Ausgangssignal, hier also als Datenstromsignal (fm1), über den Multibit-Modulationsdatenbus (36) abgibt. Des Weiteren besitzt der digitale Signalgenerator (31) einen programmierbaren Inkrementwertdatenspeicher (44), der einen wählbaren, zuvor einprogrammierten Inkrementwert über den internen Inkrement-Datenbus (47) an den digitalen Generator-Addierer (42) weiterleitet und einen gemeinsamen Schnittstelleneingang (40) als Zugang für die Programmierdaten (DR), der über einen Programmierdatenbus (49) sowohl für den programmierbaren Inkrementwertdatenspeicher (44) als auch für den Funktionsverlaufsdatenspeicher (43) verwendet wird. Dabei ist der baugleiche aber individuell programmierbare digitale Signalgenerator (31) so konfiguriert, dass der Zählerbaustein (41) bei jeder Flanke des Taktsignals (clk) auf der Taktsignalleitung (25) mit einem digitalen Inkrementwert beaufschlagt wird, wozu der aktuelle Zählerwert über den internen Datenbus (46) dem digitalen Generator-Addierer (42) zugeführt wird, welcher den, über den internen Inkrement-Datenbus (47) zugeführten jeweiligen, dem programmierbaren Inkrementwertdatenspeicher (44) entnommenen, zuvor einprogrammierten Inkrementwert hinzu addiert und als Zähler-Inkrement-Signal über den internen Addierer-Datenbus (48) dem Zählerbaustein (41) zur Verfügung stellt, wobei der Zählerbaustein (41) in einer durch diese Vorgehensweise festgelegten Folge numerische Registeradressen in Form digitaler Indexsignale (Da) erzeugt, die über den Zählerbaustein-Datenbus (45) dem Funktionsverlaufsdatenspeicher (43) zugeführt werden, welcher dann die von diesen digitalen Indexsignalen (Da) jeweils abgerufenen, zuvor einprogrammierten und abgespeicherten Funktionsverlaufswerte, als jeweiliges digitale Ausgangssignal, in Form des Datenstromsignals (fm1), über den Multibit-Modulationsdatenbus (36) ausgibt und dem digitalen Modulationsaddierer (35) zuführt. Zur Reduzierung des Schaltungsaufwandes genügt es, lediglich die vier obersten signifikanten Datenbits oder eine andere sinnvoll zu wählende Anzahl der obersten signifikanten Datenbits des Zählerbaustein (41) in dem baugleichen aber individuell programmierbaren digitalen Signalgenerator (31) dazu zu verwenden, um daraus numerische Registeradressen in Form digitaler Indexsignale (Da) zu erzeugen, die mit Hilfe des Zählerbaustein-Datenbusses (45) dem Funktionsverlaufsdatenspeicher (43) zugeführt werden und dadurch das Auslesen der zuvor einprogrammierten und abgespeicherten Funktionsverlaufswerte als jeweiliges digitales Ausgangssignal in Form eines Datenstromsignals (fm1) über den Multibit-Modulationsdatenbus (36) zu steuern. In dem Funktionsverlaufsdatenspeicher (43) in dem baugleichen aber individuell programmierbaren digitalen Signalgenerator (31) sind beispielsweise die mathematischen Datenwerte einer zu verschiedenen Zeitpunkten diskretisierten, sinusförmigen Schwingung mit jeweils individuell und unterschiedlich programmierbaren Werten für die Amplitude, die Frequenz und den Phasenwinkel abgespeichert. Dabei werden die Programmierdaten (DR) sowohl für den Inkrementwertdatenspeicher (44) als auch für den Funktionsverlaufsdatenspeicher (43) an einem gemeinsamen Schnittstelleneingang (40) eingespeist und über einen gemeinsamen Programmierdatenbus (49) den jeweiligen elektronischen Bausteinen zugeführt. Mit Hilfe der synchronmodulierten volldigitalen Delta-Sigma-Modulatorschaltung kann dann auch, wie bereits oben erwähnt wurde, ein Fraktional-N-PLL-Frequenzsynthesizer mit sehr guter Signalqualität aufgebaut werden. Dieser muss als elektronische Bausteine dann eine volldigitale Delta-Sigma-Modulatorschaltung (23) mit einem integrierten Teileraddierer (12), eine synchrone Frequenzmodulatorschaltung (24) und eine Zahlenaufteiler-Schaltung (11), welche eingerichtet ist, die Teilerverhältnis-Daten (D) für das frequenzbestimmende Teilerverhältnis der Frequenzteilerschaltung (7) in ein digitales Vorkommaanteil-Steuersignal (Di) und ein digitales Nachkommaanteil-Steuersignal (Df) aufzuteilen, besitzen. Dabei ist die Zahlenaufteilerschaltung (11) über den Vorkommaanteil-Datenbus (17) mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) verbunden, um das digitale Vorkommateil-Steuersignal (Di) als erstes von zwei Steuersignalen direkt dem Teileraddierer (12) zuzuführen. Die Zahlenaufteiler-Schaltung (11) ist über den Nachkommaanteil-Multibitdatenbus (16) mit dem Multibitbus-Steuersignaleingang (28) verbunden, um das digitale Nachkommaanteil-Steuersignal (Df) der synchronen Frequenzmodulatorschaltung (24) zuzuführen, wobei der Multibitbus-Steuersignalausgang (29) der synchronen Frequenzmodulatorschaltung (24) über den Frequenzmodulator-Datenbus (27) mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) verbunden ist, um das digital modulierte digitale Nachkommaanteil-Steuersignal (Dfm) als zweites von zwei Steuersignalen – nach der elektronischen Verarbeitung durch die digitale innere Delta-Sigma-Modulatorschaltung (14) zusammen mit dem digitalen Eingangsaddierer (13) und den zugehörigen Datenbussen – ebenfalls dem Teileraddierer (12) zuzuführen. Des Weiteren ist eine Frequenzteilerschaltung (7) erforderlich, die mit dem Teileraddierer (12) über den Frequenzteiler-Datenbus (21) verbunden ist, um das Ausgangssignal des Teileraddierer (12) als Steuersignal zu empfangen, sowie eine frequenzstabile Oszillatorschaltung (1) verbunden mit einer Referenzfrequenzteilerschaltung (2), die zusammen eine Referenzsignalschaltung bilden und ein digitales Vergleichssignal (8) bereitstellen, eine Phasendetektor-Schaltung (3), die über einen ersten Eingang mit der Referenzteilerschaltung (2) verbunden ist, eine Ladungspumpe (4), die mit dem Ausgang der Phasendetektor-Schaltung (3) verbunden ist, ein Schleifenfilter (5), das mit dem Ausgang der Ladungspumpe (4) verbunden ist und eine frequenzvariable Oszillatorschaltung (6), die mit dem Schleifenfilter (5) verbunden ist und die eingerichtet ist, ein kontinuierliches hochfrequentes Ausgangssignal (9) als Nutzsignal auszugeben. Dabei ist der Fraktional-N-PLL-Frequenzsynthesizer eingerichtet, der Frequenzteilerschaltung (7) ein aus dem kontinuierlichen hochfrequenten Ausgangssignal (9) abgeleitetes Signal zuzuführen. Die Frequenzteilerschaltung (7) ihrerseits ist eingerichtet, ein digitales Bezugssignal (10) als Rückkopplungssignal einem zweiten Eingang der Phasendetektor-Schaltung (3) zuzuführen. Mit einem dergestalt aufgebauten Fraktional-N-PLL-Frequenzsynthesizer lässt sich dann eine nahezu vollständige symptomatische Kompensation von Störfrequenzen erreichen, was dann bei einem relativ geringen schaltungstechnischen Aufwand zu einer außerordentlich hohen Qualität der jeweils erzeugten Signale führt.That is, the synchronously modulated full digital delta-sigma modulator circuit has a number of identically constructed digital signal generators for retrievable data stream signals. In order to be able to describe the details of the respective internal structure of such a digital signal generator exactly, it is therefore sufficient to select a single copy arbitrarily. It is thus the identical but individually programmable digital signal generator ( 31 ), representative of all other digital signal generators described. In the digital signal generator ( 31 ) there is a counter module ( 41 ), via the clock signal line ( 25 ) the clock signal (clk) and the reset signal line ( 26 ) the reset signal (rst) is supplied, further a digital generator adder ( 42 ), the digital signals via the internal data bus ( 46 ) from the counter module ( 41 ) and via the internal adder data bus ( 48 ) the counter module ( 41 ), as well as a function history data memory ( 43 ), the digital index signals (Da) via the counter module data bus ( 45 ) and retrieves the values respectively retrieved from these digital index signals (Da) as the respective digital output signal, in this case as a data stream signal (fm1), via the multibit modulation data bus (FIG. 36 ). Furthermore, the digital signal generator ( 31 ) a programmable incremental data memory ( 44 ), which provides a selectable, previously programmed increment value via the internal increment data bus ( 47 ) to the digital generator adder ( 42 ) and a common interface input ( 40 ) as access for the programming data (DR), which via a programming data bus ( 49 ) for both the programmable increment value data memory ( 44 ) as well as the function history data memory ( 43 ) is used. The identical but individually programmable digital signal generator ( 31 ) is configured so that the counter module ( 41 ) at each edge of the clock signal (clk) on the clock signal line ( 25 ) is loaded with a digital increment value, for which the current counter value via the internal data bus ( 46 ) the digital generator adder ( 42 ), which, via the internal increment data bus (FIG. 47 ), the programmable incremental data memory ( 44 ), previously programmed in incremental value added and as a counter increment signal via the internal adder data bus ( 48 ) the counter module ( 41 ), the counter module ( 41 In a sequence determined by this procedure, numerical register addresses are generated in the form of digital index signals (Da) which are transmitted via the counter module data bus (FIG. 45 ) the function history data memory ( 43 ), which then the respectively programmed and stored function history values retrieved by these digital index signals (Da), as a respective digital output signal, in the form of the data stream signal (fm1), via the multibit modulation data bus ( 36 ) and the digital modulation adder ( 35 ) feeds. To reduce the circuit complexity, it is sufficient to use only the four highest significant data bits or another number of the highest significant data bits of the counter module ( 41 ) in the identical but individually programmable digital signal generator ( 31 ) in order to generate numerical register addresses in the form of digital index signals (Da) which are generated by means of the counter module data bus ( 45 ) the function history data memory ( 43 ) and thereby read out the previously programmed and stored function profile values as a respective digital output signal in the form of a data stream signal (fm1) via the multibit modulation data bus ( 36 ) to control. In the function history datastore ( 43 ) in the identical but individually programmable digital signal generator ( 31 For example, the mathematical data values of a sinusoidal oscillation discretized at different times are stored with individually and differently programmable values for the amplitude, the frequency and the phase angle. The programming data (DR) for both the incremental data memory ( 44 ) as well as the function history data memory ( 43 ) at a common interface input ( 40 ) and via a common programming data bus ( 49 ) supplied to the respective electronic components. With the aid of the synchronously modulated, fully digital delta-sigma modulator circuit, it is then also possible, as already mentioned above, to construct a fractional-N PLL frequency synthesizer with very good signal quality. This must then be a fully digital delta-sigma modulator circuit as electronic components ( 23 ) with an integrated divider adder ( 12 ), a synchronous frequency modulator circuit ( 24 ) and a number divider circuit ( 11 ) which is arranged, the dividing ratio data (D) for the frequency-determining divider ratio of the frequency divider circuit ( 7 ) into a digital pre-commutation control signal (Di) and a digital post-commutation control signal (Df). The number-divider circuit ( 11 ) via the pre-commutation data bus ( 17 ) with the fully digital delta-sigma modulator circuit ( 23 ) is connected to the dividing adder control signal (Di) as the first of two control signals directly to the splitter adder (Fig. 12 ). The number divider circuit ( 11 ) is via the fractional part multi-bit data bus ( 16 ) with the multibit bus control signal input ( 28 ) to the digital post-commutation control signal (Df) of the synchronous frequency modulator circuit ( 24 ), the multibit bus control signal output ( 29 ) of the synchronous frequency modulator circuit ( 24 ) via the frequency modulator data bus ( 27 ) with the fully digital delta-sigma modulator circuit ( 23 ) is coupled to the digitally modulated digital decimal point control signal (Dfm) as the second of two control signals after electronic processing by the digital delta-sigma inner modulator circuit ( 14 ) together with the digital input adder ( 13 ) and the associated data buses - also the divider adder ( 12 ). Furthermore, a frequency divider circuit ( 7 ) required with the divider adder ( 12 ) via the frequency divider data bus ( 21 ) is connected to the output of the splitter adder ( 12 ) as a control signal, and a frequency-stable oscillator circuit ( 1 ) connected to a reference frequency divider circuit ( 2 ), which together form a reference signal circuit and a digital comparison signal ( 8th ), a phase detector circuit ( 3 ), which via a first input with the reference divider circuit ( 2 ), a charge pump ( 4 ) connected to the output of the phase detector circuit ( 3 ), a loop filter ( 5 ) connected to the output of the charge pump ( 4 ) and a frequency-variable oscillator circuit ( 6 ) with the loop filter ( 5 ) and which is set up, a continuous high-frequency output signal ( 9 ) output as a useful signal. In this case, the fractional-N PLL frequency synthesizer is set up, the frequency divider circuit ( 7 ) from the continuous high-frequency output signal ( 9 ) supplied signal. The frequency divider circuit ( 7 ) in turn is set up, a digital reference signal ( 10 ) as a feedback signal to a second input of the phase detector circuit ( 3 ). With a fractional-N PLL frequency synthesizer constructed in this way, an almost complete symptomatic compensation of interference frequencies can then be achieved, which then leads to an extraordinarily high quality of the respectively generated signals at a relatively low circuit complexity.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
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11
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Frequenzstabile OszillatorschaltungFrequency stable oscillator circuit
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22
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ReferenzfrequenzteilerschaltungReference frequency divider circuit
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33
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Phasendetektor-SchaltungPhase detector circuit
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44
-
Ladungspumpecharge pump
-
55
-
Schleifenfilterloop filter
-
66
-
Frequenzvariable OszillatorschaltungFrequency-variable oscillator circuit
-
77
-
FrequenzteilerschaltungFrequency divider circuit
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88th
-
Digitales VergleichssignalDigital comparison signal
-
99
-
Kontinuierliches hochfrequentes AusgangssignalContinuous high-frequency output signal
-
1010
-
Digitales BezugssignalDigital reference signal
-
1111
-
Zahlenaufteiler-SchaltungZahlenaufteiler circuit
-
1212
-
TeileraddiererTeileraddierer
-
1313
-
Digitaler EingangsaddiererDigital input adder
-
1414
-
Digitale innere Delta-Sigma-ModulatorschaltungDigital inner delta-sigma modulator circuit
-
1515
-
Teilerverhältnis-DatenbusDivision ratio data bus
-
1616
-
Nachkommaanteil-MultibitdatenbusFractional-Multibitdatenbus
-
1717
-
Vorkommaanteil-DatenbusInteger part data bus
-
1818
-
Ausgangs-DatenbusOutput data bus
-
1919
-
Teiler-DatenbusDivider data bus
-
2020
-
Rückkopplungs-DatenbusFeedback data
-
2121
-
Frequenzteiler-DatenbusFrequency divider data bus
-
2222
-
Innerer DatenbusInner data bus
-
2323
-
Volldigitale Delta-Sigma-ModulatorschaltungFully digital delta-sigma modulator circuit
-
2424
-
Synchrone FrequenzmodulatorschaltungSynchronous frequency modulator circuit
-
2525
-
TaktsignalleitungClock signal line
-
2626
-
RücksetzsignalleitungReset signal line
-
2727
-
Frequenzmodulator-DatenbusFrequency modulator data bus
-
2828
-
Multibitbus-SteuersignaleingangMultibitbus control signal input
-
2929
-
Multibitbus-SteuersignalausgangMultibitbus control signal output
-
3030
-
Verzweigungstelle für das TaktsignalBranch point for the clock signal
-
3131
-
Digitaler Signalgenerator für Datenstromsignal (fm1)Digital signal generator for data stream signal (fm1)
-
3232
-
Digitaler Signalgenerator für Datenstromsignal (fm2)Digital signal generator for data stream signal (fm2)
-
3333
-
Digitaler Signalgenerator für Datenstromsignal (fm3)Digital signal generator for data stream signal (fm3)
-
3434
-
Digitaler Signalgenerator für Datenstromsignal (fm4)Digital signal generator for data stream signal (fm4)
-
3535
-
Digitaler ModulationsaddiererDigital modulation adder
-
3636
-
Multibit-Modulationsdatenbus für Datenstromsignal (fm1)Multibit Modulation Data Bus for Data Stream Signal (fm1)
-
3737
-
Multibit-Modulationsdatenbus für Datenstromsignal (fm2)Multibit modulation data bus for data stream signal (fm2)
-
3838
-
Multibit-Modulationsdatenbus für Datenstromsignal (fm3)Multibit Modulation Data Bus for Data Stream Signal (fm3)
-
3939
-
Multibit-Modulationsdatenbus für Datenstromsignal (fm4)Multibit modulation data bus for data stream signal (fm4)
-
4040
-
Gemeinsamer SchnittstelleneingangCommon interface input
-
4141
-
Zählerbausteincounters block
-
4242
-
Generator-AddiererGenerator adder
-
4343
-
FunktionsverlaufsdatenspeicherFunction curve data storage
-
4444
-
InkrementwertdatenspeicherInkrementwertdatenspeicher
-
4545
-
Zählerbaustein-DatenbusCounter component data bus
-
4646
-
Interner DatenbusInternal data bus
-
4747
-
Interner Inkrement-DatenbusInternal increment data bus
-
4848
-
Interner Addierer-DatenbusInternal adder data bus
-
49 49
-
ProgrammierdatenbusProgrammierdatenbus
-
5050
-
TaktsignaleingangClock signal input
-
5151
-
RücksetzsignaleingangReset signal input
-
clkclk
-
Taktsignalclock signal
-
DD
-
Teilerverhältnis-DatenDivider ratio data
-
DaThere
-
Digitales IndexsignalDigital index signal
-
Dfdf
-
Digitales Nachkommaanteil-SteuersignalDigital fractional part control signal
-
Dfmdfm
-
Digital moduliertes digitales Nachkommaanteil-SteuersignalDigitally modulated digital fractional part control signal
-
Dndn
-
Digitaler ZahlenwertDigital numeric value
-
Didi
-
Digitaler Vorkommaanteil-SteuersignalDigital precompression control signal
-
DRDR
-
Programmierdatenprogramming data
-
fm1fm1
-
Datenstromsignal der Frequenzgeneratorschaltung (31)Data stream signal of the frequency generator circuit ( 31 )
-
fm2fm 2
-
Datenstromsignal der Frequenzgeneratorschaltung (32)Data stream signal of the frequency generator circuit ( 32 )
-
fm3fm3
-
Datenstromsignal der Frequenzgeneratorschaltung (33)Data stream signal of the frequency generator circuit ( 33 )
-
fm4fm4
-
Datenstromsignal der Frequenzgeneratorschaltung (34)Data stream signal of the frequency generator circuit ( 34 )
-
NN
-
Teiler-ZahlenwertDivider value
-
RR
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Referenz-ZahlenwertReference value
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rstrst
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RücksetzsignalReset signal
ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION
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Zitierte PatentliteraturCited patent literature
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DD 283880 A5 [0002] DD 283880 A5 [0002]
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DE 69829166 T2 [0002] DE 69829166 T2 [0002]
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US 2008/0024240 A1 [0002] US 2008/0024240 A1 [0002]
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DE 10149593 A1 [0002] DE 10149593 A1 [0002]
