DE102010040704A1 - Verfahren zum Aufbauen einer elektrischen Schaltung und elektrische Schaltung - Google Patents

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Abstract

Es wird ein Verfahren zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip (130) vorgeschlagen, der mit einer Vergussmasse (140) eingegossen ist. Das Verfahren umfasst einen Schritt des Aufbringens einer galvanischen Schichtanordnung (370) zum Ausbilden eines elektrochemischen Elements an einem Element der elektrischen Schaltung, die den zumindest einen Halbleiterchip (130) umfasst.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip, auf eine elektrische Schaltung mit zumindest einem Halbleiterchip und auf ein Sensormodul mit der elektrischen Schaltung.
  • Stand der Technik
  • In der Aufbau- und Verbindungstechnik von Chips wird das so genannte Waferlevelpackaging eingesetzt. Dabei werden die einzelnen Verpackungsprozesse auf dem Silizium-Wafer bzw. auf einer Anordnung im Waferformat durchgeführt.
  • Die US 3,579,056 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung, bei dem Halbleiterbauelemente auf einen Träger angebracht werden und von einer Polyurethanschicht umhüllt werden. Anschließend wird der Träger entfernt und es werden Leiter für die Halbleiterbauelemente angebracht.
  • Offenbarung der Erfindung
  • Vor diesem Hintergrund werden mit der vorliegenden Erfindung ein Verfahren zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip und eine elektrische Schaltung mit zumindest einem Halbleiterchip gemäß den unabhängigen Patentansprüchen vorgestellt. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen und der nachfolgenden Beschreibung.
  • Die Erfindung basiert auf der Erkenntnis, dass eine Herstellung eines Chippackage im Waferlevelprozess, das so genannte Waferlevelpackaging, mit Integration eines Energiespeichers, wie z. B. einer Dünnschichtbatterie, erhebliche Vorteile bietet. Somit kann das Chippackage um die zusätzliche Funktion eines Energiespeichers beispielsweise in der Form einer Dünnschichtbatterie erweitert werden, sodass ein Waferlevelpackage mit integriert gebildeter Dünnschichtbatterie erzeugt wird.
  • Bei dem Waferlevelprozess werden Chips auf einem temporären Trägersubstrat bestückt. Anschließend wird mittels einer Moldmasse ein Chip-Moldmasse-Wafer hergestellt, auf dem nach Entfernung des Trägersubstrats eine neue Verdrahtungsebene für die elektrische Kontaktierung hergestellt wird. Aufgabe der Verdrahtungsebene ist die Aufspreizung des Anschlussrasters von sehr fein, wie auf dem ursprünglichen Siliziumwafer, auf gröbere Maße zur Anbindung auf eine Leiterplatte, die aufgrund der Herstellungstechnologie nicht die feinen Strukturen realisieren kann.
  • Dünnschichtbatterien eignen sich zur Integration mit Silizium-Halbleiterchips. Es können beispielsweise Dünnschichtbatterien basierend auf einem Prozess vom Oak Ridge National Laboratory, Bates et. al. (1995), Thin-film rechargeable lithium batteries’, J. Power Sources 54, S. 58 eingesetzt werden. Solche Batterien mit Festkörperelektrolyten widerstehen auch höheren Temperaturen als klassische mit flüssigem Elektrolyt.
  • Die Vorteile der Erfindung bestehen darin, dass der Herstellungsprozess für die Dünnschichtbatterie direkt in den Waferlevelpackage-Prozessfluss integriert werden kann. Zudem können bei Bedarf die Packagegröße, z. B. die lateralen Abmaße, kostengünstig erweitert werden, sofern die vorhandene Siliziumchipfläche für die Batterie nicht ausreichend ist, bzw. kann andererseits die für die Unterbringung der Bondpads ohnehin erforderliche Vergrößerung der Abmaße konstruktiv genutzt werden. Ein nachträgliches Integrieren einer Batterie in die fertige Schaltung ist nicht erforderlich. Somit können energieautonome bzw. energieunterstützte Halbleiter- bzw. Sensormodule kostengünstig und kompakt hergestellt werden.
  • Die vorliegende Erfindung schafft ein Verfahren zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip, der mit einer Vergussmasse eingegossen ist, mit dem folgenden Schritt:
    Aufbringen einer galvanischen Schichtanordnung zum Ausbilden eines elektrochemischen Elements an einem Element der elektrischen Schaltung, die den zumindest einen Halbleiterchip aufweist.
  • Unter einer elektrischen Schaltung kann eine integrierte Schaltung verstanden werden, die eine Mehrzahl elektronischer Bauelemente aufweist. Die elektrische Schaltung kann in Form eines Waferlevelpackage gegeben sein. Bei dem Halbleiterchip kann es sich um ein Halbleiterbauteil, beispielsweise um einen Siliziumchip, handeln. Die Schaltung kann dabei einen oder mehrere Halbleiterchips aufweisen. Der Halbleiterchip kann verpackt bzw. gehaust vorliegen und mit Kontaktverbindungen versehen sein. Unter einer galvanischen Schichtanordnung kann eine Abfolge einer Mehrzahl von dünnen Schichten bzw. Lagen verstanden werden. Die galvanische Schichtanordnung fungiert als eine galvanische Zelle zur Energiespeicherung. Beispielsweise kann es sich bei der galvanischen Schichtanordnung um eine Batterie und insbesondere eine Dünnschichtbatterie handeln, wobei eine 2D-Batterie oder eine 3D-Batterie denkbar ist. Die galvanische Schichtanordnung kann gebildet werden, indem nacheinander die Mehrzahl von dünnen Schichten z. B. abgeschieden oder aufgesputtert wird. Dabei ist es nicht erforderlich, dass die galvanische Schichtanordnung in zeitlicher Abfolge aufgebracht wird. Stattdessen kann das elektrochemische Element in einem Schritt, also gleichzeitig – als „fertige” Batterie, aufgebracht werden. Beispielsweise kann das elektrochemische Element auflaminiert werden. Die galvanische Schichtanordnung wird an einem Element der elektrischen Schaltung gebildet, genauer gesagt an einer Oberfläche eines Elements der elektrischen Schaltung. Bei dem Element der elektrischen Schaltung kann es sich beispielsweise um den zumindest einen Halbleiterchip, eine Verdrahtungsschicht oder eine Vergussmasse der elektrischen Schaltung handeln. In der fertigen Schaltung ist der Halbleiterchip zumindest teilweise mit der Vergussmasse umhüllt. Beispielsweise kann der Halbleiterchip bis auf eine Kontaktseite mit der Vergussmasse eingegossen sein. Gemäß einer Ausführungsform kann sich das elektrochemische Element bereits auf dem Chip befinden, bevor der Chip eingegossen wird. Gemäß einer weiteren Ausführungsform wird das elektrochemische Element auf einen bereits eingegossenen Chip aufgebracht.
  • Gemäß einer Ausführungsform kann im Schritt des Aufbringens zeitlich aufeinanderfolgend eine Mehrzahl von Dünnschichten aufgebracht werden, um die galvanische Schichtanordnung zu bilden. Bei den Dünnschichten kann es sich beispielsweise um dünne Elektroden- und Festkörperelektrolytschichten handeln. Diese Ausführungsform bietet den Vorteil, dass die galvanische Schichtanordnung an verschiedenen Oberflächen verschiedener Elemente der elektrischen Schaltung gebildet werden kann, ohne dass der grundlegende Entwurf der galvanischen Schichtanordnung sich ändert. Ungleich einer vorgefertigten Batterie kann bei dem Schritt des Bildens der galvanischen Schichtanordnung eine unaufwändige Anpassung an jeweilige Gegebenheiten der Aufbringungsoberfläche erfolgen.
  • Der Schritt des Aufbringens kann vor, nach oder parallel zu einem Schritt des Anbringens des zumindest einen Halbleiterchips mit einer Kontaktseite desselben an einem Trägersubstrat, einem Schritt des Eingießens des zumindest einen Halbleiterchips an dem Trägersubstrat mit einer Vergussmasse, einem Schritt des Ablösens des Trägersubstrats von dem zumindest einen Halbleiterchip, wobei die Kontaktseite des zumindest einen Halbleiterchips freigelegt wird, und/oder einem Schritt des Bildens einer Verdrahtungsschicht an einer Kontaktseite des zumindest einen Halbleiterchips erfolgen. Diese Schritte werden typischerweise bei einem Waferlevelpackage-Prozess umgesetzt. Unter Anbringen des zumindest einen Halbleiterchips mit der Kontaktseite an einem Trägersubstrat kann beispielsweise ein Aufkleben mittels eines Haftmittels, z. B. einer Klebefolie, verstanden werden. Die Klebefolie kann dabei an dem Trägersubstrat vorgesehen sein oder werden, und der zumindest eine Chip kann dann darauf gesetzt werden. Das Trägersubstrat kann beispielsweise die Form eines Wafers aufweisen. Bei dem Ablösen des Trägersubstrats von dem zumindest einen Halbleiterchip werden Trägersubstrat und Haftmittel von dem des Trägersubstrats von dem zumindest einen Halbleiterchip entfernt. Das Bilden der Verdrahtungsschicht erfolgt mit bekannten Halbleitertechnologieverfahren, wie z. B. Metallsputtern, Belacken, Lithographie oder Galvanik. Dies bietet den Vorteil, dass sich das erfindungsgemäße Bilden der galvanischen Schichtanordnung ohne Weiteres in den Waferlevelpackage-Prozessablauf eingliedern lässt und daher mit minimalem Fertigungsaufwand und auf ablaufmäßig flexible Weise realisierbar ist. Eine Ausführung des Schrittes des Bildens vor, nach oder parallel zu einem oder mehreren der oben genannten Schritte richtet sich danach, an welchem Element der elektrischen Schaltung die galvanische Schichtanordnung angeordnet werden soll.
  • Gemäß einer Ausführungsform kann das Element eine Verdrahtungsschicht der elektrischen Schaltung sein, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an einem Bereich der Verdrahtungsschicht aufgebracht wird. Die Schaltung kann einen Schichtaufbau aufweisen, wobei unter der Verdrahtungsschicht eine Verdrahtungsebene im Schichtaufbau der Schaltung verstanden werden kann. Die Verdrahtungsschicht dient vornehmlich der Bereitstellung von Kontaktleitungen zur Kontaktierung des Halbleiterchips und zur Bereitstellung von schaltungsinternen elektrischen Verbindungen zwischen den elektronischen Bauelementen der Schaltung. Die Verdrahtungsschicht kann sich über eine Fläche der Kontaktseite des Halbleiterchips hinaus erstrecken. Hierbei kann die galvanische Schichtanordnung sich zumindest über einen Teil der Verdrahtungsschicht erstrecken. Diese Ausführungsform bietet den Vorteil, dass das Aufbringen oder Bilden der galvanischen Schichtanordnung unabhängig von einer Verdrahtungsgeometrie der elektrischen Schaltung erfolgen kann. Zudem ist die galvanische Schichtanordnung aber auch in der Nähe der ohnehin vorhandenen Verdrahtungen positioniert, was eine kurze Leitungslänge von/zu der galvanischen Schichtanordnung ermöglicht.
  • Auch kann das Element eine Vergussmasse sein, in die der zumindest eine Halbleiterchip eingegossen ist, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an einem Bereich der Vergussmasse aufgebracht wird. Bei einer Vergussmasse kann es sich um Moldmasse bzw. Mold-Compound handeln. Der Bereich der Vergussmasse, an dem die Mehrzahl von Dünnschichten aufgebracht wird, kann eine rückseitige Oberfläche der Vergussmasse sein. Die rückseitige Oberfläche der Vergussmasse ist von der Verdrahtungsschicht abgewandt. Hierbei kann die Mehrzahl von Dünnschichten zum Bilden der galvanischen Schichtanordnung auf die rückseitige Oberfläche der Vergussmasse aufgebracht werden. Auch kann die Mehrzahl von Dünnschichten zum Bilden der galvanischen Schichtanordnung in eine Ausnehmung oder Vertiefung in der rückseitigen Oberfläche der Vergussmasse aufgebracht werden. Diese Ausführungsform bietet den Vorteil, dass das Bilden der galvanischen Schichtanordnung unabhängig von einer Verdrahtungsgeometrie der elektrischen Schaltung bzw. ohne Beeinträchtigung derselben erfolgen kann.
  • Ferner kann das Element der zumindest eine Halbleiterchip sein, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an einem Bereich des zumindest einen Halbleiterchips aufgebracht wird. Hierbei kann die Mehrzahl von Dünnschichten zumindest an einem Teil einer Oberfläche des zumindest einen Halbleiterchips aufgebracht werden. Dies bietet den Vorteil, dass die galvanische Schichtanordnung in der Nähe des mit Energie zu versorgenden Halbleiterchips und auch der Verdrahtungen positioniert ist, was eine kurze Leitungslänge von/zu der galvanischen Schichtanordnung ermöglicht.
  • Hierbei kann der zumindest eine Halbleiterchip an einer Kontaktseite eine Ausnehmung aufweisen, wobei im Schritt des Aufbringens die galvanische Schichtanordnung in der Ausnehmung aufgebracht wird. Bei der Kontaktseite des Halbleiterchips handelt es sich um dessen aktive Seite, an der sich auch elektrische Kontakte des Chips befinden. Ist der Halbleiterchip in einer Vergussmasse eingegossen, so ist die Kontaktseite nicht mit Vergussmasse bedeckt. Die Ausnehmung an der Kontaktseite kann so angeordnet sein, dass Kontakte des zumindest einen Halbleiterchips nicht beeinträchtigt sind. Der Halbleiterchip kann mit der Ausnehmung an der Kontaktseite vorgefertigt sein. Die Ausnehmung kann sich über einen Teil der Kontaktseite erstrecken. Diese besondere Ausführungsform bietet den Vorteil, dass bei der Integration des galvanischen Schichtaufbaus in die elektrische Schaltung keine zusätzliche, gesonderte Schicht zum Ausbilden der Mehrzahl von Dünnschichten des Energiespeichers benötigt wird.
  • Auch kann im Schritt des Aufbringens die galvanische Schichtanordnung an zumindest einem Teil einer Rückseite des zumindest einen Halbleiterchips aufgebracht werden. Unter einer Rückseite des zumindest einen Halbleiterchips kann eine von der Kontaktseite des zumindest einen Halbleiterchips abgewandte Oberfläche verstanden werden. Die Mehrzahl von Dünnschichten kann hierbei an einem Teil der Rückseite des zumindest einen Halbleiterchips oder an der gesamten Rückseite aufgebracht werden. Auf der Rückseite kann auch eine Ausnehmung oder Vertiefung sein, in der die galvanische Schichtanordnung aufgebracht werden kann. Diese weitere, besondere Ausführungsform bietet den Vorteil, dass das Bilden der galvanischen Schichtanordnung unabhängig von einer Verdrahtungsgeometrie der elektrischen Schaltung bzw. ohne Beeinträchtigung derselben erfolgen kann.
  • Die vorliegende Erfindung schafft ferner eine elektrische Schaltung mit zumindest einem Halbleiterchip, der mit einer Vergussmasse eingegossen ist, mit folgendem Merkmal:
    einer galvanischen Schichtanordnung, die zum Ausbilden eines elektrochemischen Elements an einem Element der elektrischen Schaltung, die den zumindest einen Halbleiterchip aufweist, aufgebracht ist.
  • Die galvanische Schichtanordnung kann als Einrichtung zum Speichern von Energie fungieren und der Schaltung eine Versorgungsspannung, eine stabile Referenzspannung oder eine kurzzeitige Überbrückungsspannungen liefern.
  • Die vorliegende Erfindung schafft ferner ein Sensormodul mit einer erfindungsgemäßen elektrischen Schaltung.
  • Unter einem Sensormodul kann beispielsweise ein Drucksensor, Inertialsensor, Magnetsensor mit Auswerte-IC o. ä. verstanden werden. In dem Sensormodul kann die erfindungsgemäße elektrische Schaltung vorteilhaft eingesetzt werden. Somit lässt sich der erfindungsgemäße Waferlevelpackage-Prozess mit Integration eines Energiespeichers bei Sensormodulen nutzen. Eine Einsatzmöglichkeit von Sensoren liegt beispielsweise in RFID-Tags. Somit kann ein Sensormodul, z. B. ein Drucksensor, energieautonom bzw. energieunterstützt sein.
  • Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert. Es zeigen:
  • 1 bis 7 Darstellungen einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß Ausführungsbeispielen der vorliegenden Erfindung; und
  • 8 ein Ablaufdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • In der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung werden für die in den verschiedenen Figuren dargestellten und ähnlich wirkenden Elemente gleiche oder ähnliche Bezugszeichen verwendet, wobei auf eine wiederholte Beschreibung dieser Elemente verzichtet wird.
  • 1 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Der Schichtaufbau umfasst ein Trägersubstrat 110, ein Haftmittel in Form einer Klebefolie 120, Halbleiterchips 130 und eine Mold- bzw. Vergussmasse 140. Das Verfahren basiert auf einem Waferlevelpackage-Prozess. Dabei erfolgen ein Fixieren der Chips 130 mittels der Klebefolie 120 auf dem Trägersubstrat 110 und ein anschließendes Übermolden oder Eingießen.
  • An der Oberseite des Trägersubstrates 110 befindet sich eine dünne Schicht der Klebefolie 120. Auf einer Oberfläche der Klebefolie 120 sind die Halbleiterchips 130 benachbart zueinander geklebt. Die Halbleiterchips 130 können in einer oder mehreren Reihen oder einem anderen Muster auf der Klebefolie 120 angeordnet sein. Die aufgeklebten Halbleiterchips 130 sind in der Vergussmasse 140 eingegossen. In der Schnittansicht von 1 ist der Anschaulichkeit und Zweckmäßigkeit halber lediglich ein Querschnitt durch einen Schichtaufbau eines Teils eines Wafers dargestellt. Die gezeigten Strukturen können sich auf dem gesamten Wafer in der gezeigten Art und Weise wiederholen.
  • Das Trägersubstrat 110 besteht aus einem für den Prozess geeigneten Material, beispielsweise einem Wafer oder einer Metallplatte. Das Trägersubstrat kann hier aus einem geeigneten, auf dem Gebiet bekannten Material hergestellt sein. Es kann sich hierbei natürlich auch um eine Kombination geeigneter Materialen handeln. Das Trägersubstrat 110 weist zwei Hauptoberflächen auf.
  • Die Klebefolie 120 ist an einer der beiden Hauptoberflächen des Trägersubstrates 110, der oberen Hauptoberfläche in 1, in einer dünnen Schicht aufgebracht. Die Klebefolie 120 bedeckt die gesamte in 1 gezeigte Hauptoberfläche des Trägersubstrates 110. Die Klebefolie 120 kann aus einem geeigneten, auf dem Gebiet bekannten Haftmittelmaterial hergestellt sein. Es kann sich hierbei natürlich auch um eine Kombination geeigneter Materialen handeln.
  • Die Halbleiterchips 130 sind jeweils an einer ihrer Hauptoberflächen an der Klebefolie 120 befestigt. Bei den Halbleiterchips 130 handelt es sich um identische oder unterschiedliche integrierte Schaltungen oder ein mikro- oder nanostrukturiertes Bauelement, die auf einem Halbleitersubstrat, beispielsweise Silizium, basieren. In 1 sind beispielsweise vier Halbleiterchips 130 gezeigt. Die Halbleiterchips 130 seien im Folgenden zu Zwecken besserer Übersichtlichkeit von links nach rechts in 1 als Chip A, Chip B, Chip C und Chip D bezeichnet. Die Chips A und B sind einer ersten elektrischen Schaltung zugeordnet und die Chips C und D einer zweiten elektrischen Schaltung. Der laterale Abstand zwischen Chip A und Chip B, sowie zwischen Chip C und Chip D, ist geringer als der laterale Abstand zwischen Chip B und Chip C, in 1 in etwa halb so groß. An der unteren Seite, mit der die Halbleiterchips 130 auf die Klebefolie 120 geklebt sind, befinden sich Anschlussflächen der Halbleiterchips 130. Bei der unteren Seite der Halbleiterchips 130 handelt es sich hierbei um die aktive Seite oder Kontaktseite der Halbleiterchips 130. Die Anschlussflächen oder elektrischen Kontakte der Halbleiterchips 130 sind in 1 an den unteren Enden der Chips als flache Rechtecke dargestellt. In 1 weisen Chip A und Chip C je eine Anschlussfläche auf und weisen Chip B und Chip D je zwei Anschlussflächen auf. Die Halbleiterchips 130 können weitere Anschlussflächen aufweisen, die sich vor oder hinter der in 1 gewählten Schnittebene befinden.
  • Die Mold- bzw. Vergussmasse 140 (auch als Mold-Compound bekannt) kann aus einem geeigneten, auf dem Gebiet bekannten Material hergestellt sein. Es kann sich hierbei natürlich auch um eine Kombination geeigneter Materialen handeln. Die Vergussmasse 140 ist in 1 als eine nach oben planare Deckschicht auf den Halbleiterchips 130 angeordnet. Die Vergussmasse 140 umgibt und bedeckt die Halbleiterchips 130 an allen Seiten bis auf jene, mit der die Halbleiterchips 130 an der Klebefolie 120 befestigt sind. Die Vergussmasse 140 bildet eine zusammenhängende Schicht um alle auf der Klebefolie 120 angeordneten Halbleiterchips 130 und auf denselben. In Bereichen der Klebefolie 120, an denen kein Halbleiterchip 130 aufgeklebt ist, befindet sich die Vergussmasse 140 in Kontakt mit der Klebefolie 120. Wie es in 1 gezeigt ist, schließen die aktiven Seiten der Halbleiterchips 130 und die Vergussmasse 140 zu der Klebefolie 120 auf einer Ebene bündig ab.
  • Somit kann der in 1 gezeigte Schichtaufbau mittels des Waferlevelpackage-Prozesses hergestellt werden, indem die zu verpackenden Halbleiterchips 130 mit der aktiven Seite nach unten mittels eines geeigneten Materials, vorzugsweise einer Klebefolie 120, auf das Trägersubstrat 110 fixiert werden. Dann werden die Halbleiterchips 130 mittels eines geeigneten Moldverfahrens, günstig ist z. B. Filmmolden, mit der Vergussmasse 140 übermoldet bzw. eingegossen.
  • 2 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Das Verfahren basiert auf einem Waferlevelpackage-Prozess. Der in 2 dargestellte Schichtaufbau ist dem in 1 gezeigten ähnlich, mit dem Unterschied, dass die Klebefolie 120 und das Trägersubstrat 110 entfernt wurden und an der nun freiliegenden Oberfläche der Halbleiterchips 130 und der Vergussmasse 140 eine Verdrahtungsschicht 250 mit Halbleitertechnologie, beispielsweise Belacken, Metall-Sputtern, Lithographie etc., angelegt ist.
  • Die Verdrahtungsebene oder Verdrahtungsschicht 250 bedeckt die aktiven Seiten der Halbleiterchips 130 und die untere Oberfläche der Vergussmasse 140. Auf einer den Halbleiterchips 130 zugewandten Oberfläche der Verdrahtungsschicht 250 sind leitfähige Verbindungen zur Verdrahtung der Halbleiterchips untereinander und nach extern (letztere sind in 2 nicht dargestellt) gebildet. In 2 sind zwei leitfähige Verbindungen oder Leiterbahnen von Chips untereinander durch flache Rechtecke in der ersten Verdrahtungsschicht 250 dargestellt. Die in 2 gezeigten Verbindungen verlaufen zwischen der Anschlussfläche von Chip A und einer Anschlussfläche von Chip B und zwischen der Anschlussfläche von Chip C und einer Anschlussfläche von Chip D. Zwischen Chip B und Chip C besteht keine leitfähige Verbindung, da diese Chips jeweils unterschiedlichen elektrischen Schaltungen zugeordnet sind, die später separiert werden. In 2 hat die Verdrahtungsschicht 250 in etwa die Dicke der Klebefolie 120 aus 1.
  • Um ausgehend von dem in 1 gezeigten Schichtaufbau zu dem in 2 gezeigten Schichtaufbaus zu gelangen, werden weitere Schritte eines Waferlevelpackage-Prozesses ausgeführt. Ausgehend von dem Zustand in 1 erfolgt ein Ablösen der Klebefolie 120 und des Trägersubstrates 110 von den Halbleiterchips 130 und der Mold- bzw. Vergussmasse 140. Somit erhält man eine Art Chip-Moldmasse-Verbundwafer. Aufgrund der Waferform kann dieser Verbundwafer nun auf bekannten Anlagen der Halbleitertechnologie weiter prozessiert werden. Nach dem Entfernen der Folie 120 und des Trägersubstrates 110 wird die Verdrahtungsebene 250 mit Hilfe einer Halbleitertechnologie, wie Belacken, Metall-Sputtern, Lithographie etc., angelegt. Mit Halbleitertechnologieverfahren, wie z. B. Metallsputtern, Lithographie oder Galvanik, wird die elektrische Verdrahtung des Halbleiterchips 130, oder mehrerer Chips bei verschiedenen Halbleiterchips in einem Package, realisiert.
  • 3 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Der in 3 dargestellte Schichtaufbau ist dem in 2 gezeigten ähnlich, mit dem Unterschied, dass auf der Verdrahtungsschicht 250 eine Batterieschicht 360 aufgebracht ist. Die in den Figuren gezeigten Schichtdicken sind nur aus Veranschaulichkeitsgründen so gewählt. Die realen Schichtdicken können von den gezeigten Schichtdicken abweichen.
  • Die Batterieschicht 360 weist gemäß der Schnittansicht von 3 zwei galvanische Schichtanordnungen 370 in Form von Dünnschichtbatterien zum Ausbilden je eines Energiespeichers und zwei Kontaktpads bzw. Kontaktanschlussflächen 380 für externe Anschlüsse auf. Somit sind zwei Batterien 370 in die Batterieschicht 360 integriert. Die Anzahl der Kontaktanschlussflächen der gesamten elektrischen Schaltung kann von den beiden in der Schnittansicht gezeigten abweichen und beispielsweise deutlich höher sein. Eine Anschlussfläche der Chips B und D ist jeweils über eine Durchkontaktierung durch die Verdrahtungsschichte 250 und die Batterieschicht 360 mit einer der Kontaktanschlussflächen 380 elektrisch leitfähig verbunden. In 3 hat die Batterieschicht 360 in etwa die sechsfache Dicke der Verdrahtungsschicht 250. Die Verdrahtungsschicht 250 ist dabei zwischen den Halbleiterchips 130 oder der Vergussmasse 140 und der Batterieschicht 360 angeordnet. Die galvanischen Schichtanordnungen 370 schließen mit einer der Verdrahtungsschicht 250 zugewandten Oberfläche der Batterieschicht 360 bündig ab und erstrecken sich in 3 dickenmäßig durch ungefähr drei Viertel der Schichtdicke der Batterieschicht 360. Die Kontaktanschlussflächen 380 sind auf einer der Verdrahtungsschicht 250 abgewandten Oberfläche der Batterieschicht 360 angeordnet.
  • Eine erste der galvanischen Schichtanordnungen 370 erstreckt sich über einen Zwischenraum und über Randbereiche der benachbarten Chips A und B. Eine zweite der galvanischen Schichtanordnungen 370 erstreckt sich über einen Zwischenraum und über Randbereiche der benachbarten Chips C und D. Die erste der galvanischen Schichtanordnungen ist über eine auf der Unterseite der Verdrahtungsschicht 250 oder der Oberseite der Batterieschicht 360 angeordnete Leiterbahn und eine Durchkontaktierung mit einer Leiterbahn auf der Oberseite der Verdrahtungsschicht 250 elektrisch leitfähig verbunden. Eine Anschlussfläche der Chips B und D ist jeweils über eine Durchkontaktierung durch die Schichten 250, 360 mit einer der Kontaktanschlussflächen 380 elektrisch leitfähig verbunden.
  • Um ausgehend von dem in 2 gezeigten Schichtaufbau zu dem in 3 gezeigten Schichtaufbau zu gelangen, erfolgt in einem Schritt des Waferlevelpackage-Prozesses mit Halbleitertechnologieverfahren, wie Metallsputtern, Lithographie oder Galvanik, eine Realisierung der Batterieschicht 360 zusammen mit den in der Batterieschicht 360 angeordneten galvanischen Schichtanordnungen 370. Dabei können zunächst die galvanischen Schichtanordnungen 370 auf die Verdrahtungsschicht 250 aufgebracht werden und anschließend von einem Grundmaterial der Batterieschicht 360 umgeben werden. Alternativ kann zunächst ein Teil des Grundmaterials der Batterieschicht 360 auf die Verdrahtungsschicht 250 aufgebracht werden, anschließend die galvanischen Schichtanordnungen 370 in Aussparungen des Grundmaterials aufgebracht werden und schließlich weiteres Grundmaterial der Batterieschicht 360 aufgebracht werden, um die galvanischen Schichtanordnungen 370 abzudecken. Somit werden mit Prozessen, wie z. B. Aufsputtern oder Abscheiden, zudem eine oder mehrere galvanische Schichtanordnungen 370 auf oder in der Batterieschicht 360 realisiert. Parallel zu der Aufbringung der Batterie 370 bzw. vorher oder im Anschluss an die Batterieabscheidung werden mit Halbleitertechnologieverfahren wie Metallsputtern, Lithographie oder Galvanik eine elektrische Verdrahtung des Siliziumchips oder mehrere Chips bei verschiedenen Siliziumchips in einem Package, und Kontaktpads zur Ankontaktierung des Packages realisiert.
  • Die Integration der galvanischen Schichtanordnung 370 bzw. Dünnschichtbatterie erfolgt bei diesem Ausführungsbeispiel gemäß der Erfindung nach Herstellung des Chip-Moldmasse-Verbundwafers aus 2 auf der aktiven Seite des Verbundwafers. Durch geeignete Verfahren, die an die Temperaturresistenz der Moldmasse 140 angepasst sind, werden die Schichtsysteme 370 für die Batterie auf den Verbundwafer aufgebracht.
  • Mit einfachen Verfahren wie bspw. dem Aufsputtern von 2D-Schichten sind so 2D-Batterien realisierbar, die eine geringe Kapazität, bspw. für eine stabile Referenzspannung oder kurze Überbrückungsspannungen liefern können. Weitere mögliche Verfahren sind z. B. Abscheidungen mittels geeigneter Precursoren bspw. aus der Gasphase oder die so genannte ”atomic layer depostion” (ALD), welche Monolage für Monolage abscheidet und dabei eine sehr gute Schichtqualität sowie eine hohe Konformität der Abscheidung erreicht.
  • Auch möglich ist die Realisierung einer 3-dimensionalen Batterie, die bei gleichem Flächenbedarf deutlich höhere Kapazitäten und so bspw. einen autonomen Betrieb der so produzierten Systeme über einen längeren Zeitraum ermöglicht. Dies findet bei diesem Ausführungsbeispiel der Erfindung auf der aktiven Vorderseite des Wafers statt, indem ein geeignetes Material, bspw. Benzocyclobuten (BCB), mit höherer Schichtdicke aufgebracht und strukturiert wird. Bei einer weiteren Ausführungsform kann auch der Halbleiterchip mit geeigneten Verfahren wie z. B. DRIE/Trenchen vorstrukturiert werden. Anschließend wird das Batterieschichtsystem mit einem geeigneten Verfahren, welches die Abscheidung in hinreichender Schichtdicke und Konformität auf dem strukturierten Substrat ermöglicht, aufgebracht.
  • Es wird somit ein Waferlevelpackage gemäß einem Ausführungsbeispiel der Erfindung mit integrierter Dünnschichtbatterie (2D oder 3D) auf der Vorderseite erhalten.
  • 4 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Der in 4 dargestellte Schichtaufbau ist dem in 2 gezeigten ähnlich, mit dem Unterschied, dass auf einer der Verdrahtungsschicht 250 abgewandten Oberfläche der Vergussmasse 140 eine Batterieschicht 460 mit galvanischen Schichtanordnungen 470 aufgebracht ist. Ferner sind abweichend von den 2 und 3 in und an der Verdrahtungsschicht 250 Kontaktanschlussflächen 380 gebildet. Die (in 4 nicht dargestellte) Kontaktierung der galvanischen Schichtanordnung zum Halbleiterchip oder zur Verdrahtungsebene kann vorzugsweise durch leitfähige Durchkontakte in der Vergussmasse erfolgen. Zwei Kontaktpads bzw. Kontaktanschlussflächen 380 für externe Anschlüsse sind gemäß der Schnittansicht von 4 an einer von den Kontaktseiten der Halbleiterchips 130 abgewandten Oberfläche der Verdrahtungsschicht 250 angeordnet. Die Anzahl der Kontaktanschlussflächen der gesamten elektrischen Schaltung kann natürlich von den beiden in der Schnittansicht gezeigten abweichen und deutlich höher sein. Eine Anschlussfläche der Chips B und D ist jeweils über eine Durchkontaktierung durch die Verdrahtungsschicht 250 mit einer der Kontaktanschlussflächen 380 elektrisch leitfähig verbunden.
  • Die Batterieschicht 460 weist in 4 zwei galvanische Schichtanordnungen 470 in Form von Dünnschichtbatterien zum Ausbilden je eines Energiespeichers auf. In 4 hat die Batterieschicht 460 in etwa die vierfache Dicke der Verdrahtungsschicht 250. Die galvanischen Schichtanordnungen 470 schließen mit einer der Vergussmasse 140 zugewandten Oberfläche der Batterieschicht 460 bündig ab. Die galvanischen Schichtanordnungen 470 erstrecken sich in 4 dickenmäßig durch ungefähr drei Viertel der Schichtdicke der Batterieschicht 460.
  • Eine erste der galvanischen Schichtanordnungen 470 erstreckt sich über einen Zwischenraum und zumindest über Randbereiche der benachbarten Chips A und B. In 4 erstreckt sich die erste der galvanischen Schichtanordnungen 470 zu einem mehrheitlichen Anteil über dem Chip A. Eine zweite der galvanischen Schichtanordnungen 470 erstreckt sich über einen Zwischenraum und zumindest über Randbereiche der benachbarten Chips C und D. In 4 erstreckt sich die zweite der galvanischen Schichtanordnungen 470 zu einem mehrheitlichen Anteil über dem Chip C. Elektrisch leitfähige Verbindungen der galvanischen Schichtanordnungen 470 mit der restlichen elektrischen Schaltung bzw. dem restlichen Package oder Verbundwafer sind der Einfachheit halber in 4 nicht gezeigt, aber sind bei einer realen elektrischen Schaltung natürlich realisiert, wie es einem Fachmann auf dem Gebiet ersichtlich ist.
  • Um ausgehend von dem in 2 gezeigten Schichtaufbau zu dem in 4 gezeigten Schichtaufbau zu gelangen, erfolgt in einem Schritt des Waferlevelpackage-Prozesses mit Halbleitertechnologieverfahren, wie Metallsputtern, Lithographie oder Galvanik, eine Realisierung der Kontaktpads 380 an der Verdrahtungsschicht 250 zur Ankontaktierung des Packages. Gemäß diesem Ausführungsbeispiel werden mit Prozessen, wie z. B. Aufsputtern oder Abscheiden, zudem eine oder mehrere galvanische Schichtanordnungen 470 auf oder in der Batterieschicht 460 realisiert. Die elektrische Verdrahtung des Siliziumchips, oder mehrerer Chips bei verschiedenen Siliziumchips in einem Package, und die Kontaktpads zur Ankontaktierung des Packages mit Halbleitertechnologieverfahren (Metallsputtern, Lithographie, Galvanik) werden parallel zu der Aufbringung der Batterie bzw. vorher oder im Anschluss an die Batterieabscheidung realisiert.
  • Die Integration der galvanischen Schichtanordnung 470 bzw. Dünnschichtbatterie erfolgt bei diesem Ausführungsbeispiel gemäß der Erfindung nach Herstellung des Chip-Moldmasse-Verbundwafers aus 2 auf der Rückseite des Verbundwafers, die der Verdrahtungsschicht 250 gegenüberliegt. Durch geeignete Verfahren, die an die Temperaturresistenz der Moldmasse 140 angepasst sind, werden die Schichtsysteme 470 für die Batterie auf den Verbundwafer aufgebracht.
  • Mit einfachen Verfahren wie bspw. dem Aufsputtern von 2D-Schichten sind so 2D-Batterien realisierbar, die eine geringe Kapazität, bspw. für eine stabile Referenzspannung oder kurze Überbrückungsspannungen liefern können. Weitere mögliche Verfahren sind z. B. Abscheidungen mittels geeigneter Precursoren bspw. aus der Gasphase oder die so genannte ”atomic layer depostion” (ALD), welche Monolage für Monolage abscheidet und dabei eine sehr gute Schichtqualität sowie eine hohe Konformität der Abscheidung erreicht.
  • Auch möglich ist die Realisierung einer 3-dimensionalen Batterie, die bei gleichem Flächenbedarf deutlich höhere Kapazitäten und so bspw. einen autonomen Betrieb der so produzierten Systeme über einen längeren Zeitraum ermöglicht. Dies findet bei diesem Ausführungsbeispiel der Erfindung auf der Rückseite des Wafers statt, indem ein geeignetes Material, bspw. Benzocyclobuten (BCB), mit höherer Schichtdicke aufgebracht und strukturiert wird. Bei einer weiteren Ausführungsform kann auch der Halbleiterchip mit geeigneten Verfahren wie z. B. DRIE/Trenchen vorstrukturiert werden. Anschließend wird das Batterieschichtsystem mit einem geeigneten Verfahren, welches die Abscheidung in hinreichender Schichtdicke und Konformität auf dem strukturierten Substrat ermöglicht, aufgebracht.
  • Es wird somit ein Waferlevelpackage gemäß einem Ausführungsbeispiel der Erfindung mit integrierter Dünnschichtbatterie (2D oder 3D) auf der Rückseite erhalten.
  • 5 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Der in 5 dargestellte Schichtaufbau ist dem in 2 gezeigten ähnlich, mit dem Hauptunterschied, dass in einer der Verdrahtungsschicht 250 abgewandten Oberfläche der Vergussmasse 140 eine galvanische Schichtanordnung 570 aufgebracht ist. Die in 5 gezeigte Schnittansicht stellt lediglich einen Ausschnitt eines Verbundwafers mit einer einzigen, sich im Herstellungsprozess befindlichen elektrischen Schaltung dar, die beispielsweise entweder Chip A und Chip B oder mit Chip C und Chip D aufweist.
  • Ferner ist bei dem in 5 gezeigten Ausführungsbeispiel der Erfindung, ähnlich jenem aus 4, in und an der Verdrahtungsschicht 250 eine Kontaktanschlussfläche 380 gebildet. Die galvanische Schichtanordnung 570 ist in einer Ausnehmung oder Vertiefung aufgebracht, die in einer der Verdrahtungsschicht 250 abgewandten Oberfläche der Vergussmasse 140, der Rückseite des Verbundwafers aus 2, gebildet ist. Die Ausnehmung, in der die galvanische Schichtanordnung 570 gebildet ist, erstreckt sich in einem Randbereich der Rückseite des Verbundwafers in der Vergussmasse 140. Die Ausnehmung mit der galvanischen Schichtanordnung 570 ist in der Schnittansicht von 5 so angeordnet, dass dieselben keinen der Halbleiterchips 130 überlagern. Die Dicke der galvanischen Schichtanordnung 570 beträgt in etwa das Fünffache der Dicke der Verdrahtungsschicht 250. Die Dicke der galvanischen Schichtanordnung 570 entspricht einer Tiefe der Ausnehmung. Somit schließt die galvanische Schichtanordnung 570 bündig mit der Vergussmasse auf der Rückseite des Verbundwafers ab.
  • Gemäß diesem Ausführungsbeispiel wird das Package per Lötkontakte an eine übergeordnete Leiterplatte 590 ankontaktiert und die Batterie per Drahtbond ankontaktiert. Eine weitere (nicht dargestellte) Möglichkeit wäre die Ankontaktierung der Batterie an die Verdrahtungsebene 250 mittels Durchkontaktierung in der Moldmasse.
  • Um ausgehend von dem in 2 gezeigten Schichtaufbau zu dem in 5 gezeigten Schichtaufbau zu gelangen, wird, sofern nicht bereits vorhanden, eine Ausnehmung in der Vergussmasse 140 gebildet. Mit geeigneten Prozessen, wie z. B. Aufsputtern oder Abscheiden, wird die galvanische Schichtanordnung 570 in der Ausnehmung aufgebracht. Ferner werden der Kontaktpad 380 und die Anschlussfläche für den Bonddraht zur Kontaktierung der galvanischen Schichtanordnung 570 ausgebildet.
  • Die Integration der galvanischen Schichtanordnung 570 bzw. Dünnschichtbatterie erfolgt bei diesem Ausführungsbeispiel gemäß der Erfindung nach Herstellung des Chip-Moldmasse-Verbundwafers aus 2 auf der Rückseite des Verbundwafers, die der Verdrahtungsschicht 250 gegenüberliegt. Durch geeignete Verfahren, die an die Temperaturresistenz der Moldmasse 140 angepasst sind, werden die Schichtsysteme 570 für die Batterie in die Ausnehmung in der Rückseite der Vergussmasse 140 aufgebracht.
  • Durch ein geeignetes Verfahren bei der Herstellung des Waferverbundes, bspw. Abformen eines strukturierten Moldwerkzeuges kann eine strukturierte Rückseite hergestellt werden oder die ebene Moldmasse 140 auf der Rückseite des Verbundwafers wird mit geeigneten Strukturierungsverfahren oder gezieltes Ätzen der Moldmasse 140 strukturiert. Anschließend wird das Batterieschichtsystem 570 mit einem geeigneten Verfahren aufgebracht. Auch hierbei sind die Temperatureinschränkungen der Moldmasse 140 zu beachten. Ggf. kann jedoch z. B. ein vom Standard abweichender Kunststoff mit höherer Abweichungstemperatur verwendet werden.
  • Gemäß einem Ausführungsbeispiel kann in der in 5 gezeigten Anordnung eine 3D-Batterie in die Rückseite des Verbundwafers aufgebracht werden. Es ergibt sich ein Waferlevelpackage gemäß einem Ausführungsbeispiel der Erfindung mit packageintegrierter Dünnschichtbatterie (3D) in der Rückseite.
  • 6 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Der in 6 dargestellte Schichtaufbau ist dem in 2 gezeigten ähnlich, mit dem Hauptunterschied, dass in einer Ausnehmung einer Kontaktseite eines Halbleiterchips 130 eine galvanische Schichtanordnung 670 aufgebracht ist. Die in 6 gezeigte Schnittansicht stellt lediglich eine einzige, sich im Herstellungsprozess befindliche elektrische Schaltung dar, die beispielsweise entweder Chip A und Chip B oder Chip C und Chip D aufweist. Die Ausnehmung ist in der Kontaktseite von Chip A bzw. Chip C gebildet.
  • Ferner ist bei dem in 6 gezeigten Ausführungsbeispiel der Erfindung, ähnlich jenem aus 4 und 5, in und an der Verdrahtungsschicht 250 eine Kontaktanschlussfläche 380 gebildet.
  • Die galvanische Schichtanordnung 670 ist an einer der Verdrahtungsschicht 250 zugewandten Oberfläche des Halbleiterchips 130, der aktiven Seite oder Kontaktseite des Halbleiterchips 130, in einer Ausnehmung aufgebracht. Die Ausnehmung in der Kontaktseite des Halbleiterchips 130 erstreckt sich in der Schnittansicht von 6 von einem linken Rand bis ungefähr in die Mitte der Kontaktseite des Halbleiterchips 130. Eine Erstreckung der Ausnehmung kann jedoch von dieser in 6 gezeigten abweichen und beispielsweise kleiner oder größer sein. Eine Dicke der galvanischen Schichtanordnung 670 entspricht in etwa der Dicke der Verdrahtungsschicht 250. Die Dicke der galvanischen Schichtanordnung 670 entspricht einer Tiefe der Ausnehmung. Somit schließt die galvanische Schichtanordnung 670 bündig mit der Kontaktseite des Halbleiterchips 130 ab.
  • Um den in 6 gezeigten Schichtaufbau zu erhalten, wird zunächst mit Prozessen, wie z. B. Aufsputtern oder Abscheiden, die galvanische Schichtanordnung 670 in der Ausnehmung auf der Kontaktseite bzw. Vorderseite oder aktiven Seite eines Halbleiterchips 130 aufgebracht. Dann wird der Halbleiterchip 130 mit der integrierten Dünnschichtbatterie 670 im Rahmen des in 1 und 2 beschriebenen Prozessflusses des Waferlevelpackagings verpackt. Ferner erfolgt in einem Schritt des Waferlevelpackage-Prozesses mit Halbleitertechnologieverfahren, wie Metallsputtern, Lithographie oder Galvanik, an der Verdrahtungsschicht 250 eine Realisierung der Kontaktpads 380 zur Ankontaktierung des Packages.
  • Somit wird ein Waferlevelpackage gemäß einem Ausführungsbeispiel der Erfindung erhalten, bei dem zunächst die Dünnschichtbatterie auf die Vorderseite (aktive Seite) des Chips integriert ist. Es wird also eine chipintegrierte Batterie durch Integration auf der Chipvorderseite bzw. der aktiven Vorderseite des Siliziumwafers gebildet.
  • 7 zeigt eine Schnittansicht eines Schichtaufbaus einer sich im Herstellungsprozess befindlichen elektrischen Schaltung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung wird dabei mittels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt. Der in 7 dargestellte Schichtaufbau ist dem in 2 gezeigten ähnlich, mit dem Hauptunterschied, dass an einer, der Kontaktseite eines Halbleiterchips 130 gegenüberliegenden Rückseite des Halbleiterchips 130 jeweils eine galvanische Schichtanordnung 770 aufgebracht ist. Die in 7 gezeigte Schnittansicht stellt lediglich eine einzige, sich im Herstellungsprozess befindliche elektrische Schaltung dar, die beispielsweise entweder Chip A und Chip B oder Chip C und Chip D aufweist.
  • Ferner ist bei dem in 7 gezeigten Ausführungsbeispiel der Erfindung, ähnlich jenem aus 4 bis 6, in und an der Verdrahtungsschicht 250 eine Kontaktanschlussfläche 380 gebildet.
  • Die galvanische Schichtanordnung 770 ist an einer der Verdrahtungsschicht 250 abgewandten und der Kontaktseite gegenüberliegenden Oberfläche des Halbleiterchips 130, Rückseite des Halbleiterchips 130, aufgebracht. Die galvanische Schichtanordnung 770 an der Rückseite des Halbleiterchips 130 erstreckt sich in der Schnittansicht von 7 über die gesamte Rückseite, also die Gesamte Oberfläche, des Halbleiterchips 130. Eine Erstreckung der galvanischen Schichtanordnung 770 kann jedoch von der in 7 abweichen.
  • Um den in 7 gezeigten Schichtaufbau zu erhalten, wird zunächst mit Prozessen, wie z. B. Aufsputtern oder Abscheiden, die galvanische Schichtanordnung 770 auf der Rückseite eines Halbleiterchips 130 aufgebracht. Dann wird der Halbleiterchip 130 mit der integrierten Dünnschichtbatterie 770 im Rahmen des in 1 und 2 beschriebenen Prozessflusses des Waferlevelpackagings verpackt. Die (in 7 nicht dargestellte) Kontaktierung der galvanischen Schichtanordnung zum Halbleiterchip kann vorzugsweise durch leitfähige Durchkontakte im Halbleiterchip von der Rückseite zur Kontaktvorderseite erfolgen. Ferner erfolgt in einem Schritt des Waferlevelpackage-Prozesses mit Halbleitertechnologieverfahren, wie Metallsputtern, Lithographie oder Galvanik, an der Verdrahtungsschicht 250 eine Realisierung der Kontaktpads 380 zur Ankontaktierung des Packages.
  • Somit wird ein Waferlevelpackage gemäß einem Ausführungsbeispiel der Erfindung erhalten, bei dem die Dünnschichtbatterie vorab auf die Rückseite des Siliziumwafers/-chips integriert wird. Es wird also eine chipintegrierte Batterie durch Integration auf der Chiprückseite bzw. der ungenutzten Rückseite des Siliziumwafers gebildet.
  • 8 zeigt ein Ablaufdiagramm eines Verfahrens zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In einem Schritt 805 wird eine galvanische Schichtanordnung aus einer Mehrzahl von Dünnschichten zeitlich aufeinanderfolgend an einer Ausnehmung einer Kontaktseite zumindest eines Halbleiterchips aufgebracht. In einem Schritt 810 wird der zumindest eine Halbleiterchip mit der Kontaktseite an einem Trägersubstrat angebracht. In einem Schritt 820 wird der zumindest eine Halbleiterchip an dem Trägersubstrat mit einer Vergussmasse eingegossen. In einem Schritt 830 wird das Trägersubstrat von dem zumindest einen Halbleiterchip abgelöst, wobei die Kontaktseite des zumindest einen Halbleiterchips freigelegt wird. Somit ist nun ein Halbleiterchip-Vergussmasse-Verbundwafer bereitgestellt, auf den mittels bekannter Verfahren eine Verdrahtungsschicht aufgebracht werden kann.
  • 9 zeigt ein Ablaufdiagramm eines Verfahrens zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip, gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. In einem Schritt 915 wird die galvanische Schichtanordnung aus der Mehrzahl von Dünnschichten gleichzeitig oder zeitlich aufeinanderfolgend an einer der Kontaktseite gegenüberliegenden Rückseite des zumindest einem Halbleiterchips aufgebracht. Dies geschieht vorzugsweise noch im Waferverbund der Halbleiterchips. In einem Schritt 810 wird dann der zumindest eine Halbleiterchip mit einer Kontaktseite an einem Trägersubstrat angebracht. In einem Schritt 820 wird der zumindest eine Halbleiterchip zusammen mit der Mehrzahl von Dünnschichten und dem Trägersubstrat mit einer Vergussmasse eingegossen. In einem Schritt 830 wird das Trägersubstrat von dem zumindest einen Halbleiterchip abgelöst, wobei die Kontaktseite des zumindest einen Halbleiterchips freigelegt wird. Somit ist nun ein Halbleiterchip-Vergussmasse-Verbundwafer bereitgestellt, auf den mittels bekannter Verfahren eine Verdrahtungsschicht aufgebracht werden kann. Somit wird die Batterie gemäß diesem Ausführungsbeispiel zuerst auf die Chiprückseite aufgebracht werden bevor die Chips eingegossen werden.
  • 10 zeigt ein Ablaufdiagramm eines Verfahrens zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip, gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. In einem Schritt 810 wird der zumindest eine Halbleiterchip mit einer Kontaktseite an einem Trägersubstrat angebracht. In einem Schritt 820 wird der zumindest eine Halbleiterchip an dem Trägersubstrat mit einer Vergussmasse eingegossen. In einem Schritt 1025 wird die galvanische Schichtanordnung aus der Mehrzahl von Dünnschichten zeitlich aufeinanderfolgend an der Vergussmasse aufgebracht. In einem Schritt 830 wird das Trägersubstrat von dem zumindest einen Halbleiterchip abgelöst, wobei die Kontaktseite des zumindest einen Halbleiterchips freigelegt wird. Die Schritte 830 und 1025 können auch in umgekehrter Reihenfolge ausgeführt werden. Somit ist nun ein Halbleiterchip-Vergussmasse-Verbundwafer bereitgestellt, auf den mittels bekannter Verfahren eine Verdrahtungsschicht aufgebracht werden kann.
  • 11 zeigt ein Ablaufdiagramm eines Verfahrens zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip, gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. In einem Schritt 810 wird der zumindest eine Halbleiterchip mit einer Kontaktseite an einem Trägersubstrat angebracht. In einem Schritt 820 wird der zumindest eine Halbleiterchip an dem Trägersubstrat mit einer Vergussmasse eingegossen. In einem Schritt 830 wird das Trägersubstrat von dem zumindest einen Halbleiterchip abgelöst, wobei die Kontaktseite des zumindest einen Halbleiterchips freigelegt wird. Somit ist nun zumindest ein Halbleiterchip bereitgestellt, der bis auf die Kontaktfläche mit einer Vergussmasse eingegossen ist. In einem Schritt 1140 wird mittels eines Halbleitertechnologieverfahrens, wie z. B. Metallsputtern, Belacken, Lithographie oder Galvanik, eine Verdrahtungsschicht an einer Kontaktseite des zumindest einen Halbleiterchips gebildet. In einem Schritt 1145 wird die galvanische Schichtanordnung aus der Mehrzahl von Dünnschichten zeitlich aufeinanderfolgend an der Verdrahtungsschicht aufgebracht.
  • Anschließend können die Verbundwafer jeweils vereinzelt werden. Jeweils parallel zu der Aufbringung der Batterie bzw. vorher oder im Anschluss an die Batterieabscheidung werden mit Halbleitertechnologieverfahren, wie Metallsputtern, Lithographie oder Galvanik, eine elektrische Verdrahtung des Siliziumchips oder mehrerer Chips bei verschiedenen Siliziumchips in einem Package und Kontaktpads zur Ankontaktierung des Packages realisiert.
  • Alternativ zum zeitlich aufeinanderfolgenden Aufbringen der einzelnen Schichten des elektrochemischen Elements, wie es anhand der vorangegangenen Ausführungsbeispiele beschrieben ist, kann auch ein vorgefertigtes elektrochemisches Element als eine Einheit aufgebracht werden. Diese Vorgehensweise kann insbesondere bei den anhand der 3 und 4 beschriebenen Ausführungsbeispielen angewandt werden.
  • Die beschriebenen und in den Figuren gezeigten Ausführungsbeispiele sind nur beispielhaft gewählt. Unterschiedliche Ausführungsbeispiele können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann ein Ausführungsbeispiel durch Merkmale eines weiteren Ausführungsbeispiels ergänzt werden. Je nachdem welche Vorverarbeitung bereits erfolgt ist oder welche Nachbearbeitung noch erfolgen soll, kann das Verfahren zum Herstellen einer elektrischen Schaltung auch nur einen oder einzelne der anhand der Figuren beschriebenen Verfahrensschritte umfassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 3579056 A1 [0003]
  • Zitierte Nicht-Patentliteratur
    • Oak Ridge National Laboratory, Bates et. al. (1995), Thin-film rechargeable lithium batteries’, J. Power Sources 54, S. 58 [0007]

Claims (10)

  1. Verfahren zum Aufbauen einer elektrischen Schaltung mit zumindest einem Halbleiterchip (130), der mit einer Vergussmasse (140) eingegossen ist, mit folgenden Schritten: Aufbringen (805; 915; 1025; 835; 1145) einer galvanischen Schichtanordnung (370; 470; 570; 670; 770) zum Ausbilden eines elektrochemischen Elements an einem Element der elektrischen Schaltung, die den zumindest einen Halbleiterchip (130) aufweist.
  2. Verfahren gemäß Anspruch 1, bei dem im Schritt des Aufbringens (805; 915; 1025; 835; 1145; 855) zeitlich aufeinanderfolgend eine Mehrzahl von Dünnschichten aufgebracht wird, um die galvanische Schichtanordnung (370; 470; 570; 670; 770) zu bilden.
  3. Verfahren gemäß einem der vorangegangenen Ansprüche, bei dem der Schritt des Aufbringens (805; 915; 1025; 835; 1145) vor, nach oder parallel zu einem Schritt des Anbringens (810) des zumindest einen Halbleiterchips (130) mit einer Kontaktseite desselben an einem Trägersubstrat (110), einem Schritt des Eingießens (820) des zumindest einen Halbleiterchips an dem Trägersubstrat mit einer Vergussmasse (140), einem Schritt des Ablösens (830) des Trägersubstrats von dem zumindest einen Halbleiterchip, wobei die Kontaktseite des zumindest einen Halbleiterchips freigelegt wird, und/oder einem Schritt des Bildens (1140) einer Verdrahtungsschicht (250) an einer Kontaktseite des zumindest einen Halbleiterchips erfolgt.
  4. Verfahren gemäß einem der vorangegangenen Ansprüche, bei dem das Element eine Verdrahtungsschicht (250) der elektrischen Schaltung ist, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an einem Bereich der Verdrahtungsschicht aufgebracht wird.
  5. Verfahren gemäß einem der vorangegangenen Ansprüche, bei dem das Element die Vergussmasse (140) ist, in die der zumindest eine Halbleiterchip (130) eingegossen ist, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an einem Bereich der Vergussmasse aufgebracht wird.
  6. Verfahren gemäß einem der vorangegangenen Ansprüche, bei dem das Element der zumindest eine Halbleiterchip (130) ist, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an einem Bereich des zumindest einen Halbleiterchips aufgebracht wird.
  7. Verfahren gemäß Anspruch 6, bei dem der zumindest eine Halbleiterchip (130) an der Kontaktseite eine Ausnehmung aufweist, wobei im Schritt des Aufbringens die galvanische Schichtanordnung in der Ausnehmung aufgebracht wird.
  8. Verfahren gemäß einem der Ansprüche 6 oder 7, wobei im Schritt des Aufbringens die galvanische Schichtanordnung an zumindest einem Teil einer Rückseite des zumindest einen Halbleiterchips (130) aufgebracht wird.
  9. Elektrische Schaltung mit zumindest einem Halbleiterchip (130), der mit einer Vergussmasse (140) eingegossen ist, mit folgenden Merkmalen: einer galvanischen Schichtanordnung (370; 470; 570; 670; 770), die zum Ausbilden eines elektrochemischen Elements an einem Element der elektrischen Schaltung, die den zumindest einen Halbleiterchip (130) aufweist, aufgebracht ist.
  10. Sensormodul mit einer elektrischen Schaltung gemäß Anspruch 9.
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