DE102010004230A1 - Integrated circuit for use in e.g. electronic system, has interface-structures directly connected to doped area in respective partial areas of contact surface, where structures are made from respective conducting materials - Google Patents

Integrated circuit for use in e.g. electronic system, has interface-structures directly connected to doped area in respective partial areas of contact surface, where structures are made from respective conducting materials Download PDF

Info

Publication number
DE102010004230A1
DE102010004230A1 DE102010004230A DE102010004230A DE102010004230A1 DE 102010004230 A1 DE102010004230 A1 DE 102010004230A1 DE 102010004230 A DE102010004230 A DE 102010004230A DE 102010004230 A DE102010004230 A DE 102010004230A DE 102010004230 A1 DE102010004230 A1 DE 102010004230A1
Authority
DE
Germany
Prior art keywords
integrated circuit
conductive material
circuit according
work function
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102010004230A
Other languages
German (de)
Inventor
Clemens Fitz
Werner Dr. Graf
Dirk Offenberg
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102010004230A priority Critical patent/DE102010004230A1/en
Publication of DE102010004230A1 publication Critical patent/DE102010004230A1/en
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844Bottomless liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66613Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

The circuit (199) has a contact structure comprising an interface-structure (121) directly connected to a doped area (102) in a partial area (125a) of a contact surface (125) between the doped area and the structure. The doped area is formed in a semiconductor structure (100), and the interface is made from a conducting material. Another interface structure (127) is connected directly to the doped area in another partial area (125b) of the contact surface and made from another conducting material, where the conducting materials are metal, metal nitride i.e. tungsten nitride, or metal oxide. An independent claim is also included for a method for manufacturing an integrated circuit.

Description

In der Halbleitertechnologie beeinflusst der Kontaktwiderstand zwischen einem halbleitenden Gebiet einerseits und einer leitenden Struktur andererseits u. a. die Schaltgeschwindigkeit und die elektrischen Verluste eines integrierten Schaltkreises. Bei einem ohmschen Kontakt zwischen einem halbleitenden Gebiet und einer leitenden Struktur reduziert eine ausreichend hohe Dotierung des halbleitenden Gebiets nahe an der Kontaktfläche zur leitenden Struktur die Weite der Verarmungszone an der Kontaktfläche derart, dass Ladungsträger durch die Potentialbarriere zu tunneln vermögen. Der Kontaktwiderstand einer solchen Struktur hängt exponentiell von der Barrierenhöhe ab.In Semiconductor technology influences the contact resistance between a semiconducting field on the one hand and a conductive structure on the other on the other hand u. a. the switching speed and the electrical Losses of an integrated circuit. With an ohmic contact between a semiconducting area and a conductive structure reduces a sufficiently high doping of the semiconductive region close to the contact surface to the conductive structure the width the depletion zone at the contact surface such that charge carriers to tunnel through the potential barrier. The contact resistance such a structure depends exponentially on the barrier height from.

Gemäß einem in der EP 0 590 652 A2 beschriebenen Verfahren wird auch in p-Gebiete ein Donator (Phosphor) implantiert und damit das Silizium oberflächlich amorphisiert. Wird anschließend als Akzeptor Bor in die p-Gebiete implantiert, so ist dessen Diffusionsvermögen reduziert, so dass sich oberflächennah eine hohe Bor-Konzentration einstellt, die den Kontaktwiderstand reduziert.According to one in the EP 0 590 652 A2 described method is also in p-areas a donor (phosphorus) implanted and thus the surface of the silicon amorphized. If, subsequently, boron is implanted in the p regions as the acceptor, its diffusivity is reduced so that a high boron concentration is achieved near the surface, which reduces the contact resistance.

Gemäß einem in der US 5,930,616 beschriebenen Verfahren werden n-halbleitende Gebiete durch Ausdiffusion aus Kontakten aus n+-Polysilizium und p-halbleitende Gebiete durch Ausdiffusion aus Kontakten aus p+-Polysilizium ausgebildet.According to one in the US 5,930,616 n-semiconducting regions are formed by outdiffusion of contacts of n + polysilicon and p-type semiconducting regions by outdiffusion of contacts made of p + polysilicon.

Die US 2006/0163670 , die US 7,354,819 B2 sowie die US 2006/0220141 beschreiben Integrationsschemata mit Kontakten zu n-halbleitenden und p-halbleitenden Gebieten, wobei über den n-halbleitenden Gebieten ein erstes Silizid gebildet wird, dessen Austrittsarbeit an das Leitungsbandniveau angepasst ist. Über den p-halbleitenden Gebieten wird ein zweites Silizid gebildet, dessen Austrittsarbeit an das Valenzbandniveau angepasst ist.The US 2006/0163670 , the US 7,354,819 B2 as well as the US 2006/0220141 describe integration schemes with contacts to n-semiconducting and p-semiconducting regions, where a first silicide is formed over the n-semiconducting regions, whose work function is adapted to the conduction band level. Over the p-semiconducting regions, a second silicide is formed whose work function is adapted to the valence band level.

Die Veröffentlichung Hideki Hasegawa: „Fermi Level Pinning and Schottky Barrier Height Control at Metal-Semiconductor Interfaces of InP and Related Materials”; Jpn J. App. Phys. Vol. 38 (1999) pp. 1098–1102 erörtert die Abhängigkeit der Barrierenhöhe eines Halbleiter/Metall-Übergangs von Austrittsarbeit und Oberflächenzuständen. Aus der US 2006/0275968 A1 ist es bekannt, freie oder ungesättigte Bindungen („dangling bonds”) zu passivieren, um die Anzahl der Oberflächenzustände und damit eine Barrierenhöhe zwischen einem dotierten Gebiet und einem Kontakt zu reduzieren.The publication Hideki Hasegawa: "Fermi Level Pinning and Schottky Barrier Height Control at Metal-Semiconductor Interfaces of InP and Related Materials"; Jpn J. App. Phys. Vol. 38 (1999) pp. 1098-1102 discusses the dependence of the barrier height of a semiconductor / metal transition on work function and surface states. From the US 2006/0275968 A1 It is known to passivate dangling bonds in order to reduce the number of surface states and thus a barrier height between a doped region and a contact.

Es besteht ein Bedürfnis nach einem einfachen Integrationsschema mit an n-halbleitende und p-halbleitende Gebiete angepassten Kontaktstrukturen.It there is a need for a simple integration scheme with contact structures adapted to n-semiconducting and p-semiconducting regions.

Ausführungsformen und Vorteile der Erfindung werden anhand der nachfolgenden Figuren dargestellt und beschrieben. Der Schwerpunkt der Ausführungen liegt dabei auf der Darstellung der der Erfindung zugrunde liegenden Prinzipien. Die Darstellung der einzelnen Elemente und Teilstrukturen erfolgt nicht notwendigerweise maßstäblich. Die den unterschiedlichen Ausführungsformen zugeordneten Merkmale verschiedener Ausführungsformen können miteinander kombiniert werden, sofern sie sich nicht ausschließen.embodiments and advantages of the invention will be apparent from the following figures and described. The focus of the designs lies doing so on the representation of the principles underlying the invention. The representation of the individual elements and substructures takes place not necessarily to scale. The different ones Embodiments associated with various embodiments embodiments can be combined with each other, if they are not exclude.

Die 1 zeigt eine schematische perspektivische Darstellung eines ersten Kontakts zu einem n-halbleitenden Gebiet und eines zweiten Kontakts zu einem p-halbleitenden Gebiet gemäß einer Ausführungsform der Erfindung.The 1 shows a schematic perspective view of a first contact to an n-type semiconductor region and a second contact to a p-type semiconductor region according to an embodiment of the invention.

Die 2A zeigt eine schematische Querschnittsansicht einer konzentrischen Kontaktstruktur mit einer zentralen und einer peripheren Füllung gemäß einer Ausführungsform der Erfindung.The 2A shows a schematic cross-sectional view of a concentric contact structure with a central and a peripheral filling according to an embodiment of the invention.

Die 2B zeigt eine horizontale Querschnittsansicht der Kontaktstruktur gemäß 2A entlang der Linie B-B.The 2 B shows a horizontal cross-sectional view of the contact structure according to 2A along the line BB.

Die 2C zeigt eine schematische Querschnittsdarstellung einer Kontaktstruktur mit einer zentralen Füllung und einer Passivierungsschicht gemäß einer weiteren Ausführungsform.The 2C shows a schematic cross-sectional view of a contact structure with a central filling and a passivation layer according to another embodiment.

Die 2D zeigt eine horizontale Querschnittsansicht der Kontaktstruktur gemäß 2C entlang der Linie D-D.The 2D shows a horizontal cross-sectional view of the contact structure according to 2C along the line DD.

Die 2E zeigt eine segmentierte Kontaktstruktur gemäß einer weiteren Ausführungsform der Erfindung.The 2E shows a segmented contact structure according to another embodiment of the invention.

Die 2F zeigt eine horizontale Querschnittsansicht der Kontaktstruktur gemäß 2E entlang der Linie F-F.The 2F shows a horizontal cross-sectional view of the contact structure according to 2E along the line FF.

Die 3 zeigt eine schematische Querschnittsansicht eines Ausschnitts eines integrierten Schaltkreises mit einem n-Kanal Feldeffekttransistor und einem p-Kanal Feldeffekttransistor gemäß einer weiteren Ausführungsform.The 3 shows a schematic cross-sectional view of a portion of an integrated circuit with an n-channel field effect transistor and a p-channel field effect transistor according to another embodiment.

Die 4 zeigt eine schematische Querschnittsansicht eines Ausschnitts eines integrierten Schaltkreises mit einer ein n-halbleitendes und ein p-halbleitendes Gebiet kontaktierenden Kontaktstruktur gemäß einer weiteren Ausführungsform.The 4 shows a schematic cross-sectional view of a portion of an integrated circuit with an n-type semiconducting and a p-type semiconductive contact-contacting contact structure according to another embodiment.

Die 5A zeigt eine schematische Querschnittsansicht eines Substratabschnitts im Zuge eines Verfahrens zur Herstellung eines integrierten Schaltkreises mit segmentierten Kontaktstrukturen, nach Beaufschlagung mit elektromagnetischer Bestrahlung oder einem Teilchenstrahl.The 5A shows a schematic cross-sectional view of a substrate section in the course of a method for producing an integrated circuit with segmented contact structures, after exposure to electromagnetic radiation or a particle beam.

Die 5B zeigt den Substratabschnitt der 5A nach Abscheiden zweier Materialien unterschiedlicher Austrittsarbeit.The 5B shows the substrate portion of 5A after depositing two materials of different work function.

Die 6 zeigt eine schematische Querschnittsansicht eines Substratabschnitts im Zuge eines Verfahrens zur Herstellung eines integrierten Schaltkreises mit konzentrischen Kontaktstrukturen nach einer weiteren Ausführungsform, nach der Ausbildung einer ersten Interface-Struktur aus einem ersten Material.The 6 shows a schematic cross-sectional view of a substrate portion in the context of a method for producing an integrated circuit with concentric contact structures according to another embodiment, after the formation of a first interface structure of a first material.

Die 7 ist ein schematisches Flussdiagramm zur Darstellung eines Verfahrens zur Herstellung eines integrierten Schaltkreises mit Kontaktstrukturen für n- und p-halbleitende Gebiete gemäß einer weiteren Ausführungsform.The 7 FIG. 10 is a schematic flow diagram illustrating a method of fabricating an integrated circuit having n- and p-type semiconductor contact structures according to another embodiment.

Die 8 ist ein schematisches Blockdiagramm eines elektronischen Systems gemäß einer weiteren Ausführungsform.The 8th FIG. 12 is a schematic block diagram of an electronic system according to another embodiment. FIG.

Die 1 bezieht sich auf einen Ausschnitt eines integrierten Schaltkreises 199. Der integrierte Schaltkreis 199 kann ein Logikschaltkreis, ein Interface-Schaltkreis, ein hoch integrierter Schaltkreis, zum Beispiel mit einem Mikrokontroller oder Mikroprozessor, ein applikationsspezifischer integrierter Schaltkreis (ASIC) oder ein Speicherschaltkreis, etwa ein DRAM (dynamic random access memory), PCRAM (phase change random access memory), FBRAM (floating-body random access memory), MRAM (magnetoresistive random access memory), FeRAM (ferro electric random access memory), SRAM (static random access memory) oder ein EEPROM (eletrical erasable programable read only memory), oder ein anderer integrierter Schaltkreis sein.The 1 refers to a section of an integrated circuit 199 , The integrated circuit 199 For example, a logic circuit, an interface circuit, a highly integrated circuit, for example a microcontroller or microprocessor, an application specific integrated circuit (ASIC) or a memory circuit, such as a dynamic random access memory (DRAM), phase change random access memory (PCRAM) ), FBAM (Floating-Body Random Access Memory), MRAM (Magnetic Random Access Memory), Ferro Electric Random Access Memory (FERAM), Static Random Access Memory (SRAM), or Eletrical Erasable Programmable Read Only Memory (EEPROM) be another integrated circuit.

Auf einer Hauptfläche 101 einer Halbleiterstruktur 100 liegt ein Zwischenlagendielektrikum 110 auf. Die Halbleiterstruktur 100 kann auf einer halbleitenden oder einer isolierenden Unterlage, z. B. einem Oxid, einem Glas oder Saphir aufgebracht sein und besteht aus einem einkristallinen Halbleitermaterial, beispielsweise Silizium, Germanium, einer Silizium-Germanium-Legierung oder einem A(III)-B(V)-Verbindungshalbleiter. In der Halbleiterstruktur 100 eingebrachte Grabenisolationen 109 definieren zwischen sich aktive Gebiete aus dem Halbleitermaterial und separieren diese voneinander. In die eigenleitende oder schwach mit einem Dotierstoff eines ersten Leitfähigkeitstyps dotierte Halbleiterstruktur 100 sind beispielsweise stark dotierte Störstellengebiete unterschiedlichen Leitfähigkeitstyps eingebracht, die jeweils unmittelbar an die Hauptfläche 101 angrenzen können. Dabei können stark dotierte Störstellengebiete 104 vom ersten Leitfähigkeitstyp in weitere dotierte Halbleitergebiete 108 vom entgegengesetzten zweiten Leitfähigkeitstyp eingebettet sein. Nach einer ersten Ausführungsform trägt die Halbleiterstruktur 100 eine Grunddotierung vom p-leitenden Typ, in die eine n-leitende Wanne 108 eingebettet ist, wobei innerhalb der Wanne 108 ein stark dotiertes p-leitendes Halbleitergebiet 104 (p-Gebiet) und außerhalb der Wanne 108 ein stark dotiertes n-leitendes Halbleitergebiet 102 (n-Gebiet) ausgebildet sind.On a main surface 101 a semiconductor structure 100 is an interlayer dielectric 110 on. The semiconductor structure 100 can on a semiconducting or insulating pad, z. Example, an oxide, a glass or sapphire applied and consists of a monocrystalline semiconductor material, such as silicon, germanium, a silicon-germanium alloy or an A (III) -B (V) compound semiconductor. In the semiconductor structure 100 introduced trench isolations 109 define between themselves active areas of the semiconductor material and separate them from each other. In the intrinsic or weakly doped with a dopant of a first conductivity type semiconductor structure 100 For example, heavily doped impurity regions of different conductivity types are introduced, each directly adjacent to the main surface 101 can border. This can be heavily doped impurity regions 104 of the first conductivity type in further doped semiconductor regions 108 be embedded by the opposite second conductivity type. According to a first embodiment, the semiconductor structure bears 100 a basic doping of p-type, in which an n-type well 108 embedded, being inside the tub 108 a heavily doped p-type semiconductor region 104 (p area) and outside the tub 108 a heavily doped n-type semiconductor region 102 (n-area) are formed.

Eine erste und eine zweite Kontaktstruktur 120a, 120b durchschneiden das Zwischenlagendielektrikum 110 und liegen mit ihrer Bodenfläche jeweils unmittelbar auf der Hauptfläche 101 auf oder erstrecken sich in die Halbleiterstruktur 100 hinein. Die Hauptfläche 101 ist diejenige Oberfläche der Halbleiterstruktur 100, die der Mehrheit von Strukturierungsprozessen unterworfen, und auf der die Mehrheit der funktionalen Strukturen des integrierten Schaltkreises ausgebildet wird. Das Zwischenlagendielektrikum 110 kann eine einfach Schicht sein oder eine Abfolge von Schichten umfassen, die jeweils dielektrische Materialen, wie z. B. undotiertes oder dotiertes Siliziumoxid oder Siliziumdioxid, z. B. Bor-Phosphor-dotiertes Silikatglas (BPSG), fluoriniertes Silikatglas (FSG), Siliziumnitrid, oder ein poröses Material enthalten.A first and a second contact structure 120a . 120b cut through the interlayer dielectric 110 and lie with their bottom surface respectively directly on the main surface 101 on or extend into the semiconductor structure 100 into it. The main area 101 is the surface of the semiconductor structure 100 subjected to the majority of structuring processes, and on which the majority of the functional structures of the integrated circuit is formed. The interlayer dielectric 110 may be a single layer or comprise a sequence of layers, each of which may be dielectric materials, such as silicon dioxide. B. undoped or doped silica or silica, z. Boron-phosphorus-doped silicate glass (BPSG), fluorinated silicate glass (FSG), silicon nitride, or a porous material.

Beiden Kontaktstrukturen 120a, 120b liegt dasselbe Bildungsprinzip zugrunde. Jede Kontaktstruktur 120a, 120b grenzt mit einer Kontaktfläche 125 an eines der in der Halbleiterstruktur 100 an die Hauptfläche 101 anschließenden dotierten Gebiete 102, 104 an. In einem ersten Teilbereich 125a der Kontaktfläche 125 liegt eine erste Interface-Struktur 121 auf, die vollständig aus einem ersten leitfähigen Material bestehen kann oder eine Struktur aus dem ersten leitfähigen Material umfasst. In einem zweiten Teilbereich 125b der Kontaktfläche 125 liegt eine zweite Interface-Struktur 127 auf, die vollständig aus einem zweiten leitfähigen Material bestehen kann oder eine Struktur aus diesem umfasst. Das erste und das zweite leitfähige Material können demnach jeweils unmittelbar an das jeweilige dotierte Gebiet 102, 104 anschließen. Das zweite leitfähige Material kann ein anderes sein als das erste leitfähige Material. Gemäß anderen Ausführungsformen können die Interface-Strukturen 121, 127 wenige Nanometer dünne Passivierungsschichten aufweisen, auch solche aus dielektrischen Materialien, die zwischen den dotierten Gebieten 102, 104 einerseits und dem ersten bzw. zweiten leitfähigen Material andererseits angeordnet sein. Beispielsweise können solche Passivierungsschichten die Anzahl von Oberflächenzuständen reduzieren, indem z. B. freie oder ungesättigte Bindungen („dangling bonds”) passiviert werden oder die Wirkung solcher Oberflächenzustände kompensiert wird, z. B. durch Zugabe eines Chalkogens, etwa Schwefel, Selen oder Tellur. Gemäß anderen Ausführungsformen können die Interface-Strukturen 121, 127 unterschiedliche Passivierungsschichten oder unterschiedliche Abschnitte einer Passivierungsschicht aufweisen. Beispielsweise weist nur eine der Interface-Strukturen 121, 127 eine Passivierungsschicht oder einen Abschnitt einer Passivierungsschicht auf. In solchen Fällen kann das erste leitfähige Material dasselbe sein wie das zweite leitfähige Material oder zumindest dieselbe Austrittsarbeit aufweisen. Andernfalls hat das erste leitfähige Material eine erste Austrittsarbeit und das zweite leitfähige Material eine von der ersten Austrittsarbeit verschiedene zweite Austrittsarbeit, so dass eines der beiden Materialien besser an ein n-dotiertes und das jeweils andere Material besser an ein p-dotiertes Gebiet angepasst ist als das jeweils andere Material. Gemäß einer Ausführungsform unterscheiden sich die beiden Austrittsarbeiten um mindestens den halben Bandabstand des Halbeitermaterials, z. B. um mindestens den gesamten Bandabstand.Both contact structures 120a . 120b is based on the same educational principle. Every contact structure 120a . 120b borders with a contact surface 125 at one of the in the semiconductor structure 100 to the main surface 101 subsequent doped areas 102 . 104 at. In a first section 125a the contact surface 125 lies a first interface structure 121 which may be made entirely of a first conductive material or comprises a structure of the first conductive material. In a second subarea 125b the contact surface 125 is a second interface structure 127 which may be made entirely of a second conductive material or comprises a structure thereof. Accordingly, the first and second conductive materials can each directly contact the respective doped region 102 . 104 connect. The second conductive material may be other than the first conductive material. According to other embodiments, the interface structures 121 . 127 have passivation layers of a few nanometers thick, even those made of dielectric materials, between the doped regions 102 . 104 be arranged on the one hand and the first and second conductive material on the other hand. For example, such passivation layers can reduce the number of surface states, e.g. B. free or unsaturated bonds ("dangling bonds") are passivated or the effect of such surface states is compensated, z. B. by addition of a chalcogen, such as sulfur, selenium or tellurium. According to others Embodiments may be the interface structures 121 . 127 have different passivation layers or different portions of a passivation layer. For example, only one of the interface structures points 121 . 127 a passivation layer or a portion of a passivation layer. In such cases, the first conductive material may be the same as the second conductive material or at least have the same work function. Otherwise, the first conductive material has a first work function and the second conductive material has a second work function different from the first work function, so that one of the two materials is better adapted to an n-doped region and the other material better to a p-doped region the other material. According to one embodiment, the two work functions differ by at least half the band gap of the semiconductor material, for. B. at least the entire band gap.

Der Kontaktwiderstand hängt exponentiell von der Barrierenhöhe zwischen der Kontaktstruktur und dem jeweils kontaktierten dotierten Gebiet ab. Die Barrierenhöhen ϕBn, ϕBp für n- und p-dotierte Gebiete ergeben sich aus der Austrittsarbeit ϕm des Kontaktmaterials, der Elektronenaffinität χ, dem Bandabstand Eg und dem Ladungsneutralitätsniveau ECNL des Halbleitermaterials sowie einem Interface-Index S näherungsweise nach den Gleichungen (1) und (2): ϕBn = S(ϕm – χ) + (1 – S)(EC – ECNL) ϕBp = S(Eg + χ – ϕm) + (1 – S)(Eg + χ – ECNL) The contact resistance depends exponentially on the barrier height between the contact structure and the respectively contacted doped region. The barrier heights φ Bn , φ Bp for n- and p-doped regions result from the work function φ m , the electron affinity χ, the bandgap E g and the charge neutrality level E CNL of the semiconductor material and an interface index S approximately according to the equations (1 and 2): φ Bn = S (φ m - χ) + (1 - S) (E. C - E CNL ) φ bp = S (E G + χ - φ m ) + (1 - S) (E. G + χ - E CNL )

In beiden Fällen ergibt sich die Barrierenhöhe aus der Summe aus einem ersten, von der Austrittsarbeit ϕm des Kontaktmaterials abhängigen Term und aus einem zweiten, von der Austrittsarbeit ϕm unabhängigen Term. Der erste Term ergibt sich aus der Annahme, dass der Energieabstand zum Vakuumniveau am Interface zwischen dotiertem Gebiet und Kontaktstruktur unverändert bleibt. Der zweite Term berücksichtigt die Wirkung von Oberflächenzuständen (interface states, surface states), die am Interface das Fermi-Niveau im Kontaktmaterial mehr oder weniger stark auf ein Ladungsneutralitätsniveau zwischen dem Leitungsbandniveau und dem Valenzbandniveaus zwingen (”pinnen”). Der Interface-Index S gibt die Stärke des „Pinnens” an. Für S = 0 ist das Fermi-Niveau im Metall auf das Ladungsneutralitätsniveau im Halbleiter eingerastet („gepinnt”) und die Barrierenhöhen ϕBn, ϕBp sind unabhängig von der Austrittsarbeit des Kontaktmaterials. Für S = 1 sind die Barrierenhöhen ϕBn, ϕBp ausschließlich von der Elektronenaffinität und der Bandlücke des Halbleitermaterials sowie der Austrittsarbeit des Kontaktmaterials abhängig. Der Interface-Index S ist abhängig von der chemisch/physikalischen Beschaffenheit der Oberflächen am Interface.In both cases, the barrier height results from the sum of a first term dependent on the work function φ m of the contact material and a second term independent of the work function φ m . The first term results from the assumption that the energy gap is at the vacuum level remains unchanged at the interface between doped region and contact structure. The second term takes into account the effect of interface states, surface states, which at the interface more or less force the Fermi level in the contact material to a level of charge neutrality between conduction band level and valence band levels ("pinning"). The interface index S indicates the strength of "pinning". For S = 0, the Fermi level in the metal is pinned to the charge neutral level in the semiconductor and the barrier heights φ Bn , φ Bp are independent of the work function of the contact material. For S = 1, the barrier heights φ Bn , φ Bp are exclusively dependent on the electron affinity and the band gap of the semiconductor material as well as the work function of the contact material. The interface index S depends on the chemical / physical nature of the surfaces on the interface.

Gemäß einer Ausführungsform werden das erste und das zweite leitfähige Material so gewählt, dass sowohl eine erste Barrierenhöhe ϕBn nach der Gleichung (1) zwischen dem n-dotierten Gebiet 102 und der ersten Interface-Struktur 121 als auch eine zweite Barrierenhöhe ϕBp nach der Gleichung (2) zwischen dem p-dotierten Gebiet 104 und der zweiten Interface-Struktur 127 weniger als die Hälfte des Bandabstands des Halbleitermaterials betragen. Die Kontaktwiderstände für n- und p-dotierte Gebiete sind dann in ähnlicher Größenordnung.According to an embodiment, the first and the second conductive material are selected such that both a first barrier height φ Bn according to the equation (1) between the n-doped region 102 and the first interface structure 121 and a second barrier height φ Bp according to equation (2) between the p-doped region 104 and the second interface structure 127 less than half the band gap of the semiconductor material amount. The contact resistances for n- and p-doped regions are then of similar magnitude.

Gemäß einer weiteren Ausführungsform ist die erste Austrittsarbeit kleiner der um etwa 15% des Bandabstands erhöhten Elektronenaffinität im Halbleitermaterial. Beispielsweise ist die erste Austrittsarbeit kleiner als die Elektronenaffinität bzw. überschreitet diese um nicht mehr als 10% des Bandabstands. Damit kann der erste Term in der Gleichung (1) minimiert werden.According to one Another embodiment is the first work function less than about 15% of the band gap increased electron affinity in the semiconductor material. For example, the first work function less than the electron affinity or exceeds these by no more than 10% of the band gap. This can be the first Term in equation (1) are minimized.

Wird, beispielsweise durch Ausbilden einer Passivierungsschicht, das Interface ohne oder mit wenig Oberflächenzuständen gebildet, so dass der erste Term der Gleichung (1) zu einem maßgeblichen Anteil von z. B. mindestens 10% die Barrierenhöhe bestimmt, dann kann das erste leitfähige Material auch so gewählt werden, dass die erste Austrittsarbeit näherungsweise an die Elektronenaffinität angepasst ist oder gleich der Elektronenaffinität ist. Dabei kann die erste Austrittsarbeit zum Beispiel vom Mengenverhältnis zwischen Hauptbestandteilen des ersten Materials abhängen, so dass die tatsächliche Austrittsarbeit im Rahmen fertigungsbedingter Toleranzen von einem vorgegebenen Wert, z. B. der Elektronenaffinität, abweichen kann.Becomes, for example, by forming a passivation layer, the interface formed with little or no surface states, so that the first term of equation (1) becomes a significant proportion from Z. B. at least 10% determines the barrier height, then The first conductive material may also be chosen Be that approximate to the first work function the electron affinity is matched or equal to the electron affinity is. In this case, the first work function, for example, the quantity ratio depend on main components of the first material, so that the actual work function under production Tolerances of a predetermined value, eg. B. the electron affinity, may differ.

Gemäß einer weiteren Ausführungsform kann das Interface, etwa durch Zugabe eines Chalkogens vollständig oder nahezu vollständig passiviert und das erste leitfähige Material so gewählt werden, dass die erste Austrittsarbeit kleiner der Elektronenaffinität ist, so dass über den ersten Term der Gleichung (1) der zweite Term mindestens teilweise kompensiert werden kann.According to one another embodiment, the interface, such as through Addition of a chalcogen completely or almost completely passivated and the first conductive material chosen be that the first work function is smaller than the electron affinity is such that over the first term of equation (1) the second term can be at least partially compensated.

Gemäß einer Ausführungsform ist die zweite Austrittsarbeit größer der um etwa 15% des Bandabstands reduzierten Summe aus Elektronenaffinität und Bandabstand im Halbleitermaterial. Beispielsweise ist die zweite Austrittsarbeit größer als die Summe bzw. unterschreitet diese um nicht mehr als 10% des Bandabstands. Auf diese Weise wird der erste Term in der Gleichung (2) minimiert.According to one Embodiment, the second work function is larger the sum of electron affinity reduced by about 15% of the band gap Band gap in the semiconductor material. For example, the second one Work function greater than the sum or below these by no more than 10% of the band gap. This way will the first term in equation (2) is minimized.

Wird das Interface ohne oder mit wenig Oberflächenzuständen gebildet, so dass der erste Term der Gleichung (2) die Barrierenhöhe zu einem maßgeblichen Anteil von z. B. mindestens 10% bestimmt, dann wird das zweite leitfähige Material so gewählt, dass die zweite Austrittsarbeit näherungsweise der Summe aus der Elektronenaffinität und dem Bandabstand entspricht oder gleich der Summe ist. Wie auch die erste Austrittsarbeit, kann auch die zweite Austrittsarbeit etwa vom Mengenverhältnis von Hauptbestandteilen des zweiten leitfähigen Materials zueinander abhängen, so dass die tatsächliche Austrittsarbeit im Rahmen fertigungsbedingter Toleranzen von einem vorgegebenen Wert, z. B. der Summe von Elektronenaffinität und Bandabstand, abweichen kann.If the interface is formed without or with few surface states, then the first term of equation (2) becomes the barrier height relevant share of z. B. determined at least 10%, then the second conductive material is selected so that the second work function is approximately equal to the sum of the electron affinity and the bandgap or equal to the sum. Like the first work function, the second work function may depend on the ratio of main constituents of the second conductive material to each other, so that the actual work function in the context of manufacturing tolerances of a predetermined value, for. B. the sum of electron affinity and band gap may differ.

Gemäß einer weiteren Ausführungsform bestimmt der zweite Term der Gleichung (2) zu einem maßgeblichen Anteil von z. B. mindestens 10% die Barrierenhöhe. Dann kann das zweite leitfähige Material so gewählt werden, dass die zweite Austrittsarbeit größer der Summe aus der Elektronenaffinität und dem Bandabstand ist, so dass über den ersten Term der Gleichung (2) der zweite Term teilweise oder vollständig kompensiert werden kann.According to one In another embodiment, the second term determines the equation (2) to a significant proportion of z. At least 10% the barrier height. Then the second conductive Material should be chosen so that the second work function greater the sum of the electron affinity and the band gap is such that over the first term of the equation (2) the second term is partially or fully compensated can be.

Gemäß anderen Ausführungsformen weicht die Austrittsarbeit eines der beiden Materialien um nicht mehr als den halben Bandabstand des Halbleitermaterials von der Elektronenaffinität des Halbleitermaterials und die Austrittsarbeit des zweiten Materials um nicht mehr als um den halben Bandabstand von der Summe aus der Elektronenaffinität und dem Bandabstand ab. Im Gleichgewichtsfall definieren Elektronenaffinität und Bandabstand die Lage von Leitungsband- und Valenzbandniveau. Vereinfachend könnte daher auch auf eine Anpassung der Austrittsarbeiten an das Leitungsband- bzw. Valenzbandniveau Bezug genommen werden.According to others Embodiments gives way to the work function of one of two materials by no more than half the band gap of the Semiconductor material of the electron affinity of the semiconductor material and the work function of the second material by no more than by half the band gap from the sum of the electron affinity and the band gap. In the equilibrium case define electron affinity and bandgap the location of conduction band and valence band level. Simplifying could therefore also be an adaptation of the work functions be referred to the conduction band or valence band level.

Der erste Teilbereich 125a kann den zweiten Teilbereich 125b konzentrisch einschließen. Nach anderen Ausführungsformen schließt der zweite Teilbereich den ersten Teilbereich konzentrisch ein. Gemäß weiteren Ausführungsformen sind die beiden Teilbereiche 125a, 126b nebeneinander angeordnet, wobei sie sich an einer näherungsweise geraden Trennlinie gegenüberliegen. Der erste und der zweite Teilbereich 125a, 125b können näherungsweise flächengleich sein. Die Auflagefläche der jeweiligen Kontaktstruktur 120a, 120b kann sich nach einer oder mehreren Seiten hinüber das jeweils zugeordnete stark dotierte Gebiet 102, 104 hinaus erstrecken.The first section 125a can be the second subarea 125b include concentrically. According to other embodiments, the second portion includes the first portion concentrically. According to further embodiments, the two subregions 125a . 126b arranged side by side, wherein they face each other at an approximately straight dividing line. The first and the second subarea 125a . 125b can be approximately the same. The bearing surface of the respective contact structure 120a . 120b can after one or more pages over the respectively heavily allocated area 102 . 104 extend beyond.

Die erste und die zweite Kontaktstruktur 120a, 120b können jeweils eine erste Interface-Struktur 121 aus dem ersten Material aufweisen, die in der Art einer Hülse weitere Abschnitte der jeweiligen Kontaktstruktur 120a, 120b umfängt und mit ihrer Außenfläche unmittelbar an das Zwischenlagendielektrikum 110 anschließt. Der Querschnitt der ersten Interface-Struktur 121 in einer Querschnittsebene parallel zur Hauptfläche 101 kann ein kreisförmiger oder elliptischer Ring oder ein rechteckiger Rahmen mit abgerundeten Ecken und Winkeln sein. Der von der ersten Interface-Struktur 121 umschlossene Abschnitt der Kontaktstrukturen 120a, 120b kann eine vergleichsweise dünne, zweite Interface-Struktur 127 aus dem zweiten Material aufweisen, die die von der ersten Interface-Struktur 121 gebildete Hülse auskleidet und sich am „Boden” der Hülse im zweiten Teilbereich 125b entlang der Kontaktfläche 125 erstreckt. Eine Füllung 128 aus einem weiteren, hochleitfähigen Material, z. B. Wolfram oder Aluminium, Silber oder einem anderen Material mit einer Leitfähigkeit, die größer ist als die von Wolfram, kann einen zentralen Abschnitt der jeweiligen Kontaktstruktur 120a, 120b ausbilden.The first and the second contact structure 120a . 120b can each have a first interface structure 121 from the first material, which in the manner of a sleeve further portions of the respective contact structure 120a . 120b envelops and with its outer surface directly to the interlayer dielectric 110 followed. The cross section of the first interface structure 121 in a cross-sectional plane parallel to the main surface 101 may be a circular or elliptical ring or a rectangular frame with rounded corners and angles. The one from the first interface structure 121 enclosed section of the contact structures 120a . 120b can be a comparatively thin, second interface structure 127 from the second material, that of the first interface structure 121 formed sleeve and lined at the "bottom" of the sleeve in the second portion 125b along the contact surface 125 extends. A filling 128 from another, highly conductive material, eg. As tungsten or aluminum, silver or other material having a conductivity greater than that of tungsten, a central portion of the respective contact structure 120a . 120b form.

Die Kontakte 120a, 120b können jeweils eine zur Hauptfläche 101 näherungsweise vertikale Mantelfläche aufweisen. Nach anderen Ausführungsformen können sich die Kontaktstrukturen 120a, 120b in Richtung der Hauptoberfläche 101 verjüngen.The contacts 120a . 120b can each one to the main surface 101 have approximately vertical lateral surface. According to other embodiments, the contact structures 120a . 120b in the direction of the main surface 101 rejuvenate.

Beispielsweise weicht die Austrittsarbeit des ersten leitfähigen Materials um nicht mehr als 0,2 eV, z. B. um nicht mehr als 0,1 eV von der Elektronenaffinität im Halbleitermaterial ab („Leitungsband-Anpassung”), während die Austrittsarbeit des zweiten leitfähigen Materials um nicht mehr als 0,2 eV, z. B. um nicht mehr als 0,1 eV von der Summe aus Elektronenaffinität und Bandabstand abweicht („Valenzband-Anpassung”). In solchen Fällen ist die absolute Barrierenhöhe niedrig genug, um von thermisch angeregten Ladungsträgern in ausreichender Zahl überwunden zu werden, so dass sich auch für „weite” Barrieren, die für ein direktes Tunneln zu dick sind, ein ausreichender Ladungsträgertransport ergibt.For example gives way to the work function of the first conductive material by not more than 0.2 eV, e.g. B. by not more than 0.1 eV of the Electron affinity in the semiconductor material ("conduction band adaptation"), while the work function of the second conductive Materials by not more than 0.2 eV, z. B. by not more than 0.1 eV of the sum of electron affinity and band gap deviates ("valence band adjustment"). In such Cases, the absolute barrier height is low enough to get enough of thermally excited charge carriers Number, so that even for "wide" barriers, which are too thick for direct tunneling, sufficient Carrier transport results.

Nach einer Ausführungsform können beide Materialien Silizide sein, beispielsweise das erste Material PtTiSi, PtSi, Pt2Si, IrSi, PdSi, Pd2Si, RhSi, YSi, or Zr2Si und das zweite Material VSi, ErSi, ZrSi2, HfSi, MoSi2, NiSi, CrSi2 oder TiSi oder umgekehrt. Nach einer anderen Ausführungsform ist eines der beiden leitfähigen Materialien ein Silizid und das andere kein Silizid. Gemäß weiteren Ausführungsformen ist keines der Materialien ein Silizid. Beispielsweise ist mindestens eines der beiden Materialien ein Metall, ein Metalloxid, oder ein Metallnitrid oder sind beide Materialien Metalle, Metalloxide oder Materialnitride. Zum Beispiel sind beide Materialien Metallnitride mit unterschiedlichem Stickstoff-Gehalt und/oder Korngröße. Zum Beispiel ist eines der Materialien ein Wolframnitrid mit einem Verhältnis von Wolfram zu Stickstoff von 1:1 oder kleiner, z. B. 0,9, und das andere Material ist ein Wolframnitrid mit einem Verhältnis von Wolfram zu Stickstoff von 1,2:1 oder größer, zum Beispiel 1,5.According to one embodiment, both materials may be silicides, for example the first material PtTiSi, PtSi, Pt 2 Si, IrSi, PdSi, Pd 2 Si, RhSi, YSi or Zr 2 Si and the second material VSi, ErSi, ZrSi 2 , HfSi, MoSi 2 , NiSi, CrSi 2 or TiSi or vice versa. In another embodiment, one of the two conductive materials is a silicide and the other is not a silicide. According to further embodiments, none of the materials is a silicide. For example, at least one of the two materials is a metal, a metal oxide, or a metal nitride, or both materials are metals, metal oxides or nitrides of materials. For example, both materials are metal nitrides with different nitrogen content and / or grain size. For example, one of the materials is a tungsten nitride having a ratio of tungsten to nitrogen of 1: 1 or less, e.g. 0.9, and the other material is a tungsten nitride having a ratio of tungsten to nitrogen of 1.2: 1 or greater, for example 1.5.

Die Kontaktstrukturen 120a, 120b können denselben Aufbau und dieselbe Abfolge derselben Materialien aufweisen. Sowohl die erste Kontaktstruktur 120a, die das n-dotierte Halbleitergebiet 102 kontaktiert, als auch die zweite Kontaktstruktur 120b, die das p-dotierte Halbleitergebiet 104 kontaktiert, weisen entlang der Kontaktflächen 125 sowohl erste Teilbereiche 125a aus einem ersten als auch zweite Teilbereiche 125b aus einem zweiten Material auf, wobei eines der Materialien an das Leitungsbandniveau und das jeweils andere Material an das Valenzbandniveau des Halbleitermaterials angepasst ist. Es erübrigen sich Lithographie- und Füllschritte zur getrennten Prozessierung zweier unterschiedlicher Kontakttypen.The contact structures 120a . 120b may have the same structure and the same sequence of the same materials. Both the first contact structure 120a containing the n-doped semiconductor region 102 contacted, as well as the second contact structure 120b containing the p-doped semiconductor region 104 contacted, point along the contact surfaces 125 both first subareas 125a from a first as well as second parts 125b of a second material, wherein one of the materials is adapted to the conduction band level and the other material to the valence band level of the semiconductor material. There is no need for lithography and filling steps for the separate processing of two different contact types.

Die 2A bezieht sich auf eine Kontaktstruktur 220, die in ein Zwischendielektrikum 210 eingebettet ist, das auf einer Hauptfläche 201 einer Halbleiterstruktur 200 aus einem Halbleitermaterial aufliegt. Im Bereich einer Kontaktfläche 225 kontaktiert die Kontaktstruktur 220 ein in der Halbleiterstruktur 200 ausgebildetes dotiertes halbleitendes Gebiet 202, das n-dotiert oder p-dotiert sein kann. Ferner sind Grabenisolationen 209 in die Halbleiterstruktur 200 eingebracht, die in der Halbleiterstruktur 200 aktive Gebiete definieren und voneinander separieren. Die Kontaktstruktur 220 kann zur Hauptfläche 201 näherungsweise senkrechte Seitenwände aufweisen oder sich zur Hauptfläche 201 hin kegelartig verjüngen oder verbreitern.The 2A refers to a contact structure 220 that is in an intermediate dielectric 210 is embedded on a major surface 201 a semiconductor structure 200 made of a semiconductor material. In the area of a contact surface 225 contacts the contact structure 220 one in the semiconductor structure 200 trained doped semiconducting area 202 which may be n-doped or p-doped. Furthermore, trench isolations 209 into the semiconductor structure 200 introduced in the semiconductor structure 200 define and separate active areas. The contact structure 220 can become the main surface 201 have approximately vertical side walls or to the main surface 201 conically tapering or widening.

Die Kontaktstruktur 220 umfasst eine erste Interface-Struktur 221 aus einem ersten Material, die unmittelbar an das halbleitende dotierte Gebiet 202 anschließen kann oder durch eine Passivierungsschicht, die auch dielektrisch sein kann, von dieser separiert wird. Die Passivierungsschicht kann beispielsweise die Zahl der Oberflächenzustände definieren oder reduzieren. Gemäß einer Ausführungsform liegt die erste Interface-Struktur 221 in einem ersten Teilbereich 225a der Kontaktfläche 225 unmittelbar auf der Hauptfläche 201 auf. Die erste Interface-Struktur 221 kann weitere Abschnitte entlang der näherungsweise vertikalen oder geneigten Seitenwände bzw. Mantelfläche der Kontaktstruktur 220 aufweisen. Die Dicke der ersten Interface-Struktur 221 kann etwa 5 bis 15 nm, z. B. etwa 10 nm betragen. Das erste Material ist bezüglich der Austrittsarbeit z. B. an die Elektronenaffinität im Halbleitermaterial angepasst. Nach einer Ausführungsform ist die Barrierenhöhe zwischen dem dotierten Gebiet 202 und der ersten Interfacestruktur 221 kleiner dem halben Bandabstand des Halbleitermaterials, wobei sich die Barrierenhöhe aus dem Unterschied zwischen der Elektronenaffinität des Halbleitermaterials und der ersten Austrittsarbeit des ersten leitfähigen Materials sowie aus Oberflächenzuständen im ersten Teilbereich 225a ergibt. Beispielsweise ist die Barrierenhöhe zwischen dem dotierten Gebiet 202 und der ersten Interfacestruktur 221 kleiner dem halben Bandabstand des Halbleitermaterials. Zum Beispiel weicht die Austrittsarbeit um nicht mehr als den halben Bandabstand des Halbleitermaterials von der Elektronenaffinität ab. Gemäß einer Ausführungsform ist die Austrittsarbeit des ersten Materials der ersten Interface-Struktur 221 kleiner als die Elektronenaffinität oder die Austrittsarbeit übersteigt diese um nicht mehr als etwa 0,2 eV. In einem zweiten Teilbereich 125b der Kontaktfläche 225 schließt eine zweite Interface-Struktur 227 aus einem zweiten Material unmittelbar an das halbleitende Gebiet 202 an und liegt beispielsweise auf der Hauptfläche 201 auf. Die zweite Interface-Struktur 227 kann weitere Abschnitte aufweisen, die sich parallel zu den Seitenwänden bzw. zur Mantelfläche der Kontaktstruktur 220 in einer zur Hauptfläche 201 näherungsweise senkrechten Richtung erstrecken. Die Schichtdicke der zweiten Interface-Struktur 227 kann zwischen 5 und 15 nm, z. B. näherungsweise 10 nm betragen. Das zweite Material ist bezüglich der Austrittsarbeit z. B. an das Valenzbandniveau des Halbleitermaterials angepasst. Nach einer Ausführungsform unterscheiden sich die Barrierenhöhen der ersten Interfacestruktur 221 und der zweiten Interfacestruktur 227 zum dotierten Gebiet 202 um nicht mehr als den halben Bandabstand des Halbleitergebiets, wobei sich die Barierrenhöhe aus einem Unterschied zwischen einer Elektronenaffinität des Halbleitermaterials und einer Austrittsarbeit des zweiten leitfähigen Materials sowie aus Oberflächenzuständen im zweiten Teilbereich ergibt. Beispielsweise ist die Barrierenhöhe zwischen dem dotierten gebiet und der zweiten Interfacestruktur größer dem halben Bandabstand. Zum Beispiel ist die Austrittsarbeit des zweiten Materials größer als die Summe aus Elektronenaffinität und Bandlücke oder die Austrittsarbeit unterschreitet die Summe um nicht mehr als den halben Bandabstand des Halbleitermaterials, z. B. um nicht mehr als 0,2 eV.The contact structure 220 includes a first interface structure 221 from a first material directly adjacent to the semiconducting doped region 202 can be connected or separated by a passivation layer, which may also be dielectric. For example, the passivation layer may define or reduce the number of surface states. According to one embodiment, the first interface structure is located 221 in a first subarea 225a the contact surface 225 immediately on the main surface 201 on. The first interface structure 221 may further sections along the approximately vertical or inclined side walls or lateral surface of the contact structure 220 exhibit. The thickness of the first interface structure 221 can be about 5 to 15 nm, z. B. be about 10 nm. The first material is with respect to the work function z. B. adapted to the electron affinity in the semiconductor material. In one embodiment, the barrier height is between the doped region 202 and the first interface structure 221 smaller than half the bandgap of the semiconductor material, wherein the barrier height is the difference between the electron affinity of the semiconductor material and the first work function of the first conductive material and surface states in the first portion 225a results. For example, the barrier height is between the doped region 202 and the first interface structure 221 less than half the band gap of the semiconductor material. For example, the work function does not deviate from the electron affinity by more than half the band gap of the semiconductor material. In one embodiment, the work function of the first material is the first interface structure 221 less than the electron affinity or the work function does not exceed it by more than about 0.2 eV. In a second subarea 125b the contact surface 225 closes a second interface structure 227 from a second material directly to the semiconducting region 202 on, for example, on the main surface 201 on. The second interface structure 227 can have further sections which are parallel to the side walls or to the lateral surface of the contact structure 220 in one to the main area 201 extend approximately vertical direction. The layer thickness of the second interface structure 227 can be between 5 and 15 nm, z. B. be approximately 10 nm. The second material is with respect to the work function z. B. adapted to the valence band level of the semiconductor material. In one embodiment, the barrier heights of the first interface structure differ 221 and the second interface structure 227 to the doped area 202 by no more than half the band gap of the semiconductor region, the bar height resulting from a difference between an electron affinity of the semiconductor material and a work function of the second conductive material and surface states in the second partial region. For example, the barrier height between the doped region and the second interface structure is greater than half the band gap. For example, the work function of the second material is greater than the sum of electron affinity and bandgap or the work function does not fall below the sum by more than half the bandgap of the semiconductor material, e.g. B. by not more than 0.2 eV.

Gemäß einer Ausführungsform weicht die Austrittsarbeit des einen Materials um nicht mehr als 0,1 eV von der Elektronenaffinität und die Austrittsarbeit des anderen Materials um nicht mehr als 0,1 eV von der Summe aus Elektronenaffinität und Bandabstand ab. Gemäß anderen Ausführungsformen entspricht der Unterschied zwischen den Austrittsarbeiten des ersten und des zweiten Materials mindestens dem halben Bandabstand des undotierten Halbleitermaterials.According to one Embodiment gives way to the work function of the one material by not more than 0.1 eV from the electron affinity and the work function of the other material by no more than 0.1 eV of the sum of electron affinity and band gap from. According to other embodiments corresponds the difference between the work functions of the first and the second material at least half the band gap of the undoped Semiconductor material.

Zwischen den vertikalen oder näherungsweise vertikalen Abschnitten der ersten und der zweiten Interface-Struktur 221, 227 kann ein erstes Füllmaterial 222 aus einem hochleitfähigen Material, z. B. Wolfram, Aluminium, Kupfer, Silber oder eine Metalllegierung mit einer Leitfähigkeit größer 1,0 × 106 S/m vorgesehen sein. Vertikale oder näherungsweise vertikale Abschnitte der zweiten Interface-Struktur 227 können ein zweites Füllmaterial 228 einschließen. Das zweite Füllmaterial 228 kann ein hochleitfähiges Metall oder eine hochleitfähige Metalllegierung oder Metallverbindung mit einer Leitfähigkeit größer 1,0 × 106 S/m sein, z. B. Wolfram, Aluminium, Kupfer oder Silber. Gemäß anderen Ausführungsformen ist das erste Material an das Leitungsband und das zweite Material an das Valenzband angepasst.Between the vertical or approximately vertical sections of the first and second interface structures 221 . 227 can be a first filler 222 made of a highly conductive material, eg. As tungsten, aluminum, copper, silver or a metal alloy with a conductivity greater than 1.0 × 10 6 S / m may be provided. Vertical or approximately vertical sections of the second interface structure 227 can be a second filler 228 lock in. The second filler 228 For example, a high conductivity metal or a highly conductive metal alloy or metal compound having a conductivity greater than 1.0 × 10 6 S / m may be used, e.g. As tungsten, aluminum, copper or silver. According to other embodiments, the first material is adapted to the conduction band and the second material to the valence band.

Ist das Halbleitermaterial der Halbleiterstruktur 200 Silizium mit einem Bandabstand von etwa 1,12 eV und einer Elektronenaffinität von etwa 4,05 eV, so ist nach einer Ausführungsform die Austrittsarbeit eines der beiden Materialien kleiner 4,20 eV, z. B. zwischen 3,90 und 4,20 eV und/oder die Austrittsarbeit des anderen Materials größer 5,05 eV, z. B. zwischen 5,05 und 5,35 eV. Zum Beispiel hat das eine Material eine Austrittsarbeit zwischen 4,00 und 4,10 eV und/oder das andere Material eine Austrittsarbeit zwischen etwa 5,15 bis 5,25 eV.Is the semiconductor material of the semiconductor structure 200 Silicon with a band gap of about 1.12 eV and an electron affinity of about 4.05 eV, so in one embodiment, the work function of one of the two materials is less than 4.20 eV, e.g. B. between 3.90 and 4.20 eV and / or the work function of the other material greater 5.05 eV, z. B. between 5.05 and 5.35 eV. For example, one material has a work function between 4.00 and 4.10 eV and / or the other material has a work function between about 5.15 to 5.25 eV.

Nach einer weiteren Ausführungsform weisen beide Materialien dieselben Hauptbestandteile auf, z. B. ein Metall und Stickstoff, z. B. Wolframnitrid, und unterscheiden sich lediglich in ihrem Stickstoffgehalt und/oder ihrer Phase und/oder ihrer Korngröße. Zum Beispiel ist eines der Materialien stickstoffreiches Wolframnitrid, in dem der Wolframgehalt kleiner ist als der Stickstoffgehalt, z. B. W0.9N mit einer Austrittsarbeit von 5,1 eV und das zweite Material wolframreiches Wolframnitrid, mit einem Wolframanteil, der deutlich höher ist als der Stickstoffanteil, z. B. W1.5N mit einer Austrittsarbeit von etwa 4,3 eV.According to another embodiment, both materials have the same main components, for. As a metal and nitrogen, z. As tungsten nitride, and differ only in their nitrogen content and / or their phase and / or their grain size. For example, one of the materials is nitrogen-rich tungsten nitride in which the tungsten content is less than the nitrogen content, e.g. B. W 0.9 N with a work function of 5.1 eV and the second material tungsten-rich tungsten nitride, with a tungsten content that is significantly higher than the nitrogen content, z. B. W 1.5 N with a work function of about 4.3 eV.

Die 2B bezieht sich auf einen zur Hauptfläche 201 der 2A horizontalen Querschnitt. Der Umriss der Querschnittsfläche der Kontaktstruktur 220 kann ein Kreis, eine Ellipse, ein Rechteck oder eine Raute, jeweils mit abgerundeten oder nicht abgerundeten Ecken, oder auch eine linienförmige Struktur mit Abzweigungen und Knicken sein. Gemäß der dargestellten Ausführungsform können die erste Interface-Struktur 221, das erste Füllmaterial 222, die zweite Interface-Struktur 227 und das zweite Füllmaterial 228 konzentrisch von außen nach innen angeordnet sein, wobei die erste Interface-Struktur 221 die Mantelfläche der Kontaktstruktur 220 ausbildet und unmittelbar an das Zwischenlagendielektrikum 210 angrenzt. Gemäß anderen Ausführungsformen ist die erste Interface-Struktur 221 nur am Boden der Kontaktstruktur 220 im Bereich der Kontaktfläche 225 ausgebildet. Die zweite Interface-Struktur 227 umschließt einen massiven Stöpsel aus dem zweiten Füllmaterial 228 und kann durch das erste Füllmaterial 222 von der ersten Interface-Struktur 221 getrennt sein. In anderen Ausführungsformen grenzt die zweite Interface-Struktur 227 unmittelbar an die erste Interface-Struktur 221 an. Gemäß weiteren Ausführungsformen ist die zweite Interface-Struktur 227 ausschließlich am Boden der Kontaktstruktur 220 entlang des zweiten Teilbereichs der Kontaktfläche 225 ausgebildet.The 2 B refers to one to the main surface 201 of the 2A horizontal cross section. The outline of the cross-sectional area of the contact structure 220 may be a circle, an ellipse, a rectangle or a rhombus, each with rounded or unrounded corners, or a line-shaped structure with branches and kinks. According to the illustrated embodiment, the first interface structure 221 , the first filling material 222 , the second interface structure 227 and the second filler 228 be arranged concentrically from outside to inside, with the first interface structure 221 the lateral surface of the contact structure 220 forms and directly to the interlayer dielectric 210 borders. According to other embodiments, the first interface structure is 221 only at the bottom of the contact structure 220 in the area of the contact surface 225 educated. The second interface structure 227 encloses a massive plug of the second filler 228 and can through the first filling material 222 from the first interface structure 221 be separated. In other embodiments, the second interface structure is adjacent 227 directly to the first interface structure 221 at. According to further embodiments, the second interface structure is 227 exclusively at the bottom of the contact structure 220 along the second portion of the contact surface 225 educated.

Die in der 2C dargestellte Kontaktstruktur 250 perforiert bzw. durchdringt ein Zwischenlagendielektrikum 240 und kann unmittelbar auf einer Hauptfläche 231 einer Halbleiterstruktur 230 aus einem Halbleitermaterial aufliegen oder mit einem vergrabenen Abschnitt in einer Aussparung in der Halbleiterstruktur 230 angeordnet sein. In der Halbleiterstruktur 230 ist ein halbleitendes Gebiet 232 ausgebildet, das n- oder p-dotiert sein kann. Die Kontaktstruktur 220 kann in der Halbleiterstruktur 230 ausgebildete Grabenisolationen 239 überlappen. Ein erster Teilbereich 255a der Kontaktfläche 255 wird von einer ersten Interface-Struktur 251 aus einem ersten Material und ein zweiter Teilbereich 255b aus einer zweiten Schicht 257 aus einem zweiten Material gebildet.The in the 2C illustrated contact structure 250 perforates or penetrates an interlayer dielectric 240 and can be directly on a main surface 231 a semiconductor structure 230 made of a semiconductor material or with a buried portion in a recess in the semiconductor structure 230 be arranged. In the semiconductor structure 230 is a semiconducting area 232 formed, which may be n- or p-doped. The contact structure 220 can in the semiconductor structure 230 Trained trench isolation 239 overlap. A first subarea 255a the contact surface 255 is from a first interface structure 251 from a first material and a second portion 255b from a second layer 257 formed from a second material.

Beide Interface-Strukturen 251, 257 können Abschnitte einer Passivierungsschicht 259 umfassen, die entlang der gesamten Kontaktfläche 255 ausgebildet sein kann. Gemäß anderen Ausführungsformen ist die Passivierungsschicht 259 nur in einem Abschnitt der Kontaktfläche 255 ausgebildet, zum Beispiel im ersten oder zweiten Teilbereich 255a, 255b. Entsprechend weiteren Ausführungsformen weist die Passivierungsschicht 259 im ersten Teilbereich 255a der Kontaktfläche 255 einen ersten Abschnitt und im zweiten Teilbereich 255b einen zweiten Abschnitt auf, wobei sich die beiden Abschnitte z. B. bezüglich der Zusammensetzung, der Schichtdicke bzw. Materialmenge und/oder der Art des Aufbringens voneinander unterscheiden können. Die Passivierungsschicht 259 sättigt freie bzw. ungesättigte Bindungen an der Oberfläche des halbleitenden Gebiets 232 und/oder der jeweiligen Interface-Struktur ab oder kompensiert deren Wirkung und reduziert den Anteil der zweiten Terme in den Gleichungen (1) und (2). Die Passivierungsschicht 259 ist wenige Nanometer dünn oder dünner als 1 nm und kann aus einem dielektrischen Material bestehen. Gemäß einer Ausführungsform bildet die Passivierungsschicht 259 keine geschlossene Schicht sondern besteht aus einzelnen, voneinander mehr oder weniger weit beabstandeten Komplexen oder Molekülen, die sich entsprechend der Verteilung der „dangling bonds” auf der Kontaktfläche 255 verteilen. Die Passivierungsschicht kann z. B. ein oder mehrere Chalkogene enthalten, etwa Schwefel, Selen und/oder Tellur.Both interface structures 251 . 257 can be sections of a passivation layer 259 include along the entire contact surface 255 can be trained. According to other embodiments, the passivation layer is 259 only in a section of the contact surface 255 formed, for example, in the first or second subarea 255a . 255b , According to further embodiments, the passivation layer 259 in the first subarea 255a the contact surface 255 a first section and in the second section 255b a second section, wherein the two sections z. B. with respect to the composition, the layer thickness or amount of material and / or the type of application can differ from each other. The passivation layer 259 saturates free or unsaturated bonds on the surface of the semiconducting region 232 and / or the respective interface structure or compensates for their effect and reduces the proportion of the second terms in equations (1) and (2). The passivation layer 259 is a few nanometers thin or thinner than 1 nm and may be made of a dielectric material. According to one embodiment, the passivation layer forms 259 not a closed layer but consists of individual, more or less widely spaced complexes or molecules, which correspond to the distribution of "dangling bonds" on the contact surface 255 to distribute. The passivation layer may, for. B. contain one or more chalcogens, such as sulfur, selenium and / or tellurium.

Das erste und das zweite Material sind bezüglich ihrer Austrittsarbeiten an das Valenzband bzw. an das Leitungsband des Halbleitermaterials angepasst, so dass die Barrierenhöhen reduziert sind. Ein zentraler Abschnitt der Kontaktstruktur 250 wird von einem Füllmaterial 258 gebildet, das im Bodenbereich der Kontaktstruktur 250 auf der zweiten Interface-Struktur 257 aufliegt und von den beiden Interface-Strukturen 257, 251 jeweils ringförmig umschlossen ist.The first and the second material are adapted with respect to their work functions to the valence band or to the conduction band of the semiconductor material, so that the barrier heights are reduced. A central section of the contact structure 250 gets from a filler 258 formed in the bottom area of the contact structure 250 on the second Interface Structure 257 rests and of the two interface structures 257 . 251 each enclosed annularly.

Die 2D zeigt in einem zur Hauptfläche 231 der 2C horizontalen Querschnitt das jeweils von der zweiten und der ersten Interface-Struktur 252, 251 konzentrisch umschlossene Füllmaterial 258. Das Flächenverhältnis des ersten Teilbereichs 255a, zum zweiten Teilbereich 255b kann etwa 1:1 betragen. Die Unterkante der Kontaktstruktur 250 kann unterhalb der Hauptfläche 231 vorgesehen sein, so dass der erste Teilbereich 255a zur Hauptfläche 231 vertikale oder geneigte Unterabschnitte aufweisen kann.The 2D shows in one to the main surface 231 of the 2C horizontal cross section of each of the second and the first interface structure 252 . 251 concentrically enclosed filling material 258 , The area ratio of the first subarea 255a , to the second section 255b can be about 1: 1. The lower edge of the contact structure 250 can be below the main surface 231 be provided, so that the first subarea 255a to the main area 231 may have vertical or inclined subsections.

Die 2E zeigt eine segmentierte Kontaktstruktur 280, die ein Zwischenlagendielektrikum 270, das auf einer Hauptfläche 261 einer Halbleiterstruktur 260 aus einem Halbleitermaterial aufliegt, perforiert und einen vergrabenen Abschnitt aufweist, der unterhalb der Hauptfläche 261 in einer Aussparung in der Halbleiterstruktur 260 ausgebildet ist. In der vertikalen Projektion kann unterhalb der Kontaktstruktur 280 eine Isolatorstruktur 290 anschließen, so dass die Bodenfläche der Kontaktstruktur 280 gegenüber der Halbleiterstruktur 260 elektrisch isoliert ist und zwei Teilbereiche 285a, 285b einer Kontaktfläche 285 sich ausschließlich entlang zur Hauptfläche 261 geneigten Mantelflächenabschnitten der Kontaktstruktur 280 erstrecken.The 2E shows a segmented contact structure 280 that is a interlayer dielectric 270 on a main surface 261 a semiconductor structure 260 rests from a semiconductor material, perforated and having a buried portion, which is below the main surface 261 in a recess in the semiconductor structure 260 is trained. In the vertical projection can be below the contact structure 280 an insulator structure 290 connect so that the bottom surface of the contact structure 280 opposite to the semiconductor structure 260 is electrically isolated and two subareas 285a . 285b a contact surface 285 exclusively along the main surface 261 inclined lateral surface portions of the contact structure 280 extend.

Gemäß anderen Ausführungsformen entfällt die Isolatorstruktur 290, so dass die beiden Teilebereiche 285a, 285b sowohl zur Hauptfläche 261 parallele als auch geneigte bzw. senkrechte Abschnitte umfassen. Die Kontaktstruktur 280 umfasst eine erste Interface-Struktur 281, die im ersten Teilbereich 285a an ein in der Halbleiterstruktur 260 ausgebildetes p- oder n-dotiertes Gebiet 262 anschließt und eine zweite Interface-Struktur 287, die im zweiten Teilbereich 285b an das p- oder n-dotierte Gebiet 262 anschließt. Die Materialien der ersten Interface-Struktur 281 und der zweiten Interface-Struktur 287 unterscheiden sich in der bereist erörterten Weise bezüglich der Austrittsarbeit. Gemäß einer Ausführungsform ist eines der beiden Materialien n-dotiertes Polysilizium und das andere p-dotiertes Polysilizium. Zwischen der ersten und der zweiten Interface-Struktur 281, 287 kann eine Diffusionsbarriere 289, z. B. aus Siliziumnitrid vorgesehen sein, die einen Austausch von Dotieratomen zwischen den beiden Interface-Strukturen unterbindet. Gemäß anderen Ausführungsformen bilden die ersten und zweite Interface-Struktur 281, 287 nur einen unteren Abschnitt der Kontaktstruktur 280, z. B. unterhalb der Hauptfläche 261 und sind in einem oberen Abschnitt durch ein anderes leitfähiges Material, z. B. ein Metall, ein Metallsilizid oder eine andere Metallverbindung ersetzt,According to other embodiments, the insulator structure is eliminated 290 so that the two parts areas 285a . 285b both to the main surface 261 comprise parallel as well as inclined or vertical sections. The contact structure 280 includes a first interface structure 281 in the first subarea 285a to one in the semiconductor structure 260 formed p- or n-doped region 262 connects and a second interface structure 287 in the second subarea 285b to the p- or n-doped region 262 followed. The materials of the first interface structure 281 and the second interface structure 287 differ in terms of work function as discussed earlier. According to one embodiment, one of the two materials is n-doped polysilicon and the other p-doped polysilicon. Between the first and the second interface structure 281 . 287 can be a diffusion barrier 289 , z. Example, be provided from silicon nitride, which prevents an exchange of doping atoms between the two interface structures. According to other embodiments, the first and second interface structures form 281 . 287 only a lower portion of the contact structure 280 , z. B. below the main surface 261 and are in an upper portion by another conductive material, for. As a metal, a metal silicide or other metal compound replaced,

Entsprechend der 2F kann der Umriss eines zur Hauptfläche 261 horizontalen Querschnitts der Kontaktstruktur 280 ein Kreis, eine Ellipse, ein Rechteck, z. B. ein Quadrat oder eine Raute, jeweils mit abgerundeten oder nicht abgerundeten Ecken sein, oder auch eine linienartige Struktur, die Verzweigungen und/oder Knicke aufweisen kann. Die erste Interface-Struktur 281 kann der zweiten Interface-Struktur 287 an einer Linie durch den Mittelpunkt oder Schwerpunkt des Querschnitts gegenüberliegen. Gemäß anderen Ausführungsformen kann eine Trennlinie zwischen der ersten und der zweiten Interface-Struktur 281, 287 eine zum Durchmesser parallel verschobene Linie sein, so dass einer der beiden Teilbereiche 285a, 285b größer ist als der andere. Entsprechend der Lage der beiden Interface-Strukturen 281, 287 sind die Teilbereiche 285a, 285b nebeneinander angeordnet.According to the 2F may be the outline of a to the main surface 261 horizontal cross section of the contact structure 280 a circle, an ellipse, a rectangle, z. As a square or a rhombus, each with rounded or not rounded corners, or even a line-like structure that may have branches and / or kinks. The first interface structure 281 can be the second interface structure 287 on a line through the center or center of gravity of the cross section. According to other embodiments, a dividing line between the first and the second interface structure 281 . 287 be a line shifted parallel to the diameter, so that one of the two sections 285a . 285b is bigger than the other. According to the location of the two interface structures 281 . 287 are the subareas 285a . 285b arranged side by side.

Die 3 bezieht sich auf die Querschnittsdarstellung eines Ausschnitts eines integrierten Schaltkreises 399 mit einem n-Kanal Feldeffekttransistor (n-FET) 351 und einem p-Kanal-Feldeffekttransistor (p-FET) 352, die zum Beispiel zu einem Inverter verschaltet sein können. Der n-FET 351 umfasst zwei in einer Halbleiterstruktur 300 ausgebildete n+-dotierte Source/Drain-Bereiche 302, die sich an einer zwischen den beiden Source/Drain-Gebieten 302 ausgebildeten ersten Isolatorstruktur 340a gegenüberliegen. Eine unterhalb der ersten Isolatorstruktur 340a ausgebildete erste Gateelektrode 342a ist von einem p-dotierten Bereich des Halbleitersubstrats 300 durch ein erstes Gatedielektrikum 341a separiert und derart vorgesehen, dass durch ein Potenzial an der ersten Gateelektrode 342a eine Inversionsschicht entlang des ersten Gatedielektrikums 341a zwischen den beiden Source/Drain-Bereichen 302 steuerbar ist. In analoger Weise umfasst der p-FET 352 zwei im Halbleitersubstrat 300 ausgebildete p+-dotierte Source/Drain-Bereiche 304, die sich an einer zwischen den beiden Sorce/Drain-Gebieten 304 ausgebildeten zweiten Isolatorstruktur 340b gegenüberliegen. Unterhalb der zweiten Isolatorstruktur 340b ist eine zweite Gateelektrode 342b vorgesehen. Ein zweites Gatedielektrikum 341b separiert die zweite Gateelektrode 342b von einem n-dotierten Bereich 308 des Halbleitersubstrats 300. Die zweite Gateelektrode 342b ist derart ausgebildet, dass ein Potenzial an der zweiten Gateelektrode 342b eine Inversionsschicht entlang des zweiten Gatedielektrikums 341b zwischen den beiden Source/Drain-Bereichen 304 zu steuern vermag.The 3 refers to the cross-sectional representation of a section of an integrated circuit 399 with an n-channel field effect transistor (n-FET) 351 and a p-channel field effect transistor (p-FET) 352 , which can be connected to an inverter, for example. The n-FET 351 includes two in a semiconductor structure 300 formed n + doped source / drain regions 302 located at one between the two source / drain areas 302 formed first insulator structure 340a are opposite. One below the first insulator structure 340a formed first gate electrode 342a is from a p-doped region of the semiconductor substrate 300 through a first gate dielectric 341a separated and provided such that by a potential at the first gate electrode 342a an inversion layer along the first gate dielectric 341a between the two source / drain regions 302 is controllable. Analogously, the p-FET comprises 352 two in the semiconductor substrate 300 formed p + -doped source / drain regions 304 located at one between the two sorce / drain areas 304 formed second insulator structure 340b are opposite. Below the second insulator structure 340b is a second gate electrode 342b intended. A second gate dielectric 341b separates the second gate electrode 342b from an n-doped region 308 of the semiconductor substrate 300 , The second gate electrode 342b is formed such that a potential at the second gate electrode 342b an inversion layer along the second gate dielectric 341b between the two source / drain regions 304 to control.

Grabenisolationen 309 können das Gebiet des Inverters von weiteren halbleitenden Strukturen im Halbleitersubstrat 300 sowie die beiden FETs 351, 352 des Inverters voneinander separieren. Auf einer Hauptfläche 301 des Halbleitersubstrats 300 liegt ein Zwischenlagendielektrikum 310 auf, in das Kontaktstrukturen 320 eingebracht sind, die jeweils die Source/Drain-Gebiete 302, 304 entlang von Kontaktflächen 325 kontaktieren. Jede Kontaktstruktur 320 umfasst eine erste Interface-Struktur 331 aus einem ersten Material, die in einem ersten Teilbereich der Kontaktflächen 325 auf dem jeweiligen Source/Drain-Bereich 302, 304 aufliegt und eine zweite Interface-Struktur 337 aus einem zweiten Material, die in einem zweiten Teilbereich der jeweiligen Kontaktfläche 325 aufliegt. Auf horizontalen Abschnitten der ersten Interface-Struktur 331 kann ein erstes Füllmaterial 332 und auf horizontalen Abschnitten der zweiten Interface-Struktur 337 kann ein zweites Füllmaterial 338 aufliegen, wobei die Leitfähigkeit des ersten und des zweiten Füllmaterials 332, 338 deutlich höher sein kann als die elektrische Leitfähigkeit des ersten und des zweiten Materials der ersten und der zweiten Interface-Struktur 331, 337. Gemäß einer Gruppe von Ausführungsformen unterscheiden sich das erste und das zweite Material bezüglich der Austrittsarbeit in der oben aufgezeigten Weise. Gemäß anderen Ausführungsformen umfasst eine der Interface-Strukturen 331, 337 oder umfassen beide Interface-Strukturen 331, 337 Passivierungsschichten entlang der Kontaktflächen 325. Dann kann das erste Material identisch mit dem zweiten Material sein oder das erste und das zweite Material können unterschiedliche Materialien sein. Die Kontaktstrukturen 320 für n-FET und p-FET unterscheiden sich nicht, und können gleichzeitig und aus denselben Fertigungsprozessen hervorgehen. Da jede Kontaktstruktur 320 Abschnitte mit an das Valenz- bzw. Leitungsband angepassten Materialien aufweist, ist die Barrierenhöhe für beide Kontaktierungen signifikant reduziert. Es kann beispielsweise die Schaltgeschwindigkeit bzw. die elektrische Verlustleistung oder die Kontaktfläche und damit der Flächenbedarf pro Transistor reduziert werden.grave insulations 309 For example, the area of the inverter may be of further semiconductive structures in the semiconductor substrate 300 as well as the two FETs 351 . 352 of the inverter separate from each other. On a main surface 301 of the semiconductor substrate 300 is an interlayer dielectric 310 on, in the contact structures 320 are introduced, each the sour ce / drain regions 302 . 304 along contact surfaces 325 to contact. Every contact structure 320 includes a first interface structure 331 from a first material, which in a first portion of the contact surfaces 325 on the respective source / drain region 302 . 304 rests and a second interface structure 337 of a second material, in a second portion of the respective contact surface 325 rests. On horizontal sections of the first interface structure 331 can be a first filler 332 and on horizontal sections of the second interface structure 337 can be a second filler 338 rest, the conductivity of the first and second filler 332 . 338 may be significantly higher than the electrical conductivity of the first and second materials of the first and second interface structures 331 . 337 , According to a group of embodiments, the first and second materials differ in work function in the above-mentioned manner. According to other embodiments, one of the interface structures comprises 331 . 337 or both comprise interface structures 331 . 337 Passivation layers along the contact surfaces 325 , Then, the first material may be identical to the second material, or the first and second materials may be different materials. The contact structures 320 for n-FET and p-FET are not different, and can emerge simultaneously and from the same manufacturing processes. Because every contact structure 320 Having sections with adapted to the valence or conduction band materials, the barrier height is significantly reduced for both contacts. For example, the switching speed or the electrical power loss or the contact area and thus the area requirement per transistor can be reduced.

Die 4 bezieht sich auf eine weitere Ausführungsform für eine Kontaktstruktur 420, die sowohl einen n-dotierten als auch einen p-dotierten Bereich kontaktiert. Beispielsweise im Falle des in der 3 dargestellten Inverters kann einer der beiden Source/Drain-Bereiche 302 des n-FETs unmittelbar mit einem p-dotierten Source/Drain-Bereich 304 des p-FETs verbunden sein.The 4 refers to a further embodiment for a contact structure 420 which contacts both an n-doped and a p-doped region. For example, in the case of in the 3 illustrated inverter may be one of the two source / drain regions 302 of the n-FET directly with a p-doped source / drain region 304 be connected to the p-FETs.

Gemäß der 4 überlappt eine Kontaktstruktur 420 sowohl ein n-dotiertes Halbleitergebiet 402 als auch ein p-dotiertes Halbleitergebiet 404, die jeweils in einer Halbleiterstruktur 400 aus einem Halbleitermaterial ausgebildet sind. Die Halbleiterstruktur 400 kann eigenleitend sein oder z. B. leicht p-dotiert. Das p-dotierte Halbleitergebiet 404 kann in einer n-dotierten Wanne 408 ausgebildet sein. Das n-dotierte Halbleitergebiet 402 und das p-dotierte Halbleitergebiet 404 schließen an eine Hauptfläche 401 der Halbleiterstruktur 400 an. Auf der Hauptfläche 401 ist ein Zwischenlagendielektrikum 410 angeordnet, das die Kontaktstruktur 420 umschließt. Das n-dotierte und das p-dotierte Halbleitergebiet 402, 404 können beispielsweise durch eine Grabenisolation 409 aus einem Isolatormaterial, beispielsweise einem undotierten oder dotierten Siliziumoxid, z. B. BPSG, BSG, FSG, voneinander separiert sein. Die Kontaktstruktur 420 umfasst eine erste Interface-Struktur 421, die gemäß einer Ausführungsform ausschließlich horizontale Abschnitte auf der Hauptfläche 401 und in unmittelbaren Kontakt zum n-dotierten Gebiet 402, gemäß einer anderen Ausführungsform zusätzlich zur Hauptfläche 401 vertikale oder geneigte Abschnitte aufweist. Ferner umfasst die Kontaktstruktur 420 eine zweite Interface-Struktur 427 aus einem zweiten Material, die gemäß einem Ausführungsbeispiel ausschließlich einen horizontalen Abschnitt auf der Hauptfläche 401 und unmittelbar anschließend an das p-dotierte Gebiet 404, gemäß anderen Ausführungsbeispielen zusätzlich zur Hauptfläche 401 vertikale oder geneigte Abschnitte aufweist. Im Ausführungsbeispiel der 4 erstrecken sich jeweils an den Seitenwänden der Kontaktstruktur 420 angrenzend an das Zwischenlagendielektrikum 410 vertikale bzw. näherungsweise vertikale Abschnitte der ersten und der zweiten Interface-Struktur 421, 427. Die erste Interface-Struktur 421 kontaktiert das n-dotierte Halbleitergebiet 402 in einem ersten Teilbereich 425a einer Kontaktfläche und die zweite Interface-Struktur 427 das p-dotierte Halbleitergebiet 404 in einem zweiten Teilbereich 425b.According to the 4 overlaps a contact structure 420 both an n-doped semiconductor region 402 as well as a p-doped semiconductor region 404 , each in a semiconductor structure 400 are formed of a semiconductor material. The semiconductor structure 400 may be intrinsic or z. B. slightly p-doped. The p-doped semiconductor region 404 can in an n-doped tub 408 be educated. The n-doped semiconductor region 402 and the p-type semiconductor region 404 close to a main surface 401 the semiconductor structure 400 at. On the main surface 401 is a interlayer dielectric 410 arranged that the contact structure 420 encloses. The n-doped and the p-doped semiconductor region 402 . 404 For example, by a trench isolation 409 from an insulator material, such as an undoped or doped silica, e.g. B. BPSG, BSG, FSG, be separated from each other. The contact structure 420 includes a first interface structure 421 according to one embodiment, only horizontal sections on the main surface 401 and in direct contact with the n-doped area 402 , according to another embodiment in addition to the main surface 401 has vertical or inclined sections. Furthermore, the contact structure comprises 420 a second interface structure 427 of a second material, according to an embodiment, only a horizontal portion on the main surface 401 and immediately adjacent to the p-doped region 404 , according to other embodiments in addition to the main surface 401 has vertical or inclined sections. In the embodiment of 4 each extend on the side walls of the contact structure 420 adjacent to the interlayer dielectric 410 vertical or approximately vertical sections of the first and second interface structures 421 . 427 , The first interface structure 421 contacts the n-doped semiconductor region 402 in a first subarea 425a a contact surface and the second interface structure 427 the p-doped semiconductor region 404 in a second subarea 425b ,

Gemäß einer Ausführungsform besteht die Kontaktstruktur 420 ausschließlich aus der ersten und der zweiten Interface-Struktur 421, 427. Gemäß anderen Ausführungsformen sind die Interface-Strukturen 421, 427 dünne Schichten, die jeweils Abschnitte der Boden und Mantelfläche der Kontaktstruktur 420 ausbilden und dabei ein Füllmaterial 428 aus einem Material mit höherer Leitfähigkeit einschließen. Gemäß einer weiteren Ausführungsform weist eine der beiden Interface-Strukturen 421, 427 weitere Abschnitte zwischen dem Füllmaterial 428 und der jeweils anderen Interface-Struktur 427, 421 auf.According to one embodiment, the contact structure 420 exclusively from the first and the second interface structure 421 . 427 , According to other embodiments, the interface structures 421 . 427 thin layers, each sections of the bottom and lateral surface of the contact structure 420 train while a filler 428 made of a material with higher conductivity. According to another embodiment, one of the two interface structures 421 . 427 more sections between the filler 428 and the other interface structure 427 . 421 on.

Die 5A und 5B beziehen sich auf Querschnittsdarstellungen eines Substratsabschnitts zur Darstellung eines Herstellungsverfahrens für einen integrierten Schaltkreis mit segmentierten Kontaktstrukturen gemäß einer Ausführungsform.The 5A and 5B refer to cross-sectional views of a substrate portion to illustrate an integrated circuit fabrication process with segmented contact structures according to one embodiment.

Gemäß der 5A wird auf einer Hauptfläche 501 einer Halbleiterstruktur 500 mit einem an die Hauptfläche 501 anschließenden dotierten Gebiet 502 ein Zwischenlagendielektrikum 510 vorgesehen. Die Halbleiterstruktur 500 kann ein Abschnitt eines Halbleiterwafers, z. B. eines einkristallinen Siliziumwafers oder eine auf einer halbleitenden oder isolierenden Unterlage vorgesehene Halbleiterschicht sein, z. B. eine Siliziumschicht, eine Germaniumschicht oder eine Schicht aus einer Silizium-Germanium-Legierung oder eines A(III)-B(V)-Verbindungshalbleiters. Die Hauptoberfläche 501 ist diejenige Oberfläche der Halbleiterstruktur 500, die der Mehrheit von an Strukturierungsprozessen unterzogen wird, und über der Verdrahtungsschichten ausgebildet werden. Das Zwischenlagendielektrikum 510 umfasst eine oder mehrere Schichten aus dielektrischen Materialien, wie z. B. undotiertes oder dotiertes Silliziumoxid, z. B. BPSG, BSG oder FSG.According to the 5A is on a main surface 501 a semiconductor structure 500 with one to the main surface 501 subsequent spiked area 502 an interlayer dielectric 510 intended. The semiconductor structure 500 For example, a portion of a semiconductor wafer, e.g. B. a single-crystal silicon wafer or provided on a semiconducting or insulating pad semiconductor layer may be, for. B. a silicon layer, a germanium layer or a layer of a silicon-germanium alloy or an A (III) -B (V) compound semiconductor. The main surface 501 is the surface of the semiconductor structure 500 which is subjected to the majority of structuring processes and formed over the wiring layers. The interlayer dielectric 510 comprises one or more layers of dielectric materials, such as. B. undoped or doped Silliziumoxid, z. BPSG, BSG or FSG.

Beispielsweise mittels eines photolithografischen Verfahrens wird eine Kontaktöffnung 520a in das Zwischenlagendielektrikum 510 eingebracht, wobei ein Abschnitt der Hauptfläche 501 freigelegt wird. Gemäß anderen Ausführungsformen erstreckt sich die Kontaktöffnung 520a bis unter die Hauptfläche 501 in die Halbleiterstruktur 500 hinein.For example, by means of a photolithographic process, a contact opening 520a in the interlayer dielectric 510 introduced, with a portion of the main surface 501 is exposed. According to other embodiments, the contact opening extends 520a to below the main surface 501 into the semiconductor structure 500 into it.

Mittels eines geeigneten Abscheidungsverfahrens, z. B. ALD (atomic layer deposition), CVD (chemical vapor deposition), PE-CVD (plasma enhanced chemical vapor deposition), PVD (physical vapor deposition) oder Molekularstrahl-Epitaxie wird eine 5 bis 15 nm, z. B. etwa 10 nm dicke erste Schicht 521a aufgebracht, die die Kontaktöffnung 520a auskleidet.By means of a suitable deposition method, for. Example, ALD (atomic layer deposition), CVD (chemical vapor deposition), PE-CVD (plasma enhanced chemical vapor deposition), PVD (physical vapor deposition) or molecular beam epitaxy is a 5 to 15 nm, z. B. about 10 nm thick first layer 521 applied to the contact opening 520a lining.

Mittels eines weiteren Abscheidungsverfahrens, z. B. eines der oben genannten, kann eine dünne erste Maskenschicht 531a abgeschieden werden, die die erste Schicht 521a abdeckt, sich an die Topologie anschmiegt, und die Kontaktöffnung 520a auskleidet. Als Material der ersten Maskenschicht 531a wird ein solches ausgewählt, das durch Bestrahlung mit einem Teilchenstrahl oder mit elektromagnetischer Strahlung in seinen Ätzeigenschaften veränderbar ist, z. B. amorphes Silizium oder Siliziumnitrid. Im Folgenden wird eine Schrägbestrahlung mit einem Teilchenstrahl oder mit elektromagnetischer Strahlung 532 durchgeführt. Der Einfallswinkel der Strahlung bzw. des Teilchenstrahls 532 ist schräg zur Normalen, so dass ein erster Abschnitt 531a der ersten Maskenschicht 531 der Strahlung bzw. dem Teilchenstrahl in einem Segment der Kontaktöffnung 520a ausgesetzt ist, während ein zweiter Abschnitt 531b gegen die Strahlung bzw. den Teilchenstrahl in einem anderen Segment der Kontaktöffnung 520a abgeschattet ist. Entsprechend werden die Ätzeigenschaften des ersten Abschnitts 531a gegenüber denen des zweiten Abschnitts 531b verändert. Beispielsweise kann durch die Bestrahlung mit Xenonpartikeln die Eigenschaft eines Siliziumnitridfilms und mittels einer Implantation mit BF2 + die Eigenschaften von amorphem Silizium verändert werden.By means of another deposition process, for. B. one of the above, a thin first mask layer 531a be deposited, which is the first layer 521 covering, adhering to the topology, and the contact opening 520a lining. As material of the first mask layer 531a is selected one which is changeable by irradiation with a particle beam or with electromagnetic radiation in its etching properties, for. As amorphous silicon or silicon nitride. In the following, an oblique irradiation with a particle beam or with electromagnetic radiation 532 carried out. The angle of incidence of the radiation or the particle beam 532 is oblique to the normal, leaving a first section 531a the first mask layer 531 the radiation or the particle beam in a segment of the contact opening 520a is suspended while a second section 531b against the radiation or the particle beam in another segment of the contact opening 520a is shadowed. Accordingly, the etching properties of the first section 531a opposite to the second section 531b changed. For example, by irradiation with xenon particles, the property of a silicon nitride film and by means of an implantation with BF 2 + the properties of amorphous silicon can be changed.

Entsprechend der 5B kann nun beispielsweise der erste Abschnitt 531a der ersten Maskenschicht 531 selektiv zum zweiten Abschnitt 531b entfernt werden. Gemäß anderen Ausführungsformen kann der zweite Abschnitt 531b selektiv zum ersten Abschnitt 531a entfernt werden. Der jeweils verbleibende erste oder zweite Abschnitt 531a, 531b der ersten Maskenschicht 531 kann im Folgenden als Ätzmaske über einem ersten Segment für eine Ätzung der ersten Schicht 521a in einem zweiten Segment herangezogen werden, wobei freiliegende Abschnitte der ersten Schicht 521a entfernt werden und von den zweiten Abschnitten 531b der Maskenschicht 531 abgedeckte Abschnitte der ersten Schicht 521a die erste Interface-Struktur 521 ausbilden, die nur einen Teil der Bodenfläche der Kontaktöffnung 520a bedeckt.According to the 5B Now, for example, the first section 531a the first mask layer 531 selective to the second section 531b be removed. According to other embodiments, the second section 531b selective to the first section 531a be removed. The remaining first or second section 531a . 531b the first mask layer 531 may hereinafter be referred to as an etch mask over a first segment for etching the first layer 521 be used in a second segment, wherein exposed portions of the first layer 521 be removed and from the second sections 531b the mask layer 531 Covered sections of the first layer 521 the first interface structure 521 form only part of the bottom surface of the contact opening 520a covered.

Wie in der 5B dargestellt, kann über der strukturierten ersten Interface-Struktur 521 z. B. mittels eines der oben genannten Abscheidungsverfahren eine zweite Schicht 527a abgeschieden werden, die die Kontaktöffnung 520a auskleidet und dabei die erste Interface-Struktur 521 abdeckt. Die zweite Schicht 527a bildet einen weiteren Abschnitt der Bodenfläche der Kontaktöffnung 520a. Im Folgenden kann die zweite Schicht 527a in ähnlicher Weise strukturiert werden wie die erste Schicht 521a, wobei eine zweite Interface-Struktur ausgebildet werden kann, die die Kontaktöffnung 520a in der ersten Interface-Struktur 521 gegenüberliegenden Abschnitten auskleidet. Gemäß anderen Ausführungsformen kann eine Strukturierung der zweiten Schicht 527a unterbleiben und die Kontaktöffnung 520a ohne vorangegangene Strukturierung der zweiten Schicht 527a mit einem hochleitfähigen Material, z. B. Wolfram gefüllt werden. Gemäß anderen Ausführungsformen kann der Ausbildung der ersten dielektrisch Schicht 521a die Ausbildung einer ersten Passivierungsschicht auf der Halbleiterstruktur 500 im Bereich der Kontaktöffnung 520a und/oder der Ausbildung der zweiten dielektrischen Schicht 527a die Ausbildung einer anderen Passivierungsschicht unterhalb der zweiten dielektrischen Schicht 527a vorausgehen.Like in the 5B may be above the structured first interface structure 521 z. Example, by means of one of the above deposition method, a second layer 527a are deposited, which the contact opening 520a lining and doing the first interface structure 521 covers. The second layer 527a forms another portion of the bottom surface of the contact opening 520a , The following is the second layer 527a structured in a similar way as the first layer 521 wherein a second interface structure may be formed, which is the contact opening 520a in the first interface structure 521 lining opposite sections. According to other embodiments, structuring of the second layer 527a stay undone and the contact opening 520a without prior structuring of the second layer 527a with a highly conductive material, eg. B. tungsten filled. According to other embodiments, the formation of the first dielectric layer 521 the formation of a first passivation layer on the semiconductor structure 500 in the area of contact opening 520a and / or the formation of the second dielectric layer 527a the formation of another passivation layer below the second dielectric layer 527a precede.

Die 6 bezieht sich auf ein Verfahren zur Herstellung einer konzentrischen Kontaktstruktur. In einer Halbleiterstruktur 600 ist ein n- oder p-halbleitendes Gebiet 602 ausgebildet, das an eine Hauptfläche 601 der Halbleiterstruktur 600 angrenzt. Auf der Hauptfläche 601 kann eine dielektrische Struktur 610, z. B. ein Zwischenlagendielektrikum, aufgebracht sein. In die dielektrische Struktur 610 wird eine Kontaktöffnung 620a eingebracht, die das halbleitende Gebiet 602 in Abschnitten freilegt. Die Kontaktöffnung 620a kann auf der Hauptfläche 601 enden oder sich bis in das halbleitende Gebiet 602 hinein erstrecken. Mit einem geeigneten konformalen Abscheidungsverfahren, z. B. ALD oder CVD, wird eine erste Vorläuferschicht aus einem Material abgeschieden, dessen Austrittsarbeit zum Beispiel an das Valenzbandniveau des Halbleitermaterials angepasst ist. Gemäß einer anderen Ausführungsform ist das Material der ersten Vorläuferschicht an das Energieniveau des Leitungsbands angepasst. Das Vorläufermaterial ist beispielsweise ein Wolframnitrid, beispielsweise W0,9N oder W1.5N.The 6 refers to a method for producing a concentric contact structure. In a semiconductor structure 600 is an n- or p-semiconducting area 602 formed on a major surface 601 the semiconductor structure 600 borders. On the main surface 601 can be a dielectric structure 610 , z. As an interlayer dielectric, be applied. In the dielectric structure 610 becomes a contact opening 620a introduced the semiconducting area 602 uncovered in sections. The contact opening 620a can on the main surface 601 or end up in the semiconducting area 602 extend into it. With a suitable conformal deposition method, e.g. As ALD or CVD, a first precursor layer is deposited from a material whose work function is adapted, for example, to the valence band level of the semiconductor material. According to another embodiment, the Ma Material of the first precursor layer adapted to the energy level of the conduction band. The precursor material is, for example, a tungsten nitride, for example W 0.9 N or W 1.5 N.

Ein erstes Füllmaterial wird z. B. in der Art eines konformalen Liners aufgetragen. Das erste Füllmaterial ist beispielsweise ein Material, dessen Leitfähigkeit größer ist als die des ersten Materials der ersten Vorläuferschicht, z. B. Wolfram, Aluminium, Silber oder Kupfer. Mittels einer gerichteten, anisotropen Ätzung werden horizontale Abschnitte des ersten Füllmaterials entfernt, wobei remanente Abschnitte des ersten Füllmaterials eine sich entlang der Innenwand der Kontaktöffnung 620a erstreckende Abstandsstruktur 630 ausbildet, die im Folgenden als Ätzmaske zur Strukturierung der ersten Vorläuferschicht fungieren kann. Gemäß anderen Ausführungsformen wird die Vorläuferschicht ohne Ätzmaske mit einer anisotropen Ätzung strukturiert.A first filling material is z. B. applied in the manner of a conformal liner. The first filling material is for example a material whose conductivity is greater than that of the first material of the first precursor layer, for. Tungsten, aluminum, silver or copper. By means of a directed, anisotropic etching, horizontal portions of the first filling material are removed, with remanent portions of the first filling material extending along the inner wall of the contact opening 620a extending spacer structure 630 which can subsequently act as an etching mask for structuring the first precursor layer. According to other embodiments, the precursor layer is patterned without an etch mask with an anisotropic etch.

Wie in der 6 dargestellt, bildet eine erste Interface-Struktur 621 einen ersten Teilbereich 625a einer sich an der Bodenfläche der Kontaktöffnung 620a auszubildenden Kontaktfläche 625 aus. Das erste Füllmaterial 622 ist durch die erste Interface-Struktur 621 vom n- oder p-halbleitenden Gebiet 602 beabstandet.Like in the 6 shown forms a first interface structure 621 a first subarea 625a one on the bottom surface of the contact opening 620a trainee contact area 625 out. The first filling material 622 is through the first interface structure 621 from the n- or p-semiconducting region 602 spaced.

Eine z. B. konformale zweite Vorläuferschicht kann abgeschieden werden, die die verbleibende Kontaktöffnung 620a zwischen den Abstandsstrukturen 630 auskleidet oder vollständig füllt. Kleidet die zweite Vorläuferschicht die Kontaktöffnung 620a nur aus, so kann ein zweites Füllmaterial die verbleibende Kontaktöffnung 620a vollständig füllen. Es ergibt sich die bereits in der 2A dargestellte Kontaktstruktur 220.A z. B. conformal second precursor layer can be deposited, the remaining contact opening 620a between the spacer structures 630 lined or completely filled. The second precursor layer dresses the contact opening 620a only off, then a second filler material, the remaining contact opening 620a completely fill. It results already in the 2A illustrated contact structure 220 ,

Die 7 bezieht sich auf ein Verfahren zur Herstellung eines integrierten Schaltkreises mit Kontaktstrukturen. In eine dielektrische Schicht wird eine Kontaktöffnung eingebracht, die einen dotierten Bereich in einer unterhalb der dielektrischen Schicht ausgebildeten Struktur aus einem Halbleitermaterial im Bereich einer Kontaktfläche freilegt (702). Dann wird eine erste Interface-Struktur umfassend ein erstes leitfähiges Material auf einem ersten Teilbereich der Kontaktfläche (704) und eine zweite Interface-Struktur umfassend ein zweites leitfähiges Material auf einem zweiten Teilbereich der Kontaktfläche vorgesehen (706). Beispielsweise kann eine erste Austrittsarbeit des ersten oder eine zweite Austrittsarbeit des zweiten Materials an das Valenzbandniveau des Halbleitermaterials und die jeweils andere Austrittsarbeit an das Leitungsbandniveau des Halbleitermaterials angepasst sein.The 7 relates to a method of manufacturing an integrated circuit with contact structures. A contact opening is introduced into a dielectric layer, exposing a doped region in a structure of a semiconductor material formed below the dielectric layer in the region of a contact surface ( 702 ). Then, a first interface structure comprising a first conductive material on a first portion of the contact surface ( 704 ) and a second interface structure comprising a second conductive material on a second portion of the contact surface ( 706 ). For example, a first work function of the first or a second work function of the second material can be adapted to the valence band level of the semiconductor material and the respective other work function to the conduction band level of the semiconductor material.

Die 8 zeigt ein elektronisches System 800 mit einer Pozessoreinrichtung 810 and einem integrierten Schaltkreis 812 mit Kontaktstrukturen 816 zu dotierten Gebieten. Die Kontaktstrukturen 816 umfassen jeweils eine in einem ersten Teilbereich der jeweiligen Kontaktfläche an das jeweils zu kontaktierende dotierte Gebiet anschließende erste Interface-Struktur umfassend ein erstes leitfähiges Material und eine in einem zweiten Teilbereich der jeweiligen Kontaktfläche an das jeweilige dotierte Gebiet anschließende zweite Interface-Struktur umfassend ein zweites leitfähiges Material. Die Interface-Strukturen weisen gegenüber demselben dotierten Gebiet unterschiedliche Barrierenhöhen auf. Beispielsweise weicht die Austrittsarbeit des einen leitfähigen Materials um nicht mehr als den halben Bandabstand des Halbleitermaterials von der Elektronenaffinität des Halbleitermaterials und die des anderen leitfähigen Materials um nicht mehr als den halben Bandabstand von der Summe aus der Elektronenaffinität und dem Bandabstand ab. Gemäß anderen Ausführungsformen umfasst mindestens eine der Interface-Strukturen eine Passivierungsschicht entlang der Kontaktfläche zum dotierten Gebiet.The 8th shows an electronic system 800 with a Poktororeinrichtung 810 and an integrated circuit 812 with contact structures 816 to doped areas. The contact structures 816 each comprise a first interface structure, which adjoins the doped region to be contacted in each case in a first subarea of the respective contact surface, comprising a first conductive material and a second interface structure comprising a second conductive structure adjoining the respective doped region in a second subregion of the respective contact surface Material. The interface structures have different barrier heights compared to the same doped region. For example, the work function of one conductive material does not differ by more than half the band gap of the semiconductor material from the electron affinity of the semiconductor material and that of the other conductive material by more than half the band gap from the sum of the electron affinity and the band gap. According to other embodiments, at least one of the interface structures comprises a passivation layer along the contact surface with the doped region.

Das elektronische System 800 kann eine elektronische Baugruppe 895, die über ein Interface kontaktierbar ist, sowie ein elektrisch/mechanisches Interface 890 umfassen, über das die elektronische Baugruppe 895 kontaktierbar ist. Das Interface 890 kann beispielsweise ein Sockel, eine Fassung oder ein Verbindungselement (connector) sein. Der integrierte Schaltkreis 812 kann ein auf der elektronischen Baugruppe 895 vorgesehener Interface-Schaltkreis mit integriertem Speicher (embedded memory), ein Controler-Schaltkreis mit integriertem Speicher, ein anwendungsspezifischer Schaltkreis (ASIC, application specific integrated circuit) oder ein Speicher-Schaltkreis, z. B. ein DRAM oder ein EEPROM sein. Gemäß anderen Ausführungsformen ist der integrierte Schaltkreis 812 auf derselben Baugruppe vorgesehen wie die Prozessoreinrichtung 810.The electronic system 800 can be an electronic assembly 895 , which is contactable via an interface, as well as an electrical / mechanical interface 890 include, over which the electronic assembly 895 is contactable. The interface 890 may be, for example, a socket, a socket or a connector. The integrated circuit 812 can one on the electronic board 895 provided interface circuit with integrated memory, a controler circuit with integrated memory, an application specific integrated circuit (ASIC) or a memory circuit, eg. B. a DRAM or an EEPROM. According to other embodiments, the integrated circuit 812 provided on the same assembly as the processor device 810 ,

Die Prozessoreinrichtung 810 kann auf einer weiteren elektronischen Baugruppe oder auf einer Mutterplatine (mother board) 850 des elektronischen Systems 800 angeordnet und dazu ausgerüstet sein, Prozessdaten zu verarbeiten, die von, zur bzw. über die elektronische Baugruppe 895 empfangen bzw. übertragen werden. Das elektronische System 800 kann weitere Komponenten umfassen, zum Beispiel einen Bildschirm oder ein Display 880 zur Informationsdarstellung.The processor device 810 can be on another electronic module or on a motherboard 850 of the electronic system 800 be arranged and equipped to process process data from, to or via the electronic module 895 be received or transmitted. The electronic system 800 may include other components, for example a screen or a display 880 for information presentation.

Das elektronische System 800 kann ein Computer, beispielsweise ein Arbeitsplatzrechner, ein Notebook oder ein Serverrechner, ein Router, eine Spielekonsole, beispielsweise eine Video-Spielekonsole oder eine tragbare Video-Spielekonsole, eine Grafikkarte, ein PDA (personal digital assistant), eine Digitalkamera, ein Mobiltelefon, ein Audiosystem, ein Videosystem oder ein Speichersystem sein, beispielsweise ein USB-Datenträger (USB-stick) oder ein SSD-Laufwerk (solid state drive).The electronic system 800 For example, a computer, such as a workstation, a notebook or a server computer, a router, a game console, for example, a video game console or a portable video game console, a graphics card, a personal digital assistant (PDA), a digital camera, a mobile phone Audiosys tem, a video system or a storage system, for example a USB data carrier (USB stick) or a SSD drive (solid state drive).

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list The documents listed by the applicant have been automated generated and is solely for better information recorded by the reader. The list is not part of the German Patent or utility model application. The DPMA takes over no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • - EP 0590652 A2 [0002] - EP 0590652 A2 [0002]
  • - US 5930616 [0003] US 5930616 [0003]
  • - US 2006/0163670 [0004] US 2006/0163670 [0004]
  • - US 7354819 B2 [0004] US 7354819 B2 [0004]
  • - US 2006/0220141 [0004] US 2006/0220141 [0004]
  • - US 2006/0275968 A1 [0005] US 2006/0275968 A1 [0005]

Zitierte Nicht-PatentliteraturCited non-patent literature

  • - Hideki Hasegawa: „Fermi Level Pinning and Schottky Barrier Height Control at Metal-Semiconductor Interfaces of InP and Related Materials”; Jpn J. App. Phys. Vol. 38 (1999) pp. 1098–1102 [0005] Hideki Hasegawa: "Fermi Level Pinning and Schottky Barrier Height Control at Metal-Semiconductor Interfaces of InP and Related Materials"; Jpn J. App. Phys. Vol. 38 (1999) pp. 1098-1102 [0005]

Claims (36)

Integrierter Schaltkreis umfassend eine Kontaktstruktur (220), welche aufweist: eine in einem ersten Teilbereich (225a) einer Kontaktfläche (225) zwischen einem in einer Halbleiterstruktur (200) aus einem Halbleitermaterial ausgebildeten dotierten Gebiet (202) und der Kontaktstruktur (220) direkt an das dotierte Gebiet (202) anschließende erste Interface-Struktur (221) umfassend ein erstes leitfähiges Material; und eine in einem zweiten Teilbereich (225b) der Kontaktfläche (225) direkt an das dotierte Gebiet (202) anschließende zweite Interface-Struktur (227) umfassend ein zweites leitfähiges Material.Integrated circuit comprising a contact structure ( 220 ), comprising: one in a first subregion ( 225a ) of a contact surface ( 225 ) between one in a semiconductor structure ( 200 ) doped region formed of a semiconductor material ( 202 ) and the contact structure ( 220 ) directly to the endowed area ( 202 ) subsequent first interface structure ( 221 ) comprising a first conductive material; and one in a second subarea ( 225b ) of the contact surface ( 225 ) directly to the endowed area ( 202 ) subsequent second interface structure ( 227 ) comprising a second conductive material. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine aus einem Unterschied zwischen einer Elektronenaffinität des Halbleitermaterials und einer ersten Austrittsarbeit des ersten leitfähigen Materials sowie aus Oberflächenzuständen im ersten Teilbereich (225a) resultierende Barrierenhöhe zwischen dem dotierten Gebiet (202) und der ersten Interface-Struktur (221) kleiner als die Hälfte des Bandabstands des Halbleitermaterials ist und eine aus einem Unterschied zwischen der Elektronenaffinität des Halbleitermaterials und einer zweiten Austrittsarbeit des zweiten leitfähigen Materials sowie aus Oberflächenzuständen im zweiten Teilbereich (225b) resultierende Barrierenhöhe zwischen dem dotierten Gebiet (202) und der zweiten Interface-Struktur (227) größer als die Hälfte des Bandabstands des Halbleitermaterials ist.An integrated circuit according to claim 1, characterized in that one of a difference between an electron affinity of the semiconductor material and a first work function of the first conductive material and surface states in the first portion ( 225a ) resulting barrier height between the doped area ( 202 ) and the first interface structure ( 221 ) is less than half the bandgap of the semiconductor material and one of a difference between the electron affinity of the semiconductor material and a second work function of the second conductive material and surface states in the second portion ( 225b ) resulting barrier height between the doped area ( 202 ) and the second interface structure ( 227 ) is greater than half the bandgap of the semiconductor material. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Barrierenhöhe zwischen dem dotierten Gebiet (202) und einer der beiden Interface-Strukturen (221, 227) nicht mehr als 15% des Bandabstands des Halbleitermaterials beträgt.Integrated circuit according to Claim 1, characterized in that the barrier height between the doped region ( 202 ) and one of the two interface structures ( 221 . 227 ) is not more than 15% of the bandgap of the semiconductor material. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine Austrittsarbeit des ersten leitfähigen Materials um nicht mehr als 15% des Bandabstands des Halbleitermaterials von der Elektronenaffinität und eine Austrittsarbeit des zweiten leitfähigen Materials um nicht mehr als 15% des Bandabstands von der Summe aus der Elektronenaffinität und dem Bandabstand abweicht.Integrated circuit according to claim 1, characterized characterized in that a work function of the first conductive Material by no more than 15% of the bandgap of the semiconductor material from the electron affinity and a work function of the second conductive material by no more than 15% of the band gap of the sum of electron affinity and bandgap differs. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine Austrittsarbeit des ersten leitfähigen Materials um nicht mehr als 0,20 eV von der Elektronenaffinität und eine Austrittsarbeit des zweiten leitfähigen Materials um nicht mehr als 0,20 eV von der Summe aus der Elektronenaffinität und dem Bandabstand abweicht.Integrated circuit according to claim 1, characterized characterized in that a work function of the first conductive Material by not more than 0.20 eV from the electron affinity and a work function of the second conductive material by not more than 0.20 eV from the sum of the electron affinity and deviates from the band gap. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass das erste und das zweite leitfähige Material jeweils unmittelbar an das dotierte Gebiet (202) anschließen.Integrated circuit according to claim 1, characterized in that the first and the second conductive material respectively directly to the doped region ( 202 ) connect. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass das erste und das zweite Material aus einer Gruppe gewählt sind, die Metalle, Metallnitride und Metalloxide umfasst.Integrated circuit according to claim 1, characterized characterized in that the first and the second material of a Group are selected, the metals, metal nitrides and metal oxides includes. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass das erste und das zweite Material dieselben Hauptbestandteile enthalten.Integrated circuit according to claim 1, characterized characterized in that the first and the second material are the same Main ingredients included. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass das erste und das zweite leitfähige Material nano-, mikro-, oder polykristallin sind, dieselben Hauptbestandteile enthalten und unterschiedliche Korngrößen aufweisen.Integrated circuit according to claim 1, characterized characterized in that the first and the second conductive Material are nano-, micro- or polycrystalline, the same main components contain and have different grain sizes. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die erste und/oder zweite Interface-Struktur (221, 227) jeweils einen Abschnitt einer zwischen dem jeweiligen leitfähigen Material und dem dotierten Gebiet (202) angeordneten Passivierungsschicht (259) umfasst.Integrated circuit according to Claim 1, characterized in that the first and / or second interface structure ( 221 . 227 ) each have a portion of a between the respective conductive material and the doped region ( 202 ) passivation layer ( 259 ). Integrierter Schaltkreis umfassend: eine entlang einer ersten Kontaktfläche (125) an ein in einer Halbleiterstruktur (100) aus einem Halbleitermaterial ausgebildetes n-dotiertes Gebiet (102) anschließende erste (120a) und eine entlang einer zweiten Kontaktfläche (125) an ein in der Halbleiterstruktur (100) ausgebildetes p-dotiertes Gebiet (104) anschließende zweite Kontaktstruktur (120b), die jeweils umfassen: eine in einem ersten Teilbereich (125a) der Kontaktfläche (125) an das jeweilige dotierte Gebiet (102, 104) anschließende erste Interface-Struktur (121) aufweisend ein erstes leitfähiges Material; und eine in einem zweiten Teilbereich (125b) der Kontaktfläche (125) an das jeweilige dotierte Gebiet (102, 104) anschließende zweite Interface-Struktur (127) aufweisend ein anderes, zweites leitfähiges Material.An integrated circuit comprising: one along a first contact surface ( 125 ) to a in a semiconductor structure ( 100 ) formed of a semiconductor material n-doped region ( 102 ) subsequent first ( 120a ) and one along a second contact surface ( 125 ) to a in the semiconductor structure ( 100 ) formed p-doped region ( 104 ) subsequent second contact structure ( 120b ), each comprising: one in a first subarea ( 125a ) of the contact surface ( 125 ) to the respective endowed area ( 102 . 104 ) subsequent first interface structure ( 121 ) comprising a first conductive material; and one in a second subarea ( 125b ) of the contact surface ( 125 ) to the respective endowed area ( 102 . 104 ) subsequent second interface structure ( 127 ) having another, second conductive material. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine aus einem Unterschied zwischen einer Elektronenaffinität des Halbleitermaterials und einer ersten Austrittsarbeit des ersten leitfähigen Materials sowie aus Oberflächenzuständen im ersten Telbereich (125a) resultierende erste Barrierenhöhe zwischen dem n-dotierten Gebiet (102) und der ersten Interface-Struktur (121) weniger als die Hälfte des Bandabstands des Halbleitermaterials beträgt.An integrated circuit according to claim 11, characterized in that one of a difference between an electron affinity of the semiconductor material and a first work function of the first conductive material and surface states in the first Telbereich ( 125a ) resulting first barrier height between the n-doped region ( 102 ) and the first interface structure ( 121 ) is less than half the bandgap of the semiconductor material. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine erste Austrittsarbeit des ersten leitfähigen Materials um nicht mehr als 50% eines Bandabstands des Halbleitermaterials von einer Elektronenaffinität des Halbleitermaterials abweicht.Integrated circuit according to claim 11, characterized characterized in that a first work function of the first conductive Material by not more than 50% of a band gap of the semiconductor material of an electron affinity of the semiconductor material deviates. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine erste Austrittsarbeit des ersten leitfähigen Materials kleiner einer Elektronenaffinität des Halbleitermaterials ist oder diese um nicht mehr als 15% eines Bandabstands des Halbleitermaterials überschreitet.Integrated circuit according to claim 11, characterized characterized in that a first work function of the first conductive Material smaller than an electron affinity of the semiconductor material or exceeds by not more than 15% of a bandgap of the semiconductor material. Integrierter Schaltkreis nach Anspruch 14, dadurch gekennzeichnet, dass die erste Austrittsarbeit gleich oder kleiner der Elektronenaffinität ist.Integrated circuit according to claim 14, characterized characterized in that the first work function is equal to or less of electron affinity. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine erste Austrittsarbeit des ersten leitfähigen Materials um nicht mehr als 0,2 eV von einer Elektronenaffinität des Halbleitermaterials abweicht.Integrated circuit according to claim 11, characterized characterized in that a first work function of the first conductive Material by not more than 0.2 eV from an electron affinity of the semiconductor material deviates. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine aus einem Unterschied zwischen einer Summe aus der Elektronenaffinität des Halbleitermaterials und des Bandabstands einerseits und einer zweiten Austrittsarbeit des zweiten leitfähigen Materials andererseits sowie aus Oberflächenzuständen im zweiten Teilbereich (125b) resultierende zweite Barrierenhöhe zwischen dem p-dotierten Gebiet (102) und der zweiten Interface-Struktur (127) weniger als die Hälfte des Bandabstands des Halbleitermaterials beträgt.An integrated circuit according to claim 11, characterized in that one of a difference between a sum of the electron affinity of the semiconductor material and the band gap on the one hand and a second work function of the second conductive material on the other hand and from surface states in the second portion ( 125b ) resulting second barrier height between the p-doped region ( 102 ) and the second interface structure ( 127 ) is less than half the bandgap of the semiconductor material. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine zweite Austrittsarbeit des zweiten Materials um nicht mehr als 50% eines Bandabstands des Halbleitermaterials von einer Summe aus einer Elektronenaffinität und dem Bandabstand abweicht.Integrated circuit according to claim 11, characterized characterized in that a second work function of the second material by not more than 50% of a band gap of the semiconductor material of a sum of an electron affinity and the bandgap differs. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine zweite Austrittsarbeit des zweiten Materials größer einer Summe aus einer Elektronenaffinität und einem Bandabstand des Halbleitermaterials ist oder die Summe um nicht mehr als 15% des Bandabstands unterschreitet.Integrated circuit according to claim 11, characterized characterized in that a second work function of the second material greater than a sum of an electron affinity and a bandgap of the semiconductor material or the sum not less than 15% of the band gap. Integrierter Schaltkreis nach Anspruch 19, dadurch gekennzeichnet, dass die zweite Austrittsarbeit gleich oder größer der Summe ist.Integrated circuit according to claim 19, characterized characterized in that the second work function is equal to or greater the sum is. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass eine zweite Austrittsarbeit des zweiten leitfähigen Materials um nicht mehr als 0,2 eV von einer Summe aus einer Elektronenaffinität des Halbleitermaterials und des Bandabstands abweicht.Integrated circuit according to claim 11, characterized characterized in that a second work function of the second conductive Material by not more than 0.2 eV from a sum of an electron affinity of the semiconductor material and the band gap deviates. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass das erste leitfähige Material jeweils unmittelbar an die dotierten Gebiete (102, 104) anschließt.Integrated circuit according to Claim 11, characterized in that the first conductive material is in each case directly connected to the doped regions ( 102 . 104 ). Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass das zweite leitfähige Material jeweils unmittelbar an die dotierten Gebiete (102, 104) anschließt.An integrated circuit according to claim 11, characterized in that the second conductive material respectively directly to the doped regions ( 102 . 104 ). Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass mindestens eine der beiden Interface-Strukturen (121, 127) eine zwischen dem jeweiligen dotierten Gebiet (102, 104) und dem jeweiligen leitfähigen Material angeordnete Passivierungsschicht aufweist.Integrated circuit according to Claim 11, characterized in that at least one of the two interface structures ( 121 . 127 ) one between the respective doped area ( 102 . 104 ) and the respective conductive material arranged passivation layer. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass jeweils der eine Teilbereich (125a, 125b) den anderen Teilbereich (125b, 125a) umschließt.Integrated circuit according to Claim 11, characterized in that in each case one subregion ( 125a . 125b ) the other subarea ( 125b . 125a ) encloses. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass jeweils die beiden Teilbereiche (125a, 125b) einander gegenüberliegend angeordnet sind.Integrated circuit according to Claim 11, characterized in that the respective two subregions ( 125a . 125b ) are arranged opposite one another. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass das erste und das zweite leitfähige Material jeweils aus einer Gruppe gewählt sind, die Metalle, Metallnitride und Metalloxide umfasst.Integrated circuit according to claim 11, characterized characterized in that the first and the second conductive Material are each selected from a group, the metals, Metal nitrides and metal oxides. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass das erste und das zweite leitfähige Material dieselben Hauptkomponenten in unterschiedlichen molaren Verhältnissen enthalten.Integrated circuit according to claim 11, characterized characterized in that the first and the second conductive Material same main components in different molars Conditions included. Integrierter Schaltkreis nach Anspruch 28, dadurch gekennzeichnet, dass das erste leitfähige Material ein Wolframnitrid mit einem Verhältnis von Wolfram:Stickstoff kleiner 1 und das zweite leitfähige Material ein Wolframnitrid mit einem Verhältnis von Wolfram:Stickstoff größer 1 ist.Integrated circuit according to claim 28, characterized characterized in that the first conductive material Tungsten nitride with a ratio of tungsten: nitrogen less than 1 and the second conductive material is a tungsten nitride with a ratio of tungsten: nitrogen greater 1 is. Integrierter Schaltkreis nach Anspruch 11, dadurch gekennzeichnet, dass das erste und das zweite leitfähige Material nano-, mikro-, oder polykristallin sind, dieselben Hauptbestandteile enthalten und unterschiedliche Korngrößen aufweisen.Integrated circuit according to claim 11, characterized characterized in that the first and the second conductive Material are nano-, micro- or polycrystalline, the same main components contain and have different grain sizes. Verfahren zur Herstellung eines integrierten Schaltkreises, umfassend: Einbringen einer Kontaktöffnung (520a) in eine dielektrische Struktur (510), wobei eine Kontaktfläche (525) eines dotierten Gebietes (502) in einer unterhalb der dielektrischen Struktur (510) ausgebildeten Halbleiterstruktur (500) aus einem Halbleitermaterial freigelegt wird; Ausbilden einer ersten Interface-Struktur (521) aus einem anderen, ersten leitfähigen Material auf einem ersten Teilbereich der Kontaktfläche (525),; und Ausbilden einer zweiten Interface-Struktur (527) aus einem zweiten leitfähigen Material auf einem zweiten Teilbereich der Kontaktfläche (525).A method of manufacturing an integrated circuit, comprising: inserting a contact opening ( 520a ) into a dielectric structure ( 510 ), wherein a contact surface ( 525 ) of a spiked area ( 502 ) in a below the dielectric structure ( 510 ) formed semiconductor structure ( 500 ) is exposed from a semiconductor material; Forming a first interface structure ( 521 ) of another, first conductive material on a first portion of the contact surface ( 525 ) ,; and forming a second interface structure ( 527 ) of a second conductive material on a second portion of the contact surface ( 525 ). Verfahren nach Anspruch 31, wobei das Ausbilden der ersten Interface-Struktur umfasst: Abscheiden einer ersten Vorläuferschicht (521a), die die Kontaktöffnung (520a) auskleidet; und Entfernen von Abschnitten der Vorläuferschicht (521a) im zweiten Teilbereich der Kontaktfläche (525) zur Ausbildung der ersten Interface-Struktur (521) aus remanenten Bestandteilen der Vorläuferschicht (521a).The method of claim 31, wherein forming the first interface structure comprises: depositing a first precursor layer ( 521 ), which the contact opening ( 520a ); and removing portions of the precursor layer ( 521 ) in the second subregion of the contact surface ( 525 ) for forming the first interface structure ( 521 ) from remanent constituents of the precursor layer ( 521 ). Verfahren nach Anspruch 32, wobei das Entfernen von Abschnitten der Vorläuferschicht umfasst: anisotropes Ätzen der Vorläuferschicht.The method of claim 32, wherein the removing of precursor layer portions includes: anisotropic etching the precursor layer. Verfahren nach Anspruch 32, wobei das Entfernen von Abschnitten der Vorläuferschicht (521a) umfasst: Ausbilden einer Abstandsstruktur (630), die sich entlang der Innenwand der Kontaktöffnung (620a) erstreckt, wobei die Abstandsstruktur (630) die Vorläuferschicht im zweiten Teilbereich freilegt und im ersten Teilbereich abdeckt; und Ätzen der Vorläuferschicht mit der Abstandsstruktur als Ätzmaske.The method of claim 32, wherein removing portions of the precursor layer ( 521 ) comprises: forming a spacer structure ( 630 ) extending along the inner wall of the contact opening ( 620a ), wherein the spacer structure ( 630 ) exposes the precursor layer in the second subregion and covers it in the first subregion; and etching the precursor layer having the spacer structure as an etching mask. Verfahren nach Anspruch 34, wobei das Entfernen von Abschnitten der Vorläuferschicht umfasst: Ausbilden einer Ätzmaske (531b) in einem ersten Segment der Kontaktöffnung (525a), wobei ein zweites Segment der Kontaktöffnung (525a) freigelegt bleibt; und Ätzen der Vorläuferschicht (521a) selektiv zur Ätzmaske (531b).The method of claim 34, wherein removing portions of the precursor layer comprises: forming an etch mask ( 531b ) in a first segment of the contact opening ( 525a ), wherein a second segment of the contact opening ( 525a ) remains exposed; and etching the precursor layer ( 521 ) selectively to the etching mask ( 531b ). Verfahren nach Anspruch 35, wobei das Ausbilden der Ätzmaske umfasst: Abscheiden einer Hilfsschicht (531), wobei die Kontaktöffnung (525a) nicht vollständig gefüllt wird; Behandeln eines ersten Abschnitts (531a) der Hilfsschicht (531) mit einer zur Hauptfläche schräg einfallenden elektromagnetischen Strahlung oder einem Teilchenstrahl (532), wobei ein zweiter Abschnitt (531b) der Hilfsschicht (531) abgeschattet ist und Ätzeigenschaften des ersten Abschnitts (531a) gegenüber denen des zweiten Abschnitts (531b) verändert werden; und Ätzen des einen Abschnitts der Vorläuferschicht (531) selektiv zum anderen Abschnitt, wobei aus dem anderen Abschnitt die Ätzmaske (531b) hervorgeht.The method of claim 35, wherein forming the etch mask comprises: depositing an auxiliary layer (16) 531 ), wherein the contact opening ( 525a ) is not completely filled; Handle a first section ( 531a ) of the auxiliary layer ( 531 ) with an obliquely incident to the main surface electromagnetic radiation or a particle beam ( 532 ), with a second section ( 531b ) of the auxiliary layer ( 531 ) and the etching properties of the first section ( 531a ) compared to those of the second section ( 531b ) to be changed; and etching the one portion of the precursor layer ( 531 ) selectively to the other section, wherein from the other section the etching mask ( 531b ).
DE102010004230A 2009-01-23 2010-01-09 Integrated circuit for use in e.g. electronic system, has interface-structures directly connected to doped area in respective partial areas of contact surface, where structures are made from respective conducting materials Ceased DE102010004230A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102010004230A DE102010004230A1 (en) 2009-01-23 2010-01-09 Integrated circuit for use in e.g. electronic system, has interface-structures directly connected to doped area in respective partial areas of contact surface, where structures are made from respective conducting materials

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102009005984.9 2009-01-23
DE102009005984 2009-01-23
DE102010004230A DE102010004230A1 (en) 2009-01-23 2010-01-09 Integrated circuit for use in e.g. electronic system, has interface-structures directly connected to doped area in respective partial areas of contact surface, where structures are made from respective conducting materials

Publications (1)

Publication Number Publication Date
DE102010004230A1 true DE102010004230A1 (en) 2010-10-14

Family

ID=42733380

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010004230A Ceased DE102010004230A1 (en) 2009-01-23 2010-01-09 Integrated circuit for use in e.g. electronic system, has interface-structures directly connected to doped area in respective partial areas of contact surface, where structures are made from respective conducting materials

Country Status (1)

Country Link
DE (1) DE102010004230A1 (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0590652A2 (en) 1992-09-29 1994-04-06 Nec Corporation Method of forming contact between diffused layer and wiring conductor semiconductor device
US5930616A (en) 1995-10-20 1999-07-27 Micron Technology, Inc. Methods of forming a field effect transistor and method of forming CMOS circuitry
US20060163670A1 (en) 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
US20060220141A1 (en) 2000-08-25 2006-10-05 Besser Paul R Low contact resistance cmos circuits and methods for their fabrication
US20060275968A1 (en) 2003-07-25 2006-12-07 Siegfried Mantl Method for producing a contact and electronic component comprising said type of contact
US7354819B2 (en) 2002-11-07 2008-04-08 Kabushiki Kaisha Toshiba Method of manufacturing CMOS with silicide contacts

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0590652A2 (en) 1992-09-29 1994-04-06 Nec Corporation Method of forming contact between diffused layer and wiring conductor semiconductor device
US5930616A (en) 1995-10-20 1999-07-27 Micron Technology, Inc. Methods of forming a field effect transistor and method of forming CMOS circuitry
US20060220141A1 (en) 2000-08-25 2006-10-05 Besser Paul R Low contact resistance cmos circuits and methods for their fabrication
US7354819B2 (en) 2002-11-07 2008-04-08 Kabushiki Kaisha Toshiba Method of manufacturing CMOS with silicide contacts
US20060275968A1 (en) 2003-07-25 2006-12-07 Siegfried Mantl Method for producing a contact and electronic component comprising said type of contact
US20060163670A1 (en) 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Hideki Hasegawa: "Fermi Level Pinning and Schottky Barrier Height Control at Metal-Semiconductor Interfaces of InP and Related Materials"; Jpn J. App. Phys. Vol. 38 (1999) pp. 1098-1102

Similar Documents

Publication Publication Date Title
DE102019117191B4 (en) Semiconductor device and method of manufacturing the same
DE102019200725B4 (en) FinFET with high-k spacer and self-aligned contact cap
DE102017122830B4 (en) METHOD FOR MANUFACTURING A SEMICONDUCTOR COMPONENT
DE112012002700B4 (en) Method for low-resistance source and drain areas in one process sequence with a replacement metal gate
DE102017117811B4 (en) Semiconductor structures with metal lines of different thicknesses, grid spacings and/or widths
DE112012004930B4 (en) Method for producing semiconductor units with contact structures for semiconductor transistors
DE4443968A1 (en) Semiconductor device with DRAM of G bit generation
DE19747777A1 (en) Non-active ion implantation in semiconductor device production
DE102019206143B4 (en) METHOD OF INCREASING EFFECTIVE GATE HEIGHT
DE10219107A1 (en) SOI transistor element with an improved back contact and a method for producing the same
DE4300986C2 (en) Semiconductor device for element isolation and manufacturing method thereof
DE102015206391B4 (en) Thyristor random access memory and method of making the same
DE102019116036B4 (en) SEMICONDUCTOR DEVICE AND METHOD
DE112020000190T5 (en) FIN FIELD EFFECT TRANSISTORS WITH VERTICAL TRANSPORT COMBINED WITH RESISTIVE STORAGE STRUCTURES
DE102020114875B4 (en) FINFET APPARATUS AND METHOD
DE102022100084A1 (en) ACCESS TRANSISTOR WITH A METAL OXIDE BARRIER LAYER AND METHOD OF PRODUCTION THEREOF
DE102006029701A1 (en) Semiconductor component has substrate of conducting type and buried semiconductor layer of other conducting type is arranged on substrate and insulation structure has trench and electrically conducting contact to substrate
DE102006056870A1 (en) Integrated semiconductor device and method of manufacturing a semiconductor integrated device
DE112018001590T5 (en) A unit with an extremely long channel within a VFET design
DE102020105435B4 (en) Semiconductor device and method
DE102021108348A1 (en) Semiconductor device and method of manufacturing the same
DE102017127205B4 (en) METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT
DE69834886T2 (en) Vertical transistor implemented in a trench capacitor memory cell
DE102022100364A1 (en) THIN FILM TRANSISTOR WITH A GATED DIELECTRICAL WITH GRADUATED COMPOSITION AND METHOD FOR ITS MANUFACTURE
DE102022102950A1 (en) ACCESS TRANSISTORS WITH U-SHAPED CHANNEL AND METHOD FOR THEIR MANUFACTURE

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Effective date: 20141217

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Effective date: 20141217

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: WILHELM & BECK, DE

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final