DE102009027347A1

DE102009027347A1 - Steuerung für einen Synchron-Schaltwandler im Lückbetrieb

Info

Publication number: DE102009027347A1
Application number: DE102009027347A
Authority: DE
Inventors: Maurizio Galvano; Giuseppe Bernacchia; Giovanni Capodivacca
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2008-06-30
Filing date: 2009-06-30
Publication date: 2010-01-21
Also published as: US20090323375A1; US7911193B2

Abstract

Es wird ein synchroner Schaltwandler zur Bereitstellung einer geregelten Ausgangsspannung offenbart. Der Schaltwandler weist Folgendes auf: einen Synchrongleichrichter mit einem Steuereingang; eine Induktivität, die einen Laststrom führt; eine Steuerschaltung, der ein pulsweitenmoduliertes Eingangssignal zugeführt ist und die dazu ausgebildet ist, ein Gate-Steuersignal für den Synchrongleichrichter nach Maßgabe des Eingangssignals zu erzeugen, wobei die Steuerschaltung eine Regelschaltung aufweist, die dazu ausgebildet ist, mit Hilfe eines geschlossenen Regelkreises das Puls/Pausen-Verhältnis des Eingangssignals derart zu regeln, dass die Ausgangsspannung zumindest annähernd einem Sollwert der Ausgangsspannung (Vout) entspricht, und wobei die Steuerschaltung eine Duty-Cycle-Überwachungsschaltung zur Feinsteuerung von Abschaltzeitpunkten des Synchrongleichrichters umfasst, die dazu ausgebidet ist, ausgehend von einem nominellen Zeitpunkt den Abschaltzeitpunkt so zu variieren, dass, bei gleichbleibendem Sollwert für die Ausgangsspannung, das Puls/Pausen-Verhältnis minimal wird.

Description

Die vorliegende Erfindung bezieht sich im Allgemeinen auf ein System und ein Verfahren zur Verbesserung des Betriebs von Stromversorgungsschaltungen die zum Beispiel in Schaltwandlern, insbesondere Mehrphasen-Schaltwandler, DC/DC-Konverter ü. ä. verwendet werden. Die Erfindung bezieht sich insbesondere auf ein System und ein Verfahren zum effizienten Betrieb einer DC/DC-Konverterschaltung, welche im Lückbetrieb (auch discontinous conduction mode oder DCM genannt) des Schaltwandlers eine Dioden-Emulation verwendet, wobei ein Lückbetrieb beim Betrieb mit geringen Lastströmen auftritt.
Im Allgemeinen werden Tiefsetzsteller (auch als ”buck converter” bezeichnet) dazu verwendet, Leistung für elektronische Komponenten zur Verfügung zu stellen. Obwohl auch andere Wandler-Topologien (z. B. Hochsetzsteller, Hoch-Tiefsetzsteller o. ä.) verfügbar sind, werden Tiefsetzsteller häufig eingesetzt, weil die Tiefsetzsteller-Technologie verhältnismäßig effizient und auch für hohe Stromgradienten (di/dt) geeignet ist. Wenn eine mikroelektronische Schaltung wie z. B. ein Mikroprozessor mit einer geregelten Spannung versorgt werden soll, müssen die auftretenden Stromgradienten di/dt und Reaktionszeiten (response time) bei der Auswahl von Schaltwandlern berücksichtigt werden. Der Wert der Ausgangsinduktivität das Schaltwandlers bestimmt den möglichen Stromgradienten di/dt des Reglers. Die Induktivität bestimmt des Weiteren die Grenzen des zwischen dem kontinuierlichen Betrieb (auch als ”continous conduction mode” oder ”CCM” bezeichnet) und dem Lückbetrieb (auch als ”discontinous conduction mode” oder ”DCM” bezeichnet) des Schaltwandlers. Im CCM-Betrieb ist der Strom, der durch die Induktivität fließt, kontinuierlich. D. h. die Last benötigt Strom in solcher Höhe, dass ein Eingangsstrom von der Versorgung in jedem Schaltzyklus benötigt wird. Im DCM-Betrieb benötigt die Last keinen oder nur gerin gen Strom. In diesem Betriebsmodus ist der Strom durch die Induktivität nicht kontinuierlich, sondern fällt auf Null. Dieser Zustand zeigt an, dass die Last so klein ist, dass ein ganzer Schaltzyklus des Schaltwandlers vorübergehen kann, ohne dass elektrische Leistung von der Stromversorgung in den Schaltwandler fließen müsste (d. h., vorübergehend reicht die im Schaltwandler gespeicherte Energie aus).
1A zeigt zum Zwecke der Veranschaulichung eine aus dem Stand der Technik bekannte Tiefsetzsteller-Topologie, im vorliegenden Fall einen asynchronen Tiefsetzsteller. In 1A ist dem High-Side-Treibertransistor M1 ein pulsweitenmoduliertes (PWM) Rechtecksignal mit üblicherweise konstanter Frequenz als Gate-Steuersignal zugeführt. Abhängig davon stellt der Transistor M1 Strom für die Induktivität (Spule L) zur Verfügung. Im CCM-Betrieb, in dem die Last kontinuierlich Strom zieht, wird die Ausgangsspannung mit Hilfe eines Steuer-ICs (nicht gezeigt) auf einem bestimmten Wert gehalten, wobei der Steuer-IC die Ausgangsspannung Vo mit einer Referenzspannung (der Einfachheit halber ebenfalls nicht gezeigt) vergleicht. Der Steuer-IC passt die Pulsweite des PWM-Signals am Gate des Transistors M1 so an, dass der benötigte Strom zur Verfügung gestellt wird. Auf diese Art liefert die Schaltung kontinuierlich Strom an die Last. Wenn die Ausgangsspannung Vo fällt, wird zur Kompensation zusätzlich Leistung an die Last durch Anlegen eines PWM-Signals mit größerem Puls/Pausen-Verhältnis (auch als Duty-Cycle bezeichnet) an das Gate des Transistors M1. Wenn die Ausgangsspannung Vo über die Referenzspannung steigt, verändert die Steuerung ebenfalls das PWM-Steuersignal. Das Gate-Steuersignal für den High-Side-Transistor hat in diesem Fall (zeitlich) kürzere Pulse, um weniger Energie in die Spule und den Ausgangskondensator Co abzugeben, wodurch die Ausgangsspannung Vo wieder auf den Wert der Referenzspannung fällt.
Wenn die Last keinen oder nur wenig Strom benötigt, arbeitet die Schaltung in einem Zustand geringer Ausgangsspannung (weil die Ausgangsspannung Vo = Laststrom·Lastwiderstand, hier dargestellt als R_L). In diesem Zustand zeigt die asynchrone Topologie aus 1A eine gewisse Ineffizienz, weil die Diode D einen Spannungsabfall von 0,7 Volt aufweist. Diese Ineffizienz kann dann tolerierbar sein, wenn die Last üblicherweise nicht in einem Zustand geringer Last betrieben wird. In Fällen, in denen die Last jedoch häufig in einem Zustand geringer Last ist, (z. B. bei einem Mikroprozessor, der einen Sleep- bzw. Standby-Modus hat) ist diese Ineffizienz nicht akzeptabel.
Um dieser Ineffizienz bei asynchronen Tiefsetzstellern zu begegnen, wurde eine synchrone Tiefsetzsteller-Topologie entwickelt. In einem solchen Schaltwandler ist die bei einem asynchronen Tiefsetzsteller vorhandene Diode durch eine andere Komponente ersetzt, üblicherweise durch einen MOSFET. Diese Komponente (der MOSFET) wird üblicherweise als „Synchrongleichrichter” bzw. „synchronous rectifier” (abgekürzt SR) bezeichnet. Auch der Ausdruck „Low-Side-Treiber” kann verwendet werden. 1B zeigt die Topologie eines Synchrontiefsetzstellers, bei der der Transistor M2 der Synchrongleichrichter (SR) ist. Dieser SR-Transistor kann einen niedrigen Einschaltwiderstand aufweisen und durch Ansteuern beider Transistoren (dem High-Side-Transistor und dem Synchrongleichrichter) kann der Steuer-IC (nicht dargestellt) effizient die Ausgangsspannung Vo für eine Vielfalt von unterschiedlichen Zuständen steuern.
Der Zustand geringer Last ist jedoch nach wie vor problematisch für den Synchrontiefsetzsteller (Tiefsetzsteller mit Synchrongleichrichter) im Hinblick auf dessen Effizienz. 2 zeigt den Strom (Spulenstrom I_L) und die Spannung Vo (abgegriffen am mittleren Schaltungsknoten, der in 1B mit ”PHASE” bezeichnet ist) in einem Zustand mit geringem Laststrom, d. h. im DCM-Betrieb des Synchrontiefsetzstellers.
In der 2 ist zu sehen, dass zu jenem Zeitpunkt, der als T1 bezeichnet ist, der Strom I₁, durch die in 1B gezeigte Spule L während eines Teils des Schaltzyklusses negativ wird. Ein negativer Strom I_L bedeutet, dass der Strom von der Schaltung am Ausgang (Last R_L und Ausgangskondensator C0) hin zum Masseanschluss GND oder, bei machen Schaltungstopologien, zurück in den Knoten mit der positiven Versorgungspannung PVCC fließt. Das bedeutet im Wesentlichen, dass der Ausgangskondensator Co (siehe 1B) zur Masse hin entladen wird über den Strompfad des Synchrongleichrichters M2. Dieses Phänomen tritt der bei der asynchronen Tiefsetzsteller-Topologie aus 1A nicht auf, da die Diode (als Gleichrichter) unidirektional wirkt, d. h., kein Strom in diese Richtung (Richtung Masse) fließen kann. In einem idealen Fall würde der SR-Transistor in dem synchronen Tiefsetzsteller aus 1B so betrieben, dass die Diode aus dem asynchronen Tiefsetzsteller aus 1A quasi emuliert wird, um die oben genannten Versuche aufgrund der unerwünschten Entladung des Kondensators zu verhindern.
Um die Effizienz des synchronen Tiefsetzstellers zu verbessern, wurde versucht, das Gate-Signal des SR-Transistors (Bezugszeichen M2 in 1B, typischerweise ein MOSFET) abzuschalten, wenn sich die Stromrichtung durch die Spule ändert (was bedeutet, dass der Ausgangskondensator beginnt, sich gegen Masse hin zu entladen). Auf diese Art geht die Energie, welche in dem Ausgangskondensator gespeichert ist, nicht verloren, sondern verbleibt in der Ausgangsschaltung.
In der 2 ist auch zu sehen, dass jener Zeitpunkt T1, zu dem der Stromfluss stoppen sollte, der Kreuzungspunkt mit der Nulllinie (auch als Nulldurchgang bzw. „zero crossing point” bezeichnet) des I_L-Diagramms ist. Die Spannung Vo an dem Phasenknoten (Schaltungsknoten PHASE) kreuzt an diesem Punkt ebenfalls die Nulllinie, so dass eine Spannungsmessung (d. h. eine Nulldurchgangs-Detektion) verwendet werden kann, um jenen Punkt, an dem der Ausgangskondensator Co beginnt, sich zu entladen, zu identifizieren. Aus dem Stand der Technik bekannte Schaltungen versuchen, den Stromfluss durch Messung des „zero crossing point” zu stoppen. Neuere Ansätze bei der Steuerung des Ausschaltzeitpunktes des SR-Transistors M2 berücksichtigen jedoch auch Verzögerungszeiten in Logikkomponenten oder Puffern, Spannungs- und Temperaturschwankungen, sowie die Bauteileigenschaften des SR-Transistors. Diese Bauteileigenschaften beeinflussen nachteilig den Betrieb der Schaltung.
Unter Bezugnahme auf 3 wird eine aus dem Stand der Technik bekannte Lösung zur Verbesserung des Betriebs eines Synchrontiefsetzstellers im DCM-Betrieb (in einem Zustand mit geringer Last) erläutert. Gemäß 3 ist eine Schaltung 11 zwischen dem Treiber- bzw. Steuer-IC (nicht gezeigt), der das PWM-Signal zur Verfügung stellt, und dem High-Side-Transistor und dem SR-Transistor geschalten. wobei das PWM-Signal dazu verwendet wird, Steuersignale für die Transistoren M1 und M2 zu erzeugen. Die Schaltung 11 beinhaltet eine Logik-Schaltung 13, der Gate-Steuersignale G_SR und G_HS ausgibt. Puffer 21 und 19 erzeugen aus den Gate-Steuersignalen G_SR und G_HS entsprechende Gate-Signale, die den Gates der Transistoren M1 und M2 zugeführt sind. Die Schaltung 11 sieht darüberhinaus einen Komparator 17 vor, der mit dem Phasen-Knoten (gemeinsamer Schaltungsknoten zwischen dem High-Side-Treiber-transistor, dem SR-Transistor und der Spule L am Ausgang) verbunden ist. Dieser Komparator 17 stellt eine Null-Durchgangs-Detektion (zero crossing detection) zur Verfügung, welche beabsichtigt, die Effizienz des Tiefsetzstellers im DCM-Betrieb (Zustand geringer Last) zu verbessern.
Optional hat der Komparator 17 einen ENABLE-Eingang (Aktivierungseingang), der ebenfalls mit der Logikschaltung 13 verbunden ist, so dass der Komparator 17 nur dann aktiviert wird, wenn die Logikschaltung 17 ein aktivierendes Gate-Steuersteuersignal G_SR an den SR-Transistor M2 sendet.
Der Lösungsansatz, der mit der in 3 gezeigten Schaltung verfolgt wird, ist, das Betriebsverhalten des Synchronen Tiefsetzstellers ähnlich dem eines asynchronen Tiefsetzstellers einzustellen, wenn dieses sich im DCM-Modus befindet, der für geringe Lasten verwendet wird, weil in diesem Fall die Last vom Schaltwandler nicht in jedem Schaltzyklus Energie benötigt. Im Wesentlichen soll der SR-Transistor M2 so gesteuert werden, dass kein Strom von der Last zum Massepotential fließen kann, d. h. der SR-Transistor M2 soll das Verhalten einer Diode, wie sie beim asynchronen Tiefsetzsteller verwendet wird, emulieren. Diese „Diodenemulation” wird dadurch erreicht, dass versucht wird, den SR-Transistor abzuschalten, um einen negativen Laststrom I_L, d. h. von der Spule in den Synchrongleichrichter in Richtung Masse, zu verhindern.
Der Komparator 17 vergleicht die Spannung am Schaltungsknoten PHASE mit einer Referenzspannung Vref. In einem einfachen Fall, kann die Referenzspannung Vref auf Null Volt zurückgesetzt werden. Um jedoch Offset-Spannungen und Verzögerungszeiten in der Schaltung zu kompensieren kann die Referenzspannung Vref auch größer oder kleiner als Null festgesetzt werden. Dies wird gemacht, damit die Schaltung in der Praxis besser funktioniert, wobei die Kompensation sehr einfach, beispielsweise durch manuelle Abstimmung erfolgen kann.
Wenn der Komparator 17 für die Spannung am Phasenknoten einen Nulldurchgang (zero voltage condition) detektiert, wird das UND-Gatter 15, das Gate-Steuersignal für den Low-Side-Puffer 19 ausblenden und folglich den SR-Transistor M2 abschalten. Das hier gezeigte Beispiel ist ein sehr einfaches. Zusätzliche Steuer- und Aktivierungslogik kann dazu verwendet werden, dem Komparator 17 anzuzeigen, dass die Schaltung im DCM-Modus arbeitet, so dass der Komparator 17 das Gate-Steuersignal G_SR dann nicht beeinflusst, wenn die Schaltung im CCM-Modus arbeitet. Jedenfalls wird das Aktivierungssignal EN, das dem ENABLE-Eingang des Komparators 17 zugeführt ist, im Zusammen wirken mit dem UND-Gatter 15, das Gate-Steuersignal G_SR für den SR-Transistor zum Zeitpunkt T1 (siehe 2) abschalten, wobei eine Spannungsmessung (hier ein Spannungsvergleich) am Phasenknoten verwendet wird, um den Null-Durchgang der Spannung Vo am Phasenknoten und somit des Spulenstroms I_L zu erkennen.
Die aus dem Stand der Technik bekannte Schaltung aus 3 verwendet eine konstante Referenzspannung Vref, wobei bekannt ist, dass die Schaltung sättigungs- und temperaturbedingte Toleranzen aufweist, sowie Effekte aufgrund von Rauschen und Verzögerungen aufgrund von Signallaufzeiten auftreten. Des Weiteren hängt die Spannung Vo am Phasenknoten vom Strompfad, bzw. vom Einschaltwiderstand R_DSon des SR-Transistor M2 ab, welcher ebenfalls temperaturabhängig sein kann. Obwohl der aus 3 bekannte Lösungsansatz etwas besser ist als der einfache Synchronwandler aus 1B, weist dieser noch immer Defizite auf.
4 zeigt ein Zeitdiagramm für einen Tiefsetzsteller, wie z. B. in 3 dargestellt, wobei insbesondere die Spannungsmessung am Phasenknoten während des Betriebs dargestellt ist. Das oberste Diagramm aus 4 zeigt detailliert den Verlauf der Spannung Vo am Phasenknoten PHASE. Das zweite Diagramm von oben zeigt die Spannung Vo am Phasenknoten und die Ausgangsspannung Vout (Spannung über dem Ausgangskondensator Co) zusammen in einem Diagramm.
Das dritte Diagramm von oben zeigt den Zeitverlauf des Laststroms I_L (in Ampere) das unterste Diagramm der 4 zeigt die Pegel der Gate-Steuersignale G_HS und G_SR, die von der Steuerschaltung 11 aus 3 an die Transistoren M1 und M2 ausgegeben werden.
Im Betrieb, detektiert der Komparator 17 jenen Zeitpunkt T1, an dem die Spannung Vo am Phasenknoten und die Ausgangsspannung Vout gleich sind, wobei das Gate-Steuersignal G_SR für den SR-Transistor M2 einen High-Pegel aufweist (und der Komparator folglich durch das ENABLE-Signal EN aktiviert ist). Zu diesem Zeitpunkt T1, schaltet das UND-Gatter 15 den SR-Transistor M2 ab und verhindert damit einen Stromfluss durch den SR-Transistor. Folglich kann der Spulenstrom I_L nicht kleiner werden als Null. In 4 geschieht dies zum Zeitpunkt T1, wobei die Wirkung der Detektierung des Nulldurchgangs daran zu sehen ist, dass der Spulenstrom I_L ab diesem Zeitpunkt annähernd Null Ampere beträgt.
Die Tiefsetzsteller-Topologie aus 3 wird nur als illustratives Beispiel zur Erläuterung des Prinzips der Nulldurchgangs-Detektion zum Zwecke der Diodenemulation verwendet. Dasselbe Prinzip der Nulldurchgangs-Detektion für den Spulenstrom unter Verwendung einer Spannungsmessung der Spannung Vo am Phasenknoten (d. h. ein Spannungsvergleich mit einer Referenzspannung Vref kann auch für andere bekannte Synchron-Wandlertopologien verwendet werden.
In der 5 ist eine aus dem Stand der Technik bekannte Topologie eines Hochsetzstellers gezeigt, bei dem die Spannung am Phasenknoten gemessen wird. Schaltungskomponenten, die zu entsprechenden Komponenten aus den 1 und 3 ähnlich sind bzw. eine ähnliche Funktion erfüllen sind mit den gleichen Bezugszeichen gekennzeichnet. In die Schaltung aus 5 ist eine positive Versorgungsspannung PVCC über eine Spule L an den Phasenknoten PHASE gekoppelt. Der Synchrongleichrichter (SR-Transistor M2) verbindet den Phasenknoten mit einem Ausgangsanschluss Vo und einen Ausgangskondensator Co, um Strom an die Last R_L abzugeben. Ein Treibertransistor M1 verbindet den Phasenknoten mit einem Massepotential abhängig von einem Gate-Steuersignal G_LS, die von einer Treiberlogik 13 zur Verfügung gestellt wird. (Die in der 3 gezeigten Puffer 19, 21 sind üblicherweise an den Ausgängen der Treiberlogik 13 vorgesehen, um die Leistungstransistoren M1 und M2 anzusteuern, sind jedoch hier aus Gründen der Übersichtlichkeit weggelassen.) Der Komparator 17 vergleicht die Ausgangsspannung Vo mit der Spannung am Phasenknoten und erzeugt ein Vergleichssignal, wenn der Komparator durch das Gate-Steuersignal G_SR der Treiberlogik 13 aktiviert ist. Das UND-Gatter 15 schaltet den SR-Transistor M2 aus, wenn der Komparator aktiviert ist und eine Übereinstimmung der Spannung am Phasenkneten und der Ausgangsspannung Vo detektiert wird. Während des Betriebs, erzeugt die Treiberlogik 13 die Gate-Steuersignale für die Transistoren M1 und M2 abhängig von Signalflanken in dem PWM-Eingangssignal PWM. Durch abwechselndes Schalten des Spulenstroms I_L durch die Spule L entweder zu dem Ausgangskondensator Co oder zum Massepotential hin, kann die Ausgangsspannung durch Schaltsignale geregelt werden. Der Hochsetzsteller kann eine Ausgangsspannung Vo bereitstellen, die höher ist als die Versorgungsspannung PVCC.
6 zeigt Zeitdiagramme, die dem Betrieb des Hochsetzstellers (auch ”boost converter” genannt) aus 5 zeigen. In 6 zeigt das oberste Zeitdiagramm das genaue Zeitverhalten der Spannung am Phasenknoten aus 5. Das zweite Zeitdiagramm (von oben) zeigt den Zeitverlauf der Spannung am Phasenknoten und am Ausgang Vo zusammen in einem Diagramm. Das dritte Diagramm zeigt den Zeitverlauf des Spulenstroms I_L für einen simulierten Hochsetzsteller in einer üblichen Schaltungskonfiguration. Das unterste Zeitdiagramm zeigt die Spannung in der Steuersignale G_SR und G_LS.
Wie in der 6 zu sehen ist, ist, wenn die Spannung am Phasenknoten PHASE und die Außenspannung gleich sind und wenn das Gatesteuersignal G_SR einen High-Pegel aufweist, zum Zeitpunkt T1 der Strom I_L nahe am Kreuzungspunkt mit der Nulllinie (Nulldurchgang, zero voltage condition). In dieser Simulation wird durch den Komparator 17 (durch Zusammenwirken mit dem UND-Gatter) das Gatesteuersignal G_SR für den SR-Transistor ausgeblendet, so dass der Strom I_L nicht negativ werden kann, wodurch Verluste verhindert werden, die andern falls auftreten würden (der Ausgangskondensator Co würde sich über die Stromwandlerschaltung entladen).
Die 7 und 8 zeigen, wie die Spannungsmessung am Phasenknoten zur Detektion des Nulldurchgangs des Spulenstroms strom I_L bei invertierenden und nicht-invertierenden Hoch-Tiefsetzstelle angewendet werden kann. 7 zeigt die Topologie eines konventionellen invertierenden Hoch-Tiefsetzstellers (auch als invertierender ”buck-boost converter” bezeichnet). Wie bereits zuvor haben Komponenten mit ähnlicher Funktion wie die Komponenten aus den 3 und 5 dieselben Bezugszeichen. Die Hoch-Tiefsetzsteller-Schaltung kann dazu verwendet werden, die Ausgangsspannung auf einen Wert zu regeln, der (betragsmäßig) höher oder niedriger als die Eingangsspannung ist und folglich in manchen Anwendungen statt einem einfachen Hochsetzsteller oder Tiefsetzsteller eingesetzt wird.
8 zeigt einen aus dem Stand der Technik bekannten nicht-invertierenden Hoch-Tiefsetzsteller. Wie Fachleuten bekannt ist, kann ein Hoch-Tiefsetzsteller dadurch für einen nicht-invertierenden Betriebsmodus konfiguriert werden, das zwei separate Stufen vorgesehen sind. Separate Synchrongleichrichter SR_BU und SR_BO sind vorgesehen und die Spannungsmessung an den Phasenknoten wird für jeden dieser Synchrongleichrichter durchgeführt unter Verwendung der Komparatoren 17 und 18. Die Nulldurchgangs-Detektion funktioniert im Allgemeinen jedoch gleich wie bei den oben beschriebenen Beispielen.
In 9 sind Zeitdiagramme für eine Simulation der invertierenden Hoch-Tiefsetzsteller-Topologie aus 7 dargestellt, die die Nulldurchgangs-Detektion durch Messung der Spannung am Phasenknoten und den Komparator für die Diodenemulation zeigt. Wie in der 9 zu sehen ist, schalten zum Zeitpunkt T1 der Komparator und das UND-Gatter das Gates teuersignal für den SR-Transistor aus, um einen Stromfluss I_L in Rückwärtsrichtung durch den Schaltwandler zu verhindern.
Dasselbe Prinzip der Nulldurchgangs-Detektion kann also sowohl für Tiefsetzsteller, Hochsetzsteller und Hoch-Tiefsetzsteller angewandt werden. Die Spannungsmessung am Phasenknoten wird durchgeführt und die Spannung mit einer Vergleichsspannung verglichen, um den Zeitpunkt des Nulldurchgangs (zero voltage condition) des Ausgangsstromes I_L zu bestimmen. Im Allgemeinen wird das Steuersignal für den SR-Transistor beeinflusst, um den Strompfad durch den SR-Transistor abzuschalten, um einen Stromfluss in Rückwärtsrichtung zu verhindern. Folglich emuliert der SR-Transistor die Diode eines asynchronen Stromwandlers. Der negative Stromfluss, der sonst den Ausgangskondensator Co unnötigerweise entladen würde, wird somit verhindert.
Die Spannungsmessschaltungen zur Nulldurchgangs-Detektion in aus dem Stand der Technik bekannten Schaltwandlern sind jedoch ineffizient im Betrieb aufgrund von Verzögerungen in den verwendeten Logikschaltungen, aufgrund von Schwankungen in der Leistung, der Temperatur und aufgrund von Toleranzen im Herstellungsverfahren und in den Bauteilparametern, was nach wie vor nur einen suboptimalen Betrieb ermöglicht.
Die Erfindung zugrundeliegende Aufgabe besteht darin, eine effiziente und zuverlässige Schaltung bzw. ein Verfahren zum Steuern des Betriebs eines Schaltwandlers im DCM-Modus zur Verfügung zu stellen.
Diese Aufgabe wird durch das Verfahren gemäß den Ansprüchen 29 und 1, sowie durch die Vorrichtungen gemäß den Ansprüchen 35, 10, 17, 21 und 25 gelöst. Unterschiedliche Ausführungsbeispiele der Erfindung sind Gegenstand der Unteransprüche.
Ein Ausführungsbeispiel der Erfindung betrifft einen synchroner Schaltwandler zur Bereitstellung einer geregelten Aus gangsspannung. Der Schaltwandler weist Folgendes auf: einen Synchrongleichrichter mit einem Steuereingang; eine Induktivität, die einen Laststrom führt; eine Steuerschaltung, der ein pulsweitenmoduliertes Eingangssignal zugeführt ist und die dazu ausgebildet ist, ein Gate-Steuersignal für den Synchrongleichrichter nach Maßgabe des Eingangssignals zu erzeugen, wobei die Steuerschaltung eine Regelschaltung aufweist, die dazu ausgebildet ist, mit Hilfe eines geschlossenen Regelkreises das Puls/Pausen-Verhältnis des Eingangssignals derart zu regeln, dass die Ausgangsspannung zumindest annähernd einem Sollwert der Ausgangsspannung (Vout) entspricht, und wobei die Steuerschaltung eine Duty-Cycle-Überwachungsschaltung zur Feinsteuerung von Abschaltzeitpunkten des Synchrongleichrichters umfasst, die dazu ausgebildet ist, ausgehend von einem nominellen Zeitpunkt den Abschaltzeitpunkt so zu variieren, dass, bei gleichbleibendem Sollwert für die Ausgangsspannung, das Puls/Pausen-Verhältnis minimal wird.
Ein weiteres Ausführungsbeispiel der Erfindung betrifft ein Verfahren zum Steuern des Schaltwandlers, der zumindest einen Synchrongleichrichter und eine Induktivität umfasst. Das Verfahren umfasst die folgenden Schritte: Bereitstellen eines pulsweitenmodulierten Eingangssignals und eines Sollwerts für eine Ausgangsspannung des Schaltwandlers; Erzeugen eines Gate-Ansteuersignals für den Synchrongleichrichter nach Maßgabe des Eingangssignals; Regeln des Puls/Pausen-Verhältnis des Eingangssignals mit Hilfe eines geschlossenen Regelkreises derart, dass die Ausgangsspannung zumindest annähernd dem Sollwert der Ausgangsspannung entspricht; wobei zur Bestimmmung eines geeigneten Abschaltzeitpunktes des Synchrongleichrichters folgende Schritte durchgeführt werden: Variieren des Abschaltzeitpunktes, ausgehend von einem nominellen Zeitpunkt, derart, dass, bei gleichbleibendem Sollwert für die Ausgangsspannung das Puls/Pausen-Verhältnis minimal wird.
Ein weiteres Ausführungsbeispiel betrifft ein Verfahren zum Steuern eines synchronen Schaltwandlers mit den folgenden Schritten: Bereitstellen eines Gate-Steuersignals für einen Synchrongleichrichters nach Maßgabe eines pulsweitenmodulierten Eingangssignals; Ausblenden des Gate-Steuersignals zu einem nominellen Ausschaltzeitpunkt, der einem geschätzten Nulldurchgang eines Laststromes entspricht; Modifizieren des nominellen Ausschaltzeitpunktes um einen Differenzwert; Bestimmen, ob sich ein mittleres Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals als Reaktion auf die Modifikation erhöht hat; und Wiederholen der letzten beiden Schritte bis sich das mittlere Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals erhöht hat.
In einem Ausführungsbeispiel des oben beschriebenen Verfahrens umfasst das Bestimmen des Puls/Pausen-Verhältnisses des pulsweitenmodulierten Eingangssignals für n Taktzyklen das Folgende: Bestimmen eines aktuellen mittleren Puls/Pausen-Verhältnisses über die n Taktzyklen; Vergleichen des aktuellen mittleren Puls/Pausen-Verhältnisses über die n Taktzyklen mit einem gespeicherten mittleren Puls/Pausen-Verhältnis; und Bestimmen, ob sich das mittleren Puls/Pausen-Verhältnis erhöht.
Ein anderes Ausführungsbeispiel der Erfindung betrifft eine Schaltung mit folgenden Komponenten: eine High-Side-Treiberschaltung zum Ausgeben eines Gate-Steuersignals an einen High-Side-Transistor eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals; einen Synchrongleichrichter-Treiberschaltung zum Ausgeben eines Gate-Steuersignals an einen Synchrongleichrichter eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals; eine Gatter-Schaltung zum Ausblenden des Gate-Steuersignals für den Synchrongleichrichter bei einer Detektion eines Nulldurchgangs; eine Schaltungsmittel zur Detektion eines Nulldurchgangs durch Vergleichen eines Messwer tes mit einem um einen Differenzwert korrigierten nominellen Referenzwert; und eine Duty-Cycle-Überwachungsschaltung zum Bestimmen eines mittleren Duty-Cycle des pulsweitenmodulierten Eingangssignals und zum Variieren des Differenzwertes.
Ein nächstes Ausführungsbeispiel der Erfindung betrifft eine integrierte Schaltung, die folgende Merkmale aufweist: eine erste Buffer-Schaltung zum Ansteuern eines High-Side-Transistors eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals; eine zweite Buffer-Schaltung zum Ansteuern eines Synchrongleichrichters eines synchronen Schaltwandlers nach Maßgabe des pulsweitenmodulierten Eingangssignals; eine Gatter-Schaltung zum Deaktivieren des zweiten Buffers als Reaktion einer Detektion eines Nulldurchgangs; eine Nulldurchgangs-Detektionsschaltung, die als Ausgang ein Signal zur Verfügung stellt, das die Detektion eines Nulldurchgangs anzeigt, wobei die Detektion des Nulldurchgangs erfolgt durch einen Vergleich eines Messwertes mit einem um einen Differenzwert korrigierten nominellen Referenzwert; und eine Duty-Cycle-Überwachungsschaltung zum Bestimmen eines mittleren Duty-Cycle des pulsweitenmodulierten Eingangssignals, wobei die Duty-Cycle-Überwachungsschaltung dazu ausgebildet ist, den Differenzwert um einen vordefinierten Wert zu variieren.
Ein weiteres Ausführungsbeispiel betrifft einen synchronen Tiefsetzsteller, der Folgendes aufweist: einen High-Side-Transistor mit einem Strompfad zwischen einer positiven Spannungsversorgung und einem Phasenknoten, wobei der Transistor einen High-Side-Steuereingang aufweist; einen Synchrongleichrichter-Transistor mit einem Strompfad zwischen dem Phasenknoten und einem Referenzpotentialanschluss, wobei der Synchrongleichrichter-Transistor einen SR-Steuereingang aufweist; eine Ausgangsinduktivität, die in Serie zwischen den Phasenknoten und einem Ausgangsspannungsanschluss zur Versorgung der Last geschaltet ist; einen Ausgangskapazität, die zwischen den Ausgangsspannungsanschluss und den Referenzpo tentialanschluss geschaltet ist; eine Gate-Steuerschaltung zum Versorgen des High-Side- und des SR-Steuereingangs, wobei die Gate-Steuerschaltung folgendes umfasst: einen High-Side-Buffer zum Ansteuern des High-Side-Steuereingangs nach Maßgabe eines pulsweitenmodulierten Eingangssignals; einen SR-Buffer zum Ansteuern des SR-Steuereingangs nach Maßgabe des pulsweitenmodulierten Eingangssignals; eine Gatter-Schaltung zum Deaktivieren des SR-Buffers als Reaktion auf ein Komparator-Ausgangssignal; einen Komparator, der das Komparator-Ausgangssignal bereitstellt und dem als Eingangssignal die Spannung am Phasenknoten und eine Referenzspannung zugeführt ist; und eine Duty-Cycle-Überwachungsschaltung, der das pulsweitenmodulierte Eingangssignal zugeführt ist und die dazu ausgebildet ist, den Duty-Cycle des pulsweitenmodulierten Eingangssignals zu bestimmen und die Referenzspannung abhängig von dem Duty-Cycle zur Verfügung zu stellen.
Zum besseren und vollständigen Verständnis der vorliegenden Erfindung und der damit verbundenen Vorteile wird diese im Folgenden unter Bezugnahme auf die unten aufgeführten Figuren näher erläutert:
1 zeigt einen aus dem Stand der Technik bekannten (A) asynchronen Tiefsetzsteller und einen aus dem Stand der Technik bekannten (B) synchronen Tiefsetzsteller;
2 zeigt Spulenstrom und die Spannung am Phasenknoten für einen synchronen Tiefsetzsteller im Lückbetrieb (DCM);
3 zeigt eine aus dem Stand der Technik bekannte Steuerschaltung zum Erzeugen von Gatesteuersignalen für den High-Side-Transistor und den Synchrongleichrichter bei einem synchronen Tiefsetzsteller;
4 zeigt Zeitdiagramme einer Simulation des Betriebs der Schaltung aus 3;
5 zeigt eine aus dem Stand der Technik bekannte Steuerschaltung zum Erzeugen von Gatesteuersignalen für einen synchronen Hochsetzsteller;
5 zeigt Zeitdiagramme einer Simulation des Betriebs der Schaltung aus 5;
7 zeigt eine aus dem Stand der Technik bekannte Steuerschaltung zum Erzeugen von Gatesteuersignalen für einen invertierenden synchronen Hoch-Tiefsetzsteller;
8 zeigt eine aus dem Stand der Technik bekannte Steuerschaltung zum Erzeugen von Gatesteuersignalen für einen nicht-invertierenden synchronen Hoch-Tiefsetzsteller;
9 zeigt Zeitdiagramme einer Simulation des Betriebs der Schaltung aus 7;
10 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Steuerschaltung; und
11 zeigt ein Flussdiagramm für ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens.
Die Figuren werden gezeigt um das Verständnis der Ausführungsbeispiele zu verbessern und sollen nicht zur einschränkenden Auslegung der Erfindung oder der Patentansprüche herangezogen werden.
Die vorliegende Erfindung wird nun anhand des illustrativen, jedoch nicht einschränkenden Beispiels eines synchronen Tiefsetzsteller-Schaltwandlers im Lückbetrieb (DCM, discontinous conduction mode) beschrieben. Die Erfindung kann jedoch auch für andere Schaltungen verwendet werden, bei denen eine Nulldurchgangs-Detektion benötigt wird, wie zum Beispiel bei Hochsetzstellern oder Hoch-Tiefsetzstellern, Synchrongleichrichtern, etc., die zusammen mit einer Spule oder einer Induktivität verwendet werden. In diesen beispielhaften Schaltungen kann eine Nulldurchgangs-Detektion dazu verwendet werden, das Schaltverhalten von einem oder mehreren elektronischen Schaltern (Transistoren) zu steuern, wenn die Schaltung im Lückbetrieb (DCM) arbeitet und die Nulldurchgangs-Detektion kann dann automatisch variiert werden, um in einer Rückkoppel-Regelschleife den optimalen Punkt für eine Notdurchgangs-Detektion zu bestimmen.
In 10 ist ein erstes Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Die Schaltung 12 erzeugt die Gate-Steuersignale D_M1 und G_M2 für die Transistoren M1 und M2 (Synchrongleichrichter) eines Tiefsetzstellers. Die Spule L und der Ausgangskondensator Co werden verwendet, um eine Ausgangsspannung Vout zu erzeugen, welche zur Versorgung einer Last RL dient. Eine Steuerung (nicht gezeigt) stellt ein mit der Zeit variierendes Eingangssignal PWM zur Verfügung, um die Ausgangsspannung Vout auf einen Sollwert zu regeln. Üblicherweise wird ein geeignetes Puls-/Pausenverhältnis (Duty-Cycle) für das Eingangssignal PWM dadurch bestimmt, dass ein Komparator die Ausgangsspannung Vout mit einer Referenzspannung vergleicht, wobei der Duty-Cycle des Eingangssignals abhängig von diesem Vergleich eingestellt wird.
Die Treiber 21 und 19 erzeugen die Gate-Signale G_M1 und D_M2 für die MOSFET-Transistoren M1 und M2, wobei der Transistor M2 der Synchrongleichrichter ist. Das UND-Gatter 15 ermöglicht es, in Verbindung mit dem Komparator 17 das Gate-Signal für den SR-Transistor M2 auszublenden, wenn die Spannung am Phasenknoten PHASE unterhalb einer Referenzspannung Vref ist. Die Referenzspannung Vref für den Komparator 17 wird von ei ner Duty-Cycle-Überwachungsschaltung 23 zur Verfügung gestellt, der auch das Eingangssignal PWM zugeführt ist.
Während des Betriebs kompensiert die Schaltung aus 10 automatisch die „Ausschaltzeit” des Synchrongleichrichter-Transistors M2. In den dargestellten Ausführungsbespielen variiert die Duty-Cycle-Überwachungsschaltung 23 die Referenzspannung Vref so, dass der Synchrongleichrichter mit Hilfe der Null-Durchgangs-Detektion perfekt das Verhalten der Diode des asynchronen Tiefsetzstellers in sehr effizienter Weise emuliert. In einem Ausführungsbeispiel passt die Duty-Cycle-Überwachungsschaltung 23 dynamisch die Referenzspannung Vref an, wenn der Schaltwandler im Lückbetrieb (DCM) arbeitet, bis der Duty-Cycle ein lokales Minimum erreicht. In diesem Fall verbraucht der Schaltwandler am wenigsten Energie aus der Versorgungsspannung PVCC. D. h., dass die Nulldurchgangsdetektion, die am Ausgang des Komparators 17 angezeigt wird, optimal eingestellt ist. Es ist zu beachten, dass die verschiedenen Komponenten der Schaltung 12 in einer integrierte Schaltung (IC) zusammengefasst werden können, wobei die Treibertransistoren M1 und M2 wie auch die Puffer 19 und 21 optional als externe Komponenten vorgesehen werden können. Des Weiteren kann die PWM-Steuerung, welche das PWM-Eingangssignal für die Schaltung 12 erzeugt, als externer IC vorgesehen werden. Alternativ kann diese Funktion jedoch auch zusammen mit der Schaltung 12 in eine integrierte Schaltung (IC) zusammengefasst werden.
Die dem Ausführungsbeispiel zugrundeliegende Annahme besteht darin, dass, wenn der Ausschaltzeitpunkt des Synchrongleichrichters nicht optimal ist, der Duty-Cycle des PWM-Eingangssignals üblicherweise steigt. Dies ist deshalb so, weil im Lückbetrieb (DCM, discontinous conduction mode) die Ausgangsspannung leicht abfällt, wenn Verluste auftreten (d. h. wenn der Kondensator Co über den Schaltwandler entladen wird). Die PWM-Steuerschaltung wird dann den Duty-Cycle des PWM-Eingangssignals erhöhen, um genügend Energie in die Ausgangs schaltung (die Last und den Ausgangskondensator) zu leiten, um die Ausgangsspannung aufrecht zu erhalten. Daher kann die Duty-Cycle-Überwachungsschaltung 23 in einer Rückkoppel-Regelschleife betrieben werden, womit adaptiv der Ausschaltzeitpunkt des Synchrongleichrichters angepasst wird, die resultierende Änderung des Duty-Cycles ausgewertet und dieser Zyklus solange wiederholt wird, bis – bei gegebener Soll-Ausgangsspannung – ein minimaler Duty-Cycle erreicht ist.
Während des Lückbetriebs (DCM) des Schaltwandlers wird der Ausschaltzeitpunkt des Synchrongleichrichters mit Hilfe der Duty-Cycle-Überwachungsschaltung 23 solange variiert, bis der Duty-Cycle des Eingangssignals PWM ein Minimum erreicht. Z. B. kann die Referenzspannung Vref, welche dem Komparator 17 zugeführt ist, um eine kleine Differenzspannungen ΔV verändert werden. Dieses Einstellen der Referenzspannung Vref kann als eine Art der Feinabstimmung der Referenzspannung gesehen werden, die z. B. durch eine Kalibrierung im experimentellen Versuch durchgeführt wird. In einem Versuch mit einer geringen Last an dem Schaltwandler, wodurch dieser im Lückbetrieb (DCM-Betrieb) arbeitet, wird der Duty-Cycle des Eingangssignals überwacht und die Referenzspannung Vref wird auf einen optimalen Wert gesetzt, so dass der während des Lückbetriebs beobachtete Duty-Cycle minimiert wird. Alternative Ausführungsbeispiele benötigen keine manuelle Feinabstimmung wie im Folgenden beschrieben wird.
Gemäß einem anderen Ausführungsbeispiel wird die Referenzspannung für den Komparator 17 auf einen nominalen Wert gesetzt und andere Formen der adaptiven Kompensation können verwendet werden, um den Abschaltzeitpunkt des SR-Transistors M2 adaptiv zu verändern. Die resultierende Änderung des Duty-Cycles des Eingangssignals PWM wird ausgewertet und die Duty-Cycle-Überwachungsschaltung 22 optimiert dabei den Lückbetrieb des Schaltwandlers. Die Form der Kompensation kann unterschiedlich sein, wobei diese unterschiedlichen Möglichkeiten als zusätzliche Ausführungsbeispiele der vorliegenden Er findung angesehen werden. Die Verwendung einer Rückkoppel-Regelschleife, in der der Duty-Cycle des Eingangssignals PWM ausgewertet wird und in der die Kompensation so variiert wird, dass ein optimaler Betriebspunkt im Hinblick auf die Leistungsaufnahme erreicht wird, ist allen diesen Ausführungsbeispielen gemeinsam.
In dem dargestellten Ausführungsbeispiel (11) ist die Funktion der Duty-Cycle-Überwachungsschaltung 22 jene, den Wert der Referenzspannung Vref im Lückbetrieb des Schaltwandlers solange zu variieren, bis der Duty-Cycle des Eingangssignals PWM einen minimalen Wert erreicht. In diesem Fall ist der Wert der Referenzspannung Vref ein Optimum für die Detektion des Nulldurchgangs des Stroms I_L. Wenn dieser Spannungswert für die Referenzspannung Vref verwendet wird, arbeitet der Schaltwandler in seinem effizientesten Arbeitspunkt der „Dioden-Emulation” und schaltet den Synchrongleichrichter exakt zu jenem Zeitpunkt ab, der für einen effizienten Betrieb notwendig ist.
Die Duty-Cycle-Überwachungsschaltung 23 aus 10 kann auf unterschiedliche Art und Weise implementiert werden. Ein (endlicher) Automat (auch als ”state machine” bezeichnet) ist eine Möglichkeit der Implementierung. Alternativ kann eine speziell für diesen Zweck entwickelte Hardware verwendet werden, sowie programmierbare Logik oder ein Signalprozessor mit einem entsprechenden Programm, welches die Funktionen der Duty-Cycle-Überwachungsschaltung 23 zur Verfügung stellt.
11 zeigt anhand eines beispielhaften Flussdiagramms eine weitere Methode, die Funktionen der Duty-Cycle-Überwachungsschaltung 23 durchzuführen, ohne die Verwendung einer experimentell durchgeführten Feinabstimmung. Andere Methoden können ebenfalls verwendet werden, sofern sie eine Referenzspannung zur Verfügung stellen, welche während des Lückbetriebs des Schaltwandlers den Duty-Cycle des Eingangssignals PWM minimieren. Wie oben bereits erläutert, können auch ande re Parameter zur Kompensation variiert werden, um den Duty-Cycle des Eingangssignals PWM während des Lückbetriebs des Schaltwandlers zu minimieren. Eine Anpassung der Referenzspannung Vref ist lediglich ein illustratives Beispiel.
Das Verfahren gemäß 11 startet mit einer Reaktion auf ein ENABLE-Eingangssignal EN (Aktivierungssignal), wodurch der Zustand 33 eingeleitet wird. In anderen Ausführungsbeispielen kann das ENABLE-Signal weggelassen werden. Das ENABLE-Signal ist optional, zeigt jedoch für die Duty-Cycle-Überwachungsfunktion an, dass der Schaltwandler im Lückbetrieb (DCM) arbeitet. Mit anderen Worten, die Duty-Cycle-Überwachung soll nicht arbeiten, wenn der Schaltwandler im CCM-Betrieb (continuous conduction mode) arbeitet, sondern nur, wenn die Last einen geringen Strom benötigt. Nachdem das ENABLE-Eingangssignal EN den Zustand 33 eingeleitet hat, wird der Duty-Cycle D_PWM(0) auf einen Anfangswert von ”0” initialisiert. Die Variable mD_PWM(0) wird auf den Wert ”maxDuty” gesetzt. Diese Variable ist ein maximaler Duty-Cycle.
Im Zustand 35 wird ein Duty-Cycle D_PWM(n) erzeugt. Dieser Schritt wird als Reaktion auf den Beginn einer PWM-Periode ausgeführt, was durch den mit PWM bezeichneten Eingang des Zustands 35 angezeigt wird. Der nachfolgende Zustand im Flussdiagramm ist der Entscheidungs-Zustand 39. Die im Feld 39 dargestellte Ungleichung überprüft, ob der Duty-Cycle in einem eingeschwungenen Zustand ist. In diesem Ausführungsbeispiel wird der eingeschwungene Zustand dadurch detektiert, dass die Differenz der Duty-Cycle der letzten beiden PWM-Taktperioden mit einem Wert ΔD verglichen wird. Der Wert ΔD ist ein Schwellwert, der so ausgewählt wird, dass Fälle mit stark ändernden Duty-Cycles erkannt und ”aussortiert” werden. Sofern die Werte der letzten beiden Duty-Cycles nicht nahe genug beieinander liegen, was anzeigt, dass ein eingeschwungener Zustand erreicht wurde, ist die Ungleichung nicht erfüllt und es wird vom Zustand 39 in den Zustand 37 gewechselt. Im Zustand 37 wird die Variable n auf ”1” zurückgesetzt und die Variable D_PWM(0) wird auf den letzten Wert D_PWM(n) gesetzt. Das Zustandsdiagramm kehr dann zurück zum Zustand 35 und ein neuer Wert D_PWM(n) wird in der nächsten Periode des PWM-Signals berechnet und erzeugt.
Angenommen, die Ungleichung wird im Zustand 39 als ”wahr” (Bool'scher Wert TRUE) ausgewertet, folgt gemäß 11 ein Übergang in den Zustand 41, in dem ein durchschnittlicher Duty-Cycle berechnet wird. Für einen Wert n = 10 (dieser Wert ist eine Frage des Designs und kann auch wesentlich höher oder geringer sein, wie zum Beispiel 2 oder 20) wird die Variable mD_PWM(j) berechnet als die Summe von i = 1 bis n und anschließen durch n geteilt. Nachdem der Durchschnitt ermittelt wurde, wird n um 1 erhöht.
Durch die Durchschnittsbildung über mehrere Werte, wird der Wert für mD_PWM(j) als Durchschnitt über mehrere Perioden (des PWM-Signals) berechnet, wodurch die Wahrscheinlichkeit, dass ein Duty-Cycle ein fehlerhafter Wert oder ein ”Ausreißer” ist bzw. dass der Duty-Cycle sich rasch ändert, stark reduziert wird.
Nachdem n einen Endwert (in Folge im Beispiel 10) erreicht hat, wechselt das Zustandsdiagramm vom Zustand 43 in den Zustand 45. Im Zustand 45 wird eine weitere Ungleichung überprüft. Wenn der aktuelle Wert des durchschnittlichen Duty-Cycles mD_PWM(j) kleiner ist als der vorherige Wert mD_PWM(j – 1), dann fällt der mittlere Wert für den Duty-Cycle und die gewünschte Bedingung, dass der Duty-Cycle einen minimalen Wert erreichen soll, ist noch nicht erfüllt. In diesem Fall (siehe Zustand 47) wird die Referenzspannung Vref um einen Wert ΔVref dekrementiert und der Zählerindex j wird inkrementiert. Die Berechnung des durchschnittlichen Wertes des Duty-Cycles wiederholt sich und beginnt von neuem (siehe Zustand 37).
Wenn jedoch die Ungleichung aus Zustand 45 nicht erfüllt ist, dann bedeutet dies, dass der durchschnittliche Duty-Cycle auf die letzte Reduktion der Referenzspannung Vref hin nicht (mehr) gefallen ist. In diesem Fall hat die Duty-Cycle-Überwachungsfunktion einen minimalen Duty-Cycle eingestellt. Wenn der Duty-Cycle während des Lückbetriebs eines Schaltwandlers ein Minimum angenommen hat, befindet sich die Nullpunkt-Detektion in einem optimalen Arbeitspunkt und der Ausschalt-Zeitpunkt des Synchrongleichrichters, der in diesem Beispiel durch die Spannung Vref bestimmt wird, ist genau auf dem richtigen Level für die verwendeten Komponenten und die dadurch auftretenden Zustände. Weil die Ungleichung aus Zustand 45 (wenn sie nicht erfüllt ist) anzeigt, dass der Duty-Cycle gestiegen ist, seit der letzte Durchschnitt ausgewertet wurde, wurde die Referenzspannung Vref bereits unter den optimalen Wert reduziert. Deshalb wird im letzten Zustand 44 die Spannung Vref auf den letzten Wert dadurch zurückgesetzt, dass die Referenzspannung um einen Wert ΔVref wieder inkrementiert wird. In diesem Fall wird durch die Spannungsreferenz der Schwellwert des Komparators 17 gemäß 10 so festgelegt, dass die Schaltung in ihrem effizientesten Arbeitspunkt für die Diodenemulation im Lückbetrieb des Schaltwandlers betrieben wird.
Das Zustandsdiagramm aus 11 zeigt ein Ausführungsbeispiel jener Funktionen, die die Duty-Cycle-Überwachungsschaltung aus 10 ausführen können sollte. Die tatsächlich Implementierung der Duty-Cycle-Überwachungsschaltung 23 kann jedoch auf unterschiedliche Art und Weise erfolgen, welche als unterschiedliche Ausführungsbeispiele angesehen werden, die unter den Schutzbereich der Patentansprüche fallen. Die Duty-Cycle-Überwachungsschaltung 23 kann zum Beispiel als endlicher Automat (State-Maschine), als programmierbare Logik bzw. PLD, als FPGA sowie als Software oder Firmware implementiert sein. Ein programmierbarer IC wie zum Beispiel ein digitaler Signalprozessor oder ein Mikrokontroller kann zusammen mit einer Software verwendet werden, welche die oben beschriebene Funktionalität beinhaltet. Alternativ kann auch ein RISC-Kern in einem ASIC oder in einem Semi-Custom-IC ver wendet werden. Programmierbare Arrays, wie zum Beispiel FPGAs können ebenfalls verwendet werden.
Des Weiteren kann die Schaltung 12 aus 10 als Schaltung auf einer Platine, als Stand-Alone-IC, als ASIC oder Semi-Custom-IC, sowie mit Hilfe von Standard IC's, entweder zusammen integriert mit der Steuerung, welche das PWM-Signal erzeugt und/oder mit den Treibertransistoren. Auch wenn die Duty-Cycle-Überwachungsschaltung und die automatische Kompensation, um den optimalen Arbeitspunkt für den Ausschaltzeitpunkt des SR-Transistors im Lückbetrieb des Schaltwandlers zu finden, im Kontext eines Tiefsetzstellers beschrieben wurde, ist dieses Prinzip auch auf andere Schaltwandler-Topologien anwendbar, bei denen Null Durchgangsdetektionen verwendet werden, um Leistungsverluste zu begrenzen, z. B. Hochsetzsteller und Hoch-Tiefsetzsteller, wie eingangs bereits beschrieben.

Claims

Verfahren zum Steuern eines synchronen Schaltwandlers, das Folgendes umfasst: Bereitstellen eines Gate-Steuersignals (G_SR) für einen Synchrongleichrichters (M2) nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); Ausblenden des Gate-Steuersignals (G_SR) zu einem nominellen Ausschaltzeitpunkt (T1), der einem geschätzten Nulldurchgang eines Laststromes (I_L) entspricht; Modifizieren des nominellen Ausschaltzeitpunktes um einen Differenzwert; Bestimmen, ob sich ein mittleres Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals (PWM) als Reaktion auf die Modifikation erhöht hat; und Wiederholen der letzten beiden Schritte bis sich das mittlere Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals (PWM) erhöht hat.
Verfahren gemäß Anspruch 1, wobei das Bestimmen, ob sich ein mittleres Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals (PWM) als Reaktion auf die Modifikation erhöht hat, des Weiteren umfasst: Bestimmen des Puls/Pausen-Verhältnisses (D_PWM) des pulsweitenmodulierten Eingangssignals (PWM) für n Taktzyklen; Bestimmen eines aktuellen mittleren Puls/Pausen-Verhältnisses (mD_PWM) über die n Taktzyklen; Vergleichen des aktuellen mittleren Puls/Pausen-Verhältnisses (mD_PWM(j)) über die n Taktzyklen mit einem gespeicherten mittleren Puls/Pausen-Verhältnis (mD_PWM(j – 1)); und Bestimmen, ob sich das mittleren Puls/Pausen-Verhältnis (mD_PWM(j)) erhöht.
Verfahren gemäß Anspruch 1 oder 2, das weiter umfasst: vor dem Bestimmen, ob sich das mittlere Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals (PWM) erhöht hat: Bestimmen, ob sich das mittlere Puls/Pausen-Verhältnis des pulsweitenmodulierten Eingangssignals (PWM) in einem eingeschwungenen Zustand befindet.
Vefrahren gemäß Anspruch 3, wobei das Bestimmen, ob sich das mittlere Puls/Pausen-Verhältnis in einem eingeschwungenen Zustand befindet, folgendes umfasst: Bestimmen des Puls/Pausen-Verhältnisses (D_PWM(n – 1)) für einen ersten Zyklus; Bestimmen des Puls/Pausen-Verhältnisses (D_PWM(n)) für einen zweiten Zyklus; und Ermitteln, ob die Differenz (|D_PWM(n – 1) – D_PWM(n)|) zwischen dem Puls/Pausen-Verhältnis (D_PWM(n – 1)) im ersten Zyklus und dem Puls/Pausen-Verhältnisses (D_PWM(n)) im zweiten Zyklus betragsmäßig kleiner ist als ein Schwellwert (ΔD).
Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem vor dem Ausblenden des Gate-Steuersignals (G_SR) der Zustand eines Aktivierungssignals (EN) bestimmt wird, das anzeigt, ob der synchrone Schaltwandler im Lückbetrieb arbeitet.
Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem das Ausblenden des Gate-Steuersignals (G_SR) zu einem nominellen Ausschaltzeitpunkt (T1) Folgendes umfasst: Empfangen einer Spannung (Vo) eines Phasenknotens (PHASE) des synchronen Schaltwandlers; Vergleichen der Spannung (Vo) des Phasenknotens (PHASE) mit einer nominellen Referenzspannung (Vref); und Ausblenden des Gate-Steuersignals (G_SR) für den Synchrongleichrichter (M2) abhängig von dem Vergleichsergebnis.
Verfahren gemäß Anspruch 6, bei dem das Modifizieren des Ausschaltzeitpunktes um einen Differenzwert folgendes umfasst: Modifizieren, insbesondere Reduzieren, der nominellen Referenzspannung (Vref) um eine Differenzspannung (ΔVref).
Verfahren gemäß Anspruch 6 oder 7, bei dem das Vergleichen der Spannung (Vo) des Phasenknotens (PHASE) mit einer Referenzspannung (Vref) Folgendes umfasst: Vergleichen der Spannung (Vo) des Phasenknotens (PHASE) mit einer Referenzspannung (Vref), die kleiner als oder gleich Null ist.
Verfahren gemäß einem der Ansprüche 1 bis 8, bei dem der synchrone Schaltwandler ein Tiefsetzsteller ist.
Schaltung, die folgendes aufweist: eine High-Side-Treiberschaltung (21) zum Ausgeben eines Gate-Steuersignals (G_HS) an einen High-Side-Transistor (M1) eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); einen Synchrongleichrichter-Treiberschaltung (19) zum Ausgeben eines Gate-Steuersignals (G_SR) an einen Synchrongleichrichter (M2) eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); eine Gatter-Schaltung (15) zum Ausblenden des Gate-Steuersignals (G_SR) für den Synchrongleichrichter (M2) bei einer Detektion eines Nulldurchgangs; eine Schaltungsmittel (17) zur Detektion eines Nulldurchgangs durch Vergleichen eines Messwertes (Vo) mit einem um einen Differenzwert (ΔVref) korrigierten nominellen Referenzwert (Vref); und eine Duty-Cycle-Überwachungsschaltung (23) zum Bestimmen eines mittleren Duty-Cycle (mD_PWM) des pulsweitenmodulierten Eingangssignals und zum Variieren des Differenzwertes (ΔVref).
Schaltung gemäß Anspruch 10, bei der die Duty-Cycle-Überwachungsschaltung (23) des Weiteren aufweist: Schaltungsmittel zum Variieren des Differenzwertes (ΔVref); Schaltungsmittel zum Vergleichen eines früheren mittleren Duty-Cycle (mD_PWM(j – 1)) mit dem mittleren Duty-Cycle (mD_PWM(j)); und Schaltungsmittel zum Bestimmen, ob der mittlere Duty-Cycle (mD_PWM(j)) als Reaktion auf das Variieren des Differenzwertes (ΔVref) gestiegen ist.
Schaltung gemäß Anspruch 10 oder 11, bei der die Schaltungsmittel (17) zur Detektion eines Nulldurchgangs Folgendes umfassen: einen Komparator (17), dem eine Spannung (Vo) eines Phasenknotens (PHASE) des Schaltwandlers zugeführt ist und der dazu ausgebildet ist, die Spannung (Vo) des Phasenknotens (PHASE) mit einer um eine Differenzspannung (ΔVref) korrigierten Referenzspannung (Vref) zu vergleichen.
Schaltung gemäß Anspruch 12, bei der die Gatter-Schaltung (15) folgendes umfasst: eine Gatter (15), das eine Weiterleitung des Gate-Steuersignal (G_SR) an den Synchrongleichrichter (M2) abhängig vom Ausgangswert des Komparators (17) behindert.
Schaltung gemäß einem der Ansprüche 10 bis 13, bei der die Duty-Cycle-Überwachungsschaltung (23) dazu ausgebildet ist den Referenzwert (Vref) um den Differenzwert (ΔVref) zu reduzieren, zu Bestimmen, ob der mittlere Duty-Cycle (mD_PWM(j)) sich gegenüber dem früheren mittleren Duty-Cycle (mD_PWM(j – 1)) erhöht hat, und die letzten beiden Schritte zu wiederholen, für den Fall, dass sich der mittlere Duty-Cycle (mD_PWM(j)) nicht erhöht hat.
Schaltung gemäß einem der Ansprüche 10 bis 14, die des Weiteren aufweist: eine Aktivierungsschaltung zum Aktivieren der Duty-Cycle-Überwachungsschaltung (23) und der Gatter-Schaltung (15), wenn der synchrone Schaltwandler im Lückbetrieb arbeitet.
Schaltung gemäß einem der Ansprüche 10 bis 15, wobei der synchrone Schaltwandler einer aus der folgenden Liste ist: Tiefsetzsteller; Hochsetzsteller, Hoch-Tiefsetzsteller.
Integrierte Schaltung, die aufweist: eine erste Buffer-Schaltung (21) zum Ansteuern eines High-Side-Transistors (M1) eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); eine zweite Buffer-Schaltung (19) zum Ansteuern eines Synchrongleichrichters (M2) eines synchronen Schaltwandlers nach Maßgabe des pulsweitenmodulierten Eingangssignals (PWM); eine Gatter-Schaltung (15) zum Deaktivieren des zweiten Buffers (19) als Reaktion einer Detektion eines Nulldurchgangs; eine Nulldurchgangs-Detektionsschaltung (17), die als Ausgang ein Signal zur Verfügung stellt, das die Detektion eines Nulldurchgangs anzeigt, wobei die Detektion des Nulldurchgangs erfolgt durch einen Vergleich eines Messwertes (Vo) mit einem um einen Differenzwert (ΔVref) korrigierten nominellen Referenzwert (Vref); und eine Duty-Cycle-Überwachungsschaltung (23) zum Bestimmen eines mittleren Duty-Cycle (mD_PWM) des pulsweitenmodulierten Eingangssignals, wobei die Duty-Cycle-Überwachungsschaltung (23) dazu ausgebildet ist, den Differenzwert (ΔVref) um einen vordefinierten Wert zu variieren.
Integreirte Shaltung gemäß Anspruch 17, bei der die Duty-Cycle-Überwachungsschaltung (23) weiter Folgendes aufweist: Schaltungsmittel zum Bestimmen eines mittleren Duty-Cycle (mD_PWM(j)) des pulsweitenmodulierten Eingangssignals (PWM); Schaltungsmittel zum Variieren des Referenzwertes (Vref) um einen vorbestimmten Differenzwert (ΔVref); Schaltungsmittel zum Bestimmen, ob der mittlere Duty-Cycle (mD_PWM(j)) des pulsweitenmodulierten Eingangssignals (PWM) als Reaktion auf die Variierung des Referenzwertes (Vref) gesunken ist; und Schaltungsmittel zum Wiederholen der oben genannten drei Schritte solange bis der mittlere Duty-Cycle des pulsweitenmodulierten Eingangssignals (PWM) steigt.
Integrierte Schaltung gemäß Anspruch 17 oder 18, bei der die Schaltungsmittel zum Bestimmen des mittleren Duty-Cycle (mD_PWM(j)) folgendes aufweisen: Schaltungsmittel zum Bestimmen des Duty-Cycle (D_PWM) des pulsweitenmodulierten Eingangssignals (PWM) für jede Periode des pulsweitenmodulierten Eingangssignals (PWM) für einen Zeitraum von n Perioden, wobei n eine positive ganze Zahl ist.
Integrierte Schaltung gemäß Anspruch 18, bei der die Schaltungsmittel zum Bestimmen, ob der mittlere Duty-Cycle (mD_PWM(j)) des pulsweitenmodulierten Eingangssignals (PWM) als Reaktion auf die Variierung des Referenzwertes (Vref) gesunken ist, folgendes aufweisen: Schaltungsmittel zum Speichern des mittleren Duty-Cylce (mD_PWM(j)) für einen früheren Zyklus von n Perioden.
Synchroner Tiefsetzsteller, der Folgendes aufweist: einen High-Side-Transistor (M1) mit einem Strompfad zwischen einer positiven Spannungsversorgung (PVCC) und einem Phasenknoten (PHASE), wobei der Transistor (M1) einen High-Side-Steuereingang aufweist; einen Synchrongleichrichter-Transistor (SR, M2) mit einem Strompfad zwischen dem Phasenknoten (PHASE) und einem Referenzpotentialanschluss (GND), wobei der Synchrongleichrichter-Transistor (SR, M2) einen SR-Steuereingang aufweist; eine Ausgangsinduktivität (L), die in Serie zwischen den Phasenknoten (PHASE) und einem Ausgangsspannungsanschluss (Vout) zur Versorgung der Last (R_L) geschaltet ist; einen Ausgangskapazität (Co), die zwischen den Ausgangsspannungsanschluss (Vout) und den Referenzpotentialanschluss (GND) geschaltet ist; eine Gate-Steuerschaltung (12) zum Versorgen des High-Side- und des SR-Steuereingangs, wobei die Gate-Steuerschaltung (12) folgendes umfasst: einen High-Side-Buffer (21) zum Ansteuern des High-Side-Steuereingangs nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); einen SR-Buffer (19) zum Ansteuern des SR-Steuereingangs nach Maßgabe des pulsweitenmodulierten Eingangssignals (PWM); eine Gatter-Schaltung (15) zum Deaktivieren des SR-Buffers (19) als Reaktion auf ein Komparator-Ausgangssignal; einen Komparator (17), der das Komparator-Ausgangssignal bereitstellt und dem als Eingangssignal die Spannung (Vo) am Phasenknoten (PHASE) und eine Referenzspannung (Vref) zugeführt ist; und eine Duty-Cycle-Überwachungsschaltung (23), der das pulsweitenmodulierte Eingangssignal (PWM) zugeführt ist und die dazu ausgebildet ist, den Duty-Cycle (D_PWM) des pulsweitenmodulierten Eingangssignals (PWM) zu bestimmen und die Referenzspannung (Vref) abhängig von dem Duty-Cycle zur Verfügung zu stellen.
Tiefsetzsteller gemäß Anspruch 21, wobei die Duty-Cycle-Überwachungsschaltung (23) aufweist: eine Steuerschaltung, die dazu ausgebildet ist, eine erste Referenzspannung (Vref) auszugeben; ein Duty-Cycle-Rechner zum Bestimmen des Duty-Cycle des pulsweitenmodulierten Eingangssignals (PWM); einen Mittelwert-Rechner zum Bestimmen des mittleren Duty-Cycle einer Menge von n Perioden des pulsweitenmodulierten Eingangssignals (PWM); ein Speicher zum Speichern eines zuvor berechneten mittleren Duty-Cycles; eine Schaltung zum Durchführen eines Vergleichs eines aktuellen mittleren Duty-Cycle mit einem zuvor gespeicherten mittleren Duty-Cycle und zum Bestimmen, ob der aktuelle mittlere Duty-Cycle gegenüber dem zuvor gespeicherten mittleren Duty-Cycle erhöht ist; wobei die Steuerschaltung dazu ausgebildet ist, die Referenzspannung um einen Differenzwert zu modifizieren abhängig von dem Ergebnis des Vergleichs.
Tiefsetzsteller gemäß Anspruch 22, bei dem die Steuerschaltung weiter dazu ausgebildet ist: die Referenzspannung (Vref) um eine Differenzspannung (ΔVref) zu senken; den aktuellen mittleren Duty-Cycle als zuvor berechneten mittleren Duty-Cycle in dem Speicher zu speichern; einen neuen aktuellen mittleren Duty-Cycle zu berechnen; einen Vergleich zwischen dem neu berechneten aktuellen mittleren Duty-Cycle und dem gespeicherten zuvor berechneten Duty-Cycle durchzuführen; die letzten vier Schritte zu wiederholen; wenn das Vergleichsergebnis anzeigt, dass der mittlere Duty-Cycle sinkt.
Der synchrone Tiefsetzsteller gemäß Anspruch 23, bei dem die Steuerschaltung weiter dazu ausgebildet ist: Bestimmen, ob der Vergleich anzeigt, dass der mittlere Duty-Cycle steigt und wenn dies der Fall ist, die Referenzspannung (Vref) um die Differenzspannung (ΔVref) zu erhöhen.
Vorrichtung, die aufweist: Mittel zum Ausgeben eines Gate-Steuersignals an einen High-Side-Transistor eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); Mittel zum Ausgeben eines Gate-Steuersignals an einen Synchrongleichrichter-Transistor (M2) eines synchronen Schaltwandlers nach Maßgabe eines pulsweitenmodulierten Eingangssignals (PWM); Mittel zum Ausblenden des Gate-Steuersignals für eine Treiberschaltung 19 für den Synchrongleichrichter-Transistor (M2) bei einer Detektion eines Nulldurchgangs; Mittel zum Vergleichen eines Messwerts von dem synchronen Schaltwandler und einem Referenzwert und zum Signalisieren der Detektion eines Nulldurchgangs; und Mittel zum Bestimmen des mittleren Duty-Cycle des pulsweitenmodulierten Eingangssignals (PWM) und zum Variieren des Referenzwertes (Vref).
Die Vorrichtung gemäß Anspruch 25, bei der die Mittel zum Bestimmen des mittleren Duty-Cycle des pulsweitenmodulierten Eingangssignals folgendes umfassen: Mittel zum Variieren des Referenzwertes; Mittel zum Vergleichen eines früheren mittleren Duty-Cycle mit einem aktuellen mittleren Duty-Cycle; und Mittel zum Bestimmen, ob der mittlere Duty-Cycle in Reaktion auf das Variieren des Referenzwertes steigt.
Die Vorrichtung gemäß Anspruch 25, wobei die Mittel zum Vergleichen eines Messwerts von dem synchronen Schaltwandler mit dem Referenzwert folgendes umfasst: Mittel zum Empfangen einer Spannung des Phasenknotens (PHASE) des synchronen Schaltwandlers; Mittel zum Vergleichen der Spannung (Vo) des Phasenknotens mit einer Referenzspannung (Vref); und Mittel zum Anpassen der Referenzspannung (Vref).
Die Vorrichtung gemäß Anspruch 25, bei der die Mittel zum Bestimmen des mittleren Duty-Cycle und zum Variieren der Referenzspannung eine State-Maschine umfassen.
Verfahren zum Steuern eines Schaltwandlers, der zumindest einen Synchrongleichrichter (M2) und eine Induktivität (L) umfasst; das Verfahren umfasst folgende Schritte: Bereitstellen eines pulsweitenmodulierten Eingangssignals (PWM) und eines Sollwerts für eine Ausgangsspannung (Vout) des Schaltwandlers; Erzeugen eines Gate-Ansteuersignals (G_SR) für den Synchrongleichrichter (M2) nach Maßgabe des Eingangssignals (PWM); Regeln des Puls/Pausen-Verhältnis (D_PWM) des Eingangssignals (PWM) mit Hilfe eines geschlossenen Regelkreises derart, dass die Ausgangsspannung zumindest annähernd dem Sollwert der Ausgangsspannung (Vout) entspricht; wobei zur Bestimmmung eines geeigneten Abschaltzeitpunktes (T1) des Synchrongleichrichters (M2) folgende Schritte durchgeführt werden: Variieren des Abschaltzeitpunktes (T1), ausgehend von einem nominellen Zeitpunkt, derart, dass, bei gleichbleibendem Sollwert für die Ausgangsspannung (Vout) das Puls/Pausen-Verhältnis (D_PWM) minimal wird.
Verfahren gemäß Anspruch 29, bei dem das Variieren des Abschaltzeitpunktes folgendes umfasst: Bereitstellen eines Signals (Vo), das den Strom (I_L) durch die Induktivität repräsentiert; Vergleichen des Signals (Vo) mit einem Referenzwert (Vref); Variieren des Referenzwertes (Vref), um, bei gleich bleibendem Sollwert für die Ausgangsspannung (Vout), ein mi nimales der Puls/Pausen-Verhältnis (D_PWM) des Eingangssignals (PWM) einzustellen.
Verfahren gemäß Anspruch 30, bei das Variieren des Referenzwertes (Vref) folgendes umfasst: [A] Berechnen eines mittleren Puls/Pausen-Verhältnis (mD_PWM(j)) über eine vorgegebene Anzahl (n) von Perioden des Eingangssignals (PWM); [B] Vergleichen des mittleren Puls/Pausen-Verhältnisses (mD_PWM(j)) mit einem zuvor berechneten und gespeicherten Puls/Pausen-Verhältnis (mD_PWM(j – 1)); [C] für den Fall, dass das mittlere Puls/Pausen-Verhältnis (mD_PWM(j)) gesunken ist: Verringern des Referenzwertes (Verf) um einen Differenzwert (ΔVref) und Wiederholen der Schritte A bis C,
Verfahren gemäß Anspruch 31, bei dem der Schritt C weiter umfasst: für den Fall, dass das mittlere Puls/Pausen-Verhältnis (mD_PWM(j)) nicht gesunken ist: Erhöhen des Referenzwertes (Verf) um einen Differenzwert (ΔVref).
Verfahren gemäß Anspruch 31 oder 32, bei dem das Bereitstellen eines pulsweitenmodulierten Eingangssignals (PWM) folgendes umfasst: Überprüfen, ob das Puls/Weiten-Verhältnis (D_PWM) einen eingeschwungenen Zustand eingenommen hat.
Verfahren gemäß Anspruch 33, bei dem das Überprüfen umfasst: Überprüfen ob das Puls/Pausen-Verhältnis (D_PWM(n)) des Eingangssignals (PWM) um mehr als einen vorgegebenen Dif ferenzwert von einem vorherigen Puls/Pausen-Verhältnis (D_PWM(n – 1)) abweicht.
Synchroner Schaltwandler zur Bereitstellung einer geregelten Ausgangsspannung (Vout), der folgendes aufweist: einen Synchrongleichrichter (M2) mit einem Steuereingang; eine Induktivität (L), die einen Laststrom (I_L) führt; eine Steuerschaltung, der ein pulsweitenmoduliertes Eingangssignal (PWM) zugeführt ist und die dazu ausgebildet ist, ein Gate-Steuersignal (G_SR) für den Synchrongleichrichter (M2) nach Maßgabe des Eingangssignals (PWM) zu erzeugen, wobei die Steuerschaltung (12) eine Regelschaltung aufweist, die dazu ausgebildet ist, mit Hilfe eines geschlossenen Regelkreises das Puls/Pausen-Verhältnis (D_PWM) des Eingangssignals (PWM) derart zu regeln, dass die Ausgangsspannung (Vout) zumindest annähernd einem Sollwert der Ausgangsspannung (Vout) entspricht, und wobei die Steuerschaltung (12) eine Duty-Cycle-Überwachungsschaltung (23) zur Feinsteuerung von Abschaltzeitpunkten (T1) des Synchrongleichrichters (M2) umfasst, die dazu ausgebildet ist, ausgehend von einem nominellen Zeitpunkt den Abschaltzeitpunkt so zu variieren, dass, bei gleichbleibendem Sollwert für die Ausgangsspannung (Vout), das Puls/Pausen-Verhältnis (D_PWM) minimal wird.
Schaltwandler nach Anspruch 35, bei dem die Duty-Cycle-Überwachungsschaltung (23) zur Feinsteuerung von Abschaltzeitpunkten (T1) des Synchrongleichrichters (M2) zusätzlich dazu ausbildet ist, ein Signal (Vo) bereitzustellen, das den Laststrom (i_L) durch die Induktivität (L) repräsentiert; das Signal (Vo) mit einem Referenzwert (Vref) zu vergleichen; und den Referenzwertes (Vref) zu variieren, um, bei gleich bleibendem Sollwert für die Ausgangsspannung (Vout), ein minimales der Puls/Pausen-Verhältnis (D_PWM) des Eingangssignals (PWM) einzustellen.