DE102009023153B4

DE102009023153B4 - Speicherelement, Speichermatrix und Verfahren zum Betreiben

Info

Publication number: DE102009023153B4
Application number: DE200910023153
Authority: DE
Inventors: Eike Linn; Carsten Dr. Kügeler; Roland Daniel Rosezin; Rainer Prof. Dr. Waser
Original assignee: Forschungszentrum Juelich GmbH; Rheinisch Westlische Technische Hochschuke RWTH
Current assignee: Forschungszentrum Juelich GmbH; Rheinisch Westlische Technische Hochschuke RWTH
Priority date: 2009-05-29
Filing date: 2009-05-29
Publication date: 2011-03-17
Anticipated expiration: 2029-05-30
Also published as: DE102009023153A1

Abstract

Speicherelement mit mindestens einem ersten stabilen Zustand 0 und einem zweiten stabilen Zustand 1, welches durch Anlegen einer ersten Schreibspannung V₀ in den Zustand 0 und durch Anlegen einer zweiten Schreibspannung V₁ in den Zustand 1 überführbar ist, wobei die beiden Zustände 0 und 1 sich bei Anlegen einer Auslesespannung V_R, welche betragsmäßig kleiner ist als die Schreibspannungen V₀ und V₁, in unterschiedlichen elektrischen Widerstandswerten des Speicherelements manifestieren, dadurch gekennzeichnet, dass das Speicherelement eine Serienschaltung von mindestens zwei Speicherzellen A und B aufweist, welche jeweils einen stabilen Zustand A0 bzw. B0 mit höherem elektrischem Widerstand und einen stabilen Zustand A1 bzw. B1 mit geringerem elektrischem Widerstand aufweisen.

Description

Die Erfindung betrifft ein Speicherelement, eine Speichermatrix, in der dieses Speicherelement einsetzbar ist, und ein Verfahren zum Betreiben der Speichermatrix.
Stand der Technik
Ladungsbasierte Speicher, wie etwa Flash-Speicher, stehen kurz davor, die physikalischen Grenzen der Miniaturisierung zu erreichen. Auf Grund ihrer Komplexität nehmen sie zum einen bei gegebener minimaler Featuregröße F mehr Fläche ein als die idealen 4F². Zum anderen ist die minimale Featuregröße F selbst limitiert. Speicher auf der Basis passiver, resistiv schaltender Speicherzellen sind auf einer Fläche von 4F² realisierbar, und eine minimale Featuregröße F von unter 10 nm ist technisch vorstellbar.
Eine Vielzahl von Speicherzellen wird üblicherweise in einer Speichermatrix aus sich kreuzenden, Wordlines und Bitlines genannten Sammelschienen zusammengefasst. Dabei ist zwischen eine Wordline und eine Bitline jeweils genau eine Speicherzelle geschaltet, so dass diese durch Ansteuerung der Wordline und der Bitline individuell adressiert werden kann. Nachteilig gibt es in diesem Konzept bei Verwendung rein passiver, resistiver Speicherzellen zwischen einer Wordline und einer Bitline neben dem direkten Strompfad durch die adressierte Speicherzelle noch parasitäre Strompfade durch weitere Speicherzellen, Wordlines und Bitlines. Es entsteht eine große Verlustleistung, und da die Konfiguration der parasitären Strompfade von den in der Speichermatrix abgelegten Bitmustern abhängt, leidet die Zuverlässigkeit der Speicherung.
Um jeden parasitären Strompfad an mindestens einer Stelle zu unterbrechen, ist es bekannt, ein Speicherelement als Serienschaltung aus einer Speicherzelle und einem nichtlinearen Bauelement, wie etwa einer Diode, vorzuschlagen. Nachteilig können in einer solchen Schaltung nur unipolar resistiv schaltende Speicherzellen verwendet werden, da das nichtlineare Bauelement eine Vorzugsrichtung vorgibt. Das Problem der parasitären Strompfade wird lediglich ersetzt durch das Problem, dass unipolar schaltende Speicherzellen hohe Spannungen zum Schalten benötigen. Die daraus resultierenden hohen Ströme bewirken wiederum eine hohe Verlustleistung und verschlechtern die Skalierungseigenschaften.
Aus der DE 10 2006 042 621 A1 ist ein Speicherelement bekannt, bei dem eine Phasenwechsel-Speicherzelle mit einer Diode in Reihe geschaltet ist. Eine Phasenwechsel-Speicherzelle ist unipolar schaltbar, indem das Phasenwechselmaterial durch Joule'sche Aufheizung in den amorphen bzw. kristallinen Zustand überführt wird. Welchen Zustand das Material annimmt, bestimmt sich nach dem Temperatur-Zeit-Profil der Wärmebehandlung. Zwar lässt sich die zum Schalten benötigte Spannung hierdurch reduzieren, jedoch ist gerade für das Erwärmen des Materials über seine Schmelztemperatur ein besonders hoher Strom erforderlich, so dass die Verlustleistung nach wie vor hoch ist. Die systembedingte Wärmeentwicklung erlegt der angestrebten Miniaturisierung weitere Randbedingungen auf.
Aufgabe und Lösung
Es ist daher die Aufgabe der Erfindung, ein Speicherelement zur Verfügung zu stellen, das in den in einer Speichermatrix auftretenden parasitären Strompfaden als hochohmiger Widerstand fungiert, ohne dabei prinzipiell auf unipolares Schalten eingeschränkt zu sein.
Diese Aufgabe wird erfindungsgemäß gelöst durch ein Speicherelement gemäß Hauptanspruch, eine dieses Speicherelement enthaltende Speichermatrix sowie durch ein Verfahren zum Betreiben der Speichermatrix gemäß Nebenanspruch. Weitere vorteilhafte Ausgestaltungen ergeben sich jeweils aus den darauf rückbezogenen Unteransprüchen.
Gegenstand der Erfindung
Im Rahmen der Erfindung wurde ein Speicherelement entwickelt, das mindestens einen ersten stabilen Zustand 0 und einen zweiten stabilen Zustand 1 aufweist.
Durch Anlegen einer ersten Schreibspannung V₀ lässt sich dieses Speicherelement in den Zustand 0 und durch Anlegen einer zweiten Schreibspannung V₁ in den Zustand 1 überführen. Die beiden Zustände 0 und 1 unterscheiden sich insoweit, als das Speicherelement bei Anlegen einer Auslesespannung V_R, welche betragsmäßig kleiner ist als die Schreibspannungen V₀ und V₁, unterschiedliche elektrische Widerstandswerte zeigt.
Erfindungsgemäß weist das Speicherelement eine Serienschaltung von mindestens zwei Speicherzellen A und B auf, welche jeweils einen stabilen Zustand A0 bzw. B0 mit höherem elektrischem Widerstand und einen stabilen Zustand A1 bzw. B1 mit geringerem elektrischem Widerstand aufweisen.
Es wurde erkannt, dass diese Serienschaltung eine am Speicherelement angelegte Spannung V₀, V₁ beziehungsweise V_R im Sinne eines Spannungsteilers auf die beiden Speicherzellen A und B verteilt. Dadurch können die beiden Speicherzellen A und B unabhängig voneinander beeinflusst werden, sofern sie sich in unterschiedlichen Zuständen befinden. Befindet sich etwa die Speicherzelle A im Zustand A0 und die Speicherzelle B im Zustand B1, so fällt der größere Teil der angelegten Spannung über der Speicherzelle A ab. Die Speicherzelle A kann dann durch das Anlegen einer Spannung in den Zustand A1 umgeschaltet werden, ohne dass die hierfür über das gesamte Speicherelement und damit auch über die Reihenschaltung der Zellen A und B angelegte Spannung den Zustand der Zelle B ändert.
Es wurde erkannt, dass sich durch diese Art der Verschaltung speziell in einer Matrix aus vielen Speicherelementen ein einzelnes Speicherelement gezielt ansprechen lässt, ohne dass hierbei die Zustände anderer Speicherelemente geändert werden. In einer solchen Matrix ist es regelmäßig nicht praktikabel, für jedes einzelne Speicherelement einen getrennten Stromkreis vorzusehen. Stattdessen ist jedes Speicherelement in der Regel zwischen eine erste Sammelschiene (üblicherweise Wordline genannt) und eine zweite Sammelschiene (üblicherweise Bitline genannt) geschaltet, an die jeweils viele weitere Speicherelemente angeschlossen sind. Dabei sind eine gegebene Wordline und eine gegebene Bitline nur über ein Speicherelement direkt miteinander verbunden, so dass durch Anlegen einer Spannung zwischen dieser Wordline und Bitline dieses eine Speicherelement individuell angesprochen werden kann. Ein Strom kann jedoch auch auf parasitären Umwegen über weitere Speicherelemente und damit über weitere Word- und Bitlines zwischen derjenigen Wordline und derjenigen Bitline fließen, zwischen denen die Spannung angelegt wird. Damit werden nachteilig auch diese weiteren Speicherelemente mit einer Spannung beaufschlagt. Der erfindungsgemäß vorgesehene Spannungsteiler aus den Speicherzellen A und B hat in einer solchen Matrix die Wirkung, dass der Sicherheitsabstand zwischen der Spannung, die zum Umschalten eines Speicherelements mindestens erforderlich ist, und der Spannung, ab der weitere Speicherelemente auf den besagten parasitären Pfaden ungewollt umgeschaltet werden, vorteilhaft vergrößert wird.
Es wurde außerdem erkannt, dass das erfindungsgemäße Speicherelement immer dann, wenn mindestens eine der Speicherzellen A oder B sich im Zustand A0 beziehungsweise B0 befindet, einen hochohmigen Widerstand darstellt. In drei der vier in der Serienschaltung realisierbaren Kombinationen aus Zuständen (A0 und B1, A1 und B0, A0 und B0) ist der Gesamtwiderstand des Speicherelements daher hoch. Es gibt also unterscheidbare Zustände im Speicherelement, die für die Speicherung eines Bits Information genutzt werden können und in denen der Gesamtwiderstand jeweils hoch ist. Somit kann das Speicherelement unabhängig davon, ob in ihm gerade eine 0 oder eine 1 abgelegt ist, in parasitären Strompfaden als hochohmiger Widerstand fungieren. Dabei können die Speicherzellen jeweils auch bipolar schaltend ausgestaltet sein. Die prinzipielle Einschränkung auf unipolar schaltende Speicherzellen, die die aus dem Stand der Technik bekannte Serienschaltung aus Speicherzelle und nichtlinearem Bauelement mit sich bringt, entfällt.
In einer besonders vorteilhaften Ausgestaltung der Erfindung sind die Speicherzellen A und B derart verschaltet, dass der Zustand 0 des Speicherelements in der Kombination der Zustände A1 und B0 kodiert ist und dass der Zustand 1 des Speicherelements in der Kombination der Zustände A0 und B1 kodiert ist. Dies hat die Wirkung, dass das Speicherelement in beiden Zuständen einen hohen Gesamtwiderstand aufweist. Befindet sich das Speicherelement im Ruhezustand, fällt über ihm also eine geringere Spannung als die zum Auslesen benötigte Auslesespannung V_R ab, so führt diese Spannung nur zu einem sehr geringen Leckstrom. Hierdurch wird insbesondere in einer Speichermatrix aus vielen Speicherelementen der unerwünschte Leckstrom durch parasitäre Strompfade eingedämmt.
In einer weiteren besonders vorteilhaften Ausgestaltung der Erfindung sind die Speicherzellen A und B sowie die Auslesespannung V_R derart dimensioniert, dass die Auslesespannung V_R den Zustand A1 einstellt und den Zustand der Speicherzelle B unverändert lässt.
Befindet sich in dieser Ausgestaltung das Speicherelement im Zustand 0, ändert diese Auslesespannung V_R nichts am Zustand der Speicherzellen, denn die Speicherzelle A befindet sich bereits im Zustand A1. Damit ändert sich auch der elektrische Widerstand nicht. Er ist durch die im Zustand B0 befindliche Speicherzelle B dominiert und bleibt daher hoch.
Befindet sich das Speicherelement dagegen im Zustand 1, wird die Speicherzelle A durch die Auslesespannung V_R vom Zustand A0 in den Zustand A1 und damit in den Zustand mit geringerem elektrischem Widerstand geschaltet. Da sich die Speicherzelle B im Zustand B1 befindet und daher ebenfalls im Zustand mit dem geringeren elektrischen Widerstand befindet, ist der Gesamtwiderstand des Speicherelements niedrig. Die Kombination der Zustände A1 und B1 der Speicherzellen ist der Zustand ON des Speicherelements. Auf diese Weise können beim Anlegen der Auslesespannung V_R die Zustände 0 und 1 des Speicherelements voneinander unterschieden werden. Das Auslesen eines Zustandes 1 ist destruktiv, das heißt, das Speicherelement kehrt nach dem Auslesen nicht von selbst wieder in den Zustand zurück, der vor dem Auslesen vorgelegen hat. Durch Anlegen der Schreibspannung V₁ kann das Speicherelement zurück in den Zustand 1 überführt werden.
Die Speicherzellen A und B können sich auch in der Kombination der Zustände A0 und B0 befinden. Dies tritt in der Regel nur vor der ersten Verwendung des Speicherelements auf. Durch Anlegen der Schreibspannung V₀, beziehungsweise V₁, kann das Speicherelement aus diesem Zustand heraus in einen der für die Speicherung vorgesehenen Zustände 0 oder 1 initialisiert werden. Insbesondere können vor der ersten Verwendung alle Speicherelemente in einer Speichermatrix in dieser Weise initialisiert werden.
Es wurde erkannt, dass in dieser Ausgestaltung des Speicherelements in einer Matrix aus vielen Speicherelementen der Stromfluss durch parasitäre Strompfade zwischen der mit der Auslesespannung V_R beaufschlagten Wordline und Bitline vorteilhaft minimiert werden. Nur an der Speicherzelle A des direkt angesprochenen Speicherelements fällt ein ausreichend hoher Anteil der Auslesespannung V_R ab, um diese Speicherzelle gegebenenfalls vom Zustand A0 in den Zustand A1 umzuschalten. Entlang jedes unerwünschten parasitären Pfades durch eine Mehrzahl weiterer Speicherelemente fällt über jedes einzelne Speicherelement dagegen nur ein Teil der Auslesespannung V_R ab, der nicht ausreicht, um die jeweilige Speicherzelle A in den Zustand A₁ zu schalten. Somit eröffnet das Anlegen der Auslesespannung V_R nur einen einzigen Pfad mit geringem Widerstand zwischen der Wordline und der Bitline, zwischen denen sie angelegt wurde, sofern das direkt zwischen diese Wordline und diese Bitline geschaltete Speicherelement sich im Zustand 1 befindet. Der elektrische Widerstand aller anderen Speicherelemente auf parasitären Pfaden bleibt in jedem Fall hoch.
Vorteilhaft weisen die Schreibspannungen V₀ und V₁ unterschiedliche Vorzeichen auf. Dies lässt sich insbesondere in einer weiteren besonders vorteilhaften Ausgestaltung der Erfindung realisieren, in der die Speicherzellen A und B antiseriell verschaltet sind. Durch im Vorzeichen unterschiedliche Schreibspannungen V₀ und V₁ entfällt die Notwendigkeit, einen großen betragsmäßigen Abstand zwischen den Schreibspannungen V₀ und V₁ vorzusehen, um deren Wirkungen auf das Speicherelement auch unter Berücksichtigung der technischen Toleranzen noch sicher voneinander unterscheiden zu können. Insbesondere können die Schreibspannungen V₀ und V₁ entgegengesetzt gleich sein. Zwischen ihnen besteht dann ein Abstand vom Doppelten ihres Betrages, so dass der Betrag vorteilhaft geringer dimensioniert sein kann. Sind die Speicherzellen A und B antiseriell verschaltet, so bewirkt das Anlegen der Schreibspannung V₀ oder V₁ jeweils das gleichzeitige Umschalten der Speicherzellen A und B in entgegen gesetzte Zustände, also in A0 und B1 beziehungsweise A1 und B0. Dies sind die beiden stabilen Zustände 1 und 0 des Speicherelements.
Je geringer die Spannungen sind, mit der resistive Speicherzellen beaufschlagt werden, desto weniger Strom wird von dieser Spannung durch die Speicherzellen getrieben und desto weniger Leistung wird im Betrieb verbraucht. Ein geringerer Energieverbrauch geht zugleich mit einer geringeren Wärmebelastung des Speicherelements und damit auch mit einer verbesserten Lebensdauer einher. Auch die kleine irreversible Schädigung, die eine Speicherzelle bei jedem Umschaltvorgang erleidet, hängt stark von der betragsmäßigen Größe der Schreibspannung ab. Bei einer geringeren Schreibspannung übersteht die Speicherzelle eine deutlich größere Anzahl von Umschaltvorgängen. Bei Flash-Speichern nach dem Stand der Technik, die Ladungen mit hohen Schreibspannungen bis zu 10 V gewaltsam durch eine Barriere treiben, ist die Schädigung durch das Schreiben ein technologisch begrenzender Faktor. Sukzessive Verluste an Speicherzellen sind in solchem Maße Normalität, dass die zur Ansteuerung verwendeten Controller Funktionalitäten zur Verwaltung dieser Verluste benötigen.
Die Speicherzellen A und B weisen vorteilhaft in den Zuständen A0 und B0, bzw. A1 und B1, jeweils nominell gleiche Widerstandswerte auf. Dann ist der Gesamtwiderstand des Speicherelements in den beiden Zuständen 0 und 1 exakt gleich, sofern nur eine Spannung unterhalb der Auslesespannung V_R über dem Speicherelement anliegt. Abweichungen von diesem nominellen Widerstandswert können zur Diagnose verwendet werden, um ein sich abzeichnendes Versagen des Speicherelements frühzeitig zu erkennen. Dann kann beispielsweise, wie in Flash-Speichern üblich, die Information in ein Reserve-Speicherelement ausgelagert und das vor dem Versagen stehende Speicherelement als defekt ausgeblendet werden.
Vorteilhaft sind die Speicherzellen A und B derart dimensioniert, dass sich der elektrische Widerstand mindestens einer der Speicherzellen A und B beim Übergang vom Zustand A0 in den Zustand A1, bzw. vom Zustand B0 in den Zustand B1, um einen Faktor zwischen 10² und 10⁶, bevorzugt zwischen 10³ und 10⁵, ändert. Je größer die Änderung des Widerstands in den Speicherzellen ist, umso größer ist der Signalabstand im Widerstand, der sich beim Anlegen der Auslesespannung V_R zwischen den Zuständen 0 und 1 des Speicherelements zeigt.
In einer besonders vorteilhaften Ausgestaltung der Erfindung ist das Speicherelement als Stapelung aus einer ersten metallischen Elektrode, einer ersten Schicht aktiven Materials mit veränderlichem elektrischem Widerstand, einer zweiten metallischen Elektrode, einer weiteren Schicht aktiven Materials mit veränderlichem elektrischem Widerstand und einer dritten metallischen Elektrode ausgebildet. Dann bildet die erste Schickt aktiven Materials die Speicherzelle A, und die zweite Schicht aktiven Materials bildet die Speicherzelle B. Die aktiven Materialien der Speicherzellen A und B können gleich oder verschieden sein. Beispielsweise können die Elektroden jeweils aus Platin bestehen, und das aktive Material kann jeweils TiO₂ sein. Eine solche Realisierung als Stapelung lässt sich besonders gut in vorhandene Prozesse der Massenfertigung von resistiven Speichern integrieren.
In einer vorteilhaften Ausgestaltung der Erfindung unterscheidet sich wenigstens das Metall der zweiten Elektrode vom Material der ersten und/oder der dritten Elektrode. Insbesondere kann mindestens das Metall der zweiten Elektrode edler oder unedler sein als die Metalle der ersten und der dritten Elektrode. Beispielsweise können die erste und die dritte Elektrode aus Kupfer und die zweite Elektrode aus Platin bestehen. Der Unterschied in den Edelkeiten der Elektroden legt dann die Polaritäten der Schreibspannungen fest. Auf dem Weg von der ersten zur zweiten metallischen Elektrode verläuft das Edelkeitsgefälle in einer anderen Richtung als auf dem Weg von der zweiten zur dritten Elektrode. Somit sind die Speicherzellen A und B antiseriell geschaltet. Die zweite Elektrode im Inneren der Stapelung kann optional mit einer Biasspannung beaufschlagt werden. Mit einer solchen Biasspannung kann die Strom-Spannungs-Kennlinie des Speicherelements symmetrisiert werden, falls das aktive Material einer oder beider Speicherzellen eine nicht um den Ursprung symmetrische Strom-Spannungs-Kennlinie aufweist.
In einer weiteren vorteilhaften Ausgestaltung der Erfindung ist ein weiterer Widerstand R mit den Speicherzellen A und B in Serie geschaltet. Dann können auch Speicherzellen A und B verwendet werden, bei denen die Kennlinie des Stroms in Abhängigkeit der Spannung nicht um den Ursprung symmetrisch ist. Der Widerstand R macht die Kennlinie symmetrisch. Er tritt nur in dem Zustand in Aktion, in dem sich beide Speicherzellen A und B jeweils im Zustand geringen elektrischen Widerstands befinden, also die Kombination der Zustände A1 und B1 vorliegt. Er ist vorteilhaft so dimensioniert, dass in dieser Kombination der Zustände über beiden Speicherzellen A und B jeweils die gleiche Spannung abfällt. Weicht die Strom-Spannungs-Kennlinie einer der Speicherzellen sehr stark von der Symmetrie um den Ursprung ab und wird dies nicht zumindest teilweise durch den Widerstand R kompensiert, so kann der Fall eintreten, dass ausgehend von der Kombination der Zustände A0 und B1 (Zustand 1 des Speicherelements) die minimal erforderliche Auslesespannung V_R bereits die Speicherzelle B in den Zustand B0 umschaltet und somit zugleich als Schreibspannung V₀ wirkt. Das Speicherelement erreicht dann nicht die erfindungsgemäß als Signal für das Vorliegen des Zustands 1 vorgesehene Kombination der Zustände A1 und B1 (Zustand ON des Speicherelements).
Ist das Speicherelement Teil einer Speichermatrix, dann kann der Widerstand R insbesondere auch außerhalb des Speicherelements selbst angeordnet sein. Er kann sich beispielsweise in einer der Zuleitungen befinden, mit denen die Word- und/oder Bitlines der Speichermatrix angesteuert werden. Dann genügt ein einziger Widerstand R für die gesamte Speichermatrix.
Vorteilhaft enthält mindestens eine der Speicherzellen ein ionenleitendes Material und hier insbesondere GeSe oder MSQ (Methylsilsesquioxan). Mit diesen Materialien konnte in den Versuchen der Erfinder Übereinstimmung zwischen dem theoretisch zu erwartenden und dem experimentell beobachteten Schaltverhalten erzielt werden.
Wie oben bei der Diskussion der einzelnen Merkmale des erfindungsgemäßen Speicherelements bereits erläutert wurde, zeigen sich die Vorteile der erfindungsgemäßen Maßnahmen insbesondere in einer Speichermatrix aus vielen Speicherelementen. Die Erfindung bezieht sich daher auch auf eine Speichermatrix mit einer Vielzahl von als Leiterbahnen ausgebildeten Wordlines und diese kreuzenden Bitlines. Dabei kreuzen in einer vorteilhaften Ausgestaltung der Erfindung jede Wordline und jede Bitline einander an höchstens einem Ort. Die Speichermatrix unterscheidet sich von gattungsgemäßen Speichermatrizen dadurch, dass an Kreuzungsorten von Wordlines und Bitlines erfindungsgemäße Speicherelemente angeordnet sind. Dabei sind vorteilhaft die Wordline und die Bitline an jedem Kreuzungsort jeweils mit höchstens einem Speicherelement leitend verbunden. Besonders vorteilhaft ist an jedem Kreuzungsort höchstens ein Speicherelement zwischen die Wordline und die Bitline geschaltet.
Es wurde erkannt, dass die erfindungsgemäße Ausbildung des Speicherelements als Spannungsteiler aus zwei, vorzugsweise antiseriell geschalteten, Speicherzellen wesentliche Nachteile gattungsgemäßer Speichermatrizen behebt. Nach dem Stand der Technik floss beim Auslesen und beim Beschreiben eines Speicherelements ein Strom nicht nur durch das aktuell über die ausgewählte Wordline und Bitline adressierte Speicherelement, sondern auch durch parasitäre Strompfade aus einer Mehrzahl weiterer Speicherelemente, Wordlines und Bitlines. Diese parasitären Leckströme werden dadurch minimiert, dass sich ein jedes Speicherelement grundsätzlich in einem Zustand mit hohem elektrischem Widerstand befindet, es sei denn, dieses individuelle Speicherelement wird gerade mit der Auslesespannung V_R beaufschlagt. Nach dem Stand der Technik waren Leckströme durch parasitäre Strompfade der begrenzende Faktor für die Größe gattungsgemäßer Speichermatrizen.
Da nicht adressierte Speicherelemente grundsätzlich hochohmig sind, hängen im Gegensatz zu gattungsgemäßen Speichermatrizen die elektrischen Eigenschaften der erfindungsgemäßen Speichermatrix nicht mehr von den eingeschriebenen Bitmustern ab. Diese Bitmusterabhängigkeit erschwerte nach dem Stand der Technik das Auslesen gattungsgemäßer Speichermatrizen und machte ein korrektes Auslesen in vielen Fällen unmöglich.
Die Speichermatrix kann im Rahmen einer Hybrid-CMOS-Technologie eingesetzt werden. Die Speichermatrix kann prinzipiell auch dreidimensional ausgestaltet sein, so dass in ihr erfindungsgemäße Speicherelemente übereinander gestapelt sind.
Für die CMOS-Integration der erfindungsgemäßen Speichermatrix ist es von Vorteil, dass der Widerstand der in dieser Speichermatrix enthaltenen Speicherelemente nicht mehr von den in der Matrix gespeicherten Bitmustern abhängt. Die zur Ansteuerung der Speichermatrix verwendete CMOS-Elektronik muss dann nicht mehr darauf ausgelegt werden, dass der Gesamtwiderstand der Speichermatrix in einem weiten Bereich variieren kann.
Das erfindungsgemäße Verfahren zum Betreiben der erfindungsgemäßen Speichermatrix ist dadurch gekennzeichnet, dass die durch Anlegen der Auslesespannung V_R an ein Speicherelement ausgelesene Information anschließend erneut in dem Speicherelement hinterlegt wird. Sofern das Anlegen der Auslesespannung V_R zu einer Änderung des Gesamtwiderstands des Speicherelements führt, kehrt das Speicherelement nicht von sich aus in den Zustand zurück, der vor dem Anlegen der Auslesespannung V_R vorgelegen hat. Das Auslesen ist insofern destruktiv. Dies trifft speziell auf die Ausgestaltung des Speicherelements zu, in der der Zustand 0 des Speicherelements in der Kombination der Zustände A1 und B0 kodiert ist und in der der Zustand 1 des Speicherelements in der Kombination der Zustände A0 und B1 kodiert ist. Nach dem Auslesen einer 1 liegt die Kombination A1 und B1 vor, die keinem der beiden definierten Zustände 0 und 1 des Speicherelements entspricht. Der Zustand 1 wird durch anschließendes Anlegen der Schreibspannung V₁ wieder hergestellt.
In einer vorteilhaften Ausgestaltung der Erfindung werden die Schreibspannungen V₀ und/oder V₁ und/oder die Lesespannung V_R jeweils zum Teil über die Wordline und über die Bitline vorgelegt. Dabei kann insbesondere über die Wordline und über die Bitline jeweils die Hälfte der Spannung vorgelegt werden. Dieses Spannungsschema (1/2-Schema) verringert vorteilhaft die Spannungen, mit der andere als das durch die Wahl der Wordline und Bitline adressierte Speicherelement beaufschlagt werden. Auf die gleiche Wirkung zielt eine weitere vorteilhafte Ausgestaltung der Erfindung ab. Gemäß dieser Ausgestaltung wird beim Anlegen der Schreibspannungen V₀ und/oder V₁ und/oder der Auslesespannung V_R an ein Speicherelement eine Spannung mit anderem Vorzeichen an mindestens ein weiteres Speicherelement angelegt. Dabei können insbesondere an alle nicht adressierten Wordlines Gegenspannungen mit einem Betrag von 2/3 der am adressierten Speicherelement anliegenden Spannung angelegt werden, und an alle nicht adressierten Bitlines können Gegenspannungen mit einem Betrag von 1/3 der am adressierten Speicherelement anliegenden Spannung angelegt werden. Die im Rahmen dieses Spannungsschemas (2/3-Schema) angelegte Gegenspannung mit anderem Vorzeichen kompensiert die Beeinflussung nicht adressierter Speicherelemente durch die an das adressierte Speicherelement angelegte Spannung V₀, V₁ beziehungsweise V_R zumindest teilweise.
Spezieller Beschreibungsteil
Nachfolgend wird der Gegenstand der Erfindung anhand von Figuren näher erläutert, ohne dass der Gegenstand der Erfindung dadurch beschränkt wird. Es ist gezeigt:
1: Strom-Spannungs-Kennlinien zweier Speicherzellen A und B (Teilbilder a und b) sowie einer aus diesen Speicherzellen A und B zusammengesetzten Ausführungsform des erfindungsgemäßen Speicherelements (Teilbild c).
2: Zeitverlauf von Spannungspulsen, die zum Schreiben und Auslesen an das in 1c gezeigte Speicherelement angelegt werden, mit jeweiliger Antwort des Speicherelements.
3: Auswirkung einer Streuung von 10% in den Kenngrößen der Speicherzellen A und B auf die nutzbare Bandbreite der Schreib- und Auslesespannungen.
4: Ausführungsbeispiel des erfindungsgemäßen Speicherelements, bei dem die Strom-Spannungs-Kennlinie durch einen weiteren, mit den Speicherzellen A und B in Reihe geschalteten Widerstand R symmetrisiert wurde.
5: Ausführungsbeispiel der erfindungsgemäßen Speichermatrix.
6: Vergleich der für einen vorgegebenen Signalhub zwischen dem Auslesen einer 0 und dem Auslesen einer 1 maximal möglichen Anzahl an Speicherelementen in einer Speichermatrix zwischen einer Speichermatrix nach dem Stand der Technik (Teilbild a) und einer erfindungsgemäßen Speichermatrix (Teilbild b).
Die 1a und 1b zeigen die Strom (I)-Spannungs (V)-Kennlinien zweier identischer Speicherzellen A und B in willkürlichen Einheiten sowie die jeweiligen Schaltbilder, in denen die jeweiligen Kennlinien erhalten werden. In Bezug auf die angelegte Spannung V_in ist die Polung der Speicherzelle B gegenüber der Speicherzelle A umgekehrt. Die Speicherzellen A und B sind bipolar schaltend ausgestaltet. Die Spannung V_A beziehungsweise V_B, die über den Speicherzellen A und B abfällt, ist jeweils mit der angelegten Spannung V_in identisch.
Die in 1a gezeigte I-V-Kennlinie für die Speicherzelle A geht vom Zustand A0 mit hohem elektrischem Widerstand aus (a). Erreicht die an der Speicherzelle A abfallende Spannung die positive Schaltschwelle, hier 1 (b), so wird die Speicherzelle A in den Zustand A1 versetzt, und ihr elektrischer Widerstand nimmt ab. Die Leitfähigkeit nimmt sprunghaft zu, und die Steigung der I-V-Kennlinie ist bei nun folgenden Änderungen der Spannung erhöht (c). Dies gilt nicht nur, wenn die Spannung weiter erhöht wird, sondern auch, wenn sie wieder unter die positive Schaltschwelle abgesenkt wird oder gar beim Durchgang durch den Ursprung das Vorzeichen wechselt. Erst wenn die Spannung die negative Schaltschwelle, hier –1 (d), erreicht, wird die Speicherzelle A in den Zustand A0 zurückversetzt. Die Steigung der I-V-Kennlinie nimmt sprunghaft für weitere Änderungen der Spannung V wieder den ursprünglichen Wert an, unabhängig davon, ob diese Änderung in negativer oder in positiver Richtung erfolgt (e).
Die in 1b gezeigte I-V-Kennlinie für die umgekehrt gepolte Speicherzelle B geht vom Zustand B1 mit geringem elektrischem Widerstand aus. Die Steigung der Kennlinie ist hoch (a). Wird die positive Schaltschwelle, hier 1 (b), erreicht, so wird die Speicherzelle B in den Zustand B0 geschaltet. Der Widerstand erhöht sich. Die Steigung der I-V-Kennlinie nimmt für die folgenden Änderungen der Spannung V sprunghaft ab, unabhängig davon, ob die Spannung weiter erhöht oder gesenkt wird (c). Diese geringere Steigung bleibt auch erhalten, wenn die Spannung V beim Durchgang durch den Ursprung das Vorzeichen wechselt. Erst wenn die negative Schaltschwelle, hier –1 (d), erreicht ist, wird die Speicherzelle B in den Zustand B1 zurückgeschaltet. Der Widerstand nimmt ab, die Steigung der I-V-Kennlinie nimmt sprunghaft zu, unabhängig davon, ob die Spannung V im Folgenden in Richtung der negativen oder der positiven V-Achse geändert wird.
1c zeigt die I-V-Kennlinie für ein Ausführungsbeispiel des erfindungsgemäßen Speicherelements. Dieses Speicherelement umfasst die identischen, antiseriell geschalteten, resistiven Speicherzellen, deren Verhalten als Einzelzellen in den 1a und 1b mit zugehöriger Beschreibung studiert wurde. 1c zeigt auch das zugehörige Schaltbild, in dem die dargestellte Kennlinie erhalten wird. Die angelegte Spannung V_in wird durch die erfindungsgemäße Ausgestaltung des Speicherelements als Spannungsteiler nun auf zwei Spannungen V_A und V_B aufgeteilt, die über die Speicherzellen A und B abfallen. Dabei fällt über die Speicherzelle mit dem höheren Widerstand die größere Spannung ab.
Die Kennlinie beginnt bei der Kombination der Zustände A0 und B1, also im Zustand 1 des Speicherelements (a). Bei einer ersten positiven Schaltschwelle, hier 1 (b), die der minimal benötigten Auslesespannung V_R entspricht, wird die Speicherzelle A in den Zustand A1 geschaltet. Da nun beide Speicherzellen einen geringen elektrischen Widerstand aufweisen, ist der Gesamtwiderstand der Serienschaltung sprunghaft erniedrigt und die Steigung der I-V-Kennlinie für die weitere Steigerung der Spannung V erhöht (c). Die Umschaltung der Speicherzelle A in den Zustand A1 ist gegenüber der Umschaltung der Speicherzelle B in den Zustand B0 bevorzugt, weil die Speicherzelle A im Zustand A0 den höheren Widerstand aufweist und daher in dem Spannungsteiler der größte Teil der angelegten Spannung V_in über die Speicherzelle A abfällt. Erst wenn die Spannung V eine zweite positive Schaltschwelle, hier 2 (d), erreicht, die der minimal benötigten Schreibspannung V₀ entspricht, wird die Speicherzelle B in den Zustand B0 geschaltet. Der Gesamtwiderstand der Serienschaltung ist nun wieder hoch, und die Steigung der I-V-Kennlinie nimmt für künftige Änderungen der Spannung V wieder sprunghaft ab (e). Das Speicherelement befindet sich im Zustand 0. Analog gibt es zwei negative Schaltschwellen. Bei der ersten negativen Schaltschwelle, hier –1 (f), die der minimal benötigten Auslesespannung V_R auf der negativen Achse entspricht, wird Speicherzelle B in den Zustand B1 zurückgeschaltet. Diese Umschaltung ist gegenüber der Umschaltung der Speicherzelle A in den Zustand A0 bevorzugt, da die Speicherzelle B im Zustand B0 den größeren Widerstand aufweist und in dem Spannungsteiler der größte Teil der angelegten Spannung V_in über die Speicherzelle B abfällt. Da nun wieder beide Speicherzellen einen geringen Widerstand aufweisen, ist der Gesamtwiderstand erniedrigt; die Leitfähigkeit und damit die Steigung der I-V-Kennlinie steigen sprunghaft an (g). Bei einer zweiten negativen Schaltschwelle (hier –2), die der minimal benötigten Schreibspannung V₁ entspricht, wird Speicherzelle A in den Zustand A0 geschaltet (h). Der Gesamtwiderstand der Serienschaltung nimmt zu, die Leitfähigkeit und damit die Steigung der I-V-Kennlinie nehmen sprunghaft ab (i). Das Speicherelement kehrt insgesamt zurück in den Zustand 1.
Der Bereich zwischen den beiden positiven Schaltschwellen, beziehungsweise zwischen den beiden negativen Schaltschwellen, bildet jeweils das Lesefenster („read window”). Mit Spannungen in diesem Bereich kann das Speicherelement ausgelesen werden. In der Praxis wird das Lesefenster nicht voll ausgenutzt, sondern es wird zur Ober- und Untergrenze jeweils ein Sicherheitsabstand von etwa 10% eingehalten, um mögliche Streuungen der Schaltschwellen in einer Matrix aus vielen nominell identischen Speicherelementen zu berücksichtigen.
2 zeigt für das in 1b gezeigte Ausführungsbeispiel des erfindungsgemäßen Speicherelements den Zeitverlauf von Pulsen für verschiedene Operationen sowie den daraus resultierenden Zeitverlauf des durch das Speicherelement fließenden Stroms. Am unteren Rand von 2 ist jeweils angegeben, in welchem Zustand sich das Speicherelement zu welcher Zeit befindet.
Ausgehend vom Zustand 0 wird zunächst ein Puls mit der Auslesespannung V_R, hier 1, gegeben (a). Da Zustand 0 in der Zustandskombination A1 und B0 kodiert ist, ändert dieser Puls nichts an der Konfiguration der Speicherzellen. Daher führt dieser Puls auch nicht zu einer Änderung des Stroms. Eine 0 ist ausgelesen worden.
Als Nächstes wird ein Puls mit der Schreibspannung V₁, hier –2,5, gegeben (b). Dabei wird die Speicherzelle A in den Zustand A0 geschaltet, und die Speicherzelle B wird in den Zustand B1 geschaltet. Dies zeigt sich in einem kurzen Spike des Stroms durch das Speicherelement. Nachdem das Umschalten abgeschlossen ist, befindet sich das Speicherelement im Zustand 1, und der Strom nimmt wieder den ursprünglichen Wert an.
Ein anschließend gegebener Puls mit der Auslesespannung V_R (c) schaltet die Speicherzelle A in den Zustand A1. Da sich nun beide Speicherzellen im Zustand geringen Widerstands befinden, fließt für die Dauer des Pulses ein gut detektierbarer Lesestrom (Zustand „ON”). Eine 1 ist ausgelesen worden.
Da das Speicherelement durch das Auslesen den Zustand 1 verlassen hat, wird dieser als Nächstes durch einen erneuten Puls mit der Schreibspannung V₁ (d) zurück in das Speicherelement geschrieben. Es zeigt sich erneut ein kurzer Spike im Strom, da die Speicherzelle A vom Zustand A1 zurück in den Zustand A0 geschaltet wird.
Als Nächstes wird ein Puls mit der Schreibspannung V_0, hier +2,5, angelegt (e). Analog zum Schreiben einer 1 zeigt sich ein kurzer Spike im Strom (mit umgekehrter Polarität) während der Umschaltung von A0 nach A1 und von B1 nach B0.
Ein anschließender Puls mit der Auslesespannung V_R (f) ändert nichts an der Konfiguration der Speicherzellen A und B und führt daher auch nicht zu einer Änderung des Stroms durch das Speicherelement. Eine 0 ist ausgelesen worden.
3 verdeutlicht eine Worst-case-Abschätzung, welche Schwankungsbreite in den Schaltspannungen und Widerstandswerten der einzelnen Speicherzellen tolerabel ist. Dies ist insbesondere für Speichermatrizen aus sehr vielen nominell identischen Speicherelementen relevant.
In 3 ist in einem Ausschnitt aus der I-V-Kennlinie des in 1b gezeigten Ausführungsbeispiels eingezeichnet, wie sich eine Streuung in den Schaltspannungen und Widerstandswerten der Speicherzellen A und B von bis zu ±10% auf die Streuung der ersten und der zweiten positiven Schaltschwelle sowie der Zerstörschwelle des Speicherelements fortpflanzt. Es sind diejenigen Bereiche markiert, in denen die erste positive Schaltschwelle (a), die zweite positive Schaltschwelle (b) und die Zerstörschwelle (c) auf Grund der angenommenen Streuung von ±10% in den Parametern der Speicherzellen jeweils streuen kann. Unter der V-Achse sind jeweils die Fenster angegeben, die unter Berücksichtigung dieser Streuungen für die höchstzulässige, an einem nicht adressierten Speicherelement anliegende Spannung (d), für die Auslesespannung V_R (e) sowie für die Schreibspannung V₀ (f) verbleiben. Da für alle drei Parameter ausreichend große und nicht überlappende Fenster verbleiben, ist eine Streuung von bis zu ±10% in den Kenngrößen der einzelnen Speicherzellen durchaus tolerabel.
In 4 ist ein Ausführungsbeispiel des erfindungsgemäßen Speicherelements mit einem weiteren Widerstand R, der mit den Speicherzellen A und B in Serie geschaltet ist, skizziert. Die I-V-Kennlinie einschließlich der Schaltschwellen entspricht der in 1c gezeigten Kennlinie. Selbst wenn die Kennlinien der Speicherzellen A und B, anders als in den 1a und 1b dargestellt, nicht symmetrisch um den Ursprung sind, kann durch den erfindungsgemäß vorgesehenen weiteren Widerstand für das Speicherelement als Ganzes noch eine um den Ursprung symmetrische Kennlinie erzielt werden. Der weitere Widerstand R im Spannungsteiler bewirkt durch die über ihn abfallende Spannung V_R, dass in der Kombination der Zustände A1 und B1 gleiche Spannungen V_A und V_B über die Speicherzellen A und B abfallen. In dem Ausführungsbeispiel ist der Widerstandswert von R siebenmal so groß wie die Widerstandswerte der Speicherzellen A und B in den Zuständen A1 und B1.
Je symmetrischer die Kennlinie um den Ursprung ist, desto größer ist das Lesefenster für die Auslesespannung V_R.
In 5 ist ein Ausführungsbeispiel einer erfindungsgemäßen Speichermatrix skizziert. Die Wordlines W verlaufen senkrecht, die Bitlines B verlaufen waagerecht. Zwischen eine Wordline W und eine Bitline B ist jeweils ein erfindungsgemäßes Speicherelement S geschaltet. Jede Wordline W kann von einem Spaltendekoder CD über einen ihr zugeordneten Transistor TC mit einer Spannung beaufschlagt werden. Jede Bitline B kann von einem Zeilendekoder RD über einen ihr zugeordneten Transistor TR mit einer Spannung beaufschlagt werden.
Jede Bitline B ist über einen Sensorwiderstand SR mit Masse verbunden. Sofern eine Bitline B über den ihr zugeordneten Transistor TR mit einer Spannung beaufschlagt wird, stellt dieser Transistor gleichzeitig auch eine Verbindung zwischen dieser Bitline B und einem Spannungsmessgerät M her, das eine Ausgangsspannung V_out liefert.
Zu einer gegebenen Zeit werden immer nur eine Wordline W und eine Bitline B durch die Dekoder CD und RD angesteuert. Damit wird genau das zwischen diese Wordline W und diese Bitline B geschaltete Speicherelement S adressiert. Die an die Wordline W und die Bitline B angelegten Spannungen werden dabei so gewählt, dass am adressierten Speicherelement S insgesamt die Auslesespannung V_R anliegt. Befindet sich dieses Speicherelement S im Zustand 0, so bewirkt nur die an die angesteuerte Bitline B angelegte Spannung einen Stromfluss durch den Sensorwiderstand SR dieser Bitline B und damit einen Spannungsabfall an diesem Sensorwiderstand SR. Dieser Spannungsabfall wird vom Spannungsmessgerät M registriert. Befindet sich das Speicherelement S dagegen im Zustand 1, so wird es durch die Auslesespannung VR insgesamt in den Zustand ON mit geringem Widerstand versetzt. Der daraufhin durch das Speicherelement fließende Lesestrom bewirkt einen zusätzlichen Spannungsabfall am der Bitline B zugeordneten Sensorwiderstand SR, der vom Spannungsmessgerät M registriert wird.
Parasitäre Ströme durch nicht adressierte Speicherelemente S werden durch die erfindungsgemäße Ausgestaltung der Speicherelemente vorteilhaft minimiert. Sie können jedoch nicht vollständig zum Verschwinden gebracht werden. Jeder parasitäre Strom fließt ebenfalls über den Sensorwiderstand SR und liefert daher einen zusätzlichen Beitrag zum Spannungsabfall über diesem Sensorwiderstand, der vom Spannungsmessgerät M registriert wird. Daher gibt es eine endliche Anzahl Speicherelemente S, ab der sich die Spannungen, die das Spannungsmessgerät M beim Auslesen einer 0 beziehungsweise einer 1 aus dem adressierten Speicherelement S registriert, nicht mehr sicher voneinander unterscheiden lassen.
In 6a ist für eine Speichermatrix mit resistiven Speicherelementen nach dem Stand der Technik, die nur aus einer Speicherzelle bestehen, und in 6b für die erfindungsgemäße Speichermatrix jeweils das Verhältnis ΔV des Spannungshubs zwischen den beim Auslesen einer 0 und beim Auslesen einer 1 vom Spannungsmessgerät M registrierten Spannungen V_out und der Betriebsspannung der Speichermatrix in Abhängigkeit der Anzahl n der Speicherelemente in der Speichermatrix aufgetragen. Welches Verhältnis ΔV für ein technisch sicheres Auslesen erforderlich ist und welche Maximalzahl Speicherelemente die Speichermatrix aufweisen darf, damit diese Anforderung gerade noch erfüllt ist, hängt davon ab, wie aufwändig das Spannungsmessgerät M ausgeführt ist.
Selbst wenn nur ein Spannungshub ΔV von 10% der Betriebsspannung gefordert wird, was beim derzeitigen Stand der Technik in der Analogelektronik keine große Herausforderung mehr darstellt, stößt die Speichermatrix nach dem Stand der Technik schon bei einer Größe von nur 8 Speicherelementen an diese, in den 6a und 6b als gestrichelte Linie eingezeichnete, Grenze. Dagegen befindet sich in der erfindungsgemäßen Speichermatrix der Spannungshub auch bei 100.000 vorhandenen Speicherelementen noch weit oberhalb der Schwelle von 10%. Damit stößt die erfindungsgemäße Speichermatrix in die für die Datenverarbeitung relevanten Dimensionen vor.

Claims

Speicherelement mit mindestens einem ersten stabilen Zustand 0 und einem zweiten stabilen Zustand 1, welches durch Anlegen einer ersten Schreibspannung V₀ in den Zustand 0 und durch Anlegen einer zweiten Schreibspannung V₁ in den Zustand 1 überführbar ist, wobei die beiden Zustände 0 und 1 sich bei Anlegen einer Auslesespannung V_R, welche betragsmäßig kleiner ist als die Schreibspannungen V₀ und V₁, in unterschiedlichen elektrischen Widerstandswerten des Speicherelements manifestieren, dadurch gekennzeichnet, dass das Speicherelement eine Serienschaltung von mindestens zwei Speicherzellen A und B aufweist, welche jeweils einen stabilen Zustand A0 bzw. B0 mit höherem elektrischem Widerstand und einen stabilen Zustand A1 bzw. B1 mit geringerem elektrischem Widerstand aufweisen.
Speicherelement nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass die Speicherzellen A und B derart verschaltet sind, dass der Zustand 0 des Speicherelements in der Kombination der Zustände A1 und B0 kodiert ist und dass der Zustand 1 des Speicherelements in der Kombination der Zustände A0 und B1 kodiert ist.
Speicherelement nach vorhergehendem Anspruch, gekennzeichnet durch eine derartige Dimensionierung der Speicherzellen A und B sowie der Auslesespannung V_R, dass die Auslesespannung V_R den Zustand A1 einstellt und den Zustand der Speicherzelle B unverändert lässt.
Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schreibspannungen V₀ und V₁ unterschiedliche Vorzeichen aufweisen.
Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen A und B antiseriell verschaltet sind.
Speicherelement nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass die Speicherzellen A und B in den Zuständen A0 und B0 bzw. A1 und B1 jeweils nominell gleiche Widerstandswerte aufweisen.
Speicherelement nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine derartige Dimensionierung der Speicherzellen A und B, dass sich der elektrische Widerstand mindestens einer der Speicherzellen A und B beim Übergang vom Zustand A0 in den Zustand A1 bzw. vom Zustand B1 in den Zustand B1 um einen Faktor zwischen 10² und 10⁶ ändert.
Speicherelement nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass sich der elektrische Widerstand mindestens einer der Speicherzellen A und B beim Übergang vom Zustand A0 in den Zustand A1 bzw. vom Zustand B0 in den Zustand B1 um einen Faktor zwischen 10³ und 10⁵ ändert.
Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass es als Stapelung aus einer ersten metallischen Elektrode, einer ersten Schicht aktiven Materials mit veränderlichem elektrischem Widerstand, einer zweiten metallischen Elektrode, einer weiteren Schicht aktiven Materials mit veränderlichem elektrischem Widerstand und einer dritten metallischen Elektrode ausgebildet ist.
Speicherelement nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass sich wenigstens das Metall der zweiten Elektrode vom Material der ersten und/oder der dritten Elektrode unterscheidet.
Speicherelement nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass mindestens das Metall der zweiten Elektrode edler oder unedler ist als die Metalle der ersten und der dritten Elektrode.
Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein weiterer Widerstand R mit den Speicherzellen A und B in Serie geschaltet ist.
Speicherelement nach vorhergehendem Anspruch, gekennzeichnet durch eine derartige Dimensionierung des Widerstands R, dass die I-V-Kennlinie des Speicherelements symmetrisch um den Ursprung ist, wenn in dem Speicherelement die Kombination der Zustände A1 und B1 der Speicherzellen A und B vorliegt.
Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine der Speicherzellen ein ionenleitendes Material als aktives Material enthält.
Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine der Speicherzellen GeSe oder MSQ als aktives Material enthält.
Speichermatrix mit einer Vielzahl von als Leiterbahnen ausgebildeten Wordlines und diese kreuzenden Bitlines, dadurch gekennzeichnet, dass an Kreuzungsorten von Wordlines und Bitlines Speicherelemente nach einem der vorhergehenden Ansprüche angeordnet sind.
Speichermatrix nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass jede Wordline und jede Bitline einander an höchstens einem Ort kreuzen.
Speichermatrix nach einem der vorhergehenden 2 Ansprüche, dadurch gekennzeichnet, dass die Wordline und die Bitline an jedem Kreuzungsort jeweils mit höchstens einem Speicherelement leitend verbunden sind.
Speichermatrix nach einem der vorhergehenden 3 Ansprüche, dadurch gekennzeichnet, dass an jedem Kreuzungsort höchstens ein Speicherelement zwischen die Wordline und die Bitline geschaltet ist.
Verfahren zum Betreiben einer Speichermatrix nach einem der vorhergehenden 4 Ansprüche, dadurch gekennzeichnet, dass die durch Anlegen der Auslesespannung V_R an ein Speicherelement ausgelesene Information anschließend erneut in dem Speicherelement hinterlegt wird.
Verfahren nach vorhergehendem Anspruch, dadurch gekennzeichnet, dass die Schreibspannungen V₀ und/oder V₁ und/oder die Lesespannung V_R jeweils zum Teil über die Wordline und über die Bitline vorgelegt werden.
Verfahren nach einem der vorhergehenden Verfahrensansprüche, dadurch gekennzeichnet, dass beim Anlegen der Schreibspannungen V₀ und/oder V₁ und/oder der Auslesespannung V_R an ein Speicherelement eine Spannung mit anderem Vorzeichen an mindestens ein weiteres Speicherelement angelegt wird.