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Stand der Technik
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Die
Erfindung betrifft ein Verfahren sowie eine Vorrichtung zur Diagnose
eines Kommunikationssystems hinsichtlich asymmetrischer Verzögerung.
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Die
asymmetrische (Signal-)Verzögerung eines Bauelements ist
der Unterschied zwischen der Durchlaufverzögerung einer
steigenden und der Durchlaufverzögerung einer fallenden
Signalflanke durch das Bauelement. In einem FlexRay-Kommunikationssystem
müssen die aufsummierten Asymmetriebeiträge aller
Bauelemente berücksichtigt werden. Dabei treten sowohl
systematische Anteile der asymmetrischen Verzögerung als
auch stochastische Anteile auf. Die indirekte Fehlererkennung im Stand
der Technik erfasst dabei nur ein Überschreiten der Gesamtakzeptanz
des Kommunikationssystems gegenüber asymmetrischer Verzögerung
(Dekodierungsfehler).
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In
der
WO2006/114370
A1 wird beschrieben, die asymmetrische Verzögerung
in einem Kommunikationssystem zu messen und durch variables Einstellung
des Abtastpunkts bei der Bitabtastung teilweise auszugleichen. Weiterhin
wird in der
WO2008/107380
A1 die Bestimmung der asymmetrischen Verzögerung
in einem Kommunikationssystem durch eine integrierte Schaltung offenbart.
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Offenbarung der Erfindung
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Vorteile der Erfindung
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Das
erfindungsgemäße Verfahren und die erfindungsgemäße
Vorrichtung haben demgegenüber den Vorteil, dass die asymmetrische
Verzögerung zur Diagnose mit mindestens einem Schwellwert
verglichen wird und dadurch eine Implementierung von vorgebbaren
Sicherheitsschranken für die asymmetrische Verzögerung
möglich ist, welche kleiner als die Gesamtakzeptanz des
Kommunikationssystems gegenüber asymmetrischer Verzögerung sind.
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Weitere
Vorteile und Verbesserungen ergeben sich durch die Merkmale der
abhängigen Ansprüche.
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Bevorzugterweise
erfolgt der Vergleich der asymmetrischen Verzögerung mit
einem Schwellwert durch eine Abtastung einer zeitlichen Abfolge
eintreffender Flanken eines Datensignals und die Abtastzeitpunkte
der Abtastung ergeben sich aus einem Verzögern des Datensignals
um den mindestens einen Schwellwert. In einer solchen Ausgestaltung
lassen sich die erfindungsgemäßen Vorteile schaltungstechnisch
besonders einfach realisieren.
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In
einer vorteilhaften Variante wird die asymmetrische Verzögerung
bezüglich einer Verzögerung einer steigenden Flanke
gegenüber einer fallenden Flanke nach früh mit
mindestens einem ersten Schwellwert sowie bezüglich einer
Verzögerung der steigenden Flanke gegenüber der
fallenden Flanke nach spät mit mindestens einem zweiten
Schwellwert verglichen. Dadurch ist die Art der asymmetrischen Verzögerung
bestimmbar und eine Diagnose auf beide Arten der asymmetrischen
Verzögerung durchführbar.
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Besonders
vorteilhaft ist, wenn bei der Überschreitung mindestens
eines Schwellwerts eine Fehlermeldung generiert wird. Eine solche
Fehlermeldung gibt die Möglichkeit, in der Diagnose des
Kommunikationssystems auf eine Überschreitung von kritischen
Schwellwerten aufmerksam zu machen, bevor die Gesamtakzeptanz des
Kommunikationssystem gegenüber asymmetrischer Verzögerung
erreicht ist.
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Zweckmäßiger
Weise werden im Fall eines Vergleichs mit verschiedenen Schwellwerten
verschiedene Fehlermeldungen bei der Überschreitung der
verschiedenen Schwellwerte generiert, um die Schwere der Überschreitung
kennzeichnen zu können.
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In
einer weiteren bevorzugten Ausführung ist mindestens einer
der Schwellwerte gleich der Gesamtakzeptanz des Kommunikationssystem
gegenüber asymmetrischer Verzögerung, womit eine
zum Teil redundante Überwachung dieser kritischen Überschreitung
zur im Stand der Technik üblichen Überwachung,
z. B. durch cyclic redundancy check (CRC), gegeben ist.
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Vorteilhafterweise
weisen in der erfindungsgemäßen Vorrichtung die
Mittel zum Vergleich der asymmetrischen Verzögerung mit
mindestens einem Schwellwert sequentielle Schaltelemente auf, wodurch
die erfindungsgemäße Vorrichtung kostengünstig
und zweckmäßig realisiert werden kann.
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Weiterhin
vorteilhaft ist, wenn die Vorrichtung zur Generierung eines Fehlersignals
kombinatorische Schaltelemente aufweist, wodurch ebenfalls eine
kostengünstige und zweckmäßige Realisation der
erfindungsgemäßen Vorrichtung ermöglicht
wird.
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Zeichnungen
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Ausführungsbeispiele
der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden
Beschreibung näher erläutert. Die Zeichnungen sind
lediglich beispielhaft und schränken den allgemeinen Erfindungsgedanken
nicht ein.
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Dabei
zeigen:
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1 ein
beispielhaftes Abtastmodul,
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2 ein
beispielhaftes Fehlermodul,
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3 eine
weiteres beispielhaftes Fehlermodul,
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4 beispielhafte
Signalverläufe für Asymmetrie der steigende Flanke
nach früh (ohne Fehler),
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5 beispielhafte
Signalverläufe für Asymmetrie der steigenden Flanke
nach spät (ohne Fehler),
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6 beispielhafte
Signalverläufe für Asymmetrie der steigenden Flanke
nach früh (mit Fehler),
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7 beispielhafte
Signalverläufe für Asymmetrie der steigenden Flanke
nach spät (mit Fehler),
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8 beispielhafte
Signalverläufe für Asymmetrie der steigenden Flanke
nach früh (Einzelfehler durch dynamische Störung),
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9 eine
vorteilhafte Ausführungsform einer erfindungsgemäßen
Vorrichtung in einem Bustreiber und
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10 eine
vorteilhafte Ausführungsform einer erfindungsgemäßen
Vorrichtung in einem Kommunikations-Controller.
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Beschreibung der Ausführungsbeispiele
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Im
Folgenden wird die Erfindung anhand von Ausführungsbeispielen
detailliert beschrieben. Dabei wird beispielhaft als Kommunikationssystem
zur Beschreibung ein FlexRay-Bussystem herangezogen, ohne die Verwendung
der Erfindung für andere Kommunikationssysteme und insbesondere
Bussysteme einzuschränken.
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Bei
FlexRay erfolgt die Übertragung über eine Vielzahl
von Bauelementen, die in einer Topologie verbaut sind und die eine
asymmetrische Verzögerung der Signalflanken über
die gesamte Signalwirkkette vom Sender bis zum Empfänger
bewirken. Dazu tragen bei z. B. aktive Sternknoten, Transceiver,
Eingangs- und Ausgangsbuffer, Kanal- und PCB-Unsymmetrien, sowie
EMV-Einflüsse. Asymmetrische Verzögerung ist dabei definiert
als der Unterschied zwischen der Durchlaufverzögerung einer steigenden
und der Durchlaufverzögerung einer fallenden Flanke durch
ein Bauelement.
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Die
Ursachen der asymmetrischen Verzögerungen können
unterteilt werden in statische (bzw. systematische) und dynamische
(bzw. stochastische) Anteile. Die statischen Anteile sind vom Betriebspunkt
(Temperatur, Versorgungsspannung) abhängig und liegen fest
innerhalb spezifizierter Grenzen. Die dynamischen Anteile setzen
sich aus dem EMV-bedingten Jitter von Signalflanken sowie aus Jitter
bedingt durch stochastische Prozesse im Halbleiter zusammen.
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Statische
und dynamische Anteile addieren sich zur Gesamtasymmetrie. Wahrnehmbar
und messbar ist stets die Summe aus beiden Anteilen. Die maximal
zulässige asymmetrische Verzögerung wird durch
das Übertragungsprotokoll eines Kommunikationssystems bestimmt,
welches im Fall eines FlexRay-Busses beispielsweise vorgibt, dass
eine nominale Bitdauer 8-fach abgetastet wird und beim Abtastzählerstand
fünf der Wert übernommen wird. Bei der FlexRay-Spezifikation
2.1 beispielsweise sind maximal 37,5 ns Asymmetrie im Übertragungskanal
für eine fehlerfreie Dekodierung erlaubt.
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Wird
die maximal zulässige asymmetrische Verzögerung überschritten,
so wird der falsche Wert abgetastet, der Fehler wird über
CRC (cyclic redundancy check) erkannt (bis zu einem Hamming-Abstand
von 6). Als Reaktion auf erkannte fehlerhafte Übertragung
können die übertragenen Daten verworfen werden.
Wird der Hamming-Abstand durch die Anzahl falsch dekodierter Datenbits überschritten,
so sind auch unerkannte Verfälschungen von Daten möglich.
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Die
CRC-Überprüfung meldet ausschließlich fehlerhafte
Dekodierung, nicht aber die Überschreitung einer unter
der maximal zulässigen Asymmetrieakzeptanz liegenden Akzeptanzgrenze
für statische Asymmetrie. Mit dem vorgeschlagenen Verfahren
ist die Erkennung der Überschreitung einer Asymmetriegrenze
möglich, welche unterhalb der durch die Dekodierung gegebenen,
maximal zulässigen Asymmetrieakzeptanz liegt.
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Für
die Systemauslegung müssen alle asymmetrieverursachenden
Bauelemente in der Wirkkette vom sendenden zum empfangenden Kommunikations-Controller
berücksich tigt werden. Dazu werden die einzelnen Asymmetriebeiträge
aus Datenblättern oder Abschätzungen entnommen
und aufsummiert.
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Die
asymmetrische Verzögerung einer Komponente unterliegt einer
Wahrscheinlichkeitsverteilung, die sich komponentenspezifisch aus
Fertigungsstreuungen ergibt. Aus dem Zentralen Grenzwertsatz folgt,
dass sich die Verteilung einer gewichteten Summe von n unabhängigen,
beliebig verteilten Zufallsvariablen mit wachsendem n zunehmend
einer Normalverteilung annähert. Der Zentrale Grenzwertsatz
ist dabei sehr weitreichend. Er gilt sowohl für unsymmetrische
Einzelverteilungen als auch für gemischte stetige und diskrete
Verteilungen. Daher kann angenähert von einer resultierenden
Dichtefunktion der asymmetrischen Verzögerung in Form einer
Normalverteilung ausgegangen werden. Selbstverständlich
sind die Verteilungen der Asymmetrie einzelner Komponenten unbekannt,
diese lassen sich möglicherweise nach längerer
Fertigungsdauer konkret benennen. Daher kann auch nicht von einem
bestimmten vorhersagbaren Mittelwert oder einer vorhersagbaren Varianz
ausgegangen werden.
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Es
ergibt sich eine hohe Anzahl von Systemen, die problemlos die maximal
erwünschte statische asymmetrische Verzögerung
unterschreiten. Eine geringe Anzahl von Systemen überschreitet
diese Grenze aber möglicherweise. Da die Wahl der Grenze
auch von der Hinzunahme möglicher Sicherheitsreserven abhängt,
ist die Anzahl der überschreitenden Systeme selbstverständlich
vom spezifischen Aufbau eines Netzwerkes und der verwendeten Komponenten
abhängig. Sofern die verwendeten Bauelemente eine Überschreitung
einer maximal erwünschten statischen Asymmetrie zulassen,
welche unterhalb der Gesamtakzeptanz des Systems gegenüber
asymmetrischer Verzögerung liegt, können die betreffenden
Systeme mit aktuell verfügbaren Methoden nicht erkannt
werden, da ein geschlossener Signalpfad hierfür bei FlexRay
nicht vorgesehen ist. Falls also die statische Asymmetrie oberhalb
der erwünschten Grenze liegt, aber noch unterhalb der Gesamtasymmetrieakzeptanz
des Systems, wird ohne Einprägen von EMV-Störungen
ein solches System nicht erkannt (z. B. durch Fehlermeldung des CRC).
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Bei
Systemen, deren rechnerische statische Gesamtasymmetrie im worst
case (d. h. alle verbauten Komponenten tragen zugleich mit maximal
spezifizierter Asymmetrie zur Gesamtasymmetrie bei) zuzüglich
der maximal erwartbaren stochastischen Beiträge die Gesamtasymmetrieakzeptanz
des Decoders überschreiten, ist nach Stand der Technik
keine Erkennung möglich, sofern die Gesamtasymmetrie ohne
maximale EMV-Belastung noch unterhalb der Gesamtasymmetrieakzeptanz
liegt. Falls ein derartiges System aber im Betrieb einer hohen EMV-Belastung
ausgesetzt wird, und damit die Gesamtasymmetrieakzeptanz überschritten
wird, treten möglicherweise Verfügbarkeitsprobleme
auf.
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Hier
setzt die vorliegende Erfindung an und beschreibt ein Verfahren,
mit dem – z. B. am Bandende bei assemblierten Systemen – diejenigen
Kommunikationssysteme ermittelt werden können, die ein maximal
erwünschtes Maß an (statischer) Asymmetrie überschreiten.
Es wird gezeigt, dass das vorgeschlagene Verfahren mit wenigen digitalen
Standardkomponenten zu realisieren ist und somit ohne nennenswerten
Flächenmehrbedarf oder zusätzlichen Kostenaufwand
in Komponenten integriert werden kann. Die Meldung der Überschreitung
der vorgegebenen Akzeptanzgrenze für (statische) Asymmetrie bildet
dabei einen geschlossenen Signalpfad im Gegensatz zur statistisch
basierten Verknüpfung von Annahmen über die Asymmetrie
der Einzelkomponenten.
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Die
auftretende stochastische Asymmetrie kann vom Hersteller durch geeignete
Messverfahren (Störfestigkeitsuntersuchungen, EMV-Messungen) bestimmt
werden. Wird das Ausfallkriterium CRC verwendet, muss das System
vor den Messungen mit hinreichend großer statischer Asymmetrie
vorgeprägt werden. Die maximal zulässige statische
Asymmetrie eines Systems kann man mit der ermittelten maximalen
stochastischen Asymmetrie aus der zulässigen Gesamtasymmetrie
berechnen. Bei FlexRay ist die gesamte Asymmetrieakzeptanz 37,5
ns entsprechend der FlexRay Spezifikation v2.1 Revision B. Somit
ist von 37,5 ns die ermittelte maximale stochastische Asymmetrie
zu subtrahieren, um die maximal zulässige statische Asymmetrie
zu berechnen.
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Die
maximal zulässige statische Asymmetrie ist allerdings der
Maximalwert. Hiervon ist die mögliche Schwankungsbreite
der gesamten statischen Asymmetrie (Alterung der Komponenten, Temperatureinflüsse,
Versorgungsspannung, ...) zu subtrahieren, um die realisierte statische
Asymmetrieakzeptanzgrenze zu bestimmen. Die derart hergeleitete statische
Asymmetrieakzeptanzgrenze wird in der nachfolgend beschriebenen
Schaltung als Grenzwert für die Erkennung einer möglichen Überschreitung als
Referenzwert verwendet. Daneben ist es natürlich möglich,
andere oder weitere Akzeptanz- Schwellwerte für die asymmetrische
Verzögerung zu definieren, bei deren Überschreitung
gegebenenfalls Fehlersignale ausgegeben werden, gegebenenfalls verschiedene
Fehlermeldungen bei der Überschreitung verschiedener Akzeptanzschwellen.
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Unsere
Erfindung geht also von einem Kommunikationssystem aus, in dem über
eine Kommunikationsleitung Daten übertragen werden. Für
dieses Kommunikationssystem soll eine Diagnose auf asymmetrische
Verzögerung durchgeführt werden. Dazu wird vorgeschlagen,
das Datensignal einer erfindungsgemäßen Vorrichtung
parallel zur Kommunikationsleitung zuzuführen. Diese erfindungsgemäße Vorrichtung
vergleicht die asymmetrische Verzögerung des Datensignals
mit vorgegebenen, maximal gewünschten Schwellwerten und
gibt gegebenenfalls bei Überschreitung dieser Schwellwerte
ein weiterverwertbares Fehlersignal aus.
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Als
eine schaltungstechnisch einfache Ausgestaltung einer solchen erfindungsgemäßen
Vorrichtung zeigt 1 das Abtastmodul 100.
Das Abtastmodul 100 weist einen Dateneingang 101 auf
sowie einen ersten Ergebnisausgang 102 und einen zweiten
Ergebnisausgang 103. Der Dateneingang 101 ist über
eine Kommunikationsverbindung 104 angeschlossen an die
Dateneingänge eines ersten D-Flipflops 110 und
eines zweiten D-Flipflop 120 sowie an eine erste Verzögerungseinheit 111 und
eine zweite Verzögerungseinheit 121. Die erste
Verzögerungseinheit 111 hat Zugriff auf einen
ersten Referenzwert 112, die zweite Verzögerungseinheit 121 hat
Zugriff auf einen zweiten Referenzwert 122. Weiterhin ist
die erste Verzögerungseinheit 111 über
eine Kommunikationsverbindung 113 mit dem Clockeingang
des ersten D-Flipflops 110 verbunden und die zweite Verzögerungseinheit über
eine Kommunikationsverbindung 123 mit dem Clockeingang
des zweiten D-Flipflops 120 verbunden. Der Ausgang des
ersten D-Flipflops 110 ist mit dem ersten Ergebnisausgang 102 und
der Ausgang des zweiten D-Flipflops 120 mit dem zweiten
Ergebnisausgang 103 verbunden.
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Die
Funktionsweise der in 1 gezeigten Vorrichtung geht
dabei von einem binären Datensignal (Pegel niedrig = logisch „0” bzw.
Pegel hoch = logisch „1”) aus und ist auf das
Vorhandensein der logischen Datentripel „101” und „010” angewiesen. Das
binäre Datensignal liegt an den Dateneingängen der
D-Flipflops 110 und 120 an. Außerdem
wird das binäre Datensignal durch die Verzögerungseinheit 111 um
einen Referenzwert 112 konstant zeitlich verzögert
und an den Clockeingang des D-Flipflops 110 ge geben. Analog
wird das binäre Datensignal durch die Verzögerungseinheit 121 um
einen Referenzwert 122 konstant zeitlich verzögert
und an den Clockeingang des D-Flipflops 120 gegeben.
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Dabei
tastet D-Flipflop 110 das binäre Datensignal an
seinem Dateneingang zu den Zeitpunkten ab, wenn steigende Flanken
an seinem Clockeingang anliegen. Dagegen tastet D-Flipflop 120 das
binäre Datensignal an seinem Dateneingang zu den Zeitpunkten
ab, wenn fallende Flanken an seinem Clockeingang anliegen.
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Die
Referenzwerte 112 und 122 werden nun so gewählt,
dass sie die gewünschten, maximalen Asymmetriewerte widerspiegeln.
Der Arbeitspunkt der Verzögerungseinheiten kann entweder
aus zuvor ermittelten und abgespeicherten Werten bestimmt, oder
in einem Abgleichvorgang gegenüber einer Referenz während
dem Betrieb ermittelt werden. Letztere Alternative ist in 1 durch
den Zugriff der Verzögerungseinheiten 111 und 121 auf
die Referenzwerte 112 bzw. 122 schematisch dargestellt.
Die um die Referenzwerte 112 bzw. 122 verzögerten
Datensignale werden an die Takteingänge der D-Flipflops 110 und 120 geführt.
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Der
Grad der Verzögerung durch die Verzögerungseinheiten 111 und 121 bzw.
durch die Referenzwerte 112 und 122 bestimmt sich
aus den (statischen) Asymmetrieakzeptanzgrenzen. Es gibt zwei mögliche
Orientierungen dieser Grenzen, eine beschreibt die Asymmetrieakzeptanz
der steigenden Flanke gegenüber der fallenden Flanke nach
früh, die andere die Asymmetrieakzeptanz der steigenden Flanke
gegenüber der fallenden Flanke nach spät. Im Ausgestaltungsbeispiel
in 1 wird die Verzögerung durch Verzögerungseinheit 111 bzw.
Referenzwert 112 bestimmt aus der Differenz der nominalen Bitdauer
(bei FlexRay sind das beispielsweise 100 ns bei 10 Mbit/s) und der
gewünschten, maximalen (statischen) Asymmetrieakzeptanz
der steigenden Flanke gegenüber der fallenden Flanke nach
spät. Die Verzögerung durch Verzögerungseinheit 121 bzw. Referenzwert 122 wird
bestimmt aus der Differenz der nominalen Bitdauer und der gewünschten,
maximalen (statischen) Asymmetrieakzeptanz der steigenden Flanke
gegenüber der fallenden Flanke nach früh.
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Wie
beschrieben ist eines der beiden D-Flipflops aktiv bei steigenden
Flanken (110), das andere D-Flipflop bei fallenden Flanken
(120). Die nichtinvertierten Ausgangssig nale der D-Flipflops 110 und 120 werden
als Ergebnisse der Abtastung den Ergebnisausgängen 102 und 103 zugeführt.
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Der
Wechsel von niedrigem Pegel zu hohem Pegel eines Datensignals am
Dateneingang 101 wird somit (wie auch das ganze übrige
Signal) um den Referenzwert 112 verzögert von
der Verzögerungseinheit 111 an den Clockeingang
des D-Flipflops 110 gegeben. Dies bedeutet, dass auf eine
steigende Flanke des Datensignals am Dateneingang des Flipflops 110 um
den Referenzwert 112 verzögert eine Abtastung
durch die dann auftretende steigende Flanke am Clockeingang des
Flipflops 110 folgt. Als Resultat der Abtastung wird am
Ausgang des Flipflops 110 eine „1” ausgegeben,
wenn die Asymmetrie der steigenden Flanke nach spät nicht
größer ist als die durch den Referenzwert 112 repräsentierte,
maximal gewünschte asymmetrische Verzögerung „steigende Flanke
nach spät”, und eine „0” für
den Fall einer Überschreitung.
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Analog
dazu wird der Wechsel von hohem Pegel zu niedrigem Pegel eines Datensignals
am Dateneingang 101 (wie auch das ganze übrige
Signal) um den Referenzwert 122 verzögert von
der Verzögerungseinheit 121 an den Clockeingang
des D-Flipflops 120 gegeben. Damit folgt auf eine fallende
Flanke des Datensignals am Dateneingang des Flipflops 120 um
den Referenzwert 122 verzögert eine Abtastung
durch die dann auftretende fallende Flanke am Clockeingang des Flipflops 120.
Als Resultat der Abtastung wird am Ausgang des Flipflops 120 eine „0” ausgegeben,
wenn die Asymmetrie der steigenden Flanke nach früh nicht
größer ist als die durch den Referenzwert 122 repräsentierte,
maximal gewünschte asymmetrische Verzögerung „steigende Flanke
nach früh”, und eine „1” für
den Fall einer Überschreitung.
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Eine Überschreitung
einer der Referenzwerte resultiert also entweder in einer logischen „0” am Ergebnisausgang 102 oder
in einer logischen „1” am Ergebnisausgang 103.
Damit werden mit der in 1 gezeigten Vorrichtung 100 erfindungsgemäß die asymmetrische
Verzögerung „steigende Flanke nach früh” und
die asymmetrische Verzögerung „steigende Flanke
nach spät” jeweils mit einem Schwellwert verglichen
und abhängig von einer Überschreitung werden verschiedene
(Fehler-)Signale an den Ergebnisausgängen der Vorrichtung
ausgegeben.
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Es
werden in dieser Ausgestaltung sequentielle Schaltelement (D-Flipflops)
und Elemente zur zeitlichen Verzögerung verwendet, um bei
zusammengebauten Kommunikationssystemen die Überschreitung
einer bestimmten vorgegebenen (statischen) Gesamtasymmetrie durch
Bewertung der zeitlichen Abfolge eintreffender Datensignalflanken zu
erkennen. Die Bewertung der im Gesamtsystem vorliegenden statischen
Asymmetrie erfolgt durch Abtastung des Datensignals an Abtastzeitpunkten, die
sich aus dem verzögerten Datensignal ableiten. Allerdings
sind auch andere Ausgestaltungen denkbar, bei denen asymmetrische
Verzögerung mit einem Schwellwert oder mehreren Schwellwerten
verglichen wird.
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In
einer vorteilhaften Ausgestaltung können die Verzögerungseinheiten 111 und 121 als
programmierbare Verzögerungseinheiten realisiert sein,
wie sie z. B. aus dem Stand der Technik bekannt sind. Eine solche
Verzögerungseinheit wird beispielsweise von der Firma Dallas
Semiconductor Corp., Dallas, Texas, 75244, USA, einer Tochtergesellschaft
von Maxim Integrated Products, Inc., Sunnyvale, Calif. 94086, USA
unter der Bezeichnung „DS1021-50” angeboten und
vertrieben. Bei dieser bekannten Verzögerungseinheit von
Dallas Semiconductor können Verzögerungszeiten
von 10–140 ns mit einer Genauigkeit von 0,5 ns eingestellt
werden. Die Programmierung der bekannten Verzögerungseinheit
erfolgt durch Setzen und Löschen mehrerer Bits, beispielsweise
durch 8 Bits.
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Die
Signale an den Ergebnisausgängen 102 und 103 des
Abtastmoduls 100 aus 1 können durch
verschieden ausgestaltbare Schaltungen weiterverarbeitet werden. 2 zeigt
als vorteilhafte Ausgestaltung einer solchen Schaltung das Fehlermodul 200 als
optionalen Bestandteil einer erfindungsgemäßen
Vorrichtung. Das Fehlermodul 200 weist einen ersten Ergebniseingang 202 und
einen zweiten Ergebniseingang 203 auf. Dabei ist der erste Ergebniseingang 202 mit
einem ersten Vergleichselement 204 und der zweite Ergebniseingang 203 mit einem
zweiten Vergleichselement 205 verbunden. Das erste Vergleichselement 204 und
das zweite Vergleichselement 205 sind jeweils mit einem
Eingang des Schaltelements 206 verbunden. Der Ausgang des
Schaltelements 206 ist mit dem Fehlerausgang 201 des
Fehlermoduls 200 verbunden.
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In
einer kombinierten Ausgestaltung aus Abtastmodul 100 (1)
und Fehlermodul 200 (2), könnten
z. B. Ergebnisausgang 102 aus 1 mit Ergebniseingang 202 aus 2 und
Ergebnisausgang 103 aus 1 mit Ergebniseingang 203 aus 2 verbunden
werden. In einer solchen Ausgestaltung würde dann das Ergebnissignal
von Flipflop 110 (1) im Vergleichselement 204 (2)
mit einer logischen ,1' verglichen, das Ergebnissignal von Flipflop 120 (1)
im Vergleichselement 205 (2) mit einer
logischen ,0'. Sofern mindestens ein Vergleich einen Unterschied
ergibt, also das Vergleichsergebnis bei mindestens einem der beiden nebenläufig
ablaufenden Vergleiche „FALSE” ergibt, wird das
Fehlersignal im Schaltelement 206 auf „aktiv” gesetzt
(in den nachfolgend beschriebenen Signaldiagrammen bedeutet „aktiv” =
'1') und am Fehlerausgang 201 ausgegeben.
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3 zeigt
als weitere vorteilhafte Ausgestaltung eines Fehlermoduls alternativ
zu 2 das Fehlermodul 300, wobei das Fehlermodul 300 einen ersten
Ergebniseingang 302, einen zweiten Ergebniseingang 303 und
einen Fehlerausgang 301 aufweist. Der erste Ergebniseingang 302 ist
mit einem Inverter 304 verbunden, wobei der Inverter mit
einem ersten Eingang eines ODER-Gatters 306 verbunden ist.
Der zweite Ergebniseingang 303 ist mit einem zweiten Eingang
des ODER-Gatters 306 verbunden. Der Ausgang des ODER-Gatters 306 ist
mit dem Fehlerausgang 301 des Fehlermoduls 300 verbunden.
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Wiederum
können vorteilhaft der Ergebnisausgang 102 aus 1 mit
Ergebniseingang 302 aus 3 und Ergebnisausgang 103 aus 1 mit Ergebniseingang 303 aus 3 verbunden
sein. Das Signal von Ergebniseingang 302, in diesem Beispiel
dann entsprechend dem Ergebnissignal des Flipflops 110 wird
im Inverter 304 invertiert. Das invertierte Ergebnissignal
des Flipflops 110 wird mit dem nichtinvertierten Ergebnissignal
des Flipflops 120 im Oder-Gatter 306 disjungiert.
Sobald entweder das Ergebnissignal aus Flipflop 110 gleich
der logischen ,0' oder das Ergebnissignal aus Flipflop 120 gleich
der logischen ,1' ist, wird das Fehlersignal am Ausgang des Oder-Gatters 306 aktiv,
also zu ,1'. Das aktive Fehlersignal kann von weiteren signalverarbeitenden
Komponenten empfangen und zur Fehlerspeicherung und/oder Anzeige
verwendet werden.
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Insgesamt
vergleicht Abtastmodul 100 in Kombination mit einem der
Fehlermodule 200 oder 300 also die asymmetrische
Verzögerung eines Datensignals mit vorgegebenen Schwellwerten
und gibt ein Fehlersignal aus, wenn entweder ein vorgegebener Schwellwert
für die asymmetrische Verzögerung „steigende
Flanke nach früh” oder ein vorgegebener Schwellwert
für die asymmetrische Verzögerung „steigende
Flanke nach spät” oder beide Schwellwerte überschritten
sind.
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Darüber
hinaus sind auch weitere Schaltungsmöglichkeiten denkbar,
durch welche eine asymmetrische Verzögerung mit mind. einem Schwellwert
vergleichen wird und gegebenenfalls abgängig von der Überschreitung
mind. eines der Schwellwerte ein Fehlersignal ausgegeben wird.
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Zur
Erläuterung des Vergleich der asymmetrischen Verzögerung
mit dem mind. einen Schwellwert und der entsprechenden Fehlersignalausgabe durch
Abtastmodul 100 in Kombination z. B. mit Fehlermodul 300 werden
nachfolgend beispielhafte Signalverläufe beschrieben. In
den 4–8 sind diese
beispielhaften Signalverläufe dargestellt, wobei jeweils
der hohe Pegel einer logischen ,1' und der tiefe Pegel einer logischen
,0' entsprechen und der Verlauf von links nach rechts einem zeitlichen
Ablauf entspricht.
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In
den 4–8 sind dabei
jeweils acht Signalverläufe dargestellt:
- – a:
ideales Datensignal
- – b: ideales Datensignal mit jeweils zulässigen Asymmetriebereichen
- – c: Datensignal mit Asymmetrie
- – d: Datensignal mit erster Verzögerung
- – e: Datensignal mit zweiter Verzögerung
- – f: erstes Ergebnissignal
- – g: zweites Ergebnissignal
- – h: Fehlersignal
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Des
Weiteren kennzeichnen in den 4–8 jeweils
Pfeile von unten nach oben bei steigenden Flanken im Signalverlauf
d die Triggerung bei steigender Flanke am D-Flipflop 110 sowie
Pfeile von oben nach unten bei sinkenden Flanken im Signalverlauf
e die Triggerung bei fallender Flanke am D-Flipflop 120.
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Wie
oben beschrieben werden die Verzögerungen 403, 503, 603, 703, 803 durch
Verzögerungseinheit 111 bzw. Referenzwert 112 bestimmt
aus der Differenz der nomina len Bitdauer (bei FlexRay sind das beispielsweise
100 ns bei 10 Mbit/s) und der gewünschten, maximalen statischen
Asymmetrieakzeptanz der steigenden Flanke gegenüber der
fallenden Flanke nach spät. Die Verzögerungen 404, 504, 604, 704, 804 durch
Verzögerungseinheit 121 bzw. Referenzwert 122 wird
bestimmt aus der Differenz der nominalen Bitdauer und der gewünschten,
maximalen statischen Asymmetrieakzeptanz der steigenden Flanke gegenüber
der fallenden Flanke nach früh.
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In
den schematisch in 4–8 gezeigten
Signaldiagrammen sei beispielsweise die gewünschte, maximale
(statische) Asymmetrieakzeptanz der steigenden Flanke nach spät
50% der nominalen Bitdauer, also ist die Verzögerung durch
Verzögerungseinheit 111 bzw. Referenzwert 112 50%
der nominalen Bitdauer. Die gewünschte maximale (statische)
Asymmetrieakzeptanz der steigenden Flanke nach früh ist
37,5% der nominalen Bitdauer, somit ergibt sich die Verzögerung
durch Verzögerungseinheit 121 bzw. Referenzwert 122 zu
62,5% der nominalen Bitdauer.
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4 zeigt
beispielhafte Signalverläufe zur Verdeutlichung des Falls
einer Asymmetrie der steigenden Flanke nach früh ohne Fehler.
Im Signalverlauf b sind zulässige Asymmetriebereiche 401 und 402 gezeigt.
Der zulässige Asymmetriebereich 401 bezieht sich
auf eine Asymmetrie „steigende Flanke nach früh”,
der zulässige Asymmetriebereich 402 bezieht sich
auf eine Asymmetrie „steigende Flanke nach spät”.
Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine
erste Verzögerung 403 zeitlich verschoben, der
Signalverlauf e ist im Vergleich zum Signalverlauf c um eine zweite
Verzögerung 404 zeitlich verschoben. Die Bereiche 405 in
Signalverlauf f, 406 in Signalverlauf g und 407 in
Signalverlauf h kennzeichnen jeweils im gezeigten Beispiel undefinierte
Pegel.
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4 zeigt
die Signalverläufe a–h für das Beispiel
einer asymmetrische Verzögerung der steigenden Flanke gegenüber
der fallenden Flanke nach früh, ohne dass eine Überschreitung
der gewünschten Asymmetrieakzeptanzgrenze auftritt. Im
Signalverlauf a ist das ideale Datensignal ohne jede Art von Asymmetrie
gezeichnet. In diesem beispielhaften Signalverlauf a ist ein alternierendes
Signal verwendet, da nur bei Bittrippeln „010” und „101” des
Datensignals die Überwachung im gezeigten Ausgestaltungsbeispiel
(Schaltungen gemäß 1–3)
funktioniert. Im Signalverlauf b ist das ideale Datensignal um die
(schraffierten) zulässigen Asymmetriebereiche 401 und 402 ergänzt.
Relevant ist in diesem Bild die Asymmetrieakzeptanz der steigenden
Flanke nach früh 401. Das exemplarische Datensignal
mit Asymmetrie im Signalverlauf c weist Verzögerungen der
steigenden Flanken gegenüber den fallenden Flanken im gerade
noch akzeptablen Maß nach früh auf. Dieses Datensignal
mit Asymmetrie wird nun durch die Verzögerungselemente 111 und 121 verzögert,
wobei wie zuvor erläutert in diesem Beispiel die Verzögerung
durch Verzögerungselement 111 bzw. laut Referenzwert 112 zu
50% der nominalen Bitdauer gewählt ist und die Verzögerung
durch Verzögerungselement 121 bzw. laut Referenzwert 122 zu 62,5%
(in den Figuren nur schematisch).
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Die
verzögerten Signale werden entsprechend 1 den
D-Flipflops 110 und 120 zugeführt. Das
Signal nach dem Verzögerungselement 111 versorgt
den Takteingang des D-Flipflops mit steigender Aktivität 110,
entsprechend ist Signalverlauf d (Datensignal mit erster Verzögerung 403)
die steigende Flanke mit Pfeilen nach oben markiert. Dagegen liegt Signalverlauf
e (Datensignal mit zweiter Verzögerung 404) am
Takteingang des D-Flipflops mit fallender Flankenaktivität 120,
deshalb die Markierung der fallenden Flanken. Die Ergebnissignale
an den Ergebnisausgängen 102 und 103 leiten
sich nun direkt aus den Werten am Daten-Eingang der D-Flipflops 110 und 120 zum
jeweiligen Abtastzeitpunkt ab. Das Ergebnissignal am Ausgang des
D-Flipflops 110 ist also das zu den steigenden Flanken
des Signalverlaufs d abgetastete Datensignal mit Asymmetrie c am
Dateneingang des D-Flipflops 110 während sich
das Ergebnissignal am Ausgang des D-Flipflops 120 aus der
Abtastung des Datensignals mit Asymmetrie c am Dateneingang des
D-Flipflops 120 zu den fallenden Flanken des Signalverlaufs
e ergibt.
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Zu
Beginn der Darstellung sind in den Signalverläufen f, g,
h die Ergebnissignale mit den Bereichen 405, 406, 407 gekennzeichnet,
da der vorhergehende Zustand im gezeigten Beispiel unbekannt ist.
Signalverlauf h (Fehlersignal) leitet sich (analog zur Beschreibung
zu 3) aus der Disjunktion der beiden Signalverläufe
f (invertiert) und g (nicht invertiert) (Ergebnissignale) ab. Da
in 4 die Asymmetrie der steigenden Flanke nach früh
gerade noch innerhalb der Asymmetrieakzeptanz 401 liegt,
ergibt sich keine Fehlermeldung. Aus den Signalverläufen c,
d, e ist zu entnehmen, dass in diesem Fall durch Verzögerungseinheit 121 und
D-Flipflop 120 (entsprechend Signal verlauf e, Verzögerung 404)
die zulässige Asymmetrieakzeptanz 401 für
asymmetrische Verzögerung der steigenden Flanke nach früh überprüft
wird.
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5 zeigt
beispielhafte Signalverläufe a–h zur Verdeutlichung
des Falls einer Asymmetrie der steigenden Flanke nach spät
ohne Fehler. Im Signalverlauf b sind zulässige Asymmetriebereiche 501 und 502 gezeigt.
Der zulässige Asymmetriebereich 501 bezieht sich
auf eine Asymmetrie „steigende Flanke nach früh”,
der zulässige Asymmetriebereich 502 bezieht sich
auf eine Asymmetrie „steigende Flanke nach spät”.
Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine
erste Verzögerung 503 verschoben, der Signalverlauf
e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 504 verschoben.
Die Bereiche 505 in Signalverlauf f, 506 in Signalverlauf
g und 507 in Signalverlauf h kennzeichnen jeweils im gezeigten
Beispiel undefinierte Pegel.
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Die
beispielhaften Signalverläufe a–h in 5 beziehen
sich analog zur Beschreibung zu 4 auf die
Verwendung eines Abtastmoduls 100 mit z. B. einem Fehlermodul 300.
Verglichen mit den Signalverläufen in 4 wird
in 5 die Asymmetrie in der anderen Richtung angenommen.
Hier (Signalverläufe c–e) sind die steigenden
Flanken gegenüber den fallenden Flanken nach spät
verzögert. Dementsprechend wird in diesem Beispiel auch
die zulässige Asymmetrieakzeptanz 502 durch Verzögerungseinheit 111 (Verzögerung 503,
Signalverlauf d) und D-Flipflop 110 überprüft.
Da die Verzögerung (Signalverläufe c–e)
innerhalb der Akzeptanz 502 liegt, zeigt Signalverlauf
h kein aktives Fehlersignal.
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6 zeigt
beispielhafte Signalverläufe a–h zur Verdeutlichung
des Falls einer Asymmetrie der steigenden Flanke nach früh
mit Fehler. Im Signalverlauf b sind zulässige Asymmetriebereiche 601 und 602 gezeigt.
Der zulässige Asymmetriebereich 601 bezieht sich
auf eine Asymmetrie „steigende Flanke nach früh”,
der zulässige Asymmetriebereich 602 bezieht sich
auf eine Asymmetrie „steigende Flanke nach spät”.
Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine
erste Verzögerung 603 verschoben, der Signalverlauf
e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 604 verschoben.
Die Bereiche 605 in Signalverlauf f, 606 in Signalverlauf
g und 607 in Signalverlauf h kennzeichnen jeweils im gezeigten
Beispiel undefinierte Pegel.
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In 6 wird
die Asymmetrieakzeptanzgrenze „steigende Flanke nach früh” 601 überschritten. Deshalb
wird zu den fallenden Flanken des Signalverlaufs e – entsprechend
dem Signal am Clockeingang des D-Flipflops 120, verzögert
durch die Verzögerungseinheit 121 um den Referenzwert 122 – eine ,1'
abgetastet, was zu einer Fehlermeldung führt (logische
1 im Signalverlauf g), da der erwartete plausible Wert eine ,0'
ist. Insgesamt wird dadurch ein aktives Fehlersignal (logische 1)
ausgegeben (Signalverlauf h, entspricht im Beispiel Signal am Fehlerausgang 301 in 3).
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7 zeigt
beispielhafte Signalverläufe zur Verdeutlichung des Falls
einer Asymmetrie der steigenden Flanke nach spät mit Fehler.
Im Signalverlauf b sind zulässige Asymmetriebereiche 701 und 702 gezeigt.
Der zulässige Asymmetriebereich 701 bezieht sich
auf eine Asymmetrie „steigende Flanke nach früh”,
der zulässige Asymmetriebereich 702 bezieht sich
auf eine Asymmetrie „steigende Flanke nach spät”.
Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine
erste Verzögerung 703 verschoben, der Signalverlauf
e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 704 verschoben.
Die Bereiche 705 in Signalverlauf f, 706 in Signalverlauf
g und 707 in Signalverlauf h kennzeichnen jeweils im gezeigten
Beispiel undefinierte Pegel.
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In 7 wird
die Asymmetrieakzeptanzgrenze „steigende Flanke nach spät” 702 überschritten, analog
zur Überschreitung der Asymmetrieakzeptanzgrenze wie zu 6 beschrieben.
Die Fehlermeldung (logische 0 im Signalverlauf f und folglich logische
1 im Signalverlauf h) wird erzeugt durch die Abtastungen des Datensignals
am Dateneingang des D-Flipflops 110 zu den Zeitpunkten
der steigenden Flanken von Signalverlauf d – entsprechend
dem Signal am Clockeingang des D-Flipflops 110, verzögert
durch die Verzögerungseinheit 111 um den Referenzwert 112.
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8 zeigt
beispielhafte Signalverläufe zur Verdeutlichung des Falls
einer Asymmetrie der steigenden Flanke nach früh ohne Fehler
plus einer zusätzlichen dynamischen Asymmetrie nach früh 810 mit
Fehler. Im Signalverlauf b sind zulässige Asymmetriebereiche 801 und 802 gezeigt.
Der zulässige Asymmetriebereich 801 bezieht sich
auf eine Asymmetrie „steigende Flanke nach früh”,
der zulässige Asymmetriebereich 802 bezieht sich
auf eine Asymmetrie „steigende Flanke nach spät”.
Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine erste
Verzögerung 803 verschoben, der Signalverlauf
e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 804 verschoben.
In den Signalverläufen c, d und e ist die zeitlich begrenzt
auftretende, dynamische Verzögerung 810 der steigenden Flanke
nach früh gezeigt. Die Bereiche 805 in Signalverlauf
f, 806 in Signalverlauf g und 807 in Signalverlauf
h kennzeichnen jeweils im gezeigten Beispiel undefinierte Pegel.
Die Signalbereiche 811 (hoher Pegel) in Signalverlauf g
und 812 (hoher Pegel) in Signalverlauf 812 sind
gesondert gekennzeichnet.
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In 8 wird
die Asymmetrieakzeptanzgrenze 801 dynamisch überschritten.
Dies ist im Gegensatz zu den bisher beschriebenen Beispielen, in
denen die gewünschten Akzeptanzgrenzwerte gegenüber
asymmetrischer Verzögerung vorrangig anhand statischer Überschreitung
erläutert wurden. Der erfindungsgemäße
Vergleich der asymmetrischen Verzögerung mit Schwellwerten
erfasst allerdings natürlich auch temporäre Überschreitungen
durch dynamische Verzögerung, welche der statischen Verzögerung überlagert
ist. Nur für den einen Fall der dynamischen Überschreitung 810 wird
in diesem Beispiel ein Fehler gemeldet. Wie bei der Akzeptanzüberschreitung
durch Asymmetrie der steigenden Flanke nach früh in 6 wird
auch hier die Überschreitung der Akzeptanz 801 durch
die dynamische Asymmetrie nach früh 810 registriert
durch die Abtastungen des Datensignals am Dateneingang des D-Flipflops 120 zu
dem Zeitpunkt der entsprechenden, fallenden Flanke von Signalverlauf
e – entsprechend dem Signal am Clockeingang des D-Flipflops 120,
verzögert durch die Verzögerungseinheit 121 um
den Referenzwert 122. Diese Abtastung durch die fallende Flanke
in Signalverlauf e zeitlich knapp nach der dynamischen Asymmetrie 810 in
Signalverlauf c führt zu einer Fehlermeldung 811 in
Signalverlauf g und damit zu einer Fehlermeldung 812 in
Signalverlauf h, zeitlich beginnend mit der besagten fallenden Flanke in
Signalverlauf e und im Beispiel zeitlich begrenzt bis zur nächsten
fallenden Flanke in Signalverlauf e, da es sich bei 810 nur
um eine dynamische, das bedeutet vorübergehende Überschreitung
der zulässigen Asymmetrieakzeptanz handelt.
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Es
bleibt dabei der weiteren Fehlersignalverarbeitung überlassen,
inwieweit dynamische (singuläre) Überschreitungen
der gewünschten Asymmetrieakzeptanzgrenzen und stetige/häufige Überschreitungen
weiterbehandelt werden.
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Wie
bereits erwähnt wird auch in 8 deutlich,
dass zur Erkennung von Überschreitungen der Grenze „steigende
Flanke nach früh” bei der beschriebenen Ausgestaltung
der erfindungsgemäßen Vorrichtung das Signaltrippel „101” im
Datensignal erforderlich ist. Aus Analogieschluss ergibt sich das relevante
Signaltrippel „010” für Überprüfung
der Asymmetrieakzeptanzgrenze „steigende Flanke nach spät”.
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Die
genannten Trippel treten nicht in jedem Datensignal zu jeder beliebigen
Zeit auf. Bei Reduzierung der beispielhaften Betrachtung des FlexRay-Frameformats
entsprechend der Protokoll-Spezifikation v2.1 auf ein Extended Byte
(Datenbyte plus Synchronisationsflanken „BSS”),
kann die Auftretenswahrscheinlichkeit der Trippel „010” und „101” abgeschätzt
werden. Das Datenbyte kann mit 2^8 = 256 verschiedenen Werten belegt
werden. Wird jedes dieser 256 möglichen Bytes um eine BSS-Flanke davor
und eine danach ergänzt, ergeben sich ungefähr
folgende Auftretenswahrscheinlichkeiten:
- Mindestens ein
Trippel „010” in 207 von 256 möglichen
Fällen, also 207/256 = 81%.
- Mindestens ein Trippel „101” in 207 von 256
möglichen Fällen, also ebenfalls 81%.
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Das
bedeutet, dass unmittelbar nach der Inbetriebnahme eines Systems
mit gewöhnlichen Datenbytes die Überschreitung
der gewünschten maximalen statischen Asymmetrieakzeptanz
mit sehr hoher Wahrscheinlichkeit innerhalb kürzester Zeit
erkennbar ist. Wird eine sichere Erkennung gewünscht, kann
durch geeignete Maßnahmen in der Software sichergestellt
werden, dass nach der Initialisierung oder dem Wake-up für
eine hinreichende Dauer Datensignale mit den Trippeln „010” bzw. „101” gesendet
werden.
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Sofern
die gewünschte, maximale (statische) Asymmetrieakzeptanzgrenze überschritten
wird, kann so unmittelbar nach der Erstinbetriebnahme ein System
als „Überschreiter” identifiziert werden. Durch
Austausch einzelner Steuergeräte kann es wieder zum „Unterschreiter” werden.
Da die Anzahl der „Überschreiter” aufgrund
der erwarteten Normalverteilung gering ist, ist der daraus entstehende
Aufwand begrenzt. Dagegen steht die Sicherheit, nur Systeme ins
Feld zu bringen, die die gewünschte statische Asymmetrie
nicht überschreiten.
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Sofern
nur Komponenten verbaut werden, durch die die summierte statische
Gesamtasymmetrie unter der maximal erwünschten liegen kann
(abgesichert durch Vermessen jedes einzelnen Bauelementes), bietet
das Verfahren redundante Sicherheit.
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Sollte
aber eine Topologie derart ausgelegt sein, dass unter Berücksichtigung
aller worst case Annahmen die Gesamtasymmetrie rechnerisch die zulässige
Asymmetrieakzeptanz überschreiten kann, dies aber nur sehr
selten auftritt, ist eine Erkennung der Überschreitung
in einem geschlossenen Erkennungskreis wie hier vorgeschlagen unerlässlich.
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Alternativ
zu den beschriebenen Vergleichen der asymmetrischen Verzögerung
mit einem Schwellwert für den Fall steigende Flanke nach
früh und einem Schwellwert für den Fall steigende
Flanke nach spät, kann es auch vorteilhaft sein, mit jeweils mehreren
Schwellwerten zu vergleichen und gegebenenfalls damit verbundene
verschiedene Fehlersignale zu generieren. Mehrfache Schwellwerte
könnten durch Abtastmodule ähnlich Abtastmodul 100 in 1 durch
mehrere Verzögerungseinheiten mit Zugriff auf verschiedene
Referenzwerte oder Verzögerungseinheiten mit Zugriff auf
mehrere Referenzwerte realisiert werden. Außerdem sind
natürlich auch beliebige andere Schaltungen möglich,
durch welche ein Vergleich der asymmetrischen Verzögerung
mit vorgebbaren Schwellwerten möglich ist.
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Solche
zusätzlichen Akzeptanzgrenzen könnten aus verschiedenen
Gründen vorteilhaft sein, z. B. um sie mit gewissem Abstand
zur fehlermeldenden Grenze am Bandende für den Test zu
nutzen, denn durch geringfügige Veränderung der
Bauelementeeigenschaften durch veränderte Umgebungsbedingungen
(Temperatur, Alterung der Bauelemente, ...) könnte die
zuvor nur knapp unterschrittene Ansprechgrenze überschritten
werden.
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Als
einer der verschiedenen Schwellwerte könnte auch eine gewünschte
maximale statische Asymmetrie gewählt werden und als zweiter
Schwellwert die maximale Gesamtasymmetrieakzeptanz des Systems.
Als Beispiel für eine oben beschriebene mehrstufige Fehlersignalgenerierung
könnte zu diesem Beispiel eine zweistufige Fehlermeldung
implementiert werden: 1. Stufe „statische Asymmetrieakzeptanz überschritten”,
2. Stufe „Gesamtasymmetrieakzeptanz überschritten”.
Im konkreten Beispiel eines Bussystems in einem Fahrzeug könnte
z. B. die erste Fehlermeldungsstufe beson ders relevant sein beim
Fahrzeugtest am Bandende (0 km-Ausfall) und die zweite Fehlermeldung
besonders relevant im Betrieb. Auch ermöglicht wäre
ein fail-safe- oder fail-silent-Betrieb, z. B. Notfahrbetrieb zur
Werkstatt. Die Erkennung der Überschreitung der Gesamtasymmetrieakzeptanz
in diesem Beispiel wäre hierbei z. B. eine Ergänzung
der Erkennung durch den CRC, der mit dem Hammingabstand von sechs
bei mehreren Bitdrehern (mehr als sechs) nicht mehr jeden Fall erkennt.
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Der
Einbau eines erfindungsgemäßen Überwachungsmoduls
(z. B. Kombination Abtastmodul 100 mit Fehlermodul 300)
ist grundsätzlich überall in der Übertragungsstrecke
eines Kommunikationssystems möglich. Besonders vorteilhaft
ist die Verwendung in Empfangskomponenten von Teilnehmern des Kommunikationssystems,
beispielsweise in einem Empfangsbustreiber eines Bussystem, wie
in 9 gezeigt oder in einem Kommunikations-Controller
wie in 10 gezeigt.
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9 zeigt
als beispielhafte Ausgestaltung einer erfindungsgemäßen
Vorrichtung den Bustreiber 900. Der Bustreiber 900 weist
einen BP-Eingang 901, einen BM-Eingang 902, einen
RxD-Ausgang 907 sowie einen Fehlerausgang 919 auf.
Der BP-Eingang 901 ist mit einem ersten Eingang 903 und
der BM-Eingang 902 mit einem zweiten Eingang 904 eines
Bustreiber-Kerns 905 verbunden. Der Ausgang 906 des
Bustreiber-Kerns 905 ist mit dem RxD-Ausgang 907 des
Bustreibers 900 und mit einem Eingang 908 des
Abtastmoduls 909 verbunden. Das Abtastmodul 909 weist
einen ersten Ergebnisausgang 910 auf sowie einen zweiten
Ergebnisausgang 911. Der erste Ergebnisausgang 910 ist
mit einem ersten Ergebniseingang 912, der zweite Ergebnisausgang 911 mit
einem zweiten Ergebniseingang 913 des Fehlermoduls 914 verbunden.
Das Fehlermodul 914 weist einen Fehlerausgang 915 auf,
wobei der Fehlerausgang 915 mit einem Eingang 916 einer
Verarbeitungseinheit 917 verbunden ist. Der Ausgang 918 der
Verarbeitungseinheit 917 schließlich ist mit dem Fehlerausgang 919 verbunden.
Der Fehlerausgang 919 kann in einer weiteren Variante selbstverständlich
auch eine weitere Fehlersignalverarbeitung im Bustreiber 900 ansteuern.
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In
einer beispielhaften Ausgestaltung ist das Abtastmodul 909 im
Bustreiber 900 ähnlich oder gleich aufgebaut wie
das in 1 beschriebene Abtastmodul 100 und das
Fehlermodul 914 gleich oder ähnlich zu dem in 2 bzw. 3 beschriebenen Fehlermodul 200 oder 300.
Die Kombination aus Abtastmodul 909 und Fehlermodul 914 lie fert
die Möglichkeit ein Datensignal, welches am Dateneingang 908 anliegt,
analog zur Beschreibung zu den 1-8 zu
verarbeiten. Insbesondere wird die asymmetrische Verzögerung
des Datensignals am Dateneingang 908 mit mindestens einem
Schwellwert verglichen und bei mindestens einer Überschreitung
eines der mindestens einen Schwellwerte wird ein Fehlersignal am
Fehlerausgang 915 ausgegeben. Die weitere Verarbeitung
des Fehlersignals durch die Verarbeitungseinheit 917 kann
sich z. B. auf Anzeige, Aufbereitung, statistische Auswertung oder
Aufzeichnung des Fehlersignals beziehen.
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10 zeigt
als beispielhafte Ausgestaltung einer erfindungsgemäßen
Diagnose-Vorrichtung 1100 den Kommunikations-Controller 1000.
Der Kommunikations-Controller 1000 weist einen RxD-Eingang 1001 sowie
einen Fehlerausgang 1016 auf. Der RxD-Eingang 1001 ist über
eine Kommunikationsverbindung 1002 sowohl mit einem Eingang 1003 eines
Kommunikationskontroller-Kerns 1004 als auch mit einem
Eingang 1005 eines Abtastmoduls 1006 verbunden.
Weiterhin weist das Abtastmodul 1006 einen ersten Ergebnisausgang 1007 und
einen zweiten Ergebnisausgang 1008 auf, wobei der erste
Ergebnisausgang 1007 mit einem ersten Ergebniseingang 1009 und
der zweite Ergebnisausgang 1008 mit einem zweiten Ergebniseingang 1010 eines
Fehlermoduls 1011 verbunden ist. Der Ausgang 1012 des
Fehlermoduls 1011 ist mit einem Eingang 1013 einer
Verarbeitungseinheit 1014 verbunden. Der Ausgang 1015 des
Fehlermoduls 1014 schließlich ist mit dem Fehlerausgang 1016 verbunden.
Dabei sind Abtastmodul 1006 mit seinem Eingang 1005 und
seinen Ergebnisausgängen 1007 und 1008,
Fehlermodul 1011 mit seinen Ergebniseingängen 1009 und 1010 und
seinem Ausgang 1012, die Verarbeitungseinheit 1014 mit
ihrem Eingang 1013 und ihrem Ergebnisausgang 1015 sowie
der Fehlerausgang 1016 zu einer erfindungsgemäßen
Diagnose-Vorrichtung 1100 zusammengefasst. Der Fehlerausgang 1016 kann
in einer weiteren Variante selbstverständlich auch eine
weitere Fehlersignalverarbeitung im Bustreiber 1000 ansteuern.
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Ähnlich
wie zu 9 beschrieben kann das Abtastmodul 1006 in
einer bevorzugten Ausgestaltung im Kommunikations-Controller 1000 ähnlich oder
gleich aufgebaut wie das in 1 beschriebene Abtastmodul 100 und
das Fehlermodul 1011 gleich oder ähnlich zu dem
in 2 bzw. 3 beschriebenen Fehlermodul 200 oder 300.
Die Kombination aus Abtastmodul 1006 und Fehlermodul 1011 liefert
wiederum die Möglichkeit ein Datensignal, welches am Dateneingang 1005 anliegt,
analog zur Beschreibung zu den 1-8 zu
verarbeiten. Insbesondere wird die asymmetrische Verzögerung
des Datensignals am Dateneingang 1005 mit mindestens einem Schwellwert
verglichen und bei mindestens einer Überschreitung eines
der mindestens einen Schwellwerte wird ein Fehlersignal am Fehlerausgang 1012 ausgegeben.
Die weitere Verarbeitung des Fehlersignals durch die Verarbeitungseinheit 1014 kann
sich z. B. auf Anzeige, Aufbereitung, statistische Auswertung oder
Aufzeichnung des Fehlersignals beziehen. Bei dem Vergleich mit mehreren
Schwellwerten im Abtastmodul 1006 können durch
das Fehlermodul 1011 und die Verarbeitungseinheit 1014 auch
verschiedene Fehlersignale in Abhängigkeit der Überschreitung
der verschiedenen Schwellwerte generieren und ausgeben.
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Alternativ
zum beschriebenen Beispiel ist die Kombination aus Abtastmodul 1006,
Fehlermodul 1011 und Verarbeitungseinheit 1014 auch
in einer Einheit oder in mehr als drei Einheiten vorstellbar, solange
ein Vergleich des asymmetrischen Verzögerung mit Schwellwerten
und gegebenenfalls eine bei Überschreitung folgende Fehlersignalgenerierung möglich
ist.
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Auch
vorteilhaft ist eine (nicht gezeigte) Implementierung einer erfindungsgemäßen
Vorrichtung bzw. eines erfindungsgemäßen Verfahrens
in einer externen Diagnose-Vorrichtung, z. B. für das Bussystem
eines Kraftfahrzeugs. Dabei hat die Diagnose-Vorrichtung temporären
Zugriff auf das Kommunikationssystem, während dessen sie
einen Vergleich der im Kommunikationssystem vorherrschenden asymmetrischen
Verzögerung mit, z. B. in der erfindungsgemäßen
Vorrichtung im Diagnosegerät vorliegenden, Schwellwerten
durchführt. Vorstellbar sind z. B. entsprechende Diagnosen
im Werk oder in der Werkstatt.
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Im
speziellen Ausführungsbeispiel eines FlexRay-Bussystems
ist außerdem eine Implementierung einer erfindungsgemäßen
Vorrichtung bzw. eines erfindungsgemäßen Verfahrens
in einem Sternknoten, insbesondere in einem aktiven Sternknoten
vorteilhaft.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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-
Zitierte Patentliteratur
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- - WO 2006/114370
A1 [0003]
- - WO 2008/107380 A1 [0003]