DE102008058835A1 - Elektronikbauelement - Google Patents
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- 239000000463 material Substances 0.000 claims abstract description 67
- 239000011159 matrix material Substances 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 20
- 238000007789 sealing Methods 0.000 claims description 19
- 239000004033 plastic Substances 0.000 claims description 16
- 229920003023 plastic Polymers 0.000 claims description 16
- 238000000465 moulding Methods 0.000 claims description 14
- 239000000919 ceramic Substances 0.000 claims description 9
- 238000005553 drilling Methods 0.000 claims description 5
- 239000011888 foil Substances 0.000 claims description 4
- 238000003780 insertion Methods 0.000 claims description 3
- 230000037431 insertion Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000001746 injection moulding Methods 0.000 claims 2
- 229910000679 solder Inorganic materials 0.000 claims 1
- 239000008393 encapsulating agent Substances 0.000 abstract 1
- 238000005538 encapsulation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000006082 mold release agent Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002991 molded plastic Substances 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
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- H01L23/49575—Assemblies of semiconductor devices on lead frames
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- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Ausführungsformen stellen ein Elektronikbauelement bereit, das Folgendes enthält: einen Träger, der eine erste Hauptoberfläche definiert, einen Chip, der an der ersten Hauptoberfläche angebracht ist, eine Matrix von Zuleitungen, die mit der ersten Hauptoberfläche verbunden sind und eine Dicke aus Kapselungsmaterial, das auf der ersten Hauptoberfläche des Trägers angeordnet ist. Jede Zuleitung verläuft durch die Dicke des Kapselungsmaterials.
Description
- Halbleiterbausteine schützen innerhalb des Bausteins eingeschlossene integrierte Schaltungschips vor Umgebungsbedingungen wie etwa thermischen Variationen und Schwingungen. Halbleiterbausteine enthalten einen unterstützenden Träger, einen oder mehrere elektrisch an den Träger gekoppelte Chips, über dem Träger und dem Chip oder den Chips ausgeformtes Kapselungsmaterial und Zuleitungen, die konfiguriert sind, den Chip elektrisch mit der „Außenwelt" zu verbinden.
- Die Kriechstrecke ist der Abstand zwischen benachbarten Zuleitungen. Für Hochspannungsanwendungen ist es wünschenswert, dass die Kriechstrecke groß genug ist, um eine ausreichend hohe Spannung ohne Lichtbogenbildung oder elektrische Fehlfunktion zwischen den benachbarten Zuleitungen zu berücksichtigen. Die Kriechstrecke kann vergrößert werden, indem die Größe des Bausteins heraufgesetzt wird, was die Länge der Seitenumfangsränder des Bausteins und somit den Abstand zwischen benachbarten Zuleitungen, die sich von den Seitenumfangsrändern erstrecken, vergrößert. Es ist jedoch im Allgemeinen unerwünscht, die Bausteingröße zu vergrößern, da die meisten Kunden/Benutzer ständig kleinere Bausteine verlangen.
- Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
- Ein Aspekt stellt ein Elektronikbauelement bereit, das Folgendes enthält: einen Träger, der eine erste Hauptoberfläche definiert, einen Chip, der an der ersten Hauptoberfläche angebracht ist, eine Matrix (Array, Anordnung) von Zuleitungen (Leads), die mit der ersten Hauptoberfläche verbunden sind und eine Dicke aus Kapselungsmaterial, auf der ersten Hauptoberfläche des Trägers angeordnet. Jede Zuleitung verläuft durch die Dicke des Kapselungsmaterials.
- Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
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1 ist eine Perspektivansicht eines Halbleiterbausteinmoduls zur Verwendung in einem Elektronikbauelement, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines Trägers gemäß einer Ausführungsform verbunden sind. -
2 ist eine teilweise Querschnittsansicht eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines Trägers gemäß einer Ausführungsform verbunden sind. -
3A ist eine teilweise Querschnittsansicht eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines mit Zuleitungen versehenen Trägers gemäß einer weiteren Ausführungsform verbunden sind. -
3B ist eine teilweise Querschnittsansicht eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines weiteren Trägers gemäß einer Ausführungsform verbunden sind. -
4 –6 sind teilweise Querschnittsansichten eines Prozesses zum Herstellen eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines Trägers gemäß einer Ausführungsform verbunden sind. -
7 –9 sind teilweise Querschnittsansichten eines Prozesses zum Herstellen eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines Trägers gemäß einer weiteren Ausführungsform verbunden sind. -
10 –12 sind teilweise Querschnittsansichten eines Prozesses zum Herstellen eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines Trägers gemäß einer weiteren Ausführungsform verbunden sind. -
13 –15 sind teilweise Querschnittsansichten eines weiteren Prozesses zum Herstellen eines Elektronikbauelements, das eine Matrix von Zuleitungen enthält, die mit einer Hauptoberfläche eines Trägers gemäß einer Ausführungsform verbunden sind. - In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
- Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist. Der Ausdruck „elektrisch gekoppelt", wie er in dieser Spezifikation verwendet wird, bedeutet nicht, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischenliegende Elemente können zwischen den „elektrisch gekoppelten" Elementen vorgesehen sein.
- Ausführungsformen stellen ein Elektronikbauelement mit einer hohen Anzahl von Eingangs-/Ausgangsleitungen bereit. Ausführungsformen stellen eine Matrix von Eingangs-/Ausgangsleitungen bereit, die mit einer Hauptoberfläche eines Trägers eines Elektronikbauelements verbunden sind, wobei die relativ große Anzahl von Zuleitungen geeignet beabstandet ist, um ein Spannungskriechen zwischen benachbarten Zuleitungen zu minimieren. Bei einer Ausführungsform enthalten Zuleitungen in der Matrix einen ersten Abschnitt, der mit dem Träger verbunden ist, der beim Kapseln von Kunststoff über dem Träger in situ ausgeformt wird, und einen separaten zweiten Abschnitt, der in den ersten Abschnitt eingesetzt wird, um eine Zuleitung auszubilden, die vertikal durch das Kapselungsmaterial verläuft.
- Bei einer Ausführungsform sind die Zuleitungen in der Matrix von Zuleitungen über den Bereich der ersten Hauptoberfläche verteilt. Im Vergleich zu einem herkömmlichen Baustein sind mehr Zuleitungen bereitgestellt, da der Bereich der ersten Hauptoberfläche größer ist als der Bereich der Umfangseiten des Bausteins. Außerdem wird im Vergleich zu einem herkömmlichen Baustein mehr Platz zwischen benachbarten Zuleitungen vorgesehen, was das Spannungskriechen zwischen benachbarten Zuleitungen minimiert, ohne eine Vergrößerung der Gesamtgröße des Halbleiterbausteins erforderlich zu machen.
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1 ist eine Perspektivansicht eines Halbleiterbausteinmoduls20 gemäß einer Ausführungsform. Das Halbleiterbausteinmodul20 eignet sich zur Verwendung als ein Halbleiterbaustein nach dem Ausformen des Moduls20 mit einem Kapselungsmaterial. Bei einer Ausführungsform enthält das Halbleiterbausteinmodul20 einen Träger22 , mit dem Träger22 verbundene Chips24a ,24b , ...,24n und eine Matrix (Array, Anordnung)26 von mit dem Träger22 verbundenen Zuleitungen28 . Aus Gründen der Klarheit bei der Beschreibung wird das Halbleiterbausteinmodul20 vor dem Verkapseln des Moduls20 mit Formmaterial dargestellt. Insbesondere wird eine zweite Zuleitungskomponente42 zuerst mit einer Hauptoberfläche38 des Trägers22 verbunden, und dann werden der Träger22 und die Matrix26 aus zweiten Zuleitungskomponenten24 in Kunststoff ausgeformt, bevor die allgemein vertikalen ersten Zuleitungskomponenten40 in eine jeweilige der zweiten Zuleitungskomponenten42 eingesetzt werden. Die Darstellung von1 liefert eine unversperrte Ansicht auf die Matrix26 aus Zuleitungen40 /42 . - Bei einer Ausführungsform enthält der Träger
22 gegenüberliegende Seitenränder30 ,32 , gegenüberliegende Längsränder34 ,36 und eine Hauptoberfläche38 , die zwischen Seitenrändern30 ,32 und Längsrändern34 ,36 verläuft. Der Träger22 enthält mit Anschlüssen versehene Systemträger wie etwa QFP-Systemträger (Quad Flat Package), DIP-Systemträger (Dual Inline Package), SOP-Systemträger (Small Outline Package) oder andere mit Anschlüssen versehene Systemträger. Bei einer anderen Ausführungsform enthält der Träger22 nicht mit Anschlüssen versehene Systemträger wie etwa VQFN-Bausteine (Very thin Profile Quad Flat Non-leaded) und TSLP (Thin Small Leadless Packages). Bei einer weiteren Ausführungsform enthält der Träger22 einen direkt kupfergebondeten Träger mit mindestens einer auf einer Keramikschicht abgeschiedenen ersten Metallschicht. Es sind auch andere Formen von Systemträgern und/oder Trägersubstraten akzeptabel. - Die Chips
24a ,24b , ...,24n beinhalten Halbleiterchips im Allgemeinen, Speicher- und/oder Logikchips, integrierte Schaltungen mit vertikalen Leistungstransistoren oder einen beliebigen anderen Chip, der zur Verwendung in einem Halbleiterbaustein geeignet ist. Beispielsweise ist bei einer Ausführungsform der Träger22 ein direkt kupfergebondeter Träger, und der Chip24 enthält eine integrierte Schaltung mit einer ersten Elektrode auf einer ersten Fläche und einer zweiten Elektrode auf einer zweiten Fläche gegenüber der ersten Fläche, wobei die erste Elektrode beispielsweise durch Diffusionsföten elektrisch mit dem Träger22 verbunden ist. - Bei einer Ausführungsform enthält jede Zuleitung
28 in der Matrix26 aus Zuleitungen die in die zweite Zuleitungskomponente42 eingesetzte erste Zuleitungskomponente40 . Die zweiten Zuleitungskomponenten42 sind mit der Hauptoberfläche38 des Trägers22 verbunden und darüber verteilt. Die ersten Zuleitungskomponenten40 werden danach elektrisch mit der zweiten Zuleitungskomponente42 (und dem Träger22 ) verbunden. Dazu verläuft die erste Zuleitungskomponente40 zur elektrischen Verbindung mit den Bauelementen weg von dem Träger22 . -
2 ist eine teilweise Querschnittsansicht eines Elektronikbauelements50 gemäß einer Ausführungsform. Abschnitte des Elektronikbauelements50 sind zur verbesserten visuellen Übersicht nicht in kreuzschraffierten Linien gezeigt. Das Elektronikbauelement50 enthält ein Modul20 und um einen Abschnitt des Moduls20 herum ausgeformtes Kapselungsmaterial52 . Bei einer Ausführungsform enthält der Träger22 einen nicht mit Anschlüssen versehenen Systemträger, der eine zweite Hauptoberfläche54 gegenüber der ersten Hauptoberfläche38 definiert. Die Chips24 und die Zuleitungen28 sind mit der ersten Hauptoberfläche38 des Trägers22 verbunden, und die zweite Hauptoberfläche54 ist relativ zu dem Kapselungsmaterial52 exponiert. - Eine Dicke T aus Kunststoffkapselungsmaterial
52 ist über der ersten Hauptoberfläche38 des Trägers22 , zwischen jeder Zuleitung28 in der Matrix26 aus Zuleitungen und über dem Chip24 angeordnet. Zu geeigneten Kunststoffen für das Kapselungsmaterial52 zählen thermoplastische, wärmehärtende Kunststoffe und härtbare Kunststoffe. Auch andere nichtleitende Formmaterialien sind für das Kapselungsmaterial52 akzeptabel. - Bei einer Ausführungsform enthält die zweite Zuleitungskomponente
42 eine mit der ersten Hauptoberfläche38 des Trägers22 verbundene Basis60 , eine Schulter62 gegenüber der Basis60 und einen Körper64 , der zwischen der Basis60 und der Schulter62 verläuft. Bei einer Ausführungsform sind mindestens die Schulter62 und der Körper64 so hergestellt, dass ein Loch66 definiert wird, das zum Empfangen der ersten Zuleitungskomponente40 bemessen ist. - Bei einer Ausführungsform definiert die Schulter
62 eine Dichtoberfläche70 , die das Abdichten des Moduls20 in einen Formhohlraum ermöglicht. Die Form wird auf der Dichtoberfläche70 abgedichtet, und Kapselungsmaterial52 wird um die zweite Zuleitungskomponente42 herum ausgebildet (wie am besten in4 dargestellt). Allgemein wird erwünscht, dass die erste Zuleitungskomponente40 Zugang zum Loch66 besitzt. Bei einer Ausführungsform ist das Loch66 schützend bedeckt, so dass das Loch66 beim Ausformen nicht mit Kapselungsmaterial52 gefüllt wird. Bei einer anderen Ausführungsform bedeckt das Kapselungsmaterial52 die Dichtoberfläche70 der zweiten Zuleitungskomponente42 , und das Loch66 wird später im Kapselungsmaterial52 und in der zweiten Zuleitungskomponente42 ausgebildet. -
3A ist eine teilweise Querschnittsansicht eines weiteren Elektronikbauelements100 gemäß einer Ausführungsform. - Das Elektronikbauelement
100 enthält einen mit Anschlüssen versehenen Träger22 , der mit peripheren Zuleitungen102 ,104 versehen ist, die jeweils von den Seiten34 bzw.36 des Trägers22 verlaufen. Das Elektronikbauelement100 ist ähnlich dem Elektronikbauelement50 (2 ) und enthält mit der Hauptoberfläche38 des Trägers22 verbundene Zuleitungen28 . Eine Dicke T aus Kapselungsmaterial52 ist über der ersten Hauptoberfläche38 des Trägers22 zwischen jeder Zuleitung28 in der Matrix von Zuleitungen und über dem Chip24 angeordnet. Bei einer weiteren Ausführungsform bedeckt Kapselungsmaterial52 beide Hauptoberflächen des Trägers22 ganz. -
3B ist eine teilweise Querschnittsansicht eines weiteren Elektronikbauelements110 gemäß einer Ausführungsform. Das Elektronikbauelement110 enthält einen eine erste Hauptoberfläche138 definierenden Träger122 , einen mit der ersten Hauptoberfläche138 verbundenen Chip124 und eine Matrix126 aus mit der ersten Hauptoberfläche138 verbundenen Zuleitungen128 . Bei einer Ausführungsform ist der Träger122 ein direkt kupfergebondeter Träger mit einer Keramikschicht130 , einer mit der Keramikschicht130 verbundenen ersten Metallschicht132 und einer mit der Keramikschicht130 gegenüber der ersten Metallschicht132 verbundenen zweiten Metallschicht134 . Bei einer Ausführungsform definiert die zweite Metallschicht134 die erste Hauptoberfläche138 , und die erste Metallschicht132 ist relativ zum Kapselungsmaterial152 exponiert und konfiguriert für eine elektrische Verbindung mit anderen Bauelementen. - Bei einer Ausführungsform enthält die Keramikschicht
130 Oxidschichten oder Siliziumoxidschichten oder Stickstoffoxidschichten, und die Metallschichten132 ,134 enthalten leitende Metalle, wobei eines der geeigneten leitenden Metalle Kupfer enthält. - Bei einer Ausführungsform sind periphere Zuleitungen
137 ,139 mit der Metallschicht134 des Trägers122 verbunden und ver laufen von gegenüberliegenden Umfangsseiten des Bauelements110 . Eine Dicke T aus Kapselungsmaterial152 ist über der ersten Hauptoberfläche138 des Trägers122 , zwischen jeder Zuleitung128 in der Matrix126 aus Zuleitungen und über dem Chip124 angeordnet. Bei einer Ausführungsform sind die Zuleitungen128 über der ersten Hauptoberfläche138 des Trägers122 verteilt und verlaufen im Allgemeinen senkrecht zum Träger122 , so dass die Zuleitungen128 durch die Dicke T aus Kapselungsmaterial152 vorstehen. -
4 ist eine Seitenansicht, und5 –6 sind teilweise Querschnittsansichten eines Prozesses200 zum Herstellen des Elektronikbauelements100 von3A , das eine Matrix26 aus mit der Hauptoberfläche38 des Trägers22 verbundenen Zuleitungen28 gemäß einer Ausführungsform enthält. Der Prozess200 enthält eine Form202 , die konfiguriert ist, das Modul20 mit Kunststoffmaterial zu kapseln. Bei einer Ausführungsform enthält die Form202 eine Transferform mit einem ersten Formabschnitt204 und einem zweiten Formabschnitt206 , der konfiguriert ist, mit dem ersten Formabschnitt204 zusammenzupassen. Der erste Formabschnitt204 definiert einen Hohlraum208 , der zweite Formabschnitt206 definiert einen passenden Hohlraum210 und einen Kolben212 , der konfiguriert ist, flüssiges Kapselungsmaterial den Hohlräumen208 ,210 zuzuführen. Das Volumen des durch den Kolben212 zugeführten flüssigen Kapselungsmaterials entspricht der Größe des Hohlraums208 . Bei einer Ausführungsform ist eine optionale Folie214 als ein Formtrennmittel sowohl für die Form202 als auch das Modul20 vorgesehen. - Während des Ausformens wird das Modul
20 in den Hohlraum210 eingesetzt. Die Folie214 wird optional zwischen der Dichtoberfläche70 und dem ersten Formabschnitt204 positioniert, wenn das Modul20 in der Form202 festgeklemmt wird. Bei einer Ausführungsform wird der Hohlraum208 durch eine obere Oberfläche220 definiert, die konfiguriert ist, gegenüber der Dichtoberfläche70 der zweiten Zuleitungskomponente42 abzu dichten, um die Möglichkeit, dass Kapselungsmaterial in das Loch66 eintritt, zu verhindern oder zu minimieren. Während des Ausformens wird Kapselungsmaterial52 durch den Kolben212 in die Hohlräume208 ,210 eingespritzt und bedeckt den Träger22 , den Chip24 und das Volumen zwischen den zweiten Zuleitungskomponenten42 . Bei einer Ausführungsform umgibt das Kapselungsmaterial52 eine Schulter62 (2 ) der zweiten Zuleitungskomponente42 , und das Loch66 und die Dichtoberfläche70 sind durch die Folie214 gegenüber dem ausgeformten Kunststoff abgedichtet. Nach dem Einspritzen von Kapselungsmaterial52 in den Hohlraum208 wird das Kapselungsmaterial52 zum Ausbilden eines festen Körpers abgekühlt. - Nach dem Ausformen wird die Form
202 geöffnet, und das Elektronikbauelement100 (3A ) wird aus den Hohlräumen208 ,210 entfernt. Bei einer Ausführungsform wird die Folie214 als ein Formtrennmittel verwendet, die das Loch66 vor dem Füllen mit Kunststoffmasse schützt und die gewünschten Dichtcharakteristiken zwischen der Dichtoberfläche70 und der oberen Oberfläche220 des Hohlraums208 sicherstellt. - Unter Bezugnahme auf die
4 –6 ist bei einer Ausführungsform die Dichtoberfläche70 nach dem Ausformen relativ zu dem Kapselungsmaterial52 exponiert. Bei einer anderen Ausführungsform ist Kapselungsmaterial52 auf der Dichtoberfläche70 angeordnet, und die Zuleitung40 definiert einen Durchmesser, der dicker ist als das Kapselungsmaterial52 über den zweiten Zuleitungskomponenten42 . - Bei einer Ausführungsform ist eine Matrix
26 aus Zuleitungen28 mit einer Hauptoberfläche des Trägers22 verbunden und enthält die ersten Zuleitungskomponenten40 , die vertikal durch das Kapselungsmaterial52 vorstehen. Bei einer Ausführungsform verläuft jede Zuleitung28 in der Matrix26 im Wesentlichen senkrecht zu dem Träger22 . -
5 ist eine teilweise Querschnittsansicht des Moduls20 nach dem Ausformen des Verkapselungsmaterials52 über dem Träger22 , dem Chip24 und zwischen den Zuleitungskomponenten42 . Das Kapselungsmaterial52 hat sich um die Zuleitungskomponenten42 des Moduls20 verfestigt und die Löcher66 bleiben offen. -
6 ist eine teilweise Querschnittsansicht der ersten Zuleitungskomponenten40 , die in die Löcher66 der zweiten Zuleitungskomponenten42 eingeführt werden. Bei einer Ausführungsform wird die erste Zuleitungskomponente40 in die Löcher66 der zweiten Zuleitungskomponenten42 eingepresst. Bei einer weiteren Ausführungsform wird die erste Zuleitungskomponente40 elektrisch innerhalb des Lochs66 der zweiten Zuleitungskomponente42 durch Löten, leitendes Kleben oder Hartlöten angeschlossen. Nach dem Anbringen ragen die Zuleitungen28 normalerweise von dem Träger22 weg und aus dem Kapselungsmaterial52 heraus zur anschließenden Verbindung mit anderen Elektronikbauelementen. Bei einer Ausführungsform ist der Bereich der ersten Hauptoberfläche38 des Trägers22 größer als der Bereich der Kanten34 ,36 des Trägers22 , so dass die Zuleitungen28 innerhalb der Matrix26 dicht gepackt sind, um eine höhere Eingangs-/Ausgangsverbinderdichte für den Baustein100 zu erreichen (3A ). - Die
7 –9 sind teilweise Querschnittsansichten eines anderen Prozesses zum Herstellen eines Elektronikbauelements mit einer Matrix aus Zuleitungen, die mit einer Hauptoberfläche eines Trägers gemäß einer Ausführungsform verbunden sind. -
7 ist eine Querschnittsansicht eines Halbleitermoduls320 mit einem Träger322 , mit dem Träger322 verbundenen Chips324 und eine Matrix aus mit dem Träger322 verbundenen zweiten Zuleitungskomponenten342 . - Bei einer Ausführungsform ist der Träger
322 ein direkt kupfergebondeter Träger mit einem Substrat330 und einer mit dem Substrat330 verbundenen Metallschicht334 . Auch andere Formen von Träger322 sind akzeptabel, wie etwa die oben beschriebenen Systemträger. - Die Chips
324 und die zweiten Zuleitungskomponenten342 sind elektrisch mit einer Kupfermetallschicht334 verbunden. Die Chips324 können ähnlich den oben beschriebenen Chips24 sein, und die zweiten Zuleitungskomponenten342 sind massive Metallplugs, die eine Dichtoberfläche370 definieren. - Bei einer Ausführungsform wird der oben beschriebene Ausformprozess
200 verwendet, um das Kapselungsmaterial352 zwischen jeder Zuleitungskomponente342 , über den Chips324 und über der ersten Hauptoberfläche338 des Rahmens334 auszuformen. Bei einer Ausführungsform wird das Modul320 in Formhohlräume208 ,210 der Form202 (4 ) eingesetzt, und die Dichtoberfläche370 ermöglicht, dass die Form202 derart auf dem Modul320 nach unten festklemmt, dass das Kapselungsmaterial352 ausgeformt über das Modul320 und um die zweiten Zuleitungskomponenten342 transferiert wird, ohne nennenswerte Leckage an Kapselungsmaterial352 . -
8 ist eine teilweise Querschnittsansicht des Moduls320 mit um die Zuleitungskomponenten342 ausgeformtem Kapselungsmaterial352 . Bei einer Ausführungsform werden nach dem Ausformen des Kapselungsmaterials352 Löcher366 mit einem Bohrer oder einer anderen mechanischen Vorrichtung in den Zuleitungskomponenten342 ausgebildet. -
9 ist eine teilweise Querschnittsansicht der ersten Zuleitungskomponenten340 , die mit den zweiten Zuleitungskomponenten342 verbunden sind, um ein Halbleiterbaustein-Elektronikbauelement mit einer Matrix aus mit der ersten Hauptoberfläche338 verbundenen Zuleitungen zu definieren. Bei einer Ausführungsform werden die ersten Zuleitungskomponenten340 in die Löcher366 (8 ) der zweiten Zuleitungskomponenten342 eingepresst. Bei einer anderen Ausfüh rungsform werden die ersten Zuleitungskomponenten340 in die Löcher366 der zweiten Zuleitungskomponenten342 gelötet oder hartgelötet oder geklebt. - Die
10 –12 sind teilweise Querschnittsansichten eines anderen Prozesses zum Herstellen eines Elektronikbauelements400 , das eine Matrix aus Zuleitungen414 /440 enthält, die mit einer Hauptoberfläche411 eines Trägers410 gemäß einer Ausführungsform verbunden sind. Das Elektronikbauelement400 enthält ein Modul402 und über dem Modul402 angeordnetes Kapselungsmaterial404 . Das Modul402 enthält einen Träger410 , mit dem Träger410 verbundene Chips412 und mit dem Träger410 verbundene Zuleitungskomponenten414 . - Bei einer Ausführungsform ist der Träger
410 ein mehrschichtiges Substrat mit einer ersten nichtleitenden Schicht420 und einer zweiten leitenden Schicht422 . Geeignete Träger410 beinhalten direkte kupfergebondete Träger und Systemträger (mit Anschlüssen oder ohne). - Die Chips
412 und die Zuleitungskomponenten414 sind mit der leitenden Schicht422 des Trägers410 verbunden. Die Chips412 sind ähnlich den oben beschriebenen Chips24 , und die Zuleitungskomponenten414 sind ähnlich den oben beschriebenen zweiten Zuleitungskomponenten342 (7 ). - Bei einer Ausführungsform ist das Kapselungsmaterial
404 über dem Träger410 , den Chips412 und den Zuleitungskomponenten414 derart ausgeformt, dass die Zuleitungskomponenten414 ganz mit Kapselungsmaterial bedeckt sind. Das Ausformen des Verkapselungsmaterials404 beinhaltet das Spritzpressen und das Formpressen von Kunststoffmaterialien wie oben beschrieben. -
11 ist eine teilweise Querschnittsansicht des verkapselten Moduls402 mit einer Bohrung oder einem Loch430 , die oder das in dem Kapselungsmaterial404 und der Zuleitungskom ponente414 ausgebildet ist. Bei einer Ausführungsform wird das Loch430 mit einem mechanischen Bohrer durch das Kapselungsmaterial404 und in die Zuleitungskomponente414 gebohrt. Bei anderen Ausführungsformen wird das Loch430 durch einen chemischen Prozess ausgebildet. -
12 ist eine teilweise Querschnittsansicht des Elektronikbauelements400 , das die ersten Zuleitungskomponenten440 enthält, die in die Löcher430 (11 ) eingesetzt und mit den Zuleitungskomponenten414 verbunden sind. Die Zuleitungen440 und die Zuleitungskomponenten414 definieren zusammen eine Matrix aus Zuleitungen450 , die mit der Hauptoberfläche411 des Trägers410 verbunden sind und darüber verteilt sind. Die Zuleitungen450 verlaufen im Wesentlichen normal (oder senkrecht) zum Träger410 und stehen durch das Kapselungsmaterial404 vor. Im allgemeinen kann eine höhere Dichte an Zuleitungen450 auf der Hauptoberfläche411 des Trägers410 platziert werden, um eine höhere Anzahl von Eingangs-/Ausgangsverbindern für das Elektronikbauelement400 bereitzustellen. Bei einer Ausführungsform sind die Zuleitungen450 Hochspannungszuleitungen und sind konfiguriert, ein minimales Kriechen zwischen benachbarten Zuleitungskomponenten440 aufzuweisen. - Die
13 –15 sind teilweise Querschnittsansichten eines anderen Prozesses zum Herstellen eines Elektronikbauelements500 , das eine Matrix aus mit einer Hauptoberfläche511 eines Trägers510 verbundenen Zuleitungen514 /540 gemäß einer Ausführungsform enthält. Das Elektronikbauelement500 enthält ein Modul502 , das ähnlich dem Modul320 (7 ) ist. Das Modul502 enthält einen Träger510 , mit dem Träger510 verbundene Chips512 und mit dem Träger510 verbundene Zuleitungskomponenten514 . - Bei einer Ausführungsform werden die Zuleitungskomponenten
514 vorgebohrt, so dass sie eine Teilbohrung516 (ein Sackloch516 ) enthalten, wobei eine Kappe518 zurückbleibt, die ein Ende der Bohrung516 verschließt. Die Kappe518 liefert eine Dichtoberfläche, die es ermöglicht, dass eine Hohlraumform gegenüber der Kappe518 abdichtet, wenn Kapselungsmaterial504 um die Zuleitungskomponenten514 ausgeformt wird. -
14 ist eine teilweise Querschnittsansicht des Moduls502 , nachdem die Endkappe518 (13 ) entfernt worden ist. Bei einer Ausführungsform wird die Endkappe518 geätzt oder entfernt, um die Bohrung516 zu öffnen. Allgemein ist das Ätzen von Metall teurer als das Bohren von Metall. Aus diesem Grund wird die Zuleitungskomponente414 teilweise geöffnet (beispielsweise durch Bohren), und der verbleibende Kappenabschnitt518 wird später beispielsweise durch chemisches Ätzen entfernt. Das Vorbohren der Bohrung516 in Zuleitungskomponenten514 hinterlässt eine ausgewählte Menge der Endkappe518 als Dichtoberfläche, um die Bohrung516 während des Ausformens des Kapselungsmaterials504 zu schützen. Nach dem Ausformen wird die Endkappe518 durch Ätzen oder andere Entfernungsprozesse entfernt, um ein Verbindungsloch für das Stecken von vertikalen Zuleitungen in die Zuleitungskomponenten414 bereitzustellen. -
15 ist eine teilweise Querschnittsansicht des Elektronikbauelements500 mit in die Bohrung516 (14 ) der Zuleitungskomponente514 eingesetzten Zuleitungen540 . Die Zuleitungen540 sind über die Hauptoberfläche511 des Trägers510 verteilt. Benachbarte Zuleitungen540 sind geeignet beabstandet, um ein unerwünschtes Spannungskriechen zwischen den benachbarten Zuleitungen540 zu minimieren. - Ausführungsformen stellen hochdichte Eingangs-/Ausgangszuleitungen für einen Halbleiterbaustein bereit, der konfiguriert ist, das Kriechen zwischen benachbarten Leitungen zu minimieren. Herkömmliche Halbleiterbausteine liefern Zuleitungen, die von Umfangsseiten des Bausteins aus verlaufen. Aufgrund von Einschränkungen hinsichtlich der Bausteingröße kann nur eine begrenzte Anzahl an Umfangszuleitungen an dem herkömmlichen Halbleiterbaustein bereitgestellt werden. Die linearen Raumbeschränkungen für die Anordnung von Umfangszuleitungen auf herkömmlichen Bausteinen kann unerwünschterweise das Spannungskriechen zwischen benachbarten Zuleitungen ermöglichen. Im Gegensatz dazu liefern hierin beschriebene Ausführungsformen eine Matrix aus Zuleitungen, die über einen relativ großen Bereich einer Hauptoberfläche eines Trägers auf eine Weise verteilt sind, die die Zuleitungen so konfiguriert, dass sie für Hochspannungsanwendungen mit einem minimalen Spannungskriechen geeignet sind.
- Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen und Variationen eines Trägers abdecken, der eine Matrix aus von einer Hauptoberfläche des Trägers aus verlaufenden Zuleitungen enthält. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt werden.
Claims (25)
- Elektronikbauelement (
50 ;320 ;400 ;500 ), umfassend: einen Träger (22 ;322 ;410 ;510 ), der eine erste Hauptoberfläche (38 ;338 ;411 ;511 ) definiert; einen Chip (24 ;124 ;324 ;412 ;512 ), der an der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) angebracht ist; eine Matrix (26 ;126 ;450 ) von Zuleitungen (28 ;40 ;140 ;440 ;540 ), die mit der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) verbunden sind; und eine Dicke (T) aus Kapselungsmaterial (52 ;152 ;404 ;504 ), das auf der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) des Trägers (22 ;322 ;410 ;510 ) angeordnet ist; wobei jede Zuleitung (28 ;40 ;140 ;440 ;540 ) durch die Dicke (T) des Kapselungsmaterials (52 ;152 ;404 ;504 ) verläuft. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach Anspruch 1, wobei der Träger (22 ;322 ;410 ;510 ) einen Systemträger umfasst, der eine Insel (134 ;334 ) definiert, wobei der Chip (24 ;124 ;324 ;412 ;512 ) an der Insel (134 ;334 ) angebracht ist und das Kapselungsmaterial (52 ;152 ;404 ;504 ) über dem Chip (24 ;124 ;324 ;412 ;512 ) und zwischen jeder Zuleitung (28 ;40 ;140 ;440 ;540 ) in der Matrix (26 ;126 ;450 ) aus Zuleitungen (28 ;40 ;140 ;440 ;540 ) angeordnet ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach Anspruch 1 oder 2, wobei der Träger (22 ;322 ;410 ;510 ) eine Keramikschicht (130 ;330 ;430 ) und eine über der Keramikschicht (130 ;330 ;430 ) angeordnete Metallschicht (134 ;334 ) umfasst, wobei die Metallschicht (134 ;334 ) die erste Hauptoberfläche (38 ;338 ;411 ;511 ) des Trägers (22 ;322 ;410 ;510 ) definiert und der Chip (24 ;124 ;324 ;412 ;512 ) an der Metallschicht (134 ;334 ) angebracht ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach einem der Ansprüche 1 bis 3, wobei der Chip (24 ;124 ;324 ;412 ;512 ) eine integrierte Schaltung mit einer ersten Elektrode auf einer ersten Fläche des Chips (24 ;124 ;324 ;412 ;512 ) und einer zweiten Elektrode auf einer zweiten Fläche gegenüber der ersten Fläche des Chips (24 ;124 ;324 ;412 ;512 ) aufweist, wobei die erste Elektrode elektrisch an die erste Hauptoberfläche (38 ;338 ;411 ;511 ) des Trägers (22 ;322 ;410 ;510 ) gekoppelt ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach einem der Ansprüche 1 bis 4, wobei jede Zuleitung (28 ;40 ;140 ;440 ;540 ) in der Matrix (26 ;126 ;450 ) aus Zuleitungen (28 ;40 ;140 ;440 ;540 ) folgendes umfasst: eine zweite Zuleitungskomponente (42 ;342 ;414 ;514 ), die im Wesentlichen normal zu der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) mit dem Träger (22 ;322 ;410 ;510 ) verbunden ist und durch die Dicke (T) des Kapselungsmaterials (52 ;152 ;404 ;504 ) verläuft; und eine erste Zuleitungskomponente (40 ;340 ;440 ;540 ), die mit der zweiten Zuleitungskomponente (42 ;342 ;414 ;514 ) verbunden ist, wobei die erste Zuleitungskomponente (40 ;340 ;440 ;540 ) von dem Träger (22 ;322 ;410 ;510 ) weg verläuft und weg von der Dicke (T) des Kapselungsmaterials (52 ;152 ;404 ;504 ) verläuft. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach Anspruch 5, wobei die zweite Zuleitungskomponente (42 ;342 ;414 ;514 ) folgendes umfasst: eine mit der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) des Trägers (22 ;322 ;410 ;510 ) verbundene Basis (60 ); eine Schulter (62 ) gegenüber der Basis (60 ); und einen Körper (64 ), der zwischen der Basis (60 ) und der Schulter (62 ) verläuft; wobei mindestens die Schulter (62 ) und der Körper (64 ) ein Loch (66 ;366 ;430 ;516 ) definieren, das konfigu riert ist, die erste Zuleitungskomponente (40 ;340 ;440 ;540 ) aufzunehmen. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach Anspruch 6, wobei die erste Zuleitungskomponente (40 ;340 ;440 ;540 ) in das Loch (66 ;366 ;430 ;516 ) eingepresst ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach Anspruch 6 oder 7, wobei die erste Zuleitungskomponente (40 ;340 ;440 ;540 ) durch eines von Lot, Hartlot und einer Schweißung in das Loch (66 ;366 ;430 ;516 ) gekoppelt ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach einem der Ansprüche 6 bis 8, wobei die Schulter (62 ) eine Dichtoberfläche (70 ;370 ) definiert, die es ermöglicht, dass das Kapselungsmaterial (52 ;152 ;404 ;504 ) zwischen jeder Zuleitung (28 ;40 ;140 ;440 ;540 ) in der Matrix (26 ;126 ;450 ) aus Zuleitungen (28 ;40 ;140 ;440 ;540 ) angeordnet wird, wobei die Dichtoberfläche (70 ;370 ) relativ zu dem Kapselungsmaterial (52 ;152 ;404 ;504 ) exponiert ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach einem der Ansprüche 6 bis 9, wobei die Basis (60 ), der Körper (64 ) und die Schulter (62 ) der zweiten Zuleitungskomponente (42 ;342 ;414 ;514 ) mit dem Kapselungsmaterial (52 ;152 ;404 ;504 ) bedeckt sind und die erste Zuleitungskomponente (40 ;340 ;440 ;540 ) relativ zu dem Kapselungsmaterial (52 ;152 ;404 ;504 ) exponiert ist. - Elektronikbauelement (
50 ;320 ;400 ;500 ) nach einem der vorhergehenden Ansprüche, wobei der Träger (22 ;322 ;410 ;510 ) eine zweite Hauptoberfläche (54 ) gegenüber der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) definiert, wobei die zweite Hauptoberfläche (54 ) relativ zu dem Kapselungsmaterial (52 ;152 ;404 ;504 ) exponiert ist. - Verfahren (
200 ) zum Herstellen eines Elektronikbauelements (100 ;320 ;400 ;500 ), umfassend: Bereitstellen eines Trägers (22 ;322 ;410 ;510 ) und eines Chips (24 ;124 ;324 ;412 ;512 ) und einer Matrix (26 ;126 ;450 ) aus mit dem Träger (22 ;322 ;410 ;510 ) verbundenen Kontaktelementen (42 ;342 ;414 ;514 ); Bedecken des Trägers (22 ;322 ;410 ;510 ) und des Chips (24 ;124 ;324 ;412 ;512 ) und mindestens eines Abschnitts jedes Kontaktelements (42 ;342 ;414 ;514 ) in der Matrix (26 ;126 ;450 ) aus Kontaktelementen (42 ;342 ;414 ;514 ) mit einem Kunststoff (52 ;152 ;404 ;504 ); und Einsetzen einer Zuleitung (28 ;40 ;140 ;440 ;540 ) in das Kontaktelement (42 ;342 ;414 ;514 ). - Verfahren (
200 ) nach Anspruch 12, wobei das Bereitstellen eines Trägers (22 ;322 ;410 ;510 ) das Bereitstellen eines direkt kupfergebondeten Trägers (22 ;322 ;410 ;510 ) umfasst, der eine erste Metallschicht (132 ), eine über der ersten Metallschicht (132 ) angeordnete Keramikschicht (130 ;330 ) und eine über der Keramikschicht (130 ;330 ) angeordnete zweite Metallschicht (134 ;334 ) umfasst, wobei der Chip (24 ;124 ;324 ;412 ;512 ) an der zweiten Metallschicht (134 ;334 ) angebracht ist. - Verfahren (
200 ) nach Anspruch 13, wobei der Chip (24 ;124 ;324 ;412 ;512 ) an die zweite Metallschicht (134 ;334 ) diffusionsgelötet wird. - Verfahren (
200 ) nach einem der Ansprüche 12 bis 14, wobei das Bedecken des Trägers (22 ;322 ;410 ;510 ) und des Chips (24 ;124 ;324 ;412 ;512 ) und mindestens eines Abschnitts jedes Kontaktelements (42 ;342 ;414 ;514 ) in der Matrix (26 ;126 ;450 ) aus Kontaktelementen (42 ;342 ;414 ;514 ) mit einem Kunststoff (52 ;152 ;404 ;504 ) folgendes umfasst: Bereitstellen einer Form (202 ) mit einem ersten Formabschnitt (204 ) und einem zweiten Formabschnitt (206 , die zusammen einen Formhohlraum (208 ;210 ) definieren; Platzieren des Trägers (22 ;322 ;410 ;510 ) in dem Formhohlraum (208 ;210 ); Bedecken jedes Kontaktelements (42 ;342 ;414 ;514 ) mit einer Folie (214 ); Abdichten des ersten Formabschnitt (204 ) gegenüber der Folie (214 ) und einem Schulterabschnitt (62 ) jedes Kontaktelements (42 ;342 ;414 ;514 ); und Spritzpressen von Kunststoff (52 ;152 ;404 ;504 ) in den Formhohlraum (208 ;210 ) und um jedes Kontaktelement (42 ;342 ;414 ;514 ) in der Matrix (26 ;126 ;450 ) aus Kontaktelementen (42 ;342 ;414 ;514 ). - Verfahren (
200 ) nach Anspruch 15, wobei das Einsetzen einer Zuleitung (28 ;40 ;140 ;440 ;540 ) in das Kontaktelement (42 ;342 ;414 ;514 ) folgendes umfasst: Ausbilden eines Lochs (66 ;366 ;430 ;516 ) in dem Kontaktelement (42 ;342 ;414 ;514 ); Ausformen von Kunststoff (52 ;152 ;404 ;504 ) um das Kontaktelement (42 ;342 ;414 ;514 ) und nicht im Loch (66 ;366 ;430 ;516 ); und Einsetzen eines Endes der Zuleitung (28 ;40 ;140 ;440 ;540 ) in das Loch (66 ;366 ;430 ;516 ) des Kontaktelements (42 ;342 ;414 ;514 ). - Verfahren (
200 ) nach Anspruch 16, wobei das Ausbilden eines Lochs (66 ;366 ;430 ;516 ) in dem Kontaktelement (42 ;342 ;414 ;514 ) das Bohren eines Lochs (66 ;366 ;430 ;516 ) in dem Kontaktelement (42 ;342 ;414 ;514 ) umfasst. - Verfahren (
200 ) nach Anspruch 16, wobei das Ausbilden eines Lochs (66 ;366 ;430 ;516 ) in dem Kontaktelement (42 ;342 ;414 ;514 ) folgendes umfasst: Ausbilden eines Sacklochs (516 ) in einer Basis des Kontaktelements (42 ;342 ;414 ;514 ), was eine Kappe (518 ) über einer Schulteroberfläche des Kontaktelements (42 ;342 ;414 ;514 ) zurücklässt; Verbinden der Basis des Kontaktelements (42 ;342 ;414 ;514 ) mit dem Träger (22 ;322 ;410 ;510 ); und Durchätzen der Kappe (518 ) der Schulteroberfläche des Kontaktelements (42 ;342 ;414 ;514 ), um das Loch (66 ;366 ;430 ;516 ) in dem Kontaktelement (42 ;342 ;414 ;514 ) zu definieren. - Verfahren (
200 ) nach einem der Ansprüche 12 bis 18, wobei das Einsetzen einer Zuleitung (28 ;40 ;140 ;440 ;540 ) in das Kontaktelement (42 ;342 ;414 ;514 ) folgendes umfasst: Ausformen von Kunststoff (52 ;152 ;404 ;504 ) über jedem gesamten Kontaktelement (42 ;342 ;414 ;514 ); Bohren eines Lochs (66 ;366 ;430 ;516 ) durch den Kunststoff (52 ;152 ;404 ;504 ) und in das Kontaktelement (42 ;342 ;414 ;514 ); und Einsetzen eines Endes der Zuleitung (28 ;40 ;140 ;440 ;540 ) in das Loch (66 ;366 ;430 ;516 ) des Kontaktelements (42 ;342 ;414 ;514 ). - Verfahren (
200 ) nach Anspruch 19, wobei das Ausformen von Kunststoff (52 ;152 ;404 ;504 ) über jedem gesamten Kontaktelement (42 ;342 ;414 ;514 ) folgendes umfasst: Bereitstellen einer Form (202 ) mit einem ersten Formabschnitt (204 ) und einem zweiten Formabschnitt (206 ), die zusammen einen Formhohlraum (208 ;210 ) definieren; Platzieren des Trägers (22 ;322 ;410 ;510 ) in dem Formhohlraum (208 ;210 ); und Spritzpressen von Kunststoff (52 ;152 ;404 ;504 ) in den Formhohlraum (208 ;210 ) und über jedem Kontaktelement (42 ;342 ;414 ;514 ) in der Matrix (26 ;126 ;450 ) aus Kontaktelementen (42 ;342 ;414 ;514 ). - Halbleiterbaustein (
320 ;400 ;500 ), umfassend: einen Träger (22 ;322 ;410 ;510 ), der eine erste Hauptoberfläche (38 ;338 ;411 ;511 ) definiert, die zwischen gegenüberliegenden Kanten (34 ;36 ) des Trägers (22 ;322 ;410 ;510 ) verläuft; einen mit der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) verbundenen Chip (24 ;124 ;324 ;412 ;512 ); mehrere Zuleitungsbuchsen (42 ;342 ;414 ;514 ), die im Wesentlichen normal zu der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) verbunden sind; Kapselungsmaterial (52 ;152 ;404 ;504 ), das über dem Träger (22 ;322 ;410 ;510 ) und dem Chip (24 ;124 ;324 ;412 ;512 ) und um mindestens einen Abschnitt jeder der Zuleitungsbuchsen (42 ;342 ;414 ;514 ) angeordnet ist; und eine Zuleitung (28 ;40 ;140 ;440 ;540 ) in elektrischem Kontakt mit mindestens einer der Zuleitungsbuchsen (42 ;342 ;414 ;514 ). - Halbleiterbaustein (
320 ;400 ;500 ) nach Anspruch 21, wobei jede der Zuleitungsbuchsen (42 ;342 ;414 ;514 ) folgendes umfasst: eine mit der ersten Hauptoberfläche (38 ;338 ;411 ;511 ) verbundene Basis (60 ); und eine von der Basis (60 ) beabstandete Schulter (62 ), wobei die Schulter (62 ) ein Loch (66 ;366 ;430 ;516 ) und eine Dichtoberfläche (70 ;370 ) definiert; wobei das Kapselungsmaterial (52 ;152 ;404 ;504 ) um einen Umfang der Schulter (62 ) angeordnet ist. - Halbleiterbaustein (
320 ;400 ;500 ) nach Anspruch 22, wobei das Kapselungsmaterial (52 ;152 ;404 ;504 ) über der Schulter (62 ) angeordnet ist und das Loch (66 ;366 ;430 ;516 ) in dem Kapselungsmaterial (52 ;152 ;404 ;504 ) und in der Schulter (62 ) ausgebildet ist. - Halbleiterbaustein (
320 ;400 ;500 ) nach einem der An sprüche 21 bis 23, wobei eine Dicke (T) des Kapselungsmaterials (52 ;152 ;404 ;504 ) über dem Träger (22 ;322 ;410 ;510 ) angeordnet ist und ein Durchmesser der Zuleitung (28 ;40 ;140 ;440 ;540 ) größer ist als die Dicke (T) des Kapselungsmaterials (52 ;152 ;404 ;504 ). - Halbleiterbaustein (
320 ;400 ;500 ) nach einem der Ansprüche 21 bis 24, wobei ein Abstand zwischen jeder der Zuleitungsbuchsen (42 ;342 ;414 ;514 ) konfiguriert ist, das Spannungskriechen zwischen benachbarten Zuleitungsbuchsen (42 ;342 ;414 ;514 ) zu minimieren.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/953,380 | 2007-12-10 | ||
US11/953,380 US7791177B2 (en) | 2007-12-10 | 2007-12-10 | Electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008058835A1 true DE102008058835A1 (de) | 2009-06-25 |
DE102008058835B4 DE102008058835B4 (de) | 2016-11-03 |
Family
ID=40690196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008058835.0A Active DE102008058835B4 (de) | 2007-12-10 | 2008-11-25 | Elektronikbauelement, Verfahren zur Herstellung und Halbleiterbaustein |
Country Status (3)
Country | Link |
---|---|
US (1) | US7791177B2 (de) |
CN (1) | CN101459153B (de) |
DE (1) | DE102008058835B4 (de) |
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DE102015115132A1 (de) | 2015-09-09 | 2017-03-09 | Infineon Technologies Ag | Halbleitermodul mit integrierter Stift- oder Rippenkühlstruktur |
DE102021134003A1 (de) | 2021-12-21 | 2023-06-22 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zur Herstellung eines Leistungshalbleitermoduls und Leistungshalbleitermodul |
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US9196510B2 (en) | 2013-11-12 | 2015-11-24 | Infineon Technologies Ag | Semiconductor package comprising two semiconductor modules and laterally extending connectors |
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EP3217774B1 (de) | 2016-03-08 | 2018-06-13 | ABB Schweiz AG | Halbleitermodul |
CN107564883A (zh) * | 2017-09-27 | 2018-01-09 | 江苏长电科技股份有限公司 | 一种具有嵌入式pin针的dip封装结构及其工艺方法 |
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EP3933915B1 (de) | 2020-07-03 | 2023-05-10 | Infineon Technologies Austria AG | Halbleiterbauelementgehäuse mit einem stift in form einer bohrschraube |
CN111987068B (zh) * | 2020-08-11 | 2022-08-26 | 四川旭茂微科技有限公司 | 一种引线结构及使用该结构的引线框架 |
US11901273B2 (en) * | 2021-07-26 | 2024-02-13 | Infineon Technologies Ag | Power module with press-fit contacts |
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-
2007
- 2007-12-10 US US11/953,380 patent/US7791177B2/en active Active
-
2008
- 2008-11-25 DE DE102008058835.0A patent/DE102008058835B4/de active Active
- 2008-12-10 CN CN2008101843447A patent/CN101459153B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
DE102008058835B4 (de) | 2016-11-03 |
CN101459153A (zh) | 2009-06-17 |
US20090146272A1 (en) | 2009-06-11 |
US7791177B2 (en) | 2010-09-07 |
CN101459153B (zh) | 2013-03-27 |
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Legal Events
Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative |