DE102008046761B4 - Semiconductor component with conductive connection arrangement and method for forming a semiconductor component - Google Patents

Semiconductor component with conductive connection arrangement and method for forming a semiconductor component Download PDF

Info

Publication number
DE102008046761B4
DE102008046761B4 DE102008046761.8A DE102008046761A DE102008046761B4 DE 102008046761 B4 DE102008046761 B4 DE 102008046761B4 DE 102008046761 A DE102008046761 A DE 102008046761A DE 102008046761 B4 DE102008046761 B4 DE 102008046761B4
Authority
DE
Germany
Prior art keywords
conductive
conductive line
semiconductor chip
connection arrangement
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102008046761.8A
Other languages
German (de)
Other versions
DE102008046761A1 (en
Inventor
Dr. Barth Hans-Joachim
Hans-Gerd Jetten
Dr. Tews Helmut
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/855,170 external-priority patent/US7816792B2/en
Priority claimed from US11/856,089 external-priority patent/US7986023B2/en
Priority claimed from US11/856,775 external-priority patent/US7777300B2/en
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008046761A1 publication Critical patent/DE102008046761A1/en
Application granted granted Critical
Publication of DE102008046761B4 publication Critical patent/DE102008046761B4/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19015—Structure including thin film passive components

Abstract

Halbleiterstruktur (100), aufweisend:
einen Halbleiterchip (200);
eine leitfähige Schicht, die mindestens eine erste leitfähige Leitung (500A) und eine zweite leitfähige Leitung (500B) von der ersten leitfähigen Leitung (500A) in einem Abstand angeordnet aufweist,
wobei die erste leitfähige Leitung (500A) elektrisch mit dem Halbleiterchip (200) gekoppelt ist, wobei mindestens ein Teil der ersten leitfähigen Leitung (500A) außerhalb der lateralen Grenze des Halbleiterchips (200) angeordnet ist, wobei mindestens ein Teil der zweiten leitfähigen Leitung (500B) außerhalb der lateralen Grenze des Halbleiterchips (200) angeordnet ist;
eine außerhalb der lateralen Grenze des Halbleiterchips (200) angeordnete leitfähige Verbindungsanordnung (300, 320), wobei die leitfähige Verbindungsanordnung (300, 320) die erste leitfähige Leitung (500A) elektrisch mit der zweiten leitfähigen Leitung (500B) koppelt, wobei ein Teil der leitfähigen Schicht zwischen der ersten leitfähigen Leitung (500A) und der zweiten leitfähigen Leitung (500B) die leitfähige Verbindungsanordnung (300, 320) überkreuzt; und
einen Träger (410), wobei der Halbleiterchip (200) mindestens teilweise in den Träger (410) eingebettet ist, wobei die leitfähige Verbindungsanordnung (300, 320) mindestens teilweise in den Träger (410) eingebettet ist.

Figure DE102008046761B4_0000
Semiconductor structure (100), comprising:
a semiconductor chip (200);
a conductive layer having at least a first conductive line (500A) and a second conductive line (500B) spaced from the first conductive line (500A),
wherein the first conductive line (500A) is electrically coupled to the semiconductor chip (200), wherein at least a part of the first conductive line (500A) is arranged outside the lateral boundary of the semiconductor chip (200), wherein at least a part of the second conductive line ( 500B) is arranged outside the lateral boundary of the semiconductor chip (200);
a conductive connection arrangement (300, 320) arranged outside the lateral boundary of the semiconductor chip (200), wherein the conductive connection arrangement (300, 320) electrically couples the first conductive line (500A) to the second conductive line (500B), wherein a part of the conductive layer between the first conductive line (500A) and the second conductive line (500B) crosses the conductive connection arrangement (300, 320); and
a carrier (410), wherein the semiconductor chip (200) is at least partially embedded in the carrier (410), wherein the conductive connection arrangement (300, 320) is at least partially embedded in the carrier (410).
Figure DE102008046761B4_0000

Description

Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere Halbleiterbauelemente, die eine leitfähige Verbindungsanordnung benutzen.The present invention relates generally to semiconductor devices and, more particularly, to semiconductor devices employing a conductive interconnection structure.

Zur Realisierung komplexer Verdrahtungen in der Ball-Grid-Array-Technologie auf Fanout-Waferebene (auch als „WLB“-Technologie bezeichnet) können Umverteilungsschichten (im Folgenden auch bezeichnet als Umverdrahtungsebene) auf mehreren Ebenen verwendet werden. Diese Umverdrahtungsebenen auf mehreren Ebenen können signifikant zu den Kosten der Kapselungstechnologie auf Waferebene beitragen. Um zum Beispiel eine Spiralinduktivität über dem Fanout-Bereich einer WLB-Kapselung zu realisieren, kann es notwendig sein, die Mittelelektrode der Induktivität in Bezug auf die Umverdrahtungsebene, in der der Hauptkörper der Spiralspule realisiert ist, durch eine untere oder obere Umverdrahtungsebene zu verbinden. Auch muss möglicherweise eine etwaige elektrisch isolierte Überkreuzung in der Umverdrahtungsebene über dem Fanout-Bereich durch eine oder mehrere Ebenen von Umverdrahtungsebenen realisiert werden.To implement complex wiring in ball grid array technology at fanout wafer level (also referred to as “WLB” technology), redistribution layers (also referred to as redistribution wiring level in the following) can be used on several levels. These multi-level rewiring levels can add significantly to the cost of the wafer level packaging technology. For example, in order to implement a spiral inductance over the fanout area of a WLB encapsulation, it may be necessary to connect the center electrode of the inductance in relation to the rewiring level in which the main body of the spiral coil is implemented by a lower or upper rewiring level. Any electrically isolated crossover in the rewiring level above the fanout area may also have to be implemented by one or more levels of rewiring levels.

Die folgenden Druckschriften beziehen sich auf mikroelektronische Bauelemente sowie deren Integration und Häusungs-Technologie:

  • JP 2000-0 57 289 AA;
  • US 64 46 874 B1 ;
  • US 2007/00 01 270 A1 ;
  • US 2003 / 0 116 790 A1 ;
  • US 2007 / 0 080 360 A1 ; and
  • SHAFIRI, Hasan et al.: „Self-Aligned Wafer-Level Integration Technology With High-Density Interconnects and Embedded Passives.“ In: IEEE TRANSACTIONS ON ADVANCED PACKAGING, vol. 30, FEBRUARY 2007, Nr. 1, 11 - 18 .
The following publications relate to microelectronic components as well as their integration and packaging technology:
  • JP 2000-0 57 289 AA;
  • US 64 46 874 B1 ;
  • US 2007/00 01 270 A1 ;
  • US 2003/0116 790 A1 ;
  • US 2007/0 080 360 A1 ; other
  • SHAFIRI, Hasan et al .: "Self-Aligned Wafer-Level Integration Technology With High-Density Interconnects and Embedded Passives." In: IEEE TRANSACTIONS ON ADVANCED PACKAGING, vol. 30, FEBRUARY 2007, No. 1, 11-18 .

Die Erfindung ist durch die unabhängigen Patentansprüche definiert. Ausgestaltungen ergeben sich aus den jeweils abhängigen Patentansprüchen.The invention is defined by the independent claims. Refinements result from the respective dependent claims.

Ein Aspekt ist eine Halbleiterstruktur, aufweisend: einen Halbleiterchip; eine leitfähige Schicht, die mindestens eine erste leitfähige Leitung und eine zweite leitfähige Leitung, angeordnet in einem Abstand von der ersten leitfähigen Leitung, aufweist, wobei die erste leitfähige Leitung elektrisch mit dem Halbleiterchip gekoppelt ist, mindestens ein Teil der ersten leitfähigen Leitung außerhalb der lateralen Grenze des Halbleiterchips angeordnet ist, mindestens ein Teil der zweiten leitfähigen Leitung außerhalb der lateralen Grenze des Halbleiterchips angeordnet ist; und eine außerhalb der lateralen Grenze des Halbleiterchips angeordnete leitfähige Verbindungsanordnung, wobei die leitfähige Verbindungsanordnung die erste leitfähige Leitung elektrisch mit der zweiten leitfähigen Leitung koppelt.One aspect is a semiconductor structure comprising: a semiconductor chip; a conductive layer comprising at least a first conductive line and a second conductive line arranged at a distance from the first conductive line, wherein the first conductive line is electrically coupled to the semiconductor chip, at least a part of the first conductive line outside the lateral Boundary of the semiconductor chip is arranged, at least a part of the second conductive line is arranged outside the lateral boundary of the semiconductor chip; and a conductive connection arrangement arranged outside the lateral boundary of the semiconductor chip, wherein the conductive connection arrangement electrically couples the first conductive line to the second conductive line.

Ein Aspekt ist eine Halbleiterstruktur, aufweisend: einen Träger; einen mindestens teilweise in den Träger eingebetteten Halbleiterchip; eine elektrisch mit dem Halbleiterchip gekoppelte Umverdrahtungsebene, wobei die Umverdrahtungsebene mindestens eine erste leitfähige Leitung und eine zweite leitfähige Leitung von der ersten leitfähigen Leitung in einem Abstand angeordnet aufweist; und
eine mindestens teilweise in den Träger eingebettete leitfähige Verbindungsanordnung außerhalb der lateralen Grenze des Halbleiterchips, wobei die leitfähige Verbindungsanordnung die erste leitfähigen Leitung und die zweite leitfähige Leitung elektrisch koppelt.One aspect is a semiconductor structure comprising: a carrier; a semiconductor chip at least partially embedded in the carrier; a redistribution wiring plane electrically coupled to the semiconductor chip, the redistribution wiring plane having at least a first conductive line and a second conductive line arranged at a distance from the first conductive line; and
a conductive connection arrangement which is at least partially embedded in the carrier outside the lateral boundary of the semiconductor chip, the conductive connection arrangement electrically coupling the first conductive line and the second conductive line.

Ein Aspekt ist eine Halbleiterstruktur, aufweisend: einen Träger; einen mindestens teilweise in den Träger eingebetteten Halbleiterchip; einen elektrisch mit dem Halbleiterchip gekoppelte leitfähige Bereich, wobei der leitfähige Bereich über dem Träger außerhalb der lateralen Grenze des Halbleiterchips liegt, wobei der leitfähige Bereich mindestens einen ersten Teil und einen zweiten Teil von dem ersten Teil in einem Abstand angeordnet aufweist; und eine mindestens teilweise in den Träger eingebettete leitfähige Verbindungsanordnung außerhalb der lateralen Grenze des Halbleiterchips, wobei die leitfähige Verbindungsanordnung den ersten Teil elektrisch mit dem zweiten Teil koppelt.One aspect is a semiconductor structure comprising: a carrier; a semiconductor chip at least partially embedded in the carrier; a conductive region electrically coupled to the semiconductor chip, the conductive region lying above the carrier outside the lateral boundary of the semiconductor chip, the conductive region having at least a first part and a second part arranged at a distance from the first part; and a conductive connection arrangement at least partially embedded in the carrier outside the lateral boundary of the semiconductor chip, wherein the conductive connection arrangement electrically couples the first part to the second part.

Ein Aspekt ist ein Verfahren zur Bildung einer Halbleiterstruktur, wobei das Verfahren aufweist: Bilden einer Vielzahl von Halbleiterchips auf einem ersten Wafer; Zerteilen des ersten Wafers, so dass eine Vielzahl einzelner Halbleiterchips gebildet wird; mindestens teilweises Einbetten von mindestens zwei der einzelnen Halbleiterchips in einen Träger, so dass ein zweiter Wafer gebildet wird; und mindestens teilweises Einbetten einer Vielzahl leitfähiger Verbindungsanordnungen in den Träger außerhalb der lateralen Grenzen der Halbleiterchips.One aspect is a method of forming a semiconductor structure, the method comprising: forming a plurality of semiconductor chips on a first wafer; Dicing the first wafer to form a plurality of individual semiconductor chips; at least partially embedding at least two of the individual semiconductor chips in a carrier, so that a second wafer is formed; and at least partially embedding a plurality of conductive connection arrangements in the carrier outside the lateral boundaries of the semiconductor chips.

Ein Aspekt ist ein Verfahren zur Bildung eines Halbleiterbauelements, wobei das Verfahren aufweist: mindestens teilweises Einbetten eines Halbleiterchips in einen Träger, wobei der Träger einen Teil außerhalb der lateralen Grenze des Halbleiterchips aufweist, wobei der Halbleiterchip eine Endmetallschicht aufweist; Bilden einer Öffnung durch ein dielektrisches Material, so dass die Endmetallschicht freigelegt wird; Bilden einer ersten Metallschicht über der Endmetallschicht in der Öffnung; und Bilden einer zweiten Metallschicht über der ersten Metallschicht in der Öffnung.One aspect is a method for forming a semiconductor device, the method comprising: at least partially embedding a semiconductor chip in a carrier, the carrier having a portion outside the lateral boundary of the semiconductor chip, the semiconductor chip having an end metal layer; Forming an opening through a dielectric material to expose the final metal layer; Forming a first metal layer over the final metal layer in the opening; and forming a second metal layer over the first metal layer in the opening.

Die beigefügten Zeichnungen sollen ein weiteres Verständnis von Ausführungsformen geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil davon. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien der Ausführungsformen. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander.

  • 1 zeigt eine Ausführungsform eines Halbleiterchips;
  • 2 zeigt eine Ausführungsform einer Verbindungsanordnung;
  • 3A zeigt eine Draufsicht einer Ausführungsform eines Umkonfigurationswafers;
  • 3B zeigt eine Draufsicht einer Ausführungsform eines Umkonfigurationswafers, wobei der Fanout-Bereich gezeigt ist;
  • 3C zeigt eine Querschnittsansicht einer Ausführungsform eines Umkonfigurationswafers, wobei der Fanout-Bereich gezeigt ist;
  • 4A zeigt eine Draufsicht einer Ausführungsform einer Halbleiterstruktur mit einem Halbleiterchip und einer Verbindungsanordnung;
  • 4B zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiterstruktur mit einem Halbleiterchip und einer Verbindungsanordnung;
  • 4C zeigt eine Draufsicht einer Ausführungsform einer Halbleiterstruktur, wobei der Fanout-Bereich gezeigt ist;
  • 4D zeigt eine Querschnittsansicht einer Halbleiterstruktur, wobei der Fanout-Bereich gezeigt ist;
  • 5A zeigt eine Draufsicht einer Halbleiterstruktur;
  • 5B zeigt eine Querschnittsansicht einer Halbleiterstruktur;
  • 5C zeigt eine Querschnittsansicht einer Halbleiterstruktur;
  • 6A zeigt eine Draufsicht einer Ausführungsform einer Halbleiterstruktur;
  • 6B zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiterstruktur;
  • 7A zeigt eine Draufsicht einer Ausführungsform einer Halbleiterstruktur, die eine Induktivität enthält;
  • 7B zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiterstruktur, die eine Induktivität enthält;
  • 8A bis 8E zeigen ein Beispiel für eine Herstellung einer Ausführungsform einer Verbindungsanordnung;
  • 9A bis 9H zeigen ein Beispiel für ein Verfahren zur Herstellung einer Ausführungsform einer Halbleiterstruktur;
  • 10 zeigt eine Ausführungsform einer Halbleiterstruktur; und
  • 11 zeigt eine Ausführungsform einer Halbleiterstruktur.
The accompanying drawings are intended to provide a further understanding of embodiments and are incorporated in and constitute a part of the present description. The drawings show embodiments and, together with the description, serve to explain principles of the embodiments. The elements of the drawings are not necessarily to scale with one another.
  • 1 Fig. 3 shows an embodiment of a semiconductor chip;
  • 2 Figure 3 shows an embodiment of a connector assembly;
  • 3A Figure 12 shows a top view of one embodiment of a reconfiguration wafer;
  • 3B Figure 12 shows a top view of one embodiment of a reconfiguration wafer showing the fanout area;
  • 3C Figure 12 is a cross-sectional view of one embodiment of a reconfiguration wafer showing the fanout area;
  • 4A FIG. 10 shows a top view of an embodiment of a semiconductor structure with a semiconductor chip and a connection arrangement; FIG.
  • 4B FIG. 10 shows a cross-sectional view of an embodiment of a semiconductor structure with a semiconductor chip and an interconnection arrangement; FIG.
  • 4C Figure 12 shows a top view of one embodiment of a semiconductor structure showing the fanout area;
  • 4D Figure 12 is a cross-sectional view of a semiconductor structure showing the fanout area;
  • 5A Figure 3 shows a top view of a semiconductor structure;
  • 5B Figure 12 shows a cross-sectional view of a semiconductor structure;
  • 5C Figure 12 shows a cross-sectional view of a semiconductor structure;
  • 6A Figure 12 shows a top view of one embodiment of a semiconductor structure;
  • 6B Figure 12 shows a cross-sectional view of one embodiment of a semiconductor structure;
  • 7A Figure 12 shows a top view of one embodiment of a semiconductor structure including an inductor;
  • 7B Figure 12 shows a cross-sectional view of one embodiment of a semiconductor structure including an inductor;
  • 8A until 8E show an example of a manufacture of an embodiment of a connection arrangement;
  • 9A until 9H FIG. 10 shows an example of a method for fabricating an embodiment of a semiconductor structure; FIG.
  • 10 Figure 3 shows one embodiment of a semiconductor structure; and
  • 11 Figure 3 shows one embodiment of a semiconductor structure.

Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Einzelheiten und Ausführungsformen zeigen, in denen die Erfindung ausgeübt werden kann. Diese Ausführungsformen werden detailliert genug beschrieben, um Fachleuten die Ausübung der Erfindung zu ermöglichen. Die verschiedenen Ausführungsformen schließen sich nicht unbedingt gegenseitig aus, da bestimmte Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden.The following detailed description refers to the accompanying drawings, which show, by way of illustration, specific details and embodiments in which the invention can be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. The various embodiments are not necessarily mutually exclusive, as certain embodiments can be combined with one or more other embodiments to form new embodiments.

4A,B zeigen eine Halbleiterstruktur 100, die eine Ausführungsform eines teilweise fertig gestellten Halbleiterbauelements der vorliegenden Erfindung ist. 4A ist eine Draufsicht der Struktur 100, während 4B eine Querschnittsansicht der Struktur 100 durch AA ist. Die Struktur 100 enthält einen Halbleiterchip 200 (der auch als Halbleiterchip bezeichnet werden kann), eine Verbindungsanordnung 300 und eine Trägerstruktur 410. Der Halbleiterchip 200 und die Verbindungsanordnung 300 werden von der Trägerstruktur 410 getragen und in diese eingebettet. Außerdem ist in 1 eine Querschnittsansicht des Halbleiterchips 200 gezeigt, während in 2 auch eine Querschnittsansicht der Verbindungsanordnung 300 gezeigt ist. 4A, B show a semiconductor structure 100 which is an embodiment of a partially completed semiconductor device of the present invention. 4A Figure 3 is a plan view of the structure 100 , while 4B a cross-sectional view of the structure 100 through AA is. The structure 100 contains a semiconductor chip 200 (which can also be referred to as a semiconductor chip), a connection arrangement 300 and a support structure 410 . The semiconductor chip 200 and the connection arrangement 300 are from the support structure 410 worn and embedded in it. In addition, in 1 a cross-sectional view of the semiconductor chip 200 shown while in 2 also a cross-sectional view of the connector assembly 300 is shown.

Mit Bezug auf 1 enthält der Halbleiterchip bzw. Halbleiterchip 200 eine untere Oberfläche 202B und eine oder mehrere Seitenoberflächen 202S. Die Seitenoberflächen 202S des Halbleiterchips können auch als die Ränder des Halbleiterchips bezeichnet werden. Der Halbleiterchip 200 enthält eine obere oder aktive Oberfläche, die der unteren Oberfläche 202B gegenüber liegt. Der Halbleiterchip 200 enthält ferner eine Endmetallschicht 230, die bei einer oder mehreren Ausführungsformen der oberen oder aktiven Oberfläche des Halbleiterchips nahe sein kann. Über der Endmetallschicht 230 kann eine Passivierungsschicht 240 gebildet werden. Es wird angemerkt, daß die Endmetallschicht des Halbleiterchips in der Technik auch als die oberste Metallschicht bezeichnet werden kann.Regarding 1 contains the semiconductor chip or semiconductor chip 200 a lower surface 202B and one or more side surfaces 202S . The side surfaces 202S of the semiconductor chip can also be referred to as the edges of the semiconductor chip. The semiconductor chip 200 contains an upper or active surface that is the lower surface 202B opposite is. The semiconductor chip 200 also includes an end metal layer 230 which, in one or more embodiments, may be close to the top or active surface of the semiconductor chip. Over the final metal layer 230 can have a passivation layer 240 are formed. It is noted that the end metal layer of the semiconductor chip can also be referred to in the art as the topmost metal layer.

Obwohl es nicht gezeigt ist, enthält der Halbleiterchip 200 in der Regel ein Substrat, das an die untere Oberfläche angrenzen oder dieser nahe sein kann. Ähnlich kann der Halbleiterchip ferner zusätzliche Metallschichten, zusätzliche dielektrische Schichten (wie zum Beispiel Zwischenebenen-Dielektrikumschichten), Komponenten wie Dioden und Transistoren, Logikschaltungen, Speicherschaltungen usw. enthalten. Die Endmetallschicht kann elektrisch mit dem Halbleiterchipsubstrat sowie mit in den Halbleiterchipsubstraten gebildeten Bauelementen gekoppelt werden.Although not shown, the semiconductor chip includes 200 usually a substrate that may be adjacent to or close to the lower surface. Similarly, the semiconductor chip may also have additional metal layers, additional dielectric layers (such as inter-level dielectric layers), components such as diodes and transistors, logic circuits, memory circuits, and so on. The final metal layer can be electrically coupled to the semiconductor chip substrate as well as to components formed in the semiconductor chip substrates.

Die Endmetallschicht 230 des Halbleiterchips 200 kann ein beliebiges Metallmaterial aufweisen. Die Endmetallschicht 230 kann ein beliebiges reines Metall oder eine Metallegierung sein. Die Endmetallschicht 230 kann eines oder mehrere Elemente enthalten, wie etwa Cu, Al, W, Au, oder Ag. Bei einer oder mehreren Ausführungsformen kann die Endmetallschicht 230 das Element C enthalten. Beispiele für Metallmaterialien, die verwendet werden können, wären, ohne Einschränkung auf diese, reines Kupfer, Kupferlegierung, reines Aluminium, Aluminiumlegierung, reines Wolfram, Wolframlegierung, reines Silber, Silberlegierung, reines Gold und Goldlegierung. Die Endmetallschicht 230 kann auch Barrieren, Deckschichten und/oder Kappenschichten enthalten, wie etwa Ta, TaN, TaC, Ti, TiN, TiW, WN, WCN, CoWP, CoWP, NiNoP, Ru oder Kombinationen davon.The final metal layer 230 of the semiconductor chip 200 can be any metal material. The final metal layer 230 can be any pure metal or metal alloy. The final metal layer 230 can contain one or more elements such as Cu, Al, W, Au, or Ag. In one or more embodiments, the final metal layer may 230 contain the element C. Examples of metal materials that can be used include, but are not limited to, pure copper, copper alloy, pure aluminum, aluminum alloy, pure tungsten, tungsten alloy, pure silver, silver alloy, pure gold, and gold alloy. The final metal layer 230 can also contain barriers, cover layers and / or cap layers, such as Ta, TaN, TaC, Ti, TiN, TiW, WN, WCN, CoWP, CoWP, NiNoP, Ru or combinations thereof.

Die Endmetallschicht 230 kann eine oder mehrere Metalleitungen aufweisen, die hier als Endmetalleitungen bezeichnet werden können. Bei einer oder mehreren Ausführungsformen weist die Endmetallschicht 230 mindestens zwei Endmetalleitungen auf. Jede der Endmetalleitungen der Endmetallschicht kann voneinander in einem Abstand voneinander angeordnet sein. Jede der Endmetalleitungen kann elektrisch voneinander isoliert sein. Bei der in 4A,B gezeigten Ausführungsform enthält die Endmetallschicht 230 mindestens eine erste Endmetalleitung 230A, eine zweite Endmetalleitung 230B, eine dritte Endmetalleitung 210C und eine vierte Endmetalleitung 230D. Bei einer oder mehreren Ausführungsformen kann mindestens eine der Endmetalleitungen eine oder mehrere Bondkontaktstellen (auch als Kontaktstellen bezeichnet) enthalten. Bei einer oder mehreren Ausführungsformen kann jede der Endmetalleitungen eine oder mehrere Bondkontaktstellen enthalten.The final metal layer 230 may have one or more metal lines, which can be referred to herein as final metal lines. In one or more embodiments, the final metal layer comprises 230 at least two final metal lines. Each of the final metal lines of the final metal layer may be spaced from one another. Each of the final metal lines can be electrically isolated from one another. At the in 4A, B The embodiment shown includes the final metal layer 230 at least a first final metal line 230A , a second final metal line 230B , a third final metal line 210C and a fourth final metal line 230D . In one or more embodiments, at least one of the final metal lines can contain one or more bond contact points (also referred to as contact points). In one or more embodiments, each of the final metal lines may include one or more bond pads.

Die Dicke der Endmetalleitungen ist im allgemeinen nicht auf irgendeine bestimmte Dicke beschränkt. Bei einer oder mehreren Ausführungsformen kann jede der Endmetalleitungen 230A-D eine Dicke aufweisen, die größer als etwa 250 nm (Nanometer) ist. Bei einer oder mehreren Ausführungsformen kann jede der Endmetalleitungen 230A-D eine Dicke aufweisen, die größer als etwa 400 nm ist. Bei einer oder mehreren Ausführungsformen kann jede der Endmetalleitungen 230A-D eine Dicke aufweisen, die größer als etwa 500 nm ist. Bei einer oder mehreren Ausführungsformen kann jede der Endmetalleitungen 230A-D eine Dicke aufweisen, die größer als etwa 600 nm ist. Bei einer oder mehreren Ausführungsformen kann jede der Endmetalleitungen 230A-D eine Dicke aufweisen, die größer als etwa 1000 nm ist. Obwohl es in 1 und 4B nicht gezeigt ist, können die Endmetalleitungen 230A-D elektrisch mit darunter liegenden Metalleitungen und mit Bauelementen, die in dem Halbleiterchipsubstrat aufgebaut sind, gekoppelt werden.The thickness of the final metal lines is generally not limited to any particular thickness. In one or more embodiments, each of the final metal lines can 230A-D have a thickness that is greater than about 250 nm (nanometers). In one or more embodiments, each of the final metal lines can 230A-D have a thickness that is greater than about 400 nm. In one or more embodiments, each of the final metal lines can 230A-D have a thickness that is greater than about 500 nm. In one or more embodiments, each of the final metal lines can 230A-D have a thickness that is greater than about 600 nm. In one or more embodiments, each of the final metal lines can 230A-D have a thickness that is greater than about 1000 nm. Although it is in 1 and 4B is not shown, the final metal lines 230A-D be electrically coupled to underlying metal lines and to components that are built up in the semiconductor chip substrate.

Die Passivierungsschicht 240 des Halbleiterchips 200 kann aus einem beliebigen dielektrischen Material gebildet werden, wie etwa einem Oxid, einem Nitrid, einem Oxynitrid, einem Imid oder Kombinationen davon. Die Passivierungsschicht 240 kann zum Beispiel eine oder mehrere dielektrische Schichten aufweisen, wie etwa eine Oxidschicht, eine Nitridschicht, eine Oxynitridschicht, eine Imidschicht oder Kombinationen davon. Als Beispiel kann die Passivierungsschicht eine Oxidschicht aufweisen, die über einer Nitridschicht liegt. Als weiteres Beispiel kann die Passivierungsschicht eine Nitridschicht aufweisen, die über einer Oxidschicht liegt. Als weiteres Beispiel kann die Passivierungsschicht einen Nitrid-Oxid-Nitrid-Stapel aufweisen (d.h., eine Nitridschicht, die über einer Oxidschicht liegt, die über einer anderen Nitridschicht liegt). Als weiteres Beispiel kann die Passivierungsschicht einen Oxid-Nitrid-Oxid-Stapel umfassen. Bei einer oder mehreren Ausführungsformen ist es möglich, daß die Passivierungsschicht 240 aus einem dielektrischen Material mit hohem k gebildet wird. Bei einer oder mehreren Ausführungsformen kann das Material mit hohem k eine Dielektrizitätskonstante aufweisen, die größer als die von Siliziumdioxid ist. Bei einer oder mehreren Ausführungsformen kann das Material mit hohem k eine Dielektrizitätskonstante aufweisen, die größer als 3,9 ist.The passivation layer 240 of the semiconductor chip 200 can be formed from any dielectric material such as an oxide, a nitride, an oxynitride, an imide, or combinations thereof. The passivation layer 240 For example, may include one or more dielectric layers, such as an oxide layer, a nitride layer, an oxynitride layer, an imide layer, or combinations thereof. As an example, the passivation layer can have an oxide layer overlying a nitride layer. As a further example, the passivation layer can include a nitride layer overlying an oxide layer. As another example, the passivation layer may comprise a nitride-oxide-nitride stack (ie, a nitride layer overlying an oxide layer overlying another nitride layer). As a further example, the passivation layer can comprise an oxide-nitride-oxide stack. In one or more embodiments it is possible that the passivation layer 240 is formed from a high-k dielectric material. In one or more embodiments, the high-k material can have a dielectric constant that is greater than that of silicon dioxide. In one or more embodiments, the high-k material can have a dielectric constant that is greater than 3.9.

Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 1000 nm (Nanometer) sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 500 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 250 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 200 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 150 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 100 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 50 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht kleiner als etwa 25 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht größer als etwa 15 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht größer als etwa 30 nm sein.With one or more In embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 1000 nm (nanometers). In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 500 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 250 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer can be less than about 200 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 150 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer can be less than about 100 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer can be less than about 50 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer can be less than about 25 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer can be greater than about 15 nm. In one or more embodiments, the thickness of the oxide layer and / or the thickness of the nitride layer can be greater than about 30 nm.

Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 1000 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 500 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 250 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 150 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 100 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 50 nm sein. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 kleiner als etwa 25 nm sein.In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 1000 nm. In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 500 nm. In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 250 nm. In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 150 nm. In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 100 nm. In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 50 nm. In one or more embodiments, the thickness of the passivation layer may be 240 be smaller than about 25 nm.

Bei der in 4A, B gezeigten Ausführungsform des Halbleiterchips 200 wird eine Öffnung 250B durch die Passivierungsschicht 240 gebildet, um so die zweite Endmetalleitung 230B der Endmetallschicht 230 freizulegen. Die Öffnung 250B kann in Form eines Lochs (beispielsweise Durchgangsloch) vorliegen und kann als eine Durchgangsöffnung bezeichnet werden. Die Öffnung 250B ermöglicht eine zukünftige elektrische Kopplung der zweiten Endmetalleitung 230B zum Beispiel mit einer Umverdrahtungsebene. Die Öffnung 250B kann durch einen Naßätzprozeß oder einen Trockenätzprozeß gebildet werden.At the in 4A, B embodiment of the semiconductor chip shown 200 becomes an opening 250B through the passivation layer 240 formed so as to the second final metal line 230B the final metal layer 230 to expose. The opening 250B may be in the form of a hole (e.g., through hole) and may be referred to as a through opening. The opening 250B enables future electrical coupling of the second final metal line 230B for example with a rewiring level. The opening 250B can be formed by a wet etching process or a dry etching process.

Mit Bezug auf 2 enthält die Verbindungsanordnung 300 eine Basis 310. Die Basis 310 kann ein dielektrisches Material umfassen. Es kann jedes beliebige dielektrische Material verwendet werden. Das dielektrische Material kann zum Beispiel ein Oxid, ein Nitrid, ein Oxynitrid, ein Imid oder Kombinationen davon aufweisen. Bei einer oder mehreren Ausführungsformen kann die Basis 310 ein undotiertes Silizium- oder ein Quarzmaterial aufweisen. Bei einer oder mehreren Ausführungsformen kann die Basis ein dotiertes Silizium aufweisen. Bei einer oder mehreren Ausführungsformen kann die Basis ein Polymer aufweisen. Bei einer oder mehreren Ausführungsformen kann die Basis ein Epoxidharz aufweisen. Bei einer oder mehreren Ausführungsformen kann die Basis aus einem oder mehreren der oben erwähnten Materialien gebildet werden. Bei einer oder mehreren Ausführungsformen kann die Basis als Kombination von zwei oder mehr der oben erwähnten Materialien gebildet werden. Zum Beispiel kann die Basis aus einem undotierten oder dotierten Siliziumteil mit einer Oxid- oder Nitridschicht darüber gebildet werden.Regarding 2 contains the connection arrangement 300 One Base 310 . The base 310 may comprise a dielectric material. Any dielectric material can be used. The dielectric material can include, for example, an oxide, a nitride, an oxynitride, an imide, or combinations thereof. In one or more embodiments, the base can 310 have an undoped silicon or a quartz material. In one or more embodiments, the base can comprise doped silicon. In one or more embodiments, the base can comprise a polymer. In one or more embodiments, the base can comprise an epoxy resin. In one or more embodiments, the base can be formed from one or more of the materials mentioned above. In one or more embodiments, the base can be formed as a combination of two or more of the aforementioned materials. For example, the base can be formed from an undoped or doped silicon part with an oxide or nitride layer over it.

Die Verbindungsanordnung 300 enthält ferner eine leitfähige Verbindungsanordnung 320. Die leitfähige Verbindungsanordnung 320 kann auf der Basis 310 gebildet werden. Die leitfähige Verbindungsanordnung kann aus einem beliebigen leitfähigen Material gebildet werden. Das leitfähige Material kann metallisch sein, wie zum Beispiel reines Metall oder eine Metallegierung. Zum Beispiel kann die leitfähige Verbindungsanordnung 320 eines oder mehrere der Elemente Cu, Al, W, Au oder Ag aufweisen. Die leitfähige Verbindungsanordnung kann aus reinem Kupfer, Kupferlegierung, reinem Aluminium, Aluminiumlegierung, reinem Wolfram, Wolframlegierung, reinem Silber, Silberlegierung, reinem Gold oder Goldlegierung gebildet werden. Das leitfähige Material kann nichtmetallisch sein. Zum Beispiel kann das leitfähige Material ein dotiertes Polysilizium sein. Das leitfähige Material kann ein leitfähiges Polymer sein.The connection arrangement 300 also includes a conductive connector assembly 320 . The conductive connection arrangement 320 can be based on 310 are formed. The conductive connection arrangement can be formed from any conductive material. The conductive material can be metallic, such as pure metal or a metal alloy. For example, the conductive connector assembly 320 have one or more of the elements Cu, Al, W, Au or Ag. The conductive connection structure can be formed from pure copper, copper alloy, pure aluminum, aluminum alloy, pure tungsten, tungsten alloy, pure silver, silver alloy, pure gold, or gold alloy. The conductive material can be non-metallic. For example, the conductive material can be doped polysilicon. The conductive material can be a conductive polymer.

Bei einer oder mehreren Ausführungsformen können zwei oder mehr leitfähige Verbindungsanordnungen auf der Basis 310 gebildet werden. Wenn mehr als eine leitfähige Verbindungsanordnung auf der Basis 310 gebildet wird, kann jede der leitfähigen Verbindungsanordnungen zueinander in einem Abstand angeordnet werden. Zusätzlich kann jede der leitfähigen Verbindungsanordnungen voneinander in einem Abstand angeordnet und elektrisch isoliert werden. Jede leitfähige Verbindungsanordnung kann zum Beispiel durch eine oder mehrere der Techniken wie etwa Schritte des Sputterns, Galvanisierens, der Aufdampfung, CVD, atomischen Schichtablagerung gefolgt durch Strukturierung (die Lithographie plus Ätzung sein kann) gebildet werden, oder als Alternative strukturierte Galvanisierung oder eine beliebige Damaszener-Technologie.In one or more embodiments, two or more conductive interconnect structures can be formed on the base 310 are formed. If more than one conductive connection arrangement on the base 310 is formed, each of the conductive connection structures can be spaced from each other. In addition, each of the conductive connection structures can be spaced from one another and electrically isolated. Each conductive interconnection arrangement can be formed, for example, by one or more of the techniques such as steps of sputtering, electroplating, vapor deposition, CVD, atomic layer deposition followed by patterning (which can be lithography plus etching), or alternatively patterned electroplating or any damascene -Technology.

Die Verbindungsanordnung 300 kann ferner ein über der leitfähigen Verbindungsanordnung 320 angeordnetes dielektrisches Material 330 enthalten. Das dielektrische Material 330 kann ein beliebiges dielektrisches Material sein. Zum Beispiel kann das dielektrische Material 330 ein Oxid (wie etwa Siliziumoxid), ein Nitrid (wie etwa Siliziumnitrid), ein Imid, ein Polyimid, ein Photioimid, ein BCB (Benzo-cyclo-buten) usw. sein.The connection arrangement 300 may further include an over the conductive connection structure 320 arranged dielectric material 330 contain. The dielectric material 330 can be any dielectric material. For example, the dielectric material 330 an oxide (such as silicon oxide), a nitride (such as silicon nitride), an imide, a polyimide, a photioimide, a BCB (benzo-cyclo-butene) and so on.

In dem dielektrischen Material 330 werden eine erste Öffnung 340A und eine zweite Öffnung 340B gebildet, um so zwei in einem Abstand zueinander angeordnete Teile der leitfähigen Verbindungsanordnung 320 freizulegen. Bei einer oder mehreren Ausführungsformen kann jede der Öffnungen 340A,B in Form eines Lochs (beispielsweise eines Durchgangsloches) vorliegen. Die Öffnungen 340A,B können als Durchgangsöffnungen bezeichnet werden. Die Öffnungen 340A,B ergeben die Möglichkeit einer elektrischen Kopplung einer leitfähigen Umverdrahtungsebene mit der leitfähigen Verbindungsanordnung 320. Bei einer oder mehreren Ausführungsformen können die Durchgangsöffnungen 340A,B einen Durchmesser aufweisen, der größer als etwa 0,5 µm (Mikrometer) oder 500 nm (Nanometer) ist.In the dielectric material 330 become a first opening 340A and a second opening 340B formed so as to have two parts of the conductive connection arrangement which are arranged at a distance from one another 320 to expose. In one or more embodiments, each of the openings 340A, B in the form of a hole (for example a through hole). The openings 340A, B can be referred to as through openings. The openings 340A, B result in the possibility of an electrical coupling of a conductive redistribution wiring level with the conductive connection arrangement 320 . In one or more embodiments, the through openings 340A, B have a diameter that is greater than about 0.5 µm (micrometers) or 500 nm (nanometers).

Bei der in 4A,B gezeigten Ausführungsform sind der Halbleiterchip 200, die Verbindungsanordnung 300 sowie die leitfähige Verbindungsanordnung 320 alle in einen (auch als Trägerstruktur oder Trägersubstrat bezeichneten) Träger 410 eingebettet. Die leitfähige Verbindungsanordnung 320 ist auch in den Träger 410 eingebettet. Bei der in 4B gezeigten Ausführungsform liegt die obere Oberfläche der leitfähigen Verbindungsanordnung 320 unter der oberen Oberfläche des Trägers 410.At the in 4A, B The embodiment shown are the semiconductor chip 200 , the connection arrangement 300 as well as the conductive connection arrangement 320 all in a carrier (also referred to as a carrier structure or carrier substrate) 410 embedded. The conductive connection arrangement 320 is also in the carrier 410 embedded. At the in 4B The embodiment shown is the top surface of the conductive interconnection structure 320 under the top surface of the carrier 410 .

Bei der in 4B gezeigten Ausführungsform sind der Halbleiterchip 200 und die Verbindungsanordnung 300 so in den Träger 410 eingebettet, daß der Träger die untere Oberfläche und die Seitenoberflächen des Halbleiterchips 200 und die Verbindungsanordnung 300 kontaktiert, aber der Träger die oberen Oberflächen weder des Halbleiterchips noch der Verbindungsanordnung kontaktiert. Bei anderen Ausführungsformen der Erfindung können der Halbleiterchip 200 und/oder die Verbindungsanordnung 300 so in den Träger eingebettet werden, daß der Träger auch über mindestens einem Teil der oberen Oberfläche des Halbleiterchips 200 und/oder mindestens einem Teil der oberen Oberfläche der Verbindungsanordnung 300 gebildet wird. Ähnlich können bei anderen Ausführungsformen der Halbleiterchip und die Verbindungsanordnung so in den Träger eingebettet werden, daß der Träger die Seiten des Halbleiterchips und/oder die Seiten der Verbindungsanordnung kontaktiert, nicht aber die obere oder untere Oberfläche des Halbleiterchips und/oder der Verbindungsanordnung.At the in 4B The embodiment shown are the semiconductor chip 200 and the connection arrangement 300 so in the carrier 410 embedded that the carrier the lower surface and the side surfaces of the semiconductor chip 200 and the connection arrangement 300 contacted, but the carrier does not contact the upper surfaces of either the semiconductor chip or the connection arrangement. In other embodiments of the invention, the semiconductor chip 200 and / or the connection arrangement 300 embedded in the carrier such that the carrier also covers at least a portion of the top surface of the semiconductor chip 200 and / or at least a portion of the top surface of the connector assembly 300 is formed. Similarly, in other embodiments, the semiconductor chip and the connection arrangement can be embedded in the carrier such that the carrier contacts the sides of the semiconductor chip and / or the sides of the connection arrangement, but not the upper or lower surface of the semiconductor chip and / or the connection arrangement.

Bei einer oder mehreren Ausführungsformen können der Halbleiterchip und/oder die Verbindungsanordnung und/oder die leitfähige Verbindungsanordnung mindestens teilweise in den Träger eingebettet werden. Bei einer oder mehreren Ausführungsformen können der Halbleiterchip und/oder die Verbindungsanordnung und/oder die leitfähige Verbindungsanordnung teilweise in den Träger eingebettet werden. Bei einer oder mehreren Ausführungsformen können der Halbleiterchip und/oder die Verbindungsanordnung und/oder die leitfähige Verbindungsanordnung völlig in den Träger eingebettet werden.In one or more embodiments, the semiconductor chip and / or the connection arrangement and / or the conductive connection arrangement can be at least partially embedded in the carrier. In one or more embodiments, the semiconductor chip and / or the connection arrangement and / or the conductive connection arrangement can be partially embedded in the carrier. In one or more embodiments, the semiconductor chip and / or the connection arrangement and / or the conductive connection arrangement can be completely embedded in the carrier.

Bei einer oder mehreren Ausführungsformen ist es auch möglich, daß die leitfähige Verbindungsanordnung 320 ohne die übrigen Teile der Verbindungsanordnung 300 mindestens teilweise in den Träger 410 eingebettet wird. Zum Beispiel kann die leitfähige Verbindungsanordnung eine leitfähige Platte (wie zum Beispiel eine Metallplatte) sein, die mindestens teilweise in das Substrat 410 eingebettet wird. Bei einer Ausführungsform kann die obere Oberfläche der leitfähigen Platte unter dem Träger 410 angeordnet und durch diesen abgedeckt werden. Bei dieser Ausführungsform werden Öffnungen wie etwa die Öffnungen 340A,B durch den Träger 410 hergestellt, um zwei Teile der leitfähigen Platte freizulegen. Bei einer anderen Ausführungsform kann das Substrat 410 die untere Oberfläche und die Seitenoberflächen der Platte abdecken, aber die Oberseite der Platte freigelegt lassen (in diesem Fall kann ein zusätzliches Dielektrikum über der Platte gebildet werden und es können Öffnungen in diesem zusätzlichen Dielektrikum gebildet werden).In one or more embodiments, it is also possible that the conductive connection arrangement 320 without the remaining parts of the connection arrangement 300 at least partially into the carrier 410 is embedded. For example, the conductive interconnect assembly may be a conductive plate (such as a metal plate) that is at least partially embedded in the substrate 410 is embedded. In one embodiment, the top surface of the conductive plate can be below the support 410 arranged and covered by this. In this embodiment, openings such as openings 340A, B by the carrier 410 made to expose two parts of the conductive plate. In another embodiment, the substrate 410 cover the bottom and side surfaces of the plate but leave the top of the plate exposed (in which case an additional dielectric can be formed over the plate and openings can be formed in this additional dielectric).

Bei der in 4A und 4B gezeigten Ausführungsform ist die Verbindungsanordnung 300 (sowie die entsprechende leitfähige Verbindungsanordnung 320) dergestalt lateral von dem Halbleiterchip 200 in einem Abstand angeordnet und in einem Abstand versetzt, daß ein bestimmter lateraler Abstand oder Platz zwischen der Verbindungsanordnung 300 und dem Halbleiterchip 200 besteht. Bei einer anderen Ausführungsform ist es jedoch möglich, daß die Verbindungsanordnung 300 einfach lateral von dem Halbleiterchip 200 angeordnet wird, wodurch somit die Möglichkeit eingeschlossen würde, daß die Verbindungsanordnung den Halbleiterchip 200 berührt oder wieder an ihn anstößt. Ähnlich ist es bei einer anderen Ausführungsform möglich, daß die leitfähige Verbindungsanordnung 320 so in einem Träger 410 eingebettet wird, daß sie den Halbleiterchip 200 berührt oder gegen ihn anstößt.At the in 4A and 4B The embodiment shown is the connection arrangement 300 (as well as the corresponding conductive connection arrangement 320 ) in such a way laterally of the semiconductor chip 200 spaced and offset that a certain lateral distance or space between the connector assembly 300 and the semiconductor chip 200 consists. In another embodiment, however, it is possible that the connecting arrangement 300 simply laterally from the semiconductor chip 200 is arranged, which would thus include the possibility that the interconnection arrangement the semiconductor chip 200 touches or bumps into him again. Similarly, in another embodiment it is possible that the conductive connection arrangement 320 so in a carrier 410 that it is embedded in the semiconductor chip 200 touches or bumps into him.

1 zeigt einen einzelnen Halbleiterchip 200, obwohl jedoch auch eine Vielzahl von Halbleiterchips 200 gleichzeitig auf einem einzigen Halbleiterwafer gebildet werden kann. Der Halbleiterwafer kann dann zu einzelnen Halbleiterchips 200 singularisiert bzw. zerteilt werden. Die Singularisierung oder Zerteilung kann zum Beispiel unter Verwendung einer Diamantsäge oder eines Lasers (oder durch ein beliebiges anderes Verfahren wie etwa ein chemisches Verfahren) geschehen. Ähnlich kann auch eine Vielzahl von Verbindungsanordnungen 300 auf einem anderen einzelnen Wafer gebildet werden. Dieser Wafer kann dann auch zu einzelnen Verbindungsanordnungen 300 singularisiert oder zerteilt werden. 1 shows a single semiconductor chip 200 , although, however, also a variety of semiconductor chips 200 can be formed simultaneously on a single semiconductor wafer. The semiconductor wafer can then become individual semiconductor chips 200 be singularized or divided. The singularization or dicing can be done, for example, using a diamond saw or a laser (or by any other method such as a chemical method). Similarly, a variety of connection arrangements can also be used 300 can be formed on another single wafer. This wafer can then also be used to form individual connection arrangements 300 singularized or divided.

Nach dem Bilden einer Vielzahl einzelner Halbleiterchips (wie zum Beispiel in 1 gezeigt) und einer Vielzahl von einzelnen Verbindungsanordnungen (wie zum Beispiel in 2 gezeigt), können die einzelnen Halbleiterchips 200 sowie die einzelnen Verbindungsanordnungen 300 zusammengebaut werden, um einen umkonfigurierten Wafer zu bilden. Der umkonfigurierte Wafer kann gebildet werden, indem man zuerst einen Vorzusammenbau mindestens eines Halbleiterchips 200 (wie zum Beispiel in 1 gezeigt) und mindestens einer der Verbindungsanordnungen 300 (wie zum Beispiel in 2 gezeigt) zusammen auf einen Träger vornimmt. Bei einer oder mehreren Ausführungsformen plaziert der Vorzusammenbauprozeß eine Vielzahl der einzelnen Halbleiterchips 200 auf regelmäßige Weise mit einem bestimmten Abstand zueinander. Bei einer oder mehreren Ausführungsformen kann dieser Abstand etwa 1 µm (Mikrometer) bis zu etwa mehreren Millimetern zueinander betragen. Bei einer oder mehreren Ausführungsformen kann der Abstand zwischen den Halbleiterchips auf dem umkonfigurierten Wafer größer als der Abstand auf dem ursprünglichen Wafer sein.After forming a large number of individual semiconductor chips (such as in 1 shown) and a variety of individual connection arrangements (such as in 2 shown), the individual semiconductor chips 200 as well as the individual connection arrangements 300 assembled to form a reconfigured wafer. The reconfigured wafer can be formed by first pre-assembling at least one semiconductor chip 200 (such as in 1 shown) and at least one of the connection arrangements 300 (such as in 2 shown) together on a carrier. In one or more embodiments, the pre-assembly process places a plurality of the individual semiconductor chips 200 in a regular way with a certain distance from each other. In one or more embodiments, this distance can be from about 1 µm (micrometer) to about several millimeters from one another. In one or more embodiments, the spacing between the semiconductor chips on the reconfigured wafer may be greater than the spacing on the original wafer.

Der Vorzusammenbauprozeß kann durchgeführt werden, indem man die Halbleiterchips unter Verwendung von doppelseitigem Klebeband auf der Oberfläche eines Trägers plaziert. Als nächstes können eine oder mehrere der Verbindungsanordnungen 300 mit ihren oberen Oberflächen (z.B. der Oberfläche mit den Öffnungen 340A,B) nach unten auf den Träger in der Umgebung jedes der Halbleiterchips zeigend auch unter Verwendung des Bands positioniert werden. Bei einer oder mehreren Ausführungsformen können eine oder mehrere der Verbindungsanordnungen 300 neben oder in der Nähe eines entsprechenden Halbleiterchips 200 plaziert werden. Bei einer oder mehreren Ausführungsformen werden die Verbindungsanordnungen in einem Abstand von den Halbleiterchips angeordnet. Bei einer oder mehreren Ausführungsformen ist es möglich, daß die Verbindungsanordnungen die Halbleiterchips berühren können.The pre-assembly process can be performed by placing the semiconductor chips on the surface of a carrier using double-sided tape. Next, one or more of the connection arrangements 300 with their upper surfaces (e.g. the surface with the openings 340A, B ) facing down on the carrier in the vicinity of each of the semiconductor chips can also be positioned using the tape. In one or more embodiments, one or more of the connection arrangements 300 next to or in the vicinity of a corresponding semiconductor chip 200 be placed. In one or more embodiments, the connection arrangements are arranged at a distance from the semiconductor chips. In one or more embodiments, it is possible that the connection arrangements can touch the semiconductor chips.

Die exakte Plazierung der Verbindungsanordnung 300 relativ zu einem entsprechenden Halbleiterchip 200 kann mindestens teilweise durch den gewünschten Ort einer oder mehrerer elektrisch leitfähiger Verbindungsanordnungen bestimmt werden, die als Verbindungselemente zwischen verschiedenen Teilen einer Umverdrahtungsebene dienen werden. Wie bereits erwähnt können bei einer oder mehreren Ausführungsformen die Verbindungsanordnungen in einem Abstand von dem entsprechenden Halbleiterchip angeordnet werden. Bei einer oder mehreren Ausführungsformen können die Verbindungsanordnungen den entsprechenden Halbleiterchip berühren.The exact placement of the connection arrangement 300 relative to a corresponding semiconductor chip 200 can be determined at least in part by the desired location of one or more electrically conductive connection arrangements which will serve as connection elements between different parts of a redistribution wiring level. As already mentioned, in one or more embodiments, the connection arrangements can be arranged at a distance from the corresponding semiconductor chip. In one or more embodiments, the connection arrangements can contact the corresponding semiconductor chip.

Bei einer oder mehreren Ausführungsformen der Erfindung können die Halbleiterchips und die Verbindungsanordnungen daher nach unten auf das Band gewandt sein. Zum Beispiel sind die Öffnung 250 des Halbleiterchips 200 sowie die Öffnungen 340A,B der Verbindungsanordnung dem Band zugewandt. Die Halbleiterchipunterseite und Anordnungsunterseiten zeigen von dem Band weg.In one or more embodiments of the invention, the semiconductor chips and the connection arrangements can therefore face downwards onto the tape. For example are the opening 250 of the semiconductor chip 200 as well as the openings 340A, B the connection arrangement facing the tape. The semiconductor chip bottom and assembly bottoms face away from the tape.

Nach dem Plazieren der Halbleiterchips 200 und der entsprechenden Verbindungsanordnungen 300 auf ein Band werden die Halbleiterchips und Baugruppen mindestens teilweise in eine Trägerstruktur eingebettet. Dies kann auf verschiedene Weisen erfolgen. Zum Beispiel können das Band, die Halbleiterchips und die Verbindungsanordnungen in eine Gießform gebracht werden, die dann mit einem flüssigen Vergußmaterial gefüllt wird. Bei einer oder mehreren Ausführungsformen kann das Vergußmaterial ein dielektrisches Material aufweisen. Bei einer oder mehreren Ausführungsformen kann das Vergußmaterial im wesentlichen aus einem dielektrischen Material bestehen. Bei einer oder mehreren Ausführungsformen kann das Vergußmaterial eines oder mehrere von vielfältigen Materialien aufweisen, wie etwa einen Kunststoff, Polyimid, ein auf Epoxidharz basierendes Material oder ein BCB (Benzo-cyclo-buten). Bei einer oder mehreren Ausführungsformen kann das Vergußmaterial einen kleinen Wärmeausdehnungskoeffizienten (CTE) aufweisen oder einen CTE, der an den des Silizium-Halbleiterchips angepaßt ist. Das Vergußmaterial füllt die Räume zwischen den Halbleiterchips und den Anordnungen und kann zusätzlich bis auf ein Niveau aufgefüllt werden, das über den Unterseiten der Halbleiterchips und der Verbindungsanordnungen liegt.After placing the semiconductor chips 200 and the corresponding connection arrangements 300 The semiconductor chips and assemblies are at least partially embedded on a tape in a carrier structure. This can be done in a number of ways. For example, the tape, the semiconductor chips and the connection assemblies can be placed in a mold which is then filled with a liquid potting material. In one or more embodiments, the potting material can comprise a dielectric material. In one or more embodiments, the potting material can consist essentially of a dielectric material. In one or more embodiments, the potting material can comprise one or more of a wide variety of materials, such as a plastic, polyimide, an epoxy resin-based material, or a BCB (benzo-cyclo-butene). In one or more embodiments, the potting material can have a low coefficient of thermal expansion (CTE) or a CTE that matches that of the silicon semiconductor chip. The potting material fills the spaces between the semiconductor chips and the arrangements and can additionally be filled up to a level which lies above the undersides of the semiconductor chips and the connection arrangements.

Nachdem ein Vergußmaterial benutzt wurde, kann dann eine Anwendung von Wärme und/oder Druck verwendet werden, um das Harz zu härten und eine planare Baugruppe eines geformten Wafers mit den eingebetteten Halbleiterchips und Verbindungsanordnungen aufzubauen. Der vergossene Wafer kann dann von der Trägerplatte entfernt und das Band von dem vergossenen umkonfigurierten Wafer abgezogen werden. Das Vergußmaterial bildet die Trägerstruktur (die auch als Trägersubstrat oder der Träger bezeichnet wird) für den umkonfigurierten Wafer.After a potting material has been used, application of heat and / or pressure can then be used to cure the resin and build a planar assembly of a molded wafer with the embedded semiconductor chips and interconnection assemblies. The encapsulated wafer can then be removed from the carrier plate and the tape peeled off from the encapsulated reconfigured wafer. The potting material forms the carrier structure (which is also referred to as the carrier substrate or the carrier) for the reconfigured wafer.

Bei einer oder mehreren Ausführungsformen kann das Vergußmaterial die Seitenoberflächen und die unteren Oberflächen der Halbleiterchips und der Verbindungsanordnungen kontaktieren, ohne die Ober-Oberflächen zu kontaktieren. Nachdem das Band entfernt wurde, werden die oberen Oberflächen der Halbleiterchips und der Verbindungsanordnungen enthüllt, um durch die obere Oberfläche des Trägersubstrats freigelegt zu werden.In one or more embodiments, the potting material may contact the side surfaces and the bottom surfaces of the semiconductor chips and the interconnection assemblies without contacting the top surfaces. After the tape is removed, the top surfaces of the semiconductor chips and interconnect assemblies are exposed to be exposed through the top surface of the carrier substrate.

Es wird angemerkt, daß es bei einer anderen Ausführungsformen möglich ist, daß das Vergußmaterial nur um die Seitenoberflächen des Halbleiterchips und/oder der Verbindungsanordnung herum gebildet wird, ohne die obere Oberfläche oder untere Oberfläche zu kontaktieren. Auch ist es bei einer anderen Ausführungsform möglich, daß das Vergußmaterial über mindestens einem Teil der oberen Oberflächen des Halbleiterchips und/oder der Verbindungsanordnung gebildet wird.It is noted that in another embodiment it is possible that the potting material only around the Side surfaces of the semiconductor chip and / or the connection arrangement is formed around without contacting the upper surface or lower surface. In another embodiment, it is also possible for the potting material to be formed over at least part of the upper surfaces of the semiconductor chip and / or the connection arrangement.

3A zeigt eine Draufsicht einer Ausführungsform eines umkonfigurierten Wafers 400, der Halbleiterchips 200 und Verbindungsanordnungen 300 enthält, die in ein Trägersubstrat 410 eingebettet und von diesem getragen werden. Der Wafer 400 enthält eine Vielzahl von Strukturen 100. Jede Struktur 100 repräsentiert eine Ausführungsform eines einzelnen teilweise fertig gestellten Halbleiterbauelements. Jede der Strukturen 100 enthält einen Halbleiterchip 200 und eine Verbindungsanordnung 300. Bei der in 3A gezeigten Ausführungsform ist der mittlere Abstand zwischen den Halbleiterchips 200 in dem umkonfigurierten Wafer 400 größer als der mittlere Abstand zwischen den Halbleiterchips in dem ursprünglichen Wafer. 3A Figure 13 shows a top view of one embodiment of a reconfigured wafer 400 , the semiconductor chips 200 and connection arrangements 300 Contains that in a carrier substrate 410 embedded and supported by it. The wafer 400 contains a variety of structures 100 . Any structure 100 represents one embodiment of a single partially completed semiconductor device. Any of the structures 100 contains a semiconductor chip 200 and a connection arrangement 300 . At the in 3A The embodiment shown is the mean distance between the semiconductor chips 200 in the reconfigured wafer 400 greater than the mean distance between the semiconductor chips in the original wafer.

Mit Bezug auf 3a ist ersichtlich, daß sich die lateralen Dimensionen des umkonfigurierten Wafers 400 über die lateralen Dimensionen der Halbleiterchips 200 hinaus erstrecken. Der Teil des Wafers 400, der sich lateral außerhalb der lateralen Grenzen der Halbleiterchips 200 befindet, wird als der Fanout-Bereich des umkonfigurierten Wafers 400 bezeichnet.Regarding 3a it can be seen that the lateral dimensions of the reconfigured wafer 400 about the lateral dimensions of the semiconductor chips 200 extend beyond. The part of the wafer 400 that is located laterally outside the lateral boundaries of the semiconductor chips 200 is called the fanout area of the reconfigured wafer 400 designated.

3B zeigt eine Draufsicht des Fanout-Bereichs 420 des umkonfigurierten Wafers 400. Der Fanout-Bereich 420 ist als der schraffierte Bereich gezeigt. Der Fanout-Bereich 420 des Wafers erstreckt sich zum Rand des Wafers. 3C zeigt eine Querschnittsansicht des Wafers 400 durch AA. 3c zeigt eine Querschnittsansicht dem Fanout-Bereich des Wafers 400. Aus 3B und 3C ist ersichtlich, daß die Verbindungsanordnungen 300 (sowie die entsprechenden leitfähigen Verbindungsanordnungen 320), die lateral von den Halbleiterchips 200 in einem Abstand angeordnet sind, in dem Fanout-Bereich des Wafers 400 angeordnet sind. 3B Figure 10 shows a top view of the fanout area 420 of the reconfigured wafer 400 . The fanout area 420 is shown as the hatched area. The fanout area 420 of the wafer extends to the edge of the wafer. 3C Figure 13 shows a cross-sectional view of the wafer 400 by AA. 3c Figure 12 shows a cross-sectional view of the fanout area of the wafer 400 . Out 3B and 3C it can be seen that the connection arrangements 300 (as well as the corresponding conductive connection arrangements 320 ), the lateral of the semiconductor chips 200 are spaced apart in the fanout area of the wafer 400 are arranged.

4A,B zeigen Drauf- und Querschnittsansichten einer Struktur 100, die einen Halbleiterchip 200 und eine Verbindungsanordnung 300 in eine Trägerstruktur 410 eingebettet oder darin angeordnet enthält. 4B zeigt eine Querschnittsansicht von 4A durch AA. Es versteht sich, daß die in 4A,B gezeigte Struktur 100 einen Teil des umkonfigurierten Wafers 400 darstellt und daß sie eine einer Vielzahl im wesentlichen identischer Strukturen 100 darstellt, die Teil des in 3A gezeigten umkonfigurierten Wafers 400 sind. 4A, B show top and cross-sectional views of a structure 100 who have favourited a semiconductor chip 200 and a connection arrangement 300 in a support structure 410 embedded or arranged therein. 4B FIG. 11 shows a cross-sectional view of FIG 4A by AA. It goes without saying that the in 4A, B shown structure 100 part of the reconfigured wafer 400 and that it is one of a variety of substantially identical structures 100 that is part of the in 3A reconfigured wafers shown 400 are.

Mit Bezug auf 4A und 4B ist ersichtlich, daß sich die lateralen Grenzen der Struktur 100 über die lateralen Grenzen des Halbleiterchips 200 hinaus erstrecken. Der Teil der Struktur 100, der sich lateral außerhalb der lateralen Grenzen des Halbleiterchips 200 befindet, ist der Fanout-Bereich 420 der Struktur 100. 4C zeigt eine Draufsicht des Fanout-Bereichs 420 der Struktur 100. 4D zeigt eine Querschnittsansicht des Fanout-Bereichs 420 der Struktur 100 durch AA. Der Fanout-Bereich 420 ist als der schraffierte Bereich gezeigt. Es ist zu beachten, daß sich der Fanout-Bereich der Struktur, obwohl sie sich lateral außerhalb der lateralen Grenze des Halbleiterchips befindet, über die Unterseite des Halbleiterchips oder über die obere Oberfläche des Halbleiterchips hinaus erstrecken kann.Regarding 4A and 4B it can be seen that the lateral boundaries of the structure 100 over the lateral boundaries of the semiconductor chip 200 extend beyond. The part of the structure 100 that is located laterally outside the lateral boundaries of the semiconductor chip 200 is the fanout area 420 the structure 100 . 4C Figure 10 shows a top view of the fanout area 420 the structure 100 . 4D Figure 10 shows a cross-sectional view of the fanout area 420 the structure 100 by AA. The fanout area 420 is shown as the hatched area. It should be noted that the fanout area of the structure, although it is located laterally outside the lateral boundary of the semiconductor chip, may extend beyond the bottom of the semiconductor chip or beyond the top surface of the semiconductor chip.

Aus 4C und 4D ist ersichtlich, daß die Verbindungsanordnung und auch die entsprechende leitfähige Verbindungsanordnung 320 außerhalb der lateralen Grenze des Halbleiterchips angeordnet sind. Beide sind in den Träger 410 eingebettet und beide liegen in dem Fanout-Bereich der Struktur 100.Out 4C and 4D it can be seen that the connection arrangement and also the corresponding conductive connection arrangement 320 are arranged outside the lateral boundary of the semiconductor chip. Both are in the carrier 410 embedded and both are in the fanout area of the structure 100 .

Bei der in 4c und 4D gezeigten Ausführungsform ist die Verbindungsanordnung 300 (sowie die entsprechende leitfähige Verbindungsanordnung) lateral von der lateralen Grenze des Halbleiterchips 200 in einem Abstand angeordnet. In diesem Fall besteht ein bestimmter positiver Abstand oder Platz zwischen der Verbindungsanordnung 300 und der lateralen Grenze des Halbleiterchips 200. Bei einer anderen Ausführungsform ist es auch möglich, daß die Verbindungsanordnung 300 (oder nur die leitfähige Verbindungsanordnung ohne die übrigen Stücke der Verbindungsanordnung) eine Seite des Halbleiterchips 200 berührt. Allgemeiner kann daher die Verbindungsanordnung 300 (oder nur die leitfähige Verbindungsanordnung 320) lateral von dem Halbleiterchip 200 angeordnet sein, worin die Ausführungsform „lateral in einem Abstand angeordnet“ eingeschlossen ist, bei der etwas Platz zwischen der Verbindungsanordnung 300 (oder nur der Verbindungsanordnung 320) und dem Halbleiterchip 200 besteht, und auch die Ausführungsform, bei der kein Platz zwischen der Verbindungsanordnung 300 (oder nur der Verbindungsanordnung 320) und dem Halbleiterchip 200 besteht (wenn zum Beispiel der Halbleiterchip die Verbindungsanordnung 300 oder nur die Verbindungsanordnung 320 berührt).At the in 4c and 4D The embodiment shown is the connection arrangement 300 (as well as the corresponding conductive connection arrangement) laterally from the lateral boundary of the semiconductor chip 200 arranged at a distance. In this case there is a certain positive distance or space between the connection arrangement 300 and the lateral boundary of the semiconductor chip 200 . In another embodiment, it is also possible that the connecting arrangement 300 (or only the conductive connection arrangement without the remaining pieces of the connection arrangement) one side of the semiconductor chip 200 touched. The connection arrangement can therefore be more general 300 (or just the conductive connector assembly 320 ) lateral to the semiconductor chip 200 which includes the "laterally spaced apart" embodiment with some space between the connector assembly 300 (or just the connection arrangement 320 ) and the semiconductor chip 200 exists, and also the embodiment in which there is no space between the connecting arrangement 300 (or just the connection arrangement 320 ) and the semiconductor chip 200 exists (if, for example, the semiconductor chip is the connection arrangement 300 or just the connection arrangement 320 touched).

Nachdem der umkonfigurierte Wafer (zum Beispiel durch einen Gießprozeß) gebildet wurde, kann ein optionales Dielektrikum (zum Beispiel ein Oxid, ein Nitrid, ein Oxynitrid, ein Polyimid, ein BCB usw.) über der in 4A, B gezeigten Struktur 100 abgelagert werden. Daher kann über dem Halbleiterchip 200, der Verbindungsanordnung 300 und dem Träger 410 ein optionales Dielektrikum gebildet werden. In diesem optionalen Dielektrikum können Öffnungen gebildet werden, die eine oder mehrere in einem Abstand angeordnete Oberflächen der Endmetallschicht 230 des Halbleiterchips 200 freilegen, sowie um eine oder mehrere in einem Abstand angeordnete Oberflächen der leitfähigen Verbindungsanordnung 320 freizulegen. Diese freigelegten Oberflächen können Kontaktstellenbereiche der Endmetallschicht und auch Kontaktstellenbereiche der leitfähigen Verbindungsanordnung sein. Das optionale Dielektrikum ist in 4A-D nicht gezeigt.After the reconfigured wafer has been formed (e.g., by a casting process), an optional dielectric (e.g., an oxide, a nitride, an oxynitride, a polyimide, a BCB, etc.) can be applied over the in 4A, B structure shown 100 be deposited. Therefore, over the semiconductor chip 200 , the connection arrangement 300 and the wearer 410 an optional dielectric can be formed. Openings may be formed in this optional dielectric which may contain one or more spaced apart surfaces of the final metal layer 230 of the semiconductor chip 200 expose, as well as around one or more spaced apart surfaces of the conductive Connection arrangement 320 to expose. These exposed surfaces can be contact point areas of the end metal layer and also contact point areas of the conductive connection arrangement. The optional dielectric is in 4A-D Not shown.

Mit Bezug auf 5A, B (wobei es sich bei 5A um eine Draufsicht und bei 5b um eine entsprechende Querschnittsansicht durch AA handelt) wird eine Umverdrahtungsebene 500 über der Struktur 100 aus 4A, B gebildet, um die Struktur 110 in 5A, B zu bilden. Die Umverdrahtungsebene 500 weist eine erste leitfähige Leitung 500A und eine zweite leitfähige Leitung 500B auf.Regarding 5A, B (with 5A around a top view and at 5b is a corresponding cross-sectional view through AA) becomes a rewiring level 500 above the structure 100 the end 4A, B formed to the structure 110 in 5A, B to build. The rewiring level 500 has a first conductive line 500A and a second conductive line 500B on.

Allgemeiner kann eine Umverdrahtungsebene eine oder mehrere leitfähige Leitungen enthalten. Bei einer oder mehreren Ausführungsformen kann jede der leitfähigen Leitungen eine leitfähige Bahn sein, beispielsweise eine Leiterbahn. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene zwei oder mehr leitfähige Leitungen aufweisen, die voneinander in einem Abstand angeordnet sind. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene zwei oder mehr leitfähige Leitungen aufweisen, die elektrisch voneinander isoliert sind.More generally, a redistribution wiring level can contain one or more conductive lines. In one or more embodiments, each of the conductive lines can be a conductive path, for example a conductive path. In one or more embodiments, the redistribution wiring plane may include two or more conductive lines that are spaced from one another. In one or more embodiments, the redistribution wiring level may include two or more conductive lines that are electrically isolated from one another.

Daher kann bei einer Ausführungsform die Umverdrahtungsebene eine einzige kontinuierliche leitfähige Schicht sein. Die Umverdrahtungsebene muß jedoch nicht eine einzige kontinuierliche leitfähige Schicht sein. Stattdessen kann sie eine Vielzahl in einem Abstand angeordneter leitfähiger Teile umfassen. Jeder leitfähige Teil kann eine leitfähige Leitung bilden. Jede der leitfähigen Leitungen kann eine beliebige Form aufweisen. Zum Beispiel können sie gerade oder gekrümmt sein. Sie können sternförmig sein (zum Beispiel aus einem zentralen Ort ausgehende Finger). Die eine oder die mehreren leitfähigen Leitungen der Umverdrahtungsebene können als leitfähige Leitungen gebildet werden.Therefore, in one embodiment, the redistribution layer can be a single continuous conductive layer. However, the redistribution wiring layer need not be a single continuous conductive layer. Instead, it may comprise a plurality of spaced apart conductive parts. Each conductive part can form a conductive line. Each of the conductive lines can have any shape. For example, they can be straight or curved. They can be star-shaped (for example, fingers emanating from a central location). The one or more conductive lines of the redistribution wiring level can be formed as conductive lines.

Im allgemeinen kann die Umverdrahtungsebene aus einem beliebigen leitfähigen Material gebildet werden. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene ein Metallmaterial aufweisen. Das Metallmaterial kann ein reines Metall oder eine Metallegierung sein. Das Metallmaterial kann eines oder mehrere der Elemente Cu, Al, W, Ag oder Au aufweisen. Bei einer oder mehreren Ausführungsformen kann das Metallmaterial das Element C (Kohlenstoff) aufweisen. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene aus einem nichtmetallischen Material wie etwa dotiertem Polysilizium oder einem leitfähigen Polymer gebildet werden. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene zum Beispiel mindestens 1 µm (Mikrometer) dick und/oder mindestens 1 µm (Mikrometer) breit sein. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene zum Beispiel mindestens 2 µm dick und/oder mindestens 2 µm breit sein.In general, the redistribution wiring plane can be formed from any conductive material. In one or more embodiments, the redistribution wiring plane may comprise a metal material. The metal material can be a pure metal or a metal alloy. The metal material can have one or more of the elements Cu, Al, W, Ag or Au. In one or more embodiments, the metal material can comprise the element C (carbon). In one or more embodiments, the redistribution wiring plane can be formed from a non-metallic material such as doped polysilicon or a conductive polymer. For example, in one or more embodiments, the redistribution wiring plane may be at least 1 µm (micrometer) thick and / or at least 1 µm (micrometer) wide. For example, in one or more embodiments, the redistribution wiring level may be at least 2 µm thick and / or at least 2 µm wide.

Die Umverdrahtungsebene kann zum Beispiel bei der Verteilung elektrischer Signale oder elektrischer Energie an verschiedene Teile des Halbleiterwafers, der Struktur oder der Verbindungsanordnung nützlich sein. Die elektrischen Signale können in Form eines elektrischen Stroms oder einer elektrischen Spannung vorliegen. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene elektrische Signale zu anderen Positionen umverteilen, die über dem Halbleiterchip liegen. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene elektrische Signale an Positionen umverteilen, die sich über die lateralen Grenzen des Halbleiterchips hinaus erstrecken. Daher kann die Umverdrahtungsebene elektrische Signale an den Fanout-Bereich des Wafers, der Struktur oder der Verbindungsanordnung umverteilen. Bei einer oder mehreren Ausführungsformen kann sich mindestens ein Teil der Umverdrahtungsebene in den Fanout-Bereich des Wafers, der Struktur oder des Bauelements erstrecken.The redistribution wiring level can be useful, for example, in distributing electrical signals or electrical energy to various parts of the semiconductor wafer, structure, or interconnection arrangement. The electrical signals can be in the form of an electrical current or an electrical voltage. In one or more embodiments, the redistribution layer may redistribute electrical signals to other locations overlying the semiconductor die. In one or more embodiments, the redistribution wiring level may redistribute electrical signals to positions that extend beyond the lateral boundaries of the semiconductor chip. Therefore, the redistribution wiring level can redistribute electrical signals to the fanout area of the wafer, the structure or the connection arrangement. In one or more embodiments, at least a portion of the redistribution wiring level may extend into the fanout area of the wafer, structure, or component.

Bei einer oder mehreren Ausführungsformen der Erfindung können leitfähige Kugeln (wie zum Beispiel Metallkugeln oder Lotkugeln) elektrisch mit den leitfähigen Leitungen (wie etwa mit Enden oder Anschlußpunkten der leitfähigen Leitungen) gekoppelt werden. Mit den leitfähigen Kugeln kann die Struktur zum Beispiel mit einer Leiterplatte elektrisch gekoppelt werden. Bei einer oder mehreren Ausführungsformen können der resultierende Wafer, resultierende Strukturen oder Halbleiterbauelemente als eine Kugelkapselung auf Waferebene gebildet werden.In one or more embodiments of the invention, conductive balls (such as metal balls or solder balls) can be electrically coupled to the conductive lines (such as ends or connection points of the conductive lines). With the conductive balls, the structure can be electrically coupled to a printed circuit board, for example. In one or more embodiments, the resulting wafer, structures, or semiconductor devices can be formed as a spherical encapsulation at the wafer level.

Wieder mit Bezug auf 5A und 5B enthält die Umverdrahtungsebene 500 eine erste leitfähige Leitung 500A und eine zweite leitfähige Leitung 500B. Die erste leitfähige Leitung 500A und die zweite leitfähige Leitung 500B sind in einem Abstand voneinander angeordnet. Ein Ende der ersten leitfähigen Leitung 500A ist durch die Öffnung 250B elektrisch mit der Endmetalleitung 230B gekoppelt. Das entgegengesetzte Ende der ersten leitfähigen Leitung 500A ist durch die Öffnung 340A elektrisch mit der leitfähigen Verbindungsanordnung 320 gekoppelt. Ein Ende der zweiten leitfähigen Leitung 500B ist durch die Öffnung 340B elektrisch mit der leitfähigen Verbindungsanordnung 320 gekoppelt. Daher koppelt die leitfähige Verbindungsanordnung 320 die erste leitfähige Leitung 500a elektrisch mit der zweiten leitfähigen Leitung 500B.Again referring to 5A and 5B contains the rewiring level 500 a first conductive line 500A and a second conductive line 500B . The first conductive line 500A and the second conductive line 500B are spaced from each other. One end of the first conductive line 500A is through the opening 250B electrically with the final metal line 230B coupled. The opposite end of the first conductive line 500A is through the opening 340A electrically to the conductive connector assembly 320 coupled. One end of the second conductive line 500B is through the opening 340B electrically to the conductive connector assembly 320 coupled. Therefore, the conductive connector assembly couples 320 the first conductive line 500a electrically to the second conductive line 500B .

5C zeigt dieselbe Querschnittsansicht von 5B, zeigt aber auch den Fanout-Bereich 420 der Struktur 110. Der Fanout-Bereich 420 ist als schraffierter Bereich gezeigt. Dies entspricht dem Teil der Struktur 110, der lateral außerhalb der lateralen Grenze des Halbleiterchips 200 liegt. 5C zeigt, daß ein Teil der ersten leitfähigen Leitung 500A sich in dem Fanout-Bereich der Struktur 110 befindet (während dies für einen Teil nicht gilt). 5C zeigt auch, daß sich die gesamte zweite leitfähige Leitung 500B in dem Fanout-Bereich der Struktur 110 befindet. 5C FIG. 8 shows the same cross-sectional view of FIG 5B , but also shows the fanout area 420 the structure 110 . The fanout area 420 is shown as a hatched area. This corresponds to the part of the structure 110 , the laterally outside the lateral boundary of the semiconductor chip 200 lies. 5C shows that part of the first conductive line 500A in the fanout area of the structure 110 is located (while this does not apply to a part). 5C also shows that the entire second conductive line 500B in the fanout area of the structure 110 is located.

6A und 6B (wobei 6B eine Querschnittsansicht von 6A durch den Querschnitt AA ist) zeigen eine Struktur 120. Die Struktur 120 ist dieselbe wie die Struktur 110, mit der Ausnahme, daß eine dritte leitfähige Leitung 500C zu der Umverdrahtungsebene 500 hinzugefügt wurde. Die dritte leitfähige Leitung 500C besitzt ein erstes Ende, das durch eine Öffnung 250C in der Passivierungsschicht elektrisch mit der Endmetalleitung 230C gekoppelt ist. Obwohl ein Teil der dritten leitfähigen Leitung 500C über dem Halbleiterchip 200 liegt, liegt ein Teil der dritten leitfähigen Leitung 500C auch außerhalb der lateralen Grenze des Halbleiterchips 200 und befindet sich in dem Fanout-Bereich der Struktur 120. Zusätzlich ist ersichtlich, daß die dritte leitfähige Leitung 500C auch die leitfähige Verbindungsanordnung 320 überkreuzt. Daher verhält sich die leitfähige Verbindungsanordnung 320 wie eine leitfähige Teil-Leitung zwischen der ersten leitfähigen Leitung 500A und der zweiten leitfähigen Leitung 500B. Er koppelt elektrisch eine erste leitfähige Leitung 500A der Umverdrahtungsebene mit einer zweiten leitfähigen Leitung 500b der Umverdrahtungsebene, während es einer dritten leitfähigen Leitung 500C der Umverdrahtungsebene ermöglicht wird, über sie zu kreuzen und elektrisch von der ersten leitfähigen Leitung und der zweiten leitfähigen Leitung isoliert zu bleiben. 6A and 6B (in which 6B a cross-sectional view of 6A through the cross section AA) show a structure 120 . The structure 120 is the same as the structure 110 , with the exception of a third conductive line 500C to the rewiring level 500 was added. The third conductive line 500C has a first end that passes through an opening 250C in the passivation layer electrically with the final metal line 230C is coupled. Although part of the third conductive line 500C over the semiconductor chip 200 lies, a part of the third conductive line lies 500C also outside the lateral boundary of the semiconductor chip 200 and is located in the fanout area of the structure 120 . In addition, it can be seen that the third conductive line 500C also the conductive connection arrangement 320 crossed over. Therefore, the conductive connection arrangement behaves 320 like a conductive sub-line between the first conductive line 500A and the second conductive line 500B . It electrically couples a first conductive line 500A the rewiring level with a second conductive line 500b the redistribution level while there is a third conductive line 500C allowing the redistribution wiring level to cross over it and remain electrically isolated from the first conductive line and the second conductive line.

Wieder wird angemerkt, daß leitfähige Kugeln (zum Beispiel Lotkugeln oder eine andere Art von Metallkugeln) zum Beispiel mit dem Ende der zweiten leitfähigen Leitung 500B gekoppelt werden können, das nicht mit der Verbindungsanordnung 320 gekoppelt ist. Bei einer anderen Ausführungsform kann eine leitfähige Kugel mit dem Ende der dritten leitfähigen Leitung gekoppelt werden, das nicht mit der Endmetalleitung 230C gekoppelt ist. Mit den leitfähigen Kugeln kann die Struktur oder das Bauelement elektrisch zum Beispiel mit einer Leiterplatte gekoppelt werden. Es wird jedoch angemerkt, daß die leitfähige Verbindungsanordnung 320 verwendet werden kann, ob leitfähige Kugeln zu dem Entwurf hinzugefügt werden oder nicht.Again it is noted that conductive balls (e.g., solder balls or other type of metal balls) are connected to the end of the second conductive line, for example 500B can be coupled that not with the connection arrangement 320 is coupled. In another embodiment, a conductive ball can be coupled to the end of the third conductive line that is not the end metal line 230C is coupled. With the conductive balls, the structure or the component can be electrically coupled to a circuit board, for example. It is noted, however, that the conductive connection arrangement 320 Whether or not conductive balls are added to the design can be used.

Bei einer oder mehreren Ausführungsformen kann mindestens ein Teil der Umverdrahtungsebene auch so angeordnet werden, daß eine Induktivität gebildet wird.In one or more embodiments, at least a part of the redistribution wiring plane can also be arranged in such a way that an inductance is formed.

7A zeigt eine Draufsicht einer Struktur 130. Die Struktur 130 enthält einen Halbleiterchip 200 und eine leitfähige Verbindungsanordnung 320, die jeweils in einen Träger 410 eingebettet sind. Die Struktur 130 enthält außerdem eine Umverdrahtungsebene 500. Bei dieser Ausführungsform ist mindestens ein Teil der Umverdrahtungsebene 500 so geformt, daß eine Spule 520 gebildet wird. Die Spule 520 bildet ein induktives Element bzw. eine Induktivität. Die Induktivität kann als Spiralinduktivität bezeichnet werden. 7B zeigt eine Querschnittsansicht der in 7A gezeigten Struktur 130 durch AA. 7A Figure 10 shows a top view of a structure 130 . The structure 130 contains a semiconductor chip 200 and a conductive connector assembly 320 each in a carrier 410 are embedded. The structure 130 also contains a rewiring level 500 . In this embodiment, at least a portion is the redistribution wiring level 500 shaped to be a coil 520 is formed. The sink 520 forms an inductive element or an inductance. The inductance can be referred to as spiral inductance. 7B FIG. 13 shows a cross-sectional view of the FIG 7A structure shown 130 by AA.

Bei der in 7A und 7B gezeigten Ausführungsform liegt die Induktivitätsspule 520 im wesentlichen völlig außerhalb der lateralen Grenze des Halbleiterchips 200 und ist in dem Fanout-Bereich der Struktur 130 angeordnet. Bei anderen Ausführungsformen ist es jedoch möglich, daß sich nur ein Teil der Induktivitätsspule 520 in dem Fanout-Bereich der Struktur 130 befindet. Es wird angemerkt, daß die Umverdrahtungsebene so geformt sein kann, daß eine beliebige spiralförmige Spule gebildet wird, wie zum Beispiel eine Achteckspirale, eine Quadratspirale oder kreisförmige Spirale. Eine Spiralinduktivität (wie zum Beispiel die in 7A,B gezeigte) kann im Vergleich zu einer Einzelschleifeninduktivität eine höhere Induktivität aufweisen.At the in 7A and 7B The embodiment shown is the inductance coil 520 essentially completely outside the lateral boundary of the semiconductor chip 200 and is in the fanout area of the structure 130 arranged. In other embodiments, however, it is possible that only part of the inductance coil 520 in the fanout area of the structure 130 is located. It is noted that the redistribution wiring plane can be shaped to form any helical coil such as an octagonal helix, a square helix, or a circular helix. A spiral inductor (such as the one in 7A, B shown) can have a higher inductance compared to a single loop inductance.

Die Induktivität 520 enthält eine erste leitfähige Leitung 520A und eine zweite leitfähige Leitung 520B. Um die Spiralform für die Induktivitätsspule 520 von 7A,B zu bilden, kann die leitfähige Verbindungsanordnung 320 verwendet werden, um die erste leitfähige Leitung 520A der Induktivitätsspule 520 elektrisch mit der zweiten leitfähigen Leitung 520B der Induktivitätsspule 520 zu verbinden. Bei dieser Ausführungsform wirkt die leitfähige Verbindungsanordnung 320 auch als Unterführung dergestalt, daß ein Teil der zweiten leitfähigen Leitung 520B der Induktivitätsspule 520 tatsächlich oben darüber läuft und von der leitfähigen Verbindungsanordnung 320 in einem Abstand angeordnet ist.The inductance 520 contains a first conductive line 520A and a second conductive line 520B . To make the spiral shape for the inductor coil 520 from 7A, B can form the conductive connector assembly 320 used to be the first conductive line 520A the inductance coil 520 electrically to the second conductive line 520B the inductance coil 520 connect to. In this embodiment, the conductive connection arrangement is effective 320 also as an underpass in such a way that part of the second conductive line 520B the inductance coil 520 actually runs up over it and from the conductive connector assembly 320 is arranged at a distance.

Wiederum ist in der in 7A gezeigten Draufsicht zu sehen, daß die Induktivität 520 zwei Teile enthält, eine erste leitfähige Leitung 520A und eine zweite leitfähige Leitung 520B. Ein Ende der ersten leitfähigen Leitung 520A ist (durch die Öffnung 250B) elektrisch mit der zweiten Endmetalleitung 230B gekoppelt. Das andere Ende der ersten leitfähigen Leitung 520A ist durch die Öffnung 340A elektrisch mit der leitfähigen Verbindungsanordnung 320 gekoppelt. Ähnlich ist ein Ende der zweiten leitfähigen Leitung 520B (durch eine Öffnung 250C) elektrisch mit der dritten Endmetalleitung 230C gekoppelt. Das andere Ende der zweiten leitfähigen Leitung 520B ist durch die Öffnung 340B elektrisch mit der leitfähigen Verbindungsanordnung 320 gekoppelt.Again in the in 7A top view shown to see that the inductance 520 contains two parts, a first conductive line 520A and a second conductive line 520B . One end of the first conductive line 520A is (through the opening 250B) electrically to the second final metal line 230B coupled. The other end of the first conductive line 520A is through the opening 340A electrically to the conductive connector assembly 320 coupled. Similar is one end of the second conductive line 520B (through an opening 250C) electrically to the third final metal line 230C coupled. The other end of the second conductive line 520B is through the opening 340B electrically to the conductive connector assembly 320 coupled.

Es ist ersichtlich, daß die erste leitfähige Leitung 520A und die zweite leitfähige Leitung 520B der Induktivität 520 zwei in einem Abstand voneinander angeordnete Teile der Umverdrahtungsebene 500 sind. Die leitfähige Verbindungsanordnung 320 koppelt die erste leitfähige Leitung 520A elektrisch mit der zweiten leitfähigen Leitung 520B. Die leitfähige Verbindungsanordnung 320 dient auch als leitfähige Unterführung für die Induktivität 520, wodurch ein Teil der Induktivität 520 (z.B. ein Teil der zweiten leitfähigen Leitung 520B) tatsächlich die leitfähige Verbindungsanordnung 320 überkreuzen kann. Es ist ersichtlich, daß die leitfähige Verbindungsanordnung unter der Umverdrahtungsebene angeordnet ist. Dadurch kann die Umverdrahtungsebene in einer Schleife um die leitfähige Verbindungsanordnung herum laufen und diese überkreuzen.It can be seen that the first conductive line 520A and the second conductive line 520B the inductance 520 two parts of the redistribution wiring plane arranged at a distance from one another 500 are. The conductive connection arrangement 320 couples the first conductive line 520A electrically to the second conductive line 520B . The conductive connection arrangement 320 Also serves as a conductive underpass for the inductor 520 , eliminating part of the inductance 520 (e.g. part of the second conductive line 520B) actually the conductive connector assembly 320 can cross. It can be seen that the conductive connection arrangement is located below the redistribution wiring plane. This allows the redistribution wiring plane to loop around and cross the conductive interconnect assembly.

Die Erzeugung einer Spiralform für die Induktivitätsspule kann die Induktivität der Induktivität vergrößern (z.B. kann die Spiralinduktivität eine größere Induktivität als eine Schleifeninduktivität aufweisen). Zusätzlich kann das Plazieren mindestens eines Teils der Induktivitätsspule in dem Fanout-Bereich der Struktur 130 oder das Plazieren im wesentlichen der gesamten Induktivitätsspule in dem Fanout-Bereich der Struktur auch die Güte bzw. den Q-Faktor der Induktivität vergrößern, weil der Teil in dem Fanout-Bereich nicht über (oder unter) dem Halbleiterchip liegt und weiter von dem Halbleiterchipsubstrat entfernt ist (zum Beispiel können keine Wirbelströme und kann keine kapazitive Kopplung an das Halbleiterchipsubstrat vorliegen, mit geringeren parasitären Verlusten).Creating a spiral shape for the inductor coil can increase the inductance of the inductor (for example, the spiral inductor can have a greater inductance than a loop inductance). Additionally, placing at least a portion of the inductance coil in the fanout area of the structure 130 or placing substantially all of the inductance coil in the fanout area of the structure also increases the Q of the inductance because the portion in the fanout area is not above (or below) the semiconductor chip and further from the semiconductor chip substrate is removed (for example there can be no eddy currents and no capacitive coupling to the semiconductor chip substrate, with lower parasitic losses).

Es wird angemerkt, daß bei einer oder mehreren Ausführungsformen der Erfindung die Umverdrahtungsebene ausschließlich zur Bildung einer oder mehrerer Induktivitäten verwendet werden kann. Ähnlich ist es bei einer oder mehreren Ausführungsformen möglich, daß nur ein Teil der Umverdrahtungsebene zur Bildung einer oder mehrerer Induktivitäten verwendet wird, während ein übriger Teil der Umverdrahtungsebene zum Verteilen elektrischer Signale (wie zum Beispiel von Spannungen und Strömen) wahlweise an leitfähige Kugeln verwendet werden kann. Eine oder mehrere der leitfähigen Kugeln können über dem Halbleiterchip liegen, während eine oder mehrere der leitfähigen Kugeln sich in dem Fanout-Bereich der Struktur befinden können und somit nicht über dem Halbleiterchip liegen. Genauso ist es bei einer oder mehreren Ausführungsformen möglich, daß die gesamte Umverdrahtungsebene zum Umverteilen von elektrischen Signalen verwendet wird.It is noted that in one or more embodiments of the invention, the redistribution level can be used solely to form one or more inductances. Similarly, in one or more embodiments, it is possible that only a portion of the redistribution wiring plane is used to form one or more inductors, while a remaining portion of the redistribution wiring plane is used to distribute electrical signals (such as voltages and currents) selectively to conductive balls can. One or more of the conductive balls can lie above the semiconductor chip, while one or more of the conductive balls can be located in the fanout area of the structure and thus not lie above the semiconductor chip. Likewise, in one or more embodiments, it is possible for the entire redistribution wiring level to be used for redistributing electrical signals.

Es wird angemerkt, daß eine Verbindungsanordnung auf viele verschiedene Weisen hergestellt werden kann. Bei der in 2 gezeigten Ausführungsform kann die Verbindungsanordnung 300 hergestellt werden, indem zuerst die Basis 310 und dann die leitfähige Verbindungsanordnung 320 über der Basis 310 gebildet werden. Die leitfähige Verbindungsanordnung 320 kann durch Ablagern einer leitfähigen Schicht über der Basis 310 und anschließende Verwendung von lithographischen und Ätztechniken zur Bildung einer leitfähigen Verbindungsanordnung mit einer gewünschten Form gebildet werden. Dann kann eine dielektrische Schicht 330 über der leitfähigen Schicht 320 gebildet werden. Dann können Öffnungen in der dielektrischen Schicht 330 gebildet werden, um die obere Oberfläche der leitfähigen Verbindungsanordnung 320 und eine oder mehrere Stellen (vorzugsweise in einem Abstand voneinander angeordnete Stellen) freizulegen. Es wird angemerkt, daß die dielektrische Schicht 320 mit variierenden Dicken hergestellt werden kann. Zum Beispiel kann bei einer oder mehreren Ausführungsformen die dielektrische Schicht 330 so hergestellt werden, daß sie eine Dicke aufweist, die etwa dieselbe wie bei der Passivierungsschicht ist, die über dem Halbleiterchip gebildet wird.It is noted that a connector assembly can be made in many different ways. At the in 2 embodiment shown, the connection arrangement 300 be made by first the base 310 and then the conductive connector assembly 320 above the base 310 are formed. The conductive connection arrangement 320 can be done by depositing a conductive layer over the base 310 and then using lithographic and etching techniques to form a conductive interconnect structure having a desired shape. Then a dielectric layer can be used 330 over the conductive layer 320 are formed. Then openings can be made in the dielectric layer 330 are formed around the top surface of the conductive interconnect structure 320 and to expose one or more locations (preferably locations spaced apart from one another). It is noted that the dielectric layer 320 can be made with varying thicknesses. For example, in one or more embodiments, the dielectric layer can 330 can be fabricated to have a thickness about the same as the passivation layer formed over the semiconductor chip.

In 8E ist eine weitere Ausführungsform einer Verbindungsanordnung gezeigt. 8E zeigt eine Verbindungsanordnung 600, die eine Basisschicht 610, eine leitfähige Verbindungsanordnung 620 und eine obere dielektrische Schicht 630 aufweist. 8A-E zeigen die Bildung der Verbindungsanordnung 600 von 8E. Mit Bezug auf 8A kann die Verbindungsanordnung 600 gebildet werden, indem zuerst die Basisschicht 610 gebildet wird. Dann wird in der Basisschicht 610 wie in 8B gezeigt eine Aussparung 615 gebildet. Dann wird in der Aussparung 615 und über der Basisschicht 610 wie in 8C gezeigt ein leitfähiges Material 620' abgelagert. Das leitfähige Material 620' wird dann mechanisch poliert, um die leitfähige Verbindungsanordnung 620 wie in 8D gezeigt zu bilden. Dann wird über der leitfähigen Verbindungsanordnung 620 eine dielektrische Schicht 630 gebildet. Die in 8E gezeigte dielektrische Schicht 630 kann dünner als die in 2 gezeigte obere dielektrische Schicht 330 sein. Tatsächlich kann die dielektrische Schicht 630 eine Dicke aufweisen, die der der Passivierungsschicht 240 ähnlich ist, die über der Endmetallschicht 230 des Halbleiterchips 200 wie in 4A,B gezeigt abgelagert wird. Es wird angemerkt, daß die zur Bildung der Komponenten 610, 620 und 630 der in 6A bis 6E gezeigten Verbindungsanordnung 600 verwendeten Materialien dieselben wie die zur Bildung der Komponenten 310, 320 bzw. 330 der in 2 gezeigten Verbindungsanordnung 300 sein können.In 8E a further embodiment of a connection arrangement is shown. 8E shows a connection arrangement 600 who have favourited a base layer 610 , a conductive connection arrangement 620 and a top dielectric layer 630 having. 8A-E show the formation of the connection arrangement 600 from 8E . Regarding 8A can the connection arrangement 600 be formed by first the base layer 610 is formed. Then in the base layer 610 as in 8B shown a recess 615 educated. Then it will be in the recess 615 and over the base layer 610 as in 8C shown a conductive material 620 ' deposited. The conductive material 620 ' is then mechanically polished to create the conductive connector assembly 620 as in 8D shown to form. Then it is over the conductive connection structure 620 a dielectric layer 630 educated. In the 8E dielectric layer shown 630 can be thinner than the in 2 shown upper dielectric layer 330 being. Indeed, the dielectric layer 630 have a thickness that of the passivation layer 240 is similar to that over the final metal layer 230 of the semiconductor chip 200 as in 4A, B shown being deposited. It is noted that those used to form the components 610 , 620 and 630 the in 6A until 6E connection arrangement shown 600 materials used the same as those used to form the components 310 , 320 or. 330 the in 2 connection arrangement shown 300 could be.

9A bis 9D zeigen die Bildung einer Halbleiterstruktur, die einen Halbleiterchip 200 (wie zum Beispiel den in 1 gezeigten und oben beschriebenen) und eine Verbindungsanordnung 600 (wie zum Beispiel die in 8E gezeigte und oben beschriebene) aufweist. Mit Bezug auf 9A sind ein Halbleiterchip 200 und eine Verbindungsanordnung 600 jeweils in einem Träger 410 (der unter Verwendung eines Vergussmaterials gebildet werden kann) angeordnet. Mit Bezug auf 9B ist über der Struktur von 9A eine dielektrische Schicht 710 angeordnet. Die dielektrische Schicht 710 kann ein beliebiges dielektrisches Material aufweisen, darunter zum Beispiel Oxid, Nitrid, Oxynitrid, Imid usw. Wie in 9C gezeigt, werden durch die dielektrische Schicht 710 Öffnungen 720 gebildet, um die Passivierungsschicht 240 des Halbleiterchips 200 freizulegen sowie um die dielektrische Schicht 630 der Verbindungsanordnung 600 freizulegen. Die Öffnungen 720 liegen über zwei verschiedenen elektrisch isolierten Teilen der Endmetallschicht 230 des Halbleiterchips 200 sowie der leitfähigen Verbindungsanordnung 620 der Verbindungsanordnung 600. Die Öffnungen 720 werden dann vertieft und durch die Passivierungsschicht 240 des Halbleiterchips 200 und durch die dielektrische Schicht 630 der Verbindungsanordnung 600 hindurch fortgesetzt. Die vertieften Öffnungen sind in 9D als Öffnungen 725 gezeigt. 9A until 9D show the formation of a semiconductor structure comprising a semiconductor chip 200 (such as the one in 1 shown and described above) and a connector assembly 600 (such as the one in 8E shown and above described). Regarding 9A are a semiconductor chip 200 and a connection arrangement 600 each in a carrier 410 (which can be formed using a potting material) arranged. Regarding 9B is above the structure of 9A a dielectric layer 710 arranged. The dielectric layer 710 may comprise any dielectric material including, for example, oxide, nitride, oxynitride, imide, etc. As in FIG 9C are shown through the dielectric layer 710 openings 720 formed around the passivation layer 240 of the semiconductor chip 200 to expose as well as to the dielectric layer 630 the connection arrangement 600 to expose. The openings 720 lie over two different electrically isolated parts of the end metal layer 230 of the semiconductor chip 200 as well as the conductive connection arrangement 620 the connection arrangement 600 . The openings 720 are then deepened and covered by the passivation layer 240 of the semiconductor chip 200 and through the dielectric layer 630 the connection arrangement 600 continued through. The recessed openings are in 9D as openings 725 shown.

Mit Bezug auf 9E wird dann im wesentlichen konform in den Öffnungen 725 (siehe 9D) sowie über den oberen Oberflächen der Schicht 710 eine Keimschicht 740 abgelagert. Die Keimschicht 740 wird daher über Seitenwandoberflächen der dielektrischen Schicht 710 und der Passivierungsschicht 240 abgelagert. Die Keimschicht 740 wird auch über oberen Oberflächen der Endmetallschicht 230 sowie über oberen Oberflächen der leitfähigen Verbindungsanordnung 620 abgelagert. In den Öffnungen 725 und über der Schicht 710 kann vor der Ablagerung der Keimschicht 740 eine optionale Barrierenschicht (nicht gezeigt) konform abgelagert werden. Die Keimschicht 740 kann aus einem leitfähigen Material gebildet werden. Bei einer oder mehreren Ausführungsformen kann die Keimschicht 740 aus einem Metallmaterial gebildet werden. Das Metallmaterial kann eines oder mehrere der Elemente Cu, Al, W, Au oder Ag enthalten. Bei einer oder mehreren Ausführungsformen kann das Metallmaterial das Element C (Kohlenstoff) enthalten.Regarding 9E then becomes substantially conformal in the openings 725 (please refer 9D ) as well as over the top surfaces of the layer 710 a seed layer 740 deposited. The germ layer 740 is therefore over sidewall surfaces of the dielectric layer 710 and the passivation layer 240 deposited. The germ layer 740 will also be over top surfaces of the final metal layer 230 as well as over top surfaces of the conductive interconnection structure 620 deposited. In the openings 725 and over the layer 710 can before the deposition of the germinal layer 740 an optional barrier layer (not shown) can be conformally deposited. The germ layer 740 can be formed from a conductive material. In one or more embodiments, the seed layer 740 be formed from a metal material. The metal material can contain one or more of the elements Cu, Al, W, Au or Ag. In one or more embodiments, the metal material may contain the element C (carbon).

Wie in 9F gezeigt, kann dann ein Resistprozeß verwendet werden, um eine Umverdrahtungsebene zu definieren. Das Resist 750 wird abgelagert und dann unter Verwendung von photolithographischen Techniken und Ätztechniken strukturiert. Danach folgt die Ablagerung eines Umverdrahtungsebenematerials 500 in den Öffnungen, die durch Entfernen (z.B. Wegätzen) von Teilen des Photoresists 750 erzeugt werden. Wie bereits erwähnt, kann das Umverdrahtungsebenematerial ein leitfähiges Material sein. Das leitfähige Material kann ein Metallmaterial sein. Das Metallmaterial kann zum Beispiel eines oder mehrere der Elemente Cu, Al, W, Au oder Ag aufweisen. Bei einer oder mehreren Ausführungsformen kann das Metallmaterial das Element C (Kohlenstoff) aufweisen. Bei einer oder mehreren Ausführungsformen kann das Umverdrahtungsebenematerial durch einen Elektroplattierungsprozeß, einen Prozeß der elektrochemischen Ablagerung oder einen Elektrofüllprozeß, der die Keimschicht nutzen kann, abgelagert werden. Dies kann besonders nützlich sein, wenn die Umverdrahtungsebene das Element Cu wie etwa ein reines Kupfermaterial oder ein Kupferlegierungsmaterial aufweist. Es kann auch für andere Metallmaterialien nützlich sein.As in 9F as shown, a resist process can then be used to define a redistribution wiring plane. The resist 750 is deposited and then patterned using photolithographic and etching techniques. This is followed by the deposition of a redistribution layer material 500 in the openings made by removing (e.g. etching away) parts of the photoresist 750 be generated. As previously mentioned, the redistribution layer material can be a conductive material. The conductive material can be a metal material. The metal material can include, for example, one or more of the elements Cu, Al, W, Au or Ag. In one or more embodiments, the metal material can comprise the element C (carbon). In one or more embodiments, the redistribution layer material can be deposited by an electroplating process, an electrochemical deposition process, or an electrofilling process that can utilize the seed layer. This can be particularly useful when the redistribution wiring level comprises the element Cu, such as a pure copper material or a copper alloy material. It can also be useful for other metal materials.

Mit Bezug auf 9G wird dann das Resist 750 (zum Beispiel durch eine Resistentfernung) entfernt werden. Darauf kann eine nachfolgende Entfernung (zum Beispiel durch Trocken- oder Naßätzung) der Keimschicht 740 und der optionalen Barrierenschicht, die sich auf der oberen Oberfläche der dielektrischen Schicht 710 zwischen Teilen des Umverdrahtungsebenematerials 500 befindet, folgen. Danach kann die Ablagerung einer dielektrischen Schicht 770 über der Umverdrahtungsebene 500 sowie in den durch Ätzen des Resists zurückgelassenen Leerstellen folgen. Mit Bezug auf 9H werden dann die Öffnungen 780 in der dielektrischen Schicht 770 gebildet, um obere Oberflächen der Umverdrahtungsebene 500 freizulegen. Die freigelegten Regionen können Kontaktstellenöffnungen für ein Endbauelement definieren. Das Endbauelement kann eine Kugelkapselung auf Waferebene benutzen.Regarding 9G then becomes the resist 750 (for example by removing a resist). A subsequent removal (for example by dry or wet etching) of the seed layer can then be carried out 740 and the optional barrier layer overlying the top surface of the dielectric layer 710 between parts of the redistribution layer material 500 located, follow. After that, a dielectric layer can be deposited 770 above the rewiring level 500 as well as in the voids left by etching the resist. Regarding 9H then become the openings 780 in the dielectric layer 770 formed to top surfaces of the redistribution wiring plane 500 to expose. The exposed regions can define pad openings for an end component. The end component can use spherical encapsulation at the wafer level.

Bei einer oder mehreren Ausführungsformen ist es möglich, eine leitfähige Verbindungsanordnung (wie zum Beispiel die in 9H gezeigte leitfähige Verbindungsanordnung 620) ohne Verwendung der übrigen Teile einer Verbindungsanordnung zu verwenden. 10 zeigt eine andere Ausführungsform der Erfindung. Die in 10 gezeigte Struktur ist der in 9H gezeigten ähnlich, mit der Ausnahme, daß die leitfähige Verbindungsanordnung 620 ohne Verwendung zusätzlicher Stücke der Verbindungsanordnung in dem Träger 410 eingebettet ist. In der in 10 gezeigten Ausführungsform ist die leitfähige Verbindungsanordnung 620 in dem Träger 410 eingebettet dergestalt, daß die obere Oberfläche der leitfähigen Verbindungsanordnung freigelegt ist. Bei einer oder mehreren Ausführungsformen kann die leitfähige Verbindungsanordnung eine Metallplatte oder eine bestimmte andere Form von Metalleitung sein. Die dielektrische Schicht 710 ist dann über der leitfähigen Verbindungsanordnung 620 angeordnet. Im allgemeinen kann eine leitfähige Verbindungsanordnung mindestens teilweise in einen Träger (wie zum Beispiel ein Vergußmaterial) eingebettet werden.In one or more embodiments, it is possible to use a conductive connection arrangement (such as that in FIG 9H Conductive connection arrangement shown 620 ) without using the remaining parts of a connection arrangement. 10 Figure 3 shows another embodiment of the invention. In the 10 The structure shown is that in 9H shown similarly, except that the conductive connector assembly 620 without using additional pieces of the connecting assembly in the carrier 410 is embedded. In the in 10 The embodiment shown is the conductive connection arrangement 620 in the carrier 410 embedded such that the top surface of the conductive interconnection structure is exposed. In one or more embodiments, the conductive interconnection structure may be a metal plate or some other form of metal conduit. The dielectric layer 710 is then above the conductive connection structure 620 arranged. In general, a conductive interconnection structure can be at least partially embedded in a carrier (such as a potting material).

11 zeigt eine weitere Ausführungsform der Erfindung. Die in 11 gezeigte Struktur ist der in 10 gezeigten ähnlich, mit der Ausnahme, daß die leitfähige Verbindungsanordnung 620 so in den Träger 410 eingebettet wird, daß das Trägermaterial (z.B. das Vergußmaterial) mindestens einen Teil der oberen Oberfläche der leitfähigen Verbindungsanordnung abdeckt. Es werden Öffnungen oder Durchgänge eingeführt, um in einem Abstand angeordnete Teile der oberen Oberfläche freizulegen. 11 Figure 3 shows a further embodiment of the invention. In the 11 The structure shown is that in 10 shown similarly, except that the conductive connector assembly 620 so in the carrier 410 is embedded that the carrier material (eg the potting material) covers at least a portion of the upper surface of the conductive connection arrangement. Openings or passageways are introduced to expose spaced portions of the top surface.

Wieder mit Bezug auf die in 7A,B gezeigte Ausführungsform ist ersichtlich, daß die leitfähige Verbindungsanordnung 320 eine Unterführung bildet, wodurch ein Teil der Umverdrahtungsebene 500 darüber kreuzt. Bei einer anderen Ausführungsform ist es möglich, eine leitfähige Verbindungsanordnung zu bilden, die eine Überführung ist, wodurch ein Teil der Umverdrahtungsebene darunter kreuzt. Als Beispiel kann es möglich sein, eine leitfähige Verbindungsanordnung aus einem leitfähigen Material zu bilden, das sich über der Umverdrahtungsebene befindet. Dieses Material auf höherer Ebene kann eine Umverdrahtungsebene höherer Ebene sein.Again referring to the in 7A, B Shown embodiment, it can be seen that the conductive connection arrangement 320 forms an underpass, making part of the redistribution wiring level 500 crosses over it. In another embodiment, it is possible to form a conductive interconnect that is an overpass whereby part of the redistribution wiring plane crosses below. As an example, it may be possible to form a conductive interconnect from a conductive material located above the redistribution wiring plane. This higher level material can be a higher level redistribution wiring layer.

Bei einer oder mehreren Ausführungsformen kann in einem nachfolgenden Verarbeitungsschritt nach der Fertigstellung der individuellen Strukturen auf einem umkonfigurierten Wafer der Wafer singularisiert werden, um einzelne und getrennte Halbleiterbauelemente zu bilden. Der Singularisierungsprozeß kann zum Beispiel durch mechanische Mittel ausgeführt werden, wie etwa durch Verwendung einer Säge, durch thermische Mittel wie etwa durch Verwendung eines Lasers, durch chemische Mittel oder durch beliebige andere Mittel.In one or more embodiments, in a subsequent processing step after the completion of the individual structures on a reconfigured wafer, the wafer can be singularized in order to form individual and separate semiconductor components. For example, the singularization process can be carried out by mechanical means such as by using a saw, by thermal means such as by using a laser, by chemical means, or by any other means.

Claims (20)

Halbleiterstruktur (100), aufweisend: einen Halbleiterchip (200); eine leitfähige Schicht, die mindestens eine erste leitfähige Leitung (500A) und eine zweite leitfähige Leitung (500B) von der ersten leitfähigen Leitung (500A) in einem Abstand angeordnet aufweist, wobei die erste leitfähige Leitung (500A) elektrisch mit dem Halbleiterchip (200) gekoppelt ist, wobei mindestens ein Teil der ersten leitfähigen Leitung (500A) außerhalb der lateralen Grenze des Halbleiterchips (200) angeordnet ist, wobei mindestens ein Teil der zweiten leitfähigen Leitung (500B) außerhalb der lateralen Grenze des Halbleiterchips (200) angeordnet ist; eine außerhalb der lateralen Grenze des Halbleiterchips (200) angeordnete leitfähige Verbindungsanordnung (300, 320), wobei die leitfähige Verbindungsanordnung (300, 320) die erste leitfähige Leitung (500A) elektrisch mit der zweiten leitfähigen Leitung (500B) koppelt, wobei ein Teil der leitfähigen Schicht zwischen der ersten leitfähigen Leitung (500A) und der zweiten leitfähigen Leitung (500B) die leitfähige Verbindungsanordnung (300, 320) überkreuzt; und einen Träger (410), wobei der Halbleiterchip (200) mindestens teilweise in den Träger (410) eingebettet ist, wobei die leitfähige Verbindungsanordnung (300, 320) mindestens teilweise in den Träger (410) eingebettet ist.Semiconductor structure (100), comprising: a semiconductor chip (200); a conductive layer having at least a first conductive line (500A) and a second conductive line (500B) spaced from the first conductive line (500A), wherein the first conductive line (500A) is electrically coupled to the semiconductor chip (200), wherein at least a part of the first conductive line (500A) is arranged outside the lateral boundary of the semiconductor chip (200), wherein at least a part of the second conductive line ( 500B) is arranged outside the lateral boundary of the semiconductor chip (200); a conductive connection arrangement (300, 320) arranged outside the lateral boundary of the semiconductor chip (200), wherein the conductive connection arrangement (300, 320) electrically couples the first conductive line (500A) to the second conductive line (500B), wherein a part of the conductive layer between the first conductive line (500A) and the second conductive line (500B) crosses the conductive connection arrangement (300, 320); and a carrier (410), wherein the semiconductor chip (200) is at least partially embedded in the carrier (410), wherein the conductive connection arrangement (300, 320) is at least partially embedded in the carrier (410). Halbleiterstruktur (100) nach Anspruch 1, wobei mindestens ein Teil der leitfähigen Schicht eine Umverdrahtungsebene (500) ist.Semiconductor structure (100) according to Claim 1 wherein at least a portion of the conductive layer is a redistribution wiring plane (500). Halbleiterstruktur (100) nach einem der Ansprüche 1 oder 2, wobei mindestens ein Teil der leitfähigen Schicht eine Induktivitätsspule ist.Semiconductor structure (100) according to one of the Claims 1 or 2 wherein at least a portion of the conductive layer is an inductance coil. Halbleiterstruktur (100) nach Anspruch 3, wobei die Induktivitätsspule mindestens einen Teil der ersten leitfähigen Leitung (500A) und mindestens einen Teil der zweiten leitfähigen Leitung (500B) aufweist.Semiconductor structure (100) according to Claim 3 wherein the inductance coil comprises at least a portion of the first conductive line (500A) and at least a portion of the second conductive line (500B). Halbleiterstruktur (100) nach einem der Ansprüche 1 bis 4, wobei die leitfähige Schicht ein Metallmaterial aufweist.Semiconductor structure (100) according to one of the Claims 1 until 4th wherein the conductive layer comprises a metal material. Halbleiterstruktur (100) nach einem der Ansprüche 1 bis 5, wobei der Halbleiterchip (200) eine Endmetallschicht (230) aufweist, wobei die leitfähige Schicht elektrisch mit der Endmetallschicht (230) gekoppelt ist.Semiconductor structure (100) according to one of the Claims 1 until 5 wherein the semiconductor chip (200) has an end metal layer (230), wherein the conductive layer is electrically coupled to the end metal layer (230). Halbleiterstruktur (100), aufweisend: einen Träger (410); einen mindestens teilweise in den Träger (410) eingebetteten Halbleiterchip (200); eine elektrisch mit dem Halbleiterchip (200) gekoppelte Umverdrahtungsebene (500), wobei die Umverdrahtungsebene (500) mindestens eine erste leitfähige Leitung (500A) und eine zweite leitfähige Leitung (500B) von der ersten leitfähigen Leitung (500A) in einem Abstand angeordnet aufweist; und eine mindestens teilweise in den Träger (410) eingebettete leitfähige Verbindungsanordnung (300, 320) außerhalb der lateralen Grenze des Halbleiterchips (200), wobei die leitfähige Verbindungsanordnung (300, 320) die erste leitfähige Leitung (500A) elektrisch mit der zweiten leitfähigen Leitung (500B) koppelt, wobei eine Leitung der Umverdrahtungsebene zwischen der ersten leitfähigen Leitung (500A) und der zweiten leitfähigen Leitung (500B) die leitfähige Verbindungsanordnung (300, 320) überkreuzt.Semiconductor structure (100), comprising: a carrier (410); a semiconductor chip (200) embedded at least partially in the carrier (410); a redistribution wiring plane (500) electrically coupled to the semiconductor chip (200), the redistribution wiring plane (500) having at least one first conductive line (500A) and one second conductive line (500B) arranged at a distance from the first conductive line (500A); and a conductive connection arrangement (300, 320) which is at least partially embedded in the carrier (410) outside the lateral boundary of the semiconductor chip (200), the conductive connection arrangement (300, 320) electrically connecting the first conductive line (500A) to the second conductive line ( 500B), wherein a line of the redistribution wiring level between the first conductive line (500A) and the second conductive line (500B) crosses the conductive connection arrangement (300, 320). Halbleiterstruktur (100) nach Anspruch 7, wobei die zweite leitfähige Leitung (500B) die leitfähige Verbindungsanordnung (300, 320) zwischen der ersten leitfähigen Leitung (500A) und der zweiten leitfähigen Leitung (500B) überkreuzt.Semiconductor structure (100) according to Claim 7 wherein the second conductive line (500B) crosses the conductive connection structure (300, 320) between the first conductive line (500A) and the second conductive line (500B). Halbleiterstruktur (100) nach Anspruch 7, wobei die Umverdrahtungsebene (500) eine von der ersten leitfähigen Leitung (500A) in einem Abstand angeordnete und von der zweiten leitfähigen Leitung (500B) in einem Abstand angeordnete dritte leitfähige Leitung (500C) aufweist, wobei die dritte leitfähige Leitung (500C) die leitfähige Verbindungsanordnung (300, 320) zwischen der ersten leitfähigen Leitung (500A) und der zweiten leitfähigen Leitung (500B) überkreuzt.Semiconductor structure (100) according to Claim 7 wherein the redistribution wiring plane (500) is one spaced from the first conductive line (500A) and spaced from the second conductive line (500B) having a spaced-apart third conductive line (500C), the third conductive line (500C) crossing the conductive connection arrangement (300, 320) between the first conductive line (500A) and the second conductive line (500B). Halbleiterstruktur (100) nach einem der Ansprüche 7 bis 9, wobei mindestens ein Teil der Umverdrahtungsebene (500) eine Induktivität bildet, wobei die Induktivität mindestens einen Teil der ersten leitfähigen Leitung (500A) und mindestens einen Teil der zweiten leitfähigen Leitung (500B) aufweist.Semiconductor structure (100) according to one of the Claims 7 until 9 wherein at least a part of the redistribution wiring plane (500) forms an inductance, wherein the inductance comprises at least a part of the first conductive line (500A) and at least a part of the second conductive line (500B). Halbleiterstruktur (100) nach einem der Ansprüche 7 bis 10, wobei die Umverdrahtungsebene (500) ein Metallmaterial aufweist.Semiconductor structure (100) according to one of the Claims 7 until 10 wherein the redistribution wiring plane (500) comprises a metal material. Halbleiterstruktur (100), aufweisend: einen Träger (410); einen mindestens teilweise in den Träger (410) eingebetteten Halbleiterchip (200); einen elektrisch mit dem Halbleiterchip (200) gekoppelte leitfähigen Bereich, wobei der leitfähige Bereich über dem Träger (410) außerhalb der lateralen Grenze des Halbleiterchips (200) liegt, wobei der leitfähige Bereich mindestens einen ersten Teil und einen zweiten Teil von dem ersten Teil in einem Abstand angeordnet aufweist; und eine mindestens teilweise in den Träger (410) eingebettete leitfähige Verbindungsanordnung (300, 320) außerhalb der lateralen Grenze des Halbleiterchips (200), wobei die leitfähige Verbindungsanordnung (300, 320) den ersten Teil elektrisch mit dem zweiten Teil koppelt, wobei ein Teil des leitfähigen Bereichs zwischen dem ersten Teil und dem zweiten Teil die leitfähige Verbindungsanordnung (300, 320) überkreuzt.Semiconductor structure (100), comprising: a carrier (410); a semiconductor chip (200) embedded at least partially in the carrier (410); a conductive region electrically coupled to the semiconductor chip (200), wherein the conductive region lies above the carrier (410) outside the lateral boundary of the semiconductor chip (200), the conductive region having at least a first part and a second part of the first part in arranged at a spacing; and a conductive connection arrangement (300, 320) which is at least partially embedded in the carrier (410) outside the lateral boundary of the semiconductor chip (200), the conductive connection arrangement (300, 320) electrically coupling the first part to the second part, a part of the conductive area between the first part and the second part crosses the conductive connection arrangement (300, 320). Halbleiterstruktur (100) nach Anspruch 12, wobei der leitfähige Bereich eine Induktivitätsspule ist.Semiconductor structure (100) according to Claim 12 , wherein the conductive area is an inductance coil. Halbleiterstruktur (100) nach Anspruch 13, wobei die Induktivitätsspule eine Spiralinduktivitätsspule ist.Semiconductor structure (100) according to Claim 13 , wherein the inductor coil is a spiral inductor coil. Halbleiterstruktur (100) nach einem der Ansprüche 12 bis 14, wobei der leitfähige Bereich ein Metallmaterial aufweist.Semiconductor structure (100) according to one of the Claims 12 until 14th wherein the conductive region comprises a metal material. Verfahren zur Bildung eines Halbleiterbauelements, mit den folgenden Schritten: mindestens teilweises Einbetten eines Halbleiterchips (200) in einen Träger (410), wobei der Träger (410) einen Teil außerhalb der lateralen Grenze des Halbleiterchips aufweist, wobei der Halbleiterchip (200) eine Endmetallschicht (230) aufweist; mindestens teilweises Einbetten einer außerhalb der lateralen Grenze des Halbleiterchips (200) angeordneten leitfähigen Verbindungsanordnung (300, 320); Bilden einer Öffnung durch ein dielektrisches Material, so dass die Endmetallschicht (230) freigelegt wird; Bilden einer ersten Metallschicht über der Endmetallschicht (230) in der Öffnung; und Bilden einer zweiten Metallschicht über der ersten Metallschicht in der Öffnung, wobei die zweite Metallschicht mindestens eine erste leitfähige Leitung (500A) und eine zweite leitfähige Leitung (500B) von der ersten leitfähigen Leitung (500A) in einem Abstand angeordnet aufweist, wobei die leitfähige Verbindungsanordnung (300, 320) die erste leitfähige Leitung (500A) elektrisch mit der zweiten leitfähigen Leitung (500B) koppelt, wobei ein Teil der zweiten Metallschicht zwischen der ersten leitfähigen Leitung (500A) und der zweiten leitfähigen Leitung (500B) die leitfähige Verbindungsanordnung (300, 320) überkreuzt.Method for forming a semiconductor device, comprising the following steps: at least partially embedding a semiconductor chip (200) in a carrier (410), the carrier (410) having a part outside the lateral boundary of the semiconductor chip, the semiconductor chip (200) having an end metal layer (230); at least partially embedding a conductive connection arrangement (300, 320) arranged outside the lateral boundary of the semiconductor chip (200); Forming an opening through a dielectric material to expose the final metal layer (230); Forming a first metal layer over the final metal layer (230) in the opening; and Forming a second metal layer over the first metal layer in the opening, the second metal layer having at least a first conductive line (500A) and a second conductive line (500B) spaced from the first conductive line (500A), the conductive interconnect structure (300, 320) electrically couples the first conductive line (500A) to the second conductive line (500B), a portion of the second metal layer between the first conductive line (500A) and the second conductive line (500B) forming the conductive connection arrangement (300 , 320) crossed over. Verfahren nach Anspruch 16, wobei das dielektrische Material über dem Halbleiterchip (200) gebildet wird, nachdem der Halbleiterchip (200) mindestens teilweise in den Träger (410) eingebettet ist.Procedure according to Claim 16 wherein the dielectric material is formed over the semiconductor chip (200) after the semiconductor chip (200) is at least partially embedded in the carrier (410). Verfahren nach Anspruch 16 oder 17, wobei die erste Metallschicht eine Metallkeimschicht ist und die zweite Metallschicht eine Metall-Umverdrahtungsebene (500) bildet und beide das Element Kupfer aufweisen.Procedure according to Claim 16 or 17th wherein the first metal layer is a metal seed layer and the second metal layer forms a metal redistribution plane (500) and both comprise the element copper. Verfahren nach einem der Ansprüche 16 bis 18, wobei die erste Metallschicht durch konforme Ablagerung gebildet wird.Method according to one of the Claims 16 until 18th wherein the first metal layer is formed by conformal deposition. Verfahren nach einem der Ansprüche 16 bis 19, wobei die zweite Metallschicht durch einen Elektroplattierungsprozess gebildet wird.Method according to one of the Claims 16 until 19th wherein the second metal layer is formed by an electroplating process.
DE102008046761.8A 2007-09-14 2008-09-11 Semiconductor component with conductive connection arrangement and method for forming a semiconductor component Expired - Fee Related DE102008046761B4 (en)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US11/855,170 US7816792B2 (en) 2007-09-14 2007-09-14 Semiconductor device with conductive interconnect
US11/855,170 2007-09-14
US11/856,089 US7986023B2 (en) 2007-09-17 2007-09-17 Semiconductor device with inductor
US11/856,089 2007-09-17
US11/856,775 2007-09-18
US11/856,775 US7777300B2 (en) 2007-09-18 2007-09-18 Semiconductor device with capacitor

Publications (2)

Publication Number Publication Date
DE102008046761A1 DE102008046761A1 (en) 2009-04-09
DE102008046761B4 true DE102008046761B4 (en) 2021-08-05

Family

ID=40384653

Family Applications (3)

Application Number Title Priority Date Filing Date
DE102008046761.8A Expired - Fee Related DE102008046761B4 (en) 2007-09-14 2008-09-11 Semiconductor component with conductive connection arrangement and method for forming a semiconductor component
DE102008046864A Expired - Fee Related DE102008046864B4 (en) 2007-09-14 2008-09-12 Semiconductor structure with capacitor and manufacturing method therefor
DE102008046862A Expired - Fee Related DE102008046862B4 (en) 2007-09-14 2008-09-12 Semiconductor structure with semiconductor chip and with induction coil and method for forming such

Family Applications After (2)

Application Number Title Priority Date Filing Date
DE102008046864A Expired - Fee Related DE102008046864B4 (en) 2007-09-14 2008-09-12 Semiconductor structure with capacitor and manufacturing method therefor
DE102008046862A Expired - Fee Related DE102008046862B4 (en) 2007-09-14 2008-09-12 Semiconductor structure with semiconductor chip and with induction coil and method for forming such

Country Status (1)

Country Link
DE (3) DE102008046761B4 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331057B2 (en) * 2007-10-26 2016-05-03 Infineon Technologies Ag Semiconductor device
US9159777B2 (en) * 2011-04-15 2015-10-13 Infineon Technologies Ag Die arrangements containing an inductor coil and methods of manufacturing a die arrangement containing an inductor coil

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000057289A (en) 1998-08-11 2000-02-25 Sony Corp Noncontact ic card
US6446874B1 (en) 1997-09-26 2002-09-10 Gemplus S.A., Inc. Method of fabricating an electronic module or label, module or label obtained and medium including a module or label of this kind
US20030116790A1 (en) 2000-06-21 2003-06-26 Yuji Kikuchi Semiconductor chip and semiconductor device using the semiconductor chip
US20070001270A1 (en) 2005-07-04 2007-01-04 Sony Corporation Communication board
US20070080360A1 (en) 2005-10-06 2007-04-12 Url Mirsky Microelectronic interconnect substrate and packaging techniques

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072278A (en) * 1997-08-06 2000-06-06 Alliedsignal Inc. High capacitance pixel for electronic displays
JP3850262B2 (en) * 2001-10-25 2006-11-29 イビデン株式会社 Semiconductor chip
DE10203397B4 (en) * 2002-01-29 2007-04-19 Siemens Ag Chip-size package with integrated passive component
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4513302B2 (en) * 2003-10-07 2010-07-28 カシオ計算機株式会社 Semiconductor device
US7138323B2 (en) * 2004-07-28 2006-11-21 Intel Corporation Planarizing a semiconductor structure to form replacement metal gates
DE102004058413B4 (en) * 2004-10-26 2006-10-19 Advanced Chip Engineering Technology Inc. Method for producing a chip-size packing structure
JP4238843B2 (en) * 2005-06-21 2009-03-18 セイコーエプソン株式会社 Semiconductor chip, semiconductor chip manufacturing method, and electronic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6446874B1 (en) 1997-09-26 2002-09-10 Gemplus S.A., Inc. Method of fabricating an electronic module or label, module or label obtained and medium including a module or label of this kind
JP2000057289A (en) 1998-08-11 2000-02-25 Sony Corp Noncontact ic card
US20030116790A1 (en) 2000-06-21 2003-06-26 Yuji Kikuchi Semiconductor chip and semiconductor device using the semiconductor chip
US20070001270A1 (en) 2005-07-04 2007-01-04 Sony Corporation Communication board
US20070080360A1 (en) 2005-10-06 2007-04-12 Url Mirsky Microelectronic interconnect substrate and packaging techniques

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
In: IEEE TRANSACTIONS ON ADVANCED PACKAGING, vol. 30, FEBRUARY 2007, Nr. 1, 11 - 18
SHAFIRI, Hasan et al.: Self-Aligned Wafer-Level Integration Technology With High-Density Interconnects and Embedded Passives. In: IEEE TRANSACTIONS ON ADVANCED PACKAGING, vol. 30, FEBRUARY 2007, Nr. 1, 11 - 18.

Also Published As

Publication number Publication date
DE102008046761A1 (en) 2009-04-09
DE102008046864A1 (en) 2009-04-02
DE102008046862B4 (en) 2011-05-05
DE102008046864B4 (en) 2013-12-19
DE102008046862A1 (en) 2009-04-02

Similar Documents

Publication Publication Date Title
DE102019115275B4 (en) Semiconductor interconnect structure and method
DE102010037941B4 (en) Method and use of a reconstituted wafer for semiconductor device fabrication
DE102011056315B4 (en) Semiconductor component and method for its production
DE10234208B4 (en) Wafer level stacking chip package and manufacturing method therefor
DE102009035437B4 (en) A semiconductor device having a stress buffering material formed over a low ε metallization system
DE102007059161A1 (en) Multi-chip Package Structure and method for its production
DE102013100645A1 (en) Semiconductor devices, methods of making same, and packaged semiconductor devices
DE102016100021A1 (en) Housing structures and methods of their manufacture
DE102011087279A1 (en) Method for producing a semiconductor component
DE102020100946B4 (en) SEPARATE POWER AND GROUNDING DESIGN FOR YIELD IMPROVEMENT
DE102021100011B4 (en) ORGANIC INTERPOSER WITH A TWO-LAYER INDUCTOR STRUCTURE AND METHOD OF PRODUCTION THEREOF
DE102018130035A1 (en) INTEGRATED CIRCUIT PACKAGE AND METHOD
DE102008054054A1 (en) Semiconductor device having a structure for reduced strain of metal columns
DE102016114814B4 (en) Semiconductor device and manufacturing method
DE102018109028B4 (en) Semiconductor device having a shield structure for reducing crosstalk and method of manufacturing the same
DE102020124229A1 (en) SEMICONDUCTOR DEVICE AND METHOD
DE102009001522B4 (en) Semiconductor structure with capacitor
DE102013111772B4 (en) Semiconductor components and methods of manufacturing semiconductor components
DE102012103571B4 (en) Semiconductor structure with silicon via and reduced electromigration and method for making such
DE102019129840B4 (en) SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING IT
DE102008046761B4 (en) Semiconductor component with conductive connection arrangement and method for forming a semiconductor component
DE102005036646B4 (en) Semiconductor chip and manufacturing process
DE102016117031B4 (en) Semiconductor structure and manufacturing process thereof
DE102021108156A1 (en) SEMICONDUCTOR PACKAGE AND METHOD OF FORMING SAME
DE102020126928A1 (en) SEMICONDUCTOR PACKAGES AND PROCESS FOR THEIR PRODUCTION

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee