DE102008021834A1 - Verfahren zur Herstellung einer Kristalleinheit - Google Patents

Verfahren zur Herstellung einer Kristalleinheit Download PDF

Info

Publication number
DE102008021834A1
DE102008021834A1 DE102008021834A DE102008021834A DE102008021834A1 DE 102008021834 A1 DE102008021834 A1 DE 102008021834A1 DE 102008021834 A DE102008021834 A DE 102008021834A DE 102008021834 A DE102008021834 A DE 102008021834A DE 102008021834 A1 DE102008021834 A1 DE 102008021834A1
Authority
DE
Germany
Prior art keywords
wafer
package
bonding
package wafer
trace
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102008021834A
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of DE102008021834A1 publication Critical patent/DE102008021834A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R43/00—Apparatus or processes specially adapted for manufacturing, assembling, maintaining, or repairing of line connectors or current collectors or for joining electric conductors
    • H01R43/02—Apparatus or processes specially adapted for manufacturing, assembling, maintaining, or repairing of line connectors or current collectors or for joining electric conductors for soldered or welded connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49005—Acoustic transducer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49789—Obtaining plural product pieces from unitary workpiece
    • Y10T29/49798—Dividing sequentially from leading end, e.g., by cutting or breaking

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

Es wird ein Verfahren zur Herstellung einer Kristalleinheit vorgeschlagen, wobei das Verfahren umfasst: Herstellen eines Package-Wafers, der eine Mehrzahl von Verbindungsanschlüssen aufweist, deren obere und untere Enden jeweils zur Ober- und Unterseite des Package-Wafers bloßgelegt sind; Anbringen eines Kristallrohlings mit einer Anregungselektrode, die auf wenigstens einem der Verbindungsanschlüsse des Package-Wafers gebildet ist; Ablagern und Bonden eines Cap-Wafers, der einen Hohlraum mit einem darin gebildeten offenen Boden an der Oberseite des Package-Wafers aufweist, wo die Kristall-Blanks angebracht sind; und Zerschneiden der Bondbereiche zwischen dem Package-Wafer und dem Cap-Wafer in eine Mehrzahl einzelner Kristalleinheiten. Die Dicke und die Größe der Kristalleinheit sind verringert, die Einheit kann in Massenproduktion und in einem einzigen Packaging-Vorgang hergestellt werden, wodurch Vorlaufzeit und Prozesseffizienz gesteigert werden.

Description

  • Für diese Anmeldung wird die Priorität der koreanischen Patentanmeldung Nr. 2007-0043738 , angemeldet am 04. Mai 2007 beim koreanischen Patentamt, beansprucht, deren Offenbarung durch Bezugnahme hier eingeschlossen ist.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Kristalleinheit, und insbesondere ein Verfahren zur Herstellung einer Kristalleinheit, die in einem mobilen Telekommunikationsendgerät, unterschiedlichen Arten persönlicher mobiler Kommunikationsgeräte oder elektronischen Geräten geringer Größe, wie beispielsweise einer Spielkonsole verwendet wird.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen läßt eine Kristalleinheit, wenn eine Spannung von außen angelegt wird, durch ein piezoelektrisches Phänomen einen Kristallrohling oszillieren und erzeugt durch die Oszillation eine Frequenz. Diese Kristalleinheit nimmt eine stabile Frequenz an und wird somit in einer Oszillatorschaltung von beispielsweise einem Computer oder einem Kommunikationsgerät verwendet. Des Weiteren wird durch diese Kristalleinheit, wenn sie zu einem spannungsgesteuerten Quarzoszillator (VCXO = voltage controlled crystal oscillator), einem Quarzoszillator mit Temperaturkompensation (TCXO = temperature compensated crystal oscillator), einem ofengesteuerten Quarzoszillator (OCXO = oven controlled crystal oszillator) aufgerüstet wird, ermöglicht, dass die Frequenz genauer angepasst werden kann.
  • In letzter Zeit wurden die Funktionen mobiler Telekommunikationsendgeräte vielfältiger und komplizierter, wodurch folglich erforderlich wurde, dass Bestandteile davon kleiner und flacher sind. Insbesondere ist es erforderlich, dass eine Package-Technologie entwickelt wird, um die Schlankheit und Dünne der Kristalleinheit, die ein Kernbestandteil des mobilen Telekommunikationsgeräts ist, zu gewährleisten.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Der Erfindung liegt die Aufgabe zugrunde, eine Kristalleinheit vorzusehen, für welche ein Material wie beispielsweise ein Silizium- oder Glaswafer mit einem ähnlichen thermischen Ausdehnungskoeffizienten verwendet wird, und deren Dicke und Größe reduziert werden kann, die in Massenproduktion hergestellt werden kann und die in einem einzigen Vorgang gepackt wird, um die Vorlaufzeit und die Prozesseffizienz zu steigern.
  • Daneben soll ein Verfahren zur Herstellung einer Kristalleinheit angegeben werden, mit dem die Frequenz des Kristallrohlings während eines Package-Vorgangs genau angepasst werden kann und Mängel genau inspiziert werden können.
  • Daneben soll ein Verfahren zur Herstellung eines Kristalloszillators angegeben werden, mit dem ein Wafer bei einer geringen Temperatur unter Verwendung eines Metalls mit niedrigem Schmelzpunkt gebondet wird, um eine hermetische Abdichtung zu gewährleisten.
  • Zur Lösung dieser Aufgabe ist ein Verfahren zur Herstellung einer Kristalleinheit vorgesehen, umfassend: Vorsehen eines Package-Wafers, der eine Mehrzahl von Verbindungsanschlüssen aufweist, deren obere und untere Enden jeweils zu der Ober- und Unterseite des Package-Wafers bloßgelegt sind; Anbringen eines Kristallrohlings mit einer Anregungselektrode, die darauf auf wenigstens einem der Verbindungsanschlüsse des Package-Wafers gebildet ist; Ablagern und Bonden eines Cap-Wafers, der einen Hohlraum mit einem darin gebildeten offenen Boden an der Oberseite des Package-Wafers aufweist, wo die Kristallrohlinge angebracht sind; und Schneiden der Bonding-Bereiche zwischen dem Package-Wafer und dem Cap-Wafer in eine Mehrzahl einzelner Kristalleinheiten.
  • Das Herstellen eines Package-Wafers kann umfassen: Bilden einer Leiterbahn-Maske zur Anschlussverbindung auf der Unterseite des Package-Wafers; Ätzen des Package-Wafers, um ein blindes Durchgangsloch mit einem geschlossenen oberen Teil zu bilden; Aufbringen einer leitenden Metallschicht auf eine Innenfläche des blinden Durchgangslochs; und Polieren der Oberseite des Wafer-Packages, um den oberen Teil des blinden Durchgangslochs bloßzulegen.
  • Das Aufbringen einer leitenden Metallschicht kann das Einfüllen eines leitenden Füllmittels in das blinde Durchgangsloch umfassen.
  • Die Oberseite des Package-Wafers kann mit einer unteren Leiterbahn zur Anschlussverbindung versehen sein, die am oberen Ende des internen und des externen Verbindungsanschlusses angeordnet ist, und die untere Leiterbahn zur Anschlussverbindung ist an dessen Außenumfang mit einer Bonding-Leiterbahn versehen, die an den Cap-Wafer gebondet wird.
  • Die Frequenz des auf dem Package-Wafer angebrachten Kristallrohlings kann angepasst werden, indem teilweise die Anregungselektrode, die auf der Oberseite des Package-Wafers gebildet ist, durch Trocken- oder Ionenstrahl-Ätzen entfernt wird.
  • Der Cap-Wafer kann eine obere Bonding-Leiterbahn aufweisen, die ununterbrochen entlang eines Außenumfangs des Hohlraums gebildet ist.
  • Die obere Bonding-Leiterbahn kann zum Schutz von einer Schutzmaske umschlossen werden, bevor der Hohlraum in der Unterseite des Cap-Wafers gebildet wird.
  • Das Bonden des Package-Wafers und des Cap-Wafers kann Thermobonden der unteren Bonding-Leiterbahn, die auf der Oberseite des Package-Wafers gebildet ist, mit der oberen Bonding-Leiterbahn, die auf der Unterseite des Cap-Wafers gebildet ist, umfassen.
  • Die obere und die untere Bonding-Leiterbahn kann aus einer ununterbrochenen Leiterbahn gebildet sein, die den Außenumfang des Kristallrohlings umgibt.
  • Das Polieren der Oberseite des Wafer-Packages kann durchgeführt werden, nachdem der Hohlraum gebildet wurde.
  • Das Polieren der Oberseite des Wafer-Packages kann durchgeführt werden, wenn der Package-Wafer und der Cap-Wafer miteinander gebondet sind.
  • Das Thermobonden der oberen und der unteren Leiterbahn besteht aus dem Verfahrensschritt des Bondens bei einer niedrigen Temperatur unter Verwendung eines Metalls mit niedrigem Schmelzpunkt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Vorteile und Einzelheiten der vorliegenden Erfindung werden besser verständlich anhand der folgenden genauen Beschreibung zusammen mit den beigefügten Zeichnungen, in denen:
  • 1A bis 1J aufeinander folgend das Verfahren des Anbringens eines Kristallrohlings auf einem Package-Wafer bei dem Verfahren zur Herstellung einer Kristalleinheit gemäß einer beispielhaften Ausführungsform der Erfindung darstellen;
  • 2A bis 2D aufeinander folgend das Verfahren des Bildens eines Hohlraums in einem Cap-Wafer bei dem Verfahren zur Herstellung einer Kristalleinheit gemäß einer beispielhaften Ausführungsform der Erfindung darstellen; und
  • 3A bis 3C aufeinander folgend das Verfahren des Bondens eines Cap-Wafers mit einem Package-Wafer bei dem Verfahren zur Herstellung einer Kristalleinheit gemäß einer beispielhaften Ausführungsform der Erfindung darstellen.
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Beispielhafte Ausführungsformen der vorliegenden Erfindung werden nun genauer unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • 1A bis 1J zeigen aufeinander folgend das Verfahren des Anbringens eines Kristallrohlings auf einem Package-Wafer bei dem Verfahren zur Herstellung einer Kristalleinheit gemäß einer beispielhaften Ausführungsform der Erfindung.
  • Der Package-Wafer 110 entspricht einem unteren Träger einer gewünschten Kristalleinheit. Der Package-Wafer 110 ist ein scheibenförmiger Träger, der zum Beispiel aus preiswertem Glas oder Silizium hergestellt ist.
  • Der Package-Wafer 110 ist mit einer Mehrzahl interner und externer Anschlüsse 112 versehen, die mit einem Ende eines Kristallrohlings elektrisch verbunden sind, was später beschrieben wird. Jeder der Verbindungsanschlüsse 112 weist ein oberes und ein unteres Ende auf, die jeweils zur Ober- und Unterseite des Package-Wafers 110 bloßgelegt sind.
  • Wie in 1A dargestellt ist, wird, um die Verbindungsanschlüsse 112 auf dem Package-Wafer 110 zu bilden, eine erste Leiterbahn-Maske 111 auf die Unterseite des Package-Wafers 110 aufgebracht.
  • Wie in 1B dargestellt ist, wird der Package-Wafer 110 geätzt, zum Beispiel durch Trockenätzen, wie beispielsweise Sandstrahlen, oder Nassätzen. Dadurch wird ermöglicht, dass eine Mehrzahl an blinden Durchgangslöchern mit einem geschlossenen oberen Teil und einem offenen Boden mit einer vorbestimmten Tiefe in der Unterseite des Package-Wafers 110 gebildet wird.
  • Hier verbleibt ein Bereich der ersten Leiterbahn-Maske 111 auf der Unterseite des Package-Wafers, und der verbleibende Bereich wird durch Resistablösen entfernt.
  • Anschließend wird, wie in 1C dargestellt ist, eine zweite Leiterbahn-Maske 113 auf den Boden des Package-Wafers 110 mit Ausnahme des blinden Durchgangslochs 112a aufgebracht.
  • Danach wird, wie in 1D dargestellt ist, ein leitendes Metall auf die Unterseite des Package-Wafers 110 aufgebracht, um eine leitende Metallschicht 112b von vorbestimmter Dicke auf einer Innenfläche des blinden Durchgangslochs 112a, wo die zweite Leiterbahn-Maske 113 nicht gebildet ist, und einem Bereich der Unterseite des Package-Wafers 110 zu bilden.
  • Des Weiteren kann in dem Fall, dass Silizium, zum Beispiel ein Leiterwafer, als Package-Wafer verwendet wird, eine zusätzliche Isolierschicht, zum Beispiel aus SiO2, und SiN zuerst aufgetragen werden, bevor das leitende Metall aufgebracht wird.
  • Hier wird die zweite Leiterbahn-Maske 113, die nach Bilden der leitenden Metallschicht 112b auf der Unterseite des Package-Wafers 110 verbleibt, durch Resistablösen entfernt.
  • Anschließend wird, wie in 1E dargestellt ist, das blinde Durchgangsloch 112a, auf das die leitende Metallschicht 112b mit einer vorbestimmten Dicke aufgebracht wurde, mit einer vorbestimmten Menge eines leitenden Füllmittels 112c gefüllt.
  • Das leitende Füllmittel 112c kann in das blinde Durchgangsloch 112a auf eine solche Weise gefüllt werden, dass die Unterseite des leitenden Füllmittels mit der Unterseite des Package-Wafers 110 bündig ist, wodurch das Bilden einer Stufe zusammen mit der Metallschicht 112b des externen Anschlusses, der auf die Unterseite des Package-Wafers 110 aufgebracht wird, ermöglicht wird. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt, und die Unterseite des leitenden Füllmittels 112c kann mit der leitenden Metallschicht 112b bündig sein.
  • Nachdem die leitende Metallschicht 112b in dem blinden Durchgangsloch 112a aufgetragen ist oder das leitende Füllmittel 112c in das blinde Durchgangsloch 112a gefüllt ist, wie in 1F dargestellt ist, wird die Oberseite des Package-Wafers 110 auf eine vorbestimmte Dicke poliert, und entsprechend wird die leitende Metallschicht 112b in dem Durchgangsloch 112a aufgetragen, und des Weiteren ist das obere Ende von jedem mit dem leitenden Füllmittel gefüllten Verbindungsanschluss 112 nach außen bloßgelegt.
  • Hier kann der Package-Wafer 110 poliert werden, bis die leitende Metallschicht 112b, die auf der Innenfläche des blinden Durchgangslochs 112a des internen und des externen Anschlusses 112 gebildet ist, nach außen bloßgelegt ist, ist aber nicht darauf beschränkt. Das leitende Füllmittel 112c, das in das blinde Durchgangsloch 112a gefüllt ist, kann zusammen mit der leitenden Metallschicht 112b nach außen bloßgelegt werden.
  • Danach wird, wie in 1G dargestellt ist, eine Anschluss-Verbindungsleiterbahn 114 auf der Oberseite des Package-Wafers 110 gebildet, um auf dem oberen Ende des internen und des externen Verbindungsanschlusses 112 angeordnet zu werden. Die Anschluss-Verbindungsleiterbahn 114 ist ebenfalls an deren Außenumfang mit einer unteren Bonding-Leiterbahn 115 verbunden, die an einen Cap-Wafer 120 gebondet wird, wie später beschrieben wird.
  • An der Oberseite des Package-Wafers 110 ist ein interner Verbindungsanschluss (nicht dargestellt) gebildet, um elektrisch mit dem internen und dem externen Verbindungsanschluss verbunden zu werden, auf dem die Anschluss-Verbindungsleiterbahn 114 gebildet ist, und elektrisch mit dem externen Masseanschluss verbunden zu werden.
  • Die Anschluss-Verbindungsleiterbahn 114, die untere Bonding-Leiterbahn 115 und die interne Verbindungsleiterbahn können aus einem Metall wie beispielsweise Ni oder Au gebildet sein und können gleichzeitig auf der Oberseite des Package-Wafers 110 gebildet werden.
  • Des Weiteren kann die untere Bonding-Leiterbahn 115 aus einer ununterbrochenen viereckigen Leiterbahn gebildet sein, die die Anschluss-Verbindungsleiterbahn 114 umgibt.
  • Weiterhin weist, wie in 1H dargestellt ist, auf der Anschluss-Verbindungsleiterbahn 114, die an dem oberen Ende des internen und externen Verbindungsanschlusses 112 gebildet ist, einen Kontakthöcker auf, um eine ausreichende Stufe zu gewährleisten, und eine leitende Paste 114a wird darauf aufgebracht.
  • Anschließend wird, wie in 1I dargestellt ist, jeweils ein Ende des Kristallrohlings 130 mit den Anregungselektroden 131 und 132, die auf dessen Ober- und Unterseite gebildet sind, fest an die leitende Paste 114a direkt oberhalb des Package-Wafers 110 gebondet und elektrisch mit dem internen und dem externen Verbindungsanschluss 112 verbunden. Das andere Ende des Kristallrohlings 130 ist aus einem freien Ende gebildet.
  • Indessen ist die Anregungselektrode 131, die auf der Oberseite des Kristallrohlings 130, der elektrisch auf dem internen und dem externen Verbindungsanschluss 112 des Package-Wafers 110 angebracht ist, wie in 1J beschrieben ist, gebildet ist, nach außen bloßgelegt. Somit wird ein Ionenstrahl von direkt oberhalb des Kristallrohlings 130 eingestrahlt, um einen Bereich der Anregungselektrode 131 durch Ionenstrahl-Ätzen zu entfernen. Dieses Trockenätzen, wie beispielsweise Ionenstrahl-Ätzen, ermöglicht die Anpassung der Frequenz des Kristallrohlings 130.
  • Zu diesem Zeitpunkt wird eine Stromquelle an die Anregungselektrode des Kristallrohlings 130 angelegt, so dass der Kristallrohling 130 eine Oszillation erzeugt und die Frequenz angepasst wird mittels einer Sonde (nicht dargestellt), die unter dem Package-Wafer 110 angeordnet ist, damit das vordere Ende mit dem internen und dem externen Verbindungsanschluss 112 in Kontakt ist.
  • 2A bis 2D stellen aufeinander folgend ein Verfahren des Bildens eines Hohlraums in einem Cap-Wafer bei dem Verfahren zur Herstellung einer Kristalleinheit gemäß einer beispielhaften Ausführungsform der Erfindung dar.
  • Der Cap-Wafer 120 entspricht einem oberen Träger einer gewünschten Kristalleinheit und ist ein scheibenförmiger Träger, der aus einem preiswerten Glas oder Silizium gebildet ist.
  • In dem Cap-Wafer 120 ist ein Hohlraum C gebildet, um einen abgedichteten Bereich abzugrenzen, der den auf dem Package-Wafer 110 angebrachten Kristallrohling 130 vor Außeneinflüssen schützt, wenn er an den Package-Wafer 110 gebondet wird. Der Hohlraum C ist in einer Unterseite des Cap-Wafers 120 gebildet und weist einen offenen Boden auf.
  • Wie in 4A und 4B dargestellt ist, ist eine dritte Leiterbahn-Maske 121 auf der Unterseite des Cap-Wafers 120 angebracht und eine obere Bonding-Bahn 122 ist auf dem Außenumfang der dritten Leiterbahn-Maske 121 gebildet.
  • Hier ist die obere Bonding-Leiterbahn 122 auf einer Fläche angeordnet, die der unteren Bonding-Leiterbahn 115 entspricht (siehe 3A), die auf der Oberseite des Package-Wafers 110 gebildet ist. Der Package-Wafer 110 und der Cap-Wafer 120 werden bei einer niedrigen Temperatur von 300°C oder weniger durch eutektisches Bonden miteinander gebondet.
  • Zu diesem Zweck können die untere Bonding-Leiterbahn 115 und die obere Bonding-Leiterbahn 122 aus einem Metall mit einem niedrigen Schmelzpunkt von 300°C oder weniger gebildet sein, wenn der Bonding-Bereich thermo geschmolzen wird. Für die obere Bonding-Leiterbahn 122 können ein niedrigschmelzendes Metall, wie beispielsweise Sn, und ein Metall wie Au oder Ni als Metallschicht verwendet werden, um Oxidation zu verhindern.
  • Die dritte Leiterbahn-Maske 121, die nach Bilden der oberen Bonding-Leiterbahn 122 auf der Unterseite des Cap-Wafers 120 verbleibt, wird durch Resistablösen entfernt.
  • Danach wird, um einen Hohlraum C in der Unterseite des Cap-Wafers 120 zu bilden, wie in 2C dargestellt ist, eine Schutzmaske 123 gebildet, um die auf der Unterseite des Cap-Wafers 120 gebildete obere Bonding-Leiterbahn 122 schützend zu umgeben. Dann wird, wie in 2D dargestellt ist, die Unterseite des Cap-Wafers 120 durch Trockenätzen, wie beispielsweise Sandstrahlen, oder Nassätzen geätzt, um den Hohlraum C mit offenem Boden zu bilden.
  • Für die Schutzmaske 123 werden ein Fotolack und ein Trockenfilm-Lack verwendet sowie eine Metallmaske, wenn die Leiterbahn breit ist.
  • Hier kann die Oberseite des Cap-Wafers 120 mit dem darin gebildeten Hohlraum C poliert werden, um eine geringe Dicke zu gewährleisten.
  • Des Weiteren wird nach dem Bilden des Hohlraums C ein Bereich der Schutzmaske 123, der auf der oberen Bonding-Leiterbahn 122 verblieben ist, durch Resistablösen entfernt.
  • In 3A bis 3C ist aufeinander folgend ein Verfahren des Bondens eines Cap-Wafers mit einem Package-Wafer bei dem Verfahren zur Herstellung einer Kristalleinheit gemäß einer beispielhaften Ausführungsform der Erfindung dargestellt.
  • Wie in 3A dargestellt, werden der Package-Wafer 110 und der Cap-Wafer 120 miteinander gebondet, wenn der Package-Wafer 110 mit dem darauf angebrachten Kristallrohling 130 an einem Boden als unterer Teil angeordnet ist und der Cap-Wafer 120 mit dem darin gebildeten Hohlraum C an der Oberseite als oberer Teil angeordnet ist.
  • Der in dem Boden des Cap-Wafers 120 gebildete Hohlraum C entspricht dem Kristallrohling 130, und die obere Bonding-Leiterbahn 122 des Cap-Wafers 120 liegt der unteren Bonding-Leiterbahn 115 des Package-Wafers 110 gegenüber.
  • Dann wird, wie in 3B dargestellt ist, wenn der Cap-Wafer 120 auf dem Package-Wafer 110 abgelagert ist, der Kristallrohling auf einer zwischen dem Hohlraum C des Cap-Wafers 120 und dem Package-Wafer 110 abgegrenzten Fläche angebracht, wodurch ermöglicht wird, dass die obere und die untere Leiterbahn 115 und 122 miteinander in Kontakt kommen. Hier sind die obere und untere Bonding-Leiterbahn 115 und 122 aus einer ununterbrochenen Leiterbahn gebildet, die den Außenumfang des Kristallrohlings 130 umgibt.
  • Anschließend werden die obere und die untere Bonding-Leiterbahn 115 und 122, die miteinander in Kontakt sind, an eine Wärmequelle angeschlossen, um geschmolzen zu werden, wodurch sie zu einer einzigen Bonding-Metallschicht 125 zusammengefasst werden. Dadurch wird ermöglicht, dass eine Abdichtungslinie ohne Unterbrechung entlang des Außenumfangs des Kristallrohlings 130 gebildet wird, wodurch der Kristallrohling 130 vollständig gegen Außeneinflüsse abgeschirmt wird. Dadurch wird ebenfalls gewährleistet, dass ein stabiles Produkt hergestellt wird, selbst bei Hochtemperatur-Lötbedingungen.
  • Des Weiteren wird die Oberseite des Cap-Wafers 120 poliert und entfernt, um die Gesamtdicke des Package-Wafers 110 und des Cap-Wafers 120, die durch die Bonding-Metallschicht 125 miteinander gebondet sind, zu verringern.
  • Hier wird die Oberseite des Cap-Wafers 120 nur poliert, wenn der Package-Wafer 110 und der Cap-Wafer 120 miteinander gebondet sind. Das Polieren kann nach Bilden des Hohlraums C in der Unterseite des Cap-Wafers 120 durchgeführt werden.
  • Indessen kann der Abdichtbereich der durch Bonden des Package-Wafers 110 und des Cap-Wafers 120 gebildeten Abdichtungslinie als Justierlinie dienen, um einen Schneidvorgang durchzuführen. Dadurch wird, wie in 3C dargestellt ist, eine Mehrzahl einzelner Kristalleinheiten 100 gebildet, bei denen der Package-Wafer 110 mit dem darauf angebrachten Kristallrohling 130 als unterer Träger vorgesehen ist und der Cap-Wafer 120 mit dem darin gebildeten Hohlraum C als oberer Träger vorgesehen ist, und der Bereich zwischen dem Package-Wafer 110 und dem Cap-Wafer 120 ist als eine ununterbrochene Bonding-Metallschicht 125 abgedichtet.
  • Wie oben beschrieben, werden gemäß beispielhaften Ausführungsformen der Erfindung Cap-Wafer, in denen jeweils ein Hohlraum mit einem offenen Boden gebildet ist, der auf einer Oberseite des Package-Wafer gebildet ist, auf dessen internem und externem Verbindungsanschluss ein Kristallrohling angebracht ist, abgelagert und miteinander gebondet. Dann wird ein Abdichtbereich, wo der Package-Wafer und der Cap-Wafer miteinander gebondet sind, in eine Mehrzahl einzelner Kristalleinheiten geschnitten. Dieser Wafer Level Packaging-(WLP-)Vorgang ermöglicht, dass für ein Produkt die Dicke und die Größe reduziert werden und Herstellungskosten durch Massenproduktion gespart werden, und dass nur ein einziger Packaging-Vorgang erforderlich ist, wodurch Vorlaufzeit und Prozesseffizienz verbessert werden.
  • Des Weiteren kann während des Packaging-Vorgangs die Frequenz des auf einem Wafer Level angebrachten Kristallrohlings genau angepasst werden. Des Weiteren können obere und untere Packages unter Verwendung eines Metalls mit niedrigem Schmelzpunkt, wie beispielsweise Sn, gebondet werden, um eine gute hermetische Abdichtung bei einer niedrigen Temperatur von 300°C oder weniger zu gewährleisten. Eine kleinere und dünnere Kristalleinheit kann präzise auf Mängel auf dem Package-Wafer untersucht werden, wodurch Präzision und Zuverlässigkeit des Produkts wesentlich verbessert werden.
  • Obwohl die vorliegende Erfindung in Verbindung mit beispielhaften Ausführungsformen beschrieben und dargestellt wurde, wird dem Fachmann offensichtlich sein, dass Modifikationen und Änderungen vorgenommen werden können, ohne von dem Schutzbereich der Erfindung wie durch die beigefügten Ansprüche definiert abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 2007-0043738 [0001]

Claims (12)

  1. Verfahren zur Herstellung einer Kristalleinheit, umfassend: Herstellen eines Package-Wafers, der eine Mehrzahl von Verbindungsanschlüssen aufweist, deren obere und untere Enden jeweils zur Ober- oder Unterseite des Package-Wafers bloßgelegt sind; Anbringen eines Kristallrohlings mit einer Anregungselektrode, die auf wenigstens einem der Verbindungsanschlüsse des Package-Wafers gebildet ist; Ablagern und Bonden eines Cap-Wafers, der einen Hohlraum mit einem darin gebildeten offenen Boden an der Oberseite des Package-Wafers aufweist, wo die Kristallrohlinge angeordnet sind; und Zerschneiden der Bonding-Bereiche zwischen dem Package-Wafer und dem Cap-Wafer in eine Mehrzahl einzelner Kristalleinheiten.
  2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass das Herstellen des Package-Wafers umfasst: Bilden einer Leiterbahn-Maske zur Anschlussverbindung auf der Unterseite des Package-Wafers; Ätzen des Package-Wafers, um ein blindes Durchgangsloch mit einer geschlossenen Oberseite zu bilden; Aufbringen einer leitenden Metallschicht auf eine Innenfläche des blinden Durchgangslochs; und Polieren der Oberseite des Wafer-Packages, um die Oberseite des blinden Durchgangslochs bloßzulegen.
  3. Verfahren gemäß Anspruch 2, dadurch gekennzeichnet, dass das Aufbringen der leitenden Metallschicht das Einfüllen eines leitenden Füllmittels in das blinde Durchgangsloch umfasst.
  4. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die Oberseite des Package-Wafers mit einer unteren Leiterbahn zur Anschlussverbindung versehen ist, die am oberen Ende des internen und externen Verbindungsanschlusses angeordnet ist, und die untere Leiterbahn zur Anschlussverbindung an dessen Außenumfang mit einer Bonding-Leiterbahn versehen ist, die an den Cap-Wafer gebondet ist.
  5. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die Frequenz des auf dem Package-Wafer angebrachten Kristallrohlings angepasst wird, indem teilweise die Anregungselektrode, die auf der Oberseite des Package-Wafers gebildet ist, durch Trocken- oder Ionenstrahl-Ätzen entfernt wird.
  6. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass der Cap-Wafer eine obere Bonding-Leiterbahn aufweist, die ununterbrochen entlang eines Außenumfangs des Hohlraums gebildet ist.
  7. Verfahren gemäß Anspruch 6, dadurch gekennzeichnet, dass die obere Bonding-Leiterbahn zum Schutz von einer Schutzmaske umschlossen wird, bevor der Hohlraum in der Unterseite des Cap-Wafers gebildet wird.
  8. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass das Bonden des Package-Wafers und des Cap-Wafers Thermobonden der unteren Bonding-Leiterbahn, die auf der Oberseite des Package-Wafers gebildet ist, mit der oberen Bonding-Leiterbahn, die auf der Unterseite des Cap-Wafers gebildet ist, umfasst.
  9. Verfahren gemäß Anspruch 8, dadurch gekennzeichnet, dass die obere und die untere Bonding-Leiterbahn aus einer ununterbrochenen Leiterbahn gebildet sind, die den Außenumfang des Kristallrohlings umgibt.
  10. Verfahren gemäß Anspruch 2, dadurch gekennzeichnet, dass das Polieren der Oberseite des Wafer-Packages durchgeführt wird, nachdem der Hohlraum gebildet wurde.
  11. Verfahren gemäß Anspruch 2, dadurch gekennzeichnet, dass das Polieren der Oberseite des Wafer-Packages durchgeführt wird, wenn der Package-Wafer und der Cap-Wafer miteinander gebondet sind.
  12. Verfahren gemäß Anspruch 8, dadurch gekennzeichnet, dass das Thermobonden der oberen und der unteren Leiterbahn der Schritt des Bondens bei einer niedrigen Temperatur unter Verwendung eines Metalls mit niedrigem Schmelzpunkt ist.
DE102008021834A 2007-05-04 2008-04-30 Verfahren zur Herstellung einer Kristalleinheit Ceased DE102008021834A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0043738 2007-05-04
KR1020070043738A KR100856293B1 (ko) 2007-05-04 2007-05-04 수정 진동자 제조방법

Publications (1)

Publication Number Publication Date
DE102008021834A1 true DE102008021834A1 (de) 2008-11-20

Family

ID=39869008

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008021834A Ceased DE102008021834A1 (de) 2007-05-04 2008-04-30 Verfahren zur Herstellung einer Kristalleinheit

Country Status (3)

Country Link
US (1) US20080271307A1 (de)
KR (1) KR100856293B1 (de)
DE (1) DE102008021834A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007212751A (ja) * 2006-02-09 2007-08-23 Nippon Dempa Kogyo Co Ltd 球状又は半球状の結晶体の製造方法及び球状ｓａｗデバイスの製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070043738A (ko) 2007-03-15 2007-04-25 (주)현대메카닉스 플라즈마 디스플레이 패널의 에이징 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3091766B2 (ja) * 1990-02-14 2000-09-25 エンデブコ・コーポレーション 表面取付け型圧電セラミツク式加速度計及びその製造方法
US5668057A (en) * 1991-03-13 1997-09-16 Matsushita Electric Industrial Co., Ltd. Methods of manufacture for electronic components having high-frequency elements
US6195883B1 (en) * 1998-03-25 2001-03-06 International Business Machines Corporation Full additive process with filled plated through holes
JP2002033632A (ja) 2000-07-14 2002-01-31 Seiko Instruments Inc 水晶振動子の製造方法
KR20040031680A (ko) * 2001-08-17 2004-04-13 시티즌 워치 콤파니, 리미티드 전자 장치 및 그 제조 방법
US6929974B2 (en) * 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
US6892575B2 (en) * 2003-10-20 2005-05-17 Invensense Inc. X-Y axis dual-mass tuning fork gyroscope with vertically integrated electronics and wafer-scale hermetic packaging
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP4472381B2 (ja) 2004-02-27 2010-06-02 京セラキンセキ株式会社 水晶振動子の製造方法
JP2006180169A (ja) 2004-12-22 2006-07-06 Kyocera Kinseki Corp 振動子パッケージの製造方法
JP4599231B2 (ja) 2005-05-31 2010-12-15 京セラキンセキ株式会社 水晶振動子の製造方法、及びその水晶振動子
JP2006339750A (ja) 2005-05-31 2006-12-14 Kyocera Kinseki Corp 水晶振動子の製造方法、及びその水晶振動子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070043738A (ko) 2007-03-15 2007-04-25 (주)현대메카닉스 플라즈마 디스플레이 패널의 에이징 방법

Also Published As

Publication number Publication date
KR100856293B1 (ko) 2008-09-03
US20080271307A1 (en) 2008-11-06

Similar Documents

Publication Publication Date Title
DE102008032233A1 (de) Verfahren zur Herstellung einer Kristallvorrichtung
DE69417781T2 (de) Massenherstellungsverfahren zur gleichzeitigen Abdichtung und elektrischen Verbindung von elektronischen Anordnungen
DE602004004944T2 (de) Piezoelektrischer Oszillator, dessen Herstellungsverfahren, Mobiltelefongerät mit piezoelektrischem Oszillator, und elektronisches Gerät mit piezoelektrischem Oszillator
DE102007058951B4 (de) MEMS Package
DE69611046T2 (de) Piezoelektrischer Oszillator, spannungsgesteuerter Ozillator, und Herstellungsverfahren derselben
DE102004005668B4 (de) Elektrisches Bauelement und Herstellungsverfahren
DE69422607T2 (de) Verfahren zum montieren eines piezoelektrisches element auf einem substrat
DE69602794T2 (de) In Kunststoff verkapselte SAW-Anordnung und -Verfahren
DE602005005646T2 (de) Piezoelektrischer Resonator und Anordnung mit dem in ein Gehäuse eingeschlossenen Resonator
WO2004044980A2 (de) Bauelement mit hermetischer verkapselung und waferscale verfahren zur herstellung
DE19818824B4 (de) Elektronisches Bauelement und Verfahren zu dessen Herstellung
DE10315780A1 (de) Herstellungsverfahren für Halbleitervorrichtungen und dieses verwendende elektronische Einrichtung
DE102004013770A1 (de) Wafer level package for micro device and manufacturing method thereof
DE102013103570A1 (de) Elektronisches Modul und Verfahren zum Herstellen desselben
DE10146655B4 (de) Oberflächenakustikwellenvorrichtung
CH698479A2 (de) Verfahren zur Herstellung piezoelektrischer Schwingkörper, piezoelektrischer Schwingkörper, Wafer, piezoelektrischer Schwingungserzeuger, Oszillator, elektronisches Gerät sowie Funkuhr.
DE102004001892A1 (de) FBAR-Vorrichtung vom Wafer-Level-Package-Typ und zugehöriges Herstellungsverfahren
DE102016100821B4 (de) Verfahren zum Anpassen einer Komponente und mittels eines solchen Verfahrens angepasste Komponente
DE10320612A1 (de) Verbesserter Resonator mit Schutzschicht
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE102011018296B4 (de) Bauelement und Verfahren zum Herstellen eines Bauelements
DE2925509A1 (de) Packung fuer schaltungselemente
EP0282617A1 (de) Integrierte Schaltung mit einer elektrisch leitenden Trägerplatte
DE102004001889B4 (de) Verfahren zur Herstellung eines FBAR und einer FBAR-basierten Duplexervorrichtung
DE2839215A1 (de) Anordnung zum verbinden von mikroschaltungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection