DE102007046847B4 - Verfahren zur Herstellung eines Zwischenschichtdielektrikums mit verspannten Materialien - Google Patents

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Abstract

Verfahren mit:
Bilden eines ersten verspannungsinduzierenden dielektrischen Materials über einnem ersten Bauteilgebiet und einem zweiten Bauteilgebiet eines Halbleiterbauelments, wobei das erste Bauteilgebiet einen oder mehrere erste Transistoren und wobei das zweite Bauteilgebiet einen oder mehrere zweite Transistoren aufweist;
selektives Entfernen eines Teils des ersten verspannungsinduzierenden dielektrischen Materials von dem zweiten Bauteilgebiet;
Bilden eines zweiten verspannungsinduzierenden dielektrischen Materials über de ersten und dem zweiten Bauteilgebiet;
Bilden eines Puffermaterials über dem zweiten verspannungsinduzierenden Material über dem ersten und dem zweiten Bauteilgebiet;
selektives Entfernen eines Teils des Puffermaterials und eines Teils des zweiten verspannungsinduzierenden Materials von dem ersten Bauteilgebiet; und
Bilden eines dielektrischen Zwischenschichtmaterials über dem ersten und dem zweiten Bauteilgebiet;
wobei eine Differenz zwischen der Abscheiderate des dielektrischen Zwischenschichtmaterials beim Abscheiden auf dem ersten verspannungsinduzierenden Material und der Abscheiderate des dielektrischen Zwischenschichtmaterials beim Abscheiden auf dem zweiten verspannungsinduzierenden Material bestimmt wird und die Dicke des...

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung eines Zwischenschichtdielektrikums mit stark verspannten Materialien, um damit das Leistungsverhalten von Feldeffekttransistoren zu verbessern.
  • Beschreibung des Stands der Technik
  • US 2007/0200179 A1 offenbart ein elastisch verspanntes CMOS-Bauteil, in dem eine amorphe Kohlenstoffschicht verwendet wird. Die amorphe Kohlenstoffschicht, die beispielsweise aus fluoridiertem amorphem Kohlenstoff bestehen kann, wird auf einer zugverspannten Schicht oder einer druckverspannten Schicht abgeschieden, um auf dem PMOS-Bauteilgebiet oder dem NMOS-Bauteilgebiet als Verspannungsdeckschicht zu wirken. Die amorphe Kohlenstoffschicht dient auch während des Ätzens einer Kontaktöffnung als Ätzstoppschicht.
  • Die US 2007/0108525 A1 offenbart eine Halbleiterstruktur und ein Verfahren zur Herstellung dieser Halbleiterstruktur. In der Halbleiterstruktur sind sowohl NFET-Bauteile als auch PFET-Bauteile verspannt. Bei der Herstellung der Halbleiterstruktur wird über einer ersten verspannungsinduzierenden Schicht eine Hartmaske gebildet.
  • Die US 7009226 B1 offenbart, die Ladungsträgerbeweglichkeit in Kanalgebieten von Transistoren durch Abscheiden einer konformen verspannten Schicht zu verbessern. Auf der verspannten Schicht kann eine Siliziumoxinitridschicht gebildet werden, um die Empfindlichkeit eines Abscheidungsprozesses hinsichtlich der Oberflächenform zu verringern oder zu beseitigen.
  • Während der Herstellung integrierter Schaltungen wird eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chip-Fläche gemäß einem spezifizierten Schaltungsaufbau hergestellt. Ein wichtiges Schaltungselement in modernen Halbleiterbauelementen ist der Feldeffekttransistor. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die MOS-Technologie auf der Grundlage von Silizium die am viel versprechendste Vorgehensweise aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Feldeffekttransistoren, d. h. n-Kanal-Transistoren und p-Kanal-Transistoren auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht, etwa eine Schicht auf Siliziumbasis, aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanal-Transistor oder ein p-Kanal-Transistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Drain- und Sourcegebieten mit einem leicht dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromverhalten des leitenden Kanals, wird durch eine Gate-Elektrode gesteuert, die einen leitungsartigen Bereich aufweist und über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist.
  • Typischerweise werden die Schaltungselemente, etwa die MOS-Transistoren, Kondensatoren und dergleichen in einer gemeinsamen Schicht ausgebildet, die im Weiteren auch als eine Bauteilschicht bezeichnet wird, wobei die „Verdrahtung”, d. h. die elektrische Verbindung der Schaltungselemente entsprechend der Schaltungsanordnung, nur zu einem gewissen Grade mittels Leitungen, etwa Polysilizium-Leitungen und dergleichen, innerhalb der Bauteilschicht erreicht wird, so dass eine oder mehrere zusätzliche „Verdrahtungsschichten” über der Bauteilschicht erforderlich sind. Diese Verdrahtungsschichten enthalten Metallleitungen, die in einem geeigneten dielektrischen Material eingebettet sind, etwa Siliziumdioxid, Siliziumnitrid und dergleichen, oder in modernen Bauelementen werden Materialien mit kleinem ε mit einer Permittivität von 3.0 oder weniger eingesetzt. Die Metallleitungen und das umgebende dielektrische Material werden gemeinsam im Weiteren als Metallisierungsschicht bezeichnet. Zwischen zwei gestapelten benachbarten Metallisierungsschichten und ebenfalls zwischen der Bauteilschicht und der ersten Metallisierungsschicht sind entsprechende dielektrische Zwischenschichten ausgebildet, in denen metallgefüllte Öffnungen hergestellt werden, um damit die elektrische Verbindung zwischen Metallleitungen benachbarter Metallisierungsschichten oder zwischen Schaltungselementen und Metallleitungen der erste Metallisierungsschicht herzustellen. In typischen Anwendungen wird die dielektrische Zwischenschicht, die die Bauteilschicht von der ersten Metallisierungsschicht trennt, im Wesentlichen aus Siliziumdioxid aufgebaut, das über einer dielektrischen Ätzstoppschicht mittels gut etablierter Plasma unterstützter chemischer Dampfabscheidungs-(CVD)Verfahren aufgebracht wird, die die Herstellung einer glatten und dichten Sillziumdioxidschicht mit einen ausreichend konformen Verhalten bei moderaten Abscheideraten ermöglichen.
  • Aufgrund der ständigen Größenreduzierung von Bauelementen, die zu einer Gate-Länge von MOS-Transistoren in der Größenordnung von 50 Nanometer und weniger geführt hat, ist eine weitere Verbesserung des Leistungsverhaltens der einzelnen Transistoren nur schwer zu erreichen, da eine geringere Gate-Länge typischerweise eine Anpassung der Gate-Isolationsschicht auf Siliziumdioxidbasis erfordert, die die kapazitive Kopplung zwischen der Gate-Elektrode und dem Kanalgebiet steuert. Da die Dicke der siliziumdioxidbasierten Gate-Isolationsschicht nunmehr 2 Nanometer und weniger erreicht hat, ist eine weitere Verringerung der Dicke von einem deutlichen Leistungseinbruch aufgrund von Leckströmen begleitet, da die Höhe der Leckströme typischerweise exponenziell von der Dicke der siliziumdioxidbasierten Isolierung der Schicht abhängt. Sofern also nicht moderne dielektrische Materialien mit großem ε in den Gesamtablauf des CMOS-Herstellungsprozess implementiert werden, ist eine weitere Größenreduzierung der Bauelemente mit lediglich einer geringer ausgeprägten Leistungssteigerung aufgrund der reduzierten Steuerbarkeit des Kanals begleitet, wenn die Gate-Oxiddicke im Wesentlichen beibehalten wird. Daher wurde vorgeschlagen, das Transistorleistungsverhalten zu verbessern, indem eine geeignete Art an Verformung in dem Kanalgebiet der Transistoren hervorgerufen wird, um die Ladungsträgerbeweglichkeit darin zu modifizieren. Beispielsweise führt in einer standardmäßigen Kristallorientierung einer siliziumbasierten Halbleiterschicht, d. h., wenn das Silizium ein Sili ziummaterial mit einer Oberflächenorientierung (100) repräsentiert, wobei die Kanallänge entlang einer <110>-Richtung angeordnet ist, eine kompressive Verformung in dem Kanalgebiet zu einer Verbesserung der Löcherbeweglichkeit, während eine Zugverformung zu einer Steigerung der Elektronenbeweglichkeit führt. Die höhere Ladungsträgerbeweglichkeit führt daher direkt zu einem besseren Transistorleistungsvermögen im Hinblick auf den Durchlassstrom und die Arbeitsgeschwindigkeit. Daher wurden eine Reihe unterschiedlicher Mechanismen entwickelt, um die gewünschte Art und Größe an Verformung in den jeweiligen Kanalgebieten zu erhalten.
  • Ein effizienter Mechanismus beim Erzeugen einer Verformung in einem Transistorbauelement ist das Abscheiden eines stark verspannten dielektrischen Materials über den einzelnen Transistorelementen, wobei das stark verspannte dielektrische Material dann auf die Transistorstruktur so einwirkt, dass die gewünschte Art an Verformung in dem Kanalgebiet hervorgerufen wird. Da die Kontaktätzstoppschicht nahe an dem Kanalgebiet angeordnet ist, und das Siliziumnitrid, stickstoffangereichertes Siliziumkarbid und dergleichen, die häufig als Materialien für die Kontaktätzstoppschicht verwendet werden, mit hohen inneren Verspannungspegeln abgeschieden werden können, wurden entsprechende Fertigungsschemata entwickelt, um ein geeignet verspanntes Kontaktätzstoppschichtmaterial über den betrachtenden Transistorelement anzuordnen. Das heißt, es wird ein Kontaktätzstoppmaterial über p-Kanal-Transistoren mit hoher innerer Verspannung abgeschieden, die auch als kompressive Verspannung bezeichnet wird, um damit eine spezielle Art an Verformung hervorzurufen, um die Löcherbeweglichkeit von p-Kanal-Transistoren zu verbessern. Beispielsweise können kompressive Verspannungspegel von bis zu 3 GPa und mehr auf der Grundlage plasmaunterstützter CVD-Techniken durch geeignetes Steuern der Abscheideparameter erreicht werden. In ähnlicher Weise kann das Kontaktätzstoppmaterial über n-Kanaltransistoren mit hoher innerer Zugverspannung vorgesehen werden, wodurch Werte von bis zu 2 GPa und mehr erreicht werden, was zu einer geeigneten Verformung in dem Kanalgebiet zur Verbesserung der Elektronenbeweglichkeit führt. Das Abscheiden des geeignet verspannten Ätzstoppmaterials über p-Kanaltransistoren und n-Kanaltransistoren kann auf der Grundlage gut etablierter Maskierungsschemata erreicht werden. Beispielsweise kann das kompressiv verspannte dielektrische Material zunächst abgeschieden werden, und dieses wird dann selektiv über dem n-Kanaltransistor entfernt, woran sich das Abscheiden des zugverspannten Materials anschließt, das dann selektiv von dem p-Kanaltransistor entfernt wird. In ähnlicher Weise kann eine Prozesssequenz angewendet werden, in welcher das zugverspannte Material zunächst abgeschieden wird, und anschließend von dem p-Kanaltransistor entfernt wird, woran sich eine weitere Abscheidung und eine selektive Strukturierung für das Material mit der kompressiven Verspannung anschließt. Abhängig von den Prozess- und Bauteilerfordernissen kann das Strukturieren der dielektrischen Materialien mit unterschiedlicher innerer Verspannung mit dem Abscheiden geeigneter Ätzstoppmaterialien oder Ätzindikatormaterialien, beispielsweise in Form von Siliziumdioxid und dergleichen, verknüeft sein.
  • Wie zuvor erläutert ist, können in sehr modernen Halbleiterbauelementen mit Transistorelementen mit einer Gate-Länge von 50 Nanometer und weniger auch Abstände zwischen benachbarten Schaltungselementen, etwa Gate-Elektroden, auftreten, die ebenfalls in Verbindung mit der Gate-Länge reduziert werden, wodurch Werte von 200 Nanometer oder deutlich weniger erhalten werden, woraus sich ein Zwischenraum von 100 Nanometer oder weniger zwischen dicht gepackten Gate-Elektrodenstrukturen ergibt. Obwohl also diese Techniken äußerst wünschenswert im Hinblick auf den Verspannungsübertragungsmechanismus sind, der durch das stark verspannte Ätzstoppmaterial geschaffen wird, muss das Spaltenfüllverhalten der plasmaverstärkten CVD-Verfahren mit hoher Abscheiderate für das Abscheiden des Siliziumnitridmaterials berücksichtigt werden, wodurch deutliche Einschränkungen für den gesamten Prozessablauf für die Herstellung des Ätzstoppmaterials und auch für das dielektrische Zwischenschichtmaterial auferlegt werden, das typischerweise in Form von Siliziumdioxid vorgesehen wird. Das heißt, es muss eine geeignete Abscheidetechnik eingesetzt werden, um in zuverlässiger Weise das dielektrische Zwischenschichtmaterial über der ausgeprägten Oberflächentopographie zu bilden, die durch die nachfolgende komplexe Abscheidsequenz zur Herstellung der stark verspannten Ätzstoppmaterialien mit unterschiedlicher innerer Verspannung geschaffen wird.
  • Aus diesem Grunde wird für gewöhnlich das dielektrische Zwischenschichtmaterial zumindest unmittelbar über dem stark verspannten Ätzstoppmaterial mittels einer Abscheidetechnik aufgebracht, die ein deutlich besseres Spaltenfüllverhalten aufweist, um somit das Erzeugen von abscheidebedingten Unregelmäßigkeiten, etwa von Hohlräumen in dem abgeschiedenen Material zu vermeiden. Das Material auf Siliziumdioxidbasis kann daher durch einen thermischen CVD-Prozess auf der Grundlage von TEOS und Ozon gebildet werden, wodurch eine Siliziumdioxidschicht erzeugt wird, die eine ausgezeichnete Spaltenfülleigenschaft aufweist, d. h. die Abscheidetechnik liefert ein „fließartiges” Verhalten, wodurch das zuverlässige Füllen leerer Zwischenräume zwischen dicht liegenden Schaltungselementen, etwa Gate-Elektrodenstrukturen, möglich ist. Im Hinblick auf die Schicht- und Abscheideeigenschaften wird der thermische CVD-Prozess typischerweise bei deutlich höheren Drücken im Vergleich zu plasmaunterstützten Abscheideverfahren ausgeführt, beispielsweise bei einem Druck im Bereich von 200 bis 760 Torr, und dieser Abscheideprozess wird daher als „subatmosphärische CVD” (SACVD) bezeichnet. Jedoch können sich die Material- und Prozesseigenschaften des SACVD-Oxids deutlich von dem durch plasmaunterstützten CVD-gebildeten Oxid im Hinblick auf die mechanische Integrität und die Abscheiderate unterscheiden. Folglich wird in einigen Prozessstrategien ein plasmaunterstütztes CVD-Oxid über dem SACVD-Oxid gebildet, um damit die Eigenschaften des gesamten dielektrischen Zwischenschichtmaterials zu verbessern und um eine erhöhte Prozesszuverlässigkeit während des nachfolgenden Einebungsprozesses, der beispielsweise auf der Grundlage eines CMP-(chemischer mechanischer Polier)Prozesses ausgeführt wird, zu schaffen. Eine im Wesentlichen ebene Oberflächentopographie kann einen wichtigen Aspekt für die weitere Bearbeitung des Halbleiterbauelements repräsentieren, da der nachfolgende Lithographieprozess und der anschließende Kontaktätzprozess durch die Oberflächentopographie sowie durch die Materialzusammensetzung des komplexen dielektrischen Zwischenschichtstapels beeinflusst ist, insbesondere, wenn Halbleiterbauelemente mit einem hohen Maß an Größenreduzierung betrachtet werden.
  • Mit Bezug zu 1 werden nun die Probleme, die bei der Herstellung eines dielektrischen Zwischenschichtstapels für Halbleiterbauelemente beteiligt sind, detaillierter beschrieben.
  • 1 zeigt schematisch ein Halbleiterbauelement 100 mit einem Substrat 101, das ein Sillziumvollsubstrat oder ein SOI-(Silizium-Auf-Isolator)Substrat repräsentieren kann, auf welchem eine Bauteilschicht oder Halbleiterschicht 102 ausgebildet ist. Die Halbleiterschicht 102 ist ein siliziumbasiertes Material, dessen Beweglichkeitseigenschaften der entsprechenden Ladungsträger auf der Grundlage einer Verformung eingestellt werden können, die darin durch die zuvor beschriebenen Prinzipien hervorgerufen wird. Es sollte beachtet werden, dass für eine SOI-Konfiguration das Substrat 101 eine vergrabene isolierende Schicht (nicht gezeigt) aufweist, auf der die Halbleiterschicht 102 gebildet ist. Das Halbleiterbauelement 100 umfasst ein erstes Bauteil 150n, das den Teil der Halbleiterschicht 102 repräsentiert, in und über welchem mehrere Schaltungselemente 110n, etwa Feldeffekttransistoren vorgesehen sind, die einen speziellen Leitfähigkeitstyp repräsentieren. Beispielsweise repräsentieren die Transistorelemente 110n n-Kanaltransistoren, die auf der Halbleiterschicht 102 mit einer geeigneten Kristallorientierung ausgebildet sind, um damit eine Erhöhung der Ladungsträgerbeweglichkeit durch Erzeugen einer speziellen Verformung in dem ersten Halbleitergebiet 150n zu ermöglichen. In ähnlicher Weise umfasst ein zweites Bauteilgebiet 150p mehrere Schaltungselemente 110p, etwa Transistoren, wobei eine unterschiedliche Art an Verformung in dem relevanten Bereich der Halbleiterschicht 102 für eine bessere Ladungsträgerbeweglichkeit für die Schaltungselemente 110p sorgt, die daher p-Kanaltransistoren repräsentieren. In der in 1 gezeigten Fertigungsphase ist ein stark verspanntes dielektrisches Material 103 in dem ersten Bauteilgebiet 150n ausge bildet, wobei das Material 103n, das aus Siliziumnitrid und dergleichen aufgebaut sein kann, wie dies zuvor auch erläutert ist, die gewünschte Art an Verformung in dem darunter liegenden Bereich der Halbleiterschicht 102 erzeugt. In ähnlicher Weise ist ein zweites verspanntes dielektrisches Material 103p in dem zweiten Bauteilgebiet 150p vorgesehen, wobei die innere Verspannung des Materials 103p für eine gewünschte Art an Verformung sorgt. Beispielsweise ist das Material 103p aus Siliziumnitrid, stickstoffenthaltendem Siliziumcarbid und dergleichen aufgebaut. Des Weiteren umfasst das Halbleiterbauelement 100 ein dielektrisches Zwischenschichtmaterial 104, etwa Siliziumdioxid, um die Schaltungselemente 110n, 110p in dem ersten und zweiten Bauteilgebiet 150n, 150p einzuschließen und zu passivieren.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100 umfasst die folgenden Prozesse. Nach der Herstellung der Schaltungselemente 110n, 110p auf der Grundlage gut etablierter CMOS-Verfahren, die das Bereitstellen weiterer verspannungsinduzierender Quellen beinhalten können, etwa den Einbau verformter Halbleiterlegierungen, die Anwendung von „Verspannungsgedächtnisverfahren” und dergleichen, werden die verspannungsinduzierenden Schichten 103n, 103p auf der Grundlage eines geeigneten Strukturierungsschemas hergestellt, wie dies zuvor beschrieben ist. Das heißt, eine der Schichten 103n, 103p wird zunächst abgeschieden und nachfolgend von einem der Bauteilgebiete 150n, 150p entfernt, woran sich das Abscheiden der Schicht 103p bzw. 103n anschließt, wobei beispielsweise das Abscheiden eines geeigneten Ätzstoppmaterials (nicht gezeigt) enthalten ist, und woran sich ein selektives Entfernen eines nicht gewünschten Teils der verspannungsinduzierenden Schicht anschließt. Danach wird das dielektrische Zwischenschichtmaterial 104 auf Grundlage von SACVD-Verfahren abgeschieden, wie dies zuvor erläutert ist, und danach wird abhängig von einer Prozessstrategie ein plasmaunterstütztes CVD-Material aufgebracht. In jedem Falle wird ein nachfolgender Einebnungsprozess ausgeführt, um damit die Oberflächentopographie des Bauelements 100 zu verbessern, wobei jedoch eine Differenz in der Höhe zwischen dem ersten und dem zweiten Bauteilgebiet 150n, 150p beobachtet wird, insbesondere in Halbleiterbauelementen, die der 65 Nanometer-Technologie und darunter zugeordnet werden. Beispielsweise wird eine Differenz der Dicke des dielektrischen Zwischenschichtmaterials 104 und damit eine Höhendifferenz, die als 104d angegeben ist, zwischen dem ersten und dem zweiten Bauteilgebiet 150n, 150p beobachtet, die selbst nach dem Einebnungsprozess weiter vorhanden ist. Folglich können während des nachfolgenden Lithographieprozesses und eines komplexen Kontaktätzprozesses zur Herstellung entsprechender Kontaktöffnungen unterschiedliche Prozessbedingungen in dem ersten und dem zweiten Bauteilgebiet 150n, 150p auftreten, woraus sich Ungleichmäßigkeiten der Kontaktöffnungen und der schließlich hergestellten Kontakte nach dem Wiederbefüllen der Öffnungen mit einem leitenden Material ergeben können. Somit kann die Ungleichmäßigkeit der resultierenden Kontakte zu einer geringeren Produktionsausbeute aufgrund der erhöhten Wahrscheinlichkeit für Kontaktausfälle des Bauelements 100 führen.
  • Aufgrund der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Verfahren, die darauf abzielen, eines oder mehrere der zuvor erkannten Probleme zu vermeiden oder zumindest zu reduzieren.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung Prozessverfahren, in denen verbesserte Spaltenfülleigenschaften während der Herstellung eines dielektrischen Zwischenschichtmaterials beibehalten werden, indem eine subatmosphärische Abscheidetechnik eingesetzt wird, während andererseits negative Einflüsse, etwa unterschiedliche Abscheideeigenschaften in unterschiedlichen Bauteilbereichen, die stark verspannte dielektrische Materialien mit unterschiedlichen inneren Verspannungspegeln aufweisen, kompensiert werden können oder zumindest die Auswirkungen dieser unterschiedlichen Abscheideeigenschaften verringert werden können. Dazu wird ein Puffermaterial selektiv über einem dielektrischen Material einer Art an innerer Verspannung vor dem Abscheiden des dielektrischen Zwischenschichtmaterials vorgesehen, wodurch ein „Höhenversatz” bereitgestellt wird, um damit eine Differenz in der Abscheiderate des dielektrischen Zwischenschichtmaterials zu kompensieren. Die selektive Herstellung des Puffermaterials kann effizient in gut etablierte Prozessstrategien zur Herstellung unterschiedlich verspannter Kontaktätzstoppschichten eingerichtet werden, wodurch die Anwendung dieser Verfahren auf stark größenreduzierte Halbleiterbauelemente für die 65-Nanometer-Technologie, die 45-Nanometer-Technologie und darunter möglich ist.
  • Ein erfindungsgemäßes Verfahren umfasst die Merkmale des Anspruchs 1.
  • Ein weiteres erfindungsgemäßes Verfahren umfasst die Merkmals des Anspruchs 12. Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlich aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1 eine schematische Querschnittsansicht eines konventionellen Halbleiterbauelements zeigt, das unterschiedliche Bauteilgebiete mit darin ausgebildeten stark verspannten dielektrischen Materialien mit unterschiedlicher innerer Verspannung und ein dielektrisches Zwischenschichtmaterial aufweist, die gemäß konventioneller Prozessstrategien hergestellt sind, woraus sich Ungleichmäßigkeiten der Herstellung von Kontakten ergeben;
  • 2a–2e schematische Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung eines dielektrischen Zwischenschichtmaterials mit geringeren Höhenungleichmäßigkeiten auf der Grundlage eines selektiv vorgesehenen Puffermaterials gemäß anschaulicher Ausführungsformen zeigen; und
  • 2f–2h schematische Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei ein dielektrisches Zwischenschichtmaterial auf der Grundlage eines selektiv vorgesehenen Puffermaterials gebildet wird, und wobei ein kompressiv verspanntes Ätzstoppmaterial gemäß weiterer anschaulicher Ausführungsformen zuerst aufgebracht wird.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft die Problematik von Prozessungleichmäßigkeiten während der Herstellung von Kontaktöffnung und Kontakten, die in einem dielektrischen Zwischenschichtmaterial gebildet werden, das auf verspannungsinduzierenden Materialien mit unterschiedlichen inneren Verspannungspegeln aufgebracht wird. Es wird angenommen, dass das Abscheiden eines siliziumdioxidbasierten dielektrischen Zwischenschichtmaterials auf der Grundlage moderner SACVD-Verfahren zu unterschiedlichen Abscheideraten über kompressiv verspannten Materialien und zugverspannten Materialien führt. Die Differenz in der Abscheiderate kann zu einem Unterschied der resultierenden Höhe führen, selbst nach entsprechenden Einebnungsschritten, etwa CMP-Prozessen, da dieser zusätzliche Beitrag, der durch die unterschiedliche Abscheiderate hervorgerufen wird, zur gesamten Oberflächentopographie während des Einebnungsprozesses nicht effizient verringert werden kann. Aus diesem Grunde stellen die hierin beschriebenen Prinzipien Fertigungsverfahren bereit, in denen ein Puffermaterial selektiv vorgesehen wird, das ähnliche Ätzeigenschaften während eines Ätzprozesses zur Herstellung von Kontaktöffnungen aufweist, wobei auch selektiv eine gewisse Menge an „Zusatzhöhe” vor dem eigentlichen Abscheiden des dielektrischen Zwischenschichtmaterials geschaffen wird, woraus sich insgesamt eine bessere Oberflächentopographie nach dem Einebnungsprozess ergibt. Erfindungsgemäß beruhen die hierin beschriebenen Verfahren auf der Erkenntnis, dass eine Differenz in der Höhe des dielektrischen Zwischenschichtmaterials kompensiert werden kann, indem eine geeignete Sollhöhe für das Puffermaterial festgelegt wird, das dann in geeigneter Weise in gut etablierte Fertigungssequenzen integriert wird, um damit die Differenz der Abscheiderate für das dielektrische Zwischenschichtmaterial „auszugleichen”. Somit kann nach dem Erhalten statistisch relevanter Messdaten im Hinblick auf unterschiedliche Höhenniveaus des betrachteten dielektrischen Zwischenschichtmaterials in Bezug auf die darunter liegenden stark verspannten Materialien eine robuste Prozesssequenz erstellt werden, wobei dennoch die Vorteile beibehalten werden, die durch die Vorstehen der stark verspannten Materialien mit unterschiedlicher innerer Verspannung das gewünschte Abscheideverhalten von SACVD-Techniken selbst bei modernsten Halbleiterbauelementen beibehalten werden. In anderen anschaulichen Ausführungsformen kann das selektive Vorsehen eines Puffermaterials effizient mit gut etablierten Prozessstrategien kombiniert werden, um damit eine bessere Prozessgleichmäßigkeit zu erhalten, ohne dass im Wesentlichen zu einer weiteren Prozesskomplexität beigetragen wird. Beispielsweise wird in einigen anschaulichen Aspekten der Prozess zur Bereitstellung eines Puffermaterials in-situ im Hinblick auf den Prozess zum Abscheiden eines stark verspannten dielektrischen Materials ausgeführt, wodurch geringe Durchlaufzeiten erreicht werden und wodurch die Wahrscheinlichkeit zur Erhöhung der Defektrate verringert wird. In diesem Zusammenhang ist ein in-situ-Prozess als ein Prozess zu verstehen, in welchem zwei unterschiedliche Prozessschritte, etwa das Abscheiden eines stark verspannten dielektrischen Materials und das Abscheiden eines Puffermaterials in der gleichen Prozesskammer ausgeführt werden. In noch weiteren anschaulichen Ausführungsformen, die hierin offenbart sind, wird die selektive Bereitstellung des Puffermaterials in einer sehr effizienten Weise eingerichtet, in dem gleichzeitig das Puffermaterial als ein Ätzstoppmaterial während des Strukturierens der stark verspannten dielektrischen Materialien dient. Folglich können gut etablierte Prozessverfahren zur Herstellung unterschiedlich verspannter Kontaktätzstoppmaterialien beibehalten werden, wobei die Möglichkeit besteht, diese Verfahren bei einer weiteren Größenreduktion von Halbleiterbauelementen einzusetzen.
  • Mit Bezug zu den 2a–2e und den 3a–3c werden nunmehr weitere Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch ein Halbleiterbauelement 200, das ein Substrat 201 aufweist, das in Form eines geeigneten Materials vorgesehen wird, etwa als ein Halbleitermaterial, ein isolierendes Material und dergleichen. Über dem Substrat 201 ist eine Halbleiterschicht 202 vorgesehen, die aus einem beliebigen geeigneten Halbleitermaterial aufgebaut sein kann, um darin und darauf Schaltungsstukturelemente, etwa Feldeffekttransistoren und dergleichen herzustellen. Die Halbleiterschicht 202 kann eine beliebige geeignete Komponente aufweisen, die eine deutliche Modifizierung der Ladungsträgerbeweglichkeit auf der Grundlage eines gewissen Grades an Verformung ermöglicht. In einigen anschaulichen Ausführungsformen repräsentiert die Halbleiterschicht 202 ein Halbleitermaterial, das Silizium aufweist, wobei die Schicht auch lokal oder global andere Halbleitermaterialien zusätzlich zu geeignet positionierten Dotierstoffen aufweisen kann. Beispielsweise kann die Halbleiterschicht 202, wenn diese Silizium beinhaltet, auch andere Halbleitermaterialien, etwa Silizium/Germaniumlegierungen, Germaniumgebiete, Silizium/Kohlenstofflegierungen, Silizium/Germanium/Zinnlegierungen und dergleichen aufweisen, um damit die Bandlückeneigenschaften und die Ladungsträgerbeweglichkeit in geeigneter Weise anzupassen. Die Halbleiterschicht 202 kann auf einem geeignet ausgewählten kristallinen Material hergestellt sein, etwa einem Siliziummaterial oder einem anderen Halbleitermaterial, während in anderen Fällen die Halbleiterschicht 202 zumindest in gewissen Bauteilbereichen auf einer vergrabenen isolierenden Schicht (nicht gezeigt) ausgebildet ist, wodurch eine SOI-Konfiguration erhalten wird. Es sollte beachtet werden, dass die Halbleiterschicht 202 typischerweise in Form eines im Wesentlichen kristallinen Halbleitermaterials vorgesehen ist, wobei die Kristalleigenschaften im Hinblick auf die Kristallorientierung in unterschiedlichen Bauteilgebieten des Halbleiterbauelements 200 unterschiedlich ausgebildet sein können.
  • Das Halbleiterbauelement 200 umfasst ferner ein erstes Bauteilgebiet 250n, das ein oder mehrere Schaltungselemente 210n aufweist, etwa Feldeffekttransistoren und dergleichen. Des Weiteren umfasst das Bauelement 200 ein zweites Bauteilgebiet 250p, das ebenfalls ein oder mehrere Schaltungselemente 210p aufweisen kann, etwa Feldeffekttransistoren, wie dies zuvor auch erläutert ist, wenn auf das Halbleiterbauelement 100 Bezug genommen wird. In einer anschaulichen Ausführungsform entspricht das erste Bauteilgebiet 250n einem Teil des Bauelements 200, in welchem eine große Zugverformung in dem relevanten Bereich der Halbleiterschicht 202 hervorzurufen ist, um damit das Leistungsverhalten des Schaltungselements 210n zu verbessern, wenn dieses einen Feldeffekttransistor repräsentiert. Andererseits kann das zweite Bauteilgebiet 250p ein Gebiet repräsentieren, in wel chem eine hohe kompressive Verformung in dem relevanten Bereich der Schicht 202 einzuführen ist, um damit das Leistungsverhalten des Schaltungselements 210p zu verbessern, wenn dieses einen p-Kanal-Feldeffekttransistor repräsentiert. Beispielsweise können die Bauelemente 210n, 210p, falls diese Feldeffekttransistoren repräsentieren, eine Gate-Elektrodenstruktur 212 aufweisen, die ihrerseits eine Gate-Isolationsschicht 213 besitzt und eine Gate-Länge 212l aufweist, d. h. in 2a die horizontale Abmessung der Struktur 212, die ungefähr 50 Nanometer oder weniger beträgt, beispielsweise 40 Nanometer oder weniger für Bauelemente, die dem 65 Nanometer-Technologiestandard entsprechen.
  • In dieser Fertigungsphase kann das Halbleiterbauelement 200 ferner eine erste verspannungsinduzierende Schicht 203n aufweisen, d. h. die Schicht 203n repräsentiert ein dielektrisches Material mit einer hohen inneren Verspannung, die so gewählt ist, dass die gewünschte Art an Verformung in dem Bereich der Halbleiterschicht 202, der dem ersten Bauteilgebiet 250n entspricht, hervorruft. Beispielsweise repräsentiert die erste verspannungsinduzierende Schicht 203n ein dielektrisches Material mit hoher innerer Zugverspannung. Zum Beispiel wird die Schicht 203n in Form eines Siliziumnitridmaterials vorgesehen. Wie zuvor erläutert ist, kann das Halbleiterbauelement 200 Bereiche aufweisen, die dicht liegende Schaltungselemente enthalten, wodurch möglicherweise die Dicke der Schicht 203n auf Werte von ungefähr 10–100 Nanometer begrenzt ist. Der Einfachheit halber sind derartige dicht liegende Schaltungselemente in 2a nicht gezeigt. Das Bauelement 200 kann ferner eine Ätzmaske 211 aufweisen, die das erste Bauteilgebiet 250n abdeckt und das zweite Bauteilgebiet 250p frei lässt.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben sind. Somit können die Schaltungselemente 210n, 210p auf der Grundlage von Prozessstrategien ausgebildet werden, die durch Entwurfsregeln und Prozessstrategien bestimmt sind, wobei modernste Technologien eingesetzt werden, beispielsweise das Bereitstellen von dielektrischen Materialen mit großem ε in der Gate-Isolationsschicht 213, der Einbau von verformungsreduzierenden Konzepten, etwa das Vorsehen verformter oder entspannter Halbleiterlegierungen und dergleichen, „Verspannungsgedächtnis-Verfahren” und dergleichen. Nach der Herstellung der Schaltungselemente 210n, 210p wird die erste verspannungsinduzierende Schicht 203n auf der Grundlage plasmaunterstützter CVD-Verfahren aufgebracht, wobei die Abscheideparameter so gesteuert werden, dass die gewünschte hohe innere Verspannung erzeugt wird. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen vor dem Abscheiden der Schicht 203n eine geeignete Ätzstoppschicht (nicht gezeigt) gebildet werden kann, um da mit die Ätzselektivität in dem ersten Bauteilgebiet 250p während eines nachfolgenden Strukturierungsprozesses zu verbessern. In anderen Fällen wird eine entsprechende Ätzstoppschicht weggelassen, wie dies auch gezeigt ist, wenn die Selektivität der Halbleiterschicht 202 und entsprechender Materialien, die darauf ausgebildet sind, im Hinblick auf das Material der Schicht 203n als ausreichend erachtet wird. In noch anderen anschaulichen Ausführungsformen wird eine Ätzstoppschicht oder eine Ätzindikatorschicht 205 optional auf der ersten verspannungsinduzierenden Schicht 203n gebildet, wie dies durch die gestrichelte Linie angegeben ist, um damit die weitere Bearbeitung des Bauelements 200 zu verbessern. Beispielsweise kann die optionale Ätzstoppschicht oder Ätzindikatorschicht 205 aus einem unterschiedlichen Material im Vergleich zu einem Material einer weiteren verspannungsinduzierenden Schicht gebildet werden, die in einer nachfolgenden Fertigungsphase aufzubringen ist, wodurch die optionale Schicht 205 als eine Schicht zur Steuerung eines entsprechenden Strukturierungsprozesses eingesetzt werden kann. Die optionale Schicht 205 kann durch Abscheidung, Oberflächenbehandlung der Schicht 203n und dergleichen gebildet werden. Als nächstes wird die Ätzmaske 211, beispielsweise in Form einer Lackmaske, auf der Grundlage gut etablierter Fotolithographieverfahren hergestellt. Danach wird ein selektiver Ätzprozess ausgeführt, um den frei liegenden Bereich der ersten verspannungsinduzierenden Schicht 203n und der Schicht 205, falls diese vorgesehen ist, zu entfernen, wobei der entsprechende Ätzprozess auf der Grundlage einer zusätzlichen Ätzstoppschicht gesteuert werden kann, wie dies zuvor erläutert ist, während in anderen Fällen das Material, das auf der Halbleiterschicht 202 gebildet ist, für ausreichende Ätzstoppeigenschaften sorgt.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, nachdem die oben beschriebenen Prozesssequenz abgeschlossen ist und nachdem die Ätzmaske 211 entfernt wurde. Somit ist die erste verspannungsinduzierende 203n selektiv in dem ersten Bauteilgebiet 250n vorgesehen, wodurch darin die gewünschte Art an Verformung hervorgerufen wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der eine zweite verspannungsinduzierende Schicht 203p über dem ersten und dem zweiten Schaltungselement 210p, 210n gebildet ist, wobei die Schicht 203p so gestaltet ist, dass sie eine innere Verspannung zur Verbesserung der Ladungsträgerbeweglichkeit in dem zweiten Bauteilgebiet 250p aufweist, wie dies zuvor erläutert ist. Beispielsweise wird die Schicht 203p mit einer hohen inneren kompressiven Verspannung vorgesehen, wenn das Schaltungselement 210p einen p-Kanaltransistor repräsentiert. Ferner ist eine Pufferschicht 206 über dem ersten und dem zweiten Bauteilgebiet 250p, 250n aus gebildet, wobei in einer anschaulichen Ausführungsform die Pufferschicht 206 direkt auf der zweiten verspannungsinduzierenden Schicht 203p ausgebildet ist. Die Pufferschicht 206 kann eine unterschiedliche Materialzusammensetzung im Vergleich zu der Schicht 203p aufweisen, wobei die Ätzeigenschaften der Schicht 206 und damit deren Materialzusammensetzung so gewählt sind, dass ein ähnliches Ätzverhalten während eines Ätzprozesses zur Herstellung von Kontaktöffnungen in einem dielektrischen Zwischenschichtmaterial, das noch zu bilden ist, erreicht werden. In einer anschaulichen Ausführungsform weist die Pufferschicht 206 ein siliziumdioxidbasiertes Material auf, wodurch ähnliche Ätzeigenschaften im Vergleich zu einem siliziumdioxidbasierten dielektrischen Zwischenschichtmaterial erhalten werden. In einigen anschaulichen Ausführungsformen wird das Puffermaterial so gebildet, dass es zusätzlich zu ähnlichen Ätzeigenschaften einen hohen inneren Verspannungspegel aufweist, um damit die Effizienz der Schicht 203p in dem zweiten Bauteilgebiet weiter zu erhöhen. Zum Beispiel kann Siliziumdioxid mit hoher innerer kompressiver Verspannung auf der Grundlage plasmaunterstützter CVD-Techniken gebildet werden. Eine Dicke einer Pufferschicht 206d kann so fest gelegt werden, dass eine gewünschte Höhennivelierungs Wirkung der Pufferschicht 206 in Bezug auf das Abscheiden eines noch zu bildenden dielektischen Zwischenschichtmaterials erreicht wird. In einigen anschaulichen Ausführungsformen wird die Höhendifferenz, wie dies beispielsweise in 1 in Form der Differenz 104d gezeigt ist, für eine Vielzahl von Bauelementen ermittelt, indem beispielsweise entsprechende Experimente durchgeführt werden und/oder indem tatsächliche Halbleiterbauelemente, die gemäß konventioneller Strategien hergestellt werden, etwa das Bauelement 100, bewertet werden, um damit statistisch relevante Messdaten im Hinblick auf einen Unterschied der Abscheideeigenschaften eines dielektrischen Zwischenschichtmaterials in Bezug auf stark verspannte dielektrische Materialien mit unterschiedlichem internen Verspannungspegel zu ermitteln. Beispielsweise kann die Höhendifferenz 104d für einen speziellen internen Verspannungspegel und eine Dicke für die Schichten 203n, 203p bestimmt werden, und auch für ein spezifiziertes Abscheiderezepts des dielektrischen Zwischenschichtmaterials und eine Soll-Dicke davon. Auf der Grundlage entsprechender Messdaten, die die Differenz 104d spezifizieren, kann ein geeigneter Soll-Wert ausgewählt werden, um damit eine gewünschte Dicke 206d für die Pufferschicht 206 zu erhalten. Beispielsweise liegt die Dicke 206d im Bereich von ungefähr 15 nm bis 50 nm für Halbleiterbauelemente mit kritischen Abmessungen von 14 nm und weniger.
  • Das in 2c gezeigte Halbleiterbauelement 200 kann auf Grundlage der folgenden Prozesse hergestellt werden. Die Schicht 203p kann durch gut etablierte plasmaunterstützte CVD-Verfahren aufgebracht werden, und entsprechende Prozessparameter geeignet eingestellt werden, um eine gewünschte innere Spannung zu erreichen, etwa eine hohe kompressive Ver spannung. Beispielsweise können Siliziumnitrid, Stickstoff enthaltendes Siliziumkarbid und dergleichen mit hoher innerer kompressiver Verspannung hergestellt werden. Es sollte beachtet werden, dass die Schichten 203n, 203p mit ähnlicher Schichtdicke vorgesehen werden können, um damit sehr gleichmäßige Prozessbedingungen während der weiteren Bearbeitungssequenz zu schaffen. In anderen anschaulichen Ausführungsformen werden die Schichten 203n, 203p mit unterschiedlicher Dicke bereitgestellt, wobei danach geeignete Materialien mit Wesentlichen der gleichen Zusammensetzung, etwa Siliziumnitrid, vorgesehen werden können, um damit ähnliche Dickenniveaus in dem ersten und dem zweiten BauBauteilgebieten 250n, 250p zu schaffen. Nach dem Abscheiden der Schicht 203p wird in einer anschaulichen Ausführungsform unmittelbar die Pufferschicht 206 auf der Schicht 203p aufgebracht, was in einer anschaulichen Ausführungsform durch einen in-situ-Prozess erreicht wird, wobei die gleiche Prozesskammer eingesetzt wird, wie sie auch für das Abscheiden der Schicht 203p verwendet wurde. Wenn beispielsweise die Schicht 203p aus Siliziumnitrid oder Stickstoff enthaltendem Siliziumkarbid aufgebaut ist, kann diese auf der Grundlage von Silan als Vorstufenmaterial gebildet werden, wobei dieses Vorstufenmaterial auch für das Abscheiden der Pufferschicht 206 eingesetzt werden kann, um damit ein Material auf Siliziumdioxidbasis zu bilden. Somit trägt im diesem Falle die zusätzliche Bildung der Pufferschicht 206 nicht deutlich zu einer insgesamt erhöhten Durchlaufzeit bei. In anderen Fällen wird die Pufferschicht 206 auf der Grundlage eines beliebigen anderen geeigneten Abscheiderezepts unter Anwendung einer zugehörigen Abscheideanlage gebildet.
  • 2d zeigt schematisch das Halbleiterbauelement 200 mit einer Ätzmaske 214, das zweite Bauteilgebiet 250p abdeckt, während das erste Bauteilgebiet 205n während eines Ätzprozesses 215 freigelegt ist. Der Ätzprozess 215 umfasst einen ersten Ätzschritt zum Entfernen des Puffermaterials 206 von dem ersten Bauteilgebiet 250n, wobei die Schicht 203p als ein Ätzstoppmaterial dienen kann. Danach wird der Prozess 215 fortgesetzt auf der Grundlage einer geeigneten Ätzchemie zum Ätzen des freiliegenden Materials der Schicht 203p, wobei der entsprechende Ätzschritt auf der Grundlage der Ätzstopp- oder Ätzindikatorschicht 205, falls diese vorgesehen ist, gesteuert wird, oder dieser Ätzschritt wird auf der Grundlage anderer Steuerschemata gesteuert, etwa durch Steuern der Ätzzeit, und dergleichen. In noch anderen anschaulichen Ausführungsformen wird der Ätzprozess 215 als ein nicht-selektiver Ätzprozess gestaltet, um damit durch das Puffermaterial 206 und das Material der Schicht 203p zu ätzen, wobei ähnliche Steuerungsstrategien eingesetzt werden, um eine unerwünschte Abtragung der Materialschicht 203n zu vermeiden. Beispielsweise sind nicht-selektive Ätzrezepte sowie selektive Rezepte im Hinblick auf Siliziumdioxid und Siliziumnitridmaterialien im Stand der Technik gut bekannt und können für den Ätzprozess 215 eingesetzt werden.
  • Nach dem Abtragen des freiliegenden Bereichs des Puffermaterials 206 und des freigelegten Bereichs der Schicht 203p wird die weitere Bearbeitung auf der Grundlage eines geeigneten Abscheideprozesses fortgesetzt, um das dielektrische Zwischenschichtmaterial, etwa Siliziumdioxid auf der Grundlage einer SACVD-Technik zu bilden, wie dies auch zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. Das Abscheiden eines geeigneten dielektrischen Zwischenschichtmaterials kann auch das Abscheiden einer Deckschicht beinhalten, wie dies zuvor angegeben ist, wenn entsprechende Materialeigenschaften des SACVD-Oxids als ungeeignet auf einem oberen Teil des dielektrischen Zwischenschichtmaterials erachtet werden. In diesem Falle wird beispielsweise Siliziumdioxid auf der Grundlage eines plasmaunterstützten CVD-Prozesses abgeschieden, falls dies erforderlich ist. Danach können geeignete Einebnungsverfahren eingesetzt werden, etwa CMP, Ätzen unter Anwendung eines nicht-konform aufgebrachten Opfermaterials, und dergleichen.
  • 2e zeigt schematisch das Halbleiterbauelement 200 mit einem dielektrischen Zwischenschichtmaterials 204, wovon zumindest ein Teil auf der Grundlage einer SACVD-Technik aufgebracht wurde, um damit ein Siliziumdioxid basiertes Material mit verbesserten Spaltfülleigenschaften bereit zu stellen, wie dies zuvor erläutert ist. Auf Grund des selektiven Vorsehens der Pufferschicht 206 wird eine reduzierte Abscheiderate über dem zweiten Bauteilgebiet 250p kompensiert oder deren Auswirkungen zumindest deutlich reduziert, um damit Höhenpegel für das erste und das zweite Bauteilgebiet 250n, 250p zu erhalten, die ähnlich oder im Wesentlichen gleich sind, abhängig von der anfänglichen Dicke 206d. Des Weiteren sind die Materialeigenschaften des Puffermaterials 206 ähnlich zu dem Material 204, zumindest im Hinblick auf einen Ätzprozess, der auszuführen ist, um Kontaktöffnungen 207p, die als gestrichelte Linien dargestellt sind, in dem dielektrischen Zwischenschichtmaterial 204, dem Puffermaterial 206 und dem Material 203p in einer späteren Fertigungsphase zu schaffen. Folglich können die Kontaktöffnungen 207p unter sehr ähnlichen Bedingungen im Vergleich zu Kontaktöffnungen 207n, die in dem ersten Bauteilgebiet herzustellen sind, ausgebildet werden, wodurch Prozessungleichmäßigkeiten während des Herstellens entsprechender Kontakte verringert werden und damit das Leistungsverhalten und die Zuverlässigkeit des Halbleiterbauelements 200 verbessert werden können.
  • Mit Bezug zu den 2f bis 2h werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen das Puffermaterial 206 vor dem Abscheiden des letzten Teils eines verspannten dielektrischen Materials gebildet wird.
  • 2f zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, in der die verspannungsinduzierende Schicht 203p über dem ersten und dem zweiten Bauteilgebiet 250n, 250p ausgebildet ist, woran sich das Abscheiden des Puffermaterials 206 anschließt.
  • Im Bezug auf die Materialen 203p und das Puffermaterial 206 sei auf die zuvor beschriebenen Ausführungsformen verwiesen. Ferner wird, wie zuvor angegeben ist, vor dem Abscheiden des Materials 203p gegebenenfalls ein geeignetes Ätzstoppmaterial vorgesehen, wenn die Selektivität des in der Schicht 202 in dem ersten Bauträger mit 250n gebildeten Materials als ungeeignet während des Ätzprozesses 215 zum Entfernen von Teilen der Materialien 206 und 203p, die durch die Ätzmaske 214 freigelegt sind, erachtet wird. In anderen Fällen, wird der Ätzprozess 215, wie dies gezeigt ist, ohne eine entsprechende Ätzstoppschicht ausgeführt. Im Hinblick auf die Eigenschaften des Ätzprozesses 215 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu 2d angegeben sind.
  • 2g zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium nach der Beendigung des Ätzprozesses 215 und nach dem Entfernen der Ätzmaske 214. Ferner ist die Spannungsinduzierende Schicht 203n über dem ersten und dem zweiten Bauteilgebiet 250n, 250p ausgebildet, wobei die gleichen Kriterien im Hinblick auf Materialeigenschaften und Prozessverfahren zur Herstellung der Schicht 203n gelten, wie sie zuvor auch angegeben sind.
  • 2h zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzprozesses 217, der auf der Grundlage einer Ätzmaske 216 ausgeführt wird, die das zweite Bauteilgebiet 250p frei lässt. Während des Ätzprozesses 217 dient das Puffermaterial 206 als ein effizientes Ätzstoppmaterial, wodurch ein zuverlässiges Entfernen von Materialresten der Schicht 203n möglich ist, wodurch die Prozessgleichmäßigkeit während des nachfolgenden Abscheidens eines dielektrischen Zwischenschichtmaterials verbessert wird. Z. B. sind äußerst selektive Ätzrezepte für siliziumnitridbasiertes Material und Siliziumdioxid verfügbar, die vorteilhaft für den Ätzprozess 217 eingesetzt werden können. Folglich kann ein unerwünschtes Abtragen von Material des Puffermaterials 206 vermieden werden. In anderen Fällen wird ein entsprechender Materialverlust während des Ätzprozesses 217 berücksichtigt, wenn ein geeigneter Sollwert für die anfängliche Dicke des Puffermaterials 206 ausgewählt wird.
  • Nach dem Ätzprozess 217 wird die Ätzmaske 216 entfernt und die weitere Bearbeitung wird fortgesetzt, wie dies auch zuvor beschrieben ist. D. h., das dielektrische Zwischenschichtmaterial 204 wird zumindest teilweise auf der Grundlage eines SACVD-Prozess bereitgestellt, wobei das selektiv vorgesehene Puffermaterial 206 Prozessungleichmäßigkeiten reduziert, wie dies zuvor dargestellt ist.
  • Es gilt also: die hierin offenbarten Ausführungsformen bieten eine verbesserte Fertigungstechnik zum Bestimmen einer geeigneten Dicke eines Puffermaterials, das selektiv in einem Bauteilgebiet vorgesehen wird, das eine geringere Abscheiderate während des Herstellens eines dielektrischen Zwischenschichtmaterials, etwa eines SACVD-Siliziumdioxids aufweist. Das selektive Vorsehen des Puffermaterials kann effizient in eine beliebige Art einer Prozesssequenz zur Herstellung stark verspannter dielektrischer Materialien mit unterschiedlichen internen Verspannungspegeln eingebunden werden, ohne dass zur Gesamtprozesskomplexität beigetragen wird. In einigen anschaulichen Ausführungsformen wird ein dielektrisches Material mit hoher Zugverspannung zuerst hergestellt und anschließend strukturiert, woran sich das Abscheiden eines dielektrischen Materials mit hoher kompressiver inneren Verspannung anschließt. Danach wird das Puffermaterial gebildet und zusammen mit dem dielektrischen Material mit hoher kompressiver Verspannung strukturiert. In anderen anschaulichen Strategien wird das kompressiv verspannte Material zuerst abgeschieden, und danach wird das Puffermaterial in einer geeigneten Dicke aufgebracht, um damit als ein effizientes Ätzstoppmaterial während des nachfolgenden Strukturierens eines zugverspannten Materials zu dienen, wobei auch die gewünschte Höhenregulierung die Wirkung während der nachfolgenden Abscheidung des dielektrischen Zwischenschichtmaterials erreicht wird. Das selektive Vorsehen des Puffermaterials kann jedoch auch in eine beliebige Prozesssequenz eingebunden werden, in der dielektrische Materialien mit unterschiedlichen internen Verspannungen über unterschiedlichen Bauteilgebieten vorgesehen werden, so lange die gewünschte höhenregulierende Wirkung und die Kompatibilität mit den Ätzeigenschaften des darüberliegenden dielektrischen Zwischenschichtmaterials erreicht wird. Ferner können geeignete Sollwerte für die Dicke des Puffermaterials im Voraus gewonnen werden, indem das Abscheideverhalten für eine Vielzahl unterschiedlicher Prozessbedingungen untersucht wird. Erfindungsgemäß wird der Sollwert für das Puffermaterial durch eine Steuerungsstrategie gesteuert, wobei die Messdaten von zuvor bearbeiteten Substraten verwendet werden, und wobei beispielsweise APC-(fortschrittliche Prozesssteuerungs-)Techniken eingesetzt werden, um das Abschirmen des Puffermaterials auf der Grundlage der gemessenen Höhendifferenz oder anderer Parameter, die die Differenz beim Abscheideverhalten des SACVD-Prozesses kennzeichnen, zu steuern. Somit kann eine verbesserte Prozessgleichmäßigkeit selbst für stark größenreduzierte Halbleiterbauelemente mit Transistorelementen mit einer Gatelänge von ungefähr 40 nm oder weniger erreicht werden.

Claims (14)

  1. Verfahren mit: Bilden eines ersten verspannungsinduzierenden dielektrischen Materials über einnem ersten Bauteilgebiet und einem zweiten Bauteilgebiet eines Halbleiterbauelments, wobei das erste Bauteilgebiet einen oder mehrere erste Transistoren und wobei das zweite Bauteilgebiet einen oder mehrere zweite Transistoren aufweist; selektives Entfernen eines Teils des ersten verspannungsinduzierenden dielektrischen Materials von dem zweiten Bauteilgebiet; Bilden eines zweiten verspannungsinduzierenden dielektrischen Materials über de ersten und dem zweiten Bauteilgebiet; Bilden eines Puffermaterials über dem zweiten verspannungsinduzierenden Material über dem ersten und dem zweiten Bauteilgebiet; selektives Entfernen eines Teils des Puffermaterials und eines Teils des zweiten verspannungsinduzierenden Materials von dem ersten Bauteilgebiet; und Bilden eines dielektrischen Zwischenschichtmaterials über dem ersten und dem zweiten Bauteilgebiet; wobei eine Differenz zwischen der Abscheiderate des dielektrischen Zwischenschichtmaterials beim Abscheiden auf dem ersten verspannungsinduzierenden Material und der Abscheiderate des dielektrischen Zwischenschichtmaterials beim Abscheiden auf dem zweiten verspannungsinduzierenden Material bestimmt wird und die Dicke des Puffermaterials auf Grundlage der bestimmten Differenz ausgewählt wird.
  2. Verfahren nach Anspruch 1, wobei das Puffermaterial und das dielektrische Zwischenschichtmaterial auf der Grundlage von Siliziumdioxid gebildet werden.
  3. Verfahren nach Anspruch 1, wobei eine Dicke des Puffermaterials 15 Nanometer oder mehr beträgt.
  4. Verfahren nach Anspruch 1, wobei das zweite verspannungsinduzierende Material und das Puffermaterial in einem plasmaunterstützenden Abscheideprozess in-situ gebildet werden.
  5. Verfahren nach Anspruch 4, wobei das Puffermaterial als ein Material auf Siliziumdioxidbasis unter Anwendung von Silan als Vorstufenmaterial abgeschieden wird.
  6. Verfahren nach Anspruch 1, wobei das dielektrische Zwischenschichtmaterial durch Ausführen eines subatmosphärischen chemischen Dampfabscheideprozesses und unter Anwendung eines Silizium enthaltenden Vorstufenmaterials gebildet wird.
  7. Verfahren nach Anspruch 1, wobei das erste verspannungsinduzierende Material mit einer ersten Art inneren Verspannung gebildet wird, wobei die erste Art innerer Verspannung eine Zugverformung in dem ersten Bauteilgebiet hervorruft.
  8. Verfahren nach Anspruch 7, wobei das zweite verspannungsinduzierende Material mit einer zweiten Art innerer Verspannung gebildet wird, wobei die zweite Art innerer Verspannung eine kompressive Verformung in dem zweiten Bauteilgebiet hervorruft.
  9. Verfahren nach Anspruch 1, das ferner umfasst: Bilden des ersten und des zweiten Transistors auf der Grundlage einer Entwurfsabmessung einer Gateelektrode von 40 Nanometer oder weniger.
  10. Verfahren nach Anspruch 8, wobei das zweite verspannungsinduzierende Material und das Puffermaterial vor dem Ausbilden des ersten verspannungsinduzierenden Materials gebildet werden, und wobei das Puffermaterial als Ätzstoppmaterial verwendet wird, wenn der Teil des ersten verspannungsinduzierenden Materials von dem zweiten Bauteilgebiet entfernt wird.
  11. Verfahren nach Anspruch 10, das ferner umfasst: Ausführen eines Einebnungsprozesses nach dem Bilden des dielektrischen Zwischenschichtmaterials.
  12. Verfahren mit: Bestimmen einer Differenz von Abscheidehöhen für ein dielektrisches Zwischenschichtmaterial, wenn es über einem kompressiven verspannungsinduzierenden Material und einem zugverspannungsinduzierenden Material, die auf einem oder mehreren ersten Substraten gebildet sind, abgeschieden wird; Auswählen einer Solldicke für ein Puffermaterial auf der Grundlage der bestimmten Differenz; Bilden einer zugverspannungsinduzierenden Schicht über einem ersten Bauteilgebiet eines oder mehrerer zweiter Substrate, die nicht die ersten Substrate sind, wobei die zugverspannungsinduzierende Schicht aus dem gleichen Material gebildet ist und den gleichen internen Verspannungspegel aufweist wie das zugverspannungsinduzierende Material, das auf dem einen oder den mehreren ersten Substraten gebildet wird; Bilden einer kompressiven verspannungsinduzierenden Schicht über einem zweiten Bauteilgebiet des einen oder der mehreren zweiten Substrate, wobei die kompressive verspannungsinduzierende Schicht aus dem gleichen Material gebildet wird und den gleichen internen Verspannungspegel aufweist wie das kompressive ver spannungsinduzierende Material, das über dem einen oder den mehreren ersten Substraten gebildet wird; selektives Bilden des Puffermaterials übe der kompressiven verspannungsinduzierenden Schicht, wobei das Puffermaterial mit der Solldicke hergestellt wird; und Bilden des dielektrischen Zwischenschichtmaterials über dem ersten und zweiten Bauteilgebiet des einen oder der mehreren zweiten Substrate.
  13. Verfahren nach Anspruch 12, wobei die kompressive verspannungsinduzierende Schicht und das Puffermaterial in-situ hergestellt werden, nachdem die zugverspannungsinduzierende Schicht gebildet ist.
  14. Verfahren nach Anspruch 12, wobei die kompressive verspannungsinduzierende Schicht und das Puffermaterial vor dem Abscheiden der zugverspannungsinduzierenden Schicht gebildet werden und wobei das Puffermaterial als ein Ätzstopp verwendet wird, wenn die zugverspannungsinduzierende Schicht von der kompressiven verspannungsinduzierenden Schicht selektiv entfernt wird.
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