DE102007044414A1 - Semiconductor component e.g. MOS field effect transistor, has intermediate zones arranged on ditch walls, where intermediate zones are high-impedance with respect to loading compensation zones and drift zones - Google Patents

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Abstract

The semiconductor component (1) has a crystalline semiconductor body (2) including a drift stretching structure (3) with drift zones (4) that are provided in a ditch structure (5) with ditch walls (6). The drift stretching structure has loading compensation zones (7) that are provided with complementary conduction types for adjacent drift zones, and intermediate zones (8) provided between the drift zones and the loading compensation zones. The intermediate zones are arranged on the ditch walls. The intermediate zones are high-impedance with respect to the compensation zones and drift zones. Independent claims are also included for the following: (1) a method for producing semiconductor chips on a semiconductor component (2) a method for producing multiple semiconductor components.

Description

Halbleiterbauelemente in Form von Hochspannungstransistoren wie beispielsweise „Cool MOS", die Driftstrecken aus Ladungskompensationszonen und Driftzonen aufweisen, ermöglichen gegenwärtig die niedrigsten Durchlassverluste. In den Ladungskompensationszonen und den Driftzonen wechseln sich Zonen mit hoher n- und p-Dotierung ab, während die Nettoladung in jeder Ebene gering bleibt. In Durchlassrichtung stehen somit hoch n-dotierte Driftzonen mit geringem Bahnwiderstand für den Stromfluss beim Durchschalten des Hochspannungstransistors zur Verfügung, während die Nettoladung im Halbleiterbauelement im Sperrfall ähnlich gering ist wie bei konventionellen vollständig auf hochohmigem Grundmaterial basierenden Halbleiterbauelementen. Somit ist trotz niedrigem Einschaltwiderstand eine hohe Sperrfähigkeit derartiger Ladungskompensations-Halbleiterbauelemente gewährleistet.Semiconductor devices in the form of high-voltage transistors such as "Cool MOS", the drift paths from charge compensation zones and drift zones currently the lowest passage losses. In the charge compensation zones and the drift zones alternate with high n- and p-doping zones, while the net charge remains low at each level. In the forward direction are thus highly n-doped drift zones with low resistance for the Current flow when switching on the high-voltage transistor available while the Net charge in the semiconductor device in the blocking case similarly low is as on conventional completely on high-resistance base material based semiconductor devices. Thus, despite low on-resistance a high blocking capacity ensures such charge compensation semiconductor devices.

Derartige Halbleiterbauelemente können entweder durch eine Aufbautechnik hergestellt werden oder durch Einbringen von Grabenstrukturen in ein Driftstreckenmaterial. Bei der Herstellung durch eine Aufbautechnik werden nacheinander auf einem Substrat Epitaxielagen abgeschieden und jeweils derart maskiert, dass nebeneinander n- und p-Dotierbereiche durch beispielsweise Ionenimplantation entstehen können. Durch diese Ionenimplantation kann eine genaue Dosiskontrolle erfolgen, womit auch eine exakte Ladungskompensation zwischen Ladungskompensationszonen und Driftzonen der Driftstrecke möglich ist, d. h. die Differenz der implantierten Akzeptoren und Donatoren kann mit Hilfe der Ionenimplantation exakt eingestellt werden.such Semiconductor devices can either be made by a construction technique or by introducing of trench structures in a drift path material. In the preparation of by a construction technique are successively on a substrate Epitaxielagen deposited and each masked in such a way that next to each other n- and p-doping arise by, for example, ion implantation can. This ion implantation allows accurate dose control, thus also an exact charge compensation between charge compensation zones and drift zones of the drift path is possible, d. H. the difference The implanted acceptors and donors can be detected by ion implantation be set exactly.

Nach Erreichen einer vorgesehenen Dicke der Epitaxielagen können anschließend die einzelnen ionenimplantierten Inseln in vertikaler Richtung zusammen diffundiert werden, so dass nebeneinander angeordnete Bereiche mit hoher n- und p-Dotierung für die Driftzonen und die Ladungskompensationszonen entstehen. Bei dieser Diffusion breiten sich die Inseln jedoch nicht nur in vertikaler Richtung, sondern auch in lateraler Richtung aus, so dass die Schrittweite zwischen den Zonen nicht beliebig verringert werden kann. Somit sind für die Reduzierung des Flächenbedarfs derartiger Halbleiterbauelemente Grenzen gesetzt. Eine Vorbereitung und Definition exakter Grenzflächen, insbesondere während der Diffusionsphase von implantierten Störstellen in den für Driftzonen und Ladungskompensationszonen bestimmten Bereichen, ist mit Hilfe einer derartigen Aufbautechnik praktisch nicht erfolgreich durchführbar, da laterale Diffusionsvorgänge die Grenzen zwischen Driftzonen und Ladungskompensationszonen verschieben.To Achieve an intended thickness of the Epitaxielagen can then the individual ion-implanted islands in the vertical direction together be diffused, so that juxtaposed areas with high n- and p-doping for the Drift zones and the charge compensation zones arise. At this Diffusion, however, the islands spread not only in vertical Direction, but also in a lateral direction, so that the step size between the zones can not be arbitrarily reduced. Consequently are for the reduction of space requirements set such limits semiconductor devices. A preparation and definition of exact interfaces, especially during the diffusion phase of implanted impurities in the drift zones and charge compensation zones specific areas, is using Such a construction technique practically unsuccessful, since lateral diffusion processes shift the boundaries between drift zones and charge compensation zones.

Das oben erwähnte zweite Prinzip, nämlich Grabenstrukturen in ein Driftstreckenmaterial einzubringen und anschließend die Grabenstrukturen mit einem komplementär zur Umgebung der Grabenstrukturen dotierten Material aufzufüllen und gleichzeitig oder nachträglich zu dotieren, verhindert auch nicht hinreichend, dass sich eine der beiden Bereiche, entweder der Driftzonenbereich oder der Ladungskompensationszonenbereich, über die Wände der Grabenstruktur in den Nachbarbereich hinein durch laterale Diffusion von Störstellenatomen ausdehnt. Besonders kritisch verhalten sich dabei Dotierstoffatome, deren Diffusionskoeffizienten deutlich über dem Diffusionskoeffizienten der herkömmlichen Dotierstoffe wie Bor, Phosphor oder Arsen liegen. Derartige schnell diffundierende Dotierstoffe haben jedoch den Vorteil, dass die Prozessdauer für die Dotierung der Grabenstrukturen bzw. der Füllmaterialien in den Grabenstrukturen deutlich verkürzt werden kann. Voraussetzung ist jedoch, dass trotz schnell diffundierender Dotierstoffatome eine gegenseitige laterale Ausdiffusion von Störstellen aus den Grabenstrukturen in die verbliebenen Mesastrukturen und umgekehrt unterbleibt.The mentioned above second principle, namely trench structures in a drift path material and then introduce the Trench structures with a complementary to the environment of the trench structures to replenish doped material and simultaneously or subsequently to dope, also does not sufficiently prevent that one of the both areas, either the drift zone area or the charge compensation zone area, over the Walls of the Trench structure into the neighboring area through lateral diffusion of impurity atoms expands. Dotierstoffatome behave particularly critical, their diffusion coefficients well above the diffusion coefficient the conventional dopants like boron, phosphorus or arsenic. Such fast-diffusing However, dopants have the advantage that the process time for the doping the trench structures and the filling materials can be significantly shortened in the trench structures. requirement is, however, that despite rapidly diffusing dopant atoms a mutual lateral outdiffusion of impurities from the trench structures in the remaining mesa structures and vice versa omitted.

Zusammenfassung der ErfindungSummary of the invention

Eine Ausführungsform der Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben. Das Halbleiterbauelement weist einen kristallinen Halbleiterkörper mit einer Driftstreckenstruktur auf. Die Driftstreckenstruktur weist Driftzonen in einer Grabenstruktur mit Grabenwänden und Ladungskompensationszonen mit komplementärem Leitungstyp zu benachbarten Driftzonen auf. Zwischen den Driftzonen und den Ladungskompensationszonen sind hochohmige Zwischenzonen an den Grabenwänden angeordnet.A embodiment The invention relates to a semiconductor device and a method for the production of the same. The semiconductor device has a crystalline semiconductor body with a drift path structure. The drift path structure points Drift zones in a trench structure with trench walls and charge compensation zones with complementary Line type to adjacent drift zones. Between the drift zones and the charge compensation zones are high impedance intermediate zones at the moat walls arranged.

Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.embodiments The invention will now be described with reference to the accompanying drawings described.

Kurze FigurenbeschreibungShort description of the figures

1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung; 1 shows a schematic cross section through a semiconductor device according to an embodiment of the invention;

2 bis 13 zeigen schematische Querschnitte durch einen Halbleiterwafer bei der Herstellung einer Drift streckenstruktur gemäß einer Ausführungsform der Erfindung; 2 to 13 show schematic cross sections through a semiconductor wafer in the manufacture of a drift stretch structure according to an embodiment of the invention;

2 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer; 2 shows a schematic cross section through a semiconductor wafer;

3 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 2 nach Aufbringen einer Epitaxieschicht; 3 shows a schematic cross section through the semiconductor wafer according to 2 after application of an epitaxial layer;

4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 3 nach Aufbringen einer Maskierungsschicht; 4 shows a schematic cross section through the semiconductor wafer according to 3 after application of a masking layer;

5 zeigt einen vergrößerten schematischen Querschnitt durch den Halbleiterwafer gemäß 4 nach Einbringen von Fenstern in die Maskierungsschicht; 5 shows an enlarged schematic cross section through the semiconductor wafer according to 4 after introducing windows into the masking layer;

6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 5 nach anisotroper Ätzung einer Grabenstruktur in die Epitaxieschicht; 6 shows a schematic cross section through the semiconductor wafer according to 5 after anisotropic etching of a trench structure into the epitaxial layer;

7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 6 nach Herstellen einer Schicht aus porösem Silizium; 7 shows a schematic cross section through the semiconductor wafer according to 6 after producing a layer of porous silicon;

8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 7 nach Entfernen der porösen Siliziumschicht von den Grabenböden; 8th shows a schematic cross section through the semiconductor wafer according to 7 after removing the porous silicon layer from the trench bottoms;

9 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 8 nach epitaxialem Auffüllen der Grabenstruktur; 9 shows a schematic cross section through the semiconductor wafer according to 8th after epitaxial filling of the trench structure;

10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 9 nach Entfernen der Maskierungsschicht von den Mesastrukturen; 10 shows a schematic cross section through the semiconductor wafer according to 9 after removing the masking layer from the mesa structures;

11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 10 nach Oxidation von Siliziumbrücken in den Zwischenzonen und Bilden einer Siliziumoxidschicht; 11 shows a schematic cross section through the semiconductor wafer according to 10 after oxidation of silicon bridges in the intermediate zones and forming a silicon oxide layer;

12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 11 nach Entfernen der Oxidschicht und Aufbringen einer Vorbelegung; 12 shows a schematic cross section through the semiconductor wafer according to 11 after removing the oxide layer and applying a pre-assignment;

13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 12 nach Eindiffusion des Dotierstoffs der Vorbelegung; 13 shows a schematic cross section through the semiconductor wafer according to 12 after diffusion of the dopant of the pre-assignment;

14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 11 nach Durchführung eines alternativen Herstellungsverfahrens; 14 shows a schematic cross section through the semiconductor wafer according to 11 after carrying out an alternative manufacturing process;

15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 14 nach Eindiffusion der Dotierstoffe der Vorbelegungen; 15 shows a schematic cross section through the semiconductor wafer according to 14 after diffusion of the dopants of the presettings;

16 bis 21 zeigen schematische Querschnitte durch einen Halbleiterwafer zur Herstellung einer weiteren Ausführungsform der Erfindung; 16 to 21 show schematic cross sections through a semiconductor wafer for producing a further embodiment of the invention;

16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 10 nach Freiätzen der Zwischenzonen; 16 shows a schematic cross section through the semiconductor wafer according to 10 after free etching of the intermediate zones;

17 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 16 nach Einbringen einer Vorbelegung in die aufgefüllte Grabenstruktur; 17 shows a schematic cross section through the semiconductor wafer according to 16 after introducing a default in the filled trench structure;

18 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 17 nach Eindiffusion des Dotierstoffs der Vorbelegung; 18 shows a schematic cross section through the semiconductor wafer according to 17 after diffusion of the dopant of the pre-assignment;

19 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 18 nach Auffüllen der Zwischenzone mit einem intrinsisch leitenden Halbleitermaterial; 19 shows a schematic cross section through the semiconductor wafer according to 18 after filling the intermediate zone with an intrinsically conductive semiconductor material;

20 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 18 nach Auffüllen der Zwischenzone mit einem hochohmigen Material; 20 shows a schematic cross section through the semiconductor wafer according to 18 after filling the intermediate zone with a high-resistance material;

21 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 18 nach Auffüllen der Zwischenzonen mit Schichten aus isolierendem und intrinsisch leitendem Material. 21 shows a schematic cross section through the semiconductor wafer according to 18 after filling the intermediate zones with layers of insulating and intrinsically conductive material.

Detaillierte Beschreibung der FigurenDetailed description the figures

1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 1 gemäß einer Ausführungsform der Erfindung. Dieses Halbleiterbauelement 1 ist ein MOS-Feldeffekttransistor nach dem Kompensationsprinzip. Die Erfindung kann jedoch auch auf einen bipolaren Transistor des IGBT-Typs (Insulated Gate Bipolar Transistor) mit lateraler isolierter Gatestruktur eingesetzt werden. Ferner sind Feldeffekthalbleiterbauelemente mit vertikaler Trenchgate-Struktur sowie Hochspan nungsdioden mit dieser Erfindung realisierbar. Ferner können Feldeffektbauelemente und IGBT-Bauelemente mit lateraler Driftstrecke die Erfindung aufweisen. 1 shows a schematic cross section through a semiconductor device 1 according to an embodiment of the invention. This semiconductor device 1 is a MOS field effect transistor according to the compensation principle. However, the invention can also be applied to a bipolar transistor of the insulated gate bipolar transistor (IGBT) type having a lateral insulated gate structure. Furthermore, field effect semiconductor devices with a vertical trench gate structure and high voltage voltage diodes can be realized with this invention. Furthermore, field effect devices and IGBT devices with a lateral drift path can comprise the invention.

Das Halbleiterbauelement 1 gemäß 1 weist einen kristallinen Halbleiterkörper 2 mit einer Driftstreckenstruktur 3 auf. Die Driftstreckenstruktur 3 weist Driftzonen 4 in einer Grabenstruktur 5 mit Grabenwänden 6 auf und Ladungskompensationszonen 7 mit komplementärem Leitungstyp zu den benachbarten Driftzonen 4. Zwischen den Driftzonen 4 und den Ladungskompensationszonen 7 sind hochohmige Zwischenzonen 8 an den Grabenwänden 6 angeordnet.The semiconductor device 1 according to 1 has a crystalline semiconductor body 2 with a drift path structure 3 on. The drift route structure 3 has drift zones 4 in a trench structure 5 with trench walls 6 on and charge compensation zones 7 with complementary conductivity type to the adjacent drift zones 4 , Between the drift zones 4 and the charge compensation zones 7 are high-impedance intermediate zones 8th at the moat walls 6 arranged.

Die an den Grabenwänden 6 angeordneten hochohmigen Zwischenzonen 8 stellen eindeutige und schwerüberbrückbare Grenzen für die unterschiedlichen Dotierstoffe der benachbarten Ladungskompensationszonen 7 und der Driftzonen 4 dar, so dass während der Hochtemperaturherstellung und Fertigung derartiger Halbleiterbauelemente 1 eine Verschiebung der einmal vorgesehenen Grabenwände 6 beispielsweise durch Störstellendiffusion unterbunden bleibt. Die Dimensionierung derartiger Halbleiterbauelemente 1 wird dadurch erleichtert. Dennoch verhindert die Hochohmigkeit der zumindest bereichsweise leitenden Zwischenzonen 8 nicht den Austausch von Ladungsträgern zwischen den Ladungskompensationszonen 7 und den Driftzonen 4, der für die Kompensation und die Sperrfähigkeit der Halbleiterbauelemente 1 trotz hoher Leitfähigkeit der stromführenden Driftzonen 4 des Halbleiterbauelements 1 im Durchschaltfall entscheidend ist.The at the ditch walls 6 arranged high-impedance intermediate zones 8th provide clear and difficult to bridge boundaries for the different dopants of the adjacent charge compensation zones 7 and the drift zones 4 so during high temperature manufacturing and fabrication of such semiconductor devices 1 a shift of the once provided trench walls 6 For example, by impurity diffusion remains suppressed. The dimensioning of such semiconductor devices 1 is made easier. Nevertheless, the high resistance prevents at least partially conductive intermediate zones 8th not the exchange of charge carriers between the charge compensation zones 7 and the drift zones 4 for the compensation and the blocking capability of the semiconductor devices 1 despite high conductivity of the current-carrying drift zones 4 of the semiconductor device 1 in the case of interconnection is crucial.

Die Grabenböden 9 der Grabenstruktur 5 sind dabei frei von Zwischenzonen 8, so dass die Driftzonen 4, die in der Grabenstruktur 5 angeordnet sind mit dem p+-leitenden Material ei nes Substrats 16 elektrisch gekoppelt sind. Die p-leitenden Ladungskompensationszonen 7 werden von den Mesastrukturen 25 gebildet und kontaktieren das p+-leitende Material des Substrats 16.The trench bottoms 9 the trench structure 5 are free of intermediate zones 8th so the drift zones 4 standing in the trench structure 5 are arranged with the p + -conducting material egg nes substrate 16 are electrically coupled. The p-type charge compensation zones 7 are from the mesa structures 25 formed and contact the p + -type material of the substrate 16 ,

Um sicherzustellen, dass bei Hochtemperaturprozessen die unterschiedlich dotierten Bereiche der Driftzonen 4 und der Ladungskompensationszonen 7 nicht ineinander diffundieren, weisen die hochohmigen Zwischenzonen 8 an den Grabenwänden 6 ein diffusionshemmendes Material auf oder bestehen vollkommen aus diffusionshemmendem Material. Dieses hochohmige diffusionshemmende Material kann ein intrinsisch leitendes Halbleitermaterial wie Siliziumkarbid aufweisen. Darüber hinaus ist es möglich, dass die Zwischenzonen 8 ein Zwischenzonenmaterial 14 mit Siliziumbrücken 10 und angelagertem Isolationsmaterial 11 aufweisen, wie es mit dem in 10A vergrößert dargestellten Detailbereich 39 gezeigt wird. Dieses angelagerte Isolationsmaterial 11 kann Siliziumdioxid, Siliziumkarbid oder Siliziumnitrid aufweisen.To ensure that in high-temperature processes, the differently doped areas of the drift zones 4 and the charge compensation zones 7 do not diffuse into each other, have the high-resistance intermediate zones 8th at the moat walls 6 a diffusion-inhibiting material or consist entirely of diffusion-inhibiting material. This high-resistance diffusion-inhibiting material may comprise an intrinsically conductive semiconductor material such as silicon carbide. In addition, it is possible that the intermediate zones 8th an intermediate zone material 14 with silicon bridges 10 and attached insulation material 11 as it is with the in 10A Enlarged detailed area 39 will be shown. This attached insulation material 11 may comprise silicon dioxide, silicon carbide or silicon nitride.

Dieses angelagerte Isolationsmaterial 11 kann durch partielle Oxidation einer porösen Siliziumschicht gebildet werden, wobei das poröse Silizium nicht vollständig durchoxidiert wird, so dass in der Struktur Siliziumbrücken 10 oder Siliziumstege verbleiben, die eine Verbindung der beiden Driftstreckenzonen 4 und 7 darstellen. Diese Zwischenzonen 8 mit alternierenden leitenden und isolierenden Bereichen gewährleistet dadurch einen Ladungsträgertransport zwischen den Driftstreckenzonen 4 und 7. Dies gewährleitstet auch, dass sich keine Ladungsträgerakkumulation an der Grenzfläche Silizium zu porösem Siliziumoxid ausbilden kann, was sonst zu einer Beeinträchtigung der Halbleiterbauelementparameter führen könnte.This attached insulation material 11 can be formed by partial oxidation of a porous silicon layer, wherein the porous silicon is not completely oxidized, so that silicon bridges in the structure 10 or silicon ridges remain that connect the two drift path zones 4 and 7 represent. These intermediate zones 8th with alternating conductive and insulating regions thereby ensuring charge carrier transport between the drift path zones 4 and 7 , This also ensures that no charge carrier accumulation at the interface silicon to porous silicon oxide can form, which could otherwise lead to impairment of the semiconductor device parameters.

Die Siliziumbrücken 10 in den Zwischenzonen 8 stellen somit den Austausch von Ladungsträgern zwischen den Ladungskompensationszonen 7 und den Driftzonen 4 sicher und weisen porosiertes monokristallines Siliziummaterial auf. Die Poren dieses porosierten monokristallinen Siliziums sind in den Zwischenzonen 8 jedoch mit den oben erwähnten angelagerten Isolationsmaterialien 11 aufgefüllt.The silicon bridges 10 in the intermediate zones 8th thus provide the exchange of charge carriers between the charge compensation zones 7 and the drift zones 4 safe and have porosity monocrystalline silicon material. The pores of this porous monocrystalline silicon are in the intermediate zones 8th but with the above-mentioned accumulated insulation materials 11 refilled.

Um eine Hochohmigkeit, die einen Ladungsträgeraustausch zwischen den Driftzonen 4 und den Ladungskompensationszonen 7 nicht behindert, zu realisieren, können die Zwischenzonen 8 auch intrinsisch leitendes Halbleitermaterial aufweisen. Dafür hat sich ein kubisches Siliziumkarbid (c-SiC) bewährt, aus welchem die Zwischenzone 8 besteht oder das zumindest die Grenzflächen zu den Zwischenzonen 8 bedeckt und eine Dicke zwischen wenigen Nanometern und einigen 10 Nanometern aufweisen kann. Ein derartiges Siliziumkarbid besitzt die beiden Eigenschaften, nämlich dass es einerseits hochohmig leitend ist und andererseits diffusionshemmend wirkt und die Diffusion von Störstellen zwischen den Driftzonen 4 und den Ladungskompensationszonen 7 behindert. Ferner können die Zwischenzonen 8 auch eine Schichtung aus isolierenden und leitenden Schichten im Wechsel aufweisen.To a high impedance, the charge carrier exchange between the drift zones 4 and the charge compensation zones 7 not hindered to realize, the intermediate zones can 8th also intrinsically conductive semiconductor material. For a cubic silicon carbide (c-SiC) has proven, from which the intermediate zone 8th or at least the interfaces to the intermediate zones 8th covered and may have a thickness between a few nanometers and some 10 nanometers. Such a silicon carbide has the two properties, namely that it is on the one hand high-resistance conductive and on the other hand acts diffusion-inhibiting and the diffusion of impurities between the drift zones 4 and the charge compensation zones 7 with special needs. Furthermore, the intermediate zones 8th also have a layering of insulating and conductive layers in alternation.

Die Breite bZ der Zwischenzonen 8 ist typischerweise kleiner als die Breite bD der Driftzonen 4 mit bZ < bD und kleiner als die Breite bL der Ladungskompensationszonen 7 mit bZ < bL. Während die Zwischenzonen 8 einige Nanometer bis einige 10 Nanometer breit sind, sind die Driftzonen 4 sowie die Ladungskompensationszonen 7 einige Mikrometer bis wenige Mikrometer, vorzugsweise einige 100 Nanometer breit. Ferner ist die Tiefe h der Grabenstruktur 5 der Durchbruchspannung des Halbleiterbauelements 1 angepasst.The width b Z of the intermediate zones 8th is typically smaller than the width b D of the drift zones 4 with b Z <b D and smaller than the width b L of the charge compensation zones 7 with b Z <b L. While the intermediate zones 8th a few nanometers to several tens of nanometers wide, are the drift zones 4 and the charge compensation zones 7 a few micrometers to a few micrometers, preferably a few hundred nanometers wide. Further, the depth h of the trench structure is 5 the breakdown voltage of the semiconductor device 1 customized.

Trotz der relativ hohen Konzentration an Störstellen in den n-leitenden Driftzonen 4 und in den p-leitenden Ladungskompensationszonen 7, ist die Netto-Dotierstoffdosis CD in einem Bereich, der eine Driftzone 4, eine Ladungskompensationszone 7 und die dazwischenliegende Zwischenzone 8 umfasst, in lateraler Richtung kleiner als die Durchbruchsladung CL mit CD ≤ CL von Silizium, wobei CL etwa 2 × 1012 cm–2 ist. Aufgrund der diffusionshemmenden Wirkung der Zwischenzonen 8 können die Driftzonen 4 oder die Ladungskompensationszonen 7 oder beide Zonen Dotierstoffatome aufweisen, deren Diffusionskoeffizient größer ist als die Diffusionskoeffizienten von Phosphor, Arsen oder Bor, ohne dass sich die vorgegebenen Grenzen zwischen Driftzonen 4 und Ladungskompensationszonen 7 verschieben.Despite the relatively high concentration of impurities in the n-type drift zones 4 and in the p-type charge compensation zones 7 , the net dopant dose C D is in a region that is a drift zone 4 , a charge compensation zone 7 and the intervening intermediate zone 8th comprises, in the lateral direction, smaller than the breakdown charge C L with C D ≦ C L of silicon, where C L is about 2 × 10 12 cm -2 . Due to the diffusion-inhibiting effect of the intermediate zones 8th can the drift zones 4 or the charge compensation zones 7 or both zones have dopant atoms whose diffusion coefficient is greater than the diffusion coefficients of phosphorus, arsenic or boron without the given boundaries between drift zones 4 and charge compensation zones 7 move.

Bei dieser Ausführungsform der Erfindung weist das Halbleiterbauelement 1 Ladungskompensationszonen 7 auf, die aus Mesastrukturen 25 bestehen und ein epitaxial aufgewachsenes Halbleitermaterial aufweisen, während die Driftzonen 4 in aufgefüllten Grabenstrukturen 5 angeordnet sind. Auch dieses aufgefüllte Material ist weitgehend monokristallin aufgebaut und durch epitaxiales Wachstum in die Grabenstrukturen 5 eingefügt worden. Die Mesastrukturen 25 können bereits dotiertes Material aufweisen oder auch durch Dotierung von intrinsisch leitendem Halbleitermaterial entstanden sein. Dazu können die Ladungskompensationszonen 7 Aluminium aufweisen, das einen höheren Diffusionskoeffizient als Bor besitzt. Die n-leitenden Driftzonen 4 können ihrerseits Störstellenatome aus Selen oder Schwefel aufweisen, die höhere Diffusionskoeffizienten besitzen als Phosphor oder Arsen, die üblicherweise für n-leitende Zonen in der Halbleitertechnik eingesetzt werden.In this embodiment of the invention, the semiconductor device 1 Charge compensation zones 7 on, made of mesa structures 25 consist and have an epitaxially grown semiconductor material, while the drift zones 4 in on filled trench structures 5 are arranged. Also, this filled material is largely monocrystalline and by epitaxial growth in the trench structures 5 been inserted. The mesa structures 25 may already have doped material or be formed by doping of intrinsically conductive semiconductor material. These can be the charge compensation zones 7 Aluminum having a higher diffusion coefficient than boron. The n-type drift zones 4 may themselves have impurity atoms of selenium or sulfur, which have higher diffusion coefficients than phosphorus or arsenic, which are commonly used for n-type regions in semiconductor technology.

Das in 1 gezeigte Halbleiterbauelement 1 nach dem Kompensationsprinzip und lateraler Gatestruktur ist auf einem n+-leitenden Substrat 16 aufgebaut und weist auf einer Rückseite 22 des Halbleiterkörpers 2 eine Metallisierung 28 für einen Kontakt C auf. Nahe der Oberseite 24 des Halbleiterkörpers 2 sind Bodyzonen 29 eingebracht, die mit den Ladungskompensationszonen 7 elektrisch in Verbindung stehen. Innerhalb der Bodyzonen 29 sind hochdotierte Anschlusszonen 30 angeordnet, die von einer Metallisierung 31 kontaktiert werden, wobei die Metallisierung 31 die pn-Übergänge zwischen den hochdotierten Anschlusszonen 30 und den Bodyzonen 29 überbrückt. Ferner ist die Metallisierung 31 mit einem Kontakt E elektrisch verbunden.This in 1 shown semiconductor device 1 after the compensation principle and lateral gate structure is on an n + -type substrate 16 constructed and points to a back 22 of the semiconductor body 2 a metallization 28 for a contact C on. Near the top 24 of the semiconductor body 2 are body zones 29 introduced with the charge compensation zones 7 communicate electrically. Within the body zones 29 are highly doped connection zones 30 arranged by a metallization 31 be contacted, with the metallization 31 the pn junctions between the heavily doped junction zones 30 and the body zones 29 bridged. Further, the metallization 31 electrically connected to a contact E.

Auf der Oberseite 24 des Halbleiterkörpers 2 sind ferner Gateoxidschichten 32 angeordnet, auf denen Gateelektroden 33, die mit einem Gatekontakt G in Verbindung stehen, abgeschieden. Die Gateelektroden 33 sind über Zwischenoxidschichten 34 von der Metallisierung 31 isoliert und steuern über die Gateoxidschicht 32 Kanäle in den Bodyzonen 39 zwischen den Anschlusszonen 30 und den Driftzonen 4. Bevor jedoch das Gateoxid 32, die Gateelektrode 33, das Zwischenoxid 34 und die Metallisierung 31 für eine derartige Halbleiterbauelementstruktur aufgebracht werden können, wird zunächst zur Herstellung von mehreren Halbleiterchips für derartige Halbleiterbauelemente 1 mit Grabenstruktur 5 das nachfolgende Verfahren durchgeführt.On the top 24 of the semiconductor body 2 are also gate oxide layers 32 arranged on which gate electrodes 33 , which are in communication with a gate contact G, deposited. The gate electrodes 33 are over intermediate oxide layers 34 from the metallization 31 isolated and controlled via the gate oxide layer 32 Channels in the body zones 39 between the connection zones 30 and the drift zones 4 , But before the gate oxide 32 , the gate electrode 33 , the intermediate oxide 34 and the metallization 31 For such a semiconductor device structure can be applied, is first for the production of a plurality of semiconductor chips for such semiconductor devices 1 with trench structure 5 the following procedure is performed.

Zunächst wird auf einer Oberseite 21 eines n+-leitenden Substrats 16 eine Epitaxieschicht 23 für Ladungskompensationszonen 7 abgeschieden. In die Epitaxieschicht 23 wird eine Grabenstruktur 5 eingebracht und die Grabenwände 6 mit einem Zwischenzonenmaterial 14 belegt. Danach wird die Grabenstruktur 5 mit einem intrinsisch leitenden monokristallinen Halbleitermaterial 15 aufgefüllt. Schließlich wird das intrinsisch leitende Material der Grabenstruktur 5 mit einem Dotierstoff, der vorzugsweise einen höheren Diffusionskoeffizienten als Bor oder Phosphor aufweist, dotiert. Im Fall einer n-dotierten Driftzone kann aber genauso gut Phosphor eingesetzt werden. Danach kann dann auf der Oberseite 24 des Halbleiterkörpers 2 bzw. auf der damit hergestellten Driftstreckenstruktur 3 ein Halbleiterbauelement 1, wie es in 1 gezeigt wird, vollendet werden.First, on a top 21 an n + -type substrate 16 an epitaxial layer 23 for charge compensation zones 7 deposited. Into the epitaxial layer 23 becomes a trench structure 5 introduced and the trench walls 6 with an interzone material 14 busy. Then the trench structure becomes 5 with an intrinsically conductive monocrystalline semiconductor material 15 refilled. Eventually, the intrinsic conductive material becomes the trench structure 5 doped with a dopant, which preferably has a higher diffusion coefficient than boron or phosphorus. In the case of an n-doped drift zone, phosphorus can just as well be used. After that then can on the top 24 of the semiconductor body 2 or on the drift path structure produced therewith 3 a semiconductor device 1 as it is in 1 is shown to be completed.

2 bis 13 zeigen schematische Querschnitte durch einen Halbleiterwafer 13 bei der Herstellung einer Driftstreckenstruktur 3. 2 to 13 show schematic cross sections through a semiconductor wafer 13 in the manufacture of a drift path structure 3 ,

2 zeigt dazu einen schematischen Querschnitt durch einen Halbleiterwafer 13, der ein n+-leitendes Substrat 16 bildet und eine Oberseite 21 sowie eine Rückseite 22 aufweist. 2 shows a schematic cross section through a semiconductor wafer 13 , which is an n + -type substrate 16 forms and a top 21 as well as a backside 22 having.

3 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 2 nach Aufbringen einer Epitaxieschicht 23. Dabei weist die Epitaxieschicht 23 ein Kompensationszonenmaterial 12 auf, das ebenfalls p-leitend dotiert ist, jedoch eine geringere Konzentration an Akzeptoren aufweist als das Substrat 16. Die Dicke h der Epitaxieschicht 23 ist dabei an die Sperrspannung des zu bildenden Halbleiterbauelements angepasst. Das p-leitende Kompensationszonenmaterial 12 ist Grundlage der zu bildenden Ladungskompensationszonen. Um derartige Ladungskompensationszonen als Mesastrukturen zu bilden wird zunächst auf die Oberseite 24 des Halbleiterkörpers 2 eine Maskierungsschicht aufgebracht. 3 shows a schematic cross section through the semiconductor wafer 13 according to 2 after application of an epitaxial layer 23 , In this case, the epitaxial layer has 23 a compensation zone material 12 which is also doped p-type, but has a lower concentration of acceptors than the substrate 16 , The thickness h of the epitaxial layer 23 is adapted to the blocking voltage of the semiconductor component to be formed. The p-type compensation zone material 12 is the basis of the charge compensation zones to be formed. To form such charge compensation zones as mesa structures is first on the top 24 of the semiconductor body 2 applied a masking layer.

4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 3 nach Aufbringen einer Maskierungsschicht 17. Diese auch als Hartmaske bezeichnete Maskierungsschicht 17 kann auch lagenweise aus einer Siliziumoxidlage und einer darauf abgeschiedenen strukturierten Polysiliziumlage aufgebaut sein, wobei die strukturierte Polysiliziumlage dazu dient, die Maskierungsschicht 17 aus Siliziumoxid zu strukturieren. 4 shows a schematic cross section through the semiconductor wafer 13 according to 3 after application of a masking layer 17 , This masking layer, also referred to as a hard mask 17 may also be constructed in layers of a silicon oxide layer and a patterned polysilicon layer deposited thereon, the structured polysilicon layer serving to form the masking layer 17 to structure from silicon oxide.

5 zeigt einen vergrößerten schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 4 nach Einbringen von Fenstern 18 in die Maskierungsschicht 17. Dazu wird die ätzresistente und maskierende Maskierungsschicht 17 derart strukturiert, dass das Driftstreckenmaterial 12 in den Bereichen abgedeckt bleibt, in denen keine Grabenstruktur einzubringen ist, und dass Fenster 18 in den Bereichen entstehen, in denen Grabenstrukturen einzubringen sind. 5 shows an enlarged schematic cross section through the semiconductor wafer 13 according to 4 after introducing windows 18 in the masking layer 17 , For this purpose, the etching-resistant and masking masking layer is used 17 structured such that the drift path material 12 remains covered in areas where no trench structure is to be incorporated, and that windows 18 arise in the areas in which trench structures are to be introduced.

6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 5 nach anisotroper Ätzung einer Grabenstruktur in die Epitaxieschicht 23. Dabei bleiben unterhalb der strukturierten Maskierungsschicht 17 Mesastrukturen 25 stehen, die aus der p-leitenden Epitaxieschicht 23 aufgebaut sind. Die Grabenstruktur 5 wird derart tief durch anisotrope Ätzung in Pfeilrichtung A eingebracht, dass die Grabenböden 9 der Grabenstruktur 5 in das n+-leitende Substrat 16 hineinragen. Sowohl die Grabenwände 6 als auch die Grabenböden 9 werden von monokristallinem Silizium gebildet. Dazu wird als anisotropes Ätzverfahren ein reaktives Ionenätzverfahren eingesetzt, bei dem mittels Trockenätzung in Pfeilrichtung A ausgerichteten reaktiven Ionen eines Plasmas mit dem Siliziumkristallmaterial reagieren und flüchtige Re aktionsprodukte wie – je nach verwendeter Ätzchemie – z. B. Siliziumfluoride oder Siliziumchloride bilden. 6 shows a schematic cross section through the semiconductor wafer 13 according to 5 after anisotropic etching of a trench structure into the epitaxial layer 23 , In doing so, they remain below the structured masking layer 17 mesas 25 stand out from the p-type epitaxial layer 23 are constructed. The trench structure 5 gets so deep introduced by anisotropic etching in the direction of arrow A that the trench bottoms 9 the trench structure 5 into the n + -type substrate 16 protrude. Both the moat walls 6 as well as the trench bottoms 9 are formed by monocrystalline silicon. For this purpose, a reactive Ionenätzverfahren is used as the anisotropic etching process in which respond by dry etching in the direction of arrow A aligned reactive ions of a plasma with the silicon crystal material and volatile Re action products as - depending on the etching chemistry used - z. B. silicon fluorides or silicon chlorides.

7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 6 nach Herstellen einer Schicht 19 aus porösem Silizium. Diese Schicht 19 aus porösem Silizium bedeckt die Grabenwände 6 und den Grabenboden 9. Eine derartige poröse Schicht 19 kann mit Hilfe einer anodischen Ätzung erreicht werden. Dazu können einem anodischen Oxidationsbad geringe Mengen einer gepufferten Flusssäure zugegeben werden, so dass anodische Oxidation und anschließende Ätzung eine derartige poröse Schicht 19 bilden. Die prinzipielle Struktur einer derartigen porösen Schicht 19 zeigt 7A für den Detailbereich 35 in 7. Dazu ist das gleitende Kompensationszonenmaterial 12 der Ladungskompensationszonen 7, die hier als Mesastrukturen 25 vorhanden sind und die Grabenwände 6 in 7 bilden, von der Grabenwandseite 6 aus offenporig angeätzt, wobei die Schicht 19 neben monokristallinen Siliziumbrücken 10 Poren 40 aufweist. 7 shows a schematic cross section through the semiconductor wafer 13 according to 6 after making a layer 19 made of porous silicon. This layer 19 made of porous silicon covers the trench walls 6 and the trench bottom 9 , Such a porous layer 19 can be achieved by means of an anodic etching. For this purpose, small amounts of a buffered hydrofluoric acid may be added to an anodic oxidation bath, so that anodic oxidation and subsequent etching such a porous layer 19 form. The principal structure of such a porous layer 19 shows 7A for the detail area 35 in 7 , This is the sliding compensation zone material 12 the charge compensation zones 7 here as mesa structures 25 are present and the moat walls 6 in 7 form, from the trench wall side 6 etched from porous, with the layer 19 in addition to monocrystalline silicon bridges 10 pore 40 having.

8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 7 nach Entfernen der porösen Siliziumschicht 19 von den Grabenböden 9. Somit weisen in 8 nur noch die Grabenwände 6 die poröse Schicht 19 auf, die jedoch mit ihren porösen Siliziumstrukturen nach wie vor im feinkristallinen Bereich monokristallin geblieben ist. Somit kann vom Grabenboden 9 aus und auch von den Grabenwänden 6 aus ein monokristallines epitaktisches Wachstum von Silizium erfolgen, nachdem in Pfeilrichtung B die Grabenböden 9 von porösem Material befreit sind. 8th shows a schematic cross section through the semiconductor wafer 13 according to 7 after removal of the porous silicon layer 19 from the ditches floors 9 , Thus, in 8th only the moat walls 6 the porous layer 19 which, however, remained monocrystalline with its porous silicon structures in the fine-crystalline region. Thus, from the trench bottom 9 from and also from the moat walls 6 from a monocrystalline epitaxial growth of silicon, after in the direction of arrow B, the trench bottoms 9 are freed from porous material.

9 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 8 nach epitaxialem Auffüllen der Grabenstruktur 5. Dabei wird in dieser Ausführungsform der Erfindung die Grabenstruktur 5 mit einem intrinsisch i-leitenden Halbleitermaterial 15 aufgefüllt. 9 shows a schematic cross section through the semiconductor wafer 13 according to 8th after epitaxial filling of the trench structure 5 , In this case, in this embodiment of the invention, the trench structure 5 with an intrinsically i-type semiconductor material 15 refilled.

10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 9 nach einem eventuellen Rückpolierschritt und Entfernen der noch in 9 vorhandenen Maskierungsschicht 17 von den Mesastrukturen 25. Damit ist die Oberseite 24 des Halbleiterkörpers 2 sowohl im Mesastrukturbereich 25 als auch im Grabenstrukturbereich 2 sowie in den Bereichen der künftigen Zwischenzonen (8) frei zugänglich. 10 shows a schematic cross section through the semiconductor wafer 13 according to 9 after a possible polishing step and removing the still in 9 existing masking layer 17 from the mesa structures 25 , This is the top 24 of the semiconductor body 2 both in the mesa area 25 as well as in the trench structure area 2 as well as in the areas of future intermediate zones ( 8th ) freely accessible.

Die Zwischenzone (8) weist, wie 10A als Vergrößerung des Detailbereichs 36 zeigt, monokristalline Siliziumbrücken 10 mit Poren 40 zwischen den intrinsisch leitenden Bereichen der i-leitenden Grabenstruktur 5 und dem p-leitenden Bereichen der Ladungskompensationszonen 7 auf. Da die Zwischenzonen (8) noch nicht vollendet sind, werden sie wie die noch nicht vollendeten Driftzonen (4) mit Bezugszeichen in Klammern gekennzeichnet.The intermediate zone ( 8th ) shows how 10A as an enlargement of the detail area 36 shows monocrystalline silicon bridges 10 with pores 40 between the intrinsically conducting regions of the i-type trench structure 5 and the p-type regions of the charge compensation zones 7 on. Since the intermediate zones ( 8th ) are not completed, they become like the not yet completed drift zones ( 4 ) marked with reference numerals in parentheses.

11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 10 nach Oxidation der Siliziumbrücken 10 in den Zwischenzonen 8 und Bilden einer Siliziumoxidschicht 27 an der Oberseite 24 des Halbleiterkörpers 2. Bei dieser Oxidation des Halbleiterwafers 13 werden die Poren 40 in den Zwischenzonen 8 durch teilweise Oxidation der Siliziumbrücken 10 mit Isolationsmaterial 11 aus Siliziumoxid zumindest teilweise und vorzugsweise vollständig aufgefüllt, während sich gleichzeitig auf der Oberseite 24 des Halbleiterkörpers 2 eine zusätzliche Oxidschicht 27 bildet, die nachfolgend entfernt wird. 11 shows a schematic cross section through the semiconductor wafer 13 according to 10 after oxidation of the silicon bridges 10 in the intermediate zones 8th and forming a silicon oxide layer 27 at the top 24 of the semiconductor body 2 , In this oxidation of the semiconductor wafer 13 become the pores 40 in the intermediate zones 8th by partial oxidation of the silicon bridges 10 with insulation material 11 made of silica at least partially and preferably completely filled while at the same time on the top 24 of the semiconductor body 2 an additional oxide layer 27 forms, which is subsequently removed.

Dazu zeigt 11A einen Detailbereich 37 der Zwischenzone 8, wobei Siliziumbrücken 10 dafür sorgen, dass ein Ladungsträgeraustausch zwischen den Ladungskompensationszonen 7 und den noch zu dotierenden und zu bildenden Driftzonen (4) ermöglicht wird, die in diesem Fertigungszustand jedoch intrinsisch leitendes Silizium aufweisen. In 11A sind Bereiche aus Halbleitermaterial schraffiert, um die Siliziumbrücken 10 von dem angelagerten Isolationsmaterial 11 in Form von Siliziumoxid abzuheben.In addition shows 11A a detail area 37 the intermediate zone 8th , where silicon bridges 10 Ensure that a charge carrier exchange between the charge compensation zones 7 and the still to be doped and formed drift zones ( 4 ), but in this state of manufacture have intrinsically conductive silicon. In 11A For example, areas of semiconductor material are hatched to the silicon bridges 10 from the deposited insulation material 11 in the form of silicon oxide.

12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 11 nach Entfernen der Oxidschicht 27 von der Oberseite 24 des Halbleiterkörpers 2 und nach Aufbringen einer Vorbelegungsschicht 20. Dabei wird die Vorbelegungsschicht 20 mittels Maskierungstechnik nur an der Oberseite der intrinsischen Schichten 9 aufgebracht. Durch Verwendung z. B. einer Fotolackmaske in Kombination mit einer Ionenimplantation können dabei geringe Fertigungsstreuungen erreicht werden. Diese Vorbelegungsschicht 20 ist n+-leitend und wird durch Ionenimplantation von vorzugsweise schnell diffundierenden Atomen wie Selen oder Schwefel gebildet. Mit diesen schnell diffundierenden Dotierstoffen Selen oder Schwefel ist es möglich, die volle Tiefe h in einem Nachdiffusionsprozess von den intrinsisch leitenden Eigenschaften zu einem n-leitenden Material zu überführen. Dabei begrenzt die diffusionshemmende Zwischenzone 8, die teilweise aus p-leitenden Siliziumbrücken und teilweise aus diffusionshemmendem Isolationsmaterial besteht, die Ausbreitung der Dotierstoffe über diese Zwischenzone 8 hinaus. Somit ist gewährleistet, dass die einmal vorgegebene Geometrie der Driftzellen (4) nicht oder nur sehr gering überschritten wird. 12 shows a schematic cross section through the semiconductor wafer 13 according to 11 after removing the oxide layer 27 from the top 24 of the semiconductor body 2 and after applying a pre-emptive layer 20 , This is the default layer 20 using masking technique only at the top of the intrinsic layers 9 applied. By using z. As a photoresist mask in combination with an ion implantation small manufacturing variations can be achieved. This default layer 20 is n + -type and is formed by ion implantation of preferably fast-diffusing atoms such as selenium or sulfur. With these fast-diffusing dopants selenium or sulfur, it is possible to convert the full depth h in a post-diffusion process of the intrinsically conductive properties to an n-type material. This limits the diffusion-inhibiting intermediate zone 8th , which consists partly of p-type silicon bridges and partly of diffusion-inhibiting insulation material, the Ausbrei tion of the dopants via this intermediate zone 8th out. This ensures that the geometry of the drift cells ( 4 ) is not or only very slightly exceeded.

13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 12 nach Eindiffusion des Dotierstoffs der Vorbelegungsschicht. Dazu wird der Halbleiterwafer 13 auf Diffusionstemperaturen TD zwischen 900°C ≤ TD ≤ 1100°C aufgeheizt, wobei die Diffusionszeit deutlich geringer ist als bei herkömmlichen Dotierstoffen wie Phosphor oder Arsen, zumal bei der Vorbelegung als Dotierstoff vorzugsweise Selen oder Schwefel eingesetzt wird, der eine deutlich höhere Diffusionskonstante aufweist als Phosphor oder Arsen. 13 shows a schematic cross section through the semiconductor wafer 13 according to 12 after diffusion of the dopant of the pre-coating layer. For this purpose, the semiconductor wafer 13 heated to diffusion temperatures T D between 900 ° C ≤ T D ≤ 1100 ° C, the diffusion time is significantly lower than conventional dopants such as phosphorus or arsenic, especially in the pre-assignment as a dopant preferably selenium or sulfur is used, which has a significantly higher diffusion constant has as phosphorus or arsenic.

14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 11 nach Durchführung eines alternativen Herstellungsverfahrens. Bei diesem Herstellungsverfahren wird auf die Oberseite 21 des Halbleiterwafers 13 eine Epitaxieschicht 23 aufgebracht, die eine intrinsische Leitfähigkeit aufweist, so dass weder die Ladungskompensationskonzentration (7) noch die Driftzonen (4) ihre endgültige Störstellenkonzentration aufweisen. Vielmehr wird sowohl für die Epitaxieschicht 23 als auch für die Grabenstruktur 5 lediglich ein intrinsisch-leitendes Material aufgewachsen. 14 shows a schematic cross section through the semiconductor wafer 13 according to 11 after performing an alternative manufacturing process. In this manufacturing process is on top 21 of the semiconductor wafer 13 an epitaxial layer 23 having an intrinsic conductivity such that neither the charge compensation concentration ( 7 ) nor the drift zones ( 4 ) have their final impurity concentration. Rather, both for the epitaxial layer 23 as well as for the trench structure 5 grown only an intrinsic-conductive material.

Die Zwischenzonen 8 bleiben dabei weitgehend unverändert und bestehen aus einem Material mit Siliziumbrücken und angelagerten Isolationsmaterial, um eine Diffusionssperre zu erreichen, die dennoch über die Siliziumbrücken die Möglichkeit des Ladungsträgeraustauschs bietet. Da nun sowohl die Bereiche, die für die Ladungskompensationszonen (7) und die Driftzonen (4) vorgesehen sind, lediglich intrinsische Leitfähigkeit aufweisen, werden zwei verschiedene Vorbelegungsschichten 20 auf der Oberseite 24 des Halbleiterkörpers 2 eingebracht, nämlich eine p+-leitende Vorbelegung und eine n+-leitende Vorbelegung. Die p-leitende Vorbelegung wird dabei durch Maskierung in den Ladungskompensationszonen (7), die n-leitende in den Driftzonen (4) erzeugt. Für die p+-leitende Vorbelegung wird als Dotierstoff beispielsweise Aluminium eingesetzt, das schnell diffundierend ist. Für die n+-leitende Vorbelegung wird eine Selen- oder Schwefeldotierung vorgesehen. Bei einer entsprechenden Eindiffusionstemperatur, wie sie oben bereits erwähnt wurde, können dann die Dotierstoffe sowohl die Ladungskompensationszonen 7 als auch die Driftzonen 4 erzeugen. Dieses zeigt die 15.The intermediate zones 8th remain largely unchanged and consist of a material with silicon bridges and deposited insulation material in order to achieve a diffusion barrier, which nevertheless offers the possibility of charge carrier exchange via the silicon bridges. Since now both the areas that are responsible for the charge compensation zones ( 7 ) and the drift zones ( 4 ) have only intrinsic conductivity, become two different Vorbelegungsschichten 20 on the top 24 of the semiconductor body 2 introduced, namely a P + -conducting pre-assignment and an N + -conducting default. The p-type default is masked in the charge compensation zones ( 7 ), the n-type in the drift zones ( 4 ) generated. For example, aluminum is used as the dopant for the p + -leading, which is fast diffusing. For the n + -type default, a selenium or sulfur doping is provided. At a corresponding indiffusion temperature, as already mentioned above, the dopants can then both the charge compensation zones 7 as well as the drift zones 4 produce. This shows the 15 ,

15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 14 nach Eindiffusion der Dotierstoffe der Vorbelegungen 20, wie sie in 14 zu sehen sind. 15 shows a schematic cross section through the semiconductor wafer 13 according to 14 after diffusion of the dopants of the pre-assignments 20 as they are in 14 you can see.

Die Vorbelegungen, wie sie in 14 zu sehen sind, können mittels Ionenimplantation erfolgen, was eine genaue Einstellung des Kompensationsgrads ermöglicht. Wenn außerdem dafür gesorgt wird, dass für die spezielle Struktur der Zwischenzonen 8 eine Diffusionshemmung gegeben ist, kann davon ausgegangen werden, dass eine sehr präzise und ausgeglichene Kompensationsmöglichkeit mit diesem Verfahren geschaffen ist.The pre-assignments, as in 14 can be seen by ion implantation, which allows a precise adjustment of the degree of compensation. Moreover, if it is ensured that for the special structure of the intermediate zones 8th Diffusion inhibition is given, it can be assumed that a very precise and balanced compensation option is created with this method.

16 bis 21 zeigen schematische Querschnitte durch den Halbleiterwafer 13 zur Herstellung weiterer Ausführungsformen der Erfindung. 16 to 21 show schematic cross sections through the semiconductor wafer 13 for producing further embodiments of the invention.

16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 10 nach Freiätzen der Zwischenzonen 8 zu freigeätzten Zwischenzonen 26. Im Unterschied zu dem vorher beschriebenen Verfahren anhand der 2 bis 13 wird nun die Eigenschaft des porösen Siliziums genutzt, um mit einer drastisch höheren Ätzrate als bei kri stallinem Silizium den Bereich der Zwischenzonen 8 frei von Silizium zu ätzen, so dass keine Siliziumbrücken mehr zwischen der geplanten Ladungsträgerkompensationszone 7 und den Driftzonen (4) vorhanden sind. 16 shows a schematic cross section through the semiconductor wafer 13 according to 10 after free etching of the intermediate zones 8th to be etched intermediate zones 26 , In contrast to the previously described method based on 2 to 13 Now, the property of the porous silicon is used to the area of the intermediate zones with a drastically higher etching rate than in kri-crystalline silicon 8th free of silicon etch, leaving no silicon bridges between the planned charge carrier compensation zone 7 and the drift zones ( 4 ) available.

Außerdem ist die Abgrenzung nun deutlich stärker, zumal die Mesastrukturen von den zwischenzeitlich gefüllten Grabenstrukturen 5 durch einen Spalt in Form der frei geätzten Zwischenzonen 26 eine diffusionshemmende Trennung aufweisen. Wenn auch in 16 bereits die Ladungskompensationszonen 7 p-leitendes Material aufweisen, so können dennoch auch hier zunächst die für die Ladungskompensation vorgesehenen Bereiche intrinsisch leitend ausgebildet sein und anschließend mit einer entsprechenden Vorbelegung und Eindiffusion von Dotierstoffatomen dotiert werden.In addition, the demarcation is now much stronger, especially since the mesa structures of the now filled trench structures 5 through a gap in the form of the free etched intermediate zones 26 have a diffusion-inhibiting separation. Although in 16 already the charge compensation zones 7 Even here, however, the areas provided for the charge compensation may be formed intrinsically conductive and then doped with a corresponding pre-emption and diffusion of dopant atoms.

Um ein Freiätzen der Zwischenzonen 26 zu erreichen wird die unterschiedliche Nassätzrate beim isotropen Ätzen von monokristallinen massiven Bereichen aus Halbleitermaterial und den porösen Bereichen der Schicht 19 auf den Grabenwänden 6 genutzt. Das Verhältnis der unterschiedlichen Ätzraten von massivem monokristallinem Silizium und porösem monokristallinem Silizium beträgt je nach verwendeter Ätzchemie und dem Porosierungsgrad bis etwa 1 zu 100000, so dass die Zwischenzonenbereiche 26 mit einer vielfach höheren Geschwindigkeit entfernt werden können.To freeze the intermediate zones 26 the different wet etch rate is achieved in the isotropic etching of monocrystalline massive areas of semiconductor material and the porous areas of the layer 19 on the moat walls 6 used. The ratio of the different etching rates of solid monocrystalline silicon and porous monocrystalline silicon is up to about 1 to 100,000, depending on the etching chemistry used and the degree of porosity, so that the intermediate zone areas 26 can be removed at a much higher speed.

Dabei wird gleichzeitig die Oberfläche 24 des Halbleiterkörpers 2 und damit die Epitaxieschicht 23 in ihrer Dicke vermindert. Unter der Voraussetzung, dass bereits die Ladungskompensationszonen 7 mit p-leitendem Störstellenmaterial beim Herstellen der Epitaxie 23 versorgt wurden, kann nun das intrinsische Material in den Grabenstrukturen dotiert werden, wobei die frei geätzten Zwischenzonen 26 eine Diffusionshemmung darstellen. Diese Diffusionshemmung kann noch verbessert werden, wenn die Flächen der frei geätzten Zwischenzonen 26 mit einer Siliziumkarbidschicht belegt werden.At the same time the surface becomes 24 of the semiconductor body 2 and thus the epitaxial layer 23 reduced in thickness. Assuming that already the charge compensation zones 7 with p-type impurity material in making epitaxy 23 were supplied, the intrinsic material can now be doped in the trench structures the, with the free etched intermediate zones 26 represent a diffusion inhibition. This diffusion inhibition can be further improved if the surfaces of the free etched intermediate zones 26 be covered with a silicon carbide layer.

17 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 16 nach Einbringen einer Vorbelegung 20 in die aufgefüllte Grabenstruktur 5. Auch diese Vorbelegung 20 kann wiederum mit Hilfe einer Ionenimplantation exakt eingestellt werden, so dass die Dotierstoffdosis der oben erwähnten Forderung für die Durchbruchsladung für Silizium entspricht. 17 shows a schematic cross section through the semiconductor wafer 13 according to 16 after introducing a preallocation 20 into the filled trench structure 5 , Also this pre-assignment 20 In turn, it can be precisely adjusted with the aid of an ion implantation, so that the dopant dose corresponds to the above-mentioned requirement for silicon breakdown charge.

18 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 17 nach Eindiffusion des Dotierstoffs der Vorbelegung. Diese Eindiffusion erfolgt wiederum bei den Temperaturen, die bereits oben erwähnt wurden, so dass nun die endgültige Dotierung der Driftzellen 4 abgeschlossen ist und durch die frei geätzten Zwischenzonen 26 ein für Ladungsträger unüberbrückbarer Abstand entsteht. Dieser wird nun hochohmig aufgefüllt, indem die frei geätzte Zwischenzone 26 zu einer hochohmigen Zwischenzone 8 aufgefüllt wird. Dieses kann auf unterschiedliche Weise geschehen, wie es die 19 bis 21 zeigen. 18 shows a schematic cross section through the semiconductor wafer 13 according to 17 after diffusion of the dopant of the pre-assignment. This indiffusion takes place again at the temperatures already mentioned above, so that now the final doping of the drift cells 4 is completed and through the free etched intermediate zones 26 an unbridgeable gap for charge carriers arises. This is now filled with high resistance, by the free etched intermediate zone 26 to a high-resistance intermediate zone 8th is replenished. This can be done in different ways, like the 19 to 21 demonstrate.

19 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 18 nach Auffüllen der Zwischenzone 8 mit einem intrinsisch leitenden Halbleitermaterial 15. Das intrinsisch leitende Halbleitermaterial 15 ist gegenüber den dotierten Ladungsträgerkompensationszonen 7 und Driftzonen 4 hochohmig, so dass ein Ladungsaustausch möglich ist. 19 shows a schematic cross section through the semiconductor wafer 13 according to 18 after filling the intermediate zone 8th with an intrinsically conductive semiconductor material 15 , The intrinsically conductive semiconductor material 15 is opposite to the doped carrier compensation zones 7 and drift zones 4 high impedance, so that a charge exchange is possible.

20 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 18 nach Auffüllen der Zwischenzone 8 mit einem hochohmigen Material, in diesem Fall mit Siliziumkarbid SiC. Durch das Auffüllen mit Siliziumkarbid SiC, das ebenfalls ein Halbleitermaterial, jedoch mit hochohmigen Eigenschaften, darstellt, wird wiederum gewährleistet, dass ein Austausch von Ladungsträgern zwischen den Ladungskompensationszonen 7 und den Driftzonen 4 sichergestellt ist. 20 shows a schematic cross section through the semiconductor wafer 13 according to 18 after filling the intermediate zone 8th with a high-resistance material, in this case silicon carbide SiC. By filling with silicon carbide SiC, which is also a semiconductor material, but with high-impedance properties, in turn, ensures that an exchange of charge carriers between the charge compensation zones 7 and the drift zones 4 is ensured.

21 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 13 gemäß 18 nach Auffüllen der Zwischenzonen mit Schichten aus isolierendem Material 11 und intrinsisch leitendem Material 10. Dazu zeigt 21A den in 21 gekennzeichneten Detailbereich 38, der deutlich macht, dass Siliziumbrücken 10 aus intrinsischem Material die Ladungskompensationszonen 7 und Driftzonen 4 hochohmig verbinden und einen Ladungsträgeraustausch ermöglichen. Dazu sind die Bereiche aus Halbleitermaterial schraffiert dargestellt, während die Bereiche aus Isolationsmaterial 11 nicht schraffiert sind. 21 shows a schematic cross section through the semiconductor wafer 13 according to 18 after filling the intermediate zones with layers of insulating material 11 and intrinsically conductive material 10 , In addition shows 21A the in 21 marked detail area 38 that makes it clear that silicon bridges 10 from intrinsic material the charge compensation zones 7 and drift zones 4 connect with high impedance and allow a charge carrier exchange. For this purpose, the areas of semiconductor material are shown hatched, while the areas of insulating material 11 not hatched.

11
Halbleiterbauelement (Ausführungsform)Semiconductor device (Embodiment)
22
HalbleiterkörperSemiconductor body
33
DriftstreckenstrukturDrift path structure
44
Driftzonedrift region
55
Grabenstrukturgrave structure
66
Grabenwandgrave wall
77
LadungskompensationszoneCharge compensation zone
88th
Zwischenzone (hochohmig)intermediate zone (High impedance)
99
Grabenbodengrave soil
1010
Siliziumbrückesilicon bridge
1111
Isolationsmaterial angelagert an Siliziumbrückeinsulation material attached to silicon bridge
1212
KompensationszonenmaterialCompensation zone material
1313
HalbleiterwaferSemiconductor wafer
1414
ZwischenzonenmaterialIntermediate zone material
1515
Halbleitermaterial (intrinsisch)Semiconductor material (Intrinsic)
1616
Substratsubstratum
1717
Maskierungsschichtmasking layer
1818
Fenster in der Maskierungsschichtwindow in the masking layer
1919
Schichtlayer
2020
Vorbelegungsschichtbias film
2121
Oberseitetop
2222
Rückseiteback
2323
Epitaxieschichtepitaxial layer
2424
Oberseite des Halbleiterkörperstop of the semiconductor body
2525
Mesastrukturmesa
2626
frei geätzte Zwischenzonefree etched intermediate zone
2727
Siliziumoxid-SchichtSilicon oxide layer
2828
Metallisierung (Kollektor)metallization (Collector)
2929
BodyzoneBody zone
3030
Anschlusszonecontiguous zone
3131
Metallisierungmetallization
3232
Gateoxidschichtgate oxide layer
3333
Gateelektrodegate electrode
3434
Zwischenoxidschichtintermediate oxide
3535
Detailbereichdetail section
3636
Detailbereichdetail section
3737
Detailbereichdetail section
3838
Detailbereichdetail section
3939
Detailbereichdetail section
4040
Porenpore
AA
Pfeilrichtungarrow
BB
Pfeilrichtungarrow
bD b D
Breite der Driftzonewidth the drift zone
bL b l
Breite der Ladungskompensationszonewidth the charge compensation zone
bZ b Z
Breite der Zwischenzonewidth the intermediate zone
CC
KontaktContact
CD C D
Dotierstoffdosisdopant dose
Ee
KontaktContact
GG
Gatekontaktgate contact
hH
Tiefe der Grabenstruktur oder Dicke der Epitaxieschichtdepth the trench structure or thickness of the epitaxial layer

Claims (41)

Halbleiterbauelement, wobei das Halbleiterbauelement (1) einen kristallinen Halbleiterkörper (2) mit einer Driftstreckenstruktur (3) aufweist, und wobei die Driftstreckenstruktur (3) aufweist: – Driftzonen (4) in einer Grabenstruktur (5) mit Grabenwänden (6); – Ladungskompensationszonen (7) mit komplementärem Leitungstyp zu benachbarten Driftzonen (4); – Zwischenzonen (8) zwischen den Driftzonen (4) und den Ladungskompensationszonen (7), wobei die Zwischenzonen (8) an den Grabenwänden (6) angeordnet sind, und wobei die Zwischenzonen (8) bezogen auf die Ladungskompensationszonen (7) und/oder Driftzonen (4) hochohmiger sind.Semiconductor device, wherein the semiconductor device ( 1 ) a crystalline semiconductor body ( 2 ) with a drift path structure ( 3 ), and wherein the drift path structure ( 3 ): drift zones ( 4 ) in a trench structure ( 5 ) with trench walls ( 6 ); - charge compensation zones ( 7 ) with complementary conductivity type to adjacent drift zones ( 4 ); - intermediate zones ( 8th ) between the drift zones ( 4 ) and the charge compensation zones ( 7 ), the intermediate zones ( 8th ) on the moat walls ( 6 ), and wherein the intermediate zones ( 8th ) with respect to the charge compensation zones ( 7 ) and / or drift zones ( 4 ) are higher impedance. Halbleiterbauelement nach Anspruch 1, wobei Grabenböden (9) der Grabenstruktur (5) frei von den Zwischenzonen (8) sind.A semiconductor device according to claim 1, wherein trench bottoms ( 9 ) of the trench structure ( 5 ) free from the intermediate zones ( 8th ) are. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die hochohmigen Zwischenzonen (8) diffusionshemmendes Material aufweisen.Semiconductor component according to Claim 1 or Claim 2, wherein the high-resistance intermediate zones ( 8th ) have diffusion-inhibiting material. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) intrinsisch leitendes Halbleitermaterial aufweisen.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) have intrinsically conductive semiconductor material. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) eine Struktur mit Siliziumbrücken (10) und angelagertem Isolationsmaterial (11) aufweisen.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) a structure with silicon bridges ( 10 ) and attached insulation material ( 11 ) exhibit. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) eine Struktur mit Siliziumbrücken (10) und angelagertes SiO2, SiC oder Si3N4 aufweisen.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) a structure with silicon bridges ( 10 ) and attached SiO 2 , SiC or Si 3 N 4 . Halbleiterbauelement nach Anspruch 5 oder Anspruch 6, wobei die Siliziumbrücken (10) porosiertes monokristallines Silizium aufweisen.A semiconductor device according to claim 5 or claim 6, wherein the silicon bridges ( 10 ) comprise porosized monocrystalline silicon. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) kubisches Siliziumkarbid aufweisen.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) have cubic silicon carbide. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) Siliziumoxid und/oder Siliziumnitrid aufweisen.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) Comprise silicon oxide and / or silicon nitride. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) elektrisch leitende Schichten im Wechsel mit isolierenden Schichten aufweisen.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) have electrically conductive layers alternating with insulating layers. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Breite bZ der Zwischenzonen (8) kleiner ist als die Breite bD der Driftzonen mit bZ < bD und kleiner ist als die Breite bL der Ladungskompensationszonen mit bZ < bL.Semiconductor component according to one of the preceding claims, wherein the width b Z of the intermediate zones ( 8th ) is smaller than the width b D of the drift zones with b Z <b D and smaller than the width b L of the charge compensation zones with b Z <b L. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Zwischenzonen (8) einige Nanometer bis wenige Mikrometer breit sind und die Driftzonen (4) sowie die Ladungskompensationszonen (7) einige Mikrometer bis einige 10 Mikrometer breit sind.Semiconductor component according to one of the preceding claims, wherein the intermediate zones ( 8th ) are a few nanometers to a few micrometers wide and the drift zones ( 4 ) and the charge compensation zones ( 7 ) are several microns to several tens of microns wide. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, wobei die Zwischenzonen (8) einige Nanometer bis einige 100 Nanometer breit sind.Semiconductor component according to one of Claims 1 to 11, the intermediate zones ( 8th ) are several nanometers to several 100 nanometers wide. Halbleiterbauelement nach den vorhergehenden Ansprüchen, wobei die Tiefe h der Grabenstruktur der Durchbruchspannung des Halbleiterbauelements (1) angepasst ist.Semiconductor device according to the preceding claims, wherein the depth h of the trench structure of the breakdown voltage of the semiconductor device ( 1 ) is adjusted. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das Halbleitermaterial in den Driftzonen (4) oder in den Ladungskompensationszonen (7) Störstellen aufweisen, deren Diffusionskoeffizienten gleich groß oder größer sind als die Diffusionskoeffizienten von Phosphor oder Bor.Semiconductor component according to one of the preceding claims, wherein the semiconductor material in the drift zones ( 4 ) or in the charge compensation zones ( 7 ) Have impurities whose diffusion coefficients are equal to or greater than the diffusion coefficients of phosphorus or boron. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Ladungskompensationszonen (7) epitaxial aufgewachsenes Halbleitermaterial aufweisen.Semiconductor component according to one of the preceding claims, wherein the charge compensation zones ( 7 ) have epitaxially grown semiconductor material. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Driftzonen (4) diffusionsdotiertes monokristallines Halbleitermaterial aufweisen, das als Störstellenatome Phosphor und/oder Selen und/oder Schwefel aufweist.Semiconductor component according to one of the preceding claims, wherein the drift zones ( 4 ) have diffusion-doped monocrystalline semiconductor material having as impurity atoms phosphorus and / or selenium and / or sulfur. Verfahren zur Herstellung von mehreren Halbleiterchips für Halbleiterbauelemente mit Grabenstruktur (5), wobei das Verfahren aufweist: – epitaxiales Aufwachsen eines Driftstreckenmaterials (12) für Ladungskompensationszonen (7) auf einen Halbleiterwafer (13) aus einem Halbleiterkörper (2) für Halbleiterbauelemente (1), die eine Driftstreckenstruktur (3) aufweisen; – Einbringen einer Grabenstruktur (5) in das Driftstreckenmaterial (12); – Belegen der Grabenwände (6) mit einem Zwischenzonenmaterial (14); – Auffüllen der Grabenstruktur (5) mit einem intrinsischen monokristallinen Halbleitermaterial (15); – Dotieren des Halbleitermaterials (15) mit einem Dotierstoff, der einen gleich großen oder einen höheren Diffusionskoeffizienten als Bor oder Phosphor aufweist.Method for producing a plurality of semiconductor chips for trenched semiconductor devices ( 5 ), the method comprising: epitaxial growth of a drift path material ( 12 ) for charge compensation zones ( 7 ) on a semiconductor wafer ( 13 ) from a semiconductor body ( 2 ) for semiconductor devices ( 1 ) having a drift path structure ( 3 ) exhibit; - introduction of a trench structure ( 5 ) into the drift path material ( 12 ); - evidence of trench walls ( 6 ) with an interzone material ( 14 ); - filling the trench structure ( 5 ) with an intrinsic monocrystalline semiconductor material ( 15 ); Doping the semiconductor material ( 15 ) with a dopant having an equal or higher diffusion coefficient than boron or phosphorus. Verfahren nach Anspruch 18, wobei nach dem Auffüllen der Grabenstrukturen (5) das Zwischenzonenmaterial (14) mittels Ätzen entfernt wird.The method of claim 18, wherein after filling the trench structures ( 5 ) the interzone material ( 14 ) is removed by etching. Verfahren nach Anspruch 18 oder 19, wobei nach dem Dotieren der aufgefüllten Grabenstruktur (5) die Zwischenzonen (8) mit einem Zwischenzonenmaterial (14) aufgefüllt werden.The method of claim 18 or 19, wherein after doping the filled trench structure ( 5 ) the intermediate zones ( 8th ) with an interzone material ( 14 ). Verfahren nach Anspruch 20, wobei als Zwischenzonenmaterial (14) Siliziumdioxid und/oder Siliziumnitrid eingesetzt wird.Process according to claim 20, wherein as intermediate zone material ( 14 ) Silicon dioxide and / or silicon nitride is used. Verfahren nach einem der Ansprüche 18 bis 21, wobei ein Driftstreckenmaterial (12) auf ein Substrat (16) aus Halbleitermaterial (15) epitaxial aufgewachsen wird, und wobei das Driftstreckenmaterial (12) niedriger dotiert wird als das Substrat (16).A method according to any one of claims 18 to 21, wherein a drift path material ( 12 ) on a substrate ( 16 ) of semiconductor material ( 15 ) is epitaxially grown, and wherein the drift path material ( 12 ) is doped lower than the substrate ( 16 ). Verfahren nach einem der Ansprüche 18 bis 22, wobei vor dem Einbringen einer Grabenstruktur (5) in das Driftstreckenmaterial (12) eine ätzresistente, maskierende und strukturierte Maskierungsschicht (17) aufgebracht wird, die das Driftstreckenmaterial (12) in den Bereichen abdeckt, in denen keine Grabenstruktur (5) einzubringen ist und die Fenster (18) in den Bereichen aufweist, in denen Grabenstrukturen (5) einzubringen sind.Method according to one of claims 18 to 22, wherein prior to the introduction of a trench structure ( 5 ) into the drift path material ( 12 ) an etching-resistant, masking and structured masking layer ( 17 ) is applied, the drift path material ( 12 ) in areas where no trench structure ( 5 ) and the windows ( 18 ) in the areas where trench structures ( 5 ) are to be introduced. Verfahren nach einem der Ansprüche 18 bis 23, wobei zum Einbringen von Grabenstrukturen (5) eine anisotrope Ätzung durchgeführt wird.Method according to one of claims 18 to 23, wherein for the introduction of trench structures ( 5 ) an anisotropic etch is performed. Verfahren nach einem der Ansprüche 18 bis 24, wobei zum Einbringen von Grabenstrukturen (5) eine trockene reaktive Ionenätzung durchgeführt wird.Method according to one of claims 18 to 24, wherein for the introduction of trench structures ( 5 ) a dry reactive ion etching is performed. Verfahren nach einem der Ansprüche 18 bis 25, wobei zum Belegen der Grabenwände (6) mit einer elektrisch leitenden und diffusionshemmenden Zwischenzone (8) nachfolgende Verfahrenschritte durchgeführt werden: – anodisches Ätzen des Halbleiterwafers (13) mit Grabenstruktur (5) und mit Maskierungsschicht (17) zu einer offenporigen Schicht (19) aus porösem Halbleitermaterial (15) auf den Grabenwänden (6) und dem Grabenboden (9); – Auffüllen der Grabenstruktur (5) mit einem intrinsischen epitaxial aufwachsenden Halbleitermaterial (15); – Entfernen der Maskierungsschicht (17); – thermische Oxidation der offenen Poren der offenporigen Schicht (19) auf den Grabenwänden (6) zu ei ner elektrisch leitenden diffusionshemmenden Zwischenzone (8).Method according to one of claims 18 to 25, wherein for occupation of the trench walls ( 6 ) with an electrically conductive and diffusion-inhibiting intermediate zone ( 8th ) following process steps are carried out: - anodic etching of the semiconductor wafer ( 13 ) with trench structure ( 5 ) and with masking layer ( 17 ) to an open-pored layer ( 19 ) of porous semiconductor material ( 15 ) on the moat walls ( 6 ) and the trench bottom ( 9 ); - filling the trench structure ( 5 ) with an intrinsic epitaxially growing semiconductor material ( 15 ); Removing the masking layer ( 17 ); Thermal oxidation of the open pores of the open-pored layer ( 19 ) on the moat walls ( 6 ) to an electrically conductive diffusion-inhibiting intermediate zone ( 8th ). Verfahren nach Anspruch 26, wobei eine offenporige Schicht (19) aus porösem Halbleitermaterial (15) von dem Grabenboden (9) entfernt wird.A method according to claim 26, wherein an open-pore layer ( 19 ) of porous semiconductor material ( 15 ) from the trench bottom ( 9 ) Will get removed. Verfahren nach einem der Ansprüche 18 bis 25, wobei zum Belegen der Grabenwände (6) mit einer elektrisch leitenden und diffusionshemmenden Zwischenzone (8) nachfolgende Verfahrenschritte durchgeführt werden: – Abscheiden einer kubisch-kristallinen Siliziumkarbidschicht unter Bildung der elektrisch leitenden und diffusionshemmenden Zwischenzone (8) in der Grabenstruktur (5); – Auffüllen der Grabenstruktur (5) mit einem intrinsischen epitaxial aufwachsenden Halbleitermaterial (15); – Entfernen der Maskierungsschicht (17).Method according to one of claims 18 to 25, wherein for occupation of the trench walls ( 6 ) with an electrically conductive and diffusion-inhibiting intermediate zone ( 8th ), the following process steps are carried out: deposition of a cubic-crystalline silicon carbide layer to form the electrically conductive and diffusion-inhibiting intermediate zone ( 8th ) in the trench structure ( 5 ); - filling the trench structure ( 5 ) with an intrinsic epitaxially growing semiconductor material ( 15 ); Removing the masking layer ( 17 ). Verfahren nach Anspruch 28, wobei als Zwischenzonenmaterial (14) Siliziumoxid und/oder Siliziumnitrid eingesetzt wird.A method according to claim 28, wherein as intermediate zone material ( 14 ) Silicon oxide and / or silicon nitride is used. Verfahren nach Anspruch 28, wobei die Siliziumkarbidschicht von dem Grabenboden entfernt wird.The method of claim 28, wherein the silicon carbide layer is removed from the trench bottom. Verfahren nach einem der Ansprüche 18 bis 30, wobei zum Dotieren des Halbleitermaterials (15) mit einem Dotierstoff, der einen höheren Diffusionskoeffizienten als Bor oder Phosphor aufweist nachfolgende Verfahrensschritte durchgeführt werden: – Ionenimplantation eines Dotierstoffes in das Füllmaterial der Grabenstruktur (5), der schneller diffundiert als Phosphor und Bor im Bereich der Grabenstruktur (5); – Eindiffusion des Dotierstoffes unter Bilden von Driftzonen (4).Method according to one of claims 18 to 30, wherein for doping the semiconductor material ( 15 ) with a dopant which has a higher diffusion coefficient than boron or phosphorus, the following process steps are carried out: ion implantation of a dopant into the filling material of the trench structure ( 5 ), which diffuses faster than phosphorus and boron in the region of the trench structure ( 5 ); - Diffusion of the dopant to form drift zones ( 4 ). Verfahren nach einem der Ansprüche 18 bis 30, wobei zum Dotieren des Halbleitermaterials (15) mit einem Dotierstoff, der einen höheren Diffusionskoeffizienten als Bor oder Phosphor aufweist nachfolgende Verfahrensschritte durchgeführt werden: – Aufbringen einer Vorbelegungsschicht (20) auf die aufgefüllte Grabenstruktur (5), wobei die Vorbelegungsschicht (20) einen komplementär zu den Ladungskompensationszonen (7) leitenden Dotierstoff aufweist, der schneller diffundiert als Phosphor und Bor im Bereich der Grabenstruktur (5); – Eindiffusion des Dotierstoffes aus der Vorbelegungsschicht (20) in das Füllmaterial der Grabenstruktur (5) unter Bilden von Driftzonen (4).Method according to one of claims 18 to 30, wherein for doping the semiconductor material ( 15 ) with a dopant which has a higher diffusion coefficient than boron or phosphorus, the following method steps are carried out: application of a precoat layer ( 20 ) on the filled trench structure ( 5 ), the default layer ( 20 ) one complementary to the charge compensation zones ( 7 ) has conductive dopant which diffuses faster than phosphorus and boron in the region of the trench structure ( 5 ); - diffusion of the dopant from the pre-coating layer ( 20 ) in the filling material of the trench structure ( 5 ) forming drift zones ( 4 ). Verfahren nach einem der Ansprüche 18 bis 32, wobei zum Aufbringen einer Vorbelegungsschicht (20) eine chemische oder physikalische Gasphasenabscheidung (CVD bzw. PVD)) durchgeführt wird.Method according to one of claims 18 to 32, wherein for applying a pre-emptive layer ( 20 ) a chemical or physical vapor deposition (CVD or PVD)) is performed. Verfahren nach Anspruch 28 oder Anspruch 33, wobei das Aufbringen einer Vorbelegungsschicht (20) bei einer geringeren Temperatur erfolgt als die nachfolgende Eindiffusion in das Füllmaterial der Grabenstruktur (5).A method according to claim 28 or claim 33, wherein the application of a pre-emptive layer ( 20 ) at a lower temperature than the subsequent diffusion into the filling material of the trench structure ( 5 ). Verfahren nach einem der Ansprüche 18 bis 34, wobei als Dotierstoff für eine Donatordotierung Selen oder Schwefel eingesetzt wird.Method according to one of claims 18 to 34, wherein as dopant for one Donor doping selenium or sulfur is used. Verfahren nach einem der Ansprüche 18 bis 35, wobei die Eindiffusion des Dotierstoffes in das Füllmaterial der Grabenstruktur (5) bei Diffusionstemperaturen TD zwischen 900°C ≤ TD ≤ 1100°C durchgeführt wird.Method according to one of claims 18 to 35, wherein the diffusion of the dopant into the filling material of the trench structure ( 5 ) is performed at diffusion temperatures T D between 900 ° C ≤ T D ≤ 1100 ° C. Verfahren nach einem der Ansprüche 18 bis 36, wobei der Bereich der Driftzonen (4) mittels eines Dotierstoffes der schneller diffundiert als Phosphor oder Bor dotiert wird.Method according to one of claims 18 to 36, wherein the region of the drift zones ( 4 ) by means of a dopant which diffuses faster than phosphorus or boron is doped. Verfahren nach einem der Ansprüche 18 bis 37, wobei sowohl die Driftzonen (4) als auch die Ladungskompensationszone (7) mittel Diffusion dotiert werden.Method according to one of claims 18 to 37, wherein both the drift zones ( 4 ) as well as the charge compensation zone ( 7 ) are doped medium diffusion. Verfahren nach einem der Ansprüche 18 bis 38, wobei zum Auffüllen der Grabenstrukturen (5) mit einem Halbleitermaterial (15) ein epitaxiales Wachstum eines monokristallinen Siliziummaterials mindestens vom Grabenboden (9) aus durchgeführt wird.Method according to one of claims 18 to 38, wherein for filling the trench structures ( 5 ) with a semiconductor material ( 15 ) an epitaxial growth of a monocrystalline silicon material at least from the trench bottom ( 9 ) is performed from. Verfahren nach einem der Ansprüche 18 bis 39, wobei zum Auffüllen der Grabenstrukturen (5) mit einem Halbleitermaterial (15) ein epitaxiales Wachstum des monokristallinen Siliziummaterials mindestens vom Grabenboden (9) und von den Grabenwänden (4) aus durchgeführt wird und anschließend der Halbleiterwafer (13) an seiner Oberseite eingeebnet wird.Method according to one of claims 18 to 39, wherein for filling the trench structures ( 5 ) with a semiconductor material ( 15 ) an epitaxial growth of the monocrystalline silicon material at least from the trench bottom ( 9 ) and from the moat walls ( 4 ) and then the semiconductor wafer ( 13 ) is leveled at its top. Verfahren zur Herstellung von mehreren Halbleiterbauelementen (1), wobei das Verfahren weiterhin aufweist: – Herstellung von Halbleiterchips gemäß einem der Ansprüche 18 bis 35; – Aufbringen der Halbleiterchips auf einen Bauelementträger mit mehreren Außenkontakten in mehreren Halbleiterbauteilpositionen; – Verbinden von Bauelementelektroden der Halbleiterchips mit Kontaktanschlussflächen des Bauelementträgers, die mit Außenkontakten des Halbleiterbauelements (1) elektrisch in Verbindung stehen; – Aufbringen eines Halbleiterbauelementgehäuses unter Einschließen der einzelnen Halbleiterchips und der Verbindungselemente; – Auftrennen des Schaltungsträgers in einzelne Halbleiterbauelemente (1).Method for producing a plurality of semiconductor components ( 1 ), the method further comprising: - production of semiconductor chips according to one of claims 18 to 35; - Applying the semiconductor chips on a component carrier having a plurality of external contacts in a plurality of semiconductor device positions; Connecting component electrodes of the semiconductor chips to contact pads of the component carrier which are connected to external contacts of the semiconductor component ( 1 ) communicate electrically; - Applying a semiconductor device housing including the individual semiconductor chips and the connecting elements; Separating the circuit carrier into individual semiconductor components ( 1 ).
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