DE102007029752A1 - Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value - Google Patents

Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value Download PDF

Info

Publication number
DE102007029752A1
DE102007029752A1 DE200710029752 DE102007029752A DE102007029752A1 DE 102007029752 A1 DE102007029752 A1 DE 102007029752A1 DE 200710029752 DE200710029752 DE 200710029752 DE 102007029752 A DE102007029752 A DE 102007029752A DE 102007029752 A1 DE102007029752 A1 DE 102007029752A1
Authority
DE
Germany
Prior art keywords
signal
digital value
data
level
vref
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE200710029752
Other languages
German (de)
Inventor
Holger Steffens
Nir Dahan
Wolfgang Dr. Spirkl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE200710029752 priority Critical patent/DE102007029752A1/en
Publication of DE102007029752A1 publication Critical patent/DE102007029752A1/en
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test

Landscapes

  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

The method involves selecting a digital value stored in a semiconductor component (1). Levels of data signals (DQ) that are produced in response to the selection of the digital value are compared with a reference level. The selected digital value stored in the semiconductor component is renewed. The levels of the data signals produced in response to the renewed selected digital value are compared with other reference level, which is different from the former reference level. An independent claim is also included for a semiconductor component testing device.

Description

Die Erfindung betrifft Vorrichtungen und Verfahren zum Test eines Halbleiter-Bauelements, insbesondere Halbleiter-Speicherbauelements.The This invention relates to apparatus and methods for testing a semiconductor device, in particular semiconductor memory device.

Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).at Semiconductor memory devices are distinguished between so-called. Function memory devices (eg, PLAs, PALs, etc.), and so-called. Table storage devices, e.g. B. ROM devices (ROM = Read Only Memory), and RAM devices (RAM = Random access memory or read-write memory).

Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.One RAM device is a memory in which one of the specification of a Store address data, and at this address later again can read.

Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z. B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z. B. eines Read/Write-Signals) an einen Schreib/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.The corresponding address can be over so-called address connections or Address input pins entered into the RAM device; for input and output of the Data is several, z. B. 16 so-called data ports or data input / output pins (I / Os or input / outputs). By creating an appropriate Signal (eg, a read / write signal) to a read / write select pin can be selected be, if (currently) data stored, or read out should.

Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i. A. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z. B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.There in a RAM device as possible many memory cells are to be accommodated, one endeavors, these as simple as possible to realize. In so-called SRAMs (SRAM = Static Random Access Memory) exist the individual memory cells z. B. from a few, for example 6 transistors, and in so-called DRAMs (DRAM = Dynamic Random Access Memory) i. A. only from a single, appropriately driven capacitive element, with its capacity one bit each as a charge can be stored. This charge remains only for a short time Receive time; therefore must regularly, z. B. approximately every 64 ms, a so-called. "Refresh" be performed.

Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet.Out technological reasons are in memory, especially DRAM devices, the individual Memory cells - in a multitude of rows and columns next to each other - in one rectangular Matrix or a rectangular Array arranged.

Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip") – statt eines einzigen Arrays – mehrere, z. B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").Around to achieve a correspondingly high total storage capacity, and / or order one possible high data read / write speeds can be achieved in a single RAM device or chip ("multi-bank chip") - instead a single array - multiple, z. B. four - essentially rectangular - single arrays be provided (so-called "memory banks ").

Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Einzel-Array („memory bank") zugeordnete – (und durch eine entsprechende Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.To perform a read or write access, a certain fixed sequence of commands must be run through:
For example, with the aid of a word line activating command (activate command (ACT)), a corresponding (in particular, a specific individual array ("memory bank")) is assigned (and by a corresponding row address ("row address")). defined) word line activated.

Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-)Befehl) – veranlasst, dass die entsprechenden – durch eine entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden.thereupon will with Help with a Read or Write Command (Read (RD)) or write (WT) command) - causes that the appropriate - by a corresponding column address ("column-address") then exactly specified - data be issued (or read in) accordingly.

Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z. B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array („memory bank") auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.When next will with Help of a word line disable command (for example, a precharge command (PRE command)) - the corresponding word line disabled again, and the corresponding Array ("memory bank ") to the next wordline enable command (activate command (ACT)) prepared.

Die Gültigkeit der einzulesenden oder auszugebenden Daten kann dabei jeweils durch ein entsprechendes – vom jeweiligen Speicherbauelement bzw. von einer dieses steuernden Speicherbauelement-Steuereinrichtung („memory controller") ausgegebenes – DQS-Signal signalisiert werden.The validity the data to be read in or output can in each case by a corresponding - from respective memory device or of a controlling this memory device controller ( "Memory controller ") - DQS signal be signaled.

Durch das – bereits oben erläuterte – Vorsehen mehrerer, voneinander unabhängiger Arrays („memory banks") in einem einzelnen DRAM-Bauelement – für die von der entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") jeweils unabhängig voneinander entsprechende Wortleitungs-Aktivier- und -Deaktivier-Befehle, etc. erzeugt werden – können die – insgesamt sich für das Bauelement ergebenden, beim Schreiben bzw. Lesen von Daten auftretenden – Verzögerungszeiten reduziert, und damit die Leistungsfähigkeit des DRAM-Bauelements erhöht werden (beispielsweise deshalb, weil parallel bzw. zeitlich überlappend bei mehreren, verschiedenen Arrays („memory banks") entsprechende Schreib- oder Lesezugriffe durchgeführt werden können).By that - already explained above - Provide several, more independent Arrays ("memory Banks ") in one single DRAM device - for the of the corresponding memory device controller ("memory controller ") respectively independently corresponding word line enable and disable commands, etc. can be generated - the - total for the device resulting in writing or reading data - reduces delay times, and thus the efficiency of the DRAM device increases (for example, because overlapping in parallel or temporally with several memory arrays corresponding to different memory banks. or read accesses can be).

Um die Leistungsfähigkeit eines entsprechenden DRAM-Bauelements weiter zu erhöhen, kann von der entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") – nach der Ausgabe eines entsprechenden Wortleitungs-Aktivier-Befehls (ACT-Befehls), und eines entsprechenden Lese-(oder Schreib-)Befehls (RD-(oder WT-)Befehls) – die jeweilige Wortleitung zunächst in einem aktivierten Zustand belassen werden (d. h. der entsprechende Wortleitungs-Deaktivier-Befehl (PRE-Befehl) zunächst unterdrückt werden).To further increase the performance of a corresponding DRAM device, the memory controller may issue a corresponding word line enable command (ACT command) and a corresponding read (or write) command -) command (RD (or WT) command) - the respective word line are initially left in an activated state (ie the ent speaking word line deactivation command (PRE command) are first suppressed).

Wird dann – was statistisch gesehen relativ häufig der Fall ist – bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, kann auf die Ausgabe eines weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls) verzichtet werden.Becomes then what statistically relatively common the case is - at the corresponding array ("memory Bank ") next (a) memory cell (s) accessed, the same word line or Line is / are associated with the memory cell (s) which was the last access, can be on the output of another Word line activate command (ACT command) are waived.

Stattdessen kann von der Speicherbauelement-Steuereinrichtung („memory controller") unmittelbar ein entsprechender Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl) an den jeweiligen Array („memory bank") ausgegeben werden (und somit erreicht werden, dass die entsprechenden Daten – ohne dass eine entsprechende Verzögerung auftritt – sofort ausgelesen (bzw. eingegeben) werden).Instead can be read by the memory device controller ("memory controller ") immediately an appropriate reading (or Write) command (RD (or WT) command) to the respective array ("memory bank ") be achieved (and thus that the corresponding data - without that a corresponding delay occurs - immediately be read out (or entered).

Erst dann, wenn – was statistisch gesehen seltener der Fall ist – bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen werden soll, die einer anderen Wortleitung bzw. Zeile zugeordnet ist/sind, als diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, wird die entsprechende – zuletzt verwendete – Wortleitung durch Ausgabe eines entsprechenden Wortleitungs-Deaktivier-Befehls (PRE-Befehls) deaktiviert, und dann die – neue – Wortleitung aktiviert (durch Ausgabe eines entsprechenden, weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls)).First then, if - what statistically rare is the case - with the corresponding array ("memory Bank ") next (one) memory cell (s) should be accessed, that of another Word line is assigned as the memory cell (s), the last access was made, the corresponding - last used - word line disabled by issuing a corresponding word line deactivation command (PRE command), and then the - new - wordline is activated (by issuing a corresponding, additional word line activation command (ACT command)).

Die o. g. Halbleiter-Speicherbauelemente werden im Verlauf und nach Beendigung des Herstellprozesses – insbesondere auch nach Anschluss eines entsprechenden Halbleiter-Speicherbauelements an ein entsprechendes elektronisches System, und damit z. B. auch den o. g. „memory controller" – umfangreichen Testverfahren unterzogen, z. B. entsprechenden Signalqualitäts-Überprüfungs-Verfahren, etc.The o. g. Semiconductor memory devices are becoming and after Completion of the manufacturing process - especially after connection of a corresponding semiconductor memory device to a corresponding electronic system, and thus z. Belly the o. g. "memory controller "- extensive Tested, z. B. appropriate signal quality verification procedures, Etc.

Die Überprüfung der Signalqualität der o. g. zwischen Halbleiter-Speicherbauelement und memory controller ausgetauschten Signale – z. B. mittels eines Oszilloskops – ist relativ schwierig.The review of signal quality the o. g. between semiconductor memory device and memory controller exchanged signals - z. B. by means of an oscilloscope - is relatively difficult.

Beispielsweise kann der zur Signalqualitäts-Überprüfung mittels Oszilloskop notwendige Abgriff der o. g. Signale an den Pins des Halbleiter-Speicherbauelements bzw. memory controllers zu einer Signal-Verfälschung führen, so daß die untersuchten Signal-Formen oft nur ungenügende Übereinstimmung mit den tatsächlich auftretenden Signal-Formen aufweisen.For example can the for signal quality verification by means of Oscilloscope necessary tap of o. G. Signals on the pins of the Semiconductor memory device or memory controllers to a Signal corruption to lead, So that the examined signal forms often have only insufficient agreement with the actually occurring signal forms.

Des weiteren weisen Oszilloskope i. A. nur eine relativ geringe Anzahl an Test-Kanälen auf, so dass nur eine relativ geringe Anzahl der o. g. zwischen Halbleiter-Speicherbauelement und memory controller ausgetauschten Signale parallel überprüft werden können. Effekte wie z. B. durch Simultan-Schalt-Störungen bzw. „simultaneous switching noise" (SSN) hervorgerufener Jitter, etc. können somit mittels Oszilloskop nur unzureichend untersucht werden.Of other wise oscilloscopes i. A. only a relatively small number on test channels so that only a relatively small number of o. g. between Semiconductor memory device and memory controller exchanged signals are checked in parallel can. Effects such. B. by simultaneous switching disorders or "simultaneous switching noise "(SSN) caused jitter, etc. can Thus, only insufficiently examined by means of oscilloscope.

Zur Lösung dieser Probleme werden gemäß der vorliegenden Erfindung die in den Ansprüchen 1, 9, 12, 15 definierten Verfahren, bzw. die in den Ansprüchen 16, 17 definierten Vorrichtungen zum Test eines Halbleiter-Bauelements bereitgestellt.to solution These problems are in accordance with the present Invention in the claims 1, 9, 12, 15 defined methods, or in the claims 16, 17 defined devices for testing a semiconductor device provided.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous Further developments of the invention are specified in the subclaims.

Im folgenden wird die Erfindung anhand einer Vielzahl von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:in the The following is the invention with reference to a variety of embodiments and the attached Drawing closer explained. In the drawing shows:

1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements, sowie einer Speicherbauelement-Steuereinrichtung, zur Veranschaulichung eines Test-Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; 1 a schematic representation of the structure of a semiconductor memory device, and a memory device controller, for illustrating a test method according to an embodiment of the present invention;

2 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements, sowie einer Speicherbauelement-Steuereinrichtung, zur Veranschaulichung eines Test-Verfahrens gemäß einem weiteren, alternativen Ausführungsbeispiel der vorliegenden Erfindung; 2 a schematic representation of the structure of a semiconductor memory device, and a memory device controller, for illustrating a test method according to a further alternative embodiment of the present invention;

3 eine schematische beispielhafte Darstellung eines möglichen, bei den Test-Verfahren sich ergebenden Daten-(DQ-) Signals, zur Veranschaulichung der Test-Verfahren, sowie zweier sich als Ergebnis der Test-Verfahren ergebender Bit-Folgen; und 3 a schematic exemplary representation of a possible, resulting in the test method data (DQ) signal, illustrating the test methods, as well as two resulting as a result of the test method bit sequences; and

4 eine schematische beispielhafte Darstellung einer Vielzahl sich bei den Test-Verfahren gemäß den in 1 und 2 erläuterten Ausführungsbeispielen als Test-Ergebnis-Daten ergebenden Bit-Folgen, und des hieraus rekonstruierbaren Daten-(DQ-)Signals. 4 a schematic exemplary representation of a variety in the test method according to the in 1 and 2 explained embodiments as test result data resulting bit sequences, and the reconstructable from data (DQ) signal.

In 1 ist – schematisch – ein Halbleiter-Bauelement 1 gezeigt, sowie eine dieses steuernde Steuereinrichtung 5, hier: ein entsprechender memory controller.In 1 is - schematically - a semiconductor device 1 shown, as well as a controlling this control device 5 , here: a corresponding memory controller.

Bei dem Halbleiter-Bauelement kann es sich z. B. um ein Speicherbauelement 1 bzw. um einen Halbleiter-Speicher-Chip handeln, z. B. um ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere z. B. um ein SRAM-Speicherbauelement (SRAM = Static Random Access Memory), oder um ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), beispielsweise ein DDR- oder GDDR-DRAM, insbesondere z. B. um ein DDR2-, DDR3, GDDR3-, GDDR4-, oder GDDR5-DRAM, oder ein beliebiges anderes Bauelement mit Speicherfunktion.In the semiconductor device may be, for. B. to a memory device 1 or act to a semiconductor memory chip, z. B. a RAM memory device (RAM = Random Access Memory or read-write memory), in particular z. B. a SRAM memory device (SRAM = Static Random Access Memory), or to a DRAM memory device (DRAM = Dynamic Random Access Memory or dynamic random access memory), such as a DDR or GDDR DRAM, in particular z , For example, a DDR2, DDR3, GDDR3, GDDR4, or GDDR5 DRAM, or any other device with memory capability.

Die Steuereinrichtung 5 bzw. der memory controller 5 kann auf einem separaten Halbleiter-Bauelement angeordnet sein, und mit einem weiteren, separaten Halbleiter-Bauelement, z. B. einem Mikroprozessor kommunizieren, oder kann Teil eines Mikroprozessors sein, z. B. eines Graphikprozessors.The control device 5 or the memory controller 5 can be arranged on a separate semiconductor device, and with another, separate semiconductor device, for. B. a microprocessor, or may be part of a microprocessor, z. B. a graphics processor.

Die Steuereinrichtung 5 bzw. der memory controller 5 und das Halbleiter-Speicherbauelement 1 sind über ein oder mehrere Bus-Systeme 6 miteinander verbunden, so dass entsprechende Daten-(DQ-), Adress-(ADDR-), und Steuer-Signale zwischen der Steuereinrichtung 5 bzw. dem memory controller 5, und dem Halbleiter-Speicherbauelement 1 ausgetauscht werden können.The control device 5 or the memory controller 5 and the semiconductor memory device 1 are via one or more bus systems 6 interconnected so that corresponding data (DQ), address (ADDR), and control signals between the controller 5 or the memory controller 5 , and the semiconductor memory device 1 can be exchanged.

Die einzelnen Speicherzellen des Halbleiter-Speicherbauelements 1 können in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet sein. Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen Halbleiter-Speicherbauelement 1 – statt eines einzigen Arrays – mehrere, z. B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").The individual memory cells of the semiconductor memory device 1 may be arranged side by side in a plurality of rows and columns in a rectangular matrix or a rectangular array. In order to achieve a correspondingly high total memory capacity and / or to achieve the highest possible data read or write speed, a single semiconductor memory component may be used 1 Instead of a single array, several, e.g. B. four - essentially rectangular - individual arrays may be provided (so-called "memory banks").

Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden: Beispielsweise wird zunächst mit Hilfe eines über das o. g. Bus-System 6 vom memory controller 5 zum Halbleiter-Speicherbauelement 1 übertragenen Wortleitungs-Aktivier-Befehl-Signals (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Einzel-Array („memory bank") zugeordnete – (und durch eine entsprechende Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.To perform a read or write access, a certain, fixed sequence of commands must be run through: For example, first using a via the above-mentioned bus system 6 from the memory controller 5 to the semiconductor memory device 1 transmitted wordline enable command signal (activate command (ACT)) a corresponding - in particular a particular single array ("memory bank") associated - (and defined by a corresponding row address ("Row Address)) word line activated.

Daraufhin wird – mit Hilfe eines entsprechenden vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 übertragenen Lese- oder Schreib-Befehl-Signals (Read-(RD-) bzw. Write-(WT-)Befehl) – veranlasst, dass die entsprechenden – durch eine entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden.Thereupon becomes - with the help of a suitable from the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 transmitted read or write command signal (Read (RD) or Write (WT) command) - causes the corresponding - by a corresponding column address ("Column Address") then exactly specified - Data is output (or read in) accordingly.

Als nächstes kann – mit Hilfe eines vom memory controller 5 zum Halbleiter-Speicherbauelement 1 übertragenen – Wortleitungs-Deaktivier-Befehl-Signals (z. B. eines precharge Befehls (PRE-Befehl)) die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array („memory bank") auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet werden.Next - with the help of a memory controller 5 to the semiconductor memory device 1 transmitted word line disable command signal (eg, a precharge command (PRE command)) again deactivates the corresponding word line, and the corresponding array ("memory bank") on the next word line enable command (activate command (ACT)).

Bei einem Schreibzugriff kann die Gültigkeit der jeweiligen vom memory controller 5 an das Halbleiter-Speicherbauelement 1 übertragenen, und dort einzulesenden Daten durch ein entsprechendes – vom memory controller 5 an das Halbleiter-Speicherbauelement 1 gesendetes – Schreib-Daten-Gültigkeits-Signal (WDQS-Signal) signalisiert werden.For a write access, the validity of the respective memory controller 5 to the semiconductor memory device 1 transmitted, and there data to be read by a corresponding - from the memory controller 5 to the semiconductor memory device 1 sent - write data validity signal (WDQS signal).

Entsprechend ähnlich kann bei einem Lesezugriff die Gültigkeit der jeweiligen aus dem Halbleiter-Speicherbauelement 1 ausgelesenen, und von dort an den memory controller 5 übertragenen Daten durch ein entsprechendes – vom Halbleiter-Speicherbauelement 1 an den memory controller 5 gesendetes – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) signalisiert werden.Similarly, in a read access, the validity of the respective one of the semiconductor memory device 1 read out, and from there to the memory controller 5 transmitted data through a corresponding - from the semiconductor memory device 1 to the memory controller 5 sent - read data validity signal (RDQS signal).

Zum Testen des Halbleiter-Speicherbauelements 1 kann das im folgenden genauer beschriebene Verfahren verwendet werden:
Zunächst können – gesteuert durch den memory controller 5 – entsprechende Test-Muster-Daten („Test data") – also eine Folge von Test-Bits (z. B. eine Test-Bit-Folge „0-1-0-0" bzw. eine die Test-Bit-Folge „0-1-0-0" und eine Vielzahl weiterer Test-Bit-Folgen enthaltende Folge von Test-Bits, oder eine beliebige andere Test-Bit-Folge) – mittels entsprechender Schreibzugriffe in entsprechenden Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeichert werden. Die Test-Muster-Daten können z. B. durch den memory controller 5 selbst erzeugt werden, z. B. durch einen auf dem memory controller 5 vorgesehenen Pseudo-Zufalls-Bit-Generator, oder durch einen extern vom memory controller 5, z. B. auf einem entsprechenden externen Testgerät vorgesehenen Pseudo-Zufalls-Bit-Generator, oder auf beliebige andere Weise. Alternativ können die Test-Muster-Daten auch vorab fest im memory controller 5 oder extern hiervon – z. B. im o. g. Testgerät – abgespeichert sein, d. h. nicht bei jedem Test aufs neue variabel generiert werden.For testing the semiconductor memory device 1 The method described in more detail below can be used:
First of all - controlled by the memory controller 5 Corresponding test pattern data (test data), ie a sequence of test bits (eg a test bit sequence "0-1-0-0" or the test bit sequence) "0-1-0-0" and a plurality of further test bit sequences containing sequence of test bits, or any other test bit sequence) - by means of corresponding write accesses in corresponding memory cells of the semiconductor memory device 1 be stored. The test pattern data can be z. B. by the memory controller 5 self-generated, z. B. by one on the memory controller 5 provided pseudo-random bit generator, or by an external memory controller 5 , z. B. provided on a corresponding external test device pseudo-random bit generator, or in any other way. Alternatively, the test pattern data can also be fixed in advance in the memory controller 5 or externally thereof - z. B. in the above test device - be stored, that is not generated at each test again variably.

Die Test-Muster-Daten können – wie in 1 veranschaulicht ist, und wie im folgenden noch genauer erläutert wird – in einem entsprechenden Test-Muster-Daten-Speicher 7, z. B. einem Register des memory controllers 5 abgespeichert sein bzw. werden.The test pattern data can - as in 1 is illustrated, and as will be explained in more detail below - in a corresponding test pattern data memory 7 , z. B. a register of the memory controller 5 be saved or be.

Zum Abspeichern der Test-Muster-Daten im Halbleiter-Speicherbauelement 1 wird zunächst – entsprechend wie oben beschrieben – mit Hilfe eines über das o. g. Bus-System 6 vom memory controller 5 zum Halbleiter-Speicherbauelement 1 übertragenen Wortleitungs-Aktivier-Befehl-Signals (activate Befehl (ACT)) eine entsprechende – einem bestimmten Einzel-Array („memory bank") zugeordnete – (und durch eine entsprechende Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.For storing the test pattern data in the semiconductor memory device 1 is first - as described above - with the help of one of the above-mentioned bus system 6 from the memory controller 5 to the semiconductor memory device 1 transmitted wordline enable command signal (activate command (ACT)) activates a corresponding wordline associated with a particular single memory bank (and defined by a corresponding row address) ,

Daraufhin wird – mit Hilfe eines entsprechenden vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 übertragenen Schreib-Befehl-Signals (Write-(WT-)Befehl) – veranlasst, dass die entsprechenden mittels entsprechender Daten-(DQ-)Signale übertragenen Test-Muster-Daten in die entsprechenden – durch eine entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Speicherzellen des Halbleiter-Speicherbauelements 1 eingelesen werden.Thereupon becomes - with the help of a suitable from the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 transmitted write command signal (Write (WT) command) - causes the corresponding test pattern data transmitted by means of corresponding data (DQ) signals to be converted to the corresponding - by a corresponding column address ("Column"). Address ") then exactly specified - memory cells of the semiconductor memory device 1 be read.

Vom memory controller 5 kann – nach der Ausgabe des Wortleitungs-Aktivier-Befehls (ACT-Befehls), und des Schreib-Befehls (WT-Befehls) – die Wortleitung zunächst in einem aktivierten Zustand belassen werden (d. h. der entsprechende Wortleitungs-Deaktivier-Befehl (PRE-Befehl) zunächst unterdrückt werden).From the memory controller 5 For example, after the output of the word line enable command (ACT command) and the write command (WT command), the word line may be left in an activated state (ie, the corresponding word line disable command (PRE command ) are suppressed first).

Stattdessen kann vom memory controller unmittelbar ein entsprechender weiterer Schreib- Befehl (WT-Befehl) ausgegeben werden (und somit erreicht werden, dass entsprechende, weitere Test-Muster-Daten – ohne dass eine entsprechende Verzögerung auftritt – sofort in entsprechende weitere – der gleichen Wortleitung zugeordnete – Speicherzellen des Halbleiter-Speicherbauelements 1 eingelesen werden).Instead, a corresponding further write command (WT command) can be issued directly by the memory controller (and thus achieved that corresponding, further test pattern data - without a corresponding delay occurs - immediately in corresponding another - the same word line associated - memory cells of the semiconductor memory device 1 be read in).

Daraufhin werden – wiederum gesteuert durch den memory controller 5 – die Test-Muster-Daten auf die im folgenden genauer erläuterte spezielle Art und Weise – mehrfach hintereinander – mittels entsprechender Lesezugriffe wieder aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen.Thereupon - again controlled by the memory controller 5 - The test pattern data in the following explained in more detail special way - repeatedly in succession - again by means of appropriate read accesses from the memory cells of the semiconductor memory device 1 read.

Zum Auslesen der Test_Muster-Daten, insbesondere der Test-Bit-Folge „0-1-0-0" bzw. der die Test-Bit-Folge „0-1-0-0 enthaltende Folge von Test-Bits aus dem HalbleiterSpeicherbauelement 1 wird zunächst – entsprechend wie oben beschrieben – mit Hilfe eines über das o. g. Bus-System 6 vom memory controller 5 zum Halbleiter-Speicherbauelement 1 übertragenen Wortleitungs-Aktivier-Befehl-Signals (activate Befehl (ACT)) die entsprechende – einem bestimmten Einzel- Array („memory bank") zugeordnete – (und durch eine entsprechende Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.For reading the Test_Muster data, in particular the test bit sequence "0-1-0-0" or the test bit sequence "0-1-0-0 containing sequence of test bits from the semiconductor memory device 1 is first - as described above - with the help of one of the above-mentioned bus system 6 from the memory controller 5 to the semiconductor memory device 1 transmitted wordline enable command signal (activate command (ACT)) activates the corresponding wordline associated with a particular single "memory bank" (and defined by a corresponding row address) ,

Daraufhin wird – mit Hilfe eines entsprechenden vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 übertragenen Lese-Befehl-Signals (Read-(RD-)Befehl) – veranlasst, dass die entsprechenden Test-Muster-Daten (z. B. die Test-Bit-Folge „0-1-0-0") aus den – durch eine entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und mittels entsprechender Daten-(DQ-)Signale – d. h. über entsprechende Daten-(DQ-)Leitungen 6a des Bus-Systems 6 – an den memory controller 5 übertragenen werden (vgl. das in 3 gezeigte, der o. g. Test-Bit-Folge „0-1-0-0" entsprechende, zunächst einen im wesentlichen niedrigen, dann einen im wesentlichen hohen, dann einen im wesentlichen niedrigen, und wiederum einen im wesentlichen niedrigen Signal-Pegel aufweisende Daten-(DQ-)Signal).Thereupon becomes - with the help of a suitable from the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 transmitted read command signal (Read (RD) command) - causes the corresponding test pattern data (eg, the test bit sequence "0-1-0-0") to be output from the by a corresponding column address ("Column Address") then exactly specified - memory cells of the semiconductor memory device 1 and by means of corresponding data (DQ) signals - ie via corresponding data (DQ) lines 6a of the bus system 6 - to the memory controller 5 be transferred (see the in 3 shown, the first test bit sequence "0-1-0-0" corresponding, first a substantially low, then a substantially high, then a substantially low, and in turn a substantially low signal level having data (DQ) signal).

Die Gültigkeit der jeweiligen aus dem Halbleiter Speicherbauelement 1 ausgelesenen, und von dort an den memory controller 5 übertragenen Test-Muster-Daten wird durch ein entsprechendes – vom Halbleiter-Speicherbauelement 1 an den memory controller 5 gesendetes – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) signalisiert.The validity of the respective from the semiconductor memory device 1 read out, and from there to the memory controller 5 transmitted test pattern data is by a corresponding - from the semiconductor memory device 1 to the memory controller 5 sent - read data validity signal (RDQS signal) signals.

Wie aus 1 hervorgeht, wird im memory controller 5 ein entsprechendes über die Daten-(DQ-)Leitungen 6a empfangenes Daten-(DQ-)Signal mittels eines Komparators 8 mit einer entsprechenden, an einer Leitung 6b anliegenden, z. B. vom o. g. externen Testgerät an den memory controller 5 angelegten, auf die im folgenden genauer erläuterte Weise variierten Referenzspannung Vref verglichen (und zwar z. B. zunächst mit einer ersten, vorgegebenen, konstanten Referenzspannung Vref1, vgl. 3).How out 1 is apparent in the memory controller 5 a corresponding via the data (DQ) lines 6a received data (DQ) signal by means of a comparator 8th with a corresponding, on a line 6b adjacent, z. B. from the above external test device to the memory controller 5 applied, in the manner explained in more detail below varied reference voltage Vref compared and, for example, first with a first, predetermined, constant reference voltage Vref1, see. 3 ).

Je nachdem, ob der Pegel des Daten-(DQ-)Signals größer oder kleiner ist, als die Referenzspannung Vref (z. B. zunächst: die Referenzspannung Vref1), wird an einer Ausgangs-Leitung 8a des Komparators 8 ein einen hohen Pegel, oder ein einen niedrigen Pegel aufweisendes Signal ausgegeben (z. B. dann, wenn der Pegel des Daten-(DQ-)Signals größer ist, als die Referenzspannung Vref ein einen hohen Pegel aufweisendes Signal, und ansonsten ein einen niedrigen Pegel aufweisendes Signal, oder umgekehrt).Depending on whether the level of the data (DQ) signal is greater or less than the reference voltage Vref (eg, initially: the reference voltage Vref1), it is applied to an output line 8a of the comparator 8th a high level signal or a low level signal is output (for example, when the level of the data (DQ) signal is greater than the reference voltage Vref is a high level signal, and otherwise a low level signal Level signal, or vice versa).

Mit anderen Worten wird also durch den Komparator 8 das o. g. analoge Daten-(DQ-)Signal in ein entsprechendes, an der Komparator-Ausgangs-Leitung 8a anliegendes digitales Signal umgewandelt.In other words, so by the comparator 8th the above analog data (DQ) signal into a corresponding, at the comparator output line 8a converted digital signal.

Wie aus 1 weiter hervorgeht, wird das an der Ausgangs-Leitung 8a des Komparators 8 anliegende Signal einem Daten-Eingang eines Latches 9 zugeführt.How out 1 further, this will be on the output line 8a of the comparator 8th applied signal to a data input of a latch 9 fed.

Dem Takt-Eingang des Latches 9 wird über eine Leitung 9a ein Steuer-Signal RDQS' zugeführt, welches aus dem Lese-Daten-Gültigkeits-Signal (RDQS-Signal) gewonnen wird, jedoch diesem gegenüber mit einer auf die im folgenden genauer erläuterte Weise variierten Verzögerung behaftet ist (und zwar z. B. zunächst mit einer ersten, vorgegebenen Verzögerung t1). Zur Verzögerung des Lese-Daten-Gültigkeits-signals (RDQS-Signals) kann auf dem memory controller 5 ein Verzögerungs-Glied (hier nicht dargestellt) mit variabel einstellbarer Verzögerungs-Zeit verwendet werden, in dessen Eingang das RDQS-Signal eingegeben, mit der entsprechenden Verzögerung beaufschlagt, und an dessen Ausgang als gegenüber dem RDQS-Signal verzögertes Signal (Steuer-Signal RDQS') wieder ausgegeben wird. Dabei kann das RDQS-Signal z. B. mehr oder weniger stark verzögert werden, als bei einem Auslesen unter Nominalbedingungen der Fall wäre (wo das RDQS-Signal mit einer – vorab fest eingestellten – Verzögerung beaufschlagt wird), so dass das sich durch die o. g. Verzögerung des RDQS-Signals ergebende Steuer-Signal RDQS' entsprechend – im Vergleich zum Nominalfall – mehr oder weniger stark verzögert sein kann (d. h. im Vergleich zu einem Auslesen unter Nominalbedingungen eine entsprechende „positive" oder „negative" Verzögerung aufweisen kann).The clock input of the latch 9 is over a line 9a a control signal RDQS 'is obtained, which is obtained from the read data validity signal (RDQS signal), but this opposite to the one in the manner explained in more detail below varied delay (namely, for example, first with a first, predetermined delay t1). To delay the read data validity signal (RDQS signal) can be on the memory controller 5 a delay element (not shown here) with variably adjustable delay time are used, in whose input the RDQS signal is input, supplied with the appropriate delay, and at its output as a signal delayed from the RDQS signal (control signal RDQS ') is issued again. In this case, the RDQS signal z. B. be delayed more or less than would be the case in a read-out under nominal conditions (where the RDQS signal with a - pre-fixed-delay is applied), so that the resulting from the above delay of the RDQS signal control -Signal RDQS 'correspondingly - compared to the nominal case - may be more or less delayed (ie compared to a reading under nominal conditions may have a corresponding "positive" or "negative" delay).

Durch das Steuer-Signal RDQS' werden die Abtastzeitpunkte für das über die Ausgangs-Leitung 8a des Komparators 8 dem Daten-Eingang des Latches 9 zugeführte Signal festgelegt.By the control signal RDQS ', the sampling times for that via the output line become 8a of the comparator 8th the data input of the latch 9 supplied signal set.

Wie in 3 beispielhaft dargestellt, wird dieses durch die o. g. erste, vorgegebene Verzögerung t1 des RDQS-Signals z. B. zu den Zeitpunkten t11, t21, t31, und t41 abgetastet.As in 3 exemplified, this is by the above-mentioned first, predetermined delay t1 of the RDQS signal z. B. scanned at the times t11, t21, t31, and t41.

Die sich durch die Abtastung ergebenden, digitalen Signale – hier z. B. die Signal-Folge bzw. Bit-Folge „0-1-0-0" – wird/werden über eine Leitung 10a einem ersten Eingang eines XOR-Gatters 11 (Exklusiv-ODER-Gatter) zugeführt.The resulting from the sampling, digital signals - here z. As the signal sequence or bit sequence "0-1-0-0" - is / are via a line 10a a first input of an XOR gate 11 (Exclusive OR gate) supplied.

Dem zweiten Eingang des XOR-Gatters 11 werden – als Vergleichsdaten bzw. Erwartungsdaten – über eine Leitung 10b die aus dem Test-Muster-Daten-Speicher 7 ausgelesenen Test-Muster-Daten zugeführt, oder hieraus gewonnene Daten (s. u.) – also z. B. (zunächst) die o. g. Test-Bit-Folge „0-1-0-0" bzw. die diese enthaltende Folge von Test-Bits (s. u.).The second input of the XOR gate 11 are - as comparison data or expectation data - via a line 10b those from the test pattern data store 7 supplied test pattern data supplied, or derived data (see below) - ie z. B. (initially) the above test bit sequence "0-1-0-0" or the sequence of test bits containing them (see below).

Immer dann, wenn ein über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführtes Bit der sich durch die Abtastung ergebenden, digitalen Signale identisch ist, wie ein korrespondierendes Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten, aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnenen Test-Muster-Daten, wird an einer Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „0" ausgegeben („pass sample", vgl. 3), und in einem weiteren, auf dem memory controller 5 oder extern hiervon vorgesehenen Speicher (hier: einem Test-Ergebnis-Daten-Speicher 13) abgespeichert.Always when one over the line 10a the first input of the XOR gate 11 supplied bit of the samples resulting from the digital signals is identical, as a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied, from the test pattern data memory 7 read out, or obtained from this test pattern data, is on an output line 12 of the XOR gate 11 a bit "0" is output ("pass sample", cf. 3 ), and in another, on the memory controller 5 or externally provided therefor memory (here: a test result data memory 13 ) stored.

Unterscheidet sich dagegen das über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführte Bit der sich durch die Abtastung ergebenden, digitalen Signale von einem korrespondierenden Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten, aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnenen Test-Muster-Daten, wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „1" ausgegeben („fail sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.On the other hand, this differs over the line 10a the first input of the XOR gate 11 supplied bits of the sample resulting digital signals from a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied, from the test pattern data memory 7 read out, or obtained from this test pattern data, is on the output line 12 of the XOR gate 11 a bit "1" is output ("fail sample", cf. 3 ), and in the test result data memory 13 stored.

Sind wie oben erläutert die Bits der sich durch die Abtastung bei den o. g. Zeitpunkten t11, t21, t31, und t41 (und unter Verwendung der o. g. ersten Referenzspannung Vref1, vgl. 3) ergebenden, digitalen Signale – hier z. B. die Bit-Folge „0-1-0-0" – identisch wie die korrespondierenden Bits der aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnenen Test-Muster-Daten – hier Test-Bit-Folge „0-1-0-0” – wird also auf dem Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten eine Bit-Folge „0-0-0-0" abgespeichert.If, as explained above, the bits which are obtained by the sampling at the abovementioned instants t11, t21, t31, and t41 (and using the above-mentioned first reference voltage Vref1, cf. 3 ), digital signals - here z. Example, the bit sequence "0-1-0-0" - identical to the corresponding bits of the test pattern data memory 7 read out test pattern data - here test bit sequence "0-1-0-0" - is thus on the test result data memory 13 as test result data a bit sequence "0-0-0-0" stored.

Daraufhin werden – wiederum gesteuert durch den memory controller 5 – die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Muster-Daten (hier: die Test-Bit-Folge „0-1-0-0") mittels entsprechender Lesezugriffe erneut aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und ausgewertet, jedoch wie im folgenden genauer erläutert unter Verwendung von im Vergleich zu vorher geänderten Abtast-Zeitpunkten, und/oder geänderter Referenzspannung Vref.Thereupon - again controlled by the memory controller 5 - In the memory cells of the semiconductor memory device 1 stored test pattern data (here: the test bit sequence "0-1-0-0") by means of appropriate read accesses again from the memory cells of the semiconductor memory device 1 is read out and evaluated, however, as explained in more detail below using compared to previously changed sampling times, and / or changed reference voltage Vref.

Hierzu kann entsprechend wie oben beschrieben vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 ein weiteres Lese-Befehl-Signal (Read-(RD- ) Befehl) übertragen werden, und dadurch veranlasst werden, dass die entsprechenden – durch die o. g. Zeilen- und Spalten-Adresse spezifizierten – Test-Muster-Daten erneut aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und mittels entsprechender Daten-(DQ-)Signale – d. h. über die entsprechenden Daten-(DQ-)Leitungen 6a des Bus-Systems 6 – an den memory controller 5 übertragenen werden (vgl. das in 3 gezeigte, der o. g. Test-Bit-Folge „0-1-0-0" entsprechende, zunächst einen im wesentlichen niedrigen, dann einen im wesentlichen hohen, dann einen im wesentlichen niedrigen, und wiederum einen im wesentlichen niedrigen Signal-Pegel aufweisende Daten-(DQ-)Signal).This can be done as described above by the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 another read command signal (read (RD) command), and thereby causing the corresponding test pattern data specified by the above-mentioned row and column address again to be output from the memory cells of the semiconductor -Speicherbauelements 1 and by means of corresponding data (DQ) signals - ie via the corresponding data (DQ) lines 6a of the bus system 6 - to the memory controller 5 be transferred (see the in 3 shown, the first test bit sequence "0-1-0-0" corresponding, first a substantially low, then a substantially high, then a substantially low, and in turn a substantially low signal level having data (DQ) signal).

Die Gültigkeit der jeweiligen aus dem Halbleiter-Speicherbauelement 1 ausgelesenen, und von dort an den memory controller 5 übertragenen Test-Muster-Daten wird – erneut – durch ein entsprechendes – vom Halbleiter-Speicherbauelement 1 an den memory controller 5 gesendetes – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) signalisiert.The validity of the respective from the semiconductor memory device 1 read out, and from there to the memory controller 5 transmitted test pattern data is - again - by a corresponding - from the semiconductor memory device 1 to the memory controller 5 sent - read data validity signal (RDQS signal) signals.

Im memory controller 5 wird das über die Daten-(DQ-) Leitungen 6a empfangene Daten-(DQ-)Signal mittels des Komparators 8 entsprechend wie oben beschrieben mit einer entsprechenden, an der Leitung 6b anliegenden, z. B. vom o. g. externen Testgerät an den memory controller 5 angelegten Referenzspannung Vref verglichen (und zwar z. B. zunächst erneut mit der o. g. ersten, vorgegebenen, konstanten Referenzspannung Vref1, vgl. 3).In the memory controller 5 will do this over the data (DQ) lines 6a received data (DQ) signal by means of the comparator 8th as described above with a corresponding, on the line 6b adjacent, z. B. from the above external test device to the memory controller 5 applied reference voltage Vref (and, for example, first again with the above-mentioned first, predetermined, constant reference voltage Vref1, see. 3 ).

Je nachdem, ob der Pegel des Daten (DQ-)Signals größer oder kleiner ist, als die Referenzspannung Vref (z. B. erneut: die Referenzspannung Vref1), wird an der Ausgangs-Leitung 8a des Komparators 8 ein einen hohen Pegel, oder ein einen niedrigen Pegel aufweisendes Signal ausgegeben.Depending on whether the level of the data (DQ) signal is greater or less than the reference voltage Vref (eg, again: the reference voltage Vref1), the output line becomes 8a of the comparator 8th a high level signal or a low level signal is output.

Wie aus 1 hervorgeht, wird das an der Ausgangs-Leitung 8a des Komparators 8 anliegende Signal dem Daten-Eingang des Latches 9 zugeführt.How out 1 it will be on the output line 8a of the comparator 8th applied signal to the data input of the latch 9 fed.

Dem Takt-Eingang des Latches 9 wird – entsprechend wie oben beschrieben – über die Leitung 9a ein Steuer-Signal RDQS' zugeführt, welches aus dem Lese-Daten-Gültigkeits-Signal (RDQS-Signal) gewonnen wird, jedoch diesem gegenüber nicht mehr mit der o. g. ersten, vorgegebenen Verzögerung t1, sondern einer zweiten, hiervon unterschiedlichen Verzögerung t2 behaftet ist.The clock input of the latch 9 is - as described above - over the line 9a a control signal RDQS 'supplied, which is obtained from the read data validity signal (RDQS signal), but this is no longer subject to the above-mentioned first, predetermined delay t1, but a second, different therefrom delay t2 ,

Hierzu kann die durch das o. g. auf dem memory controller 5 vorgesehene Verzögerungs-Glied (hier nicht dargestellt) bewirkte Verzögerungs-Zeit entsprechend von t1 auf t2 geändert bzw. variiert werden.This can be done by the above on the memory controller 5 provided delay element (not shown here) delay time corresponding to be changed from t1 to t2 or varied.

Durch das Steuer-Signal RDQS' werden die Abtastzeitpunkte für das über die Ausgangs-Leitung 8a des Komparators 8 dem Daten-Eingang des Latches 9 zugeführte Signal festgelegt.By the control signal RDQS ', the sampling times for that via the output line become 8a of the comparator 8th the data input of the latch 9 supplied signal set.

Wie in 3 beispielhaft dargestellt, wird dieses durch die o. g. zweite, vorgegebene Verzögerung t2 des RDQS-Signals nicht mehr wie vorher zu den Zeitpunkten t11, t21, t31, und t41, sondern z. B. zu den Zeitpunkten t12, t22, t32, und t42 abgetastet.As in 3 exemplified by the above-mentioned second, predetermined delay t2 of the RDQS signal is no longer as before at the times t11, t21, t31, and t41, but z. B. scanned at the times t12, t22, t32, and t42.

Die sich durch die Abtastung ergebenden, digitalen Signale – hier z. B. die Signal-Folge bzw. Bit-Folge „0-1-0-0" – wird/werden über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 (Exklusiv-ODER-Gatter) zugeführt.The resulting from the sampling, digital signals - here z. As the signal sequence or bit sequence "0-1-0-0" - is / are over the line 10a the first input of the XOR gate 11 (Exclusive OR gate) supplied.

Dem zweiten Eingang des XOR-Gatters 11 werden – als Vergleichsdaten bzw. Erwartungsdaten – über die Leitung 10b die aus dem Test-Muster-Daten-Speicher 7 ausgelesenen oder hieraus gewonnene Daten zugeführt – im vorliegenden Fall nicht mehr wie vorher die Bit-Folge „0-1-0-0 sondern eine hieraus gewonnene Test-Bit-Folge „1-0-0-0", da das sich durch die Abtastung zum Zeitpunkt t12 ergebende Signal – anders als beim Zeitpunkt t11 – nicht mehr einen niedrigen Pegel, sondern bereits einen hohen Pegel aufweisen sollte, und das sich durch die Abtastung zum Zeitpunkt t22 ergebende Signal – anders als beim Zeitpunkt t21 – nicht mehr einen hohen Pegel, sondern bereits einen niedrigen Pegel (vgl. 3).The second input of the XOR gate 11 - as comparative data or expected data - over the line 10b those from the test pattern data store 7 read out or obtained from this data supplied - in the present case no longer as before the bit sequence "0-1-0-0 but a test-bit sequence derived from this" 1-0-0-0 ", since that by the Sampling at the time t12 resulting signal - unlike the time t11 - should no longer have a low level, but should already have a high level, and the signal resulting from the sampling at time t22 - unlike at time t21 - no longer a high level but already a low level (see. 3 ).

Immer dann, wenn ein über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführtes Bit der sich durch die Abtastung ergebenden, digitalen Signale identisch ist, wie ein korrespondierendes Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten, aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnen Test-Muster-Daten (hier: die Test-Bit-Folge „1-0-0-0"), wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „0" ausgegeben („pass sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.Always when one over the line 10a the first input of the XOR gate 11 supplied bit of the samples resulting from the digital signals is identical, as a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied, from the test pattern data memory 7 read out, or from this test pattern data (here: the test bit sequence "1-0-0-0"), is on the output line 12 of the XOR gate 11 a bit "0" is output ("pass sample", cf. 3 ), and in the test result data memory 13 stored.

Unterscheidet sich dagegen das über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführte Bit der sich durch die Abtastung ergebenden, digitalen Signale von einem korrespondierenden Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten Test-Muster-Daten, wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „1" ausgegeben („fail sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.On the other hand, this differs over the line 10a the first input of the XOR gate 11 supplied bits of the sample resulting digital signals from a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied test pattern data, is sent to the output line 12 of the XOR gate 11 a bit "1" is output ("fail sample", cf. 3 ), and in the test result data memory 13 stored.

Sind wie hier die ersten beiden Bits der sich durch die Abtastung bei den o. g. Zeitpunkten t12, t22, t32, und t42 (und unter Verwendung der o. g. ersten Referenzspannung Vref1, vgl. 3) ergebenden, digitalen Signale – hier z. B. die Bits „0", und „1 – unterschiedlich von den korrespondierenden Bits der Test-Muster-Daten – hier die Bits „1", und „0" –, und sind die zweiten beiden Bits der sich durch die Abtastung bei den o. g. Zeitpunkten t12, t22, t32, und t42 (und unter Verwendung der o. g. ersten Referenzspannung Vref1, vgl. 3) ergebenden, digitalen Signale – hier z. B. die Bits „0", und „0" – identisch zu den korrespondierenden Bits der Test-Muster-Daten – hier ebenfalls die Bits „0", und „0" –, wird auf dem Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten eine Bit-Folge „1-1-0-0" abgespeichert (vgl. 3).If, as here, the first two bits of the sample are at the abovementioned times t12, t22, t32, and t42 (and using the above-mentioned first reference voltage Vref1, cf. 3 ), digital signals - here z. For example, bits "0", and "1" are different from the corresponding bits of the test pattern data - here bits "1", and "0" -, and the second two bits are indicated by the sample og instants t12, t22, t32, and t42 (and using the above-mentioned first reference voltage Vref1, see. 3 ), digital signals - here z. For example, the bits "0", and "0" - identical to the corresponding bits of the test pattern data - here also bits "0" and "0" - are written to the test result data memory 13 as test result data, a bit sequence "1-1-0-0" stored (see. 3 ).

Als nächstes werden – erneut, und wiederum gesteuert durch den memory controller 5 – die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Muster-Daten (hier: die Test-Bit-Folge „0-1-0-0") mittels entsprechender Lesezugriffe aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und entsprechend wie oben beschrieben ausgewertet, jedoch z. B. unter Verwendung von erneut geänderten Abtast-Zeitpunkten (z. B. den Zeitpunkten t13, t23, t33, und t43), und – immer noch unveränderter – Referenzspannung Vref1 (vgl. 3).Next will be - again, and again controlled by the memory controller 5 - In the memory cells of the semiconductor memory device 1 stored test pattern data (here: the test bit sequence "0-1-0-0") by means of appropriate read accesses from the memory cells of the semiconductor memory device 1 read out, and evaluated as described above, but z. Using again changed sampling times (eg, times t13, t23, t33, and t43), and - still unchanged - reference voltage Vref1 (see FIG. 3 ).

Daraufhin können – falls gewünscht – nochmals die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Muster-Daten ausgelesen, und entsprechend wie oben beschrieben ausgewertet werden, jedoch z. B. unter Verwendung von erneut geänderten Abtast-Zeitpunkten (z. B. den Zeitpunkten t10, t20, etc.), und – immer noch unveränderter – Referenzspannung Vref1 (vgl. 3), usw., usw.Then - if desired - again in the memory cells of the semiconductor memory device 1 stored test pattern data read, and evaluated as described above, but z. B. using again changed sampling times (eg, the times t10, t20, etc.), and - still unchanged - reference voltage Vref1 (see. 3 ), etc., etc.

Als nächstes können – erneut – die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Muster-Daten ausgelesen, und entsprechend wie oben beschrieben ausgewertet werden, z. B. – ähnlich wie vorher – unter Verwendung der bereits oben erwähnten Abtast-Zeitpunkte t11, t21, t31, t41, jedoch einer – im Vergleich zur ersten Referenzspannung Vref1 – geänderten Referenzspannung Vref2 (vgl. 3).Next, again in the memory cells of the semiconductor memory device 1 stored test pattern data are read out, and evaluated as described above, z. B. - similar to before - using the already mentioned above sampling times t11, t21, t31, t41, but one - compared to the first reference voltage Vref1 - changed reference voltage Vref2 (see. 3 ).

Daraufhin werden nochmals, und wiederum gesteuert durch den memory controller 5 die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Muster-Daten ausgelesen, und entsprechend wie oben beschrieben ausgewertet, jedoch z. B. unter Verwendung von gegenüber den Abtast-Zeitpunkten t11, t21, t31, t41 geänderten Abtast-Zeitpunkten (z. B. den o. g. Abtast-Zeitpunkten t12, t22, t32, t42), und – unveränderter – Referenzspannung Vref2 (vgl. 3).Thereupon, again and again controlled by the memory controller 5 in the memory cells of the semiconductor memory device 1 stored test pattern data read, and evaluated as described above, but z. Using sampling times changed with respect to sampling instants t11, t21, t31, t41 (eg the above-mentioned sampling times t12, t22, t32, t42), and - unchanged - reference voltage Vref2 (cf. 3 ).

Als nächstes können – erneut – die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Test-Muster-Daten ausgelesen, und entsprechend wie oben beschrieben ausgewertet werden, jedoch z. B. unter Verwendung von erneut geänderten Abtast-Zeitpunkten (z. B. den o. g. Zeitpunkten t13, t23, t33, t43), und – immer noch unveränderter – Referenzspannung Vref2 (vgl. 3), usw., usw.Next, again in the memory cells of the semiconductor memory device 1 stored test pattern data read, and evaluated as described above, but z. B. using again changed sampling times (eg, the above times t13, t23, t33, t43), and - still unchanged - reference voltage Vref2 (see. 3 ), etc., etc.

Mit anderen Worten werden also – gesteuert durch den memory controller 5 – die Test-Muster-Daten – mehrfach hintereinander – mittels entsprechender Lesezugriffe ausgelesen, und entsprechend wie oben beschrieben ausgewertet, und zwar unter Verwendung einer Vielzahl verschiedener, immer wieder geänderter Abtast-Zeitpunkte, und einer Vielzahl verschiedener Referenzspannungen Vref1, Vref2, Vref3, Vref4, Vref5, Vref6, Vref7 (vgl. 3), usw., usw.In other words, so are - controlled by the memory controller 5 - The test pattern data - repeatedly in succession - read by means of appropriate read accesses, and evaluated as described above, using a variety of different, repeatedly changed sampling times, and a plurality of different reference voltages Vref1, Vref2, Vref3, Vref4 , Vref5, Vref6, Vref7 (cf. 3 ), etc., etc.

Die Referenzspannung Vref kann hierbei z. B. – wie in 3 veranschaulicht – zwischen einer maximaler Referenzspannung Vrefmax, und einer minimalen Referenzspannung Vrefmin variiert werden, z. B. einer maximalen Referenzspannung Vrefmax, die einem bei dem Daten-(DQ-)Signal – z. B. bei dessen „hohen" Zustand – maximal zu erwartendem Signal-Pegel entspricht, und einer minimalen Referenzspannung Vrefmin, die einem bei dem Daten-(DQ-)Signal – z. B. bei dessen „niedrigen" Zustand – minimal zu erwartendem Signal-Pegel entspricht.The reference voltage Vref can in this case z. B. - as in 3 is varied between a maximum reference voltage Vrefmax, and a minimum reference voltage Vrefmin, e.g. B. a maximum reference voltage Vrefmax, the one at the data (DQ) signal - z. B. at its "high" state - maximum expected signal level corresponds, and a minimum reference voltage Vrefmin, the one at the data (DQ) signal - eg., In its "low" state - minimal expected signal Level corresponds.

Die sich als Ergebnis der o. g. Auswertungen für die o. g. immer wieder geänderten, verschiedenen Abtast-Zeitpunkte, und die o. g. immer wieder geänderten, verschiedenen Referenzspannungen Vref ergebenden, im Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten abgespeicherten Bits (vgl. auch die in 4 dargestellten „pass samples" (Bits „0"), und „fail samples" (Bits „1")) können abschließend aus dem Test-Ergebnis-Daten-Speicher 13 ausgelesen werden – z. B. mittels des o. g. Testgeräts –, und ausgewertet werden.The result of the above-mentioned evaluations for the above-mentioned repeatedly changed, different sampling times, and the above-mentioned repeatedly changed, different reference voltages Vref resulting in the test result data memory 13 bits stored as test result data (see also the in 4 Finally, "pass samples" (bits "0") and "fail samples" (bits "1") may be finally retrieved from the test result data memory 13 be read out - z. B. by means of the above test device -, and evaluated.

Alternativ kann der Test-Ergebnis-Daten-Speicher 13 auch nach jedem der o. g. Teil-Schritte, d. h. z. B. nach jeder Änderung der Abtast-Zeitpunkte, und/oder nach jeder Änderung der Referenzspannung ausgelesen, und dann wieder gelöscht werden, so dass ein entsprechend kleinerer Test-Ergebnis-Daten-Speicher 13 verwendet werden kann.Alternatively, the test result data memory 13 also read after each of the above-mentioned sub-steps, ie, for example, after each change of the sampling times, and / or after each change of the reference voltage, and then deleted again, so that a correspondingly smaller test result data memory 13 can be used.

Wie aus 4 hervorgeht, kann aus dem Bit-Muster der Test-Ergebnis-Daten mit relativ guter Genaugkeit auf den Signal-Verlauf bzw. die Signal-Form des – bei einem Lesezugriff vom Halbleiter-Speicherbauelement ausgesendeten – Daten-(DQ-)Signals rückgeschlossen werden, bzw. kann aus dem Bit-Muster der Signal-Verlauf bzw. die Signal-Form des Daten-(DQ-)Signals mit relativ guter Genaugkeit „nachgezeichnet" werden, ohne dass die Verwendung eines Oszilloskops notwendig ist. Die jeweils erzielte Genauigkeit hängt von der jeweiligen Auflösung ab, d. h. der Anzahl an unterschiedlichen, verwendeten Referenzspannungen Vref/Abtast-Zeitpunkten, und kann bei Bedarf beliebig weiter erhöht (oder verringert) werden.How out 4 can be deduced from the bit pattern of the test result data with relatively good accuracy on the signal history or the signal form of - in a read access from the semiconductor memory device emitted - data (DQ) signal are deduced or the signal pattern of the data (DQ) signal with relatively good accuracy can be "traced" from the bit pattern without the need for an oscilloscope the respective resolution, ie the number of different, used reference voltages Vref / sampling times, and can be further increased (or decreased) as needed.

Damit kann bei entsprechend identischen Bedingungen wie im Normalbetrieb – ohne Oszilloskop – die Signalintegrität des Daten-(DQ-)Signals untersucht werden, und beispielsweise auch Effekte wie z. B. durch SSN hervorgerufener Jitter, Power Supply Noise, etc.In order to can with identical conditions as in normal operation - without oscilloscope - the signal integrity of the data (DQ) signal be examined, and for example, effects such. B. by SSN induced jitter, power supply noise, etc.

Zur oben erwähnten „Nachzeichnung" der Signal-Form des Daten-(DQ-)Signals aus dem Bit-Muster der Test-Ergebnis-Daten (vgl. 4) kann beispielsweise – für Perioden, zu denen zu erwarten war, dass das Daten-(DQ-)Signal einen niedrigen Pegel aufweist (Bit „0") (vgl. z. B. die in 4 gezeigte Periode zwischen 0 ns und 0.5 ns, sowie die Periode zwischen 1 ns und 1.5 ns, etc.) – jeweils der Abstand zwischen Vrefmax, und dem maximalen Wert für Vref, bei dem noch ein „fail simple" (Bit „1") ermittelt wurde, untersucht werden.For the above-mentioned "tracing" of the signal form of the data (DQ) signal from the bit pattern of the test result data (cf. 4 For example, for periods when the data (DQ) signal was expected to be low (bit "0") (see, for example, FIG 4 shown period between 0 ns and 0.5 ns, as well as the period between 1 ns and 1.5 ns, etc.) - in each case the distance between Vrefmax, and the maximum value for Vref, at which a "fail simple" (bit "1") was investigated.

Entsprechend invers kann zur „Nachzeichnung" der Signal-Form des Daten-(DQ-)Signals – für Perioden, zu denen zu erwarten war, dass das Daten-(DQ-)Signal einen hohen Pegel aufweist (Bit „1") (vgl. z. B. die in 4 gezeigte Periode zwischen 0.5 ns und ins, etc.) – jeweils der Abstand zwischen Vrefmin, und dem minimalen Wert für Vref, bei dem noch ein „fail simple" (Bit „1") ermittelt wurde, untersucht werden, etc.Accordingly, inversely, for "tracing" the signal form of the data (DQ) signal - for periods when the data (DQ) signal was expected to be high (bit "1") (see FIG eg the in 4 period between 0.5 ns and ins, etc.) - the distance between Vrefmin and the minimum value for Vref, at which a "fail simple" (bit "1") was determined, are examined, etc.

Soll statt der Signalform des bei einem Lesezugriff vom Halbleiter-Speicherbauelement 1 ausgesendeten Daten-(DQ-)Signals die Signalform des bei einem Schreibzugriff vom memory controller 5 ausgesendeten Daten-(DQ-)Signals untersucht werden, kann das folgende, alternative, anhand von 2 erläuterte (Test-)Verfahren verwendet werden:
Und zwar werden auf die im folgenden genauer erläuterte spezielle Art und Weise – mehrfach hintereinander, und gesteuert durch den memory controller 5 – mittels entsprechender Schreibzugriffe z. B. entsprechend wie oben erläutert erzeugte Test-Muster-Daten („Test data"), also eine Folge von Test-Bits (z. B. eine Test-Bit-Folge „0-1-0-0") in entsprechenden Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeichert (bzw. genauer gesagt wie im folgenden erläutert entsprechende beim Einlesen in das Halbleiter-Speicherbauelement 1 sich aus den Test-Muster-Daten ergebende Bits (s. u.)), und daraufhin – unter Nominalbedingungen – wieder ausgelesen.Should instead of the waveform of a read access from the semiconductor memory device 1 transmitted data (DQ) signal, the waveform of a write access from the memory controller 5 transmitted data (DQ) signal, the following, alternative, based on 2 explained (test) methods are used:
Namely, in the following explained in more detail special way - repeatedly in succession, and controlled by the memory controller 5 - By means of appropriate write accesses z. B. corresponding to the above-described generated test pattern data ("test data"), that is, a sequence of test bits (eg, a test bit sequence "0-1-0-0") in corresponding memory cells of the semiconductor memory device 1 stored (or more precisely as in the following explains corresponding when reading into the semiconductor memory device 1 bits resulting from the test pattern data (see below)), and then - under nominal conditions - read out again.

Die Test-Muster-Daten können in einem entsprechenden Test-Muster-Daten-Speicher 7, z. B. einem Register des memory controllers 5 abgespeichert sein bzw. werden.The test pattern data may be stored in a corresponding test pattern data memory 7 , z. B. a register of the memory controller 5 be saved or be.

Zum Abspeichern der Test-Muster-Daten bzw. der sich hieraus ergebenden Bits (s. u.) im Halbleiter-Speicherbauelement 1 wird zunächst – entsprechend wie oben beschrieben – mit Hilfe eines über das o. g. Bus-System 6 vom memory controller 5 zum Halbleiter-Speicherbauelement 1 übertragenen Wortleitungs-Aktivier-Befehl-Signals (activate Befehl (ACT)) eine entsprechende – einem bestimmten Einzel-Array („memory bank") der Arrays 14 des Halbleiter-Speicherbauelements 1 zugeordnete – (und durch eine entsprechende Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.For storing the test pattern data or the resulting bits (see below) in the semiconductor memory device 1 is first - as described above - with the help of one of the above-mentioned bus system 6 from the memory controller 5 to the semiconductor memory device 1 transmitted word line enable command signal (activate command (ACT)) a corresponding - a specific single-array ("memory bank") of the arrays 14 of the semiconductor memory device 1 associated - (and defined by a corresponding row address ("Row Address")) word line activated.

Daraufhin wird – mit Hilfe eines entsprechenden vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 übertragenen Schreib-Befehl-Signals (Write-(WT-)Befehl) – veranlasst, dass die entsprechenden mittels entsprechender Daten-(DQ-)Signale über entsprechende Daten-(DQ-)Leitungen 6a des Bus-Systems 6 übertragenen Test-Muster-Daten bzw. die sich hieraus ergebenden Bits wie im folgenden genauer erläutert in die entsprechenden – durch eine entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Speicherzellen des Halbleiter-Speicherbauelements 1 eingelesen werden.Thereupon becomes - with the help of a suitable from the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 transmitted write command signal (Write (WT) command) - causes the corresponding data (DQ) signals to be transmitted via corresponding data (DQ) lines 6a of the bus system 6 transmitted test pattern data or the resulting bits as explained in more detail below in the corresponding - by a corresponding column address ("Column Address") then exactly specified - memory cells of the semiconductor memory device 1 be read.

Zum Übertragen der Test-Muster-Daten über die Daten-(DQ-)Leitungen 6a an das Halbleiter-Speicherbauelement 1 sind auf dem memory controller 5 entsprechende Signal-Treiber-Einrichtungen 21 vorgesehen, deren Ausgänge mit den Daten-(DQ-)Leitungen 6a verbunden sind, und deren Eingänge zur Durchführung des Test-Verfahrens mit dem Test-Muster-Daten-Speicher 7 verbunden werden können.To transmit the test pattern data over the data (DQ) lines 6a to the semiconductor memory device 1 are on the memory controller 5 corresponding signal driver devices 21 whose outputs are connected to the data (DQ) lines 6a and their inputs for performing the test method with the test pattern data memory 7 can be connected.

Die Gültigkeit der vom memory controller 5 an das Halbleiter-Speicherbauelement 1 übertragenen, und dort einzulesenden Test-Muster-Daten wird durch ein entsprechendes – vom memory controller 5 über eine Daten-Gültigkeits-Signalisier-Leitung (WDQS-Leitung) 6d an das Halbleiter-Speicherbauelement 1 gesendetes – Schreib-Daten-Gültigkeits-Signal (hier: ein Signal WDQS') signalisiert.The validity of the memory controller 5 to the semiconductor memory device 1 transmitted, and there test pattern data to be read in by a corresponding - from the memory controller 5 via a data validity signaling line (WDQS line) 6d to the semiconductor memory device 1 sent - write data validity signal (here: a signal WDQS ') signals.

Das zur Durchführung des Test-Verfahrens verwendete, vom memory controller 5 gesendete Schreib-Daten-Gültigkeits-Signal (WDQS'-Signal) entspricht im Wesentlichen einem für herkömmliche Schreibzugriffe – d. h. im Nominalfall – verwendeten Schreib-Daten-Gültigkeits-Signal (WDQS-Signal), kann jedoch im Vergleich zu diesem mit einer auf die im folgenden genauer erläuterte Weise variierten Verzögerung behaftet sein – beispielsweise zunächst mit einer ersten, vorgegebenen Verzögerung t1. Zur Verzögerung des Schreib-Daten-Gültigkeits-Signals (WDQS-Signals) kann auf dem memory controller 5 ein Verzögerungs-Glied (hier nicht dargestellt) mit variabel einstellbarer Verzögerungs-Zeit verwendet werden, in dessen Eingang das WDQS-Signal eingegeben, mit der entsprechenden Verzögerung beaufschlagt, und an dessen Ausgang als gegenüber dem WDQS-Signal verzögertes Signal (WDQS'-Signal) wieder ausgegeben wird.The one used by the memory controller to perform the test procedure 5 Sent write data validity signal (WDQS 'signal) essentially corresponds to a write-to-data validity signal (WDQS signal) used for conventional write accesses, ie, in the nominal case, but can be compared to the one with the in the following explained in more detail manner varied delay - for example, first with a first predetermined delay t1. To delay the write data valid signal (WDQS signal) may be on the memory controller 5 a delay element (not shown here) with variably adjustable delay time are used, in whose input the WDQS signal is input, with the appropriate delay applied, and at the output as compared to the WDQS signal delayed signal (WDQS 'signal) is output again.

Wie aus 2 hervorgeht, wird im Halbleiter-Speicherbauelement 1 ein entsprechendes über die Daten-(DQ-)Leitungen 6a empfangenes Daten-(DQ-)Signal mittels eines Komparators 18 mit einer entsprechenden, an einer Leitung 6c anliegenden, z. B. vom o. g. externen Testgerät an das Halbleiter-Speicherbauelement 1 angelegten, auf die im folgenden genauer erläuterte Weise variierten Referenzspannung Vref_WR verglichen (und zwar z. B. zunächst mit einer ersten, vorgegebenen, konstanten Referenzspannung Vref_WR1, vgl. 3).How out 2 is apparent in the semiconductor memory device 1 a corresponding via the data (DQ) lines 6a received data (DQ) signal by means of a comparator 18 with a corresponding, on a line 6c adjacent, z. B. from the above-mentioned external test device to the semiconductor memory device 1 applied, in the manner explained in more detail below varied reference voltage Vref_WR compared (and, for example, first with a first, predetermined, constant reference voltage Vref_WR1, see. 3 ).

Je nachdem, ob der Pegel des Daten-(DQ-)Signals größer oder kleiner ist, als die Referenzspannung Vref_WR (z. B. zunächst: die Referenzspannung Vref_WR1), wird an einer Ausgangs-Leitung 18a des Komparators 18 ein einen hohen Pegel aufweisendes Signal, oder ein einen niedrigen Pegel aufweisendes Signal ausgegeben (z. B. dann, wenn der Pegel des Daten-(DQ-)Signals größer ist, als die Referenzspannung Vref ein einen hohen Pegel aufweisendes Signal, und ansonsten ein einen niedrigen Pegel aufweisendes Signal, oder umgekehrt).Depending on whether the level of the data (DQ) signal is greater or less than the reference voltage Vref_WR (eg, initially: the reference voltage Vref_WR1), an output line is used 18a of the comparator 18 a signal having a high level, or a signal having a low level (eg, when the level of the data (DQ) signal is greater than the reference voltage Vref is a high level signal, and otherwise on low level signal, or vice versa).

Mit anderen Worten wird also durch den Komparator 18 das o. g. analoge Daten-(DQ-)Signal in ein entsprechendes, an der Komparator-Ausgangs-Leitung 18a anliegendes digitales Signal umgewandelt.In other words, so by the comparator 18 the above analog data (DQ) signal into a corresponding, at the comparator output line 18a converted digital signal.

Wie aus 2 weiter hervorgeht, wird das an der Ausgangs-Leitung 18a des Komparators 18 anliegende Signal einem Daten-Eingang eines Latches 19 zugeführt.How out 2 further, this will be on the output line 18a of the comparator 18 applied signal to a data input of a latch 19 fed.

Dem Takt-Eingang des Latches 19 wird über eine Leitung 19a das o. g., vom Halbleiter-Speicherbauelement 1 empfangene, gegenüber einem herkömmlichen Schreib-Daten-Gültigkeits-Signal entsprechend wie oben erläutert ggf. mit einer entsprechenden Verzögerung behaftete Schreib-Daten-Gültigkeits-Signal (WDQS'-Signal) zugeführt.The clock input of the latch 19 is over a line 19a the above, from the semiconductor memory device 1 received, compared with a conventional write-data validity signal according to the above, if necessary, with a corresponding delay afflicted write data validity signal (WDQS 'signal) supplied.

Durch das Schreib-Daten-Gültigkeits-Signal (WDQS'-Signal) werden die Abtastzeitpunkte für das über die Ausgangs-Leitung 18a des Komparators 18 dem Daten-Eingang des Latches 19 zugeführte Signal festgelegt.The write data valid signal (WDQS 'signal) becomes the sampling timing for that via the output line 18a of the comparator 18 the data input of the latch 19 supplied signal set.

Wie in 3 beispielhaft dargestellt, wird dieses durch die o. g. erste, vorgegebene Verzögerung t1 des WDQS-Signals z. B. zu den Zeitpunkten t11, t21, t31, und t41 abgetastet.As in 3 exemplified, this is by the above-mentioned first, predetermined delay t1 of the WDQS signal z. B. scanned at the times t11, t21, t31, and t41.

Die sich durch die Abtastung ergebenden, digitalen Signale bzw. die hierzu korrespondierenden Bits – hier z. B. die Signal-Folge bzw. Bit-Folge „0-1-0-0" – wird/werden in den entsprechend wie oben erläutert definierten Speicherzellen in dem entsprechenden Array 14 des Halbleiter-Speicherbauelements 1 abgespeichert.The resulting from the sampling, digital signals or the corresponding bits - here z. As the signal sequence or bit sequence "0-1-0-0" - is / are in the correspondingly as explained above memory cells in the corresponding array 14 of the semiconductor memory device 1 stored.

Daraufhin werden – unter Nominalbedingungen, und wiederum gesteuert durch den memory controller 5 – die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Bits (hier: die Bit-Folge „0-1-0-0") mittels entsprechender Lesezugriffe aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und ausgewertet.Thereupon are - under nominal conditions, and again controlled by the memory controller 5 - In the memory cells of the semiconductor memory device 1 stored bits (here: the bit sequence "0-1-0-0") by means of corresponding read accesses from the memory cells of the semiconductor memory device 1 read out and evaluated.

Hierzu kann entsprechend wie oben beschrieben vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 ein Lese-Befehl-Signal (Read-(RD-)Befehl) übertragen werden, und dadurch veranlasst werden, dass die entsprechenden – durch die o. g. Zeilen- und Spalten-Adresse spezifizierten – Bits bzw. die o. g. Bit-Folge aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und mittels entsprechender Daten-(DQ-)Signale – d. h. über die entsprechende Daten-(DQ-)Leitungen 6a des Bus-Systems 6 – an den memory controller 5 übertragenen werden.This can be done as described above by the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 a read command signal (Read (RD) command) are transmitted, thereby causing the corresponding bits specified by the above-mentioned row and column address and the above-mentioned bit string to be selected from the memory cells of the semiconductor memory device 1 and by means of corresponding data (DQ) signals - ie via the corresponding data (DQ) lines 6a of the bus system 6 - to the memory controller 5 be transferred.

Zum Übertragen der Bits bzw. der Bit-Folge über die Daten-(DQ-)Leitungen 6a an den memory controller 5 sind auf dem Halbleiter-Speicherbauelement 1 entsprechende Signal-Treiber-Einrichtungen 22 vorgesehen, deren Ausgänge mit den Daten- (DQ-)Leitungen 6a verbunden sind, und deren Eingänge mit den Arrays 14 des Halbleiter-Speicherbauelements 1 verbunden werden können.To transmit the bits or bit string over the data (DQ) lines 6a to the memory controller 5 are on the semiconductor memory device 1 corresponding signal driver devices 22 whose outputs are connected to the data (DQ) lines 6a and their inputs to the arrays 14 of the semiconductor memory device 1 can be connected.

Die Gültigkeit der jeweiligen aus dem Halbleiter-Speicherbauelement 1 ausgelesenen, und von dort an den memory controller 5 übertragenen Bits wird durch ein entsprechendes – vom Halbleiter-Speicherbauelement 1 an den memory controller 5 gesendetes – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) signalisiert.The validity of the respective from the semiconductor memory device 1 read out, and from there to the memory controller 5 transmitted bits is replaced by a corresponding - from the semiconductor memory device 1 to the memory controller 5 sent - read data validity signal (RDQS signal) signals.

Im memory controller 5 wird das über die Daten-(DQ-) Leitungen 6a empfangene Daten-(DQ-)Signal mittels des Komparators 8 entsprechend wie oben beschrieben mit einer entsprechenden, an der Leitung 6b anliegenden, während des Test-Verfahrens konstant bleibenden Referenzspannung Vref verglichen. Der Pegel der Referenzspannung Vref kann z. B. – da das Auslesen wie oben erwähnt unter Nominalbedingungen erfolgt im Wesentlichen in der Mitte zwischen einem „hohen" und einem „niedrigen" Pegel der von dem Halbleiter-Speicherbauelement 1 an den memory controller 5 übertragenen Daten-(DQ-)Signale liegen.In the memory controller 5 will do this over the data (DQ) lines 6a received data (DQ) signal by means of the comparator 8th as described above with a corresponding, on the line 6b adjacent, during the test process constant remaining reference voltage Vref compared. The level of the reference voltage Vref may, for. B. - since the reading as mentioned above under nominal conditions takes place substantially in the middle between a "high" and a "low" level of the semiconductor memory device 1 to the memory controller 5 transmitted data (DQ) signals lie.

Je nachdem, ob der Pegel der vom memory controller 5 empfangenen Daten-(DQ-)Signale größer oder kleiner ist, als die Referenzspannung Vref, wird an der Ausgangs-Leitung 8a des Komparators 8 ein einen hohen Pegel, oder ein einen niedrigen Pegel aufweisendes Signal ausgegeben.Depending on whether the level of the memory controller 5 received data (DQ) signals is greater or less than the reference voltage Vref, is at the output line 8a of the comparator 8th a high level signal or a low level signal is output.

Wie aus 2 hervorgeht, wird das an der Ausgangs-Leitung 8a des Komparators 8 anliegende Signal dem Daten-Eingang des Latches 9 zugeführt.How out 2 it will be on the output line 8a of the comparator 8th applied signal to the data input of the latch 9 fed.

Dem Takt-Eingang des Latches 9 wird über die Leitung 9a das vom Halbleiter-Speicherbauelement 1 an den memory controller 5 übertragene – nominelle – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) zugeführt.The clock input of the latch 9 is over the line 9a that of the semiconductor memory device 1 to the memory controller 5 transmitted - nominal - read data validity signal (RDQS signal) supplied.

Durch das RDQS-Signal werden die Abtastzeitpunkte für das über die Ausgangs-Leitung 8a des Komparators 8 dem Daten-Eingang des Latches 9 zugeführte Signal festgelegt.The RDQS signal causes the sampling times for that via the output line 8a of the comparator 8th the data input of the latch 9 supplied signal set.

Die sich durch die Abtastung ergebenden, digitalen Signale – hier z. B. die Signal-Folge bzw. Bit-Folge „0-1-0-0" – wird/werden über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 (Exklusiv-ODER-Gatter) zugeführt.The resulting from the sampling, digital signals - here z. As the signal sequence or bit sequence "0-1-0-0" - is / are over the line 10a the first input of the XOR gate 11 (Exclusive OR gate) supplied.

Dem zweiten Eingang des XOR-Gatters 11 werden – als Vergleichsdaten bzw. Erwartungsdaten – über die Leitung 10b die aus dem Test-Muster-Daten-Speicher 7 ausgelesenen Test-Muster-Daten zugeführt, oder hieraus gewonnene Daten (s. u.) – also z. B. (zunächst) die o. g. Test-Bit-Folge „0-1-0-0" bzw. die diese enthaltende Folge von Test-Bits.The second input of the XOR gate 11 - as comparative data or expected data - over the line 10b those from the test pattern data store 7 supplied test pattern data supplied, or derived data (see below) - ie z. B. (first) the above test bit sequence "0-1-0-0" or the sequence of test bits containing them.

Immer dann, wenn ein über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführtes Bit der sich durch die Abtastung ergebenden, digitalen Signale identisch ist, wie ein korrespondierendes Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten, aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnenen Test-Muster-Daten, wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „0" ausgegeben („pass sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.Always when one over the line 10a the first input of the XOR gate 11 supplied bit of the samples resulting from the digital signals is identical, as a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied, from the test pattern data memory 7 read out, or obtained from this test pattern data, is on the output line 12 of the XOR gate 11 a bit "0" is output ("pass sample", cf. 3 ), and in the test result data memory 13 stored.

Unterscheidet sich dagegen das über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführte Bit der sich durch die Abtastung ergebenden, digitalen Signale von einem korrespondierenden Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten, aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnenen Test-Muster-Daten, wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „1" ausgegeben („fail sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.On the other hand, this differs over the line 10a the first input of the XOR gate 11 supplied bits of the sample resulting digital signals from a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied, from the test pattern data memory 7 read out, or obtained from this test pattern data, is on the output line 12 of the XOR gate 11 a bit "1" is output ("fail sample", cf. 3 ), and in the test result data memory 13 stored.

Daraufhin werden erneut, und wiederum gesteuert durch den memory controller 5 die Test-Muster-Daten („Test data"), also z. B. die o. g. Test-Bit-Folge „0-1-0-0" in entsprechenden Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeichert (bzw. genauer gesagt entsprechende beim Einlesen in das Halbleiter-Speicherbauelement 1 sich aus den Test-Muster-Daten ergebende Bits (s. u.)), jedoch wie im folgenden genauer erläutert unter Verwendung von im Vergleich zu vorher geänderten Abtast-Zeitpunkten, und/oder geänderter, an der Leitung 6c anliegender Referenzspannung Vref_WR, und daraufhin wieder – unter Nominalbedingungen – ausgelesen, und ausgewertet.Thereupon, again and again controlled by the memory controller 5 the test pattern data ("test data"), that is, for example, the above test bit sequence "0-1-0-0" in corresponding memory cells of the semiconductor memory device 1 stored (or more precisely appropriate when reading in the semiconductor memory device 1 bits resulting from the test pattern data (see below)), however, as explained in more detail below, using line changes as compared to previously changed sample times, and / or changed 6c applied reference voltage Vref_WR, and then again - under nominal conditions - read out, and evaluated.

Zum erneuten Abspeichern der Test-Muster-Daten bzw. der sich hieraus ergebenden Bits (s. u.) im Halbleiter-Speicherbauelement 1 wird – mit Hilfe eines entsprechenden vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 übertragenen, weiteren Schreib-Befehl-Signals (Write-(WT-)Befehl) veranlasst, dass die entsprechenden mittels entsprechender Daten-(DQ-)Signale über entsprechende Daten-(DQ-)Leitungen 6a des Bus-Systems 6 übertragenen Test-Muster-Daten bzw. die sich hieraus ergebenden Bits wie im folgenden genauer erläutert in die entsprechenden – durch eine entsprechende Zeilen- und Spalten-Adresse („Column-Address") genau spezifizierten – Speicherzellen des Halbleiter-Speicherbauelements 1 eingelesen werden.For resaving the test pattern data or the resulting bits (see below) in the semiconductor memory device 1 is - with the help of a corresponding from the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 transmitted, Write (WT) command causes the corresponding by means of corresponding data (DQ) signals via corresponding data (DQ) lines 6a of the bus system 6 transmitted test pattern data or the resulting bits as explained in more detail below in the corresponding - by a corresponding row and column address ("Column Address") exactly specified - memory cells of the semiconductor memory device 1 be read.

Die Gültigkeit der vom memory controller 5 an das Halbleiter-Speicherbauelement 1 übertragenen, und dort einzulesenden Test-Muster-Daten wird durch ein entsprechendes, weiteres – vom memory controller 5 über die Daten-Gültigkeits-Signalisier-Leitung (WDQS-Leitung) 6d an das Halbleiter-Speicherbauelement 1 gesendetes – Schreib-Daten-Gültigkeits-Signal (hier: WDQS'-Signal) signalisiert, das im Vergleich zu einem für herkömmliche Schreibzugriffe verwendeten Schreib-Daten-Gültigkeits-Signal (WDQS-Signal) nicht mehr wie vorher mit der ersten, vorgegebenen Verzögerung t1, sondern mit einer im Vergleich hierzu geänderten, zweiten vorgegeben Verzögerung t2 behaftet ist.The validity of the memory controller 5 to the semiconductor memory device 1 transmitted, and there test pattern data to be read in by a corresponding, another - from the memory controller 5 via the data validity signaling line (WDQS line) 6d to the semiconductor memory device 1 sent - write data validity signal (here: WDQS 'signal) signals, compared to a write-data validity signal (WDQS signal) used for conventional write accesses no longer as before with the first predetermined delay t1, but with a changed in comparison thereto, second predetermined delay t2 is afflicted.

Im Halbleiter-Speicherbauelement 1 wird das entsprechende über die Daten-(DQ-)Leitungen 6a empfangene Daten-(DQ-)Signal mittels des Komparators 18 mit der an einer Leitung 6c anliegenden Referenzspannung Vref_WR verglichen (und zwar z. B. zunächst – erneut – mit der ersten, vorgegebenen, konstanten Referenzspannung Vref_WR1, vgl. 3).In the semiconductor memory device 1 will do the corresponding over the data (DQ) lines 6a received data (DQ) signal by means of the comparator 18 with the on a line 6c applied reference voltage Vref_WR (and, for example, first - again - with the first, predetermined, constant reference voltage Vref_WR1, see. 3 ).

Je nachdem, ob der Pegel des Daten-(DQ-)Signals größer oder kleiner ist, als die Referenzspannung Vref_WR (z. B. zunächst: erneut die Referenzspannung Vref_WR1), wird an der Ausgangs-Leitung 18a des Komparators 18 ein einen hohen, oder einen niedrigen Pegel aufweisendes Signal ausgegeben.Depending on whether the level of the data (DQ) signal is greater or smaller than the reference voltage Vref_WR (eg, initially the reference voltage Vref_WR1 again), the off Feed-line 18a of the comparator 18 output a high or low level signal.

Wie aus 2 weiter hervorgeht, wird das an der Ausgangs-Leitung 18a des Komparators 18 anliegende Signal dem Daten-Eingang des Latches 19 zugeführt.How out 2 further, this will be on the output line 18a of the comparator 18 applied signal to the data input of the latch 19 fed.

Dem Takt-Eingang des Latches 19 wird über die Leitung 19a das o. g., vom Halbleiter-Speicherbauelement 1 empfangene, gegenüber einem herkömmlichen Schreib-Daten-Gültigkeits-Signal entsprechend wie oben erläutert mit der o. g. zweiten, vorgegebenen Verzögerung t2 behaftete Schreib-Daten-Gültigkeits-Signal (WDQS'-Signal) zugeführt.The clock input of the latch 19 is over the line 19a the above, from the semiconductor memory device 1 received, compared to a conventional write data validity signal according to the above-mentioned second, predetermined delay t2 afflicted write data validity signal (WDQS 'signal).

Durch das Schreib-Daten-Gültigkeits-Signal (WDQS'-Signal) werden die. Abtastzeitpunkte für das über die Ausgangs-Leitung 18a des Komparators 18 dem Daten-Eingang des Latches 19 zugeführte Signal festgelegt.The write data validity signal (WDQS 'signal) causes the. Sampling times for via the output line 18a of the comparator 18 the data input of the latch 19 supplied signal set.

Wie in 3 beispielhaft dargestellt, wird dieses durch die o. g. zweite, vorgegebene Verzögerung t2 des WDQS-Signals z. B. zu den Zeitpunkten t12, t22, t32, und t42 abgetastet.As in 3 exemplified, this is by the above-mentioned second, predetermined delay t2 of the WDQS signal z. B. scanned at the times t12, t22, t32, and t42.

Die sich durch die Abtastung ergebenden, digitalen Signale bzw. die hierzu korrespondierenden Bits – hier z. B. die Signal-Folge bzw. Bit-Folge „0-1-0-0" – wird/werden in den entsprechend wie oben erläutert definierten Speicherzellen in dem entsprechenden Array 14 des Halbleiter-Speicherbauelements 1 abgespeichert.The resulting from the sampling, digital signals or the corresponding bits - here z. As the signal sequence or bit sequence "0-1-0-0" - is / are in the correspondingly as explained above memory cells in the corresponding array 14 of the semiconductor memory device 1 stored.

Daraufhin werden – unter Nominalbedingungen, und wiederum gesteuert durch den memory controller 5 – die in den Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeicherten Bits (hier: die Bit-Folge „0-1-0-0") mittels entsprechender Lesezugriffe aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und ausgewertet.Thereupon are - under nominal conditions, and again controlled by the memory controller 5 - In the memory cells of the semiconductor memory device 1 stored bits (here: the bit sequence "0-1-0-0") by means of corresponding read accesses from the memory cells of the semiconductor memory device 1 read out and evaluated.

Hierzu kann entsprechend wie oben beschrieben vom memory controller 5 zum Halbleiter-Speicherbauelement 1 über das o. g. Bus-System 6 erneut ein Lese-Befehl-Signal (Read-(RD-)Befehl) übertragen werden, und dadurch veranlasst werden, dass die entsprechenden – durch die o. g. Zeilen- und Spalten-Adresse spezifizierten – Bits bzw. die o. g. Bit-Folge aus den Speicherzellen des Halbleiter-Speicherbauelements 1 ausgelesen, und mittels entsprechender Daten-(DQ-)Signale – d. h. über die entsprechende Daten-(DQ-)Leitungen 6a des Bus-Systems 6 – an den memory controller 5 übertragenen werden.This can be done as described above by the memory controller 5 to the semiconductor memory device 1 via the above-mentioned bus system 6 again a read command signal (read (RD) command) are transmitted, and thereby caused to cause the corresponding - specified by the above-mentioned row and column address - bits or the above-mentioned bit sequence from the memory cells of the semiconductor memory device 1 and by means of corresponding data (DQ) signals - ie via the corresponding data (DQ) lines 6a of the bus system 6 - to the memory controller 5 be transferred.

Die Gültigkeit der jeweiligen aus dem Halbleiter-Speicherbauelement 1 ausgelesenen, und von dort an den memory controller 5 übertragenen Bits wird erneut durch ein entsprechendes – vom Halbleiter-Speicherbauelement 1 an den memory controller 5 gesendetes – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) signalisiert.The validity of the respective from the semiconductor memory device 1 read out, and from there to the memory controller 5 transmitted bits again by a corresponding - from the semiconductor memory device 1 to the memory controller 5 sent - read data validity signal (RDQS signal) signals.

Im memory controller 5 wird das über die Daten-(DQ-)Leitungen 6a empfangene Daten-(DQ-)Signal mittels des Komparators 8 entsprechend wie oben beschrieben mit der an der Leitung 6b anliegenden, und – da das Auslesen wie oben erwähnt unter Nominalbedingungen erfolgt – während des Test-Verfahrens konstant bleibenden Referenzspannung Vref verglichen.In the memory controller 5 will do this over the data (DQ) lines 6a received data (DQ) signal by means of the comparator 8th as described above with the on the line 6b adjacent, and - since the reading is carried out under nominal conditions as mentioned above - during the test method constant reference voltage Vref compared.

Je nachdem, ob der Pegel der vom memory controller 5 empfangenen Daten-(DQ-)Signale größer oder kleiner ist, als die Referenzspannung Vref, wird an der Ausgangs-Leitung 8a des Komparators 8 ein einen hohen, oder einen niedrigen Pegel aufweisendes Signal ausgegeben.Depending on whether the level of the memory controller 5 received data (DQ) signals is greater or less than the reference voltage Vref, is at the output line 8a of the comparator 8th output a high or low level signal.

Wie aus 2 hervorgeht, wird das an der Ausgangs-Leitung 8a des Komparators 8 anliegende Signal dem Daten-Eingang des Latches 9 zugeführt.How out 2 it will be on the output line 8a of the comparator 8th applied signal to the data input of the latch 9 fed.

Dem Takt-Eingang des Latches 9 wird über die Leitung 9a das vom Halbleiter-Speicherbauelement 1 an den memory controller 5 übertragene Lese-Daten-Gültigkeits-Signal (RDQS-Signal) zugeführt.The clock input of the latch 9 is over the line 9a that of the semiconductor memory device 1 to the memory controller 5 transmitted read data validity signal (RDQS signal).

Durch das RDQS-Signal werden die Abtastzeitpunkte für das über die Ausgangs-Leitung 8a des Komparators 8 dem Daten-Eingang des Latches 9 zugeführte Signal festgelegt.The RDQS signal causes the sampling times for that via the output line 8a of the comparator 8th the data input of the latch 9 supplied signal set.

Die sich durch die Abtastung ergebenden, digitalen Signale – hier z. B. die Signal-Folge bzw. Bit-Folge „0-1-0-0" – wird/werden über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 (Exklusiv-ODER-Gatter) zugeführt.The resulting from the sampling, digital signals - here z. As the signal sequence or bit sequence "0-1-0-0" - is / are over the line 10a the first input of the XOR gate 11 (Exclusive OR gate) supplied.

Dem zweiten Eingang des XOR-Gatters 11 werden – als Vergleichsdaten bzw. Erwartungsdaten – über die Leitung 10b die aus dem Test-Muster-Daten-Speicher 7 ausgelesenen oder hieraus gewonnene Daten zugeführt – im vorliegenden Fall nicht mehr wie vorher die Bit-Folge „0-1-0-0", sondern eine hieraus gewonnene Test-Bit-Folge „1-0-0-0", da das sich durch die Abtastung zum Zeitpunkt t12 ergebende Signal – anders als beim Zeitpunkt t11 – nicht mehr einen niedrigen, sondern bereits einen hohen Pegel aufweisen sollte, und das sich durch die Abtastung zum Zeitpunkt t22 ergebende Signal – anders als beim Zeitpunkt t21 – nicht mehr einen hohen, sondern bereits einen niedrigen Pegel (vgl. 3).The second input of the XOR gate 11 - as comparative data or expected data - over the line 10b those from the test pattern data store 7 read out or obtained from this data supplied - in the present case no longer as before the bit sequence "0-1-0-0", but a test-bit sequence derived from this "1-0-0-0", since that the signal resulting from sampling at time t12 should no longer be low, but already high, as at time t11, and the signal resulting from the sampling at time t22 is no longer high, unlike at time t21 but already a low level (see. 3 ).

Immer dann, wenn ein über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführtes Bit der sich durch die Abtastung ergebenden, digitalen Signale identisch ist, wie ein korrespondierendes Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten, aus dem Test-Muster-Daten-Speicher 7 ausgelesenen, oder hieraus gewonnen Test-Muster-Daten (hier: die Test-Bit-Folge „1-0-0-0"), wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „0" ausgegeben („pass sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.Always when one over the line 10a the first input of the XOR gate 11 supplied bit of the samples resulting from the digital signals is identical, as a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied, from the test pattern data memory 7 read out, or from this test pattern data (here: the test bit sequence "1-0-0-0"), is on the output line 12 of the XOR gate 11 a bit "0" is output ("pass sample", cf. 3 ), and in the test result data memory 13 stored.

Unterscheidet sich dagegen das über die Leitung 10a dem ersten Eingang des XOR-Gatters 11 zugeführte Bit der sich durch die Abtastung ergebenden, digitalen Signale von einem korrespondierenden Bit der über die Leitung 10b dem zweiten Eingang des XOR-Gatters 11 zugeführten Test-Muster-Daten, wird an der Ausgangs-Leitung 12 des XOR-Gatters 11 ein Bit „1" ausgegeben („fail sample", vgl. 3), und in dem Test-Ergebnis-Daten-Speicher 13 abgespeichert.On the other hand, this differs over the line 10a the first input of the XOR gate 11 supplied bits of the sample resulting digital signals from a corresponding bit of the over the line 10b the second input of the XOR gate 11 supplied test pattern data, is sent to the output line 12 of the XOR gate 11 a bit "1" is output ("fail sample", cf. 3 ), and in the test result data memory 13 stored.

Sind wie hier die ersten beiden Bits der sich durch die Abtastung bei den o. g. Zeitpunkten t12, t22, t32, und t42 ergebenden, digitalen Signale – hier z. B. die Bits „0", und „1" – unterschiedlich von den korrespondierenden Bits der Test-Muster-Daten – hier die Bits „1", und „0" –, und sind die zweiten beiden Bits der sich durch die Abtastung bei den o. g. Zeitpunkten t12, t22, t32, und t42 (und unter Verwendung der o. g. ersten Referenzspannung Vref_WR1, vgl. 3) ergebenden, digitalen Signale – hier z. B. die Bits „0", und – identisch zu den korrespondierenden Bits der Test-Muster-Daten – hier ebenfalls die Bits „0", und „0" –, wird auf dem Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten eine Bit-Folge „1-1-0-0" abgespeichert (vgl. 3).Are as here the first two bits of the resulting by the sampling at the above times t12, t22, t32, and t42, digital signals - here z. Bits "0", and "1" - different from the corresponding bits of the test pattern data - here bits "1", and "0" -, and the second two bits are included in the sample the above times t12, t22, t32, and t42 (and using the above-mentioned first reference voltage Vref_WR1, cf. 3 ), digital signals - here z. Bits "0", and - identical to the corresponding bits of the test pattern data - here also the bits "0", and "0" -, will be on the test result data memory 13 as test result data, a bit sequence "1-1-0-0" stored (see. 3 ).

Daraufhin werden erneut, und wiederum gesteuert durch den memory controller 5 die Test-Muster-Daten („Test data"), also z. B. die o. g. Test-Bit-Folge „0-1-0-0" in entsprechenden Speicherzellen des Halbleiter-Speicherbauelements 1 abgespeichert, jedoch unter Verwendung von im Vergleich zu vorher erneut geänderten Abtast-Zeitpunkten (z. B. von Abtast-Zeitpunkten t13, t23, t33, und t43, vgl. 3), und erneut der o. g., an der Leitung 6c anliegenden, ersten Referenzspannung Vref_WR1, und daraufhin erneut – unter Nominalbedingungen – ausgelesen, und ausgewertet, etc., etc.Thereupon, again and again controlled by the memory controller 5 the test pattern data ("test data"), that is, for example, the above test bit sequence "0-1-0-0" in corresponding memory cells of the semiconductor memory device 1 but using, as compared to previously again changed sampling times (eg, sampling times t13, t23, t33, and t43, cf. 3 ), and again the above, on the line 6c applied, first reference voltage Vref_WR1, and then again - under nominal conditions - read, and evaluated, etc., etc.

Die oben beschriebene Vorgehensweise – Einlesen der Test-Bit-Folge „0-1-0-0" mehrfach hintereinander unter Verwendung jeweils unterschiedlicher Abtast-Zeitpunke (z. B. zunächst der Abtast-Zeitpunkte t11, t21, t31, t41, dann der Abtast-Zeitpunkte t12, t22, t32, t42, daraufhin der Abtast-Zeitpunkte t13, t23, t33, t43, etc. – genauer: unter Verwendung von im Vergleich zu einem Schreiben unter Nominalbedingungen ggf. zeitlich nach hinten, oder nach vorn verschobener Abtast-Zeitpunkte –) – wird mehrfach wiederholt, und zwar jeweils unter Verwendung unterschiedlicher, an der Leitung 6c anliegender Referenzspannungen Vref_WR (z. B. statt der o. g. ersten Referenzspannung Vref_WR1 einer zweiten, hiervon unterschiedlichen Referenzspannung Vref_WR2, dann einer dritten, von der ersten und zweiten Referenzspannung Vref_WR1, Vref_WR2 unterschiedlichen Referenzspannung Vref_WR3, etc., etc. (vgl. 3)) (wobei beim darauffolgenden Auslesen stets die o. g. konstante, an der Leitung 6b anliegende Referenzspannung Vref verwendet wird).The procedure described above - reading in the test bit sequence "0-1-0-0" several times in succession using in each case different sampling time points (for example, first of the sampling times t11, t21, t31, t41, then the Sampling times t12, t22, t32, t42, then the sampling times t13, t23, t33, t43, etc. - more precisely: using, if necessary, in time compared to a writing under nominal conditions backward, or forward shifted scanning -Times -) - is repeated several times, each using different, on the line 6c applied reference voltages Vref_WR (eg, instead of the above-mentioned first reference voltage Vref_WR1 a second, different reference voltage Vref_WR2, then a third, of the first and second reference voltage Vref_WR1, Vref_WR2 different reference voltage Vref_WR3, etc., etc. (see. 3 )) (whereby in the subsequent reading always the above constant, on the line 6b applied reference voltage Vref is used).

Die o. g. im Vergleich zu einem Schreiben unter Nominalbedingungen nach vorn verschobenen Abtast-Zeitpunkte können z. B. dadurch erreicht werden, dass – anders als vorher erläutert – nicht etwa das vom memory controller 5 übertragene Schreib-Daten-Gültigkeits-Signal (WDQS-Signal) mit einer entsprechenden Verzögerung beaufschlagt wird, sondern das vom memory controller 5 über die Daten-(DQ-)Leitungen 6a übertragene Daten-(DQ-)Signal.The above-mentioned in comparison to a writing under nominal conditions shifted forward sampling times can, for. B. be achieved in that - unlike previously explained - not that of the memory controller 5 transmitted write data validity signal (WDQS signal) is applied with a corresponding delay, but by the memory controller 5 via the data (DQ) lines 6a transmitted data (DQ) signal.

Die sich als Ergebnis der o. g. Auswertungen für die o. g. immer wieder geänderten, verschiedenen – im Vergleich zu einem Schreiben unter Nominalbedingungen zeitlich nach vorn, oder nach hinten verschobenen – Abtast-Zeitpunkte (t11, t21, t31, t41, bzw. t12, t22, t32, t42, bzw. t13, t23, t33, t43, etc.), und die o. g. immer wieder geänderten, verschiedenen an der Leitung 6c anliegenden Referenzspannungen Vref_WR ergebenden, im Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten abgespeicherten Bits (vgl. auch die in 4 dargestellten „pass samples" (Bits „0"), und „fail samples" (Bits „1")) können abschließend aus dem Test-Ergebnis-Daten-Speicher 13 ausgelesen werden – z. B. mittels des o. g. Testgeräts –, und ausgewertet werden.The sampling times (t11, t21, t31, t41, and t12, t22, respectively), which are repeatedly changed as a result of the above-mentioned evaluations for the above-mentioned different-compared to writing under nominal conditions forward or backward-shifted t32, t42, and t13, t23, t33, t43, etc.), and the above-mentioned repeatedly changed, different on the line 6c applied reference voltages Vref_WR resulting in the test result data memory 13 bits stored as test result data (see also the in 4 Finally, "pass samples" (bits "0") and "fail samples" (bits "1") may be finally retrieved from the test result data memory 13 be read out - z. B. by means of the above test device -, and evaluated.

Insbesondere kann – wie aus 4 hervorgeht – aus dem Bit-Muster der Test-Ergebnis-Daten mit relativ guter Genaugkeit auf den Signal-Verlauf bzw. die Signal-Form des – bei einem Schreibzugriff vom memory controller 5 ausgesendeten – Daten-(DQ-)Signals rückgeschlossen werden, ohne dass die Verwendung eines Oszilloskops notwendig ist.In particular - as can be 4 emerges - from the bit pattern of the test result data with relatively good accuracy on the signal history or the signal form of the - in a write access from the memory controller 5 feedback from the transmitted data (DQ) signals without the need for an oscilloscope.

Bei weiteren, alternativen Varianten der in 1 und 2 gezeigten Ausführungsbeispiele können – zur Analyse des RDQS- und/oder WDQS-Signals – bei den anhand von 1 und 2 beschriebenen Verfahren die Pegel der an der Leitung 6c bzw. der Leitung 6b anliegenden Referenzspannungen Vref, Vref_WR – genauer gesagt, Vref(DQ), und Vref_WR(DQ) – konstant gelassen werden, und zwar z. B. so, dass diese während des gesamten Test-Verfahrens entsprechend wie herkömmlich z. B. bei im Wesentlichen in der Mitte zwischen einem „hohen" und einem „niedrigen" Pegel der zwischen dem Halbleiter-Speicherbauelement 1 und dem memory controller 5 übertragenen Daten-(DQ-)Signale liegen.For further, alternative variants of in 1 and 2 shown embodiments - for the analysis of the RDQS and / or WDQS signal - in the basis of 1 and 2 described methods, the levels of the line 6c or the line 6b applied reference voltages Vref, Vref_WR - more precisely, Vref (DQ), and Vref_WR (DQ) - left constant be, z. B. so that they throughout the test procedure as conventional z. At substantially midway between high and low levels between the semiconductor memory device 1 and the memory controller 5 transmitted data (DQ) signals lie.

Stattdessen wird z. B. zur Analyse des RDQS-Signals der Wert von Vref(RDQS) variiert, d. h. – wie in 1 gestrichelt dargestellt veranschaulicht – der Pegel der für das Sampeln des RDQS-Signals mittels eines entsprechenden Komparators 108 auf dem memory controller 5 verwendeten Referenz- bzw. Vergleichsspannung Vref(RDQS).Instead, z. B. for analyzing the RDQS signal, the value of Vref (RDQS) varies, ie - as in 1 The level of the signal for sampling the RDQS signal by means of a corresponding comparator 108 on the memory controller 5 used reference or reference voltage Vref (RDQS).

Genauer gesagt kann zur Analyse des RDQS-Signals für die entsprechend wie oben anhand von 1 beschrieben mehrfach geänderten, verschiedenen Abtast-Zeitpunkte (z. B. zunächst bei einer Verzögerung t1 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei einer Verzögerung t2 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) zunächst ein erster Pegel für die an einer mit einem Eingang des Komparators 108 verbundenen Leitung 106b anliegende Referenz- bzw. Vergleichsspannung Vref(RDQS) verwendet werden (z. B. ein Pegel-Wert Vref(RDQS)1), dann bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein zweiter, vom ersten Pegel unterschiedlicher Pegel für die an der Leitung 106b anliegende Referenz- bzw. Vergleichsspannung Vref(RDQS) (z. B. ein Pegel-Wert Vref(RDQS)2), und daraufhin bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein dritter, vom ersten und zweiten Pegel unterschiedlicher Pegel für die an der Leitung 106b anliegende Referenz- bzw. Vergleichsspannung Vref(RDQS) (z. B. ein Pegel-Wert Vref(RDQS)3), etc., etc.More specifically, for the analysis of the RDQS signal for the corresponding as above with reference to 1 described several times, different sampling times (eg, first at a delay t1 of the RDQS signal, ie the sampling times t11, t21, t31, and t41, and then at a delay t2 of the RDQS signal, ie the Sampling times t12, t22, t32, and t42, etc.) first a first level for the one at an input of the comparator 108 connected line 106b adjacent reference or reference voltage Vref (RDQS) are used (eg, a level value Vref (RDQS) 1), then in turn repeatedly changed, different sampling times (eg, first at the delay t1 of the RDQS Signal, ie the sampling instants t11, t21, t31, and t41, and then at the delay t2 of the RDQS signal, ie the sampling instants t12, t22, t32, and t42, etc.) a second, from the first one Levels of different levels for those on the line 106b applied reference voltage Vref (RDQS) (eg, a level value Vref (RDQS) 2), and thereupon in turn at several times changed, different sampling times (eg, first at the delay t1 of the RDQS- Signals, ie the sampling times t11, t21, t31, and t41, and then at the delay t2 of the RDQS signal, ie the sampling times t12, t22, t32, and t42, etc.) a third, from the first and second level of different levels for those on the line 106b applied reference voltage Vref (RDQS) (eg, a level value Vref (RDQS) 3), etc., etc.

Die sich als Ergebnis der entsprechenden oben anhand von 1 beschriebenen Auswertungen für die o. g. immer wieder geänderten, verschiedenen – im Vergleich zu einem Lesen unter Nominalbedingungen zeitlich nach vorn, oder nach hinten verschobenen – Abtast-Zeitpunkte (t11, t21, t31, t41, bzw. t12, t22, t32, t42, bzw. t13, t23, t33, t43, etc.), und die o. g. anders als bei einem Lesen unter Nominalbedingungen immer wieder geänderten, verschiedenen an der Leitung 106b anliegenden Referenzspannungen Vref(RDQS) ergebenden, im Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten abgespeicherten Bits können abschließend aus dem Test-Ergebnis-Daten-Speicher 13 ausgelesen werden – z. B. mittels des o. g. Testgeräts –. Aus den ausgelesen Daten kann das RDQS-Signal rekonstruiert werden.Which as a result of the corresponding above based on 1 described evaluations for the above-mentioned repeatedly changed, different - compared to a reading under nominal conditions forward in time, or shifted back - sampling times (t11, t21, t31, t41, or t12, t22, t32, t42, and t13, t23, t33, t43, etc.), and the above-mentioned different from the one under nominal conditions again and again changed, different on the line 106b applied reference voltages Vref (RDQS) resulting in the test result data memory 13 Finally, bits stored as test result data can be extracted from the test result data memory 13 be read out - z. B. by means of the above test device -. From the read data, the RDQS signal can be reconstructed.

Entsprechend ähnlich kann zur Analyse des WDQS-Signals – statt des Werts von Vref(RDQS) – der Wert von Vref(WDQS) variiert werden, d. h. der Pegel der für das Sampeln des WDQS-Signals auf dem Halbleiter-Speicherbauelement 1 verwendeten Referenz- bzw. Vergleichsspannung Vref(WDQS).Similarly, for analysis of the WDQS signal, instead of the value of Vref (RDQS), the value of Vref (WDQS) may be varied, that is, the level for sampling the WDQS signal on the semiconductor memory device 1 used reference or reference voltage Vref (WDQS).

Genauer gesagt kann zur Analyse des WDQS-Signals – wie in 2 gestrichelt dargestellt veranschaulicht – für die entsprechend wie oben anhand von 2 beschrieben mehrfach geänderten, verschiedenen Abtast-Zeitpunkte (z. B. zunächst bei einer Verzögerung t1 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei einer Verzögerung t2 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) zunächst ein erster Pegel für die an einer Leitung 106c anliegende Referenz- bzw. Vergleichsspannung Vref(WDQS) verwendet werden (z. B. ein Pegel-Wert Vref(WDQS)1), dann bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein zweiter, vom ersten Pegel unterschiedlicher Pegel für die an der Leitung 106c anliegende Referenz- bzw. Vergleichsspannung Vref(WDQS) (z. B. ein Pegel-Wert Vref(WDQS)2), und daraufhin bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein dritter, vom ersten und zweiten Pegel unterschiedlicher Pegel für die an der Leitung 106b anliegende Referenz- bzw. Vergleichsspannung Vref(WDQS) (z. B. ein Pegel-Wert Vref(WDQS)3), etc., etc.More specifically, to analyze the WDQS signal - as in 2 illustrated by dashed lines - for the according as above with reference to 2 described several times changed, different sampling times (eg, first at a delay t1 of the WDQS signal, ie the sampling times t11, t21, t31, and t41, and then at a delay t2 of the WDQS signal, ie the Sampling times t12, t22, t32, and t42, etc.) first, a first level for those on a line 106c adjacent reference or reference voltage Vref (WDQS) are used (eg, a level value Vref (WDQS) 1), then in turn repeatedly changed, different sampling times (eg, first at the delay t1 of the WDQS Signal, ie, the sampling times t11, t21, t31, and t41, and then at the delay t2 of the WDQS signal, ie, sampling times t12, t22, t32, and t42, etc.) a second, from the first one Levels of different levels for those on the line 106c applied reference voltage Vref (WDQS) (eg, a level value Vref (WDQS) 2), and thereupon in turn at several times changed, different sampling times (eg, first at the delay t1 of the WDQS- Signals, ie the sampling times t11, t21, t31, and t41, and then at the delay t2 of the WDQS signal, ie the sampling times t12, t22, t32, and t42, etc.) a third, from the first and second level of different levels for those on the line 106b applied reference voltage Vref (WDQS) (eg, a level value Vref (WDQS) 3), etc., etc.

Die sich als Ergebnis der entsprechenden, oben anhand von 2 beschriebenen Auswertungen für die o. g. immer wieder geänderten, verschiedenen – im Vergleich zu einem Schreiben unter Nominalbedingungen zeitlich nach vorn, oder nach hinten verschobenen – Abtast-Zeitpunkte (t11, t21, t31, t41, bzw. t12, t22, t32, t42, bzw. t13, t23, t33, t43, etc.), und die o. g. anders als bei einem Schreiben unter Nominalbedingungen immer wieder geänderten, verschiedenen an der Leitung 106c anliegenden Referenzspannungen Vref(WDQS) ergebenden, im Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten abgespeicherten Bits können abschließend aus dem Test-Ergebnis-Daten-Speicher 13 ausgelesen werden – z. B. mittels des o. g. Testgeräts –. Aus den ausgelesen Daten kann das WDQS-Signal rekonstruiert werden.Which as a result of the corresponding, above based on 2 described evaluations for the above-mentioned repeatedly changed, different - compared to a letter under nominal conditions forward in time, or shifted back - sampling times (t11, t21, t31, t41, and t12, t22, t32, t42, and t13, t23, t33, t43, etc.), and the above-mentioned different from the one in a letter under nominal conditions repeatedly changed, different on the line 106c applied reference voltages Vref (WDQS) resulting in the test result data memory 13 Bits stored as test result data may terminate ßend from the test result data memory 13 be read out - z. B. by means of the above test device -. The WDQS signal can be reconstructed from the read-out data.

Bei weiteren, alternativen Varianten der soeben beschriebenen Verfahrens-Varianten der in 1 und 2 gezeigten Ausführungsbeispiele können sowohl die Abtast-Zeitpunkte (d. h. die Verzögerungen des WDQS- und/oder RDQS-Signals), als auch die Pegel-Werte der zum Sampeln des WDQS- bzw. RDQS-Signals verwendeten Referenz- bzw. Vergleichsspannung Vref(WDQS) bzw. Vref(RDQS), und zusätzlich auch die Pegel-Werte der zum Sampeln des DQ-Signals verwendeten Referenz- bzw. Vergleichsspannung Vref, Vref_WR (genauer gesagt, Vref(DQ), und Vref_WR(DQ)) immer wieder geändert werden – z. B. bei Systemen, bei denen auf dem memory controller 5 Vref(RDQS) und Vref(DQ) chip-intern verbunden sind (bzw. auf dem Halbleiter-Speicherbauelement 1 Vref(WDQS) und Vref(DQ)).In further, alternative variants of the process variants of the just described in 1 and 2 The exemplary embodiments shown may include both the sampling instants (ie the delays of the WDQS and / or RDQS signal) and the level values of the reference or reference voltage Vref (WDQS) used to sample the WDQS or RDQS signal. or Vref (RDQS), and in addition, the level values of the reference voltage Vref, Vref_WR (more precisely, Vref (DQ), and Vref_WR (DQ)) used to sample the DQ signal are repeatedly changed. z. Eg in systems where on the memory controller 5 Vref (RDQS) and Vref (DQ) are connected internally of the chip (or on the semiconductor memory device 1 Vref (WDQS) and Vref (DQ)).

Dies ist z. B. dann der Fall, wenn – anders als z. B. in 1 dargestellt – die über die Leitung 6b an den memory controller 5 bereitgestellte Referenzspannung bzw. hieraus abgeleitete Spannungen auf dem memory controller 5 sowohl zum Samplen des DQ-Signals verwendet wird/werden, als auch zum Samplen des RDQS-Signals (also sowohl als Vref(DQ), als auch als Vref(RDQS)), d. h. am memory controller 5 ein gemeinsamer bzw. geteilter Vref(all)-Pin vorgesehen ist, bzw. wenn – anders als z. B. in 2 dargestellt – die über die Leitung 6c an das Halbleiter-Speicherbauelement 1 bereitgestellte Referenzspannung auf dem Halbleiter-Speicherbauelement 1 sowohl zum Samplen des DQ-Signals verwendet wird, als auch zum Samplen des WDQS-Signals (also sowohl als Vref(DQ), als auch als Vref(WDQS)), d. h. am Halbleiter-Speicherbauelement 1 ein gemeinsamer bzw. geteilter Vref(all)-Pin vorgesehen ist.This is z. B. then the case, if - unlike z. In 1 shown - the over the line 6b to the memory controller 5 provided reference voltage or voltages derived therefrom on the memory controller 5 is used to sample the DQ signal, as well as to sample the RDQS signal (ie both Vref (DQ) and Vref (RDQS)), ie on the memory controller 5 a shared or Vref (all) Pin is provided, or if - unlike z. In 2 shown - the over the line 6c to the semiconductor memory device 1 provided reference voltage on the semiconductor memory device 1 is used both to sample the DQ signal and to sample the WDQS signal (ie both Vref (DQ) and Vref (WDQS)), ie on the semiconductor memory device 1 a shared Vref (all) pin is provided.

Genauer gesagt kann dann z. B. für die entsprechend wie oben anhand von 1 beschrieben mehrfach geänderten, verschiedenen Abtast-Zeitpunkte (z. B. zunächst bei einer Verzögerung t1 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei einer Verzögerung t2 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) zunächst ein erster Pegel für die zum Samplen des RDQS-Signals verwendete Referenz- bzw. Vergleichsspannung Vref(RDQS) verwendet werden (z. B. ein Pegel-Wert Vref(RDQS)1), und ein erster Pegel für die zum Samplen des DQ-Signals verwendete Referenz- bzw. Vergleichsspannung Vref(DQ) (z. B. ein Pegel-Wert Vref(DQ)1), und dann bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein zweiter, vom ersten Pegel unterschiedlicher Pegel für die Referenz- bzw. Vergleichsspannung Vref(RDQS) (z. B. ein Pegel-Wert Vref(RDQS)2) und die Referenz- bzw. Vergleichsspannung Vref(DQ) (z. B. ein Pegel-Wert Vref(DQ)2)), und daraufhin bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des RDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein dritter, vom ersten und zweiten Pegel unterschiedlicher Pegel für die Referenz- bzw. Vergleichsspannung Vref(RDQS) (z. B. ein Pegel-Wert Vref(RDQS)3) und die Referenz- bzw. Vergleichsspannung Vref(DQ) (z. B. ein Pegel-Wert Vref(DQ)3)), etc., etc.More precisely, then z. B. for the corresponding as above with reference to 1 described several times, different sampling times (eg, first at a delay t1 of the RDQS signal, ie the sampling times t11, t21, t31, and t41, and then at a delay t2 of the RDQS signal, ie the Sampling times t12, t22, t32, and t42, etc.), a first level may first be used for the reference or comparison voltage Vref (RDQS) used to sample the RDQS signal (eg, a level value Vref (e.g. RDQS) 1), and a first level for the reference or comparison voltage Vref (DQ) used for sampling the DQ signal (eg, a level value Vref (DQ) 1), and then again changed several times, different sampling instants (eg, first at the delay t1 of the RDQS signal, ie, sampling times t11, t21, t31, and t41, and then at the delay t2 of the RDQS signal, ie sampling times t12 , t22, t32, and t42, etc.), a second level different from the first level for the reference voltage Vref (FIG. RDQS) (eg, a level value Vref (RDQS) 2) and the reference or comparison voltage Vref (DQ) (e.g. B. a level value Vref (DQ) 2)), and then again at several times changed, different sampling times (eg, first at the delay t1 of the RDQS signal, ie the sampling times t11, t21, t31 , and t41, and then at the delay t2 of the RDQS signal, ie, the sampling times t12, t22, t32, and t42, etc.) a third, different from the first and second levels level for the reference voltage Vref (RDQS) (eg, a level value Vref (RDQS) 3) and the reference voltage Vref (DQ) (eg, a level value Vref (DQ) 3)), etc., etc ,

Entsprechend ähnlich kann – auf dem Halbleiter-Speicherbauelement 1 – z. B. für die entsprechend wie oben anhand von 2 beschrieben mehrfach geänderten, verschiedenen Abtast-Zeitpunkte (z. B. zunächst bei einer Verzögerung t1 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei einer Verzögerung t2 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) zunächst ein erster Pegel für die zum Samplen des WDQS-Signals auf dem Halbleiter-Speicherbauelement 1 verwendete Referenz- bzw. Vergleichsspannung Vref(WDQS) verwendet werden (z. B. ein Pegel-Wert Vref(WDQS)1), und ein erster Pegel für die zum Samplen des DQ-Signals auf dem Halbleiter-Speicherbauelement 1 verwendete Referenz- bzw. Vergleichsspannung Vref(DQ) (z. B. ein Pegel-Wert Vref(DQ)1), und dann bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein zweiter, vom ersten Pegel unterschiedlicher Pegel für die auf dem Halbleiter-Speicherbauelement 1 verwendete Referenz- bzw. Vergleichsspannung Vref(WDQS) (z. B. ein Pegel-Wert Vref(RDQS)2), und die auf dem Halbleiter-Speicherbauelement 1 verwendete Referenz- bzw. Vergleichsspannung Vref(DQ) (z. B. ein Pegel-Wert Vref(DQ)2)), und daraufhin bei wiederum mehrfach geänderten, verschiedenen Abtast-Zeitpunkten (z. B. zunächst bei der Verzögerung t1 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t11, t21, t31, und t41, und dann bei der Verzögerung t2 des WDQS-Signals, d. h. den Abtast-Zeitpunkten t12, t22, t32, und t42, etc.) ein dritter, vom ersten und zweiten Pegel unterschiedlicher Pegel für die Referenz- bzw. Vergleichsspannung Vref(WDQS) (z. B. ein Pegel-Wert Vref(WDQS)3) und die Referenz- bzw. Vergleichsspannung Vref(DQ) (z. B. ein Pegel-Wert Vref(DQ)3)), etc., etc.Similarly similar may - on the semiconductor memory device 1 - z. B. for the corresponding as above with reference to 2 described several times changed, different sampling times (eg, first at a delay t1 of the WDQS signal, ie the sampling times t11, t21, t31, and t41, and then at a delay t2 of the WDQS signal, ie the Sampling times t12, t22, t32, and t42, etc.) first, a first level for sampling the WDQS signal on the semiconductor memory device 1 used reference voltage Vref (WDQS) (eg, a level value Vref (WDQS) 1), and a first level for sampling the DQ signal on the semiconductor memory device 1 used reference / reference voltage Vref (DQ) (eg, a level value Vref (DQ) 1), and then again at several times changed, different sampling times (eg, first at the delay t1 of the WDQS- Signals, ie the sampling times t11, t21, t31, and t41, and then at the delay t2 of the WDQS signal, ie the sampling times t12, t22, t32, and t42, etc.) a second, from the first level different levels for the on the semiconductor memory device 1 used reference voltage Vref (WDQS) (eg, a level value Vref (RDQS) 2), and on the semiconductor memory device 1 used reference or reference voltage Vref (DQ) (eg, a level value Vref (DQ) 2)), and then again at several times changed, different sampling times (eg, first at the delay t1 of the WDQS Signal, ie, the sampling times t11, t21, t31, and t41, and then at the delay t2 of the WDQS signal, ie, sampling times t12, t22, t32, and t42, etc.) a third, from the first one and second levels of different levels for the reference voltage Vref (WDQS) (eg, a level value Vref (WDQS) 3) and the reference voltage Vref (DQ) (eg, a Pe gel value Vref (DQ) 3)), etc., etc.

Anschließend können entsprechend wie anhand von 1 und 2 beschrieben die jeweiligen im Test-Ergebnis-Daten-Speicher 13 als Test-Ergebnis-Daten abgespeicherten Bits aus dem Test-Ergebnis-Daten-Speicher 13 ausgelesen werden. Aus den ausgelesen Daten kann das DQ-Signal rekonstruiert werden, insbesondere durch den Einsatz entsprechender Post-Processing-Verfahren. Mittels dieser Verfahren kann der Einfluß der oben erläuterten Variation des Pegels von Vref(RDQS) (bzw. Vref(WDQS)) – zusätzlich zur Variation des Pegels von Vref(DQ) – aus den ausgelesenen Daten entsprechend herausgerechnet werden. Hierzu kann beispielsweise – näherungsweise – davon ausgegangen werden, dass jeweils die Hälfte der ermittelten Slew-Rate-Begrenzung auf die Variation des Pegels von Vref(RDQS) (bzw. Vref(WDQS)), und die jeweils andere Hälfte auf die Variation des Pegels von Vref(DQ) zurückzuführen ist.Then, as appropriate, based on 1 and 2 described the respective ones in the test result data memory 13 bits stored as test result data from the test result data memory 13 be read out. The DQ signal can be reconstructed from the read-out data, in particular by the use of appropriate post-processing methods. By means of these methods, the influence of the above-explained variation of the level of Vref (RDQS) (or Vref (WDQS)) - in addition to the variation of the level of Vref (DQ) - can be calculated out correspondingly from the read-out data. For example, approximately half of the slew rate limit determined may be the variation in the level of Vref (RDQS) (or Vref (WDQS)), and the other half on the level variation from Vref (DQ).

Bei weiteren, alternativen Varianten der oben beschriebenen Ausführungsbeispiele kann bei den o. g. Systemen, bei denen auf dem memory controller 5 Vref(RDQS) und Vref(DQ) chip-intern verbunden sind (bzw. bei denen auf dem Halbleiter-Speicherbauelement 1 Vref(WDQS) und Vref(DQ) chip-intern verbunden sind), d. h. bei denen jeweils ein gemeinsamer Vref(all)-Pin vorgesehen ist, vor der Durchführung der o. g.In further, alternative variants of the embodiments described above can in the above systems, in which on the memory controller 5 Vref (RDQS) and Vref (DQ) are internally connected to the chip (or in which on the semiconductor memory device 1 Vref (WDQS) and Vref (DQ) are internally connected to the chip), ie in which a common Vref (all) pin is provided before the above-mentioned

Verfahren der memory controller 5 (bzw. das Halbleiter-Speicherbauelement 1) von einem Normalbetriebs-Modus in einen speziellen Testbetriebs-Modus gebracht werden.Procedure of the memory controller 5 (or the semiconductor memory device 1 ) from a normal mode to a special test mode.

Im Testbetriebs-Modus wird dann – anders als im Normalbetriebs-Modus – beim memory controller 5 Vref(RDQS) (bzw. beim Halbleiter-Speicherbauelement 1 Vref(WDQS)) vom jeweiligen gemeinsamen Vref(all)-Pin getrennt.In test mode, then - unlike in normal mode - the memory controller 5 Vref (RDQS) (or in the semiconductor memory device 1 Vref (WDQS)) separated from the respective common Vref (all) pin.

Stattdessen wird Vref(RDQS) (bzw. Vref(WDQS)) im Testbetriebs-Modus – anders als im Normalbetriebs-Modus – unabhängig von der an der Leitung 6b (bzw. der Leitung 6c), d. h. am gemeinsamen Vref(all)-Pin anliegenden Spannung intern auf dem memory controller 5 (bzw. dem Halbleiter-Speicherbauelement 1) erzeugt, und zwar so, dass Vref(RDQS) (bzw. Vref(WDQS)) während des gesamten Test-Verfahrens jeweils einen konstanten Pegel aufweist (nämlich den für den Nominalfall vorgesehenen Pegel).Instead, Vref (RDQS) (or Vref (WDQS)) in test mode, unlike in normal mode, becomes independent of the line 6b (or the line 6c ), ie voltage applied to the common Vref (all) pin internally on the memory controller 5 (or the semiconductor memory device 1 ) in such a way that Vref (RDQS) (or Vref (WDQS)) has a constant level during the entire test procedure (namely the level intended for the nominal case).

Dadurch können im Testbetriebs-Modus auch bei Systemen mit gemeinsamem bzw. geteiltem Vref(all)-Pin entsprechend identische oder ähnliche Test-Verfahren mit konstantem Vref(RDQS) (bzw. Vref(WDQS)), und entsprechend variiertem Vref(DQ) durchgeführt werden, wie oben anhand von 1 bzw. 2 erläutert.As a result, identical or similar constant Vref (RDQS) (or Vref (WDQS)), and correspondingly varied, Vref (DQ) test methods may be performed in the test mode, even in shared Vref (all) pin systems be as above based on 1 respectively. 2 explained.

Entsprechendes gilt für Systeme, bei denen als RDQS- bzw. WDQS-Signal statt entsprechender einadrig übertragener Signale entsprechende zweiadrig übertragene Differenz-Signale verwendet werden, oder z. B. für Systeme, bei denen statt entsprechender RDQS- bzw. WDQS-Signale ein bidirektionales DQS-Differenz-Signal verwendet wird (weil bei der Verwendung von Differenz-Signalen als RDQS-/WDQS-/DQS-Signal kein Vref(RDQS)/Vref(RDQS)/Vref(DQS) vorwendet wird, d. h. Vref(all) ohne Einfluss auf die RDQS-/WDQS-/DQS-Signale variiert werden kann).The same applies to Systems in which the RDQS or WDQS signal instead of the corresponding one-wire transmitted Signals corresponding two-wire transmitted Difference signals are used, or z. B. for systems where instead corresponding RDQS or WDQS signals a bidirectional DQS difference signal is used (because when using differential signals as RDQS / WDQS / DQS signal no Vref (RDQS) / Vref (RDQS) / Vref (DQS) is applied, i. H. Vref (all) can be varied without affecting the RDQS / WDQS / DQS signals).

Bei einer weiteren, alternativen Variante des oben anhand von 1 beschriebenen Ausführungsbeispiels kann z. B. nicht etwa ein System verwendet werden, bei dem wie oben beschrieben die Gültigkeit der vom Halbleiter-Speicherbauelement 1 an den memory controller 5 übertragenen Daten durch ein entsprechendes – vom Halbleiter-Speicherbauelement 1 gesendetes – Lese-Daten-Gültigkeits-Signal (RDQS-Signal) signalisiert wird, sondern ein System, bei dem kein derartiges Signal verwendet wird, da auf dem memory controller 5 entsprechende CDR-Schaltungen (clock/data recovery – Schaltungen bzw. Takt-/Daten-Rückgewinnungs-Schaltungen) vorgesehen sind, mit welchen – ohne RDQS-Signal – die jeweils zu verwendenden, idealen Abtast-Zeitpunkte automatisch ermittelt werden (z. B. durch Ermittlung der jeweiligen Daten-Augen-Mitte).In another alternative variant of the above based on 1 described embodiment may, for. For example, it is not possible to use a system in which, as described above, the validity of the semiconductor memory device 1 to the memory controller 5 transmitted data through a corresponding - from the semiconductor memory device 1 sent - read data validity signal (RDQS signal) is signaled, but a system in which no such signal is used as on the memory controller 5 corresponding CDR circuits (clock / data recovery circuits or clock / data recovery circuits) are provided with which - without RDQS signal - the respectively to be used, ideal sampling times are automatically determined (eg. by determining the respective data-eye center).

Mit derartigen Systemen kann ein zum oben anhand von 1 erläuterten Verfahren entsprechendes Verfahren durchgeführt werden, indem – gesteuert durch den memory controller 5 – entsprechende Test-Muster-Daten – mehrfach hintereinander – mittels entsprechender Lesezugriffe aus dem Halbleiter-Speicherbauelement 1 ausgelesen, und entsprechend wie oben beschrieben ausgewertet werden, und zwar unter Verwendung einer Vielzahl verschiedener, immer wieder geänderter Referenzspannungen Vref1, Vref2, Vref3, Vref4, Vref5, Vref6, Vref7 (vgl. 3), und einer Vielzahl verschiedener, immer wieder geänderter Abtast-Zeitpunkte (vgl. ebenfalls 3), wobei die Variation der Abtast-Zeitpunkte dadurch erreicht wird, dass statt der von den o. g. CDR-Schaltungen ermittelten idealen Abtast-Zeitpunkte entsprechende diesen gegenüber zeitlich nach vorne oder hinten verschobene Abtast-Zeitpunkte verwendet werden.With such systems, a to above based on 1 explained method corresponding performed by - controlled by the memory controller 5 - corresponding test pattern data - several times in succession - by means of appropriate read accesses from the semiconductor memory device 1 are read out, and evaluated accordingly as described above, using a plurality of different, repeatedly changed reference voltages Vref1, Vref2, Vref3, Vref4, Vref5, Vref6, Vref7 (see. 3 ), and a multiplicity of different, repeatedly changed sampling times (cf. 3 ), wherein the variation of the sampling times is achieved by using, instead of the ideal sampling times determined by the above-mentioned CDR circuits, corresponding sampling times shifted from them to the front or back in time.

11
Halbleiter-SpeicherbauelementSemiconductor memory device
55
memory controllermemory controller
66
Bus-SystemBus system
6a6a
Daten-LeitungenData lines
6b6b
Leitungmanagement
6c6c
Leitungmanagement
6d6d
WDQS-LeitungWDQS line
77
Test-Muster-Daten-SpeicherTest Pattern data storage
88th
Komparatorcomparator
8a8a
Komparator-Ausgangs-LeitungComparator output line
99
Latchlatch
9a9a
Leitungmanagement
10a10a
Leitungmanagement
10b10b
Leitungmanagement
1111
XOR-GatterXOR gate
1212
Ausgangs-LeitungOutput line
1313
Test-Ergebnis-Daten-SpeicherTest score data storage
1414
Arrayarray
1818
Komparatorcomparator
18a18a
Komparator-Ausgangs-LeitungComparator output line
1919
Latchlatch
19a19a
Leitungmanagement
2121
Signal-Treiber-EinrichtungenSignal driver devices
2222
Signal-Treiber-EinrichtungenSignal driver devices
106b106b
Leitungmanagement
106c106c
Leitungmanagement
108108
Komparatorcomparator

Claims (19)

Verfahren zum Test eines Halbleiter-Bauelements (1), welches die Schritte aufweist: a) Auslesen eines in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; b) Vergleichen eines Pegels eines in Reaktion auf das Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem Referenz-Pegel (Vref1); c) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; d) Vergleichen eines Pegels eines in Reaktion auf das erneute Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem weiteren, vom Referenz-Pegel (Vref1) unterschiedlichen Referenz-Pegel (Vref2).Method for testing a semiconductor device ( 1 ) comprising the steps of: a) reading out a digital value stored in the semiconductor device; b) comparing a level of a data signal (DQ) generated in response to the reading of the digital value with a reference level (Vref1); c) re-reading the stored in the semiconductor device digital value; d) comparing a level of a data signal (DQ) generated in response to the re-reading of the digital value with another, different reference level (Vref2) from the reference level (Vref1). Verfahren nach Anspruch 1, wobei Schritt b) zu einem ersten, insbesondere auf ein Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und wobei das Verfahren nach Schritt b) zusätzlich die Schritte aufweist: aa) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; bb) Vergleichen eines Pegels eines in Reaktion auf das in Schritt aa) erfolgte Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit dem Referenz-Pegel (Vref1), wobei Schritt bb) zu einem zweiten, vom ersten Zeitpunkt (t11, t21) unterschiedlichen, insbesondere auf das Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t12, t22) stattfindet.The method of claim 1, wherein step b) to a first, in particular related to a data validity signal (RDQS) Time (t11, t21) takes place, and wherein the method after step b) additionally has the steps: aa) read again in the semiconductor device stored digital value; bb) comparing a level one generated in response to the read out in step aa) of the digital value Data signal (DQ) with the reference level (Vref1), where step bb) to a second, different from the first time (t11, t21), specifically related to the data validity signal (RDQS) Time (t12, t22) takes place. Verfahren nach Anspruch 2, wobei das Verfahren nach Schritt bb) zusätzlich die Schritte aufweist: aaa) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; bbb) Vergleichen eines Pegels eines in Reaktion auf das in Schritt aaa) erfolgte Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit dem Referenz-Pegel (Vref1), wobei Schritt bbb) zu einem dritten, vom ersten und zweiten Zeitpunkt (t11, t12, t21, t22) unterschiedlichen, insbesondere auf das Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t13, t23) stattfindet.The method of claim 2, wherein the method of Step bb) in addition has the steps: aaa) read again in the semiconductor device stored digital value; bbb) Compare a level one in response to the in step aaa) reading the Digital value generated data signal (DQ) with the reference level (Vref1), wherein step bbb) to a third, from the first and second time (t11, t12, t21, t22) different, in particular to the data validity signal (RDQS) related time (t13, t23) takes place. Verfahren nach Anspruch 2 oder 3, wobei Schritt d) zu dem ersten, insbesondere auf das Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und wobei das Verfahren nach Schritt d) zusätzlich die Schritte aufweist: cc) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; dd) Vergleichen eines Pegels eines in Reaktion auf das in Schritt cc) erfolgte Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit dem weiteren, vom Referenz-Pegel (Vref1) unterschiedlichen Referenz-Pegel (Vref2), wobei Schritt dd) zu einem zweiten, vom ersten Zeitpunkt (t11, t21) unterschiedlichen, insbesondere auf das Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t12, t22) stattfindet.Method according to claim 2 or 3, wherein step d) to the first, in particular related to the data validity signal (RDQS) Time (t11, t21) takes place, and wherein the method after step d) additionally has the steps: cc) read again in the semiconductor device stored digital value; dd) comparing a level one generated in response to the read in step cc) of the digital value Data signal (DQ) with the other, from the reference level (Vref1) different reference level (Vref2), wherein step dd) to a second, different from the first time (t11, t21), in particular related to the data validity signal (RDQS) Time (t12, t22) takes place. Verfahren nach Anspruch 4, wobei das Verfahren nach Schritt dd) zusätzlich die Schritte aufweist: ccc) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; ddd) Vergleichen eines Pegels eines in Reaktion auf das in Schritt ccc) erfolgte Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit dem weiteren, vom Referenz-Pegel (Vref1) unterschiedlichen Referenz-Pegel (Vref2), wobei Schritt ddd) zu einem dritten, vom ersten und zweiten Zeitpunkt (t11, t12, t21, t22) unterschiedlichen, insbesondere auf das Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t13, t23) stattfindet.The method of claim 4, wherein the method of Step dd) in addition has the steps: ccc) read again in the semiconductor device stored digital value; ddd) Compare a level one in response to the in step ccc) read out the Digital value generated data signal (DQ) with the other, from Reference level (Vref1) different reference level (Vref2), wherein step ddd) to a third, from the first and second time (t11, t12, t21, t22) different, in particular to the data validity signal (RDQS) related time (t13, t23) takes place. Verfahren nach einem der vorhergehenden Ansprüche, welches zusätzlich die Schritte aufweist: e) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; f) Vergleichen eines Pegels eines in Reaktion auf das in Schritt e) erfolgte Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem dritten, vom Referenz-Pegel (Vref1) und vom weiteren Referenz-Pegel (Vref2) unterschiedlichen Referenz-Pegel (Vref3).Method according to one of the preceding claims, which additionally has the steps: e) re-reading the in the semiconductor device stored digital value; f) comparing a level one in response to the read out in step e) of the digital value generated data signal (DQ) with a third, from the reference level (Vref1) and the other reference level (Vref2) different Reference level (Vref3). Verfahren nach einem der vorhergehenden Ansprüche, welches zusätzlich den Schritt aufweist: – Vergleichen eines in Reaktion auf das in Schritt b) erfolgte Vergleichen des Pegels des Daten-Signals (DQ) mit dem Referenz-Pegel (Vref1) erzeugten Digital-Werts mit einem erwarteten Digital-Wert.Method according to one of the preceding claims, additionally comprising the step of: comparing a comparison of the level of the data signal in response to the step b) (DQ) with the reference level (Vref1) generated digital value with an expected digital value. Verfahren nach einem der vorhergehenden Ansprüche, welches zusätzlich den Schritt aufweist: – Vergleichen eines in Reaktion auf das in Schritt d) erfolgte Vergleichen des Pegels des Daten-Signals (DQ) mit dem weiteren Referenz-Pegel (Vref2) erzeugten Digital-Werts mit einem erwarteten Digital-Wert.Method according to one of the preceding claims, which additionally comprising the step: - To compare a comparison made in response to the step d) Level of the data signal (DQ) with the further reference level (Vref2) generated digital value with an expected digital value. Verfahren zum Test eines Halbleiter-Bauelements (1), welches die Schritte aufweist: a) Einlesen eines Digital-Werts in das Halbleiter-Bauelement; b) Vergleichen eines Pegels eines zum Einlesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem Referenz-Pegel (Vref_WR1); c) erneutes Einlesen des Digital-Werts in das Halbleiter-Bauelement; d) Vergleichen eines Pegels eines zum erneuten Einlesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem weiteren, vom Referenz-Pegel (Vref_WR1) unterschiedlichen Referenz-Pegel (Vref_WR2).Method for testing a semiconductor device ( 1 ) comprising the steps of: a) reading a digital value into the semiconductor device; b) comparing a level of a data signal (DQ) generated for reading the digital value with a reference level (Vref_WR1); c) re-reading the digital value into the semiconductor device; d) comparing a level of a data signal (DQ) generated for reading in the digital value again with another, different from the reference level (Vref_WR1) reference level (Vref_WR2). Verfahren nach Anspruch 9, wobei Schritt b) zu einem ersten, insbesondere auf ein Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und wobei das Verfahren nach Schritt b) zusätzlich die Schritte aufweist: aa) erneutes Einlesen des Digital-Werts in das Halbleiter-Bauelement; bb) Vergleichen eines Pegels eines zum erneuten Einlesen des Digital-Werts in Schritt aa) erzeugten Daten-Signals (DQ) mit dem Referenz-Pegel (Vref_WR1), wobei Schritt bb) zu einem zweiten, vom ersten Zeitpunkt (t11, t21) unterschiedlichen, insbesondere auf das Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t12, t22) stattfindet.The method of claim 9, wherein step b) to a first, in particular related to a data validity signal (WDQS) Time (t11, t21) takes place, and wherein the method after step b) additionally has the steps: aa) re-reading the digital value in the semiconductor device; bb) Compare a level of one to read in the digital value again in step aa) generated data signal (DQ) with the reference level (Vref_WR1), wherein step bb) to a second, from the first time (t11, t21) different, in particular related to the data validity signal (WDQS) Time (t12, t22) takes place. Verfahren nach Anspruch 10, wobei das Verfahren nach Schritt bb) zusätzlich die Schritte aufweist: aaa) erneutes Einlesen des Digital-Werts in das Halbleiter-Bauelement; bbb) Vergleichen eines Pegels eines zum erneuten Einlesen des Digital-Werts in Schritt aaa) erzeugten Daten-Signals (DQ) mit dem Referenz-Pegel (Vref_WR1), wobei Schritt bbb) zu einem dritten, vom ersten und zweiten Zeitpunkt (t11, t12, t21, t22) unterschiedlichen, insbesondere auf das Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t13, t23) stattfindet.The method of claim 10, wherein the method after step bb) additionally has the steps: aaa) re-reading the digital value in the semiconductor device; bbb) Compare a level of one to read in the digital value again in step aaa) generated data signal (DQ) with the reference level (Vref_WR1), wherein step bbb) to a third, from the first and second time (t11, t12, t21, t22) different, in particular related to the data validity signal (WDQS) Time (t13, t23) takes place. Verfahren zum Test eines Halbleiter-Bauelements (1), welches die Schritte aufweist: a) Auslesen eines in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; b) Vergleichen eines Pegels eines in Reaktion auf das Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem Referenz-Pegel (Vref1), wobei Schritt b) zu einem auf ein Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (RDQS) unter Verwendung einer einen ersten Pegel (Vref(RDQS1)) aufweisenden Vergleichsspannung (Vref(RDQS)) gesampelt wird; c) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; d) Vergleichen eines Pegels eines in Reaktion auf das erneute Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit dem Referenz-Pegel (Vref1), wobei Schritt d) zu einem auf ein Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (RDQS) unter Verwendung einer einen zweiten, vom ersten Pegel (Vref(RDQS1)) unterschiedlichen Pegel (Vref(RDQS2)) aufweisenden Vergleichsspannung (Vref(RDQS)) gesampelt wird.Method for testing a semiconductor device ( 1 ) comprising the steps of: a) reading out a digital value stored in the semiconductor device; b) comparing a level of a data signal (DQ) generated in response to the reading of the digital value with a reference level (Vref1), wherein step b) at a point in time related to a data validity signal (RDQS) ( t11, t21), and the data valid signal (RDQS) is sampled using a comparison voltage (Vref (RDQS)) having a first level (Vref (RDQS1)); c) re-reading the stored in the semiconductor device digital value; d) comparing a level of a data signal (DQ) generated in response to the re-reading of the digital value with the reference level (Vref1), wherein step d) is at a time related to a data validity signal (RDQS) (t11, t21), and the data valid signal (RDQS) is sampled using a comparison voltage (Vref (RDQS)) having a second level (Vref (RDQS2)) different from the first level (Vref (RDQS1)) , Verfahren zum Test eines Halbleiter-Bauelements (1), welches die Schritte aufweist: a) Einlesen eines Digital-Werts in das Halbleiter-Bauelement; b) Vergleichen eines Pegels eines zum Einlesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem Referenz-Pegel (Vref_WR1), wobei Schritt b) zu einem auf ein Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (WDQS) unter Verwendung einer einen ersten Pegel (Vref(WDQS1)) aufweisenden Vergleichsspannung (Vref(WDQS)) gesampelt wird; c) erneutes Einlesen des Digital-Werts in das Halbleiter-Bauelement; d) Vergleichen eines Pegels eines zum erneuten Einlesen des Digital-Werts erzeugten Daten-Signals (DQ) mit dem Referenz-Pegel (Vref_WR1), wobei Schritt d) zu einem auf ein Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (WDQS) unter Verwendung einer einen zweiten, vom ersten Pegel (Vref(WDQS1)) unterschiedlichen Pegel (Vref(WDQS2)) aufweisenden Vergleichsspannung (Vref(WDQS)) gesampelt wird.Method for testing a semiconductor device ( 1 ) comprising the steps of: a) reading a digital value into the semiconductor device; b) comparing a level of a data signal (DQ) generated for reading in the digital value with a reference level (Vref_WR1), wherein step b) is related to a data validity signal (WDQS) related time (t11, t21 ), and the data valid signal (WDQS) is sampled using a comparison voltage (Vref (WDQS)) having a first level (Vref (WDQS1)); c) re-reading the digital value into the semiconductor device; d) comparing a level of a data signal (DQ) generated to read in the digital value again with the reference level (Vref_WR1), wherein step d) is related to a data validity signal (WDQS) related time (t11, t21), and the data valid signal (WDQS) is sampled using a comparison voltage (Vref (WDQS)) having a second level (Vref (WDQS2)) different from the first level (Vref (WDQS1)). Verfahren zum Test eines Halbleiter-Bauelements (1), welches die Schritte aufweist: a) Auslesen eines in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; b) Vergleichen eines Pegels eines in Reaktion auf das Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem ersten Referenz-Pegel (Vref1), wobei Schritt b) zu einem auf ein Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (RDQS) unter Verwendung einer den ersten Referenz-Pegel aufweisenden Vergleichsspannung (Vref(RDQS)) gesampelt wird; c) erneutes Auslesen des in dem Halbleiter-Bauelement abgespeicherten Digital-Werts; d) Vergleichen eines Pegels eines in Reaktion auf das erneute Auslesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem zweiten, vom ersten Referenz-Pegel (Vref1) unterschiedlichen Referenz-Pegel (Vref2), wobei Schritt d) zu einem auf ein Daten-Gültigkeits-Signal (RDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (RDQS) unter Verwendung einer den zweiten Referenz-Pegel aufweisenden Vergleichsspannung (Vref(RDQS)) gesampelt wird.Method for testing a semiconductor device ( 1 ) comprising the steps of: a) reading out a digital value stored in the semiconductor device; b) comparing a level of a data signal (DQ) generated in response to the reading of the digital value with a first reference level (Vref1), wherein step b) is at a time related to a data validity signal (RDQS) (t11, t21) takes place, and the data valid signal (RDQS) is sampled using a reference voltage having the first reference level (Vref (RDQS)); c) re-reading the in the semiconductor device stored digital value; d) comparing a level of a data signal (DQ) generated in response to the re-reading of the digital value with a second, different from the first reference level (Vref1) reference level (Vref2), wherein step d) to a a data validity signal (RDQS) related time (t11, t21) takes place, and the data valid signal (RDQS) is sampled using a second reference level reference voltage (Vref (RDQS)). Verfahren zum Test eines Halbleiter-Bauelements (1), welches die Schritte aufweist: a) Einlesen eines Digital-Werts in das Halbleiter-Bauelement; b) Vergleichen eines Pegels eines zum Einlesendes Digital-Werts erzeugten Daten-Signals (DQ) mit einem Referenz-Pegel (Vref_WR1), wobei Schritt b) zu einem auf ein Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (WDQS) unter Verwendung einer den ersten Referenz-Pegel aufweisenden Vergleichsspannung (Vref(WDQS)) gesampelt wird; c) erneutes Einlesen des Digital-Werts in das Halbleiter-Bauelement; d) Vergleichen eines Pegels eines zum erneuten Einlesen des Digital-Werts erzeugten Daten-Signals (DQ) mit einem zweiten, vom ersten Referenz-Pegel (Vref_WR1) unterschiedlichen Referenz-Pegel (Vref_WR2), wobei Schritt d) zu einem auf ein Daten-Gültigkeits-Signal (WDQS) bezogenen Zeitpunkt (t11, t21) stattfindet, und das Daten-Gültigkeits-Signal (WDQS) unter Verwendung einer den zweiten Referenz-Pegel aufweisenden Vergleichsspannung (Vref(WDQS)) gesampelt wird.Method for testing a semiconductor device ( 1 ) comprising the steps of: a) reading a digital value into the semiconductor device; b) comparing a level of a data signal (DQ) generated for reading the digital value with a reference level (Vref_WR1), wherein step b) is related to a data validity signal (WDQS) related time (t11, t21) takes place, and the data valid signal (WDQS) is sampled using a reference voltage having the first reference level (Vref (WDQS)); c) re-reading the digital value into the semiconductor device; d) comparing a level of a data signal (DQ) generated to read in the digital value again with a second reference level (Vref_WR2) different from the first reference level (Vref_WR1), wherein step d) results in a data signal Validity signal (WDQS) related time (t11, t21) takes place, and the data valid signal (WDQS) is sampled using a second reference level reference voltage (Vref (WDQS)). Vorrichtung zum Test eines Halbleiter-Bauelements (1), mit einer Einrichtung zum Ändern eines Referenzspannungspegels (Vref) und/oder einer Verzögerung eines Daten-Gültigkeits-Signals (RDQS) beim Auslesen eines in dem Halbleiter-Bauelement abgespeicherten Digital-Werts.Device for testing a semiconductor device ( 1 ), means for changing a reference voltage level (Vref) and / or a delay of a data validity signal (RDQS) when reading a stored in the semiconductor device digital value. Vorrichtung zum Test eines Halbleiter-Bauelements (1), mit einer Einrichtung zum Ändern eines Referenzspannungspegels (Vref_WR) und/oder einer Verzögerung eines Daten-Gültigkeits-Signals (WDQS) beim Einlesen eines Digital-Werts in das Halbleiter-Bauelement.Device for testing a semiconductor device ( 1 ), means for changing a reference voltage level (Vref_WR) and / or a delay of a data valid signal (WDQS) when reading a digital value into the semiconductor device. Vorrichtung nach Anspruch 16 oder 17, welche zusätzlich eine Einrichtung (11) aufweist zum Vergleichen eines beim Auslesen bzw. Einlesen generierten digitalen Wertes mit einem erwarteten Digital-Wert.Apparatus according to claim 16 or 17, which additionally comprises a device ( 11 ) for comparing a generated during reading or reading digital value with an expected digital value. Vorrichtung nach Anspruch 18, bei welcher die Einrichtung ein XOR-Gatter (11) aufweist.Apparatus according to claim 18, wherein the device is an XOR gate ( 11 ) having.
DE200710029752 2007-06-27 2007-06-27 Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value Ceased DE102007029752A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE200710029752 DE102007029752A1 (en) 2007-06-27 2007-06-27 Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200710029752 DE102007029752A1 (en) 2007-06-27 2007-06-27 Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value

Publications (1)

Publication Number Publication Date
DE102007029752A1 true DE102007029752A1 (en) 2009-01-15

Family

ID=40121252

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200710029752 Ceased DE102007029752A1 (en) 2007-06-27 2007-06-27 Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value

Country Status (1)

Country Link
DE (1) DE102007029752A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107205A (en) * 1990-07-25 1992-04-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device tester with a test waveform monitoring circuit
DE10104575A1 (en) * 2001-02-01 2002-08-29 Infineon Technologies Ag Testing integrated memory involves parallel measurement and evaluation of data signal and data reference signal switched to active by memory when memory access occurs in access cycle
DE19957124B4 (en) * 1999-11-26 2007-01-11 Infineon Technologies Ag Method for testing memory cells hysteresis curve

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107205A (en) * 1990-07-25 1992-04-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device tester with a test waveform monitoring circuit
DE19957124B4 (en) * 1999-11-26 2007-01-11 Infineon Technologies Ag Method for testing memory cells hysteresis curve
DE10104575A1 (en) * 2001-02-01 2002-08-29 Infineon Technologies Ag Testing integrated memory involves parallel measurement and evaluation of data signal and data reference signal switched to active by memory when memory access occurs in access cycle

Similar Documents

Publication Publication Date Title
DE10304673B4 (en) Refresh circuit for dynamic memory
DE10223178B4 (en) Circuit arrangement with a sequence control, integrated memory and test arrangement with such a circuit arrangement
DE102009020758B4 (en) Semiconductor memory device and associated access method
DE102004053497A1 (en) Semiconductor memory device e.g. dynamic RAM, has bank selector to select bank, which performs refresh operation according to refresh information, where operation is performed with respect to all banks in refresh mode
DE60305409T2 (en) Synchronous semiconductor memory with dynamic memory cells and refresh method
DE10339665B3 (en) Semiconductor memory device operating method, by leaving active the cells in sub-array if access is to be made to further memory cells in same memory cell array
DE10307912A1 (en) Semiconductor memory system e.g. for double data rate synchronous dynamic RAM, generates data load signal and data strobe signal in synchronization with each other
DE69619620T2 (en) Synchronous semiconductor memory with a system cycle-dependent write execution cycle
DE102018121993A1 (en) A memory device for preventing duplication of a failure address and method of operation therefor
DE19951677A1 (en) Semiconducting memory device reads data signal held in write buffer as data signal requested by read command if write command and read command address signals coincide
DE102006004848A1 (en) Method and apparatus for varying an active duty cycle of a wordline
DE102006030373A1 (en) Semiconductor memory device
DE10206689B4 (en) Integrated memory and method for operating an integrated memory
DE10057275C1 (en) Memory cell refreshing device for dynamic random-access memory provides information refresh control signal sequence dependent on maximum storage times of individual memory cells
DE112005003228T5 (en) Memory circuit with an internal column counter for the compression test mode and method for checking a memory in a compression test mode
DE10304172A1 (en) Semiconductor circuit module with test function
DE102006046140A1 (en) Apparatus and method for dynamically controlling a data transfer in a storage device
DE19752664C2 (en) Synchronous semiconductor device with memory chips in a module for controlling an enable signal as a trigger when reading data
DE102005054432B4 (en) Random Access Memory with Fast Column Access
DE68902317T2 (en) MULTIPORT STORAGE.
DE19547782A1 (en) Semiconductor memory device for microprocessor
DE10338980B4 (en) Reset signal generator, semiconductor memory device and reset method
DE102004060644B4 (en) Random access memory, memory control and method using precharge timers in a test mode
DE10306062B3 (en) Memory module for computer system has separate refresh-control circuit for generation of refresh commands independent of memory controller
DE102007029752A1 (en) Semiconductor component testing method for semiconductor memory element such as function memory element, involves renewing selected digital value, and comparing levels of data signals produced in response to renewed selected digital value

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R082 Change of representative

Representative=s name: VIERING, JENTSCHURA & PARTNER PATENT- UND RECH, DE

Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: VIERING, JENTSCHURA & PARTNER PATENT- UND RECH, DE

Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final