Hintergrundbackground
Speichergeschwindigkeit und Speicherkapazität nehmen weiterhin zu, um den Anforderungen von Systemanwendungen gerecht zu werden. Manche dieser Systemanwendungen umfassen mobile elektronische Systeme, die einen eingeschränkten Raum und eingeschränkte Leistungsressourcen aufweisen. Bei mobilen Anwendungen, wie z. B. Mobiltelefonen und persönlichen digitalen Assistenten (personal digital assistant = PDA), sind Speicherzellendichte, Leistungsverbrauch und Geschwindigkeit Kernpunkte für zukünftige Generationen. Es besteht auch weiterhin Bedarf an einer Zunahme der Geschwindigkeit beim Zugreifen auf Daten, die in einem Speicher gespeichert sind. Bei einigen Speicheranwendungen besteht ein Bedarf, Daten, die in dem Speicher gespeichert sind, schnell zu ändern, in manchen Fällen auf einer globalen Basis. Ein schnelles Ändern des Zustands von Daten ist auch bei anderen Datenverarbeitungsanwendungen wünschenswert.Memory speed and storage capacity continue to increase to meet the demands of system applications. Some of these system applications include mobile electronic systems that have limited space and limited power resources. For mobile applications, such as As cell phones and personal digital assistant (PDA), memory cell density, power consumption and speed are core issues for future generations. There continues to be a need for an increase in the speed of accessing data stored in memory. In some memory applications, there is a need to quickly change data stored in the memory, in some cases on a global basis. Rapidly changing the state of data is also desirable in other data processing applications.
Die DE 696 15 483 T2 beschreibt eine Leseverstärkerschaltung einer nicht flüchtigen Halbleiterspeicheranordnung, insbesondere einer Flash-Speichervorrichtung, die in der Lage ist, sowohl normale Leseoperationen, als auch invertierte Leseoperationen durchzuführen.The DE 696 15 483 T2 describes a sense amplifier circuit of a nonvolatile semiconductor memory device, in particular a flash memory device, capable of performing both normal read and inverted read operations.
ZusammenfassungSummary
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht einen Differenzverstärker vor, der eine erste und eine zweite Eingangsleitung aufweist, und eine Steuerung, die mit der ersten und der zweiten Eingangsleitung gekoppelt ist. Die Steuerung entkoppelt selektiv und einzeln die erste und die zweite Eingangsleitung von dem Differenzverstärker.An embodiment of the present invention provides a differential amplifier having first and second input lines and a controller coupled to the first and second input lines. The controller selectively and individually decouples the first and second input lines from the differential amplifier.
Kurze Beschreibung der ZeichnungenBrief description of the drawings
Die zugehörigen Zeichnungen sind mit eingeschlossen, um ein erweitertes Verständnis der vorliegenden Erfindung zu liefern, und sind in diese Beschreibung mit einbezogen und bilden einen Teil derselben. Die Zeichnungen stellen die Ausführungsbeispiele der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erklären. Andere Ausführungsbeispiele der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres erkennbar, wenn sie durch eine Bezugnahme auf die folgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind in Bezug aufeinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.The accompanying drawings are included to provide a further understanding of the present invention, and are incorporated in and constitute a part of this specification. The drawings illustrate the embodiments of the present invention and, together with the description, serve to explain the principles of the invention. Other embodiments of the present invention and many of the intended advantages of the present invention will be readily appreciated as they become better understood by reference to the following detailed description. The elements of the drawings are not necessarily to scale with respect to each other. Like reference numerals designate corresponding like parts.
1 ist ein Blockdiagramm, das ein elektronisches System gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darsrtellt. 1 FIG. 10 is a block diagram illustrating an electronic system according to an embodiment of the present invention. FIG.
2 ist ein Diagramm, das ein Beispiel für eine herkömmliche Erfassungsverstärkerschaltung für ein Array von Speicherzellen darstellt. 2 Fig. 10 is a diagram illustrating an example of a conventional sense amplifier circuit for an array of memory cells.
3 ist ein Diagramm, das eine Erfassungsverstärkerschaltung für ein Ausführungsbeispiel der vorliegenden Erfindung darstellt. 3 Fig. 10 is a diagram illustrating a sense amplifier circuit for an embodiment of the present invention.
4 ist ein Flussdiagramm, das ein Ausführungsbeispiel eines Verfahrens zur ganzseitigen Dateninversion darstellt. 4 FIG. 10 is a flowchart illustrating one embodiment of a method for full-page data inversion. FIG.
5 ist ein Diagramm, das eine Erfassungsverstärkerschaltung für ein weiteres Ausführungsbeispiel der Erfindung darstellt. 5 Fig. 12 is a diagram illustrating a sense amplifier circuit for another embodiment of the invention.
Detaillierte BeschreibungDetailed description
In der folgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele wird auf die zugehörigen Zeichnungen Bezug genommen, die einen Teil derselben bilden und in denen veranschaulichenderweise spezifische Ausführungsbeispiele gezeigt werden, bei denen die Erfindung praktiziert werden kann. In dieser Hinsicht werden Richtungsangaben, wie z. B. „oben”, „unten”, „vorne”, „hinten”, „vordere/r/s”, „hintere/r/s” usw., unter Bezugnahme auf die Ausrichtung der beschriebenen Figur(en) verwendet. Weil Komponenten der vorliegenden Erfindung in einer Anzahl von verschiedenen Ausrichtungen positioniert sein können, werden die Richtungsangaben zu Darstellungszwecken verwendet und sind in keiner Weise einschränkend. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele genutzt werden und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Somit ist die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.In the following detailed description of the preferred embodiments, reference is made to the accompanying drawings, which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. In this regard, directional information such. "Top", "bottom", "front", "rear", "front", "rear", etc., with reference to the orientation of the figure (s) described. Because components of the present invention may be positioned in a number of different orientations, the directional indications are used for purposes of illustration and are in no way limiting. It should be understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. Thus, the following detailed description is not to be understood in a limiting sense, and the scope of the present invention is defined by the appended claims.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems 10 darstellt, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das elektronische System 10 umfasst eine Hoststeuerung 12 und einen Direktzugriffsspeicher 14. In einem Fall ist der Speicher 14 ein dynamischer Direktzugriffsspeicher (dynamic random access memory = DRAM). Jedoch kann der Speicher 14 eine beliebige andere Speichervorrichtung sein. 1 is a block diagram illustrating an embodiment of an electronic system 10 represents, according to an embodiment of the present invention. The electronic system 10 includes a host controller 12 and a random access memory 14 , In one case is the memory 14 a dynamic random access memory (DRAM). However, the memory can 14 be any other storage device.
Die Hoststeuerung 12 ist elektrisch durch einen Speicherkommunikationsweg 16 mit dem Speicher 14 gekoppelt. Die Hoststeuerung 12 liefert durch den Speicherkommunikationsweg 16 Zeilen- und Spaltenadressen und Steuersignale an den Speicher 14. Bei einem Ausführungsbeispiel liefert die Koststeuerung 12 Steuersignale einschließlich Lese-/Schreibfreigabesignalen, Zeilenadressenübernahmesignalen (row address strobe = RAS) und Spaltenadressenübernahmesignalen (column address strobe = CAS). Bei einem Ausführungsbeispiel ist der Speicher 14 ein pseudostatischer Direktzugriffsspeicher (pseudo static random access memory PSRAM), und die Hoststeuerung 12 liefert Steuersignale einschließlich Statischer-RAM(SRAM-)-Steuersignale.The host controller 12 is electrically through a memory communication path 16 with the memory 14 coupled. The host controller 12 provides through the memory communication path 16 row and column addresses and control signals to the memory 14 , In one embodiment, the cost control provides 12 Control signals including read / write enable signals, row address strobe (RAS) and column address strobe (CAS). In one embodiment, the memory is 14 a pseudo static random access memory (PSRAM), and the host controller 12 provides control signals including static RAM (SRAM) control signals.
Der Speicher 14 umfasst ein Array von Speicherzellen 20, einen Zeilenadressenlatch und -decodierer 22, einen Spaltenadressenlatch und -decodierer 24, eine Erfassungsverstärker- und Eingangs-/Ausgangsschaltung (I/O-Schaltung) 26, eine Steuerschaltung 28 und ein Adressenregister 30. Leitfähige Wortleitungen 32, als Zeilenauswahlleitungen bezeichnet, erstrecken sich in einer Richtung über das Array von Speicherzellen 20. Leitfähige Bitleitungen 34, als Bitleitungen bezeichnet, erstrecken sich über das Array von Speicherzellen 20 in einer senkrechten Richtung relativ zu den Wortleitungen 32. An jedem Kreuzungspunkt eines Paares aus der Wortleitung 32 und der Bitleitung 32 befindet sich eine Speicherzelle.The memory 14 includes an array of memory cells 20 , a row address latch and decoder 22 , a column address latch and decoder 24 , a sense amplifier and input / output circuit (I / O circuit) 26 , a control circuit 28 and an address register 30 , Conductive word lines 32 , referred to as row select lines, extend in one direction across the array of memory cells 20 , Conductive bit lines 34 , referred to as bitlines, extend across the array of memory cells 20 in a vertical direction relative to the word lines 32 , At each intersection of a wordline pair 32 and the bit line 32 there is a memory cell.
Jede Wortleitung 32 ist elektrisch mit dem Zeilenadressenlatch und -decodierer 22 gekoppelt, und jede Bitleitung 34 ist elektrisch mit einem der Erfassungsverstärker in der Erfassungsverstärker- und I/O-Schaltung 26 gekoppelt. Die Erfassungsverstärker- und I/O-Schaltung 26 ist elektrisch mit dem Spaltenadressenlatch und -decodierer 24 durch leitfähige Spaltenauswahlleitungen 36 gekoppelt. Auch ist die Erfassungsverstärker- und I/O-Schaltung 26 elektrisch mit dem Zeilenadressenlatch und -decodierer 22 durch Kommunikationsleitungen 38 gekoppelt, und durch einen I/O-Kommunikationsweg 40 mit Dateneingangs-/Datenausgangskontaktanschlussflächen oder -stiften, als DQs bezeichnet. Durch den I/O-Kommunikationsweg 40 werden zwischen der Erfassungsverstärker- und I/O-Schaltung 26 in dem Speicher 14 und einer externen Vorrichtung, wie z. B. der Koststeuerung 12, Daten übertragen.Every word line 32 is electrical with the row address latch and decoder 22 coupled, and each bit line 34 is electrically connected to one of the sense amplifiers in the sense amplifier and I / O circuit 26 coupled. The sense amplifier and I / O circuit 26 is electrical with the column address latch and decoder 24 through conductive column select lines 36 coupled. Also, the sense amplifier and I / O circuit 26 electrically with the row address latch and decoder 22 through communication lines 38 coupled, and through an I / O communication path 40 with data input / output contact pads or pins, called DQs. Through the I / O communication path 40 be between the sense amplifier and I / O circuit 26 in the store 14 and an external device such. B. the cost control 12 , Transfer data.
Die Hoststeuerung 12 ist durch den Speicherkommunikatonsweg 16 elektrisch mit der Steuerschaltung 28 und dem Adressenregister 30 gekoppelt. Die Steuerschaltung 28 ist durch einen Steuerkommunikationsweg 42 elektrisch mit dem Zeilenadressenlatch und -decodierer 22 und dem Spaltenadressenlatch und -decodierer 24 gekoppelt. Das Adressenregister 30 ist durch Zeilen- und Spaltenadressenleitungen 44 elektrisch mit dem Zeilenadressenlatch und -decodierer 22 und dem Spaltenadressenlatch und -decodierer 24 gekoppelt.The host controller 12 is through the memory communication path 16 electrically with the control circuit 28 and the address register 30 coupled. The control circuit 28 is through a control communication path 42 electrically with the row address latch and decoder 22 and the column address latch and decoder 24 coupled. The address register 30 is through row and column address lines 44 electrically with the row address latch and decoder 22 and the column address latch and decoder 24 coupled.
Die Steuerschaltung 28 empfängt durch den Speicherkommunikationsweg 16 Adressen und Steuersignale von der Hoststeuerung 12. Bei einem Ausführungsbeispiel liefert die Hoststeuerung 12 Steuersignale einschließlich Lese-/Schreibfreigabesignalen, RAS-Signalen und CAS-Signalen an die Steuerschaltung 28. Bei einem Ausführungsbeispiel ist Speicher 14 ein PSRAM, und die Hoststeuerung 12 liefert Steuersignale einschließlich SRAM-Steuersignalen an die Steuerschaltung 28, die die DRAM-Steuersignale liefert, wie z. B. Lese-/Schreibfreigabesignale, RAS- und CAS-Signale.The control circuit 28 receives through the memory communication path 16 Addresses and control signals from the host controller 12 , In one embodiment, the host controller provides 12 Control signals including read / write enable signals, RAS signals and CAS signals to the control circuit 28 , In one embodiment, memory is 14 a PSRAM, and the host controller 12 supplies control signals including SRAM control signals to the control circuit 28 which provides the DRAM control signals, such as. B. read / write enable signals, RAS and CAS signals.
Das Adressenregister 30 empfängt durch den Speicherkommunikationsweg 16 Zeilen- und Spaltenadressen von der Hoststeuerung 28. Das Adressenregister 30 liefert durch Zeilen- und Spaltenadressleitungen 44 eine Zeilenadresse an den Zeilenadressenlatch und -decodierer 22. Die Steuerschaltung 28 liefert durch den Steuerkommunikationsweg 42 ein RAS-Signal an den Zeilenadressenlatch und -decodierer 22, um die gelieferte Zeilenadresse in dem Zeilenadressenlatch und -decodierer 22 zwischenzuspeichern. Das Adressenregister 30 liefert durch Zeilen- und Spaltenadressenleitungen 44 eine Spaltenadresse an den Spaltenadressenlatch und -decodierer 24. Die Steuerschaltung 28 liefert durch den Steuerkommunikationsweg 42 ein CAS-Signal an den Spaltenadressenlatch und -decodierer 24, um die gelieferte Spaltenadresse in dem Spaltenadressenlatch und -decodierer 24 zwischenzuspeichern.The address register 30 receives through the memory communication path 16 Row and column addresses from the host controller 28 , The address register 30 provides through row and column address lines 44 a row address to the row address latch and decoder 22 , The control circuit 28 delivers through the control communication path 42 a RAS signal to the row address latch and decoder 22 to the supplied row address in the row address latch and decoder 22 temporarily. The address register 30 delivers through row and column address lines 44 a column address to the column address latch and decoder 24 , The control circuit 28 delivers through the control communication path 42 a CAS signal to the column address latch and decoder 24 to the supplied column address in the column address latch and decoder 24 temporarily.
Der Zeilenadressenlatch und -decodierer 22 empfängt die Zeilenadressen und RAS-Signale und speichert die Zeilenadressen in dem Zeilenadressenlatch und -decodierer 22 zwischen. Auch decodiert der Zeilenadressenlatch und -decodierer 22 jede der Zeilenadressen, um eine Zeile von Speicherzellen in dem Zellenarray 20 auszuwählen. Zusätzlich liefert der Zeilenadressenlatch und -decodierer 22 durch einen Kommunikationsweg 38 Erfassungsverstärkeraktivierungssignale und Ausgleichs- und Vorladesignale an die Erfassungsverstärker- und I/O-Schaltung 26.The row address latch and decoder 22 receives the row addresses and RAS signals and stores the row addresses in the row address latch and decoder 22 between. Also, the row address latch and decoder decodes 22 each of the row addresses, one row of memory cells in the cell array 20 select. In addition, the row address latch and decoder provides 22 through a communication path 38 Sense amplifier enable signals and equalize and precharge signals to the sense amplifier and I / O circuits 26 ,
Der Spaltenadressenlatch und -decodierer 24 aktiviert die Spaltenauswahlleitungen 36, um Erfassungsverstärker mit I/O-Schaltungen in der Erfassungsverstärker- und I/O-Schaltung 26 zu verbinden. Der Spaltenadressenlatch und -decodierer 24 empfängt eine Spaltenadresse und speichert die Spaltenadresse in dem Spaltenadressenlatch und -decodierer 24 zwischen. Der Spaltenadressenlatch und -decodierer 24 decodiert auch die Spaltenadresse, um adressierte Spaltenauswahlleitungen 36 auszuwählen. Zusätzlich empfängt der Spaltenadressenlatch und -decodierer 24 durch den Steuerkommunikationsweg 42 Spaltenauswahlleitungsaktivierungssignale von der Steuerschaltung 28. Die Spaltenauswahlleitungsaktivierungssignale geben an, welche der adressierten Spaltenauswahlleitungen 36 durch den Spaltenadressenlatch und -decodierer 24 aktiviert werden sollen. Der Spaltenadressenlatch und -decodierer 24 aktiviert die Spaltenauswahlleitungen 36, die durch die Spaltenadresse adressiert und für eine Aktivierung durch die Spaltenauswahlleitungsaktivierungssignale ausgewählt sind. Die aktivierten Spaltenauswahlleitungen 36 werden an die Erfassungsverstärker- und I/O-Schaltung 26 geliefert, um Erfassungsverstärker mit I/O-Schaltungen zu verbinden.The column address latch and decoder 24 activates the column selection lines 36 to sense amplifiers with I / O circuits in the sense amplifier and I / O circuits 26 connect to. The column address latch and decoder 24 receives a column address and stores the column address in the column address latch and decoder 24 between. The column address latch and decoder 24 also decodes the column address to addressed column select lines 36 select. In addition, the column address latch and decoder receives 24 through the control communication path 42 Column select line enable signals from the control circuit 28 , The Column select line enable signals indicate which of the addressed column select lines 36 through the column address latch and decoder 24 to be activated. The column address latch and decoder 24 activates the column selection lines 36 addressed by the column address and selected for activation by the column select line enable signals. The activated column selection lines 36 are applied to the sense amplifier and I / O circuits 26 supplied to connect sense amplifiers to I / O circuits.
Die Spaltenauswahlleitungen 36 sind in Spaltensegmente gruppiert. Jedes Spaltensegment umfasst eine Gruppe von Spaltenauswahlleitungen 36, die einem Satz von Erfassungsverstärkern und I/O-Leitungen entsprechen. Mehrere Spaltenauswahlleitungen 36 in einem Spaltensegment können eine I/O-Schaltung in dem Satz von I/O-Schaltungen gemeinsam nutzen und dabei abwechselnd einen Erfassungsverstärker mit der gemeinsam genutzten I/O-Schaltung verbinden. Die Spattenauswahlleitungen 36 in einem benachbarten Spaltensegment verbinden Erfassungsverstärker mit einem unterschiedlichen entsprechenden Satz von I/O-Schaltungen.The column selection lines 36 are grouped into column segments. Each column segment includes a group of column select lines 36 which correspond to a set of sense amplifiers and I / O lines. Multiple column selection lines 36 in a column segment may share an I / O circuit in the set of I / O circuits, alternately connecting a sense amplifier to the shared I / O circuit. The spade selection lines 36 in an adjacent column segment, sense amplifiers connect to a different corresponding set of I / O circuits.
Die Erfassungsverstärker- und I/O-Schaltung 26 umfasst Erfassungsverstärker, Ausgleichs- und Vorladeschaltungen, Dateneingabepuffer und Datenausgabepuffer. Die Erfassungsverstärker sind Differenzeingangserfassungsverstärker, und jeder Erfassungsverstärker empfängt eine Bitleitung an jedem der zwei Differenzeingänge. Eine der Bitleitungen empfängt ein Datenbit von einer ausgewählten Speicherzelle, und die andere Bitleitung wird als Referenz verwendet. Die Ausgleichs- und Vorladeschaltungen gleichen die Spannung auf Bitleitungen, die mit dem gleichen Erfassungsverstärker verbunden sind, vor einer Lese- oder Schreiboperation aus. Bei einer typischen Speichervorrichtung (z. B. DRAM) werden alle Daten entlang einer physikalischen Seite nach einer Aktivierung der Wortleitung durch die Bank von Erfassungsverstärkern, die sich an dem Rand des Arrays befinden, gleichzeitig erfasst.The sense amplifier and I / O circuit 26 includes sense amplifiers, equalization and precharge circuits, data input buffers, and data output buffers. The sense amplifiers are differential input sense amplifiers, and each sense amplifier receives one bit line at each of the two differential inputs. One of the bit lines receives a data bit from a selected memory cell, and the other bit line is used as a reference. The equalization and precharge circuits equalize the voltage on bitlines connected to the same sense amplifier prior to a read or write operation. In a typical memory device (eg, DRAM), all data along a physical page after activation of the wordline by the bank of sense amplifiers located at the edge of the array are simultaneously detected.
2 stellt ein Beispiel für eine Erfassungsverstärkerschaltung 60 für ein typisches Speicherarray dar. Die Erfassungsverstärkerschaltung 60 umfasst einen Erfassungsverstärker 62, der mit einem Paar von Bitleitungen 64 und 66 verbunden ist. Eine erste Bitleitung 64 ist konfiguriert, um das Zellensignal zu empfangen, während eine zweite Bitleitung 66 als Referenz dient, gegen die der Erfassungsverstärker 62 das Zellensignal erfasst. Nachdem sie vollständig erfasst wurde, wird eine Bitleitung an einer Bitleitungshochspannung (bit line high voltage = Vblh) sein, und die andere Bitleitung in dem Bitleitungspaar wird auf Masse sein. Auf diese Weise wird die erste Bitleitung 64 „echte Bitleitung” (true bit line = BL_T) genannt, weil ein physikalisches hohes Zellensignal auf BL_T zu einem logischen „Eins”-Signal an dem Ausgang, typischerweise dem I/O-Tor des Halbleiterchips, führen wird. Die zweite Bitleitung 66 des Paares wird „komplementäre Bitleitung” (complement bit line = BL_C) genannt, weil sie sich entgegengesetzt zu der ersten Bitleitung 64 verhält. 2 illustrates an example of a sense amplifier circuit 60 for a typical memory array. The sense amplifier circuit 60 includes a sense amplifier 62 that with a pair of bitlines 64 and 66 connected is. A first bit line 64 is configured to receive the cell signal while a second bit line 66 serves as a reference against which the sense amplifier 62 captures the cell signal. After being fully detected, one bit line will be at a bit line high voltage (Vblh), and the other bit line in the bit line pair will be at ground. In this way, the first bit line 64 Called "true bit line" (BL_T) because a high physical cell signal on BL_T will result in a logic "one" signal at the output, typically the I / O port of the semiconductor chip. The second bit line 66 of the pair is called "complement bit line" (BL_C) because it is opposite to the first bit line 64 behaves.
Typischerweise wird von zwei Speicherarrays ein einziger Erfassungsverstärker 62 gemeinsam genutzt, um in der Speichervorrichtung Platz zu sparen. Auf diese Weise ist ein Paar von Bitleitungen, das mit dem Bitleitungspaar 64 und 66 identisch ist, typischerweise auch mit dem Erfassungsverstärker 62 gekoppelt (zusätzliches identisches Bitleitungspaar, das in 2 nicht dargestellt ist). Da jeder Erfassungsverstärker 62 gemeinsam genutzt wird, umfassen dieselben auch einen ersten und einen zweiten Multiplexer-Transistor 72 und 74, die konfiguriert sind, um ein Multiplexer-Signal (MUX-Signal) zu empfangen. Selektiv verbindet und trennt das MUX-Signal die Bitleitungen und das Speicherarray mit bzw. von dem Erfassungsverstärker 62.Typically, two memory arrays become a single sense amplifier 62 shared to save space in the storage device. In this way, there is a pair of bitlines that are connected to the bitline pair 64 and 66 is identical, typically with the sense amplifier 62 coupled (additional identical bit line pair, which in 2 not shown). Because every detection amplifier 62 they also comprise a first and a second multiplexer transistor 72 and 74 configured to receive a multiplexer (MUX) signal. The MUX signal selectively connects and disconnects the bit lines and the memory array with and from the sense amplifier 62 ,
Zusätzlich weisen die erste und die zweite Bitleitung 64 und 66 Ausgleichstransistoren 68 auf, die zwischen dieselben geschaltet sind, so dass die erste und die zweite Bitleitung 64 und 66 auf die Ausgleichsspannung (Vbleq-Signal) vorgeladen werden können, um für den nächsten Erfassungszyklus bereit zu sein. Ein Ausgleichssignal (EQL-Signal) steuert die Ausgleichstransistoren 68, die die zwei Bitleitungen 64 und 66 kurzschließen und das Vbleq-Signal an jede der Bitleitungen 64 und 66 liefern. Ein zusätzlicher Versorgungstransistor 70 liefert das Vbleq-Signal an die Ausgleichstransistoren 68 (EQ_sup-Signal). Bei dieser typischen Erfassungsverstärkerschaltung 60 ist das EQ_sup-Signal immer eingeschaltet.In addition, the first and second bitlines 64 and 66 equalizing transistors 68 on, which are connected between the same, so that the first and the second bit line 64 and 66 can be precharged to the equalization voltage (Vbleq signal) to be ready for the next acquisition cycle. A compensation signal (EQL signal) controls the equalization transistors 68 that the two bitlines 64 and 66 short circuit and the Vbleq signal to each of the bit lines 64 and 66 deliver. An additional supply transistor 70 supplies the Vbleq signal to the equalization transistors 68 (EQ_sup signal). In this typical sense amplifier circuit 60 the EQ_sup signal is always on.
3 stellt eine Erfassungsverstärkerschaltung 80 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. Ähnlich der obigen Erfassungsverstärkerschaltung 60 umfasst die Erfassungsverstärkerschaltung 80 einen Erfassungsverstärker 82, der mit einem Paar von Bitleitungen 84 und 86 verbunden ist. Eine erste Bitleitung 84 ist konfiguriert, um das Zellensignal zu empfangen, während eine zweite Bitleitung 86 als Referenz dient, gegen die der Erfassungsverstärker 82 das Zellensignal erfasst. Die erste Bitleitung 84 wird „echte Bitleitung” (BL_T) genannt, und die zweite Bitleitung 86 des Paares wird „komplementäre Bitleitung” (BL_C) genannt. 3 represents a sense amplifier circuit 80 according to an embodiment of the present invention. Similar to the above sense amplifier circuit 60 includes the sense amplifier circuit 80 a sense amplifier 82 that with a pair of bitlines 84 and 86 connected is. A first bit line 84 is configured to receive the cell signal while a second bit line 86 serves as a reference against which the sense amplifier 82 captures the cell signal. The first bit line 84 is called "true bitline" (BL_T), and the second bitline 86 of the pair is called "complementary bitline" (BL_C).
Wie bei der obigen Erfassungsverstärkerschaltung 60, umfasst die Erfassungsverstärkerschaltung 80 einen einzigen Erfassungsverstärker 82, der von zwei Speicherarrays gemeinsam genutzt wird, um in der Speichervorrichtung Platz zu sparen (nur ein einziges Bitleitungspaar 84 und 86 ist in 3 dargestellt). Da jeder Erfassungsverstärker 82 gemeinsam genutzt wird, umfassen dieselben auch einen ersten und einen zweiten Multiplexer-Transistor 92 und 94.As in the above sense amplifier circuit 60 , includes the sense amplifier circuit 80 a single sense amplifier 82 which is shared by two storage arrays to accommodate the storage device save (only a single bit line pair 84 and 86 is in 3 shown). Because every detection amplifier 82 they also comprise a first and a second multiplexer transistor 92 and 94 ,
Zusätzlich weisen die erste und die zweite Bitleitung 84 und 86 Ausgleichsverstärker 88 auf, die zwischen dieselbegeschaltet sind, so dass die erste und die zweite Bitleitung 84 und 86 auf die Ausgleichsspannung vorgeladen werden können (Vbleq-Signal), um für den nächsten Erfassungszyklus bereit zu sein. Ein Ausgleichssignal (EQL-Signal) steuert die Ausgleichstransistoren 88, die die zwei Bitleitungen 84 und 86 kurzschließen und das Vbleq-Signal an jede der Bitleitungen 84 und 86 liefern. Ein zusätzlicher Versoroungstransistor 90 liefert das Vbleq-Signal an die Ausgleichstransistoren 88 (EQ_sup-Signal). Bei einem Ausführungsbeispiel liefert der Versorgungstransistor 90 das EQ_sup-Signal an das Einzig-Transistor-BL-Paar 84 und 86, und bei einem anderen Ausführungsbeispiel wird ein zusätzlicher Versorgungstransistor verwendet, so dass das EQ_sup-Signal von zwei Bitleitungspaaren gemeinsam genutzt wird.In addition, the first and second bitlines 84 and 86 control amplifier 88 on, which are between dieselbegeschaltet, so that the first and the second Bitleitung 84 and 86 can be precharged to the equalization voltage (Vbleq signal) to be ready for the next acquisition cycle. A compensation signal (EQL signal) controls the equalization transistors 88 that the two bitlines 84 and 86 short circuit and the Vbleq signal to each of the bit lines 84 and 86 deliver. An additional versorization transistor 90 supplies the Vbleq signal to the equalization transistors 88 (EQ_sup signal). In one embodiment, the supply transistor provides 90 the EQ_sup signal to the single transistor BL pair 84 and 86 and in another embodiment, an additional supply transistor is used so that the EQ_sup signal is shared by two bit line pairs.
Bei einem Ausführungsbeispiel der Erfassungsverstärkerschaltung 80 wird das EQ_sup-Signal selektiv gesteuert, so dass es ein- oder ausgeschaltet werden kann. Ferner sind bei der Erfassungsverstärkerschaltung 80 der erste und der zweite Multiplexer-Transistor 92 und 94 konfiguriert, um ein getrenntes Multiplexer-Signal, MUX_T und MUX_C, zu empfangen, um BL_T bzw. BL_C zu steuern. Im Normalbetrieb können diese getrennten Multiplexer-Signale aneinander gebunden sein, um selektiv die Bitleitungen und das Speicherarray mit dem Erfassungsverstärker 82 zu verbinden bzw. von demselben zu trennen. Bei einem Ausführungsbeispiel der Erfindung jedoch werden die getrennten Multiplexer-Signale MUX_T und MUX_C und die selektive Steuerung des EQ_sup-Signals verwendet, um eine schnelle ganzseitige Dateninversion für die Speichervorrichtung durchzuführen. So kann jede der Speicherzellen von mehreren Wortleitungen und/oder ganze Seiten einer Speichervorrichtung schnell mit wenigen Prozessschritten invertiert werden.In an embodiment of the sense amplifier circuit 80 The EQ_sup signal is selectively controlled so that it can be turned on or off. Further, in the sense amplifier circuit 80 the first and the second multiplexer transistor 92 and 94 configured to receive a separate multiplexer signal, MUX_T and MUX_C, to control BL_T and BL_C, respectively. In normal operation, these separate multiplexer signals may be tied together to selectively connect the bitlines and the memory array to the sense amplifier 82 to connect or disconnect from the same. However, in one embodiment of the invention, the separate multiplexer signals MUX_T and MUX_C and the selective control of the EQ_sup signal are used to perform fast full page data inversion for the memory device. Thus, each of the memory cells of multiple wordlines and / or entire pages of a memory device can be quickly inverted with a few process steps.
4 ist ein Flussdiagramm, das ein Ausführungsbeispiel eines Verfahrens 100 für eine ganzseitige Dateninversion mit einer Erfassungsverstärkerschaltung 80 darstellt. Bei einem Ausführungsbeispiel ist eine Erfassungsverstärkerschaltung 80 in einem Direktzugriffsspeicher 14 des elektronischen Systems 10 konfiguriert. Somit invertiert bei einem Ausführungsbeispiel eine ganzseitige Dateninversion Daten in allen Speicherzellen des Speicherzellenarrays 20 schnell und mit relativ wenigen Prozessschritten. 4 is a flowchart illustrating an embodiment of a method 100 for a full-page data inversion with a sense amplifier circuit 80 represents. In one embodiment, a sense amplifier circuit is 80 in random access memory 14 of the electronic system 10 configured. Thus, in one embodiment, full-page data inversion inverts data in all memory cells of the memory cell array 20 fast and with relatively few process steps.
Bei einem Ausführungsbeispiel ist jede der Speicherzellen, die invertiert werden soll, mit der „echten” Bitleitung BL_T verbunden. Bei einem Schritt 102 wird eine Wortleitung 32 aktiviert, und es werden Daten erfasst. Um eine Wortleitung 32 zu aktivieren und Daten zu erfassen, werden MUX_T- und MUX_C-Signale über Multiplexer-Transistoren 92 und 94 mit BL_T bzw. BL_C verbunden. Auch werden die EQL- und EQ_sup-Signale von den Ausgleichstransistoren 88 abgetrennt. So versetzt der Erfassungsverstärker 82 die BL_T in den H-Zustand, wenn die Speicherzelle eine physikalische Eins enthält. Ähnlich versetzt der Erfassungsverstärker 82 die BL_T in den L-Zustand, wenn die Speicherzelle eine physikalische Null enthält. In jedem Fall wird sich BL_C schließlich in dem zu BL_T entgegengesetzten Zustand befinden.In one embodiment, each of the memory cells to be inverted is connected to the "true" bit line BL_T. At one step 102 becomes a wordline 32 is activated and data is collected. To a wordline 32 to activate and acquire data become MUX_T and MUX_C signals via multiplexer transistors 92 and 94 connected to BL_T or BL_C. Also, the EQL and EQ_sup signals are from the equalizing transistors 88 separated. So puts the sense amplifier 82 the BL_T high when the memory cell contains a physical one. Similarly, the sense amplifier offset 82 the BL_T goes low if the memory cell contains a physical zero. In any case, BL_C will eventually be in the opposite state to BL_T.
Bei einem Schritt 104 wird das MUX_T-Signal von der BL_T über die Multiplexer-Transistoren 92 abgetrennt. Auf diese Weise wird die echte Bitleitung BL_T von dem Erfassungsverstärker 82 abgeschnitten. Als Nächstes wird bei einem Schritt 106 das EQL-Signal mit den Ausgleichstransistoren 88 verbunden. Das Verbinden des EQL-Signals schließt BL_T und BL_C kurz, so dass BL_T den entgegengesetzten Datenzustand annehmen wird. Da die Wortleitung 32 noch aktiv ist, wird die Speicherzelle sofort die entgegengesetzten Daten empfangen.At one step 104 the MUX_T signal from the BL_T via the multiplexer transistors 92 separated. In this way, the true bit line BL_T from the sense amplifier 82 cut off. Next, at a step 106 the EQL signal with the equalization transistors 88 connected. Connecting the EQL signal briefly closes BL_T and BL_C, so that BL_T will assume the opposite data state. Because the wordline 32 is still active, the memory cell will immediately receive the opposite data.
Dann wird bei einem Schritt 108 die Wortleitung 32 deaktiviert. Auf diese Weise werden die invertierten Daten erfolgreich in alle Speicherzellen entlang der Wortleitung 32 geschrieben. Schließlich werden bei einem Schritt 110 alle Bitleitungen vorgeladen, um die Spannung auf den Bitleitungen vor einer Lese- oder Schreiboperation auszugleichen. Die Bitleitungen werden durch ein Verbinden des EQ_sup mit dem Versorgungstransistor 90 und ein Verbinden des MUX_T mit dem Multiplexer-Transistor 92 vorgeladen. Bei einer Verwendung dieser Schritte können alle Daten entlang einer physikalischen Seite mit fast derselben Zeitgebung wie die Zeilen-Zykluszeit im Normalbetrieb invertiert werden.Then at one step 108 the wordline 32 disabled. In this way, the inverted data succeeds in all the memory cells along the word line 32 written. Finally, at one step 110 precharges all bitlines to balance the voltage on the bitlines prior to a read or write operation. The bitlines are connected by connecting the EQ_sup to the supply transistor 90 and connecting the MUX_T to the multiplexer transistor 92 summoned. Using these steps, all data along a physical page can be inverted at almost the same timing as the line cycle time during normal operation.
Eine derartige schnelle ganzseitige Dateninversion entlang der physikalischen Seite einer Speichervorrichtung kann bei einer Vielzahl von Anwendungen wünschenswert sein. Derartige Anwendungen umfassen viele Fehlerkorrekturschemata, die Bitfehler, die in das Lesen aus und das Schreiben in einen Speicher eingeführt werden, korrigieren und oft als fehlerkorrigierende Codes (error correction codes = ECC) bezeichnet werden. Eine schnelle Inversion von Daten in Speicherzellen kann bei einem Erzeugen von Paritätsbits, die bei ECC-Anwendungen verwendet werden, nützlich sein.Such fast full page data inversion along the physical side of a memory device may be desirable in a variety of applications. Such applications include many error correction schemes that correct for bit errors introduced into reading from and writing to memory, often referred to as error correction codes (ECC). Rapid inversion of data in memory cells may be useful in generating parity bits used in ECC applications.
Zusätzlich kann die ganzseitige Dateninversion in den Fällen verwendet werden, in denen eine definierte physikalische Datentopologie in dem Speicherarray zu Testzwecken erzeugt wird. Andere Beispiele umfassen bestimmte Graphikanwendungen, bei denen eine schnelle Inversion einer ganzen Seite auf der Speichersteuerungsebene Prozessorzeit für den Graphikprozessor sparen kann.In addition, full-page data inversion may be used in cases where a defined physical data topology is generated in the memory array for testing purposes. Other examples include certain graphics applications where rapid inversion of an entire page at the memory control level can save processor time for the graphics processor.
Einige ältere Entwürfe für eine Dateninversion nutzen Übertragungszellen, im Wesentlichen DRAM-Zellen, die sowohl mit der echten als auch mit der komplementären Bitleitung verbunden sind. Ein Aufbauen von Übertragungszellen kann jedoch für das Speicherarray störend sein und zusätzliche Kosten verursachen. Das vorgeschlagene Verfahren für eine schnelle Dateninversion entlang einer physikalischen Seite des elektronischen Systems 10 oder der Wortleitung 32 einer Speichervorrichtung kann mit relativ geringfügigen Änderungen der typischen Schaltungsanordnung, die in vielen Speichervorrichtungen verwendet wird, realisiert werden. Bei dem elektronischen System 10 und der Erfassungsverstärkerschaltung 80 wird eine Dateninversion zu einem Speicherarray durch ein Verwenden von Multiplexern, die bei vielen aktuellen DRAM-Entwürfen typischerweise bereits vorliegen, hinzugefügt. Somit ist nur eine geringfügige Modifikation der Speichervorrichtung erforderlich. Ferner ist jeglicher Anstieg der Kapazität auf dem Multiplexer aus dem Hinzufügen einer separaten Leitung zu BL_T und BL_C durch ein Verwenden von zum Großteil vorhandenen Komponenten minimal. Auf diese Weise werden die meisten der gleichen Zeitgebungsraten beibehalten.Some older designs for data inversion use transmit cells, essentially DRAM cells, that are connected to both the true and complementary bitlines. However, building up transmission cells can be troublesome to the memory array and cause additional costs. The proposed method for rapid data inversion along a physical side of the electronic system 10 or the wordline 32 A memory device can be realized with relatively minor changes to the typical circuitry used in many memory devices. In the electronic system 10 and the sense amplifier circuit 80 For example, data inversion to a memory array is added by using multiplexers that are typically already present in many current DRAM designs. Thus, only a minor modification of the memory device is required. Furthermore, any increase in capacity on the multiplexer from adding a separate line to BL_T and BL_C is minimal by using largely existing components. In this way, most of the same timing rates are maintained.
5 stellt ein anderes Ausführungsbeispiel der vorliegenden Erfindung dar. Eine Datenumwandlungsvorrichtung 100 umfasst einen Differenzverstärker 102, der eine erste Eingangsleitung IN1 104 und eine zweite Eingangsleitung IN2 105 aufweist. Die erste und die zweite Eingangsleitung 104 und 106 sind mit dem ersten bzw. mit dem zweiten Steuertransistor 110 und 112 gekoppelt. Der erste Steuertransistor 110 empfängt ein erstes Steuersignal CTRL1, und der zweite Steuertransistor empfängt ein zweites Steuersignal CTRL2. Ein anderer Transistor 108 ist zwischen die erste und die zweite Eingangsleitung 104 und 106 geschaltet und empfängt ein Ausgleichssignal EQL. Das Ausgleichssignal EQL steuert den Transistor 108, um die zwei Eingangsleitungen IN1 und IN2 kurzzuschließen. 5 FIG. 10 illustrates another embodiment of the present invention. A data conversion device 100 includes a differential amplifier 102 , which is a first input line IN1 104 and a second input line IN2 105 having. The first and the second input line 104 and 106 are with the first and the second control transistor 110 and 112 coupled. The first control transistor 110 receives a first control signal CTRL1, and the second control transistor receives a second control signal CTRL2. Another transistor 108 is between the first and the second input line 104 and 106 and receives a compensation signal EQL. The compensation signal EQL controls the transistor 108 to short the two input lines IN1 and IN2.
Gemäß dem in 5 dargestellten Ausführungsbeispiel können Daten auf der ersten Eingangsleitung 104 durch ein Entkoppeln des ersten Steuertransistors 110 auf der ersten Eingangsleitung 104 und durch ein Kurzschließen der ersten und der zweiten Eingangsleitung 104 und 106 über den Transistor 108 schnell zu dem Wert der Daten auf der zweiten Eingangsleitung 106 umgewandelt werden. Der erste Steuertransistor 110 wird ansprechend auf das erste Steuersignal CTRL1, das die erste Eingangsleitung 104 von dem Differenzrstärker 102 abtrennt, von der ersten Eingangsleitung 104 entkoppelt. Der Transistor 108 schließt ansprechend auf eine Aktivierung des EQL-Signals die erste und die zweite Eingangsleitung kurz. Auf diese Weise wird die erste Eingangsleitung 104 den Wert der zweiten Eingangsleitung 106 annehmen. Die Daten auf der zweiten Eingangsleitung 106 können auch durch ein Entkoppeln des zweiten Steuertransistors 112 auf der zweiten Eingangs-leitung 106 und durch ein Kurzschließen der ersten und der zweiten Eingangsleitung 104 und 106 über den Transistor 108 schnell zu dem Wert der ersten Eingangsleitung 104 umgewandelt werden.According to the in 5 illustrated embodiment, data on the first input line 104 by decoupling the first control transistor 110 on the first input line 104 and shorting the first and second input lines 104 and 106 over the transistor 108 quickly to the value of the data on the second input line 106 being transformed. The first control transistor 110 is responsive to the first control signal CTRL1, which is the first input line 104 from the differential amplifier 102 disconnects, from the first input line 104 decoupled. The transistor 108 In response to activation of the EQL signal, short the first and second input lines. In this way, the first input line 104 the value of the second input line 106 accept. The data on the second input line 106 can also be achieved by decoupling the second control transistor 112 on the second input line 106 and shorting the first and second input lines 104 and 106 over the transistor 108 quickly to the value of the first input line 104 being transformed.
