DE102007011091A1 - Semiconductor memory e.g. synchronous dynamic random access memory, testing method, involves activating output circuit in reaction to activated data output clock signal, and serializing test data transmitted through activated circuit - Google Patents

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Abstract

The method involves producing a number of data output clock signals (CLKDQ-EVEN, CLKDQ-ODD). A number of output circuits has data output clock signals, where one of the data output clock signals of the data output clock signals is selectively activated based on a test mode. The other data output clock signal of the data output clock signals is selectively deactivated based on the test mode. One of the output circuits is activated in reaction to the activated data output clock signal. The test data, which is transmitted through the activated output circuit, is serialized. Independent claims are also included for the following: (1) a method for data serialization (2) a data serializer with a clock circuit.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Testen eines Halbleiterspeichers, auf ein Verfahren zur Datenserialisierung und auf einen Datenserialisierer.The The present invention relates to a method of testing a semiconductor memory, to a method of data serialization and to a data serializer.

Die Betriebsgeschwindigkeit von Halbleiterspeicherbauelementen wurde mit der Zeit stufenweise erhöht. Aber die Betriebsgeschwindigkeit von Testern von Halbleiterspeicherbauelementen hat mit den immer höher werdenden Betriebsgeschwindigkeiten der Speicherbauelemente nicht Schritt gehalten. Entsprechend wurden Verfahren zum Testen von Speicherbauelementen mit einer relativ hohen Betriebsgeschwindigkeit mit einem Tester mit einer relativ niedrigen Betriebsgeschwindigkeit vorgeschlagen. Eines der vorgeschlagenen Verfahren umfasst einen Betrieb eines Speicherbauelements, das schneller als die Taktgeschwindigkeit des Testers ist, durch Multiplizieren eines externen Speichertaktsignals. Der Tester kann den Multiplizierer zur Verfügung stellen, der auch Teil des Speicherbauelements sein kann. Das externe Speichertaktsignal kann durch Ausführen einer XOR-Verknüpfung, durch Verwendung eines Phasenregelkreises (PLL) oder von beidem multipliziert werden. Dieser Testmodus wird als Taktverdopplungstestmodus bezeichnet.The Operating speed of semiconductor memory devices has been Gradually increased over time. But the operating speed of testers of semiconductor memory devices has with the ever higher expectant operating speeds of the memory devices not Kept pace. Accordingly, methods have been tested for testing memory devices with a relatively high operating speed with a tester proposed with a relatively low operating speed. One the proposed method includes an operation of a memory device, which is faster than the clock speed of the tester, by multiplying an external memory clock signal. The tester can use the multiplier to disposal which may also be part of the memory device. The external one Memory clock signal can by performing an XOR operation, through Using a Phase Locked Loop (PLL) or multiplied by both become. This test mode is called the clock doubling test mode.

1 zeigt ein Zeitablaufdiagramm, das Rauschen in Ausgabedaten entsprechend einem herkömmlichen Taktverdopplungstest umfasst. 1 FIG. 12 is a timing chart including noise in output data according to a conventional clock doubling test. FIG.

1 zeigt Rauschen, das verursacht wird, wenn ein Taktverdopplungstestmodus mit einem synchronen dynamischen Speicherbauelement mit direktem Zugriff (SDRAM) ausgeführt wird, insbesondere mit einem SDRAM-Bauelement, das eine doppelte Datenrate (DDR) implementiert. Ausgabetestdaten, die in 1 als DATA angezeigt werden, werden an jeder Flanke des Taktsignals ausgegeben. Ein Kern des Speicherbauelements kann eine große Rauschmenge in einem bestimmten Testmuster erzeugen. In diesem Fall können die Versorgungsspannung und/oder die Massespannung aufgrund des Rauschens verändert werden. Die Phase des Taktsignals, die von einem PLL und/oder einem Verzögerungsregelkreis (DLL) erzeugt wird, wird verändert, wenn die Versorgungsspannung verändert wird. Daraus resultiert, wie aus 1 ersichtlich ist, dass die Phase des Testdatenausgabesignals verändert wird und das gültige Datenfenster (tDV) der Ausgabetestdaten DATA verkleinert ist. 1 FIG. 12 shows noise caused when a clock doubling test mode is executed with a synchronous dynamic random access memory device (SDRAM), particularly with an SDRAM device implementing a double data rate (DDR). Issue test data, which in 1 are displayed as DATA, are output on each edge of the clock signal. A core of the memory device may generate a large amount of noise in a particular test pattern. In this case, the supply voltage and / or the ground voltage may be changed due to the noise. The phase of the clock signal generated by a PLL and / or a delay locked loop (DLL) is changed when the supply voltage is changed. This results in how out 1 it can be seen that the phase of the test data output signal is changed and the valid data window (tDV) of the output test data DATA is reduced.

Wenn die Phase des vom DLL oder ähnlichen Schaltungen erzeugten Taktsignals variiert, werden die Phase des Datensignals und die Phase eines Ausgabeabtastsignals gemeinsam variiert. Entsprechend kann ein System, welches das Datensignal in Reaktion auf das Datenabtastsignal DQS ausgibt, während eines normalen Betriebsmodus nicht durch die Phasenänderung beeinflusst werden. Während des Taktverdopplungstests kann ein externer Tester jedoch den Zeitablauf des Datenausgabesignals überwachen und detektieren, dass ein „Overkill-Problem" aufgetreten ist. Das bedeutet, dass ein ursprünglich, wahrscheinlich zu recht, als normales Halbleiterspeicherbauelement betrachtetes Halbleiterspeicherbauelement aufgrund des verkleinerten gültigen Datenfensters (tDV) nun als defektes Halbleiterspeicherbauelement betrachtet wird.If the phase of the DLL or similar Circuits generated clock signal varies, the phase of the Data signal and the phase of an output sample signal together varied. Correspondingly, a system which transmits the data signal in response to the data strobe signal DQS, during one normal operating mode will not be affected by the phase change. During the However, an external tester may time-beat the clock doubler tests monitor the data output signal and detect that an overkill problem has occurred. That means that an original, probably right, as a normal semiconductor memory device considered semiconductor memory device due to the reduced valid data window (tDV) is now considered as a defective semiconductor memory device.

Um das obige Problem zu lösen, können die Testmuster in ein Testmuster für gerade Daten und ein Testmuster für ungerade Daten aufgeteilt werden. Die geraden Testdaten und die ungeraden Testdaten können getrennt ausgegeben werden. Auf diese Weise kann das gültige Datenfenster (tDV) während des Tests im Wesentlichen auf die doppelte vorherige Größe vergrößert werden. Als Ergebnis kann das „Overkill-Problem" während des Taktverdopplungstests reduziert werden. Diese Technik wird als Hochgeschwindigkeitsdatenausgabe(HSDO)-Test bezeichnet.Around to solve the above problem can the test patterns into a test pattern for even data and a test pattern for odd Data to be split. The even test data and the odd ones Test data can be issued separately. In this way, the valid data window (tDV) during of the test can be increased to substantially twice the previous size. As a result, the "overkill problem" during the Clock doubling tests are reduced. This technique is called a high-speed data output (HSDO) test designated.

Im HSDO-Test wird die Ausgabe der ungeraden Daten blockiert, wenn die geraden Daten ausgegeben werden, und die Ausgabe der geraden Daten wird blockiert, wenn die ungeraden Daten ausgegeben werden. Dies ermöglicht, dass die geraden Daten und die ungeraden Daten in einem Datenserialisierer ein doppeltes gültiges Datenfenster aufweisen.in the HSDO test blocks the output of odd data when the even data are output, and the output of the even data becomes blocked when the odd data is output. This makes possible, that the even data and the odd data in a data serializer a double valid Have data window.

2 zeigt ein Schaltbild eines herkömmlichen Datenserialisierers. 2 shows a circuit diagram of a conventional data serializer.

Bezugnehmend auf 2 gibt in einem Datenserialisierer 20 eine Ausgabeschaltung 21 Daten bei einer steigenden Flanke aus und eine Ausgabeschaltung 22 gibt Daten bei einer fallenden Flanke aus, wobei beide Schaltungen mit einem Ausgabezwischenspeicher 23 gekoppelt sind. Die Ausgabeschaltung 21 umfasst zwei Übertragungsgatter 211 und 213 und einen Zwischenspeicher 212, der seriell zwischen die Übertragungsgatter 211 und 213 eingeschleift ist. Zudem umfasst die Ausgabeschaltung 21 einen Schalter 214 zum selektiven Ausgeben der geraden Daten DATA_EVEN und der ungeraden Daten DATA_ODD während eines HSDO-Testmodus. Die Ausgabeschaltung 22 umfasst zwei Übertragungsgatter 221 und 223 und einen Zwischenspeicher 222, der seriell zwischen die Übertragungsgatter 221 und 223 eingeschleift ist. Zudem umfasst die Ausgabeschaltung 22 einen Schalter 224 zum selektiven Ausgeben der geraden Daten DATA_EVEN und der ungeraden Daten DATA_ODD.Referring to 2 gives in a data serializer 20 an output circuit 21 Data off on a rising edge and an output circuit 22 outputs data on a falling edge, with both circuits having an output buffer 23 are coupled. The output circuit 21 includes two transmission gates 211 and 213 and a cache 212 , the serial between the transmission gates 211 and 213 is looped. In addition, the output circuit includes 21 a switch 214 for selectively outputting the even data DATA_EVEN and the odd data DATA_ODD during an HSDO test mode. The output circuit 22 includes two transmission gates 221 and 223 and a cache 222 , the serial between the transmission gates 221 and 223 is looped. In addition, the output circuit includes 22 a switch 224 for selectively outputting the even data DATA_EVEN and the odd data DATA_ODD.

Die Übertragungsgatter 211, 213, 221 und 223 werden in Reaktion auf ein Ausgabetaktsignal CLKDQ an/aus geschaltet. Wenn das Ausgabetaktsignal CLKDQ einen hohen logischen Zustand aufweist, werden die im Zwischenspeicher 212 in der geraden Datenausgabeschaltung 21 gespeicherten geraden Daten DATA_EVEN zum Ausgabezwischenspeicher 23 übertragen und die ungeraden Daten DATA_ODD werden im Zwischenspeicher 222 der ungeraden Datenausgabeschaltung 22 gespeichert. Wenn das Ausgabetaktsignal CLKDQ einen niedrigen logischen Zustand aufweist, werden die im Zwischenspeicher 222 in der ungeraden Datenausgabeschaltung 22 gespeicherten ungeraden Daten DATA_ODD zum Ausgabezwischenspeicher 23 übertragen und die geraden Daten DATA_EVEN werden im Zwischenspeicher 212 der geraden Datenausgabeschaltung 21 gespeichert.The transmission gates 211 . 213 . 221 and 223 are turned on / off in response to an output clock signal CLKDQ. If the output clock is If CLKDQ is in a high logical state, it will be in the cache 212 in the even data output circuit 21 stored even data DATA_EVEN to the output buffer 23 transferred and the odd data DATA_ODD are in the buffer 222 the odd data output circuit 22 saved. When the output clock signal CLKDQ has a low logic state, it becomes the latch 222 in the odd data output circuit 22 stored odd data DATA_ODD to the output buffer 23 transferred and the even data DATA_EVEN are in the buffer 212 the even data output circuit 21 saved.

Die Schalter 214 und 224 können als erste Inverter 215 und 225 implementiert werden, die auch als Tristate-Inverter bekannt sind, und entsprechend den Testsignalen TEST_EVEN und TEST_ODD arbeiten. Die zweiten Inverter 216 und 226 invertieren das Datenausgabesignal zurück.The switches 214 and 224 can be the first inverter 215 and 225 which are also known as tristate inverters and operate according to the test signals TEST_EVEN and TEST_ODD. The second inverter 216 and 226 invert the data output signal back.

Während eines geraden Testmodus nimmt das gerade Testsignal TEST_EVEN einen hohen logischen Zustand an und der Datenserialisierer 20 gibt die geraden Daten DATA_EVEN aus und blockiert die ungeraden Daten DATA_ODD. Während der gerade Testmodus beibehal ten wird, fährt der Datenserialisierer mit der Ausgabe der geraden Daten DATA_EVEN fort.During a straight test mode, the even test signal TEST_EVEN assumes a high logic state and the data serializer 20 outputs the even data DATA_EVEN and blocks the odd data DATA_ODD. While the current test mode is being maintained, the data serializer continues to output the even data DATA_EVEN.

Während eines ungeraden Testmodus nimmt das ungerade Testsignal TEST_ODD einen hohen logischen Zustand an und der Datenserialisierer 20 gibt die ungeraden Daten DATA_ODD aus und blockiert die geraden Daten DATA_EVEN. Während der ungerade Testmodus beibehalten wird, fährt der Datenserialisierer mit der Ausgabe der ungeraden Daten DATA_ODD fort.During an odd test mode, the odd test signal TEST_ODD assumes a high logic state and the data serializer 20 outputs the odd data DATA_ODD and blocks the even data DATA_EVEN. While maintaining the odd test mode, the data serializer continues to output the odd data DATA_ODD.

Trotz des Vorteils der Trennung des geraden Datentestmodus vom ungeraden Datentestmodus, vergrößern die zusätzlichen Gatter, wie die in den Schaltern 214 und 224 enthaltenen Gatter, die Ausgabeschaltung eines Hochgeschwindigkeitsspeicherbauelements und können das Ausgabesignal verzögern. Daraus resultiert, dass eine Zeitspanne zur Ausgabe gültiger Daten (tAA) erhöht wird, die ab einem Empfang eines Ausgabebefehls läuft, und ein Fenster gültiger Daten (tDV) verkleinert wird. Daraus resultiert, dass die Leistungsfähigkeit eines Halbleiterspeicherbauelements während eines normalen Betriebsmodus sowie während eines Testmodus verschlechtert wird.Despite the advantage of separating the even data test mode from the odd data test mode, the additional gates, like those in the switches, increase in size 214 and 224 contained gates, the output circuit of a high-speed memory device and can delay the output signal. As a result, a period of time for outputting valid data (tAA) which starts from reception of an output command is increased, and a valid data window (tDV) is reduced. As a result, the performance of a semiconductor memory device is degraded during a normal operating mode as well as during a test mode.

Der Erfindung liegt das technische Problem zugrunde, ein Verfahren zum Testen eines Halbleiterspeichers, ein Verfahren zur Datenserialisierung und einen Datenserialisierer bereitzustellen, die in der Lage sind, während eines Tests eines Halbleiterspeicherbauelements einen Verlust einer gültigen Datenausgabezeit zu verhindern.Of the Invention is the technical problem underlying a method for Testing a semiconductor memory, a method of data serialization and to provide a data serializer capable of while a test of a semiconductor memory device a loss of a valid data output time to prevent.

Die Erfindung löst dieses Problem durch Bereitstellung eines Verfahrens zum Testen eines Halbleiterspeichers mit den Merkmalen des Patentanspruchs 1, eines Verfahrens zur Datenserialisierung mit den Merkmalen des Patentanspruchs 2 und durch einen Datenserialisierer mit den Merkmalen des Patentanspruchs 9.The Invention solves this problem by providing a method for testing a semiconductor memory having the features of the claim 1, a method of data serialization with the features of Patent claim 2 and by a data serializer with the features of claim 9.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.advantageous Further developments of the invention are specified in the subclaims, the text of which is hereby incorporated by reference into the description will be unnecessary To avoid repeated text.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:Advantageous, Embodiments described below of the invention as well as those explained above for their better understanding, usual embodiments are shown in the drawings. Show it:

1 ein Zeitablaufdiagramm von Rauschen in Ausgabedaten eines herkömmlichen Taktverdopplungstests, 1 a timing diagram of noise in output data of a conventional clock doubling test,

2 ein Schaltbild mit einem herkömmlichen Datenserialisierer, 2 a schematic diagram with a conventional data serializer,

3 ein Schaltbild mit einem Datenserialisierer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, three a circuit diagram with a data serializer according to an embodiment of the present invention,

4 und 5 Zeitablaufdiagramme von Ausgabetaktsignalen, die dem Da tenserialisierer aus 3 zur Verfügung gestellt werden, sowie einer Datenausgabe des Datenserialisierers, 4 and 5 Timing diagrams of output clock signals from the data serializer three be made available, as well as a data output of the data serializer,

6 ein Schaltbild mit der Ausgabetaktsignalgeneratorschaltung aus 3, 6 a circuit diagram with the output clock signal generator circuit three .

7 und 8 Zeitablaufdiagramme von Signalen des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen geraden Datentestmodus und gemäß einem ungeraden Datentestmodus, und 7 and 8th Timing diagrams of signals of the data serializer according to an exemplary inventive straight data test mode and according to an odd data test mode, and

9 ein Zeitablaufdiagramm von Signalen des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen normalen Betriebsmodus. 9 a timing diagram of signals of the data serializer according to an exemplary normal operating mode according to the invention.

Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element verbunden oder gekoppelt sein kann, wenn in der Beschreibung angegeben wird, dass das Element mit dem anderen Element „verbunden" oder „gekoppelt" ist. Im Gegensatz dazu sind keine Zwischenelemente vorhanden, wenn ein Element als „direkt verbunden" bzw. „direkt gekoppelt" mit einem anderen Element bezeichnet wird. Andere Begriffe, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, z.B. „zwischen" und „direkt zwischen", „benachbart" und „direkt benachbart" usw., sind in gleicher Weise zu verstehen.It is understood that one element may be connected or coupled directly to another element or via intermediate elements to the other element if the description indicates that the element is "connected" or "coupled" to the other element. In contrast, there are no intermediate elements when a Element is referred to as "directly connected" or "directly coupled" with another element. Other terms used to describe the relationship between elements, eg, "between" and "directly between,""adjacent" and "directly adjacent," etc. are to be understood in the same way.

3 zeigt ein Schaltbild mit einem Datenserialisierer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. three shows a circuit diagram with a data serializer according to an embodiment of the present invention.

Obwohl 3 eine serielle Umsetzung und Ausgabe von Daten durch Empfangen von zwei Dateneingaben während einer Periode zeigt, können andere Ausführungsformen der vorliegenden Erfindung das Verfahren zur Umsetzung und Ausgabe von Daten durch Empfangen von vier, acht oder mehr Eingaben während einer Periode umsetzen.Even though three Fig. 12 shows serialization and output of data by receiving two data inputs during one period, other embodiments of the present invention may implement the method of converting and outputting data by receiving four, eight or more inputs during a period.

Bezugnehmend auf 3 umfasst ein Datenserialisierer 30 eine gerade Datenausgabeschaltung 31, eine ungerade Datenausgabeschaltung 32, einen Ausgabezwischenspeicher 33 und eine Ausgabetaktsignalgeneratorschaltung 34. Die gerade Datenausgabeschaltung 31 gibt gerade Daten aus, die in 3 als DATA_EVEN angezeigt werden, und die ungerade Datenausgabeschaltung 32 gibt ungerade Daten aus, die in 3 als DATA_ODD angezeigt werden. Der Ausgabezwischenspeicher 33 ist mit beiden Ausgabeschaltungen 31 und 32 gekoppelt.Referring to three includes a data serializer 30 an even data output circuit 31 , an odd data output circuit 32 , an output buffer 33 and an output clock signal generator circuit 34 , The straight data output circuit 31 is currently outputting data in three are displayed as DATA_EVEN, and the odd data output circuit 32 outputs odd data that is in three be displayed as DATA_ODD. The output buffer 33 is with both output circuits 31 and 32 coupled.

Die Ausgabeschaltung 31 umfasst zwei Übertragungsgatter 311 und 313 und einen Zwischenspeicher 312, der seriell zwischen die Übertragungsgatter 311 und 313 eingeschleift ist. Die Ausgabeschaltung 32 umfasst zwei Übertragungsgatter 321 und 323 und einen Zwischenspeicher 322, der seriell zwischen die Übertragungsgatter 321 und 323 eingeschleift ist. Im Unterschied zum Datenserialisierer 20 aus 2 umfassen die Ausgabeschaltungen 31 und 32 des Datenserialisierers 30 weniger Gatter. Der Datenserialisierer 30 umfasst beispielsweise keinen Schalter, wie die Schalter 214 und 224 aus 2, um selektiv gerade oder ungerade Daten auszugeben. Jede Ausgabeschaltung 31 und 32 wird abwechselnd durch Taktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD, die von der Ausgabetaktsignalgeneratorschaltung 34 zur Verfügung gestellt werden, mit dem Ausgabezwischenspeicher 33 gekoppelt. Die Taktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD sind dazu konfiguriert, die Übertragungsgatter 311, 313, 321 und 323 an/aus zu schalten. Die Ausgabetaktsignalgeneratorschaltung 34 wird unter Bezugnahme auf 6 im Detail beschrieben.The output circuit 31 includes two transmission gates 311 and 313 and a cache 312 , the serial between the transmission gates 311 and 313 is looped. The output circuit 32 includes two transmission gates 321 and 323 and a cache 322 , the serial between the transmission gates 321 and 323 is looped. Unlike the data serializer 20 out 2 include the output circuits 31 and 32 of the data serializer 30 less gates. The data serializer 30 for example, does not include a switch such as the switches 214 and 224 out 2 to selectively output even or odd data. Every output circuit 31 and 32 is alternately represented by clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD received from the output clock signal generator circuit 34 be provided with the output buffer 33 coupled. The clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD are configured to be the transmission gates 311 . 313 . 321 and 323 switch on / off. The output clock signal generator circuit 34 is referring to 6 described in detail.

Die Ausgabeschaltungen 31 und 32 des Datenserialisierers 30 geben die geraden Daten DATA_EVEN und die ungeraden Daten DATA_ODD entsprechend einem geraden Datenausgabetaktsignal CLKDQ_EVEN bzw. einem ungeraden Datenausgabetaktsignal CLKDQ_ODD aus. Das bedeutet, dass die geraden Datenausgabetaktsignale CLKDQ_EVEN und CLKDQB_EVEN und die ungeraden Datenausgabetaktsignale CLKDQ_ODD und CLKDQB_ODD, die von einander verschieden sind, entsprechend an die Ausgabeschaltungen 31 und 32 angelegt werden.The output circuits 31 and 32 of the data serializer 30 The even data DATA_EVEN and the odd data DATA_ODD are output according to a even data output clock signal CLKDQ_EVEN and an odd data output clock signal CLKDQ_ODD, respectively. That is, the even data output clock signals CLKDQ_EVEN and CLKDQB_EVEN and the odd data output clock signals CLKDQ_ODD and CLKDQB_ODD, which are different from each other, correspond to the output circuits 31 and 32 be created.

Während des geraden Datentestmodus wird ein gerades Datentestmuster erzeugt. Die gerade Datenausgabeschaltung 31 wird durch die geraden Datenausgabetaktsignale CLKDQ_EVEN und CLKDQB_EVEN be trieben, und die ungeraden Datenausgabetaktsignale CLKDQ_ODD und CLKDQB_ODD sind deaktiviert oder werden nicht angelegt, so dass die ungerade Datenausgabeschaltung 32 blockiert ist. Während des geraden Datentestmodus, gibt der Ausgabezwischenspeicher 33 nur die geraden Daten DATA_EVEN aus.During the even data test mode, a straight data test pattern is generated. The straight data output circuit 31 is driven by the even data output clock signals CLKDQ_EVEN and CLKDQB_EVEN, and the odd data output clock signals CLKDQ_ODD and CLKDQB_ODD are disabled or are not applied, so that the odd data output circuit 32 is blocked. During the even data test mode, the output buffer is 33 only the even data DATA_EVEN off.

Während des ungeraden Datentestmodus wird ein ungerades Datentestmuster erzeugt. Die ungerade Datenausgabeschaltung 32 wird durch die ungeraden Datenausgabetaktsignale CLKDQ_ODD und CLKDQB_ODD betrieben und die geraden Datenausgabetaktsignale CLKDQ_EVEN und CLKDQB_EVEN sind deaktiviert oder werden nicht angelegt, so dass die gerade Datenausgabeschaltung 31 blockiert ist. Während des ungeraden Datentestmodus gibt der Ausgabezwischenspeicher 33 nur die ungeraden Daten DATA_ODD aus.During the odd data test mode, an odd data test pattern is generated. The odd data output circuit 32 is operated by the odd data output clock signals CLKDQ_ODD and CLKDQB_ODD, and the even data output clock signals CLKDQ_EVEN and CLKDQB_EVEN are deactivated or not applied, so that the even data output circuit 31 is blocked. During the odd data test mode, the output buffer is 33 only the odd data DATA_ODD off.

Während des normalen Betriebsmodus, d.h. nicht während des Testmodus, werden die geraden und ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD angelegt, so dass die geraden Daten DATA_EVEN und die ungeraden Daten DATA_ODD abwechselnd ausgegeben werden.During the normal operating mode, i. not during the test mode the even and odd data output clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD and CLKDQB_ODD are applied so that the even data is DATA_EVEN and the odd data DATA_ODD is output alternately.

Bei verschiedenen beispielhaften Ausführungsformen können die geraden und dei ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD auf verschiedene Arten an Steueranschlüsse der Übertragungsgatter 311, 313, 321 und 323 angelegt werden. Bei einer Ausführungsform können die geraden und die ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD beispielsweise die gleiche Frequenz, das gleiche Tastverhältnis und die gleiche Phase aufweisen. Bei einer anderen Ausführungsform können die geraden und die ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD die gleiche Fre quenz, das gleiche Tastverhältnis und entgegengesetzte Phasen aufweisen. Wenn die Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD, wie in 3 dargestellt ist, mit den Übertragungsgattern 311, 313, 321 und 323 verbunden sind, können das gerade und das ungerade Datenausgabetaktsignal CLKDQ_EVEN und CLKDQ_ODD die gleiche Phase aufweisen.In various exemplary embodiments, the even and odd data output clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, and CLKDQB_ODD may be provided in various ways to control ports of the transmission gates 311 . 313 . 321 and 323 be created. For example, in one embodiment, the even and odd data output clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, and CLKDQB_ODD may have the same frequency, the same duty cycle, and the same phase. In another embodiment, the even and odd data output clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD and CLKDQB_ODD may have the same frequency, duty cycle and opposite phases. When the data output clock signals CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD, as in three is shown with the transmission gates 311 . 313 . 321 and 323 the even and odd data output clock signals CLKDQ_EVEN and CLKDQ_ODD may have the same phase.

4 und 5 zeigen Zeitablaufdiagramme, die Ausgabetaktsignale, die dem Datenserialisierer aus 3 zur Verfügung gestellt werden, sowie eine Datenausgabe des Datenserialisierers zeigen. 4 zeigt Signale während eines geraden Datentestmodus und 5 zeigt Signale während eines ungeraden Datentestmodus. 4 and 5 show timing diagrams, the output clock signals that the data serializer off three be made available, as well as a data output of the data serializer show. 4 shows signals during a even data test mode and 5 shows signals during an odd data test mode.

Bezugnehmend auf 4 ist ein gerades Datenausgabetaktsignal CLKDQ_EVEN aktiviert und ein ungerades Datenausgabetaktsignal CLKDQ_ODD ist deaktiviert. Da nur gerade Daten DATA_EVEN im Datenserialisierer aktiviert sind, können in Reaktion auf das gerade Datenausgabetaktsignal CLKDQ_EVEN die geraden Daten DATA_EVEN ausgegeben werden, wie in 4 durch DATA angezeigt wird. Die ausgegebenen geraden Daten DATA_EVEN weisen ein gültiges Datenfenster auf, das einer Periode eines externen Taktsignals EXT_CLK entspricht. Entsprechend können bei dieser Ausführungsform die ausgegebenen Daten DATA unter Verwendung einer logischen Schaltung, wie beispielsweise einem Verzögerungsregelkreis (DLL), mit der Flanke des externen Taktsignals EXT_CLK synchronisiert werden.Referring to 4 a straight data output clock signal CLKDQ_EVEN is activated and an odd data output clock signal CLKDQ_ODD is deactivated. Since only even data DATA_EVEN is activated in the data serializer, the even data DATA_EVEN may be output in response to the even data output clock signal CLKDQ_EVEN, as in FIG 4 indicated by DATA. The output even data DATA_EVEN has a valid data window corresponding to one period of an external clock signal EXT_CLK. Accordingly, in this embodiment, the output data DATA can be synchronized with the edge of the external clock signal EXT_CLK using a logic circuit such as a delay locked loop (DLL).

Bezugnehmend auf 5 ist ein ungerades Datenausgabetaktsignal CLKDQ_ODD aktiviert und ein gerades Datenausgabetaktsignal CLKDQ_EVEN ist deaktiviert. Da nur ungerade Daten DATA_ODD im Datenserialisierer aktiviert sind, können in Reaktion auf das ungerade Datenausgabetaktsignal CLKDQ_ODD die ungeraden Daten DATA_ODD ausgegeben werden, wie in 5 durch DATA angezeigt wird.Referring to 5 An odd data output clock signal CLKDQ_ODD is activated and a even data output clock signal CLKDQ_EVEN is deactivated. Since only odd data DATA_ODD is enabled in the data serializer, the odd data DATA_ODD may be output in response to the odd data output clock signal CLKDQ_ODD, as in FIG 5 indicated by DATA.

Die ausgegebenen ungeraden Daten DATA_ODD weisen ein gültiges Datenfenster auf, das einer Periode des externen Taktsignals EXT_CLK entspricht. Entsprechend können bei dieser Ausführungsform die ausgegebenen Daten DATA unter Verwendung einer logischen Schaltung, wie beispielsweise einem Verzögerungsregelkreis (DLL), mit der Flanke des externen Taktsignals EXT_CLK synchronisiert werden.The output odd data DATA_ODD have a valid data window which corresponds to one period of the external clock signal EXT_CLK. Correspondingly in this embodiment the output data DATA using a logic circuit, such as a delay locked loop (DLL), synchronized with the edge of the external clock signal EXT_CLK become.

6 zeigt ein Schaltbild mit einer Ausgabetaktsignalgeneratorschaltung aus 3. Bezugnehmend auf 6 umfasst die Ausgabetaktsignalgeneratorschaltung 60 eine gerade Betriebssignalgeneratoreinheit 61, eine ungerade Betriebssignalgeneratoreinheit 62, eine gerade Datentaktsignalgeneratoreinheit 63 und eine ungerade Datentaktsignalgeneratoreinheit 64. Die gerade und die ungerade Datentaktsignalgeneratoreinheit 63 und 64 empfangen ein Datenausgabetaktsignal CDQ und ein Massesignal GND. 6 shows a circuit diagram with an output clock signal generator circuit three , Referring to 6 includes the output clock signal generator circuit 60 a straight operation signal generator unit 61 , an odd operation signal generator unit 62 , a straight data clock signal generator unit 63 and an odd data clock signal generator unit 64 , The even and odd data clock signal generator unit 63 and 64 receive a data output clock signal CDQ and a ground signal GND.

Die gerade und die ungerade Betriebssignalgeneratoreinheit 61 und 62 erzeugen gerade bzw. ungerade Betriebssignale NORM_EVEN, NORMB_EVEN, NORM_ODD und NORMB_ODD. Die gerade und die ungerade Datentaktsignalgeneratoreinheit 63 und 64 umfassen Tristate-Inverter 631, 632, 641 und 642, an welche das Datenausgabetaktsignal CDQ und das Massesignal GND entsprechend angelegt werden. Die Tristate-Inverter 631, 632, 641 und 642 werden entsprechend den geraden Betriebssignalen NORM_EVEN und NORMB_EVEN und den ungeraden Betriebssignalen NORM_ODD und NORMB_ODD aktiviert oder deaktiviert.The even and odd operation signal generator unit 61 and 62 generate even and odd operating signals NORM_EVEN, NORMB_EVEN, NORM_ODD and NORMB_ODD. The even and odd data clock signal generator unit 63 and 64 include Tristate Inverter 631 . 632 . 641 and 642 to which the data output clock signal CDQ and the ground signal GND are applied accordingly. The tristate inverters 631 . 632 . 641 and 642 are activated or deactivated according to the even operation signals NORM_EVEN and NORMB_EVEN and the odd operation signals NORM_ODD and NORMB_ODD.

Entsprechend einer Ausführungsform kann die Ausgabetaktsignalgeneratorschaltung 60 durch Phasenaufteiler 633 und 643 nichtinvertierte Datenausgabetaktsignale CLKDQ_EVEN und CLKDQ_ODD und invertierte Datenausgabetaktsignale CLKDQB_EVEN und CLKDQB_ODD erzeugen. Es besteht eine Phasendifferenz von 180 Grad zwischen den nichtinvertierten Datenausgabetaktsignalen und den invertierten Datenausgabetaktsignalen.According to an embodiment, the output clock signal generator circuit 60 by phase divider 633 and 643 generate noninverted data output clock signals CLKDQ_EVEN and CLKDQ_ODD and inverted data output clock signals CLKDQB_EVEN and CLKDQB_ODD. There is a phase difference of 180 degrees between the noninverted data output clock signals and the inverted data output clock signals.

Die geraden Betriebssignale NORM_EVEN und NORMB_EVEN werden in Reaktion auf ein ungerades Testsignal TEST_ODD und ein Ausgabepinverwendungssignal DON erzeugt. Die ungeraden Betriebssignale NORM_ODD und NORMB_ODD werden in Reaktion auf ein gerades Testsignal TEST_EVEN und das Ausgabepinverwendungssignal DON erzeugt. Das Ausgabepinverwendungssignal DON kann als Signal definiert sein, das einen hohen logischen Pegel aufweist, wenn der Ausgabepin verwendet wird, und einen niedrigen Pegel aufweist, wenn der Ausgabepin nicht verwendet wird.The even operating signals NORM_EVEN and NORMB_EVEN are reacted to an odd test signal TEST_ODD and an output pin use signal DON generated. The odd operating signals NORM_ODD and NORMB_ODD become in response to a straight test signal TEST_EVEN and the output pin use signal DON generated. The output pin use signal DON can be used as a signal be defined, which has a high logic level when the Output pin is used, and has a low level when the output pin is not used.

Das Datenausgabetaktsignal CDQ wird an die Tristate-Inverter 631, 632, 641 und 642 angelegt und wird entsprechend den geraden Betriebssignalen NORM_EVEN und NORMB_EVEN und den ungeraden Betriebssignalen NORM_ODD und NORMB_ODD als das gerade Datentaktsignal CLKDQ_EVEN und das ungerade Datentaktsignal CLKDQ_ODD ausgegeben.The data output clock signal CDQ is applied to the tristate inverters 631 . 632 . 641 and 642 and is output according to the even operation signals NORM_EVEN and NORMB_EVEN and the odd operation signals NORM_ODD and NORMB_ODD as the even data clock signal CLKDQ_EVEN and the odd data clock signal CLKDQ_ODD.

Während eines geraden Datentestmodus ist das gerade Testsignal TEST_EVEN auf einem hohen logischen Pegel und ein ungerades Testsignal TEST_ODD ist auf einem niedrigen logischen Pegel. Das gerade Betriebssignal NORM_EVEN mit einem hohen logischen Pegel und das invertierte Signal NORMB_EVEN werden in der geraden Betriebssignalgeneratoreinheit 61 erzeugt. Das ungerade Betriebssignal NORM_ODD mit einem niedrigen logischen Pegel und das invertierte Signal NORMB_ODD werden in der ungeraden Betriebssignalgeneratoreinheit 62 erzeugt.During an even data test mode, the even test signal TEST_EVEN is at a high logic level and an odd test signal TEST_ODD is at a low logic level. The even operation signal NORM_EVEN of a high logic level and the inverted signal NORMB_EVEN become in the even operation signal generator unit 61 generated. The odd operating signal NORM_ODD with a low logi level and the inverted signal NORMB_ODD are in the odd operating signal generator unit 62 generated.

Während des geraden Datentestmodus ist die gerade Datentaktsignalgeneratoreinheit 63 gemäß dem geraden Betriebssignal NORM_EVEN mit einem hohen logischen Pegel aktiviert und gibt das gerade Datentaktsignal CLKDQ_EVEN korrespondierend mit dem Datenausgabetaktsignal CDQ aus. Das um eine Phase von 180 Grad verschobene Taktsignal CLKDQB_EVEN des geraden Datentaktsignals CLKDQ_EVEN kann ebenfalls ausgegeben werden. In diesem Fall wird das ausgegebene gerade Datentaktsignal CLKDQ_EVEN nicht durch das Massesignal GND beeinflusst, da das Massesignal GND entsprechend dem ungeraden Betriebssignal NORM_ODD mit einem niedrigen logischen Pegel blockiert ist.During the even data test mode, the even data clock signal generator unit is 63 is activated according to the even operation signal NORM_EVEN having a high logic level and outputs the even data clock signal CLKDQ_EVEN corresponding to the data output clock signal CDQ. The clock signal CLKDQB_EVEN shifted by a phase of 180 degrees of the even data clock signal CLKDQ_EVEN can also be output. In this case, the output even data clock signal CLKDQ_EVEN is not affected by the ground signal GND because the ground signal GND corresponding to the odd operation signal NORM_ODD is blocked with a low logic level.

Während des geraden Datentestmodus gibt die ungerade Datentaktsignalgeneratoreinheit 64 das ungerade Datentaktsignal CLKDQ_ODD korrespondierend mit dem Massesignal GND gemäß dem geraden Betriebssignal NORM_EVEN mit einem hohen logischen Pegel aus. Das Datenausgabetaktsignal CDQ ist entsprechend dem ungeraden Betriebssignal NORM_ODD mit dem niedrigen logischen Pegel blockiert. Entsprechend ist das gerade Taktsignal CLKDQ_EVEN ein um eine vorbestimmte Zeitspanne verzögertes Signal des Datenausgabetaktsignals CDQ und das ungerade Datentaktsignal CLKDQ_ODD hält den Pegel des Massesignals GND.During the even data test mode, the odd data clock signal generator unit outputs 64 the odd data clock signal CLKDQ_ODD corresponding to the ground signal GND according to the even operation signal NORM_EVEN having a high logic level. The data output clock signal CDQ is blocked in accordance with the odd logic signal NORM_ODD of the low logic level. Accordingly, the even clock signal CLKDQ_EVEN is a signal of the data output clock signal CDQ delayed by a predetermined period of time, and the odd data clock signal CLKDQ_ODD holds the level of the ground signal GND.

Während eines ungeraden Datentestmodus ist das ungerade Testsignal TEST_ODD auf einem hohen logischen Pegel und das gerade Testsignal TEST_EVEN ist auf einem niedrigen logischen Pegel. Das ungerade Betriebssignal NORM_ODD mit einem hohen logischen Pegel und das invertierte Signal NORMB_ODD werden in der ungeraden Betriebssignalgeneratoreinheit 62 erzeugt. Das gerade Betriebssignal NORM_EVEN mit einem niedrigen logischen Pegel und das invertierte Signal NORMB_EVEN werden in der geraden Betriebssignalgeneratoreinheit 61 erzeugt.During an odd data test mode, the odd test signal TEST_ODD is at a high logic level and the even test signal TEST_EVEN is at a low logic level. The odd logic signal NORM_ODD with a high logic level and the inverted signal NORMB_ODD are in the odd operation signal generator unit 62 generated. The even operation signal NORM_EVEN of a low logic level and the inverted signal NORMB_EVEN become in the even operation signal generator unit 61 generated.

Während des ungeraden Datentestmodus ist die ungerade Datentaktsignalgeneratoreinheit 64 gemäß dem ungeraden Betriebssignal NORM_ODD mit dem hohen logischen Pegel aktiviert und gibt das ungerade Datentaktsignal CLKDQ_ODD korrespondierend mit dem Datenausgabetaktsignal CDQ aus. Das um eine Phase von 180 Grad verschobene Taktsignal CLKDQB_ODD des ungeraden Datentaktsignals CLKDQ_ODD kann ebenfalls ausgegeben werden. In diesem Fall wird das ausgegebene ungerade Datentaktsignal CLKDQ_ODD nicht durch das Massesignal GND beeinflusst, da das Massesignal GND entsprechend dem geraden Betriebssignal NORM_EVEN mit einem niedrigen logischen Pegel blockiert ist.During the odd data test mode, the odd data clock signal generator unit is 64 according to the odd logic signal NORM_ODD of the high logic level, and outputs the odd data clock signal CLKDQ_ODD corresponding to the data output clock signal CDQ. The clock signal CLKDQB_ODD shifted by a phase of 180 degrees of the odd data clock signal CLKDQ_ODD may also be output. In this case, the output odd data clock signal CLKDQ_ODD is not affected by the ground signal GND because the ground signal GND corresponding to the even operation signal NORM_EVEN is blocked with a low logic level.

Während des ungeraden Datentestmodus gibt die gerade Datentaktsignalgeneratoreinheit 63 das gerade Datentaktsignal CLKDQ_EVEN korrespondierend mit dem Massesignal GND gemäß dem ungeraden Betriebssignal NORM_ODD mit einem hohen logischen Pegel aus. Das Datenausgabetaktsignal CDQ ist entsprechend dem geraden Betriebssignal NORM_EVEN mit dem niedrigen logischen Pegel blockiert. Entsprechend ist das ungerade Datentaktsignal CLKDQ_ODD ein um eine vorbestimmte Zeitspanne verzögertes Signal des Datenausgabetaktsignals CDQ und das gerade Datentaktsignal CLKDQ_EVEN hält den Pegel des Massesignals GND.During the odd data test mode, the even data clock signal generator unit outputs 63 the even data clock signal CLKDQ_EVEN corresponding to the ground signal GND according to the odd operation signal NORM_ODD having a high logic level. The data output clock signal CDQ is blocked in accordance with the even operation signal NORM_EVEN of the low logic level. Accordingly, the odd data clock signal CLKDQ_ODD is a signal delayed by a predetermined period of the data output clock signal CDQ, and the even data clock signal CLKDQ_EVEN holds the level of the ground signal GND.

Das gerade Datentaktsignal CLKDQ_EVEN und das ungerade Datentaktsignal CLKDQ_ODD können im Vergleich mit dem Datenausgabetaktsignal CDQ um eine vorbestimmte Zeitspanne verzögert sein und ein nicht dargestellter Verzögerungsregelkreis kann die vorbestimmte Verzögerungszeitspanne kompensieren.The even data clock signal CLKDQ_EVEN and the odd data clock signal CLKDQ_ODD can in comparison with the data output clock signal CDQ by a predetermined one Time delay and an unillustrated delay locked loop may be the predetermined delay period compensate.

7 und 8 zeigen Zeitablaufdiagramme, die Signale des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen geraden Datentestmodus und einem ungeraden Datentestmodus zeigen. 7 and 8th 10 are timing diagrams showing signals of the data serializer according to an exemplary straight data test mode according to the invention and an odd data test mode.

Bezugnehmend auf 7 sind ein gerades Testsignal TEST_EVEN und ein gerades Betriebssignal NORM_EVEN auf einem hohen logischen Pegel, und ein ungerades Testsignal TEST_ODD und ein ungerades Betriebssignal NORM_ODD sind auf einem niedrigen logischen Pegel, wenn der Datenserialisierer gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung in einem geraden Datentestmodus betrieben wird. Die Signalform des geraden Datentaktsignals CLKDQ_EVEN ist während einer Zeitspanne, in der ein ungerades Datentaktsignal CLKDQ_ODD einen niedrigen logischen Pegel hält, identisch mit der Signalform des Datenausgabetaktsignals CDQ. Die geraden Daten DATA_EVEN werden mit einem gültigen Datenfenster von einer Taktperiode ausgegeben.Referring to 7 For example, an even test signal TEST_EVEN and a straight operation signal NORM_EVEN are at a high logic level, and an odd test signal TEST_ODD and an odd operation signal NORM_ODD are at a low logic level when operating the data serializer in an even data test mode according to an exemplary embodiment of the present invention. The waveform of the even data clock signal CLKDQ_EVEN is identical with the waveform of the data output clock signal CDQ during a period in which an odd data clock signal CLKDQ_ODD holds a low logic level. The even data DATA_EVEN is output with a valid data window of one clock period.

Bezugnehmend auf 8 sind das gerade Testsignal TEST_EVEN und das gerade Betriebssignal NORM_EVEN auf einem niedrigen logischen Pegel und das ungerade Testsignal TEST_ODD und das ungerade Betriebssignal NORM_ODD sind auf einem hohen logischen Pegel, wenn der Datenserialisierer gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung in einem ungeraden Datentestmodus betrieben wird. Ein gerades Datentaktsignal CLKDQ_EVEN wird auf einem niedrigen logischen Pegel gehalten und die Signalform des ungeraden Datentaktsignals CLKDQ_ODD ist identisch mit der Signalform des Datenausgabetaktsignals CDQ. Die ungeraden Daten DATA_ ODD werden mit einem gültigen Datenfenster von einer Taktperiode ausgegeben.Referring to 8th For example, the even test signal TEST_EVEN and the even operation signal NORM_EVEN are at a low logic level and the odd test signal TEST_ODD and the odd operation signal NORM_ODD are at a high logic level when the data serializer is operated in an odd data test mode according to an exemplary embodiment of the present invention. An even data clock signal CLKDQ_EVEN is at a low logi and the waveform of the odd data clock signal CLKDQ_ODD is identical to the waveform of the data output clock signal CDQ. The odd data DATA_ODD is output with a valid data window of one clock period.

9 ist ein Zeitablaufdiagramm, das Signale des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen normalen Betriebsmodus zeigt. Da das gerade und das ungerade Testsignal TEST_EVEN und TEST_ODD auf einem niedrigen logischen Pegel sind, nehmen das gerade und das ungerade Betriebssignal NORM_EVEN und NORM_ODD einen hohen logischen Wert an. Entsprechend können das gerade Datentaktsignal CLKDQ_EVEN und das ungerade Datentaktsignal CLKDQ_ODD die gleiche Phase aufweisen. Die Ausgabedaten werden durch einen nicht dargestellten DLL mit der Flanke des externen Taktsignals synchronisiert. 9 Figure 3 is a timing diagram showing signals of the data serializer according to an exemplary normal operating mode according to the invention. Since the even and odd test signals TEST_EVEN and TEST_ODD are at a low logic level, the even and odd operation signals NORM_EVEN and NORM_ODD become a high logic value. Accordingly, the even data clock signal CLKDQ_EVEN and the odd data clock signal CLKDQ_ODD may have the same phase. The output data is synchronized by a DLL, not shown, with the edge of the external clock signal.

Obwohl oben ein Datenserialisierer beschrieben ist, der während einer Periode zwei Dateneingaben zur serielle Umsetzung empfängt, können andere Ausführungsformen der vorliegenden Erfindung auf einen Datenserialisierer angewendet werden, der vier, acht oder mehr Dateneingaben während einer Periode empfängt und seriell umsetzt.Even though a data serializer described above during a Period receives two data entries for serial conversion, others can embodiments of the present invention applied to a data serializer which receives four, eight or more data entries during a period and implemented serially.

Wie oben ausgeführt ist, können ein Verfahren zur Datenserialisierung und ein Datenserialisierer gemäß Ausführungsformen der Erfindung Ausgabedaten serialisieren, ohne dass eine Zeitspanne zur Ausgabe gültiger Daten verringert wird. Des Weiteren kann mit einem Testverfahren gemäß einigen Ausführungsformen der vorliegenden Erfindung ein Halbleiterspeicherbauelement durch eine Serialisierung von parallelen Testdaten in einem Hochgeschwindigkeitsdatenausgabe(HSDO)-Testmodus getestet werden, ohne dass eine Zeitspanne zur Ausgabe gültiger Daten verringert wird.As outlined above is, can a method of data serialization and a data serializer according to embodiments serialize output data without a period of time for the issue of valid Data is reduced. Furthermore, with a test procedure according to some embodiments the present invention, a semiconductor memory device by a serialization of parallel test data in a high-speed data output (HSDO) test mode be tested without a period of time to issue valid data is reduced.

Claims (17)

Verfahren zum Testen eines Halbleiterspeichers, umfassend: – Erzeugen von Testdaten im Halbleiterspeicherbauelement, – Erzeugen einer Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), – Steuern einer Mehrzahl von Ausgabeschaltungen (31, 32) mit den Datenausgabetaktsignalen, – selektives Aktivieren eines Datenausgabetaktsignals der Datenausgabetaktsignale gemäß einem Testmodus, – selektives Deaktivieren eines anderen Datenausgabetaktsignals der Datenausgabetaktsignale gemäß dem Testmodus, – Aktivieren einer Ausgabeschaltung der Ausgabeschaltungen in Reaktion auf das aktivierte Datenausgabetaktsignal und – Serialisieren der durch die aktivierte Ausgabeschaltung übertragenen Testdaten.Method for testing a semiconductor memory, comprising: generating test data in the semiconductor memory device, generating a plurality of data output clock signals (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), controlling a plurality of output circuits ( 31 . 32 ) with the data output clock signals, selectively activating a data output clock signal of the data output clock signals according to a test mode, selectively deactivating another data output clock signal of the data output clock signals according to the test mode, activating an output circuit of the output circuits in response to the activated data output clock signal, and serializing the test data transmitted through the activated output circuit , Verfahren zur Datenserialisierung umfassend: – Erzeugen einer Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), – Steuern einer Mehrzahl von Ausgabeschaltungen (31, 32) mit den Datenausgabetaktsignalen, – selektives Aktivieren wenigstens eines Datenausgabetaktsignals der Datenausgabetaktsignale gemäß einem Ausgabemodus, – Anlegen von Daten an wenigstens eine Ausgabeschaltung der Mehrzahl von Ausgabeschaltungen, – selektives Aktivieren der Ausgabeschaltungen in Reaktion auf die Datenausgabetaktsignale und den Ausgabemodus, – Serialisieren der durch die wenigstens eine aktivierte Ausgabeschaltung übertragenen Daten und – Anlegen der serialisierten Daten an einen Ausgabezwischenspeicher (33) in Reaktion auf das wenigstens eine aktivierte Datenausgabetaktsignal.A method of data serialization comprising: generating a plurality of data output clock signals (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), controlling a plurality of output circuits ( 31 . 32 ) with the data output clock signals, selectively activating at least one data output clock signal of the data output clock signals according to an output mode, applying data to at least one output circuit of the plurality of output circuits, selectively activating the output circuits in response to the data output clock signals and the output mode; data transmitted to an activated output circuit and - applying the serialized data to an output buffer ( 33 ) in response to the at least one activated data output clock signal. Verfahren nach Anspruch 1 oder 2, wobei der Testmodus und/oder der Ausgabemodus gerade und ungerade Datentestmodi umfassen, die Mehrzahl von Datenausgabetaktsignalen gerade und ungerade Datenausgabetaktsignale aufweist und die Mehrzahl von Ausgabeschaltungen gerade und ungerade Ausgabeschaltungen aufweist.The method of claim 1 or 2, wherein the test mode and / or the output mode include even and odd data test modes, the plurality of data output clock signals are even and odd data output clock signals and the plurality of output circuits have even and odd output circuits having. Verfahren nach Anspruch 3, wobei das Erzeugen der Mehrzahl von Datenausgabetaktsignalen umfasst: – Aktivieren des geraden Datenausgabetaktsignals und Deaktivieren des ungeraden Datenausgabetaktsignals während des geraden Datentestmodus und – Aktivieren des ungeraden Datenausgabetaktsignals und Deaktivieren des geraden Datenausgabetaktsignals während des ungeraden Datentestmodus.The method of claim 3, wherein generating the Plurality of data output clock signals comprises: - Activate the even data output clock signal and disable the odd Data output clock signal during of the even data test mode and - activate the odd Data output clock signal and deactivating the even data output clock signal while the odd data test mode. Verfahren nach Anspruch 3 oder 4, wobei die gerade Ausgabeschaltung (31) ein erstes und ein zweites Übertragungsgatter (311, 313) und einen ersten Zwischenspeicher (312) umfasst, der in Reihe zwischen dem ersten und dem zweiten Übertragungsgatter eingeschleift ist, und die ungerade Ausgabeschaltung (32) ein drittes und ein viertes Übertragungsgatter (321, 323) und einen zweiten Zwischenspeicher (322) umfasst, der in Reihe zwischen dem dritten und dem vierten Übertragungsgatter eingeschleift ist, wobei das Aktivieren einer Ausgabeschaltung der Ausgabeschaltungen umfasst: – abwechselndes Aktivieren des ersten und des zweiten Übertragungsgatters in Reaktion auf das gerade Datenausgabetaktsignal und Deaktivieren des dritten und/oder des vierten Übertragungsgatters in Reaktion auf das ungerade Datenausgabetaktsignal während des geraden Datentestmodus und – abwechselndes Aktivieren des dritten und des vierten Übertragungsgatters in Reaktion auf das ungerade Datenausgabetaktsignal und Deaktivieren des ersten und/oder des zweiten Übertragungsgatters in Reaktion auf das gerade Datenausgabetaktsignal während des ungeraden Datentestmodus.Method according to claim 3 or 4, wherein the even output circuit ( 31 ) a first and a second transmission gate ( 311 . 313 ) and a first buffer ( 312 ) which is connected in series between the first and the second transmission gate, and the odd output circuit ( 32 ) a third and a fourth transmission gate ( 321 . 323 ) and a second cache ( 322 ) connected in series between the third and fourth transmission gates, wherein activating an output circuit of the output circuits comprises: alternately activating the first and second transmission gates in response to the even data output clock signal and deactivating the third one and / or the fourth transmission gate in response to the odd data output clock signal during the even data test mode, and alternately activating the third and fourth transmission gates in response to the odd data output clock signal and deactivating the first and / or second transmission gates in response to the even data output clock signal odd data test mode. Verfahren nach einem der Ansprüche 1 bis 5, wobei ein einzelnes der Datenausgabetaktsignale während des Testmodus aktiviert ist.Method according to one of claims 1 to 5, wherein a single the data output clock signals during the test mode is activated. Verfahren nach einem der Ansprüche 2 bis 6, wobei ein einzelnes der Datenausgabetaktsignale aktiviert ist, wenn der Ausgabemodus ein Testmodus ist, und alle Datenausgabetaktsignale aktiviert sind, wenn der Ausgabemodus ein normaler Betriebsmodus ist.Method according to one of claims 2 to 6, wherein a single the data output clock signals is activated when the output mode is a test mode, and all data output clock signals are activated when the output mode is a normal operating mode. Verfahren nach Anspruch 7, wobei während des normalen Betriebsmodus die angelegten Daten in Reaktion auf alle Datenausgabetaktsignale abwechselnd von jeder der Mehrzahl von Ausgabeschaltungen zum Ausgabezwischenspeicher übertragen werden.The method of claim 7, wherein during the normal operating mode the applied data in response to all Data output clock signals alternately from each of the plurality of output circuits transferred to the output buffer become. Datenserialisierer (30), umfassend: – eine Taktschaltung (34), die dazu konfiguriert ist, eine Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD) zu erzeugen, wobei jedes der Datenausgabetaktsignale selektiv gemäß einem Ausgabemodus aktiviert wird, – eine Mehrzahl von Ausgabeschaltungen (31, 32), die dazu konfiguriert sind, in Reaktion auf wenigstens ein Datenausgabetaktsignal der Datenausgabetaktsignale Daten zu empfangen, und – einen Ausgabezwischenspeicher (33), der mit der Mehrzahl von Ausgabeschaltungen gekoppelt ist und dazu konfiguriert ist, Daten an einem Ausgabeanschluss wenigstens einer Ausgabeschaltung der Mehrzahl von Ausgabeschaltungen in Reaktion auf das wenigstens eine Datenausgabetaktsignal der Datenausgabetaktsignale zwischenzuspeichern.Data Serializer ( 30 ), comprising: - a clock circuit ( 34 ) configured to generate a plurality of data output clock signals (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), each of the data output clock signals being selectively activated according to an output mode, - a plurality of output circuits ( 31 . 32 ) configured to receive data in response to at least one data output clock signal of the data output clock signals, and an output buffer ( 33 ) coupled to the plurality of output circuits and configured to latch data to an output terminal of at least one output circuit of the plurality of output circuits in response to the at least one data output clock signal of the data output clock signals. Datenserialisierer nach Anspruch 9, wobei der Ausgabemodus gerade und ungerade Datentestmodi umfasst, die Mehrzahl von Datenausgabetaktsignalen gerade und ungerade Datenausgabetaktsignale aufweist und die Mehrzahl von Ausgabeschaltungen gerade und ungerade Ausgabeschaltungen aufweist.The data serializer of claim 9, wherein the output mode even and odd data test modes, the plurality of data output clock signals has even and odd data output clock signals, and the plurality of output circuits has even and odd output circuits. Datenserialisierer nach Anspruch 10, wobei die Taktschaltung dazu konfiguriert ist, während des geraden Datentestmodus das gerade Datenausgabetaktsignal zu aktivieren und das ungerade Datenausgabetaktsignal zu deaktivieren, und dazu konfiguriert ist, während des ungeraden Datentestmodus das ungerade Datenausgabetaktsignal zu aktivieren und das gerade Datenausgabetaktsignal zu deaktivieren.The data serializer of claim 10, wherein the clock circuit is configured while of the even data test mode, the even data output clock signal enable and disable the odd data output clock signal, and is configured while of the odd data test mode, the odd data output clock signal and disable the even data output clock signal. Datenserialisierer nach Anspruch 10 oder 11, wobei die gerade Ausgabeschaltung (31) ein erstes und ein zweites Übertragungsgatter (311, 313) und einen ersten Zwischenspeicher (312) umfasst, der in Reihe zwischen dem ersten und dem zweiten Über tragungsgatter eingeschleift ist, und die ungerade Ausgabeschaltung (32) ein drittes und ein viertes Übertragungsgatter (321, 323) und einen zweiten Zwischenspeicher (322) umfasst, der in Reihe zwischen dem dritten und dem vierten Übertragungsgatter eingeschleift ist, wobei – während des geraden Datentestmodus das erste und das zweite Übertragungsgatter in Reaktion auf das gerade Datenausgabetaktsignal abwechselnd aktiviert werden und das dritte und/oder das vierte Übertragungsgatter in Reaktion auf das ungerade Datenausgabetaktsignal deaktiviert werden und – während des ungeraden Datentestmodus das dritte und das vierte Übertragungsgatter in Reaktion auf das ungerade Datenausgabetaktsignal abwechselnd aktiviert werden und das erste und/oder das zweite Übertragungsgatter in Reaktion auf das gerade Datenausgabetaktsignal deaktiviert werden.A data serializer according to claim 10 or 11, wherein the even output circuit ( 31 ) a first and a second transmission gate ( 311 . 313 ) and a first buffer ( 312 ), which is connected in series between the first and the second transfer gate, and the odd output circuit ( 32 ) a third and a fourth transmission gate ( 321 . 323 ) and a second cache ( 322 ) connected in series between the third and fourth transfer gates, wherein during the even data test mode, the first and second transfer gates are alternately activated in response to the even data output clock signal, and the third and / or fourth transfer gate is activated in response to the data transfer odd data output clock signal and - during the odd data test mode, the third and fourth transmission gates are alternately activated in response to the odd data output clock signal and the first and / or the second transmission gate are deactivated in response to the even data output clock signal. Datenserialisierer nach Anspruch 12, wobei der erste Zwischenspeicher direkt mit dem ersten und dem zweiten Übertragungsgatter gekoppelt ist und der zweite Zwischenspeicher direkt mit dem dritten und dem vierten Übertragungsgatter gekoppelt ist.The data serializer of claim 12, wherein the first Latch directly to the first and the second transmission gate is coupled and the second latch directly to the third and the fourth transmission gate is coupled. Datenserialisierer nach Anspruch 12 oder 13, wobei der Ausgabezwischenspeicher direkt mit dem ersten, und/oder dem zweiten, und/oder dem dritten und/oder dem vierten Übertragungsgatter gekoppelt ist.A data serializer according to claim 12 or 13, wherein the output buffer directly to the first, and / or the second, and / or the third and / or the fourth transmission gate is coupled. Datenserialisierer nach einem der Ansprüche 9 bis 14, wobei die Taktschaltung dazu konfiguriert ist, eines der Datenausgabetaktsignale zu aktivieren, wenn der Ausgabemodus ein Testmodus ist, und dazu konfiguriert ist, alle Datenausgabetaktsignale zu aktivieren, wenn der Ausgabemodus ein normaler Betriebsmodus ist.Data serializer according to one of claims 9 to 14, wherein the clock circuit is configured to receive one of the data output clock signals to activate when the output mode is a test mode and to do so is configured to enable all data output clock signals when the output mode is a normal operating mode. Datenserialisierer nach einem der Ansprüche 9 bis 15, wobei während des normalen Betriebsmodus die empfangenen Daten in Reaktion auf alle Datenausgabetaktsignale abwechselnd von jeder der Mehrzahl von Ausgabeschaltungen zum Ausgabezwischenspeicher übertragen werden.Data serializer according to one of claims 9 to 15, while during normal operating mode, the received data in response to all the data output clock signals are alternately from each of the plurality from output circuits to the output buffer become. Datenserialisierer nach einem der Ansprüche 9 bis 16, wobei jede der Ausgabeschaltungen wenigstens ein Übertragungsgatter umfasst, das dazu konfiguriert ist, die empfangenen Daten zu übertragen, wenn das wenigstens eine Datenausgabetaktsignal der Datenausgabetaktsignale aktiviert ist, und das dazu konfiguriert ist, die empfangenen Daten zu unterbrechen, wenn wenigstens ein anderes Datenausgabetaktsignal der Datenausgabetaktsignale deaktiviert ist.A data serializer according to any one of claims 9 to 16, wherein each of the output circuits comprises at least one transmission gate connected thereto is configured to transmit the received data if the at least one data output clock signal of the data output clock signals is activated and configured to interrupt the received data if at least one other data output clock signal of the data output clock signals is deactivated.
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