DE102006051284B4 - Duty cycle correction circuit, integrated circuit, phase locked loop circuit, delay locked loop circuit, memory device and method for generating a clock signal - Google Patents

Duty cycle correction circuit, integrated circuit, phase locked loop circuit, delay locked loop circuit, memory device and method for generating a clock signal Download PDF

Info

Publication number
DE102006051284B4
DE102006051284B4 DE102006051284A DE102006051284A DE102006051284B4 DE 102006051284 B4 DE102006051284 B4 DE 102006051284B4 DE 102006051284 A DE102006051284 A DE 102006051284A DE 102006051284 A DE102006051284 A DE 102006051284A DE 102006051284 B4 DE102006051284 B4 DE 102006051284B4
Authority
DE
Germany
Prior art keywords
internal clock
clock signals
signal
pair
duty cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102006051284A
Other languages
German (de)
Other versions
DE102006051284A1 (en
Inventor
Moon-Sook Park
Kyu-hyoun Suwon Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020050101490A external-priority patent/KR100712537B1/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102006051284A1 publication Critical patent/DE102006051284A1/en
Application granted granted Critical
Publication of DE102006051284B4 publication Critical patent/DE102006051284B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

Tastverhältniskorrekturschaltkreis (620), der zur Verwendung in einem Takterzeugungsschaltkreis (610) konfigurierbar ist, umfassend:
– einen ersten Verstärkerschaltkreis (625a), der zum Empfangen eines ersten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1) und zum Ausgeben eines ersten Paars von internen Taktsignalen (CCLK1, CCLKB1) ausgebildet ist,
– einen zweiten Verstärkerschaltkreis (625b), der zum Empfangen eines zweiten Paars von differentiellen Zwischentaktsignalen (CLK2, CLKB2) und zum Ausgeben eines zweiten Paars von internen Taktsignalen (CCLK2, CCLKB2) ausgebildet ist, und
– eine Ladungspumpe (630), die zum Empfangen des ersten und des zweiten Paars von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) und zum Ausgeben eines Steuersignals (VC, VCB) basierend auf dem ersten und dem zweiten Paar von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) ausgebildet ist, wobei
– der erste Verstärkerschaltkreis (625a) ein Tastverhältnis des ersten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1) in Reaktion auf das Steuersignal (VC, VCB) einstellt und der zweite Verstärkerschaltkreis (625b) ein...A duty cycle correction circuit (620) configurable for use in a clock generation circuit (610), comprising:
A first amplifier circuit (625a) adapted to receive a first pair of differential intermediate clock signals (CLK1, CLKB1) and to output a first pair of internal clock signals (CCLK1, CCLKB1),
A second amplifier circuit (625b) adapted to receive a second pair of differential intermediate clock signals (CLK2, CLKB2) and to output a second pair of internal clock signals (CCLK2, CCLKB2), and
A charge pump (630) for receiving the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2) and outputting a control signal (VC, VCB) based on the first and second pairs of internal clock signals (FIG. CCLK1, CCLKB1, CCLK2, CCLKB2), wherein
The first amplifier circuit (625a) sets a duty cycle of the first pair of differential intermediate clock signals (CLK1, CLKB1) in response to the control signal (VC, VCB) and the second amplifier circuit (625b) sets a duty cycle of ...

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung bezieht sich auf einen Tastverhältniskorrekturschaltkreis, einen integrierten Schaltkreis, eine Phasenregelkreisschaltung, eine Verzögerungsregelkreisschaltung, ein Speicherbauelement und auf ein Verfahren zum Erzeugen eines Taktsignals.The present invention relates to a duty cycle correction circuit, an integrated circuit, a phase locked loop circuit, a delay lock loop circuit, a memory device, and a method of generating a clock signal.

Halbleiterbauelemente, die Takterzeugungsschaltkreise aufweisen, umfassen häufig Phasenregelkreis(PLL)-Schaltungen oder Verzögerungsregelkreis(DLL)-Schaltungen. Ein herkömmlicher PLL umfasst einen spannungsgesteuerten Oszillator (VCO), der interne Taktsignale mit relativ hohen Frequenzen erzeugt, und einen Tastverhältniskorrekturschaltkreis (DCC), der wenigstens ein Paar von Verstärkermitteln und eine korrespondierende Ladungspumpe aufweist. Andererseits umfasst ein herkömmlicher DLL eine spannungsgesteuerte Verzögerungsleitung (VCDL) und einen DCC, der analog wenigstens ein Paar von Verstärkermitteln und eine korrespondierende Ladungspumpe aufweist.Semiconductor devices having clock generating circuits often include phase locked loop (PLL) circuits or delay locked loop (DLL) circuits. A conventional PLL includes a voltage controlled oscillator (VCO) that generates internal clock signals at relatively high frequencies, and a duty cycle correction circuit (DCC) that includes at least a pair of amplifier means and a corresponding charge pump. On the other hand, a conventional DLL comprises a voltage-controlled delay line (VCDL) and a DCC, which analogously has at least one pair of amplifier means and a corresponding charge pump.

Unter Bezugnahme auf 1 umfasst eine herkömmliche PLL-Schaltung 100 einen Phasendetektor (PD) 110, eine Ladungspumpe (CP) 120, einen Schleifenfilter (LP) 130, einen spannungsgesteuerten Oszillator (VCO) 140, einen Teiler (DIV) 160 und einen Tastverhältniskorrekturschaltkreis (DCC) 150.With reference to 1 includes a conventional PLL circuit 100 a phase detector (PD) 110 , a charge pump (CP) 120 , a loop filter (LP) 130 , a voltage controlled oscillator (VCO) 140 , a divider (DIV) 160 and a duty cycle correction circuit (DCC) 150 ,

Während des Betriebs erzeugt der PD 110 in Reaktion auf eine Phasendifferenz zwischen einem externen Taktsignal (INS) und einem Rückkopplungstaktsignal (FEEDS) ein Steuersignal und stellt das Steuersignal der CP 120 zur Verfügung. Das Steuersignal umfasst ein Signal UP und ein Signal DN (nicht dargestellt). Wenn die Phase des Signals INS der Phase des Rückkopplungstaktsignals vorauseilt, ist der PD 110 aktiviert und erzeugt ein aktiviertes Signal UP. Andernfalls erzeugt der PD 110 ein aktiviertes Signal DN, wenn die Phase des Signals INS der Phase des Signals FEEDS nacheilt. Die CP 120 und der LP 130 erhöhen den Pegel der Steuerspannung (VC) in Reaktion auf das aktivierte Signal UP, und verkleinern den Pegel der Steuerspannung VC in Reaktion auf das aktivierte Signal DN. Die Steuerspannung wird in den VCO 140 eingegeben.During operation, the PD generates 110 In response to a phase difference between an external clock signal (INS) and a feedback clock signal (FEEDS), a control signal and the control signal, the CP 120 to disposal. The control signal comprises a signal UP and a signal DN (not shown). When the phase of the signal INS precedes the phase of the feedback clock signal, the PD is 110 activates and generates an activated signal UP. Otherwise, the PD generates 110 an activated signal DN when the phase of the signal INS lags the phase of the signal FEEDS. The CP 120 and the LP 130 increase the level of the control voltage (VC) in response to the activated signal UP, and reduce the level of the control voltage VC in response to the activated signal DN. The control voltage is in the VCO 140 entered.

Der VCO 140 erzeugt zwei Zwischentaktsignale CLK und CLKB, die von dem DCC 150 empfangen werden. Die Phasendifferenz zwischen CLK und CLKB beträgt ungefähr 180 Grad. Der DCC entfernt einen Tastverhältnisfehler, der in jedem der Zwischentaktsignale CLK und CLKB existieren kann, und erzeugt erste interne Taktsignale CCLKB und CCLK, die ein normales Tastverhältnis von 50%:50% beibehalten. Die Phasendifferenz zwischen CCLKB und CCLK beträgt ebenfalls ungefähr 180 Grad.The VCO 140 generates two intermediate clock signals CLK and CLKB which are from the DCC 150 be received. The phase difference between CLK and CLKB is approximately 180 degrees. The DCC removes a duty cycle error that may exist in each of the intermediate clock signals CLK and CLKB, and generates first internal clock signals CCLKB and CCLK that maintain a normal duty cycle of 50%: 50%. The phase difference between CCLKB and CCLK is also about 180 degrees.

Der DIV 160 empfängt eines der ersten internen Taktsignale, die im Beispiel gemäß 1 dem Signal CCLK entsprechen, und gibt dann das geteilte Taktsignal FEEDS aus, dessen Frequenz der Frequenz des Signals INS entspricht. Das bedeutet, dass zum Erfassen der ersten internen Taktsignale CCLKB und CCLK, die eine höhere Frequenz als das externe Taktsignal INS aufweisen, der DIV 160 im PLL bereitgestellt wird. Andererseits entspricht, wenn ein PLL keinen Teiler, wie den DIV 160 aufweist, die Frequenz der ersten internen Taktsignale CCLKB, CCLK der Frequenz des externen Taktsignals INS.The DIV 160 receives one of the first internal clock signals, which in the example according to 1 the signal CCLK, and then outputs the divided clock signal FEEDS whose frequency corresponds to the frequency of the signal INS. That is, for detecting the first internal clock signals CCLKB and CCLK having a higher frequency than the external clock signal INS, the DIV 160 is provided in the PLL. On the other hand, if a PLL does not have a divisor like the DIV 160 , the frequency of the first internal clock signals CCLKB, CCLK the frequency of the external clock signal INS.

Unter Bezugnahme auf 2 umfasst eine herkömmliche DLL-Schaltung 200 eine VCDL 240 anstatt eines VCO 140 des PLL 100 sowie einen Phasendetektor (PD) 210, eine Ladungspumpe (CP) 220, einen Schleifenfilter (LP) 230 und einen Tastverhältniskorrektur(DCC)Schaltkreis 250.With reference to 2 includes a conventional DLL circuit 200 a VCDL 240 instead of a VCO 140 of the PLL 100 as well as a phase detector (PD) 210 , a charge pump (CP) 220 , a loop filter (LP) 230 and a duty cycle correction (DCC) circuit 250 ,

Während des Betriebs erzeugt die VCDL 240 Zwischentaktsignale CLKB und CLK, die um eine vorbestimmte Zeitspanne gegenüber einem externen Taktsignal INS verzögert sind, in Reaktion auf ein Ausgabesignal der Ladungspumpe CP 220 und des LP 230, der allgemein als Tiefpassfilter ausgeführt ist. Dann erzeugt der DCC 250 erste interne Taktsignale CCLKB, CCLK, die nach der Entfernung von Tastverhältnisfehlern, die in jedem der Zwischentaktsignale CLKB, CLK enthalten sein können, normale Tastverhältnisse halten können.During operation, the VCDL generates 240 Intermediate clock signals CLKB and CLK which are delayed by a predetermined time from an external clock signal INS in response to an output signal of the charge pump CP 220 and the LP 230 , which is generally implemented as a low-pass filter. Then the DCC generates 250 first internal clock signals CCLKB, CCLK capable of holding normal duty cycles after the removal of duty cycle errors that may be included in each of the intermediate clock signals CLKB, CLK.

Unter Bezugnahme auf 3 ist nachfolgend ein herkömmlicher DCC-Schaltkreis 150, 250 detaillierter beschrieben. Der DCC 150, 250 kann, wie in 3 gezeigt, differentielle Taktsignale CLK und CLKB empfangen, die eine Phasendifferenz von ungefähr 180 Grad aufweisen, was nachfolgend unter Bezugnahme auf 4 beschrieben wird, und kann ebenfalls ein unsymmetrisches (single ended) Taktsignal empfangen, das nachfolgend unter Bezugnahme auf 5 beschrieben wird. Für den Fall von differentiellen Taktsignalen werden die Tastverhältnisfehler der Zwischentaktsignale CLK, CLKB in Reaktion auf Steuersignale VC und VCB korrigiert, die von einer Ladungspumpe CP 320 des DCC-Schaltkreises erzeugt werden. Die CP 320 stellt die Spannungswerte der Steuersignale VC, VCB in Reaktion auf die Signale CCLK, CCLKB ein, so dass ein Verstärkerteil oder Verstärkermittel (AP) 310 die Tastverhältnisse der Signale CLK, CLKB entsprechend den Spannungswerten der Signale VC, VCB einstellen, um die ersten internen Taktsignale CCLK, CCLKB auszugeben, die normale Tastverhältnisse von 50%:50% halten.With reference to 3 is below a conventional DCC circuit 150 . 250 described in more detail. The DCC 150 . 250 can, as in 3 shown receiving differential clock signals CLK and CLKB having a phase difference of approximately 180 degrees, which will be described below with reference to FIGS 4 and may also receive a single-ended clock signal, which will be described below with reference to FIG 5 is described. In the case of differential clock signals, the duty cycle errors of the intermediate clock signals CLK, CLKB are corrected in response to control signals VC and VCB received from a charge pump CP 320 of the DCC circuit can be generated. The CP 320 adjusts the voltage values of the control signals VC, VCB in response to the signals CCLK, CCLKB such that an amplifier part or amplifier means (AP) 310 Adjust the duty ratios of the signals CLK, CLKB according to the voltage values of the signals VC, VCB to output the first internal clock signals CCLK, CCLKB holding normal duty ratios of 50%: 50%.

Unter Bezugnahme auf 12a weisen, wenn die Zwischentaktsignale CLK/CLKB keine Tastverhältnisfehler aufweisen, erste interne Taktsignale CCLK/CCLKB keine Tastverhältnisfehler auf. Daher bleibt die Durchschnittsspannung des Steuersignals VC für eine Taktperiode in jedem Intervall für alle Taktperioden konstant.With reference to 12a If the intermediate clock signals CLK / CLKB have no duty cycle errors, first internal clock signals CCLK / CCLKB have no duty cycle errors. Therefore, the average voltage of the control signal VC remains constant for one clock period every interval for all clock periods.

Unter Bezugnahme auf 13a weisen, wenn die Zwischentaktsignale CLK/CLKB einen Tastverhältnisfehler aufweisen, erste interne Taktsignale CCLK/CCLKB auch einen Tastverhältnisfehler auf. Entsprechend arbeitet die CP 320 des DCC-Schaltkreises 150, 250, um den Spannungspegel des Steuersignals VC einzustellen, um die Verstärkermittel AP 310 zur Korrektur des Tastverhältnisfehlers der Taktsignale zu steuern. Wie dargestellt, unterscheidet sich der Durchschnittsspannungswert des Steuersignals VC pro Taktperiode zwischen jedem Intervall, bis die Signale CCLK/CCLKB durch den Betrieb des DCC-Schaltkreises wieder auf ein normales Tastverhältnis eingestellt sind.With reference to 13a If the intermediate clock signals CLK / CLKB have a duty cycle error, first internal clock signals CCLK / CCLKB also have a duty cycle error. The CP works accordingly 320 of the DCC circuit 150 . 250 to adjust the voltage level of the control signal VC to the amplifier means AP 310 to control the duty cycle error correction of the clock signals. As shown, the average voltage value of the control signal VC differs per clock period between each interval until the signals CCLK / CCLKB are restored to a normal duty ratio by the operation of the DCC circuit.

Unter Bezugnahme auf 4 gibt der VCO 410 zwei Paare von differentiellen Taktsignalen CLK1/CLKB1 und CLK2/CLKB2 aus. In diesem Fall weist der DCC 400 zwei Ladungspumpen (CP) 430a, 430b auf, die in einer Eins-zu-eins-Beziehung mit Verstärkermitteln (AP) 425a, 425b angeordnet sind, wie aus den Blöcken 420a und 420b ersichtlich ist, um die Tastverhältnisfehler der zwei Paare von differentiellen Taktsignalen zu korrigieren. Während 4 einen Zusammenhang zwischen dem VCO 410 und dem DCC 400 in einer PLL-Schaltung zeigt, versteht es sich, dass eine ähnliche Anordnung zwischen einer VCDL und einem DCC in einer DLL-Schaltung existieren kann, wobei eine VCDL anstelle des VCO 410 verwendet wird.With reference to 4 gives the VCO 410 two pairs of differential clock signals CLK1 / CLKB1 and CLK2 / CLKB2 off. In this case, the DCC 400 two charge pumps (CP) 430a . 430b in a one-to-one relationship with repeater (AP) 425a . 425b are arranged, as from the blocks 420a and 420b to correct the duty cycle errors of the two pairs of differential clock signals. While 4 a connection between the VCO 410 and the DCC 400 in a PLL circuit, it will be understood that a similar arrangement between a VCDL and a DCC may exist in a DLL circuit, with a VCDL in place of the VCO 410 is used.

Unter Bezugnahme auf 5 gibt der VCO 510 vier unsymmetrische (single ended) Taktsignale CLK1, CLK2, CLK3, CLK4 aus. In diesem Fall weist der DCC 500 vier Ladungspumpen (CP) 530a, 530b, 530c, 530d auf, die in einer Eins-zu-eins-Beziehung mit Verstärkermitteln (AP) 425a, 425b, 425c, 425d angeordnet sind, wie aus den Blöcken 520a, 520b, 520c und 520d ersichtlich ist, um die Tastverhältnisfehler der vier unsymmetrischen Taktsignale zu korrigieren. Die Tastverhältnisfehler der Zwischentaktsignale CLK1, CLK2, CLK3, CLK4 werden in Reaktion auf die Steuersignale VC1, VC2, VC3, VC4 korrigiert, die jeweils von CPs 530a, 530b, 530c, 530d erzeugt werden, welche die Spannungswerte der Steuersignale VC1, VC2, VC3, VC4 in Reaktion auf die Signale CCLK1, CCLK2, CCLK3, CCLK4 einstellen, so dass die Verstärkermittel AP 425a, 425b, 425c, 425d jeweils die Tastverhältnisse der Signale CLK1, CLK2, CLK3, CLK4 entsprechend den Spannungswerten der Spannungen VC1, VC2, VC3, VC4 einstellen, um die ersten internen Taktsignale CCLK1, CCLK2, CCLK3, CCLK4 mit korrigierten Tastverhältnissen auszugeben.With reference to 5 gives the VCO 510 four single ended clock signals CLK1, CLK2, CLK3, CLK4 off. In this case, the DCC 500 four charge pumps (CP) 530a . 530b . 530c . 530d in a one-to-one relationship with repeater (AP) 425a . 425b . 425c . 425d are arranged, as from the blocks 520a . 520b . 520c and 520d can be seen to correct the duty cycles of the four unbalanced clock signals. The duty cycle errors of the intermediate clock signals CLK1, CLK2, CLK3, CLK4 are corrected in response to the control signals VC1, VC2, VC3, VC4, each from CPs 530a . 530b . 530c . 530d which adjust the voltage values of the control signals VC1, VC2, VC3, VC4 in response to the signals CCLK1, CCLK2, CCLK3, CCLK4, so that the amplifier means AP 425a . 425b . 425c . 425d respectively set the duty ratios of the signals CLK1, CLK2, CLK3, CLK4 according to the voltage values of the voltages VC1, VC2, VC3, VC4 to output the first internal clock signals CCLK1, CCLK2, CCLK3, CCLK4 with corrected duty ratios.

Wie im Fall gemäß 4, versteht es sich, dass eine entsprechende Anordnung zwischen einer VCDL und einem DCC in einer DLL-Schaltung existieren kann, wobei eine VCDL anstelle des VCO 510 verwendet wird, während 5 einen Zusammenhang zwischen dem VCO 510 und dem DCC 500 in einer PLL-Schaltung zeigt.As in the case according to 4 It will be understood that a corresponding arrangement between a VCDL and a DCC may exist in a DLL circuit, with a VCDL instead of the VCO 510 is used while 5 a connection between the VCO 510 and the DCC 500 in a PLL circuit shows.

Wie aus der vorherigen Beschreibung deutlich wird, wird in herkömmlichen Taktsignalerzeugungsschaltkreisen eine Ladungspumpe zur Tastverhältniskorrektur im Zusammenhang mit jedem Verstärkermittel angeordnet, welche die Zwischentaktsignale empfangen und erste interne Taktsignale erzeugen. Die Anzahl der in den Tastverhältniskorrekturschaltkreisen von herkömmlichen Halbleiterbauelementen erforderlichen Ladungspumpen führt zu einem hohen Energieverbrauch und erfordert eine große Chipfläche.As is apparent from the foregoing description, in conventional clock generating circuits, a duty cycle correction charge pump is disposed in association with each amplifier means which receives the intermediate clock signals and generates first internal clock signals. The number of charge pumps required in the duty cycle correction circuits of conventional semiconductor devices results in high power consumption and requires a large chip area.

Die WO 01/01266 A1 zeigt eine digitale Verzögerungsregelschleife, bei der ein Tastverhältnis eines Ausgangssignals an ein Tastverhältnis eines Eingangssignals angepasst wird.The WO 01/01266 A1 shows a digital delay locked loop in which a duty cycle of an output signal to a duty cycle of an input signal is adjusted.

Die US 5,572,158 zeigt eine Schaltung, die aktiv ein Tastverhältnis eines periodischen Signals, beispielsweise eines Taktsignals, korrigiert.The US 5,572,158 shows a circuit that actively corrects a duty cycle of a periodic signal, such as a clock signal.

Die US 2004/0189364 A1 zeigt ein IC mit einer Tastverhältniskorrekturschaltung.The US 2004/0189364 A1 shows an IC with a duty cycle correction circuit.

Die US 2003/0111705 A1 zeigt einen Phasensplitter mit Tastverhältniskorrekturfunktion.The US 2003/0111705 A1 shows a phase splitter with duty cycle correction function.

Die US 6,833,743 B2 zeigt Schaltungen zum Einstellen des Tastverhältnisses eines Taktsignals.The US 6,833,743 B2 shows circuits for adjusting the duty cycle of a clock signal.

Der Erfindung liegt die technische Aufgabe zugrunde, einen Tastverhältniskorrekturschaltkreis, einen integrierten Schaltkreis, eine Phasenregelkreisschaltung, eine Verzögerungsregelkreisschaltung, ein Speicherbauelement und ein Verfahren zum Erzeugen eines Taktsignals bereitzustellen, die zu einer reduzierten Chipfläche und zu einem reduzierten Energieverbrauch führen.The invention has for its object to provide a duty cycle correction circuit, an integrated circuit, a phase locked loop circuit, a delay locked loop circuit, a memory device and a method for generating a clock signal, resulting in a reduced chip area and reduced power consumption.

Die Erfindung löst diese Aufgabe durch Schaffen eines Tastverhältniskorrekturschaltkreises mit den Merkmalen des Patentanspruchs 1 oder 21, eines integrierten Schaltkreises mit den Merkmalen des Patentanspruchs 14, einer Phasenregelkreisschaltung mit den Merkmalen des Patentanspruchs 15, einer Verzögerungsregelkreisschaltung mit den Merkmalen des Patentanspruchs 17, eines Speicherbauelements mit den Merkmalen des Patentanspruchs 19 und eines Verfahrens zum Erzeugen eines Taktsignals mit den Merkmalen des Patentanspruchs 28.The invention solves this problem by providing a duty cycle correction circuit having the features of claim 1 or 21, an integrated circuit having the features of claim 14, a phase-locked loop circuit having the features of claim 15, a delay locked loop circuit having the features of claim 17, a memory device with the Features of claim 19 and a method of generating a clock signal having the features of claim 28.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Testwiederholungen zu vermeiden. Advantageous developments of the invention are specified in the subclaims, the wording of which is hereby incorporated by reference into the description in order to avoid unnecessary test repetitions.

Ein Aspekt der vorliegenden Erfindung ist wenigstens auf die oben genannten Probleme und/oder Nachteile und wenigstens auf die Bereitstellung der nachfolgend beschriebenen Vorteile gerichtet. Entsprechend besteht ein Aspekt der vorliegenden Erfindung darin, unter Verwendung von Takterzeugungsschaltkreisen wenigstens einen niedrigeren Energieverbrauch und eine Chipgrößenreduzierung in einem Halbleiterbauelement, wie einem Speicherbauelement, umzusetzen.One aspect of the present invention is directed at least to the above-mentioned problems and / or disadvantages and at least to the provision of the advantages described below. Accordingly, one aspect of the present invention is to implement at least lower power consumption and chip size reduction in a semiconductor device, such as a memory device, using clock generation circuitry.

Bestimmte Ausführungsbeispiele der vorliegenden Erfindung stellen einen Takterzeugungsschaltkreis und ein Verfahren zum Erzeugen eines Taktsignals zur Verfügung, wobei ein DCC eine Mehrzahl von Verstärkermitteln, die erste interne Taktsignale erzeugen, und wenigstens eine geteilte Ladungspumpe umfasst, welche den Spannungspegel eines Steuersignals VC in Reaktion auf die ersten internen Taktsignale einstellt und das Steuersignal VC den Verstärkermitteln zur Verfügung stellt.Certain embodiments of the present invention provide a clock generating circuit and method for generating a clock signal, wherein a DCC comprises a plurality of amplifier means generating first internal clock signals and at least one divided charge pump which determines the voltage level of a control signal VC in response to the first set internal clock signals and provides the control signal VC the amplifier means available.

Entsprechend einem anderen Ausführungsbeispiel der vorliegenden Erfindung ist ein Tastverhältniskorrekturschaltkreis zur Verwendung in einem Takterzeugungsschaltkreis konfigurierbar und umfasst einen ersten Verstärkerschaltkreis, der zum Empfangen eines ersten unsymmetrischen Zwischentaktsignals und zum Ausgeben eines ersten internen Taktsignals ausgebildet ist, einen zweiten Verstärkerschaltkreis, der zum Empfangen eines zweiten unsymmetrischen Zwischentaktsignals und zum Ausgeben eines zweiten internen Taktsignals ausgebildet ist, und eine zweite Ladungspumpe, die zum Empfangen des ersten und des zweiten internen Taktsignals und zum Ausgeben eines zweiten Steuersignals basierend auf dem ersten und dem zweiten internen Taktsignal ausgebildet ist. Der erste und der zweite Verstärkerschaltkreis stellen Tastverhältnisse des ersten bzw. des zweiten unsymmetrischen Zwischentaktsignals ein.In accordance with another embodiment of the present invention, a duty cycle correction circuit is configurable for use in a clock generation circuit and includes a first amplifier circuit configured to receive a first single ended intermediate clock signal and output a first internal clock signal, a second amplifier circuit to receive a second single ended intermediate clock signal and configured to output a second internal clock signal, and a second charge pump configured to receive the first and second internal clock signals and to output a second control signal based on the first and second internal clock signals. The first and second amplifier circuits set duty ratios of the first and second single ended intermediate clock signals, respectively.

Entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Erzeugen eines Taktsignals eine Erzeugung eines ersten und zweiten Paars von differentiellen Zwischentaktsignalen, ein Eingeben des ersten Paars von differentiellen Zwischentaktsignalen in einen ersten Verstärkerschaltkreis, um ein erstes Paar von internen Taktsignalen zu erzeugen, ein Eingeben des zweiten Paars von differentiellen Zwischentaktsignalen in einen zweiten Verstärkerschaltkreis, um ein zweites Paar von internen Taktsignalen zu erzeugen, ein Eingeben des ersten und des zweiten Paars von internen Taktsignalen in eine zweite Ladungspumpe, um ein zweites Steuersignal basierend auf dem ersten und dem zweiten Paar von internen Taktsignalen zu erzeugen, und ein Eingeben des zweiten Steuersignals in wenigstens einen der ersten und zweiten Verstärkerschaltkreise, um Tastverhältnisse des ersten bzw. des zweiten Paars von differentiellen Zwischentaktsignalen einzustellen.According to another embodiment of the present invention, a method of generating a clock signal includes generating first and second pairs of differential intermediate clock signals, inputting the first pair of differential intermediate clock signals into a first amplifier circuit to generate a first pair of internal clock signals, inputting of the second pair of differential intermediate clock signals into a second amplifier circuit to produce a second pair of internal clock signals, inputting the first and second pairs of internal clock signals into a second charge pump to generate a second control signal based on the first and second pairs of generating internal clock signals, and inputting the second control signal to at least one of the first and second amplifier circuits to adjust duty cycles of the first and second pairs of differential intermediate clock signals, respectively.

Entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Erzeugen eines Taktsignals eine Erzeugung eines ersten und eines zweiten unsymmetrischen Zwischentaktsignals, ein Eingeben des ersten unsymmetrischen Zwischentaktsignals in einen ersten Verstärkerschaltkreis, um ein erstes internes Taktsignal zu erzeugen, ein Eingeben des zweiten unsymmetrischen Zwischentaktsignals in einen zweiten Verstärkerschaltkreis, um ein zweites internes Taktsignal zu erzeugen, ein Eingeben des ersten und des zweiten internen Taktsignals in eine zweite Ladungspumpe, um ein zweites Steuersignal basierend auf dem ersten und dem zweiten internen Taktsignal zu erzeugen, und ein Eingeben des zweiten Steuersignals in wenigstens einen der ersten und zweiten Verstärkerschaltkreise, um Tastverhältnisse des ersten bzw. des zweiten unsymmetrischen Zwischentaktsignals einzustellen.According to another embodiment of the present invention, a method of generating a clock signal comprises generating first and second single ended intermediate clock signals, inputting the first single ended intermediate clock signal to a first amplifier circuit to generate a first internal clock signal, inputting the second single ended intermediate clock signal a second amplifier circuit for generating a second internal clock signal, inputting the first and second internal clock signals into a second charge pump to generate a second control signal based on the first and second internal clock signals, and inputting the second control signal in at least one of the second control signals one of the first and second amplifier circuits to adjust duty cycles of the first and second single-ended intermediate clock signals, respectively.

Entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Ladungspumpe einen ersten Eingang, der zum Empfangen eines ersten internen Taktsignals von einem ersten Verstärkerschaltkreis ausbildet ist, einen zweiten Eingang, der zum Empfangen eines zweiten internen Taktsignals von einem zweiten Verstärkerschaltkreis ausbildet ist, und einen Ausgang, der zum Senden eines Steuersignals an wenigstens einen der ersten und zweiten Verstärkerschaltkreise ausgebildet ist. Das Steuersignal basiert auf dem ersten und dem zweiten internen Taktsignal.In accordance with another embodiment of the present invention, a charge pump includes a first input configured to receive a first internal clock signal from a first amplifier circuit, a second input configured to receive a second internal clock signal from a second amplifier circuit, and an output. which is adapted to transmit a control signal to at least one of the first and second amplifier circuits. The control signal is based on the first and second internal clock signals.

Entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Korrigieren eines Tastverhältnisfehlers in einem Takterzeugungsschaltkreis ein Ausgeben eines ersten internen Taktsignals von einem ersten Verstärkerschaltkreis an eine Ladungspumpe, ein Ausgeben eines zweiten internen Taktsignals von einem zweiten Verstärkerschaltkreis an die Ladungspumpe, ein Erzeugen eines Steuersignals basierend auf dem ersten und zweiten internen Taktsignal und ein Übertragen des Steuersignals von der Ladungspumpe an wenigstens einen der ersten und zweiten Verstärkerschaltkreise.According to another embodiment of the present invention, a method for correcting a duty cycle error in a clock generating circuit comprises outputting a first internal clock signal from a first amplifier circuit to a charge pump, outputting a second internal clock signal from a second amplifier circuit to the charge pump, generating a control signal on the first and second internal clock signals, and transmitting the control signal from the charge pump to at least one of the first and second amplifier circuits.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, her kömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt.Advantageous, described below embodiments of the invention and the above for their better understanding, forth Conventional embodiments are shown in the drawings.

Es zeigen:Show it:

1 ein Blockdiagramm zur Darstellung einer Konfiguration einer herkömmlichen Phasenregelkreis(PLL)-Schaltung, 1 FIG. 4 is a block diagram showing a configuration of a conventional phase locked loop (PLL) circuit. FIG.

2 ein Blockdiagramm zur Darstellung einer Konfiguration einer herkömmlichen Verzögerungsregelkreis(DLL)-Schaltung, 2 10 is a block diagram showing a configuration of a conventional delay locked loop (DLL) circuit;

3 ein Blockdiagramm zur Darstellung einer Konfiguration eines herkömmlichen Tastverhältniskorrektur(DCC)-Schaltkreises, der im PLL gemäß 1 oder im DLL gemäß 2 angeordnet sein kann, 3 a block diagram showing a configuration of a conventional duty cycle correction (DCC) circuit, the PLL in accordance with 1 or in the DLL according to 2 can be arranged

4 ein Blockdiagramm zur Darstellung der Verschaltung eines herkömmlichen DCC-Schaltkreises, der differentielle Taktsignale verarbeitet, 4 a block diagram showing the interconnection of a conventional DCC circuit processing differential clock signals,

5 ein Blockdiagramm zur Darstellung der Verschaltung eines herkömmlichen DCC-Schaltkreises, der unsymmetrische Taktsignale verarbeitet, 5 a block diagram showing the interconnection of a conventional DCC circuit that processes unbalanced clock signals,

6 ein Blockdiagramm zur Darstellung einer beispielhaften erfindungsgemäßen Ausführungsform eines Takterzeugungsschaltkreises, 6 FIG. 3 is a block diagram illustrating an exemplary embodiment of a clock generation circuit according to the present invention. FIG.

7 ein Schaltbild zur Darstellung einer beispielhaften erfindungsgemäßen Ausführungsform einer Ladungspumpe, 7 1 is a circuit diagram illustrating an exemplary embodiment of a charge pump according to the invention;

8 ein Schaltbild zur Darstellung einer beispielhaften erfindungsgemäßen Ausführungsform eines Verstärkermittels, 8th 5 is a circuit diagram illustrating an exemplary embodiment of an amplifier device according to the invention;

9 ein Schaltbild zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform einer Ladungspumpe, 9 1 is a circuit diagram to illustrate another exemplary embodiment of a charge pump according to the invention,

10 ein Blockdiagramm zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform eines Takterzeugungsschaltkreises, 10 FIG. 4 is a block diagram showing another exemplary embodiment of a clock generating circuit according to the present invention. FIG.

11A ein Schaltbild zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform eines Verstärkermittels, 11A FIG. 3 is a circuit diagram illustrating another exemplary embodiment of an amplifier device according to the invention, FIG.

11B ein Schaltbild zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform einer Ladungspumpe, 11B 1 is a circuit diagram to illustrate another exemplary embodiment of a charge pump according to the invention,

12A ein Zeitablaufdiagramm zur Darstellung eines normalen Tastverhältnisses eines ersten internen Taktsignals in einem herkömmlichen Takterzeugungsschaltkreis, 12A FIG. 4 is a timing chart showing a normal duty ratio of a first internal clock signal in a conventional clock generating circuit. FIG.

12B ein Zeitablaufdiagramm zur Darstellung eines normalen Tastverhältnisses eines ersten internen Taktsignals in einem Takterzeugungsschaltkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, 12B FIG. 4 is a timing chart illustrating a normal duty ratio of a first internal clock signal in a clock generating circuit according to an exemplary embodiment of the present invention. FIG.

13A ein Zeitablaufdiagramm zur Darstellung eines abnormalen Tastverhältnisses eines ersten internen Taktsignals in einem herkömmlichen Takterzeugungsschaltkreis, 13A FIG. 3 is a timing chart showing an abnormal duty ratio of a first internal clock signal in a conventional clock generating circuit. FIG.

13B ein Zeitablaufdiagramm zur Darstellung eines abnormalen Tastverhältnisses eines ersten internen Taktsignals in einem Takterzeugungsschaltkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, 13B FIG. 4 is a timing chart showing an abnormal duty ratio of a first internal clock signal in a clock generating circuit according to an exemplary embodiment of the present invention. FIG.

14 ein Blockdiagramm zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform einer PLL-Schaltung, 14 FIG. 2 is a block diagram illustrating another exemplary embodiment of a PLL circuit according to the invention. FIG.

15 ein Blockdiagramm zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform einer DLL-Schaltung und 15 a block diagram illustrating another exemplary embodiment of a DLL circuit according to the invention and

16 ein Blockdiagramm zur Darstellung einer weiteren beispielhaften erfindungsgemäßen Ausführungsform eines Speicherbauelements. 16 a block diagram illustrating another exemplary embodiment of a memory device according to the invention.

Unter Bezugnahme auf 6 umfasst ein Halbleiterbauelement 600 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung einen Takterzeugungsschaltkreis 610 und einen Tastverhältniskorrekturschaltkreis DCC 620. Bei einer beispielhaften Ausführungsform kann ein PLL vorhanden sein, wobei in diesem Fall der Takterzeugungsschaltkreis 610 als VCO implementiert werden kann. Bei einer anderen beispielhaften Ausführungsform kann ein DLL vorhanden sein, wobei in diesem Fall der Takterzeugungsschaltkreis 610 als VCDL implementiert werden kann.With reference to 6 includes a semiconductor device 600 according to an embodiment of the present invention, a clock generating circuit 610 and a duty cycle correction circuit DCC 620 , In an exemplary embodiment, a PLL may be present, in which case the clock generation circuit 610 as a VCO can be implemented. In another exemplary embodiment, a DLL may be present, in which case the clock generation circuit 610 as VCDL can be implemented.

Wie aus 6 ersichtlich ist, ist der DCC-Schaltkreis 620 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mittels einer gemeinsam verwendeten Ladungspumpe CP 630 implementiert, anstatt unabhängige Ladungspumpen wie in dem beispielsweise in 4 dargestellten herkömmlichen DCC-Schaltkreis zu verwenden, um Tastverhältnisfehler den differentiellen Zwischentaktsignalen CLK1/CLKB1, CLK2/CLKB2 zu kompensieren. Entsprechend können die Chipfläche sowie der durch die Ladungspumpe im DCC verursachte Energieverbrauch im Vergleich zu der herkömmlichen Anordnung reduziert werden. Die geteilte Ladungspumpe CP des DCC-Schaltkreises steuert die Spannungswerte VC/VCB in Reaktion auf den Tastverhältnisdurchschnittswert der Signale CCLK1/CCLKB1 und CCLK2/CCLKB2. Die von der geteilten CP an die Verstärkermittel AP 625a ausgegebenen Signale VC/VCB können den an die Verstärkermittel AP 625b ausgegebenen Signalen VC/VCB entsprechen oder hiervon verschieden sein.How out 6 is apparent, is the DCC circuit 620 according to an embodiment of the present invention by means of a shared charge pump CP 630 implemented, rather than independent charge pumps as in the example in 4 to compensate for duty cycles to the differential intermediate clock signals CLK1 / CLKB1, CLK2 / CLKB2. Accordingly, the chip area and the power consumption caused by the charge pump in the DCC can be reduced as compared with the conventional arrangement. The divided charge pump CP of the DCC circuit controls the voltage values VC / VCB in response to the duty cycle average value of the signals CCLK1 / CCLKB1 and CCLK2 / CCLKB2. The of the shared CP to the amplifier means AP 625a output signals VC / VCBs can connect to the amplifier means AP 625b output signals VC / VCB or different.

Unter Bezugnahme auf 7 umfasst eine beispielhafte erfindungsgemäße Ausführungsform der geteilten CP 630 Ausgabemittel 710 und einen Eingabetreiber 720. Die Ausgabemittel 710 umfassen eine erste Stromquelle IS1, eine zweite Stromquelle IS2 und ein kapazitives Element C, das wie in 7 gezeigt mit den Knoten NO und NOB verbunden ist. Hierbei arbeitet das kapazitive Element C als Tiefpassfilter. Der Eingabetreiber 720 umfasst eine Treiberstromquelle ISD, die an einem Knoten NC mit Transistoren ITR1 und ITR2 und Transistoren ITRB1 und ITRB2 verbunden ist, wobei ein jeweiliger Transistor ITR1 und ITR2 eines der Eingabesignale CCLK1 bzw. CCLK2 empfängt und ein jeweiliger Transistor ITRB1 und ITRB2 eines der Eingabesignale CCLKB1 bzw. CCLKB2 empfängt.With reference to 7 includes an exemplary embodiment of the shared CP according to the invention 630 output means 710 and an input driver 720 , The output means 710 comprise a first current source IS1, a second current source IS2 and a capacitive element C, which, as in 7 shown connected to the nodes NO and NOB. In this case, the capacitive element C operates as a low-pass filter. The input driver 720 comprises a drive current source ISD which is connected at a node NC to transistors ITR1 and ITR2 and transistors ITRB1 and ITRB2, wherein a respective transistor ITR1 and ITR2 receives one of the input signals CCLK1 and CCLK2 and a respective transistor ITRB1 and ITRB2 receives one of the input signals CCLKB1 and respectively CCLKB2 receives.

Unter Bezugnahme auf 9 umfasst eine weitere beispielhafte erfindungsgemäße Ausführungsform der geteilten CP 630 Ausgabemittel 910 und einen Eingabetreiber 920. Im Unterschied zur Anordnung gemäß 7 weist hier der Eingabetreiber 920 zwei Treiberstromquellen auf. Eine erste Treiberstromquelle ISD1 ist an einem Knoten NC1 mit Transistoren ITR1 und ITRB1 verbunden, während eine zweite Treiberstromquelle ISD2 an einem Knoten NC2 mit Transistoren ITR2 und ITRB2 verbunden ist.With reference to 9 includes another exemplary embodiment of the shared CP according to the invention 630 output means 910 and an input driver 920 , In contrast to the arrangement according to 7 here is the input driver 920 two drive power sources on. A first drive current source ISD1 is connected at a node NC1 to transistors ITR1 and ITRB1, while a second drive current source ISD2 is connected at a node NC2 to transistors ITR2 and ITRB2.

Unter Bezugnahme auf 8 umfassen in einer beispielhaften Ausführungsform der vorliegenden Erfindung AP 625a und/oder 625b Lastmittel 810 und Steuermittel 820, die wie dargestellt konfiguriert sind. Das bedeutet, dass Zwischentaktsignale CLK1/CLKB1 am Transistor ATR2/ATR1 empfangen werden, die an einem Knoten NCA1 mit einer ersten Treiberstromquelle ISD1 verbunden sind. Andererseits werden von der geteilten CP ausgegebene Signale VC/VCB an Transistoren ATR4/ATR3 empfangen, die an einem Knoten NCA2 mit einer zweiten Treiberstromquelle ISD2 verbunden sind. Die Signale CCLK1/CCLKB1 werden an Knoten NAOB/NOA ausgegeben.With reference to 8th In one exemplary embodiment of the present invention, AP 625a and or 625b load means 810 and control means 820 that are configured as shown. That is, intermediate clock signals CLK1 / CLKB1 are received at the transistor ATR2 / ATR1, which are connected at a node NCA1 to a first drive current source ISD1. On the other hand, signals VC / VCB output from the split CP are received at transistors ATR4 / ATR3 which are connected at a node NCA2 to a second drive current source ISD2. The signals CCLK1 / CCLKB1 are output to node NAOB / NOA.

Unter Bezugnahme auf 12B und 13B wird nachfolgend ein Verfahren zum Erzeugen eines Steuersignals gemäß einem Ausführungsbeispiel der Erfindung beschrieben.With reference to 12B and 13B A method of generating a control signal according to an embodiment of the invention will now be described.

Wie aus 12B ersichtlich ist, weisen erste interne Taktsignale CCLK1/CCLKB1 und CCLK2/CCLKB2 keine Tastverhältnisfehler auf, wenn Zwischentaktsignale CLK1/CLKB1 und CLK2/CLKB2 keine Tastverhältnisfehler aufweisen.How out 12B As can be seen, first internal clock signals CCLK1 / CCLKB1 and CCLK2 / CCLKB2 have no duty cycle errors when intermediate clock signals CLK1 / CLKB1 and CLK2 / CLKB2 have no duty cycle errors.

In einem Intervall A aus 12B sind sowohl ein Taktsignal CCLK1, das sich auf den Knoten NO bezieht, als auch ein Taktsignal CCLKB2, das sich auf den Knoten NOB bezieht, auf einem hohen Pegel. Daher ist der Spannungsabfall am Knoten NO der gleiche wie am Knoten NOB. Entsprechend bleibt der Spannungspegel VC konstant.In an interval A off 12B Both a clock signal CCLK1, which refers to the node NO, and a clock signal CCLKB2, which refers to the node NOB, are at a high level. Therefore, the voltage drop at the node NO is the same as at the node NOB. Accordingly, the voltage level VC remains constant.

In einem Intervall B aus 12B sind nur die zwei Taktsignale CCLK1 und CCLK2, die sich auf den Knoten NO beziehen, auf einem hohen Pegel, so dass ein zusätzlicher Spannungsabfall am Knoten NO aufgrund eines zusätzlich aktivierten Transistors ITR2 auftritt, während die Spannung am Knoten NOB ansteigt, da alle am Knoten NOB angeordneten Transistoren sperrend geschaltet sind. Daher nimmt der Spannungspegel VC wie dargestellt ab.In an interval B off 12B For example, only the two clock signals CCLK1 and CCLK2 relating to the node NO are at a high level, so that an additional voltage drop occurs at the node NO due to an additionally activated transistor ITR2, while the voltage at the node NOB rises, since all at the node NOB arranged transistors are turned off. Therefore, the voltage level VC decreases as shown.

In einem Intervall C aus 12B sind sowohl das Taktsignal CCLK2, das sich auf den Knoten NO bezieht, als auch das Taktsignal CCLKB1, das sich auf den Knoten NOB bezieht, auf einem hohen Pegel. Daher ist der Spannungsabfall am Knoten NO der gleiche wie am Knoten NOB. Entsprechend bleibt der Spannungspegel VC konstant.In an interval C off 12B For example, both the clock signal CCLK2 related to the node NO and the clock signal CCLKB1 relating to the node NOB are at a high level. Therefore, the voltage drop at the node NO is the same as at the node NOB. Accordingly, the voltage level VC remains constant.

In einem Intervall D aus 12B sind nur die zwei Taktsignale CCLKB1 und CCLKB2, die sich auf den Knoten NOB beziehen, auf einem hohen Pegel, so dass ein zusätzlicher Spannungsabfall am Knoten NOB aufgrund eines zusätzlich aktivierten Transistors ITRB2 auftritt, während die Spannung am Knoten NO ansteigt, da alle Transistoren sperrend geschaltet sind. Daher nimmt der Spannungspegel VC wie dargestellt zu.In an interval D off 12B For example, only the two clock signals CCLKB1 and CCLKB2 related to the node NOB are at a high level, so that an additional voltage drop occurs at the node NOB due to an additionally activated transistor ITRB2 while the voltage at the node NO increases, since all the transistors are off are switched. Therefore, the voltage level VC increases as shown.

Wie in 12B dargestellt ist, ist der durchschnittliche Spannungspegel VC von einem Intervall zum nächsten gleich, da kein Tastverhältnisfehler in den Zwischentaktsignalen vorhanden ist. Folglich benötigt der DCC keinen Abgleich hinsichtlich des Tastverhältnisfehlers. Wie aus 12B ersichtlich ist, nimmt eine Welligkeit des Steuerspannungssignals VC gemäß einer beispielhaften Ausführungsform der Erfindung im Vergleich mit dem Steuerspannungssignal VC des herkömmlichen DCC aus 12A ebenfalls ab.As in 12B is shown, the average voltage level VC is the same from one interval to the next, since no duty cycle error is present in the intermediate clock signals. As a result, the DCC does not need to match the duty cycle error. How out 12B 4, a ripple of the control voltage signal VC according to an exemplary embodiment of the invention decreases as compared with the control voltage signal VC of the conventional DCC 12A also off.

Wie aus 13B ersichtlich ist, weisen die ersten internen Taktsignale CCLK1/CCLKB1 und CCLK2/CCLKB2 ebenfalls einen Tastverhältnisfehler auf, wenn die Zwischentaktsignale CLK1/CLKB1 und CLK2/CLKB2 einen Tastverhältnisfehler aufweisen.How out 13B As can be seen, the first internal clock signals CCLK1 / CCLKB1 and CCLK2 / CCLKB2 also have a duty cycle error when the intermediate clock signals CLK1 / CLKB1 and CLK2 / CLKB2 have a duty cycle error.

In einem Intervall A aus 13B sind sowohl das Taktsignal CCLK1, das sich auf den Knoten NO bezieht, als auch das Taktsignal CCLKB2, das sich auf den Knoten NOB bezieht, auf einem hohen Pegel. Daher ist der Spannungsabfall am Knoten NO der gleiche wie am Knoten NOB. Entsprechend bleibt der Spannungspegel VC konstant.In an interval A off 13B For example, both the clock signal CCLK1 related to the node NO and the clock signal CCLKB2 related to the node NOB are at a high level. Therefore, the voltage drop at node NO the same as at node NOB. Accordingly, the voltage level VC remains constant.

In einem Intervall B aus 13B sind nur die zwei Taktsignale CCLK1 und CCLK2, die sich auf den Knoten NO beziehen, auf einem hohen Pegel, so dass ein zusätzlicher Spannungsabfall am Knoten NO aufgrund eines zusätzlich aktivierten Transistors ITR2 auftritt, während die Spannung am Knoten NOB ansteigt, da alle am Knoten NOB angeordneten Transistoren sperrend geschaltet sind. Daher nimmt der Spannungspegel VC wie dargestellt ab.In an interval B off 13B For example, only the two clock signals CCLK1 and CCLK2 relating to the node NO are at a high level, so that an additional voltage drop occurs at the node NO due to an additionally activated transistor ITR2, while the voltage at the node NOB rises, since all at the node NOB arranged transistors are turned off. Therefore, the voltage level VC decreases as shown.

In einem Intervall C aus 13B sind sowohl das Taktsignal CCLK2, das sich auf den Knoten NO bezieht, als auch das Taktsignal CCLKB1, das sich auf den Knoten NOB bezieht, auf einem hohen Pegel. Daher ist der Spannungsabfall am Knoten NO der gleiche wie am Knoten NOB. Entsprechend bleibt der Spannungspegel VC konstant.In an interval C off 13B For example, both the clock signal CCLK2 related to the node NO and the clock signal CCLKB1 relating to the node NOB are at a high level. Therefore, the voltage drop at the node NO is the same as at the node NOB. Accordingly, the voltage level VC remains constant.

In einem Intervall D aus 13B sind nur die zwei Taktsignale CCLKB1 und CCLKB2, die sich auf den Knoten NOB beziehen, auf einem hohen Pegel, so dass ein zusätzlicher Spannungsabfall am Knoten NOB aufgrund eines zusätzlich aktivierten Transistors ITRB2 auftritt, während die Spannung am Knoten NO ansteigt, da alle Transistoren sperrend geschaltet sind. Daher nimmt der Spannungspegel VC wie dargestellt zu. In einer beispielhaften Ausführungsform nimmt die Spannung VC über eine lange Zeitspanne im Intervall D zu, während sie im Intervall B über eine kurze Zeitspanne abnimmt.In an interval D off 13B For example, only the two clock signals CCLKB1 and CCLKB2 related to the node NOB are at a high level, so that an additional voltage drop occurs at the node NOB due to an additionally activated transistor ITRB2 while the voltage at the node NO increases, since all the transistors are off are switched. Therefore, the voltage level VC increases as shown. In an exemplary embodiment, the voltage VC increases over a long period of time in the interval D, while decreasing in the interval B over a short period of time.

Wie in 13B dargestellt ist, ist der durchschnittliche Spannungspegel VC von einem Intervall zum nächsten nicht gleich, da ein Tastverhältnisfehler im Zwischentaktsignal vorhanden ist. Das bedeutet im Beispiel gemäß 13B, dass der Durchschnittswert der Spannung VC leicht von einer Taktperiode zur nächsten zunimmt, bis der Tastverhältnisfehler im Wesentlichen beseitigt ist, der im Zwischentaktsignal existiert.As in 13B is shown, the average voltage level VC is not the same from one interval to the next since a duty cycle error is present in the intermediate clock signal. This means in the example according to 13B in that the average value of the voltage VC increases slightly from one clock period to the next until substantially eliminating the duty cycle error existing in the intermediate clock signal.

Während der Tastverhältnisfehlerkorrektur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung steigt die durchschnittliche Spannung VC schrittweise an, um das hohe Intervall bzw. die Hoch-Dauer des Signals CCLK zu verlängern, bis das hohe Intervall des Signals CCLK schließlich identisch mit dem niedrigen Intervall bzw. der Niedrig-Dauer des Signals CCLK ist.During the duty cycle error correction according to an embodiment of the present invention, the average voltage VC increases stepwise to extend the high interval of the signal CCLK until the high interval of the signal CCLK finally becomes identical with the low interval and the low respectively Duration of the signal is CCLK.

Unter Bezugnahme auf 10 umfasst ein Halbleiterbauelement 1000 gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung einen Takterzeugungsschaltkreis 1010. Bei einer beispielhaften Ausführungsform kann ein PLL vorhanden sein, wobei in diesem Fall der Takterzeugungsschaltkreis 1010 als VCO implementiert werden kann. Bei einer anderen beispielhaften Ausführungsform kann ein DLL vorhanden sein, wobei in diesem Fall der Takterzeugungsschaltkreis 1010 als VCDL implementiert werden kann.With reference to 10 includes a semiconductor device 1000 According to another embodiment of the present invention, a clock generating circuit 1010 , In an exemplary embodiment, a PLL may be present, in which case the clock generation circuit 1010 as a VCO can be implemented. In another exemplary embodiment, a DLL may be present, in which case the clock generation circuit 1010 can be implemented as VCDL.

Wie aus 10 ersichtlich ist, ist ein DCC-Schaltkreis 1020 gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung mittels einer gemeinsam verwendeten Ladungspumpe CP 1030 realisiert, anstatt beispielsweise wie in dem in 5 dargestellten, herkömmlichen DCC-Schaltkreis unabhängige Ladungspumpen zu verwenden, um Tastverhältnisfehler in den unsymmetrischen Zwischentaktsignalen CLK1, CLK2, CLK3, CLK4 zu kompensieren. Entsprechend können die Chipfläche sowie der durch die Ladungspumpe im DCC verursachte Energieverbrauch im Vergleich zu der herkömmlichen Anordnung reduziert werden. Die geteilte CP des DCC-Schaltkreises steuert die Spannungswerte des Signals VC in Reaktion auf den Tastverhältnisdurchschnittswert der Signale CCLK1, CCLK2, CCLK3 und CCLK4. Das Signal VC wird von der geteilten CP an die AP 1025a, 1025b, 1025c und 1025d ausgegeben.How out 10 is apparent, is a DCC circuit 1020 according to another embodiment of the present invention by means of a shared charge pump CP 1030 realized, for example, as in the in 5 to use conventional charge pump to compensate for duty cycles in the unbalanced intermediate clock signals CLK1, CLK2, CLK3, CLK4. Accordingly, the chip area and the power consumption caused by the charge pump in the DCC can be reduced as compared with the conventional arrangement. The divided CP of the DCC circuit controls the voltage values of the signal VC in response to the duty cycle average value of the signals CCLK1, CCLK2, CCLK3 and CCLK4. The signal VC is sent from the shared CP to the AP 1025a . 1025b . 1025C and 1025d output.

Unter Bezugnahme auf 11A umfassen in einer beispielhaften Ausführungsform der vorliegenden Erfindung die Verstärkermittel AP 1025a, oder eines oder alle der anderen Verstärkermittel AP 1025b, 1025c und/oder 1025d, Transistoren SATR2/SATR3, die das unsymmetrische Zwischentaktsignal CLK1 empfangen und das erste interne Taktsignal CCLK1 ausgeben. Die Transistoren SATR2/SATR3 werden von Transistoren SATR1/SATR4 getrieben, die das Steuersignal VC empfangen, das von der geteilten CP ausgegeben wird.With reference to 11A In an exemplary embodiment of the present invention, the amplifier means AP 1025a , or one or all of the other amplifying means AP 1025b . 1025C and or 1025d , Transistors SATR2 / SATR3, which receive the unbalanced intermediate clock signal CLK1 and output the first internal clock signal CCLK1. The transistors SATR2 / SATR3 are driven by transistors SATR1 / SATR4, which receive the control signal VC output from the shared CP.

Unter Bezugnahme auf 11B umfasst die geteilte CP 1030 in einer beispielhaften Ausführungsform der vorliegenden Erfindung Ausgabemittel 110 und einen Eingabetreiber, der vier Paare von Transistoren PTR1/NTR1, PTR2/NTR2, PTR3/NTR3 und PTR4/NTR4 aufweist, die an einem gemeinsamen Knoten N1 mit einer ersten Stromquelle IS1 und an einem gemeinsamen Knoten N2 mit einer zweiten Stromquelle IS2 verbunden sind. Die Transistorpaare PTR1/NTR1, PTR2/NTR2, PTR3/NTR3 und PTR4/NTR4 sind zum Empfangen der Signale CCLK1, CCLK2, CCLK3, CCLK4 ausgebildet und erzeugen an einem Knoten NOS ein gemeinsames Ausgangssignal. Die Ausgabemittel 110 umfassen einen Verstärker 1115. Der Verstärker 1115 ist zum Empfangen einer Referenzspannung VREF und des Ausgangssignals am Knoten NOS an seinen Eingängen und zur Ausgabe des Steuerspannungssignals VC ausgebildet.With reference to 11B includes the shared CP 1030 in an exemplary embodiment of the present invention, output means 110 and an input driver having four pairs of transistors PTR1 / NTR1, PTR2 / NTR2, PTR3 / NTR3 and PTR4 / NTR4 connected at a common node N1 to a first current source IS1 and at a common node N2 to a second current source IS2 , The transistor pairs PTR1 / NTR1, PTR2 / NTR2, PTR3 / NTR3 and PTR4 / NTR4 are configured to receive the signals CCLK1, CCLK2, CCLK3, CCLK4 and generate a common output signal at a node NOS. The output means 110 include an amplifier 1115 , The amplifier 1115 is configured to receive a reference voltage VREF and the output signal at the node NOS at its inputs and to output the control voltage signal VC.

Während des Betriebs kann ein Tastverhältnisfehler des Signals CLK1 in Reaktion auf den Spannungswert des Steuerspannungssignals VC eingestellt werden, um das erste interne Taktsignal CCLK1 auszugeben, das ein normales Tastverhältnis von 50%:50% beibehält. Wenn beispielsweise das hohe Intervall des Signals CLK1 länger als das niedrige Intervall des Signals CLK1 ist, ist der Spannungswert des Signals VC relativ hoch, wie aus dem Schaltbild der beispielhaften Pumpschaltung 1030 gemäß 11B ersichtlich ist, wodurch die Treiberfähigkeiten des Transistors SATR4 sehr viel größer als die des Transistors SATR1 sind. Daher ist das hohe Intervall des Signals CCLK1 kürzer als in einem vorherigen Schritt, während das niedrige Intervall des Signals CCLK1 länger als in einem vorherigen Schritt ist.During operation, a duty cycle error of the signal CLK1 may be adjusted in response to the voltage value of the control voltage signal VC to output the first internal clock signal CCLK1 maintaining a normal duty cycle of 50%: 50%. For example, when the high interval of the signal CLK1 is longer than the low interval of the signal CLK1, the voltage value of the signal VC is relatively high, as in the circuit diagram of the exemplary pump circuit 1030 according to 11B can be seen, whereby the driving capabilities of the transistor SATR4 are much larger than that of the transistor SATR1. Therefore, the high interval of the signal CCLK1 is shorter than in a previous step, while the low interval of the signal CCLK1 is longer than in a previous step.

Unter Bezugnahme auf 14 stellt eine andere beispielhafte Ausführungsform der vorliegenden Erfindung eine PLL-Schaltung 1400 zur Verfügung, in der ein Tastverhältniskorrekturschaltkreis (DCC-Schaltkreis) 1450 vorgesehen ist, der AP 1455a, 1455b und eine geteilte zweite CP 1460 umfasst, die wie in 6 bis 9 dargestellt ausgeführt sein können. In dem in 14 dargestellten Ausführungsbeispiel umfasst die PLL-Schaltung 1400 einen Phasendetektor (PD) 1410, eine erste Ladungspumpe (CP) 1420, einen Schleifenfilter (LP) 1430, einen spannungsgesteuerten Oszillator (VCO) 1440, einen Teiler (DIV) 1470 und den DCC-Schaltkreis 1450. Der VCO 1440 gibt zwei Paare von differentiellen Zwischentaktsignalen CLK1/CLKB1 und CLK2/CLKB2 an den DCC-Schaltkreis 1450 aus.With reference to 14 Another exemplary embodiment of the present invention provides a PLL circuit 1400 available in which a duty cycle correction circuit (DCC circuit) 1450 is provided, the AP 1455a . 1455b and a shared second CP 1460 includes, as in 6 to 9 can be shown represented. In the in 14 illustrated embodiment includes the PLL circuit 1400 a phase detector (PD) 1410 , a first charge pump (CP) 1420 , a loop filter (LP) 1430 , a voltage controlled oscillator (VCO) 1440 , a divider (DIV) 1470 and the DCC circuit 1450 , The VCO 1440 outputs two pairs of differential intermediate clock signals CLK1 / CLKB1 and CLK2 / CLKB2 to the DCC circuit 1450 out.

In einer anderen beispielhaften Ausführungsform kann der VCO 1450 zur Ausgabe einer Mehrzahl von unsymmetrischen Taktsignalen ausgebildet sein, wobei in diesem Fall der DCC-Schaltkreis 1450 entsprechend ausgebildet ist, siehe beispielsweise 10, 11A und 11B. In einer weiteren beispielhaften Ausführungsform des PLL 1400 kann ein externes Taktsignal INS mit einem der ersten internen Taktsignale verriegelt werden, wie dem Signal CCLK2.In another exemplary embodiment, the VCO 1450 be designed to output a plurality of unbalanced clock signals, in which case the DCC circuit 1450 is designed accordingly, see for example 10 . 11A and 11B , In another exemplary embodiment of the PLL 1400 For example, an external clock signal INS may be latched to one of the first internal clock signals, such as signal CCLK2.

Unter Bezugnahme auf 15 stellt eine andere beispielhafte Ausführungsform der vorliegenden Erfindung eine DLL-Schaltung 1500 zur Verfügung, in der ein Tastverhältniskorrekturschaltkreis (DCC-Schaltkreis) 1550 vorgesehen ist, der AP 1555a, 1555b und eine geteilte zweite CP 1560 umfasst, die wie in 6 bis 9 dargestellt ausgeführt sein können. In dem in 15 dargestellten Ausführungsbeispiel umfasst die DLL-Schaltung 1500 einen Phasendetektor (PD) 1510, eine erste Ladungspumpe (CP) 1520, einen Schleifenfilter (LP) 1530, eine spannungsgesteuerte Verzögerungsleitung (VCDL) 1540 und den DCC-Schaltkreis 1550. Die VCDL 1540 gibt zwei Paare von differentiellen Taktsignalen CLK1/CLKB1 und CLK2/CLKB2 an den DCC-Schaltkreis 1550 aus. Der DLL 1500 umfasst eine VCDL 1540 anstatt des VCO 1440 des in 14 dargestellten PLL 1400, welche ein externes Taktsignal um eine vorbestimmte Zeitspanne verzögert und eine Mehrzahl von Zwischentaktsignalen mit einer konstanten Phasendifferenz, z. B. 90 Grad Phasendifferenz, zwischen den benachbarten Taktsignalen ausgibt.With reference to 15 Another exemplary embodiment of the present invention provides a DLL circuit 1500 available in which a duty cycle correction circuit (DCC circuit) 1550 is provided, the AP 1555a . 1555b and a shared second CP 1560 includes, as in 6 to 9 can be shown represented. In the in 15 illustrated embodiment includes the DLL circuit 1500 a phase detector (PD) 1510 , a first charge pump (CP) 1520 , a loop filter (LP) 1530 , a voltage-controlled delay line (VCDL) 1540 and the DCC circuit 1550 , The VCDL 1540 Gives two pairs of differential clock signals CLK1 / CLKB1 and CLK2 / CLKB2 to the DCC circuit 1550 out. The DLL 1500 includes a VCDL 1540 instead of the VCO 1440 of in 14 represented PLL 1400 which delays an external clock signal by a predetermined period of time and a plurality of intermediate clock signals having a constant phase difference, e.g. B. 90 degrees phase difference, outputs between the adjacent clock signals.

In einer anderen beispielhaften Ausführungsform kann die VCDL 1550 zur Ausgabe einer Mehrzahl von unsymmetrischen Taktsignalen ausgebildet sein, wobei in diesem Fall der DCC-Schaltkreis 1550 entsprechend ausgebildet ist, siehe beispielsweise 10, 11A und 11B. In einer weiteren beispielhaften Ausführungsform des DLL 1500 kann ein externes Taktsignal INS mit einem der ersten internen Taktsignale verriegelt werden, wie dem Signal CCLK2.In another exemplary embodiment, the VCDL 1550 be designed to output a plurality of unbalanced clock signals, in which case the DCC circuit 1550 is designed accordingly, see for example 10 . 11A and 11B , In another exemplary embodiment of the DLL 1500 For example, an external clock signal INS may be latched to one of the first internal clock signals, such as signal CCLK2.

Unter Bezugnahme auf 16 stellt eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ein Speicherbauelement 1600 zur Verfügung, das Eingabe-/Ausgabemittel 1610, ein Speicherzellenfeld 1620, einen Adressendecoder 1630, einen Befehlsdecoder 1640 und einen Takterzeugungsschaltkreis 1650 umfasst. Der Takterzeugungsschaltkreis kann eine PLL-Schaltung, wie beispielsweise in 14 dargestellt, oder eine DLL-Schaltung aufweisen, wie beispielsweise in 15 dargestellt, die einen DCC-Schaltkreis mit einer geteilten CP implementieren, wie in den korrespondierenden 1 bis 11 dargestellt.With reference to 16 Another exemplary embodiment of the present invention provides a memory device 1600 available, the input / output means 1610 , a memory cell array 1620 , an address decoder 1630 , a command decoder 1640 and a clock generating circuit 1650 includes. The clock generating circuit may be a PLL circuit such as in 14 shown, or have a DLL circuit, such as in 15 which implement a split CP DCC circuit as in the corresponding ones 1 to 11 shown.

Claims (29)

Tastverhältniskorrekturschaltkreis (620), der zur Verwendung in einem Takterzeugungsschaltkreis (610) konfigurierbar ist, umfassend: – einen ersten Verstärkerschaltkreis (625a), der zum Empfangen eines ersten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1) und zum Ausgeben eines ersten Paars von internen Taktsignalen (CCLK1, CCLKB1) ausgebildet ist, – einen zweiten Verstärkerschaltkreis (625b), der zum Empfangen eines zweiten Paars von differentiellen Zwischentaktsignalen (CLK2, CLKB2) und zum Ausgeben eines zweiten Paars von internen Taktsignalen (CCLK2, CCLKB2) ausgebildet ist, und – eine Ladungspumpe (630), die zum Empfangen des ersten und des zweiten Paars von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) und zum Ausgeben eines Steuersignals (VC, VCB) basierend auf dem ersten und dem zweiten Paar von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) ausgebildet ist, wobei – der erste Verstärkerschaltkreis (625a) ein Tastverhältnis des ersten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1) in Reaktion auf das Steuersignal (VC, VCB) einstellt und der zweite Verstärkerschaltkreis (625b) ein Tastverhältnis des zweiten Paars von differentiellen Zwischentaktsignalen (CLK2, CLKB2) in Reaktion auf das Steuersignal (VC, VCB) einstellt.Duty cycle correction circuit ( 620 ) for use in a clock generation circuit ( 610 ) is configurable, comprising: - a first amplifier circuit ( 625a ) adapted to receive a first pair of differential intermediate clock signals (CLK1, CLKB1) and to output a first pair of internal clock signals (CCLK1, CCLKB1), - a second amplifier circuit ( 625b ) adapted to receive a second pair of differential intermediate clock signals (CLK2, CLKB2) and to output a second pair of internal clock signals (CCLK2, CCLKB2), and - a charge pump ( 630 ) for receiving the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2) and outputting a control signal (VC, VCB) based on the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2 , CCLKB2), wherein - the first amplifier circuit ( 625a ) sets a duty cycle of the first pair of differential intermediate clock signals (CLK1, CLKB1) in response to the control signal (VC, VCB) and the second amplifier circuit (FIG. 625b ) a duty cycle of the second pair of differential Intermediate clock signals (CLK2, CLKB2) in response to the control signal (VC, VCB). Tastverhältniskorrekturschaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine Korrektur der Tastverhältnisse des ersten und des zweiten Paars von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) auf dem Steuersignal (VC, VCB) basiert.Duty cycle correction circuit according to claim 1, characterized in that a correction of the duty cycles of the first and the second pair of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2) based on the control signal (VC, VCB). Tastverhältniskorrekturschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Steuersignal ein erstes und ein zweites Steuerspannungssignal (VC, VCB) aufweist und die Ladungspumpe (630) umfasst: – Ausgabemittel (710), die einen ersten Knoten (NO), der das erste Steuerspannungssignal (VC) ausgibt, und einen zweiten Knoten (NOB) aufweisen, der das zweite Steuerspannungssignal (VCB) ausgibt, – einen Eingabetreiber (720), der zum Empfangen des ersten und des zweiten Paars von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) und zum Ausgeben des ersten und des zweiten Steuerspannungssignals (VC, VCB) am ersten bzw. am zweiten Knoten (NO, NOB) basierend auf den internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) ausgebildet ist, und – ein kapazitives Element (C), das in Abhängigkeit von dem ersten und dem zweiten Knoten (NO, NOB) ausgebildet ist.Duty cycle correction circuit according to claim 1 or 2, characterized in that the control signal comprises a first and a second control voltage signal (VC, VCB) and the charge pump ( 630 ) comprises: - output means ( 710 ) having a first node (NO), which outputs the first control voltage signal (VC), and a second node (NOB), which outputs the second control voltage signal (VCB), - an input driver ( 720 ) for receiving the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2) and outputting the first and second control voltage signals (VC, VCB) at the first and second nodes (NO, NOB), respectively is formed on the internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2), and - a capacitive element (C) formed in response to the first and second nodes (NO, NOB). Tastverhältniskorrekturschaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass das kapazitive Element (C) dazu ausgebildet ist, eine im Wesentlichen konstante Spannungsdifferenz zwischen dem ersten Steuerspannungssignal (VC) und dem zweiten Steuerspannungssignal (VCB) aufrecht zu erhalten.Duty cycle correction circuit according to claim 3, characterized in that the capacitive element (C) is adapted to maintain a substantially constant voltage difference between the first control voltage signal (VC) and the second control voltage signal (VCB). Tastverhältniskorrekturschaltkreis nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das kapazitive Element einen zwischen dem ersten und dem zweiten Knoten (NO, NOB) eingeschleiften Kondensator (C) umfasst.Duty cycle correction circuit according to claim 3 or 4, characterized in that the capacitive element comprises a capacitor (C) inserted between the first and the second node (NO, NOB). Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass der Eingabetreiber (720) umfasst: – ein erstes Paar von Transistorelementen (ITR1, ITR2), die zum Empfangen eines ersten internen Taktsignals (CCLK1) des ersten Paars von internen Taktsignalen bzw. eines dritten internen Taktsignals (CCLK2) des zweiten Paars von internen Taktsignalen und zum Ausgeben des ersten Steuerspannungssignals (VC) am ersten Knoten (NO) ausgebildet sind, und – ein zweites Paar von Transistorelementen (ITRB1, ITRB2), die zum Empfangen eines zweiten internen Taktsignals (CCLKB1) des ersten Paars von internen Taktsignalen bzw. eines vierten internen Taktsignals (CCLKB2) des zweiten Paars von internen Taktsignalen und zum Ausgeben des zweiten Steuerspannungssignals (VCB) am zweiten Knoten (NOB) ausgebildet sind.Duty cycle correction circuit according to one of claims 3 to 5, characterized in that the input driver ( 720 ) comprises: a first pair of transistor elements (ITR1, ITR2) adapted to receive a first internal clock signal (CCLK1) of the first pair of internal clock signals and a third internal clock signal (CCLK2) of the second pair of internal clock signals, respectively; a second pair of transistor elements (ITRB1, ITRB2) adapted to receive a second internal clock signal (CCLKB1) of the first pair of internal clock signals and a fourth internal clock signal, respectively (FIG. CCLKB2) of the second pair of internal clock signals and for outputting the second control voltage signal (VCB) at the second node (NOB). Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass die Ladungspumpe (630) umfasst: – eine erste Stromquelle (IS1), die mit dem ersten Knoten (NO) verbunden ist, und – eine zweite Stromquelle (IS2), die mit dem zweiten Knoten (NOB) verbunden ist.Duty cycle correction circuit according to one of claims 3 to 6, characterized in that the charge pump ( 630 ) comprises: - a first current source (IS1) connected to the first node (NO), and - a second current source (IS2) connected to the second node (NOB). Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass die Ladungspumpe (630) eine erste mit dem Eingabetreiber (920) verbundene Treiberstromquelle (ISD) umfasst.Duty cycle correction circuit according to one of claims 3 to 7, characterized in that the charge pump ( 630 ) a first with the input driver ( 920 ) driver power source (ISD). Tastverhältniskorrekturschaltkreis nach Anspruch 8, dadurch gekennzeichnet, dass der Eingabetreiber (920) umfasst: – ein erstes Paar von Transistorelementen (ITR1, ITR2), die zum Empfangen eines ersten internen Taktsignals (CCLK1) des ersten Paars von internen Taktsignalen bzw. eines dritten internen Taktsignals (CCLK2) des zweiten Paars von internen Taktsignalen und zum Ausgeben des ersten Steuerspannungssignals (VC) am ersten Knoten (NO) ausgebildet sind, – ein zweites Paar von Transistorelementen (ITRB1, ITRB2), die zum Empfangen eines zweiten internen Taktsignals (CCLKB1) des ersten Paars von internen Taktsignalen bzw. eines vierten internen Taktsignals (CCLKB2) des zweiten Paars von internen Taktsignalen und zum Ausgeben des zweiten Steuerspannungssignals (VCB) am zweiten Knoten (NOB) ausgebildet sind, – wobei die erste Treiberstromquelle (ISD) an einem dritten Knoten (NC) mit dem ersten und dem zweiten Paar von Transistorelementen (ITR1, ITR2, ITRB1, ITRB2) verbunden ist und das erste und das zweite Paar von Transistorelementen (ITR1, ITR2, ITRB1, ITRB2) von der ersten Treiberstromquelle (ISD) getrieben sind.Duty cycle correction circuit according to claim 8, characterized in that the input driver ( 920 ) comprises: a first pair of transistor elements (ITR1, ITR2) adapted to receive a first internal clock signal (CCLK1) of the first pair of internal clock signals and a third internal clock signal (CCLK2) of the second pair of internal clock signals, respectively; a second pair of transistor elements (ITRB1, ITRB2) adapted to receive a second internal clock signal (CCLKB1) of the first pair of internal clock signals and a fourth internal clock signal (CCLKB2 ) of the second pair of internal clock signals and for outputting the second control voltage signal (VCB) at the second node (NOB), the first drive current source (ISD) being connected to the first and the second pair of transistor elements (ISD) at a third node (NC) ITR1, ITR2, ITRB1, ITRB2) and the first and second pairs of transistor elements (ITR1, ITR2, ITRB1, ITRB2) from the first drive Power source (ISD) are driven. Tastverhältniskorrekturschaltkreis nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Ladungspumpe (630) eine zweite, mit dem Eingabetreiber (920) verbundene Treiberstromquelle (ISD2) umfasst.Duty cycle correction circuit according to claim 8 or 9, characterized in that the charge pump ( 630 ) a second, with the input driver ( 920 ) driver power source (ISD2). Tastverhältniskorrekturschaltkreis nach Anspruch 10, dadurch gekennzeichnet, dass der Eingabetreiber (920) umfasst: – ein erstes Transistorelement (ITR1), das zum Empfangen eines ersten internen Taktsignals (CCLK1) des ersten Paars von internen Taktsignalen ausgebildet ist, – ein zweites Transistorelement (ITR2), das zum Empfangen eines dritten internen Taktsignals (CCLK2) des zweiten Paars von internen Taktsignalen ausgebildet ist, wobei das erste und das zweite Transistorelement (ITR1, ITR2) zum Ausgeben des ersten Steuerspannungssignals (VC) am ersten Knoten (NO) ausgebildet sind, – ein drittes Transistorelement (ITRB1), das zum Empfangen eines zweiten internen Taktsignals (CCLKB1) des ersten Paars von internen Taktsignalen ausgebildet ist, und – ein viertes Transistorelement (ITRB2), das zum Empfangen eines vierten internen Taktsignals (CCLKB2) des zweiten Paars von internen Taktsignalen ausgebildet ist, wobei das dritte und das vierte Transistorelement (ITRB1, ITRB2) zum Ausgeben des zweiten Steuerspannungssignals (VCB) am zweiten Knoten (NOB) ausgebildet sind, – wobei die erste Treiberstromquelle (ISD1) an einem dritten Knoten (NC1) mit dem ersten und dem dritten Transistorelement (ITR1, ITRB1) verbunden ist und das erste und das dritte Transistorelement (ITR1, ITRB1) von der ersten Treiberstromquelle (ISD1) getrieben sind, und – wobei die zweite Treiberstromquelle (ISD2) an einem vierten Knoten (NC2) mit dem zweiten und dem vierten Transistorelement (ITR2, ITRB2) verbunden ist und das zweite und das vierte Transistorelement (ITR2, ITRB2) von der zweiten Treiberstromquelle (ISD2) getrieben sind.Duty cycle correction circuit according to claim 10, characterized in that the input driver ( 920 ) comprises: - a first transistor element (ITR1) configured to receive a first internal clock signal (CCLK1) of the first pair of internal clock signals, - a second transistor element (ITR2) adapted to receive a third internal clock signal (CCLK2) of the second pair of internal clock signals, wherein the first and second transistor elements (ITR1, ITR2) for outputting the first control voltage signal (VC) are formed at the first node (NO), - a third transistor element (ITRB1) for receiving a second internal clock signal (CCLKB1) of the first pair of internal clock signals, and a fourth transistor element (ITRB2) configured to receive a fourth internal clock signal (CCLKB2) of the second pair of internal clock signals, the third and third clock signals the fourth transistor element (ITRB1, ITRB2) is designed for outputting the second control voltage signal (VCB) at the second node (NOB), the first drive current source (ISD1) being connected to the first and the third transistor element (ITR1, ITRB1) and the first and third transistor elements (ITR1, ITRB1) are driven by the first drive current source (ISD1), and - where wherein the second drive current source (ISD2) at a fourth node (NC2) is connected to the second and fourth transistor elements (ITR2, ITRB2), and the second and fourth transistor elements (ITR2, ITRB2) are driven by the second drive current source (ISD2). Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Steuersignal ein erstes und ein zweites Steuerspannungssignal (VC, VCB) aufweist und der erste und/oder der zweite Verstärkerschaltkreis (625a, 625b) umfasst: – ein erstes Transistorelement (ATR2), das zum Empfangen eines ersten differentiellen Zwischentaktsignals (CLK1) eines Paars von differentiellen Zwischentaktsignalen ausgebildet ist, – ein zweites Transistorelement (ATR1), das zum Empfangen eines zweiten differentiellen Zwischentaktsignals (CLKB1) des Paars von differentiellen Zwischentaktsignalen ausgebildet ist, – ein drittes Transistorelement (ATR4), das zum Empfangen des ersten Steuerspannungssignals (VC) ausgebildet ist, und – ein viertes Transistorelement (ATR3), das zum Empfangen des zweiten Steuerspannungssignals (VCB) ausgebildet ist, – wobei das erste und das dritte Transistorelement (ATR2, ATR4) zum Ausgeben eines zweiten internen Taktsignals (CCLKB1) eines Paars der internen Taktsignale an einem ersten Knoten (NOAB) ausgebildet sind, und – das zweite und das vierte Transistorelement (ATR1, ATR3) zum Ausgeben eines ersten internen Taktsignals (CCLK1) des Paars der internen Taktsignale an einem zweiten Knoten (NOA) ausgebildet sind.Duty cycle correction circuit according to one of claims 1 to 11, characterized in that the control signal has a first and a second control voltage signal (VC, VCB) and the first and / or the second amplifier circuit ( 625a . 625b ) comprises: a first transistor element (ATR2) adapted to receive a first differential intermediate clock signal (CLK1) of a pair of differential intermediate clock signals, a second transistor element (ATR1) adapted to receive a second differential intermediate clock signal (CLKB1) of the pair of a third transistor element (ATR4) configured to receive the first control voltage signal (VC), and a fourth transistor element (ATR3) configured to receive the second control voltage signal (VCB), the first one and the third transistor element (ATR2, ATR4) for outputting a second internal clock signal (CCLKB1) of a pair of the internal clock signals at a first node (NOAB), and - the second and fourth transistor elements (ATR1, ATR3) for outputting a first one internal clock signal (CCLK1) of the pair of internal clock signals at a second Node (NOA) are formed. Tastverhältniskorrekturschaltkreis nach Anspruch 12, dadurch gekennzeichnet, dass der erste und/oder der zweite Verstärkerschaltkreis (625a, 625b) umfasst: – eine erste Treiberstromquelle (ISD1), die an einem dritten Knoten (NCA1) mit dem ersten und dem zweiten Transistorelement (ATR2, ATR1) verbunden ist, wobei das erste und das zweite Transistorelement (ATR2, ATR1) von der ersten Treiberstromquelle (ISD1) getrieben sind, und – eine zweite Treiberstromquelle (ISD2), die an einem vierten Knoten (NCA2) mit dem dritten und dem vierten Transistorelement (ATR4, ATR3) verbunden ist, wobei das dritte und das vierte Transistorelement (ATR4, ATR3) von der zweiten Treiberstromquelle (ISD2) getrieben sind.Duty cycle correction circuit according to claim 12, characterized in that the first and / or the second amplifier circuit ( 625a . 625b ) comprises: - a first drive current source (ISD1) connected to the first and second transistor elements (ATR2, ATR1) at a third node (NCA1), the first and second transistor elements (ATR2, ATR1) being from the first drive current source (ISD1), and - a second drive current source (ISD2) connected to the third and fourth transistor elements (ATR4, ATR3) at a fourth node (NCA2), the third and fourth transistor elements (ATR4, ATR3) driven by the second drive current source (ISD2). Integrierter Schaltkreis mit einem Tastverhältniskorrekturschaltkreis (620) nach einem der Ansprüche 1 bis 13, gekennzeichnet durch einen Takterzeugungsschaltkreis (610), der das erste und das zweite Paar von differentiellen Zwischentaktsignalen (CLK1, CLKB1, CLK2, CLKB2) ausgibt.Integrated circuit with a duty cycle correction circuit ( 620 ) according to one of claims 1 to 13, characterized by a clock generation circuit ( 610 ) outputting the first and second pairs of differential intermediate clock signals (CLK1, CLKB1, CLK2, CLKB2). Phasenregelkreisschaltung (1400) mit einem Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 1 bis 13, gekennzeichnet durch: – einen Phasendetektor (1410), der zum Empfangen eines externen Taktsignals und eines der internen Taktsignale und zum Ausgeben eines zweiten Steuersignals ausgebildet ist, – eine zweite Ladungspumpe (1420) und einen Schleifenfilter (1430), die zum Empfangen des zweiten Steuersignals und zum Ausgeben einer Steuerspannung basierend auf dem zweiten Steuersignal ausgebildet sind, und – einen spannungsgesteuerten Oszillator (1440), der zum Empfangen der Steuerspannung und zum Ausgeben des ersten und des zweiten Paars von differentiellen Zwischentaktsignalen ausgebildet ist.Phase locked loop circuit ( 1400 ) with a duty cycle correction circuit according to one of claims 1 to 13, characterized by: - a phase detector ( 1410 ) configured to receive an external clock signal and one of the internal clock signals and to output a second control signal, - a second charge pump ( 1420 ) and a loop filter ( 1430 ) configured to receive the second control signal and to output a control voltage based on the second control signal, and a voltage controlled oscillator ( 1440 ) configured to receive the control voltage and to output the first and second pairs of differential intermediate clock signals. Phasenregelkreisschaltung (1400) nach Anspruch 15, dadurch gekennzeichnet, dass das externe Taktsignal mit einem der internen Taktsignale verriegelt ist.Phase locked loop circuit ( 1400 ) according to claim 15, characterized in that the external clock signal is locked to one of the internal clock signals. Verzögerungsregelkreisschaltung (1500) mit einem Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 1 bis 13, gekennzeichnet durch: – einen Phasendetektor (1510), der zum Empfangen eines externen Taktsignals und eines der internen Taktsignale und zum Ausgeben eines zweiten Steuersignals ausgebildet ist, – eine zweite Ladungspumpe (1520) und einen Schleifenfilter (1530), die zum Empfangen des zweiten Steuersignals und zum Ausgeben einer Steuerspannung basierend auf dem zweiten Steuersignal ausgebildet sind, – eine spannungsgesteuerte Verzögerungsleitung (1540), die zum Empfangen der Steuerspannung und zum Ausgeben des ersten und des zweiten Paars von differentiellen Zwischentaktsignalen ausgebildet ist.Delay locked loop circuit ( 1500 ) with a duty cycle correction circuit according to one of claims 1 to 13, characterized by: - a phase detector ( 1510 ) configured to receive an external clock signal and one of the internal clock signals and to output a second control signal, - a second charge pump ( 1520 ) and a loop filter ( 1530 ) configured to receive the second control signal and to output a control voltage based on the second control signal, - a voltage-controlled delay line ( 1540 ), which are used to receive the control voltage and for outputting the first and the second pair of differential intermediate clock signals. Verzögerungsregelkreisschaltung nach Anspruch 17, dadurch gekennzeichnet, dass das externe Taktsignal mit einem der internen Taktsignale verriegelt ist.Delay locked loop circuit according to claim 17, characterized in that the external clock signal is locked to one of the internal clock signals. Speicherbauelement (1600) mit einem Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 1 bis 13, gekennzeichnet durch: – ein Speicherzellenfeld (1620), – eine Eingabe-/Ausgabeschaltung (1610), die zum Empfangen von Datensignalen von dem Speicherzellenfeld und zum Ausgeben von Datensignalen an das Speicherzellenfeld ausgebildet ist, und – einen Takterzeugungsschaltkreis (1650), der den Tastverhältniskorrekturschaltkreis umfasst, – wobei der Takterzeugungsschaltkreis (1650) zum Empfangen eines externen Taktsignals und zum Ausgeben des ersten und des zweiten Paars von internen Taktsignalen an die Eingabe-/Ausgabeschaltung ausgebildet ist.Memory device ( 1600 ) with a duty cycle correction circuit according to one of claims 1 to 13, characterized by: - a memory cell array ( 1620 ), - an input / output circuit ( 1610 ) configured to receive data signals from the memory cell array and to output data signals to the memory cell array, and a clock generating circuit ( 1650 ) comprising the duty cycle correction circuit, - wherein the clock generation circuit ( 1650 ) is adapted to receive an external clock signal and to output the first and second pairs of internal clock signals to the input / output circuit. Speicherbauelement nach Anspruch 19, gekennzeichnet durch: – einen Adressendecoder (1630), der operativ mit dem Speicherzellenfeld (1620) verbunden ist und zum Empfangen eines Adressensignals ausgebildet ist, und – einen Befehlsdecoder (1640), der operativ mit der Eingabe-/Ausgabeschaltung verbunden ist und zum Empfangen eines Befehlssignals ausgebildet ist.Memory device according to claim 19, characterized by: - an address decoder ( 1630 ) operatively connected to the memory cell array ( 1620 ) and is adapted to receive an address signal, and - a command decoder ( 1640 ) operatively connected to the input / output circuit and adapted to receive a command signal. Tastverhältniskorrekturschaltkreis, der zur Verwendung in einem Takterzeugungsschaltkreis konfigurierbar ist, umfassend: – einen ersten Verstärkerschaltkreis (1025a), der zum Empfangen eines ersten unsymmetrischen Zwischentaktsignals (CLK1) und zum Ausgeben eines ersten internen Taktsignals (CCLK1) ausgebildet ist, – einen zweiten Verstärkerschaltkreis (1025b), der zum Empfangen eines zweiten unsymmetrischen Zwischentaktsignals (CLK2) und zum Ausgeben eines zweiten internen Taktsignals (CCLK2) ausgebildet ist, und – eine Ladungspumpe (1030), die zum Empfangen des ersten und des zweiten internen Taktsignals (CCLK1, CCLK2) und zum Ausgeben eines ersten Steuerspannungssignals (VC) basierend auf dem ersten und dem zweiten internen Taktsignal (CCLK1, CCLK2) ausgebildet ist, – wobei der erste und der zweite Verstärkerschaltkreis (1025a, 1025b) in Reaktion auf das erste Steuerspannungssignal (VC) jeweils ein Tastverhältnis des ersten und des zweiten unsymmetrischen Zwischentaktsignals (CLK1, CLK2) einstellen, dadurch gekennzeichnet, dass die Ladungspumpe (1030) umfasst: – eine erste Stromquelle (IS1), die mit einem zweiten Knoten (N1) verbunden ist, und – eine zweite Stromquelle (IS2), die mit einem dritten Knoten (N2) verbunden ist, – wobei ein erstes Transistorelement (PTR1) eines ersten Paars von Transistorelementen und ein drittes Transistorelement (PTR2) eines zweiten Paars von Transistorelementen mit dem zweiten Knoten (N1) verbunden sind und – ein zweites Transistorelement (NTR1) des ersten Paars von Transistorelementen und ein viertes Transistorelement (NTR2) des zweiten Paars von Transistorelementen mit dem dritten Knoten (N2) verbunden sind.Duty cycle correction circuit configurable for use in a clock generation circuit, comprising: - a first amplifier circuit (10); 1025a ), which is designed to receive a first unbalanced intermediate clock signal (CLK1) and to output a first internal clock signal (CCLK1), - a second amplifier circuit ( 1025b ) configured to receive a second unbalanced intermediate clock signal (CLK2) and to output a second internal clock signal (CCLK2), and - a charge pump ( 1030 ) configured to receive the first and second internal clock signals (CCLK1, CCLK2) and to output a first control voltage signal (VC) based on the first and second internal clock signals (CCLK1, CCLK2), the first and second internal clock signals Amplifier circuit ( 1025a . 1025b ) in response to the first control voltage signal (VC) each set a duty cycle of the first and the second single-ended intermediate clock signal (CLK1, CLK2), characterized in that the charge pump ( 1030 ) comprises: - a first current source (IS1) connected to a second node (N1), and - a second current source (IS2) connected to a third node (N2), - a first transistor element (PTR1) a first pair of transistor elements and a third transistor element (PTR2) of a second pair of transistor elements are connected to the second node (N1); and a second transistor element (NTR1) of the first pair of transistor elements and a fourth transistor element (NTR2) of the second pair of Transistor elements are connected to the third node (N2). Tastverhältniskorrekturschaltkreis nach Anspruch 21, dadurch gekennzeichnet, dass die Ladungspumpe umfasst: – einen Eingabetreiber, der zum Empfangen des ersten und des zweiten internen Taktsignals (CCLK1, CCLK2) und zum Ausgeben eines Spannungswertes an einem ersten Knoten (NOS) basierend auf dem ersten und dem zweiten internen Taktsignal (CCLK1, CCLK2) ausgebildet ist, und – Ausgabemittel (110), die zum Empfangen des Spannungswertes am ersten Knoten (NOS) und zum Empfangen eines Referenzspannungswertes (VREF) ausgebildet sind und die zur Ausgabe des ersten Steuerspannungssignals (VC) ausgebildet sind.Duty cycle correction circuit according to claim 21, characterized in that the charge pump comprises: - an input driver for receiving the first and the second internal clock signal (CCLK1, CCLK2) and outputting a voltage value at a first node (NOS) based on the first and the second internal clock signal (CCLK1, CCLK2) is formed, and - output means ( 110 ) configured to receive the voltage value at the first node (NOS) and receive a reference voltage value (VREF), and configured to output the first control voltage signal (VC). Tastverhältniskorrekturschaltkreis nach Anspruch 22, dadurch gekennzeichnet, dass der Eingabetreiber umfasst: – das erste Paar von Transistorelementen (PTR1, NTR1), das zum Empfangen des ersten internen Taktsignals (CCLK1) und zum Ausgeben eines ersten Spannungswertes am ersten Knoten (NOS) ausgebildet ist, und – das zweite Paar von Transistorelementen (PTR2, NTR2), das zum Empfangen des zweiten internen Taktsignals (CCLK2) und zum Ausgeben eines zweiten Spannungswertes am ersten Knoten (NOS) ausgebildet ist.Duty cycle correction circuit according to claim 22, characterized in that the input driver comprises: The first pair of transistor elements (PTR1, NTR1) configured to receive the first internal clock signal (CCLK1) and to output a first voltage value at the first node (NOS), and - The second pair of transistor elements (PTR2, NTR2), which is adapted to receive the second internal clock signal (CCLK2) and to output a second voltage value at the first node (NOS). Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 21 bis 23, dadurch, gekennzeichnet, dass der erste und/oder der zweite Verstärkerschaltkreis (1025a, 1025b) umfasst: – ein erstes und ein viertes Transistorelement (SATR1, SATR4), die zum Empfangen des ersten Steuerspannungssignals (VC) ausgebildet sind, und – ein zweites und ein drittes Transistorelement (SATR2, SATR3), die zum Empfangen eines unsymmetrischen Zwischentaktsignals (CLK1) und zum Ausgeben eines internen Taktsignals (CCLK1) ausgebildet sind.Duty cycle correction circuit according to one of claims 21 to 23, characterized in that the first and / or the second amplifier circuit ( 1025a . 1025b ) comprises: a first and a fourth transistor element (SATR1, SATR4) configured to receive the first control voltage signal (VC), and a second and a third transistor element (SATR2, SATR3) adapted to receive an unbalanced intermediate clock signal (CLK1 ) and for outputting an internal clock signal (CCLK1). Tastverhältniskorrekturschaltkreis nach Anspruch 24, dadurch gekennzeichnet, dass ein Tastverhältnisfehler des unsymmetrischen Zwischentaktsignals (CLK1) in Reaktion auf einen Spannungswert des ersten Steuerspannungssignals (VC1) eingestellt ist, wobei das Tastverhältnis des internen Taktsignals (CCLK1) normalisiert ist.Duty cycle correction circuit according to claim 24, characterized in that a Duty ratio error of the unbalanced intermediate clock signal (CLK1) is set in response to a voltage value of the first control voltage signal (VC1), wherein the duty cycle of the internal clock signal (CCLK1) is normalized. Tastverhältniskorrekturschaltkreis nach einem der Ansprüche 21 bis 25, gekennzeichnet durch: – einen dritten Verstärkerschaltkreis (1025c), der zum Empfangen eines dritten unsymmetrischen Zwischentaktsignals (CLK3) und zum Ausgeben eines dritten internen Taktsignals (CCLK3) ausgebildet ist, und – einen vierten Verstärkerschaltkreis (1025d), der zum Empfangen eines vierten unsymmetrischen Zwischentaktsignals (CLK4) und zum Ausgeben eines vierten internen Taktsignals (CCLK4) ausgebildet ist, – wobei die Ladungspumpe (1030) zum Empfangen des ersten, des zweiten, des dritten und des vierten internen Taktsignals (CCLK1~CCLK4) ausgebildet ist, – das erste Steuerspannungssignals (VC) auf dem ersten, dem zweiten, dem dritten und dem vierten internen Taktsignal (CCLK1~CCLK4) basiert, und – der erste, der zweite, der dritte und der vierte Verstärkerschaltkreis (1025a~1025d) in Reaktion auf das erste Steuerspannungssignal (VC) ein Tastverhältnis des ersten, des zweiten, des dritten bzw. des vierten unsymmetrischen Zwischentaktsignals (CLK1~CLK4) einstellen.Duty cycle correction circuit according to one of Claims 21 to 25, characterized by: - a third amplifier circuit ( 1025C ) configured to receive a third unbalanced intermediate clock signal (CLK3) and to output a third internal clock signal (CCLK3), and - a fourth amplifier circuit ( 1025d ), which is designed to receive a fourth unbalanced intermediate clock signal (CLK4) and to output a fourth internal clock signal (CCLK4), - the charge pump ( 1030 ) for receiving the first, the second, the third and the fourth internal clock signal (CCLK1 ~ CCLK4), - the first control voltage signal (VC) on the first, the second, the third and the fourth internal clock signal (CCLK1 ~ CCLK4) and the first, second, third and fourth amplifier circuits (1025a ~ 1025d), in response to the first control voltage signal (VC), have a duty ratio of the first, second, third and fourth single ended intermediate clock signals (CLK1~CLK4 ) to adjust. Tastverhältniskorrekturschaltkreis nach Anspruch 26, dadurch gekennzeichnet, dass eine Korrektur der Tastverhältnisse des ersten, des zweiten, des dritten und des vierten internen Taktsignals (CCLK1 bis CCLK4) auf dem ersten Steuerspannungssignal (VC) basiert.Duty cycle correction circuit according to claim 26, characterized in that a correction of the duty cycles of the first, the second, the third and the fourth internal clock signal (CCLK1 to CCLK4) based on the first control voltage signal (VC). Verfahren zum Erzeugen eines Taktsignals mit den Schritten: – Erzeugen eines ersten und eines zweiten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1, CLK2, CLKB2), – Eingeben des ersten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1) in einen ersten Verstärkerschaltkreis (625a), um ein erstes Paar von internen Taktsignalen (CCLK1, CCLKB1) zu erzeugen, – Eingeben des zweiten Paars von differentiellen Zwischentaktsignalen (CLK2, CLKB2) in einen zweiten Verstärkerschaltkreis (625b), um ein zweites Paar von internen Taktsignalen (CCLK2, CCLKB2) zu erzeugen, – Eingeben des ersten und des zweiten Paars von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) in eine Ladungspumpe (630), um ein Steuerspannungssignal (VC, VCB) basierend auf dem ersten und dem zweiten Paar von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) zu erzeugen, und – Eingeben des Steuerspannungssignals (VC, VCB) in den ersten und/oder den zweiten Verstärkerschaltkreis (625a, 625b), um ein Tastverhältnis des ersten bzw. des zweiten Paars von differentiellen Zwischentaktsignalen (CLK1, CLKB1, CLK2, CLKB2) einzustellen.A method of generating a clock signal comprising the steps of: generating first and second pairs of differential intermediate clock signals (CLK1, CLKB1, CLK2, CLKB2), inputting the first pair of differential intermediate clock signals (CLK1, CLKB1) into a first amplifier circuit ( 625a ) to generate a first pair of internal clock signals (CCLK1, CCLKB1), inputting the second pair of differential intermediate clock signals (CLK2, CLKB2) into a second amplifier circuit (FIG. 625b ) to generate a second pair of internal clock signals (CCLK2, CCLKB2), inputting the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2) into a charge pump ( 630 ) to generate a control voltage signal (VC, VCB) based on the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2), and inputting the control voltage signal (VC, VCB) into the first and / or the second second amplifier circuit ( 625a . 625b ) to set a duty ratio of the first and second pairs of differential intermediate clock signals (CLK1, CLKB1, CLK2, CLKB2). Verfahren nach Anspruch 28, gekennzeichnet durch ein Korrigieren der Tastverhältnisse des ersten und des zweiten Paars von internen Taktsignalen (CCLK1, CCLKB1, CCLK2, CCLKB2) basierend auf dem Steuerspannungssignal (VC, VCB).The method of claim 28, characterized by correcting the duty cycles of the first and second pairs of internal clock signals (CCLK1, CCLKB1, CCLK2, CCLKB2) based on the control voltage signal (VC, VCB).
DE102006051284A 2005-10-26 2006-10-25 Duty cycle correction circuit, integrated circuit, phase locked loop circuit, delay locked loop circuit, memory device and method for generating a clock signal Active DE102006051284B4 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2005-0101490 2005-10-26
KR1020050101490A KR100712537B1 (en) 2005-10-26 2005-10-26 Clock generating circuit
US11/496,447 US7567106B2 (en) 2005-10-26 2006-08-01 Duty cycle correction circuit, clock generation circuits, semiconductor devices using the same, and method for generating clock signal
US11/496,447 2006-08-01

Publications (2)

Publication Number Publication Date
DE102006051284A1 DE102006051284A1 (en) 2007-06-21
DE102006051284B4 true DE102006051284B4 (en) 2011-06-16

Family

ID=38089623

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006051284A Active DE102006051284B4 (en) 2005-10-26 2006-10-25 Duty cycle correction circuit, integrated circuit, phase locked loop circuit, delay locked loop circuit, memory device and method for generating a clock signal

Country Status (2)

Country Link
JP (1) JP5000265B2 (en)
DE (1) DE102006051284B4 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956771B1 (en) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 DLL Clock Generation Circuit
KR100940836B1 (en) 2008-06-04 2010-02-04 주식회사 하이닉스반도체 Duty Cycle Correction Circuit of Semiconductor Memory Apparatus
KR20140112927A (en) 2013-03-15 2014-09-24 삼성전자주식회사 Digital duty cycle correction circuit
US9602082B2 (en) * 2015-07-30 2017-03-21 Xilinx, Inc. Offset insensitive quadrature clock error correction and duty cycle calibration for high-speed clocking

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572158A (en) * 1994-02-15 1996-11-05 Rambus, Inc. Amplifier with active duty cycle correction
WO2001001266A1 (en) * 1999-06-29 2001-01-04 Analog Devices, Inc. Digital delay locked loop with output duty cycle matching input duty cycle
US20030111705A1 (en) * 2001-12-18 2003-06-19 Hee-Young Seo Phase splitter circuit with clock duty/skew correction function
US20040189364A1 (en) * 2003-03-28 2004-09-30 Woo-Jin Lee Integrated circuit devices having improved duty cycle correction and methods of operating the same
US6833743B2 (en) * 2002-10-29 2004-12-21 Gong Gu Adjustment of a clock duty cycle

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3345200B2 (en) * 1994-12-20 2002-11-18 ローム株式会社 Phase circuit and color signal processing circuit using the same
JP3345209B2 (en) * 1995-02-20 2002-11-18 ローム株式会社 Multiplier circuit
US6690218B2 (en) * 2002-04-18 2004-02-10 Qualcomm Inc. Method of performing duty cycle correction
KR100540485B1 (en) * 2003-10-29 2006-01-10 주식회사 하이닉스반도체 Duty compensation voltage generator and the method thereof
JP2006065735A (en) * 2004-08-30 2006-03-09 Kyocera Mita Corp System for recognizing character
JP4428246B2 (en) * 2005-02-03 2010-03-10 エルピーダメモリ株式会社 Duty detection circuit and duty detection method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572158A (en) * 1994-02-15 1996-11-05 Rambus, Inc. Amplifier with active duty cycle correction
WO2001001266A1 (en) * 1999-06-29 2001-01-04 Analog Devices, Inc. Digital delay locked loop with output duty cycle matching input duty cycle
US20030111705A1 (en) * 2001-12-18 2003-06-19 Hee-Young Seo Phase splitter circuit with clock duty/skew correction function
US6833743B2 (en) * 2002-10-29 2004-12-21 Gong Gu Adjustment of a clock duty cycle
US20040189364A1 (en) * 2003-03-28 2004-09-30 Woo-Jin Lee Integrated circuit devices having improved duty cycle correction and methods of operating the same

Also Published As

Publication number Publication date
DE102006051284A1 (en) 2007-06-21
JP2007124661A (en) 2007-05-17
JP5000265B2 (en) 2012-08-15

Similar Documents

Publication Publication Date Title
DE60107743T2 (en) Setting the clock rate of a periodic signal with rising and falling edge DLL
DE602004004533T2 (en) PHASE MIXING WITH DELAYED CONTROL CIRCUIT
DE10253879B4 (en) Phase detector and method for clock signal phase difference compensation
DE102011088719B4 (en) Digital phase locked loop system and method
DE10336300B4 (en) Delay control circuit with duty cycle correction and associated correction method
DE10252491B4 (en) Delay-locked loop circuit and method
DE10300690B4 (en) Digital DLL device for correcting the duty cycle and its method
DE69633539T2 (en) Clock distribution circuit
DE60314415T2 (en) Phase locked loop with a charge pump and interference suppression improvement of the power supply
DE102008008050B4 (en) Digital delay line based frequency synthesizer
DE3850793T2 (en) Phase comparator circuit.
DE602004006418T2 (en) RUNNING CIRCUIT FOR A DELAY RULE
DE102005027452B4 (en) Digital duty cycle corrector
DE19912967B4 (en) Delay locked loop circuit and control method therefor
DE102007016318B4 (en) Load cycle corrector and method for correcting the load cycle of a signal
DE10214304A1 (en) Signal production device for production of two clock signals with a predetermined distance between corresponding signal flanks comprises two signal paths with time delay devices and control signal generators
DE102005016299A1 (en) Tastverhältniskorrektur
DE102004002437B4 (en) Delay control circuit, integrated circuit and operating method
DE102006054763A1 (en) Differential amplifier, phase and delay locked loop device and differential amplification method
DE102006051284B4 (en) Duty cycle correction circuit, integrated circuit, phase locked loop circuit, delay locked loop circuit, memory device and method for generating a clock signal
DE102010031562B4 (en) Charge pump with low charge injection and low cycle time
DE102006002473B4 (en) Duty cycle corrector
DE102007006374B3 (en) Digital data buffer
DE102005051610B4 (en) Delay locked loop circuit for correcting off-chip driver load distortion
DE10312260A1 (en) Delay locked loop, which has an edge detector and a fixed delay

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20110917