DE102006042115B4

DE102006042115B4 - Circuit arrangement and method for operating a circuit arrangement

Info

Publication number: DE102006042115B4
Application number: DE102006042115.9A
Authority: DE
Inventors: Johannes Fellner; Peter Bösmüller
Original assignee: Ams AG
Current assignee: Ams Osram AG
Priority date: 2006-09-07
Filing date: 2006-09-07
Publication date: 2018-02-08
Anticipated expiration: 2026-09-08
Also published as: DE102006042115A1; WO2008028853A1

Abstract

Schaltungsanordnung, umfassend – eine Steuerschaltung (400), – eine Speicherkette (500), umfassend eine erste Mehrzahl n von Speicherschaltungen (501, 511, 521, 531), bei der zumindest eine der Speicherschaltungen (501, 511, 521, 531) – eine nicht-flüchtige Speicherzelle (502, 512, 522, 532), – einen ersten Verstärker (11), – einen Eingang (503, 504, 507, 513, 514, 517, 523, 524, 527, 533, 534, 537), welcher einen Dateneingang (503, 513, 523, 533) umfasst, und – einen ersten Ausgang (505, 515, 525, 535) zur Abgabe eines Ausgangssignals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) umfasst und der Dateneingang (503) der ersten Speicherschaltung (501) mit einem Ausgang (413) der Steuerschaltung (400) gekoppelt ist, wobei zumindest zwei Speicherschaltungen (501, 511, 521, 531) in Serie geschaltet sind und jeweils der Dateneingang (513, 523, 533) einer weiteren Speicherschaltung (511, 521, 531) mit einem zweiten Ausgang (506, 516, 526) der jeweils vorgeschalteten Speicherschaltung (501, 511, 521) gekoppelt ist und wobei die nicht-flüchtige Speicherzelle (502, 512, 522, 532) zwischen einen Versorgungsanschluss (12) des ersten Verstärkers (11) und einen Verbindungsknoten (2) geschaltet ist, der mit einem Versorgungsspannungsanschluss (9) gekoppelt ist, – einen Datenbus (597), der mit den ersten Ausgängen (505, 515, 525, 535) der Speicherschaltungen (501, 511, 521, 531) zur Abgabe der Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an den Datenbus (597) gekoppelt ist und der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist, – einen bidirektionalen Anschluss (300), einen Schalter (600) und eine Verbindung (601), wobei die letzte Speicherschaltung (531) einen seriellen Datenausgang (598) umfasst, an dem ein serielles Datensignal (REGOUT) bereitgestellt wird, wobei an dem seriellen Datenausgang (598) die Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) seriell abgreifbar sind, wobei eine Betriebsart das parallele Auslesen der nicht flüchtigen Speicherzellen (502, 512, 522, 532) der Speicherschaltungen (501, 511, 521, 531) und eine weitere Betriebsart das serielle Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) in Form des ...Circuit arrangement, comprising a control circuit (400), a memory chain (500) comprising a first plurality n of memory circuits (501, 511, 521, 531) in which at least one of the memory circuits (501, 511, 521, 531), a non-volatile memory cell (502, 512, 522, 532), - a first amplifier (11), - an input (503, 504, 507, 513, 514, 517, 523, 524, 527, 533, 534, 537 ), which comprises a data input (503, 513, 523, 533), and - a first output (505, 515, 525, 535) for outputting an output signal (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) and the data input (503) the first memory circuit (501) is coupled to an output (413) of the control circuit (400), wherein at least two memory circuits (501, 511, 521, 531) are connected in series and in each case the data input (513, 523, 533) of a further Memory circuit (511, 521, 531) having a second output (506, 516, 526) of the respective upstream memory circuit (501, 511, 521) and wherein the non-volatile memory cell (502, 512, 522, 532) is connected between a supply terminal (12) of the first amplifier (11) and a connection node (2) connected to a supply voltage terminal (9), - a data bus (597) connected to the first outputs (505, 515, 525, 535) of the memory circuits (501, 511, 521, 531) for outputting the output signals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 ) is coupled to the data bus (597) and is implemented as a parallel bus with the first plurality n of lines, - a bidirectional terminal (300), a switch (600) and a connection (601), the last memory circuit (531) a serial data output (598), at which a serial data signal (REGOUT) is provided, wherein at the serial data output (598) the output signals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) are serially tapped, wherein a mode of parallel readout the non-volatile memory cells (502, 512, 522, 532) of the memory circuits (501, 511, 521, 531) and another mode of serial readout of the non-volatile memory cells (502, 512, 522, 532) in the form of .. ,

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Steuerschaltung und einer Speicherkette, eine Verwendung der Schaltungsanordnung und ein Verfahren zum Betrieb einer Schaltungsanordnung.The present invention relates to a circuit arrangement having a control circuit and a memory chain, a use of the circuit arrangement and a method for operating a circuit arrangement.

Ein Speicher kann nicht-flüchtige Speicherzellen aufweisen und Daten wie Seriennummern oder Trimmeinstellungen von analogen Schaltungen in einem Halbleiterkörper speichern.A memory may include nonvolatile memory cells and store data such as serial numbers or trim settings of analog circuits in a semiconductor body.

Das Dokument US 5,384,746 A zeigt einen Schaltkreis und ein Verfahren zum Speichern und wiedergewinnen von Daten. Der Schaltkreis verwendet zum Speichern eine Sicherung, englisch fuse.The document US 5,384,746 A shows a circuit and a method for storing and retrieving data. The circuit uses a fuse, English fuse, to store.

Dokument US 2006/0048027 A1 beschreibt ein Halbleiterbauelement mit mehreren Flip-Flop-Schaltkreisen, die in Serie geschaltet sind. Die Flip-Flop-Schaltkreise weisen jeweils ein nicht-flüchtiges Element, einen Eingangsdatenanschluss und einen Ausgangsdatenanschluss auf.document US 2006/0048027 A1 describes a semiconductor device having a plurality of flip-flop circuits connected in series. The flip-flop circuits each have a nonvolatile element, an input data terminal, and an output data terminal.

Dokument US 6,373,771 B1 erläutert einen integrierten Speicher mit einer Sicherung und ein Schieberegister. Eine Schaltung umfasst eine Bank von Speichern und einen Datenbus. Ein Speicher umfasst ein Element mit zwei Zuständen, das als Sicherung realisiert ist, einen Eingang und einen Ausgang. Der Datenbus ist als Parallelbus realisiert und ist an die Ausgänge der Speicher angeschlossen.document US 6,373,771 B1 explains a built-in memory with a fuse and a shift register. A circuit comprises a bank of memories and a data bus. A memory comprises a two-state element implemented as a fuse, an input and an output. The data bus is implemented as a parallel bus and is connected to the outputs of the memory.

Dokument WO 02/33707 A2 beschreibt ein flächeneffizientes Verfahren zum Programmieren elektrischer Sicherungen. Eine Schaltung umfasst ein Schieberegister mit Speichern. Eine Taktleitung ermöglicht jedem Speicher des Schieberegisters, Daten zwischen den Speichern zu übertragen. Daten werden dem Schieberegister an einem ersten Speicher durch eine Datenleitung zugeführt. Die Speicher des Schieberegisters sind jeweils mit einer Sicherung verbunden. Der Zustand einer Sicherung wird über einen Auslesetransistor dem Speicher zugeleitet.document WO 02/33707 A2 describes an area-efficient method for programming electrical fuses. A circuit comprises a shift register with memories. A clock line allows each memory of the shift register to transfer data between the memories. Data is supplied to the shift register at a first memory through a data line. The memories of the shift register are each connected to a fuse. The state of a fuse is fed to the memory via a readout transistor.

Dokument US 2006/0039210 A1 befasst sich mit dem Reparieren einer Speicheradresse, ohne eine Sicherung zu verwenden. Dabei wird eine Vielzahl von Sicherungselementen über eine Vielzahl von Sicherungsspeichern parallel an ein weiteres Schaltungsteil angeschlossen.document US 2006/0039210 A1 is about repairing a memory address without using a backup. In this case, a plurality of fuse elements via a plurality of fuse memories connected in parallel to another circuit part.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung sowie ein Verfahren zum Betrieb einer Schaltungsanordnung bereitzustellen, die mehr als ein Bit speichern können und flexibel einsetzbar sind.The object of the present invention is to provide a circuit arrangement and a method for operating a circuit arrangement which can store more than one bit and can be used flexibly.

Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 11 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.This object is achieved with the subject matter of patent claim 1 and the method according to claim 11. Further developments and refinements are the subject matter of the dependent claims.

In verschiedenen Ausführungsformen umfasst eine Schaltungsanordnung eine Steuerschaltung und eine Speicherkette, die mit der Steuerschaltung gekoppelt ist. Die Speicherkette umfasst eine erste Mehrzahl n von Speicherschaltungen. Zumindest eine Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen umfasst eine nicht-flüchtige Speicherzelle, einen Eingang, welcher einen Dateneingang umfasst, sowie einen ersten Ausgang. Die Steuerschaltung ist mit dem Dateneingang der ersten Speicherschaltung verbunden. Zumindest zwei Speicherschaltungen sind in Serie geschaltet. Jeweils der Dateneingang einer weiteren Speicherschaltung ist mit einem zweiten Ausgang der jeweils vorgeschalteten Speicherschaltung gekoppelt.In various embodiments, circuitry includes a control circuit and a memory chain coupled to the control circuit. The memory chain comprises a first plurality n of memory circuits. At least one memory circuit of the first plurality n of memory circuits comprises a non-volatile memory cell, an input which comprises a data input, and a first output. The control circuit is connected to the data input of the first memory circuit. At least two memory circuits are connected in series. In each case the data input of a further memory circuit is coupled to a second output of the respective upstream memory circuit.

Die Schaltungsanordnung umfasst einen Datenbus, der mit den ersten Ausgängen der Speicherschaltungen zur Abgabe der Ausgangssignale an den Datenbus gekoppelt ist und der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist.The circuit arrangement comprises a data bus, which is coupled to the first outputs of the memory circuits for outputting the output signals to the data bus and which is realized as a parallel bus with the first plurality n of lines.

Die letzte Speicherschaltung umfasst einen seriellen Datenausgang, an dem ein serielles Datensignal bereitgestellt wird, wobei an dem seriellen Datenausgang die Ausgangssignale seriell abgreifbar sind. Eine Betriebsart ist das parallele Auslesen der nicht-flüchtigen Speicherzellen der Speicherschaltungen und eine weitere Betriebsart ist das serielle Auslesen der nicht-flüchtigen Speicherzellen in Form des seriellen Datensignals an dem seriellen Datenausgang.The last memory circuit comprises a serial data output to which a serial data signal is provided, wherein the output signals can be tapped serially at the serial data output. One mode of operation is the parallel readout of the nonvolatile memory cells of the memory circuits, and another mode is the serial readout of the nonvolatile memory cells in the form of the serial data signal at the serial data output.

Die Steuerschaltung stellt Informationen ausgangsseitig bereit, die der Speicherkette zugeleitet werden. Die bereitgestellten Informationen werden den Speicherschaltungen zugeführt. Zumindest eine Speicherschaltung stellt an dem jeweiligen ersten Ausgang das Ausgangssignal bereit.The control circuit provides information on the output side, which are supplied to the memory chain. The information provided is supplied to the memory circuits. At least one memory circuit provides the output signal at the respective first output.

Es ist ein Vorteil der Schaltungsanordnung, dass mit der Mehrzahl n von Speicherschaltungen eine Mehrzahl n von nichtflüchtigen Speicherzellen betreibbar und damit eine größere Datenmenge als 1 Bit speicherbar ist. Die erste Mehrzahl n ist flexibel an die zu speichernde Datenmenge anpassbar. Es ist ein Vorteil der Schaltungsanordnung, dass die notwendigen Funktionen für die Speicherschaltungen in einer Steuerschaltung zusammengefasst sind.It is an advantage of the circuit arrangement that a plurality n of nonvolatile memory cells can be operated with the plurality n of memory circuits and thus a larger amount of data than 1 bit can be stored. The first plurality n is flexibly adaptable to the amount of data to be stored. It is an advantage of the circuit arrangement that the necessary functions for the memory circuits are combined in a control circuit.

In einer Ausführungsform können die bereitgestellten Informationen den Speicherschaltungen in serieller Form zugeleitet werden. Alternativ können diese in paralleler Form den Speicherschaltungen zugeführt werden. Bevorzugt können die Informationen teils in serieller Form und teils in paralleler Form den Speicherschaltungen zugeleitet werden.In one embodiment, the information provided may be supplied to the memory circuits in serial form. Alternatively, these may be in parallel form the memory circuits be supplied. Preferably, the information may be forwarded to the memory circuits partly in serial form and partly in parallel form.

Der Eingang zumindest einer Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen umfasst den Dateneingang, einen Takteingang und einen Steuereingang. Die Steuerschaltung ist mit dem Dateneingang des Eingangs der ersten Speicherschaltung verbunden.The input of at least one memory circuit of the first plurality n of memory circuits comprises the data input, a clock input and a control input. The control circuit is connected to the data input of the input of the first memory circuit.

Der Dateneingang kann mehrere Leitungen aufweisen. Bevorzugt umfasst der Dateneingang eine Leitung.The data input can have multiple lines. Preferably, the data input comprises a line.

Der Takteingang kann bevorzugt eine Leitung aufweisen. Der Takteingang wird mit einem Taktsignal beaufschlagt.The clock input may preferably have a line. The clock input is supplied with a clock signal.

Der Steuereingang kann eine Leitung aufweisen. Bevorzugt umfasst der Steuereingang mehrere Leitungen. Ein Steuersignal wird dem Steuereingang zugeleitet. Bevorzugt umfasst das Steuersignal mehrere Signale.The control input can have a line. The control input preferably comprises a plurality of lines. A control signal is supplied to the control input. Preferably, the control signal comprises a plurality of signals.

Zumindest eine Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen umfasst die nicht-flüchtige Speicherzelle, den Dateneingang, den Takteingang und den Steuereingang sowie den ersten Ausgang. Zumindest eine Speicherschaltung kann bedeuten, dass genau eine Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen dies umfasst oder alternativ dass mehrere Speicherschaltungen aus der ersten Mehrzahl n von Speicherschaltungen jeweils dies umfassen. Bevorzugt bedeutet dies, dass jede Speicherschaltung aus der ersten Mehrzahl der Speicherschaltungen dies umfasst.At least one memory circuit of the first plurality n of memory circuits comprises the non-volatile memory cell, the data input, the clock input and the control input and the first output. At least one memory circuit may mean that exactly one memory circuit of the first plurality n of memory circuits comprises this or alternatively that a plurality of memory circuits of the first plurality n of memory circuits each comprise this. This preferably means that each memory circuit of the first plurality of memory circuits comprises this.

In einer Ausführungsform werden das Steuersignal beziehungsweise die mehreren Signale des Steuersignals von der Steuerschaltung parallel an die Mehrzahl n der Speicherschaltungen gegeben. Es ist ein Vorteil der seriellen Anordnung der Speicherschaltung, dass nur eine geringe Anzahl von Steuer- und Datenleitungen benötigt wird, die unabhängig von der ersten Mehrzahl n der Speicherschaltungen sind.In one embodiment, the control signal or signals of the control signal from the control circuit are given in parallel to the plurality n of the memory circuits. It is an advantage of the serial arrangement of the memory circuit that only a small number of control and data lines are required, which are independent of the first plurality n of the memory circuits.

In einer Ausführungsform wird das Taktsignal dem Takteingang der ersten Speicherschaltung zugeführt. In einer Weiterbildung der Ausführungsform wird das Taktsignal mindestens einer weiteren Speicherschaltung zugeleitet. Bevorzugt wird das Taktsignal jeder Speicherschaltung zugeführt. Das Taktsignal kann von der Steuerschaltung bereitgestellt werden.In one embodiment, the clock signal is supplied to the clock input of the first memory circuit. In a development of the embodiment, the clock signal is fed to at least one further memory circuit. Preferably, the clock signal is supplied to each memory circuit. The clock signal may be provided by the control circuit.

In einer Ausführungsform stellt die Steuerschaltung ein erstes Datensignal bereit, das dem Dateneingang der ersten Speicherschaltung zugeleitet wird. Die erste Speicherschaltung gibt ein zweites Datensignal an dem zweiten Ausgang der ersten Speicherschaltung ab. Dabei erzeugt die erste Speicherschaltung das zweite Datensignal in Abhängigkeit von dem Taktsignal und von dem ersten Datensignal und den parallel an allen Speicherschaltungen anliegenden Steuersignalen. Die zweite und eine weitere Speicherschaltung gibt jeweils an dem zweiten Ausgang ein drittes beziehungsweise weiteres Datensignal ab, das in Abhängigkeit von einem Datensignal, den Steuersignalen und dem Taktsignal bereitgestellt wird, das dem Dateneingang der zweiten beziehungsweise weiteren Speicherschaltung zugeführt wird. Mit Vorteil kann somit ein Datensignal von der ersten Speicherschaltung bis zur letzten Speicherschaltung durchgeschleift werden.In one embodiment, the control circuit provides a first data signal which is supplied to the data input of the first memory circuit. The first memory circuit outputs a second data signal at the second output of the first memory circuit. In this case, the first memory circuit generates the second data signal as a function of the clock signal and of the first data signal and the control signals applied in parallel to all the memory circuits. The second and one further memory circuit emit at the second output a third or further data signal, which is provided as a function of a data signal, the control signals and the clock signal, which is supplied to the data input of the second or further memory circuit. Advantageously, a data signal can thus be looped through from the first memory circuit to the last memory circuit.

Das Taktsignal kann dazu eingesetzt werden, die Weitergabe des Datensignals von einer Speicherschaltung zur nächsten Speicherschaltung zu triggern.The clock signal may be used to trigger the propagation of the data signal from one memory circuit to the next memory circuit.

In einer Weiterbildung weist eine der letzten Speicherschaltungen einen Signalausgang auf. An diesem wird ein Abarbeitungssignal bereitgestellt. Der Signalausgang ist mit der Steuerschaltung verbunden, der das Abarbeitungssignal zugeführt wird. Es ist ein Vorteil dieser Ausführungsform, dass die Steuerschaltung unabhängig von der Anzahl der von ihr anzusteuernden Speicherschaltungen realisiert werden kann. Die Schaltungsanordnung ist somit mit Vorteil sehr flexibel an die zu speichernde Datenmenge anpassbar.In a further development, one of the last memory circuits has a signal output. At this a processing signal is provided. The signal output is connected to the control circuit to which the processing signal is supplied. It is an advantage of this embodiment that the control circuit can be realized independently of the number of memory circuits to be driven by it. The circuit arrangement is thus very flexible adaptable to the amount of data to be stored with advantage.

In einer Ausführungsform umfasst die Steuerschaltung eine Ablaufsteuerung. Die Ablaufsteuerung kann einen Mikroprozessor aufweisen. Alternativ kann die Ablaufsteuerung als Logikschaltung realisiert sein. Bevorzugt ist die Ablaufsteuerung als Finite State Machine realisiert, so dass Aufwand und Flächenbedarf für die Steuerschaltung gering gehalten sind.In one embodiment, the control circuit comprises a flow control. The scheduler may include a microprocessor. Alternatively, the sequence control can be realized as a logic circuit. Preferably, the sequence control is implemented as a finite state machine, so that the outlay and area required for the control circuit are kept low.

Ein Oszillator zur Abgabe eines internen Taktsignals kann über einen Multiplexer mit der Ablaufsteuerung gekoppelt sein. Das interne Taktsignal kann alternativ von einer externen Taktquelle bereitgestellt werden.An oscillator for outputting an internal clock signal may be coupled to the scheduler via a multiplexer. The internal clock signal may alternatively be provided by an external clock source.

In einer Weiterbildung umfasst die Schaltungsanordnung einen bidirektionalen Anschluss. Der bidirektionale Anschluss kann mit der Ablaufsteuerung und/oder mit der letzten Speicherschaltung und/oder mit der ersten Speicherschaltung verbunden sein. Bevorzugt ist der bidirektionale Anschluss mit allen Speicherzellen verbunden.In a development, the circuit arrangement comprises a bidirectional connection. The bidirectional terminal may be connected to the sequencer and / or to the last memory circuit and / or to the first memory circuit. Preferably, the bidirectional terminal is connected to all memory cells.

In einer Ausführungsform ist der bidirektionale Anschluss über einen zweiten Schalter mit einem ersten Anschluss der nichtflüchtigen Speicherzelle der ersten Speicherschaltung verbunden. In Abhängigkeit von den Steuer- und Datensignalen kann die Verbindung wirksam geschaltet sein. Die Verbindung ist bevorzugt niederohmig ausgelegt. Ein zweiter Anschluss der nicht-flüchtigen Speicherzelle der ersten Speicherschaltung kann über einen Programmiertransistor mit einem Bezugspotenzialanschluss verbunden sein. Es ist ein Vorteil dieser Anordnung, dass zwischen dem bidirektionalen Anschluss und dem Bezugspotenzialanschluss im Wesentlichen nur die nicht-flüchtige Speicherzelle der ersten Speicherschaltung geschaltet ist, so dass mittels eines Messgerätes, das von extern an den bidirektionalen Anschluss angeschlossen werden kann, ein Widerstandswert der nicht-flüchtigen Speicherzelle bestimmt werden kann. Alternativ kann der Widerstandswert an dem bidirektionalen Anschluss auch durch eine Messschaltung auf einem Halbleiterkörper bestimmt werden, der die Schaltungsanordnung umfasst. Es ist ein weiterer Vorteil, dass über diesen niederohmigen Zugang zu der nicht-flüchtigen Speicherzelle der ersten Speicherschaltung die nicht-flüchtige Speicherzelle programmiert werden kann. Die Programmierung kann mittels eines Programmierstroms, welcher dem bidirektionalen Anschluss zugeleitet wird, erfolgen.In one embodiment, the bidirectional terminal is the non-volatile via a second switch having a first terminal Memory cell of the first memory circuit connected. Depending on the control and data signals, the connection can be activated effectively. The compound is preferably designed low impedance. A second terminal of the non-volatile memory cell of the first memory circuit may be connected to a reference potential terminal via a programming transistor. It is an advantage of this arrangement that essentially only the non-volatile memory cell of the first memory circuit is connected between the bidirectional terminal and the reference potential terminal, so that by means of a measuring device which can be connected externally to the bidirectional terminal, a resistance value of not volatile memory cell can be determined. Alternatively, the resistance value at the bidirectional terminal can also be determined by a measuring circuit on a semiconductor body comprising the circuit arrangement. It is a further advantage that the non-volatile memory cell can be programmed via this low-resistance access to the non-volatile memory cell of the first memory circuit. The programming can take place by means of a programming current, which is supplied to the bidirectional connection.

In einer Weiterbildung sind die ersten Anschlüsse der nichtflüchtigen Speicherzellen miteinander verbunden und über den zweiten Schalter mit dem bidirektionalen Anschluss verbunden.In a development, the first terminals of the nonvolatile memory cells are connected to one another and connected via the second switch to the bidirectional terminal.

Der jeweilige zweite Anschluss der nicht-flüchtigen Speicherzelle ist jeweils über einen eigenen Programmiertransistor mit dem Bezugspotenzialanschluss verbunden. Somit kann über den jeweiligen Programmiertransistor ausgewählt werden, welche der nicht-flüchtigen Speicherzellen direkt mit dem bidirektionalen Anschluss verbunden wird, so dass ein Widerstandswert dieser nicht-flüchtigen Speicherzelle ermittelt oder die jeweilige nicht-flüchtige Speicherzelle mittels eines Programmierstroms programmiert werden kann.The respective second terminal of the non-volatile memory cell is in each case connected to the reference potential terminal via its own programming transistor. Thus, it can be selected via the respective programming transistor, which of the non-volatile memory cells is directly connected to the bidirectional terminal, so that a resistance value of this non-volatile memory cell can be determined or the respective non-volatile memory cell can be programmed by means of a programming current.

Die nicht-flüchtige Speicherzelle kann eine maskenprogrammierte Speicherzelle sein. Alternativ kann die nicht-flüchtige Speicherzelle eine reversibel programmierbare Speicherzelle umfassen. In einer weiteren alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als irreversibel programmierbare Speicherzelle realisiert sein.The non-volatile memory cell may be a mask-programmed memory cell. Alternatively, the nonvolatile memory cell may comprise a reversibly programmable memory cell. In a further alternative embodiment, the non-volatile memory cell can be realized as an irreversibly programmable memory cell.

Die nicht-flüchtige Speicherzelle kann als Widerstand realisiert sein, wobei ein Programmierstrom den Widerstandswert der nicht-flüchtigen Speicherzelle irreversibel vergrößert. Alternativ kann die nicht-flüchtige Speicherzelle eine Sicherung, englisch Fuse, sein, die mittels eines Laserstrahles programmiert wird. Bevorzugt ist die nicht-flüchtige Speicherzelle als Sicherung realisiert, die einen mittels eines Programmierstroms aufschmelzbaren Widerstand umfasst. Die nicht-flüchtige Speicherzelle kann einen Metall-Widerstand, einen Polysilizium-Widerstand oder einen kombinierten Polysilizium/Silizid-Widerstand aufweisen.The non-volatile memory cell may be realized as a resistor, wherein a programming current irreversibly increases the resistance value of the non-volatile memory cell. Alternatively, the non-volatile memory cell may be a fuse, English Fuse, which is programmed by means of a laser beam. Preferably, the non-volatile memory cell is realized as a fuse comprising a resistor which can be fused by means of a programming current. The non-volatile memory cell may include a metal resistor, a polysilicon resistor or a combined polysilicon / silicide resistor.

In einer alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als Antifuse-Element realisiert sein, wobei der Widerstandswert irreversibel mittels eines Programmierstroms verkleinerbar ist. In einer Ausführungsform kann das Antifuse-Element als Diode, insbesondere als Zenerdiode, realisiert sein.In an alternative embodiment, the non-volatile memory cell can be realized as an antifuse element, wherein the resistance value can be reduced irreversibly by means of a programming current. In one embodiment, the antifuse element can be realized as a diode, in particular as a Zener diode.

Die Schaltungsanordnung kann auf einem Halbleiterkörper ausgebildet sein. Sie kann in einer Bipolar-Integrationstechnik realisiert sein. Bevorzugt kann sie mittels Complementary Metal-Oxide-Semiconductor Integrationstechnik, abgekürzt CMOS-Integrationstechnik, hergestellt sein und als Feldeffekttransistoren realisierte Schalter und Transistoren aufweisen.The circuit arrangement can be formed on a semiconductor body. It can be implemented in a bipolar integration technique. Preferably, it can be produced by means of complementary metal-oxide-semiconductor integration technology, abbreviated CMOS integration technology, and can have switches and transistors realized as field-effect transistors.

Die Schaltungsanordnung kann zu einer dauerhaften Speicherung von Daten verwendet werden. Die Daten können eine Seriennummer oder eine Identifikationsnummer für den Halbleiterkörper umfassen. Alternativ kann die Schaltungsanordnung zur Speicherung einer Trimmeinstellung einer analogen Schaltung, insbesondere eines Analog/Digital- oder eines Digital/Analog-Wandlers, vorgesehen sein. Sie kann zum Reparieren eines Random Access Memory, abgekürzt RAM, mittels Zugreifen auf redundante Zellen oder Spalten anstelle defekter Zeilen oder Spalten dienen.The circuitry can be used for permanent storage of data. The data may include a serial number or an identification number for the semiconductor body. Alternatively, the circuit arrangement for storing a trim setting of an analog circuit, in particular an analog / digital or a digital / analog converter may be provided. It can be used to repair a Random Access Memory, abbreviated RAM, by accessing redundant cells or columns instead of broken rows or columns.

In verschiedenen Ausführungsformen sieht ein Verfahren zum Betrieb einer Schaltungsanordnung folgende Schritte vor: Ein erstes Datensignal wird an eine erste Speicherschaltung aus einer ersten Mehrzahl n von seriell geschalteten Speicherschaltungen zugeleitet. Die erste Speicherschaltung umfasst eine nicht-flüchtige Speicherzelle. Ein Steuersignal wird parallel der ersten Mehrzahl n der Speicherzellen zur Verfügung gestellt. Ein zweites Datensignal wird von der ersten Speicherschaltung an einem zweiten Ausgang bereitgestellt. Das zweite Datensignal wird in Abhängigkeit von dem Steuersignal und von dem ersten Datensignal erzeugt. Das zweite Datensignal wird der zweiten Speicherschaltung zugeleitet. Entsprechend stellt die zweite Speicherschaltung ein weiteres Datensignal an einem zweiten Ausgang der zweiten Speicherschaltung bereit, welches einer nachgeschalteten Speicherschaltung zugeleitet wird. Das weitere Datensignal wird in Abhängigkeit von dem zugeführten Steuersignal und dem vorangegangenen Datensignal erzeugt. Mit Vorteil werden somit die Datensignale von einer Speicherschaltung zur nächsten Speicherschaltung durchgeschleift.In various embodiments, a method for operating a circuit arrangement provides the following steps: A first data signal is supplied to a first memory circuit of a first plurality n of serially connected memory circuits. The first memory circuit comprises a non-volatile memory cell. A control signal is provided in parallel with the first plurality n of the memory cells. A second data signal is provided by the first memory circuit at a second output. The second data signal is generated in response to the control signal and from the first data signal. The second data signal is supplied to the second memory circuit. Accordingly, the second memory circuit provides a further data signal at a second output of the second memory circuit, which is supplied to a downstream memory circuit. The further data signal is generated as a function of the supplied control signal and the previous data signal. Advantageously, the data signals are thus looped through from one memory circuit to the next memory circuit.

Daten der Speicherschaltungen werden mittels Bereitstellen der ersten Mehrzahl n von an einem jeweiligen ersten Ausgang der Speicherschaltungen bereitgestellten Ausgangssignalen an einem internen Bus parallel ausgelesen. Der interne Bus ist als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert. Data of the memory circuits are read in parallel by providing the first plurality n of output signals provided at a respective first output of the memory circuits to an internal bus. The internal bus is realized as a parallel bus with the first plurality n of lines.

Daten der Speicherschaltungen werden mittels seriellem Bereitstellen der ersten Mehrzahl n von Ausgangssignalen an einem seriellen Datenausgang seriell ausgelesen. Die letzte Speicherschaltung umfasst den seriellen Datenausgang. Eine Betriebsart ist das parallele Auslesen der nicht-flüchtigen Speicherzellen der Speicherschaltungen und eine weitere Betriebsart ist das serielle Auslesen der nicht-flüchtigen Speicherzellen in Form eines seriellen Datensignals an dem seriellen Datenausgang.Data of the memory circuits are serially read out by serially providing the first plurality n of output signals at a serial data output. The last memory circuit comprises the serial data output. One mode is the parallel read out of the non-volatile memory cells of the memory circuits and another mode is the serial readout of the non-volatile memory cells in the form of a serial data signal at the serial data output.

In einer Ausführungsform wird ein Taktsignal der ersten Speicherschaltung zugeführt. Vorzugsweise wird das Taktsignal parallel allen Speicherschaltungen zugeführt. Das zweite Datensignal wird in Abhängigkeit von dem Steuersignal, dem ersten Datensignal und dem Taktsignal erzeugt.In one embodiment, a clock signal is supplied to the first memory circuit. Preferably, the clock signal is supplied in parallel to all the memory circuits. The second data signal is generated in response to the control signal, the first data signal and the clock signal.

In einer Ausführungsform werden das Steuersignal und das erste Datensignal von einer Steuerschaltung bereitgestellt. Das Steuersignal kann mehrere Signale umfassen. Das Taktsignal kann der Schaltungsanordnung von extern zugeleitet werden. Alternativ kann das Taktsignal als ein internes Taktsignal von der Steuerschaltung bereitgestellt werden.In one embodiment, the control signal and the first data signal are provided by a control circuit. The control signal may comprise a plurality of signals. The clock signal may be supplied externally to the circuitry. Alternatively, the clock signal may be provided as an internal clock signal from the control circuit.

Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.The invention will be explained in more detail below with reference to several embodiments with reference to FIGS. Functionally or functionally identical components carry the same reference numerals. Insofar as circuit parts or components correspond in their function, their description is not repeated in each of the following figures.

1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Steuerschaltung und einer Speicherkette, 1 shows an exemplary embodiment of a circuit arrangement with a control circuit and a memory chain,

2 zeigt eine beispielhafte Weiterbildung der Schaltungsanordnung und 2 shows an exemplary embodiment of the circuit arrangement and

3 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung mit einer nicht-flüchtigen Speicherzelle. 3 shows an exemplary embodiment of a memory circuit with a non-volatile memory cell.

1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Steuerschaltung 400 und einer Speicherkette 500. Die Steuerschaltung 400 weist eine Ablaufsteuerung 440 auf. Die Ablaufsteuerung 440 ist als Finite State Maschine FSM realisiert. Die Speicherkette 500 umfasst eine erste Mehrzahl n von in Serie geschalteten Speicherschaltungen 501, 511, 521, 531. In der beispielhaften Ausführungsform gemäß 1 ist die erste Mehrzahl n gleich 4. Die Ablaufsteuerung 440 ist über einen Ausgang 413 der Steuerschaltung 400 mit einem Dateneingang 503 eines Einganges der ersten Speicherschaltung 501 verbunden. Die Ablaufsteuerung ist über einen weiteren Ausgang 417 parallel mit den Steuereingängen 507, 517, 527, 537 der Eingänge der Speicherschaltungen 501, 511, 521, 531 verbunden. Die Verbindung des weiteren Ausgangs 417 zu den Steuereingängen 507, 517, 527, 537 umfasst mehrere Leitungen. Die Speicherschaltungen 501, 511, 521, 531 weisen jeweils eine nicht-flüchtige Speicherzelle 502, 512, 522, 532 auf. Der Eingang der ersten Speicherschaltung 501 umfasst darüber hinaus einen Takteingang 504 und einen Steuereingang 507. Die erste Speicherschaltung 501 weist einen ersten Ausgang 505 und einen zweiten Ausgang 506 auf, der mit einem Dateneingang 513 der zweiten Speicherschaltung 511 verbunden ist. Weiter umfasst der Eingang der zweiten Speicherschaltung 511 einen Takteingang 514 und einen Steuereingang 517. Die zweite Speicherschaltung 511 umfasst einen ersten Ausgang 515 und einen zweiten Ausgang 516, der mit einem Dateneingang 523 der nächstfolgenden Speicherschaltung 521 verbunden ist. Weiter umfasst der Eingang der dritten Speicherschaltung 521 einen Takteingang 524 und einen Steuereingang 527. Die dritte Speicherschaltung 521 umfasst einen ersten Ausgang 525 und einen zweiten Ausgang 526, der mit einem Dateneingang 533 der vierten Speicherschaltung 531, also der letzten Speicherschaltung verbunden ist. Weiter umfasst der Eingang der vierten Speicherschaltung 531 einen Takteingang 534 und einen Steuereingang 537. Die vierte Speicherschaltung 531 umfasst einen ersten Ausgang 535, einen Signalausgang 599, welcher mit der Ablaufsteuerung 440 der Steuerschaltung 400 gekoppelt ist, und einen seriellen Datenausgang 598. 1 shows an exemplary embodiment of a circuit arrangement with a control circuit 400 and a storage chain 500 , The control circuit 400 has a flow control 440 on. The flow control 440 is realized as finite state machine FSM. The storage chain 500 comprises a first plurality n of series-connected memory circuits 501 . 511 . 521 . 531 , In the exemplary embodiment according to 1 the first plurality n is equal to 4. The sequence control 440 is over an exit 413 the control circuit 400 with a data input 503 an input of the first memory circuit 501 connected. The sequence control is via another output 417 in parallel with the control inputs 507 . 517 . 527 . 537 the inputs of the memory circuits 501 . 511 . 521 . 531 connected. The connection of the further output 417 to the control inputs 507 . 517 . 527 . 537 includes several lines. The memory circuits 501 . 511 . 521 . 531 each have a non-volatile memory cell 502 . 512 . 522 . 532 on. The input of the first memory circuit 501 also includes a clock input 504 and a control input 507 , The first memory circuit 501 has a first exit 505 and a second exit 506 on that with a data input 513 the second memory circuit 511 connected is. Furthermore, the input of the second memory circuit comprises 511 a clock input 514 and a control input 517 , The second memory circuit 511 includes a first exit 515 and a second exit 516 that with a data input 523 the next memory circuit 521 connected is. Furthermore, the input of the third memory circuit comprises 521 a clock input 524 and a control input 527 , The third memory circuit 521 includes a first exit 525 and a second exit 526 that with a data input 533 the fourth memory circuit 531 , So the last memory circuit is connected. Furthermore, the input of the fourth memory circuit comprises 531 a clock input 534 and a control input 537 , The fourth memory circuit 531 includes a first exit 535 , a signal output 599 , which with the flow control 440 the control circuit 400 coupled, and a serial data output 598 ,

Die Ablaufsteuerung 440 stellt an dem Ausgang 413 ein erstes Datensignal S1 bereit, welches dem Dateneingang 503 des Eingangs der ersten Speicherschaltung 501 zugeleitet wird. Die Ablaufsteuerung 440 stellt an einem Ausgang 417 ein Steuersignal F1 bereit, das parallel den Steuereingängen 507, 517, 527, 537 der Speicherschaltungen 501, 511, 521, 531 zugeleitet wird. Den Takteingängen 504, 514, 524, 534 der Speicherschaltungen 501, 511, 521, 531 wird ein Taktsignal SCLK zugeleitet. An dem ersten Ausgang 505 der ersten Speicherschaltung 501 ist ein erstes Ausgangssignal DATAOUT1 abgreifbar. Die erste Speicherschaltung 501 erzeugt in Abhängigkeit von dem Steuersignal 507, dem ersten Datensignal S1 sowie dem Taktsignal SCLK ein zweites Datensignal S2, das über den zweiten Ausgang 506 der ersten Speicherschaltung 501 dem Dateneingang 513 der zweiten Speicherschaltung 511 zugeführt wird. An dem ersten Ausgang 515 der zweiten Speicherschaltung 511 ist ein zweites Ausgangssignal DATAOUT2 abgreifbar. Die zweite Speicherschaltung 511 stellt ein drittes Datensignal S3 an dem zweiten Ausgang 516 der zweiten Speicherschaltung 511 bereit. Das dritte Datensignal S3 wird in Abhängigkeit von dem Steuersignal F1, dem zweiten Datensignal S2 sowie dem Taktsignal SCLK erzeugt. In analoger Weise stellen die dritte und die vierte Speicherschaltung 521, 531 an ihren jeweiligen ersten Ausgängen 525, 535 ein drittes beziehungsweise viertes Ausgangssignal DATAOUT3, DATAOUT4 bereit. Die vierte Speicherschaltung 531 stellt an dem Signalausgang 599 ein Abarbeitungssignal REGLAST bereit, das der Ablaufsteuerung 440 in der Steuerschaltung 400 zugeleitet wird. Mit dem Signal REGLAST wird signalisiert, dass ein Befehl oder eine Dateninformation der letzten Speicherschaltung 531 zugeleitet wurde. Durch das Zuführen des Abarbeitungssignals REGLAST von der letzten Speicherschaltung 531 an die Steuerschaltung 400 erhält die Steuerschaltung 400 die Information, ob Daten oder ein Befehl durch die Speicherkette 500 durchgeschleift sind. Die vierte Speicherschaltung 531 stellt darüber hinaus an dem seriellen Datenausgang 598 ein serielles Datensignal REGOUT bereit, das die Daten des ersten bis zum vierten Ausgangssignal DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 umfasst. An dem seriellen Datenausgang 598 sind das erste bis zum vierten Ausgangssignal DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 seriell abgreifbar.The flow control 440 puts at the exit 413 a first data signal S1, which is the data input 503 the input of the first memory circuit 501 is forwarded. The flow control 440 puts at an exit 417 a control signal F1 ready in parallel to the control inputs 507 . 517 . 527 . 537 the memory circuits 501 . 511 . 521 . 531 is forwarded. The clock inputs 504 . 514 . 524 . 534 the memory circuits 501 . 511 . 521 . 531 a clock signal SCLK is supplied. At the first exit 505 the first memory circuit 501 a first output signal DATAOUT1 can be tapped off. The first memory circuit 501 generated in response to the control signal 507 , the first data signal S1 and the clock signal SCLK a second data signal S2, via the second output 506 the first memory circuit 501 the data input 513 the second memory circuit 511 is supplied. At the first exit 515 the second memory circuit 511 is a second one Output signal DATAOUT2 can be tapped off. The second memory circuit 511 provides a third data signal S3 at the second output 516 the second memory circuit 511 ready. The third data signal S3 is generated as a function of the control signal F1, the second data signal S2 and the clock signal SCLK. In an analogous way, the third and the fourth memory circuit 521 . 531 at their respective first outputs 525 . 535 a third or fourth output signal DATAOUT3, DATAOUT4 ready. The fourth memory circuit 531 puts at the signal output 599 a processing signal REGLAST ready, the flow control 440 in the control circuit 400 is forwarded. The signal REGLAST signals that an instruction or data information of the last memory circuit 531 was forwarded. By supplying the processing signal REGLAST from the last memory circuit 531 to the control circuit 400 receives the control circuit 400 the information, whether data or a command through the storage chain 500 are looped through. The fourth memory circuit 531 also puts on the serial data output 598 a serial data signal REGOUT comprising the data of the first to the fourth output signal DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4. At the serial data output 598 are the first to the fourth output DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 serially available.

Es ist ein Vorteil der Schaltungsanordnung gemäß 1, dass die Steuerschaltung 400 und die Speicherkette 500 unabhängig voneinander entworfen werden können. Die Steuerschaltung 400 ist dabei unabhängig von der Mehrzahl n von Speicherelementen in der Speicherkette 500.It is an advantage of the circuit arrangement according to 1 that the control circuit 400 and the storage chain 500 can be designed independently of each other. The control circuit 400 is independent of the plurality n of memory elements in the memory chain 500 ,

In einer alternativen Ausführungsform weist die vorletzte Speicherschaltung, also gemäß 1 die dritte Speicherschaltung 521, den Signalausgang 599 zum Bereitstellen des Abarbeitungssignals REGLAST auf.In an alternative embodiment, the penultimate memory circuit, ie according to 1 the third memory circuit 521 , the signal output 599 for providing the processing signal REGLAST.

2 zeigt eine beispielhafte Ausführungsform der Schaltungsanordnung, die eine Weiterbildung der 1 ist. Die Schaltungsanordnung kann die Steuerschaltung 400 und die Speicherkette 500 gemäß 1 umfassen. Die Steuerschaltung 400 weist zusätzlich zu der Ablaufsteuerung 440 eine Erkennungsschaltung 410 und einen Oszillator 430 auf. Die Erkennungsschaltung 410 ist mit der Ablaufsteuerung 440 verbunden. Der Oszillator 430 ist mit einem Eingang eines Signalumschalters 420, in Folge MUX-Gatter genannt, verbunden. Ein Ausgang des MUX-Gatters 420 ist an die Ablaufsteuerung 440 und an die zweiten Signaleingänge 504, 514, 524, 534 der Speicherschaltungen 501, 511, 521, 531 angeschlossen. Die Schaltungsanordnung 700 weist einen ersten Eingang 701 auf, der mit der Erkennungsschaltung 410 verbunden ist. Darüber hinaus weist die Schaltungsanordnung einen zweiten Eingang 702 auf, der mit einem weiteren Eingang des MUX-Gatters 420 und mit einem Eingang der Erkennungsschaltung 410 verbunden ist. Der erste und der zweite Eingang 701, 702 weisen jeweils einen Puffer zur Signalanpassung auf. Dieser Puffer kann als schaltungsinterner Puffer oder als Peripherie Zelle ausgeführt sein. 2 shows an exemplary embodiment of the circuit arrangement, which is a development of 1 is. The circuit arrangement may be the control circuit 400 and the storage chain 500 according to 1 include. The control circuit 400 indicates in addition to the flow control 440 a detection circuit 410 and an oscillator 430 on. The detection circuit 410 is with the flow control 440 connected. The oscillator 430 is with an input of a signal switch 420 , subsequently called the MUX gate. An output of the MUX gate 420 is to the flow control 440 and to the second signal inputs 504 . 514 . 524 . 534 the memory circuits 501 . 511 . 521 . 531 connected. The circuit arrangement 700 has a first entrance 701 on that with the detection circuit 410 connected is. In addition, the circuit arrangement has a second input 702 on top of that with another input of the mux gate 420 and with an input of the detection circuit 410 connected is. The first and the second entrance 701 . 702 each have a buffer for signal adaptation. This buffer can be implemented as an in-circuit buffer or as a peripheral cell.

Die Schaltungsanordnung 700 umfasst ferner einen bidirektionalen Anschluss 300, der an einem Ausgang 301 mit einem Eingang 403 der Ablaufsteuerung 440 und mit der Erkennungsschaltung 410 verbunden ist. Der serielle Datenausgang 598 der vierten Speicherschaltung 531 ist mit einem Eingang 302 des bidirektionalen Anschlusses 300 verbunden. Der bidirektionale Anschluss 300 weist einen Puffer 304, der dem Ausgang 301 vorgeschaltet ist, und einen weiteren Puffer 305 auf, der dem Eingang 302 nachgeschaltet ist. Ein Steuereingang 303 des bidirektionalen Anschlusses 300 ist mit einem Ausgang 411 der Ablaufsteuerung 440 verbunden. Eine Verbindung 601, die als gut leitender Pfad realisiert ist, koppelt den bidirektionalen Anschluss 300 über einen zweiten Schalter 600 mit den Analoganschlüssen 508 der Speicherschaltungen 501, 511, 521, 531. Die Verbindung 601 ist ohne Zwischenschaltung eines Puffers direkt von extern zugänglich. Ein Steuerausgang 402 der Ablaufsteuerung 440 ist mit einem Steuereingang des zweiten Schalters 600 verbunden. Ein nicht gezeigter Schaltungsteil der Schaltungsanordnung ist über einen internen Anschluss 401 mit der Ablaufsteuerung 440 verbunden. Die Ablaufsteuerung 440 ist über einen Ausgang 412 mit einem nicht gezeigten Schaltungsteil der Schaltungsanordnung verbunden. Die ersten Ausgänge 505, 515, 525, 535 der Speicherschaltungen 501, 511, 521, 531 sind über einen internen Datenbus 597 mit einem nicht gezeigten Schaltungsteil der Schaltungsanordnung verbunden. Der interne Datenbus 597 ist als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert.The circuit arrangement 700 further comprises a bi-directional connection 300 who is at an exit 301 with an entrance 403 the flow control 440 and with the detection circuit 410 connected is. The serial data output 598 the fourth memory circuit 531 is with an entrance 302 of the bidirectional connection 300 connected. The bidirectional connection 300 has a buffer 304 that's the exit 301 is upstream, and another buffer 305 on, the entrance 302 is downstream. A control input 303 of the bidirectional connection 300 is with an exit 411 the flow control 440 connected. A connection 601 , which is realized as a good conductive path, couples the bidirectional connection 300 via a second switch 600 with the analog connections 508 the memory circuits 501 . 511 . 521 . 531 , The connection 601 is directly accessible externally without the interposition of a buffer. A control output 402 the flow control 440 is with a control input of the second switch 600 connected. A not-shown circuit part of the circuit arrangement is via an internal terminal 401 with the flow control 440 connected. The flow control 440 is over an exit 412 connected to a circuit part, not shown, of the circuit arrangement. The first exits 505 . 515 . 525 . 535 the memory circuits 501 . 511 . 521 . 531 are via an internal data bus 597 connected to a circuit part, not shown, of the circuit arrangement. The internal data bus 597 is realized as a parallel bus with the first plurality n of lines.

Der Erkennungsschaltung 410 wird über den ersten Eingang 701 ein Betriebsartensignal MODE, über den zweiten Eingang 702 ein Signal CLK und über den dritten Eingang 703 ein Signal DATA zugeleitet. Die Erkennungsschaltung 410 erkennt aus diesen Signalen die einzustellende Betriebsart. Eine Betriebsart kann beispielsweise das parallele Auslesen der nicht-flüchtigen Speicherzellen 502, 512, 522, 532 der vier Speicherschaltungen 501, 511, 521, 531 bedeuten. Eine weitere Betriebsart kann beispielsweise das serielle Auslesen der nicht-flüchtigen Speicherzellen 502, 512, 522, 532 in Form des Signals REGOUT an dem seriellen Datenausgang 598 sein. Eine andere Betriebsart kann beispielsweise das Programmieren der nichtflüchtigen Speicherzellen 502, 512, 522, 532 über die Verbindung 601 und den zweiten Schalter 600 an den bidirektionalen Anschluss 300 bedeuten. Eine wieder andere Betriebsart kann beispielsweise das Anschließen einer der nicht-flüchtigen Speicherzellen 502, 512, 522, 532 ebenfalls über die Verbindung 601 und den zweiten Schalter 600 an den bidirektionalen Anschluss 300 zum Zwecke der Bestimmung des analogen Widerstandswertes der nicht flüchtigen Speicherelemente 502, 512, 522, 532 sein.The detection circuit 410 will be over the first entrance 701 a mode signal MODE, via the second input 702 a signal CLK and via the third input 703 a signal DATA is supplied. The detection circuit 410 recognizes from these signals the mode to be set. An operating mode can be, for example, the parallel readout of the non-volatile memory cells 502 . 512 . 522 . 532 of the four memory circuits 501 . 511 . 521 . 531 mean. Another mode, for example, the serial readout of the non-volatile memory cells 502 . 512 . 522 . 532 in the form of the signal REGOUT at the serial data output 598 be. Another mode of operation may be, for example, programming the nonvolatile memory cells 502 . 512 . 522 . 532 about the connection 601 and the second switch 600 to the bidirectional connection 300 mean. Another mode of operation may for example be the connection of one of the non-volatile memory cells 502 . 512 . 522 . 532 also about the connection 601 and the second switch 600 to the bidirectional connection 300 for the purpose of determining the analog resistance value of the non-volatile memory elements 502 . 512 . 522 . 532 be.

Ein Taktsignal CLK wird über den zweiten Eingang 702 einem Eingang des MUX-Gatters 420 zugeleitet. Der Oszillator 430 stellt ausgangsseitig ein internes Taktsignal ICLK bereit, das einem weiteren Eingang des MUX-Gatters 420 zugeleitet wird. Ein Taktsignal SCLK, das von dem MUX-Gatter 420 bereitgestellt wird, wird der Ablaufsteuerung 440 und den Takteingängen 504, 514, 524, 534 der Speicherschaltungen 501, 511, 521, 531 zugeleitet. Die Schaltung kann somit entweder mit dem externen Taktsignal CLK oder mit dem vom internen integrierten Oszillator 430 generierten Taktsignal ICLK betrieben werden.A clock signal CLK is via the second input 702 an input of the MUX gate 420 fed. The oscillator 430 On the output side, an internal clock signal ICLK is provided, which is another input of the MUX gate 420 is forwarded. A clock signal SCLK generated by the MUX gate 420 is provided, the flow control 440 and the clock inputs 504 . 514 . 524 . 534 the memory circuits 501 . 511 . 521 . 531 fed. The circuit can thus either with the external clock signal CLK or with the built-in from the internal oscillator 430 generated clock signal ICLK operated.

Der Oszillator kann über den Multiplexer 420 geschaltet werden. Das interne Taktsignal SCLK kann vom Oszillator 430 oder extern über den Eingang 702 bereitgestellt werden.The oscillator can be over the multiplexer 420 be switched. The internal clock signal SCLK may be from the oscillator 430 or externally over the entrance 702 to be provided.

Die Ablaufsteuerung 440 kann den bidirektionalen Anschluss 300 entsprechend der Betriebsart über ein Einstellsignal ES einstellen, das von der Ablaufsteuerung 440 an dem Ausgang 411 bereitgestellt wird. In der Betriebsart serielles Auslesen wird ein serielles Datensignal REGOUT an dem seriellen Datenausgang 598 der vierten Speicherschaltung 531 bereitgestellt und über den bidirektionalen Anschluss 300 als Signal DATA extern zur Verfügung gestellt. Daten, beispielsweise zur Programmierung der nicht-flüchtigen Speicherzellen 502, 512, 522, 532, werden als das Signal DATA über den bidirektionalen Anschluss 300 dem Eingang 403 der Ablaufsteuerung 440 zugeführt, die die Daten über den Ausgang 413 mittels des Datensignals S1 an den Dateneingang 503 der ersten Speicherzelle 501 weiterleiten kann. Über die Verbindung 601 kann der bidirektionale Anschluss 300 mit einem Analoganschluss 508 der Speicherschaltungen 501, 511, 521, 531 und in dieser mit der entsprechenden Speicherzelle 502, 512, 522, 532 verbunden werden. Mittels dieser Verbindung 601 kann somit ein Widerstandswert der nichtflüchtigen Speicherzellen 502, 512, 522, 532 in serieller Abfolge gemessen werden oder diese programmiert werden.The flow control 440 can the bidirectional connection 300 set in accordance with the operating mode via a setting signal ES, which of the sequence control 440 at the exit 411 provided. In the serial readout mode, a serial data signal REGOUT is applied to the serial data output 598 the fourth memory circuit 531 provided and via the bidirectional connection 300 provided as signal DATA externally. Data, for example for programming the non-volatile memory cells 502 . 512 . 522 . 532 , are called the signal DATA via the bidirectional connection 300 the entrance 403 the flow control 440 fed the data over the output 413 by means of the data signal S1 to the data input 503 the first memory cell 501 can forward. About the connection 601 can be the bidirectional connection 300 with an analogue connection 508 the memory circuits 501 . 511 . 521 . 531 and in this with the corresponding memory cell 502 . 512 . 522 . 532 get connected. By means of this connection 601 Thus, a resistance value of the nonvolatile memory cells 502 . 512 . 522 . 532 be measured in serial order or programmed.

Die vier Ausgangssignale DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 werden über den internen Bus 597 parallel einem weiteren Schaltungsteil der Schaltungsanordnung zugeleitet, der nicht gezeigt ist. Ein Signal POR wird über den internen Anschluss 401 der Ablaufsteuerung 440 zugeleitet. Das Signal POR ermöglicht, die Daten beim Einschalten der Schaltung aus den nicht-flüchtigen Speicherzellen 502, 512, 522, 532 auszulesen, und am internen Bus 597 zur Verfügung zu stellen. Die Ablaufsteuerung 440 stellt an dem Ausgang 412 ein Bereitschaftssignal BUSY zur Verfügung, das eine Information über den Bereitschaftszustand der Steuerschaltung 400 und der Speicherkette 500 umfasst.The four output signals DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 are sent via the internal bus 597 fed in parallel to another circuit part of the circuit arrangement, which is not shown. A POR signal is sent through the internal connector 401 the flow control 440 fed. The signal POR allows the data to be turned on from the non-volatile memory cells when the circuit is turned on 502 . 512 . 522 . 532 read out, and on the internal bus 597 to provide. The flow control 440 puts at the exit 412 a stand-by signal BUSY, which provides information about the standby state of the control circuit 400 and the storage chain 500 includes.

3 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung, wie sie in den Schaltungsanordnungen gemäß 1 und 2 einsetzbar ist. Exemplarisch ist in 3 für die Mehrzahl n von Speicherschaltungen die erste Speicherschaltung 501 gezeigt. Auch andere als in 3 gezeigte Ausführungsformen von Speicherschaltungen eignen sich für den Einsatz in eine Speicherkette, wie sie in 1 oder 2 gezeigt ist. 3 shows an exemplary embodiment of a memory circuit, as in the circuit arrangements according to 1 and 2 can be used. Exemplary is in 3 for the plurality n of memory circuits, the first memory circuit 501 shown. Also other than in 3 Shown embodiments of memory circuits are suitable for use in a memory chain, as in 1 or 2 is shown.

Die Speicherschaltung 501 weist einen differenziellen Strompfad mit einem ersten Zweig 35 und einem zweiten Zweig 55 auf, die zwischen einen Versorgungsspannungsanschluss 9 und einen Bezugspotenzialanschluss 8 geschaltet sind. Der erste und der zweite Zweig 35, 55 bilden zusammen einen differenziellen Strompfad eines Komparators 3. Der Komparator 3 weist einen ersten Verstärker 11 und einen zweiten Verstärker 21 auf. Der erste Verstärker 11 ist zwischen einen Versorgungsanschluss 12 des ersten Verstärkers 11 und den Bezugspotenzialanschluss 8 geschaltet und weist einen ersten Transistor 30 und einen zweiten Transistor 40 auf, die zueinander in Serie geschaltet sind. Die Transistoren 30, 40 sind eingangsseitig mit einem Eingang 14 des ersten Verstärkers 11 verbunden. Ein Knoten 31 zwischen dem ersten und dem zweiten Transistor 30, 40 des ersten Verstärkers 11 bildet einen Ausgang 15 des ersten Verstärkers 11. Entsprechend weist der zweite Verstärker 21 einen ersten Transistor 50 und einen zweiten Transistor 60 auf, die zwischen einen Versorgungsanschluss 22 des zweiten Verstärkers 21 und den Bezugspotenzialanschluss 8 geschaltet sind. Die beiden Transistoren 50, 60 des zweiten Verstärkers 21 sind eingangsseitig an einem Eingang 24 des zweiten Verstärkers 21 angeschlossen. Ein Knoten 51 zwischen dem ersten und dem zweiten Transistor 50, 60 des zweiten Verstärkers 21 dient als Ausgang 25 des zweiten Verstärkers 21. Der erste Verstärker 11 umfasst somit einen Inverter und der zweite Verstärker 21 umfasst ebenfalls einen Inverter. Die beiden Verstärker 11, 21 sind somit symmetrisch aufgebaut. Der Ausgang 15 des ersten Verstärkers 11 ist mit dem Eingang 24 des zweiten Verstärkers 21 und der Ausgang 25 des zweiten Verstärkers 21 ist mit dem Eingang 14 des ersten Verstärkers 11 verbunden. Der Ausgang 15 des ersten Verstärkers 11 ist über einen ersten Ladetransistor 70 und der Ausgang 25 des zweiten Verstärkers 21 ist über einen zweiten Ladetransistor 80 mit dem Bezugspotenzialanschluss 8 gekoppelt.The memory circuit 501 has a differential path with a first branch 35 and a second branch 55 on that between a supply voltage connection 9 and a reference potential connection 8th are switched. The first and the second branch 35 . 55 together form a differential current path of a comparator 3 , The comparator 3 has a first amplifier 11 and a second amplifier 21 on. The first amplifier 11 is between a supply connection 12 of the first amplifier 11 and the reference potential connection 8th connected and has a first transistor 30 and a second transistor 40 on, which are connected to each other in series. The transistors 30 . 40 are input side with an input 14 of the first amplifier 11 connected. A knot 31 between the first and second transistors 30 . 40 of the first amplifier 11 makes an exit 15 of the first amplifier 11 , Accordingly, the second amplifier 21 a first transistor 50 and a second transistor 60 on that between a supply connection 22 of the second amplifier 21 and the reference potential connection 8th are switched. The two transistors 50 . 60 of the second amplifier 21 are input side to an input 24 of the second amplifier 21 connected. A knot 51 between the first and second transistors 50 . 60 of the second amplifier 21 serves as an exit 25 of the second amplifier 21 , The first amplifier 11 thus comprises an inverter and the second amplifier 21 also includes an inverter. The two amplifiers 11 . 21 are thus symmetrical. The exit 15 of the first amplifier 11 is with the entrance 24 of the second amplifier 21 and the exit 25 of the second amplifier 21 is with the entrance 14 of the first amplifier 11 connected. The exit 15 of the first amplifier 11 is via a first charging transistor 70 and the exit 25 of the second amplifier 21 is over a second charging transistor 80 with the reference potential connection 8th coupled.

Der erste Zweig 35 umfasst die nicht-flüchtige Speicherzelle 502, die zwischen den Versorgungsanschluss 12 des ersten Verstärkers 11 und einen Verbindungsknoten 2 geschaltet ist. Der zweite Zweig 55 umfasst ein Referenzelement 20, das zwischen den Versorgungsanschluss 22 des zweiten Verstärkers 21 und den Verbindungsknoten 2 geschaltet ist. Der Verbindungsknoten 2 ist über einen Schalter 160 mit dem Versorgungsanschluss 9 gekoppelt. Ein Steuereingang des Schalters 160 ist an einen Steuerausgang einer Logikschaltung 509 der Speicherschaltung 501 angeschlossen. Der Verbindungsknoten 2 ist direkt mit dem Analoganschluss 508 verbunden. Der erste und der zweite Ladetransistor 70, 80 sind eingangsseitig miteinander und mit einem Ausgang der Logikschaltung 509 verbunden.The first branch 35 includes the non-volatile memory cell 502 between the supply connection 12 of the first amplifier 11 and a connection node 2 is switched. The second branch 55 includes a reference element 20 that between the supply connection 22 of the second amplifier 21 and the connection node 2 is switched. The connection node 2 is over a switch 160 with the supply connection 9 coupled. A control input of the switch 160 is to a control output of a logic circuit 509 the memory circuit 501 connected. The connection node 2 is directly with the analogue connection 508 connected. The first and the second charging transistor 70 . 80 are input side to each other and to an output of the logic circuit 509 connected.

Die Speicherschaltung 501 in 3 weist einen Programmiertransistor 150 auf, der den Versorgungsanschluss 12 des ersten Verstärkers 11 mit dem Bezugspotenzialanschluss 8 verbindet. Der Programmiertransistor 150 ist an einem Steuereingang mit einem Ausgang der Logikschaltung 509 der Speicherschaltung 501 verbunden. Zusätzlich ist ein kapazitives Kompensationselement 151 an den Versorgungsanschluss 22 des zweiten Verstärkers 21 angeschlossen. Das Kompensationselement 151 ist als Transistor ausgebildet.The memory circuit 501 in 3 has a programming transistor 150 on, the supply connection 12 of the first amplifier 11 with the reference potential connection 8th combines. The programming transistor 150 is at a control input to an output of the logic circuit 509 the memory circuit 501 connected. In addition, a capacitive compensation element 151 to the supply connection 22 of the second amplifier 21 connected. The compensation element 151 is designed as a transistor.

An den Ausgang 15 des ersten Verstärkers 11 ist ein erster Puffer 106 und an den Ausgang 25 des zweiten Verstärkers 21 ist ein zweiter Puffer 104 angeschlossen. Der erste Puffer 106 weist einen Inverter, umfassend zwei Transistoren 130, 140, auf, der zwischen den Versorgungsspannungsanschluss 9 und den Bezugspotenzialanschluss 8 geschaltet ist. Entsprechend weist der zweite Puffer 104 einen weiteren Inverter, umfassend zwei Transistoren 110, 120, auf, der zwischen den Bezugspotenzialanschluss 8 und den Versorgungsspannungsanschluss 9 geschaltet ist. Die Eingänge der beiden Transistoren 130, 140 des ersten Puffers 106 sind mit dem Ausgang 15 des ersten Verstärkers 11 sowie die Eingänge der beiden Transistoren 110, 120 des zweiten Puffers 104 mit dem Ausgang 25 des zweiten Verstärkers 21 verbunden. Ein Knoten 102 zwischen den beiden Transistoren 110, 120 des zweiten Puffers 104 bildet einen Ausgang des zweiten Puffers 104, der mit dem ersten Ausgang 505 der ersten Speicherschaltung 501 verbunden ist.At the exit 15 of the first amplifier 11 is a first buffer 106 and to the exit 25 of the second amplifier 21 is a second buffer 104 connected. The first buffer 106 includes an inverter comprising two transistors 130 . 140 , on, between the supply voltage connection 9 and the reference potential connection 8th is switched. Accordingly, the second buffer 104 another inverter comprising two transistors 110 . 120 , on, between the reference potential terminal 8th and the supply voltage connection 9 is switched. The inputs of the two transistors 130 . 140 of the first buffer 106 are with the exit 15 of the first amplifier 11 as well as the inputs of the two transistors 110 . 120 of the second buffer 104 with the exit 25 of the second amplifier 21 connected. A knot 102 between the two transistors 110 . 120 of the second buffer 104 forms an output of the second buffer 104 that with the first exit 505 the first memory circuit 501 connected is.

Der Ausgang 15 des ersten Verstärkers 11 ist über einen ersten Schalter 100 einer Schreibanordnung 89 mit einem Anschluss der Logikschaltung 509 verbunden. Ebenso ist der Ausgang 25 des zweiten Verstärkers 21 über einen zweiten Schalter 90 der Schreibanordnung 89 mit einem weiteren Anschluss der Logikschaltung 509 verbunden. Die Steueranschlüsse des ersten und des zweiten Schalters 90, 100 sind miteinander und mit einem Steuereingang 92 der Schreibanordnung 89 verknüpft, der wiederum mit einem Steuerausgang der Logikschaltung 509 verbunden ist.The exit 15 of the first amplifier 11 is via a first switch 100 a writing arrangement 89 with a connection of the logic circuit 509 connected. Likewise, the output 25 of the second amplifier 21 via a second switch 90 the writing arrangement 89 with another connection of the logic circuit 509 connected. The control terminals of the first and second switches 90 . 100 are with each other and with a control input 92 the writing arrangement 89 linked, in turn, with a control output of the logic circuit 509 connected is.

Die Transistoren 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 150, 151 und der Schalter 160 können als Feldeffekttransistoren, insbesondere als Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, realisiert sein.The transistors 30 . 40 . 50 . 60 . 70 . 80 . 90 . 100 . 110 . 120 . 130 . 140 . 150 . 151 and the switch 160 can be realized as field effect transistors, in particular as metal oxide semiconductor field effect transistors, abbreviated MOSFETs.

Die Logikschaltung 509 ist eingangsseitig mit dem Dateneingang 503, dem Takteingang 504 und dem Steuereingang 507 der ersten Speicherschaltung 501 und ausgangsseitig mit dem zweiten Ausgang 506 der ersten Speicherschaltung 501 verbunden. Die Logikschaltung 509 umfasst ein Flip-Flop 510 und Logikgatter.The logic circuit 509 is input side with the data input 503 , the clock input 504 and the control input 507 the first memory circuit 501 and on the output side with the second output 506 the first memory circuit 501 connected. The logic circuit 509 includes a flip-flop 510 and logic gates.

An dem Versorgungsspannungsanschluss 9 ist eine Versorgungsspannung VDD angeschlossen. Den Steueranschlüssen des ersten und des zweiten Ladetransistors 70, 80 ist ein Ladesignal LOAD zuführbar. Der erste und der zweite Ladetransistor 70, 80 sowie der Schalter 160 sind in einem ersten Betriebszustand leitend geschaltet. Somit ist der erste Transistor 30 und der erste Transistor 50 des ersten und des zweiten Verstärkers 11, 21 leitend und der zweite Transistor 40 und der zweite Transistor 60 des ersten und des zweiten Verstärkers 11, 21 sperrend geschaltet. In den beiden Zweigen des differentiellen Strompfades 35, 55 treten auf Grund der unterschiedlichen Widerstände der nicht-flüchtigen Speicherzelle 502 und des Referenzelements 20 verschieden grobe Ströme I1, I2 auf, die an den Versorgungsanschlüssen 12 und 22 unterschiedliche Spannungspotentiale hervorrufen. Werden die beiden Ladetransistoren 70 und 80 sperrend geschaltet, detektiert der Komparator 3 den Spannungsunterschied zwischen den Versorgungsanschlüssen 12 und 22 und speichert das Ergebnis selbsthaltend in den beiden Verstärkern 11 und 21 ab.At the supply voltage connection 9 a supply voltage VDD is connected. The control terminals of the first and the second charging transistor 70 . 80 a load signal LOAD can be fed. The first and the second charging transistor 70 . 80 as well as the switch 160 are turned on in a first operating state. Thus, the first transistor 30 and the first transistor 50 the first and the second amplifier 11 . 21 conducting and the second transistor 40 and the second transistor 60 the first and the second amplifier 11 . 21 switched off. In the two branches of the differential current path 35 . 55 occur due to the different resistances of the non-volatile memory cell 502 and the reference element 20 different coarse currents I1, I2, which at the supply terminals 12 and 22 cause different voltage potentials. Be the two charging transistors 70 and 80 switched off, the comparator detects 3 the voltage difference between the supply connections 12 and 22 and stores the result latched in the two amplifiers 11 and 21 from.

Weist die nicht-flüchtige Speicherzelle 502 einen kleineren Widerstandswert als das Referenzelement 20 auf, so steigt die invertierte Ausgangsspannung NVOUT schneller als die Ausgangsspannung VOUT an, so dass aufgrund der Rückkopplung des ersten und des zweiten Verstärkers 11, 21 der zweite Transistor 60 des zweiten Verstärkers 21 sowie der erste Transistor 30 des ersten Verstärkers 11 leitend und die beiden weiteren Transistoren 50, 40 als Sperre geschaltet sind. An dem Ausgang 15 des ersten Verstärkers 11 ist eine invertierte Ausgangsspannung NVOUT und an dem Ausgang 25 des zweiten Verstärkers 21 eine Ausgangsspannung VOUT abgreifbar.Indicates the non-volatile memory cell 502 a smaller resistance than the reference element 20 On, the inverted output voltage NVOUT rises faster than the output voltage VOUT, so that due to the feedback of the first and the second amplifier 11 . 21 the second transistor 60 of the second amplifier 21 as well as the first transistor 30 of the first amplifier 11 conductive and the two other transistors 50 . 40 are switched as a lock. At the exit 15 of the first amplifier 11 is an inverted output voltage NVOUT and at the output 25 of the second amplifier 21 an output voltage VOUT can be tapped.

Der Programmiertransistor 150 dient zum Bereitstellen eines ersten Stromes I1 mit einem hohen Stromwert, der durch die nicht-flüchtige Speicherzelle 502 zur Durchführung eines Programmiervorgangs fließt. Durch seine Größe stellt der Programmiertransistor 150 eine kapazitive Last an dem Versorgungsanschluss 12 dar. Beim oben beschriebenen Auslesevorgang werden die beiden Zweige 35, 55 des differentiellen Strompfades mit Vorteil in gleicher Weise kapazitiv belastet, um eine symmetrische Auslegung des Komparators 3 zu gewährleisten. Dazu wird der Versorgungsanschluss 22 des zweiten Verstärkers 21 mit dem Kompensationselement 151 verbunden. Dieses Kompensationselement 151 ist als Transistor ausgebildet und stellt für den zweiten Zweig 55 des differentiellen Strompfades die gleiche kapazitive Belastung dar, wie sie der Programmiertransistor 150 für den ersten Zweig 35 darstellt. The programming transistor 150 serves to provide a first current I1 with a high current value passing through the non-volatile memory cell 502 to perform a programming operation. Due to its size, the programming transistor 150 a capacitive load on the supply terminal 12 In the read process described above, the two branches 35 . 55 the differential current path with advantage in the same way capacitive load to a symmetrical design of the comparator 3 to ensure. This is the supply connection 22 of the second amplifier 21 with the compensation element 151 connected. This compensation element 151 is designed as a transistor and provides for the second branch 55 of the differential current path is the same capacitive loading as the programming transistor 150 for the first branch 35 represents.

Der Logikschaltung 509 wird das erste Datensignal S1, das Taktsignal SCLK und das Steuersignal F1 über den Dateneingang 503, den Takteingang 504 und den Steuereingang 507 zugeführt. In Abhängigkeit von dem Taktsignal SCLK, dem Steuersignal F1 und dem Datensignal S1 stellt die Logikschaltung 509 unter Verwendung des Flip-Flops 510 das zweite Datensignal S2 sowie die Signale zum Betrieb der Speicherschaltung 501 wie das Programmiersignal BURN, das Ladesignal LOAD und das Schreibsignal WRITE bereit. Ein Datensignal DATAIN und ein dazu invertiertes Datensignal NDATAIN wird je nach Betriebsart von der Logikschaltung 509 bereitgestellt oder von der Logikschaltung 509 empfangen. Das Flip-Flop 510 kann mittels des Taktsignals SCLK taktgesteuert realisiert sein.The logic circuit 509 is the first data signal S1, the clock signal SCLK and the control signal F1 via the data input 503 , the clock input 504 and the control input 507 fed. In response to the clock signal SCLK, the control signal F1 and the data signal S1, the logic circuit 509 using the flip-flop 510 the second data signal S2 and the signals for operating the memory circuit 501 such as the programming signal BURN, the load signal LOAD and the write signal WRITE ready. A data signal DATAIN and a data signal NDATAIN which is inverted for this purpose is output by the logic circuit, depending on the operating mode 509 provided or from the logic circuit 509 receive. The flip-flop 510 can be realized clock-controlled by means of the clock signal SCLK.

Mit Vorteil ist der Komparator 3 symmetrisch aufgebaut und umfasst eine Selbsthaltefunktion, die durch die Rückkopplung der beiden Verstärker 11, 21 erzielt wird.Advantageous is the comparator 3 symmetrically constructed and includes a self-holding function by the feedback of the two amplifiers 11 . 21 is achieved.

Mit Vorteil ist an den beiden Ausgängen 15, 25 des ersten und des zweiten Verstärkers 11, 21 jeweils ein Puffer 104, 106 nachgeschaltet, sodass eine kapazitive Last an dem Ausgang 15 des ersten Verstärkers 11 und eine kapazitive Last an dem Ausgang 25 des zweiten Verstärkers 21 gleich sind. Somit beeinflussen nachgeschaltete Schaltungsteile nicht den Einstell- und Umschaltvorgang des ersten und des zweiten Verstärkers 11, 21. Mit Vorteil kann mittels der Schreibanordnung 89 die Ausgangsspannung VOUT mit dem Wert des Datensignals DATAIN und die invertierte Ausgangsspannung NVOUT mit dem Wert des invertierten Datensignals NDATAIN bereitgestellt werden, sobald mittels eines Schreibsteuersignals WRITE die beiden Schalter 90, 100 leitend geschaltet sind. Mit Vorteil ist es daher möglich, Daten auf eine zweite Art und Weise in den beiden Verstärkern 11 und 21 zu speichern, sofern die nichtflüchtige Speicherzelle 502 niederohmig ist. Damit können für Testzwecke Daten unabhängig von der nicht-flüchtigen Speicherzelle 502 gespeichert werden.Advantage is on the two outputs 15 . 25 the first and the second amplifier 11 . 21 one buffer each 104 . 106 downstream, leaving a capacitive load at the output 15 of the first amplifier 11 and a capacitive load at the output 25 of the second amplifier 21 are the same. Thus, downstream circuit parts do not affect the setting and switching operation of the first and second amplifiers 11 . 21 , Advantageously, by means of the writing arrangement 89 the output voltage VOUT with the value of the data signal DATAIN and the inverted output voltage NVOUT with the value of the inverted data signal NDATAIN are provided, as soon as by means of a write control signal WRITE the two switches 90 . 100 are switched on. Advantageously, it is therefore possible to data in a second way in the two amplifiers 11 and 21 save, provided the non-volatile memory cell 502 is low impedance. This allows for test purposes data independent of the non-volatile memory cell 502 get saved.

In einer alternativen Ausführungsform weist eine weitere Speicherschaltung 511, 521, 531 keinen Takteingang zum Zuführen des Taktsignals SCLK auf. In einer alternativen Ausführungsform umfassen das Steuersignal F1 oder die weiteren Datensignale S2, S3, S4 das Taktsignal SCLK oder ein von dem Taktsignal SCLK abgeleitetes Signal.In an alternative embodiment, another memory circuit 511 . 521 . 531 no clock input for supplying the clock signal SCLK. In an alternative embodiment, the control signal F1 or the further data signals S2, S3, S4 comprise the clock signal SCLK or a signal derived from the clock signal SCLK.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

22: Verbindungsknotenconnecting node
33: Komparatorcomparator
88th: BezugspotenzialanschlussReference potential terminal
99: Versorgungsanschlusssupply terminal
1111: erster Verstärkerfirst amplifier
1212: Versorgungsanschlusssupply terminal
1414: Eingangentrance
1515: Ausgangoutput
2020: Referenzelementreference element
2121: zweiter Verstärkersecond amplifier
2222: Versorgungsanschlusssupply terminal
2424: Eingangentrance
2525: Ausgangoutput
3030: erster Transistorfirst transistor
3131: Knotennode
3535: erster Zweigfirst branch
4040: zweiter Transistorsecond transistor
5050: erster Transistorfirst transistor
5151: Knotennode
5555: zweiter Zweigsecond branch
6060: zweiter Transistorsecond transistor
7070: erster Ladetransistorfirst charging transistor
8080: zweiter Ladetransistorsecond charging transistor
8989: Schreibanordnungwrite assembly
9090: zweiter Schaltersecond switch
9191: zweiter Eingangsecond entrance
9292: Steuereingangcontrol input
100100: erster Schalterfirst switch
101101: erster Eingangfirst entrance
102, 103102, 103: Knotennode
104104: zweiter Puffersecond buffer
106106: erster Pufferfirst buffer
110, 120, 130, 140110, 120, 130, 140: Transistortransistor
150150: Programmiertransistorprogramming transistor
151151: Kompensationselementcompensation element
160160: Schalterswitch
300300: bidirektionaler Anschlussbidirectional connection
301301: Ausgangoutput
302302: Eingangentrance
303303: Steuerungcontrol
304, 305304, 305: Pufferbuffer
400400: Steuerschaltungcontrol circuit
401401: internen Anschlussinternal connection
402402: Steuerausgangcontrol output
403403: Eingangentrance
410410: Erkennungsschaltungdetection circuit
411, 412, 413, 417411, 412, 413, 417: Ausgangoutput
420420: MUX-GatterMUX gate
430430: Oszillatoroscillator
440440: Ablaufsteuerungflow control
500500: Speicherkettestore chain
501501: erste Speicherschaltungfirst memory circuit
511511: zweite Speicherschaltungsecond memory circuit
521521: dritte Speicherschaltungthird memory circuit
531531: vierte Speicherschaltungfourth memory circuit
502, 512, 522, 532502, 512, 522, 532: nicht-flüchtige Speicherzellenon-volatile memory cell
503, 513, 523, 533503, 513, 523, 533: Dateneingangdata input
504, 514, 524, 534504, 514, 524, 534: Takteingangclock input
505, 515, 525, 535505, 515, 525, 535: erster Ausgangfirst exit
506, 516, 526506, 516, 526: zweiter Ausgangsecond exit
507, 517, 527, 537507, 517, 527, 537: Steuereingangcontrol input
508508: Analoganschlussanalog connection
510510: Flip-FlopFlip-flop
597597: interner Businternal bus
598598: serieller Datenausgangserial data output
599599: Signalausgangsignal output
600600: zweiter Schaltersecond switch
601601: Verbindungconnection
700700: Schaltungsanordnungcircuitry
701701: erster Eingangfirst entrance
702702: zweiter Eingangsecond entrance
BURNBURN: Programmiersignalprogramming signal
BUSYBUSY: Bereitschaftssignalready signal
CLKCLK: Taktsignalclock signal
SCLKSCLK: internes Taktsignalinternal clock signal
DATADATA: Signalsignal
DATAINDATAIN: einzulesendes Datensignaldata signal to be read
DATAOUT1DATAOUT1: erstes Ausgangssignalfirst output signal
DATAOUT2DATAOUT2: zweites Ausgangssignalsecond output signal
DATAOUT3DATAOUT3: drittes Ausgangssignalthird output signal
DATAOUT4DATAOUT4: viertes Ausgangssignalfourth output signal
ESIT: Einstellsignaladjustment
F1F1: Steuersignalcontrol signal
FSMFSM: Finite State MachineFinite State Machine
ICLKICLK: internes Taktsignalinternal clock signal
I1I1: erster Stromfirst stream
I2I2: zweiter Stromsecond stream
LOADLOAD: Ladesignalload signal
MODEFASHION: BetriebsartensignalMode signal
NDATAINNDATAIN: invertiertes Datensignalinverted data signal
NDATAOUTNDATAOUT: invertiertes erstes Datensignalinverted first data signal
NVOUTNVout: invertierte Ausgangsspannunginverted output voltage
PORPOR: internes Steuersignalinternal control signal
REGLASTREGLAST: Abarbeitungssignalprocessing signal
REGOUTREGOUT: serielles Datensignalserial data signal
S1S1: erstes Datensignalfirst data signal
S2S2: zweites Datensignalsecond data signal
S3S3: drittes Datensignalthird data signal
S4S4: viertes Datensignalfourth data signal
VDDVDD: Versorgungsspannungsupply voltage
VOUTVOUT: Ausgangsspannungoutput voltage
VSSVSS: Bezugspotenzialreference potential
WRITEWRITE: SchreibsteuersignalWrite control signal

Claims

Schaltungsanordnung, umfassend – eine Steuerschaltung (400), – eine Speicherkette (500), umfassend eine erste Mehrzahl n von Speicherschaltungen (501, 511, 521, 531), bei der zumindest eine der Speicherschaltungen (501, 511, 521, 531) – eine nicht-flüchtige Speicherzelle (502, 512, 522, 532), – einen ersten Verstärker (11), – einen Eingang (503, 504, 507, 513, 514, 517, 523, 524, 527, 533, 534, 537), welcher einen Dateneingang (503, 513, 523, 533) umfasst, und – einen ersten Ausgang (505, 515, 525, 535) zur Abgabe eines Ausgangssignals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) umfasst und der Dateneingang (503) der ersten Speicherschaltung (501) mit einem Ausgang (413) der Steuerschaltung (400) gekoppelt ist, wobei zumindest zwei Speicherschaltungen (501, 511, 521, 531) in Serie geschaltet sind und jeweils der Dateneingang (513, 523, 533) einer weiteren Speicherschaltung (511, 521, 531) mit einem zweiten Ausgang (506, 516, 526) der jeweils vorgeschalteten Speicherschaltung (501, 511, 521) gekoppelt ist und wobei die nicht-flüchtige Speicherzelle (502, 512, 522, 532) zwischen einen Versorgungsanschluss (12) des ersten Verstärkers (11) und einen Verbindungsknoten (2) geschaltet ist, der mit einem Versorgungsspannungsanschluss (9) gekoppelt ist, – einen Datenbus (597), der mit den ersten Ausgängen (505, 515, 525, 535) der Speicherschaltungen (501, 511, 521, 531) zur Abgabe der Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an den Datenbus (597) gekoppelt ist und der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist, – einen bidirektionalen Anschluss (300), einen Schalter (600) und eine Verbindung (601), wobei die letzte Speicherschaltung (531) einen seriellen Datenausgang (598) umfasst, an dem ein serielles Datensignal (REGOUT) bereitgestellt wird, wobei an dem seriellen Datenausgang (598) die Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) seriell abgreifbar sind, wobei eine Betriebsart das parallele Auslesen der nicht flüchtigen Speicherzellen (502, 512, 522, 532) der Speicherschaltungen (501, 511, 521, 531) und eine weitere Betriebsart das serielle Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) in Form des seriellen Datensignals (REGOUT) an dem seriellen Datenausgang (598) ist, wobei das serielle Datensignal (REGOUT) über den bidirektionalen Anschluss (300) als ein Signal (DATA) extern zur Verfügung gestellt wird, wobei der bidirektionale Anschluss (300) über die Verbindung (601) und den Schalter (600) mit Analoganschlüssen (508) der Speicherschaltungen (501, 511, 521, 531) und in diesen mit den ersten Anschlüssen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) verbunden ist und ein zweiter Anschluss der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) jeweils über einen Programmiertransistor (150) der Speicherschaltungen (501, 511, 521, 531) mit einem Bezugspotenzialanschluss (8) verbunden ist und in einer Betriebsart eine der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) über die Verbindung (601) und den Schalter (600) an den bidirektionalen Anschluss (300) angeschlossen ist, und wobei Daten zur Programmierung der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) als das Signal (DATA) über den bidirektionalen Anschluss (300) der Steuerschaltung (400) zugeführt werden, die die Daten mittels eines ersten Datensignals (S1) über den Ausgang (413) an den Dateneingang (503) der ersten Speicherschaltung (501) weiterleitet.Circuit arrangement, comprising - a control circuit ( 400 ), - a storage chain ( 500 ), comprising a first plurality n of memory circuits ( 501 . 511 . 521 . 531 ), in which at least one the memory circuits ( 501 . 511 . 521 . 531 ) - a non-volatile memory cell ( 502 . 512 . 522 . 532 ), - a first amplifier ( 11 ), - an entrance ( 503 . 504 . 507 . 513 . 514 . 517 . 523 . 524 . 527 . 533 . 534 . 537 ), which receives a data input ( 503 . 513 . 523 . 533 ), and - a first output ( 505 . 515 . 525 . 535 ) for outputting an output signal (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) and the data input ( 503 ) of the first memory circuit ( 501 ) with an output ( 413 ) of the control circuit ( 400 ), wherein at least two memory circuits ( 501 . 511 . 521 . 531 ) are connected in series and the data input ( 513 . 523 . 533 ) another memory circuit ( 511 . 521 . 531 ) with a second output ( 506 . 516 . 526 ) of the respective upstream memory circuit ( 501 . 511 . 521 ) and wherein the non-volatile memory cell ( 502 . 512 . 522 . 532 ) between a supply connection ( 12 ) of the first amplifier ( 11 ) and a connection node ( 2 ) connected to a supply voltage connection ( 9 ), - a data bus ( 597 ), with the first outputs ( 505 . 515 . 525 . 535 ) of the memory circuits ( 501 . 511 . 521 . 531 ) for outputting the output signals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) to the data bus ( 597 ) is implemented and is implemented as a parallel bus with the first plurality n of lines, - a bidirectional connection ( 300 ), a switch ( 600 ) and a connection ( 601 ), the last memory circuit ( 531 ) a serial data output ( 598 ), at which a serial data signal (REGOUT) is provided, wherein at the serial data output ( 598 ), the output signals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) are serially tapped, wherein an operating mode, the parallel readout of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) of the memory circuits ( 501 . 511 . 521 . 531 ) and another mode of serial readout of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) in the form of the serial data signal (REGOUT) at the serial data output ( 598 ), wherein the serial data signal (REGOUT) via the bidirectional connection ( 300 ) is provided externally as a signal (DATA), the bidirectional connection ( 300 ) over the connection ( 601 ) and the switch ( 600 ) with analogue connections ( 508 ) of the memory circuits ( 501 . 511 . 521 . 531 ) and in these with the first terminals of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) and a second terminal of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) each via a programming transistor ( 150 ) of the memory circuits ( 501 . 511 . 521 . 531 ) with a reference potential connection ( 8th ) and in one mode one of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) over the connection ( 601 ) and the switch ( 600 ) to the bidirectional port ( 300 ) and data for programming the non-volatile memory cells ( 502 . 512 . 522 . 532 ) as the signal (DATA) via the bidirectional connection ( 300 ) of the control circuit ( 400 ) are supplied to the data by means of a first data signal (S1) via the output ( 413 ) to the data input ( 503 ) of the first memory circuit ( 501 ).

Schaltungsanordnung nach Anspruch 1, wobei der Eingang zumindest einer der Speicherschaltungen (501, 511, 521, 531) – den Dateneingang (503, 513, 523, 533), – einen Takteingang (504, 514, 524, 534) und – einen Steuereingang (507, 517, 527, 537) umfasst.Circuit arrangement according to claim 1, wherein the input of at least one of the memory circuits ( 501 . 511 . 521 . 531 ) - the data input ( 503 . 513 . 523 . 533 ), - a clock input ( 504 . 514 . 524 . 534 ) and - a control input ( 507 . 517 . 527 . 537 ).

Schaltungsanordnung nach Anspruch 1 oder 2, wobei – dem Dateneingang (503) der ersten Speicherschaltung (501) das erste Datensignal (S1) zugeleitet wird, – dem Takteingang (504) der ersten Speicherschaltung (501) ein Taktsignal (SCLK) zugeleitet wird, – dem Steuereingang (507) der ersten Speicherschaltung (501) ein Steuersignal (F1) zugeleitet wird, – an dem zweiten Ausgang (506) der ersten Speicherschaltung (501) ein zweites Datensignal (S2) in Abhängigkeit von dem Steuersignal (F1), dem ersten Datensignal (S1) und dem Taktsignal (SCLK) bereitgestellt wird und – jeweils an dem zweiten Ausgang (516, 526) der weiteren Speicherschaltung (511, 521) ein weiteres Datensignal (S3, S4) in Abhängigkeit von dem Steuersignal (F1), dem Taktsignal (SCLK) und einem weiteren Datensignal (S2, S3), das dem Dateneingang (513, 523) der weiteren Speicherschaltung (511, 521) zugeleitet wird, bereitgestellt wird.Circuit arrangement according to claim 1 or 2, wherein - the data input ( 503 ) of the first memory circuit ( 501 ) the first data signal (S1) is fed, - the clock input ( 504 ) of the first memory circuit ( 501 ) a clock signal (SCLK) is supplied, - the control input ( 507 ) of the first memory circuit ( 501 ) a control signal (F1) is fed, - at the second output ( 506 ) of the first memory circuit ( 501 ) a second data signal (S2) in response to the control signal (F1), the first data signal (S1) and the clock signal (SCLK) is provided and - each at the second output ( 516 . 526 ) of the further memory circuit ( 511 . 521 ) another data signal (S3, S4) in response to the control signal (F1), the clock signal (SCLK) and a further data signal (S2, S3), the data input ( 513 . 523 ) of the further memory circuit ( 511 . 521 ) is provided.

Schaltungsanordnung nach einem der Ansprüche 1 bis 3, wobei zumindest eine der Speicherschaltungen (501, 511, 521, 531) umfasst: – den ersten Verstärker (11), der einen Eingang (14) und einen Ausgang (15) aufweist und zwischen den Versorgungsanschluss (12) des ersten Verstärkers (11) und den Bezugspotentialanschluss (8) geschaltet ist, – einen zweiten Verstärker (21), der einen Eingang (24), der mit dem Ausgang (15) des ersten Verstärkers (11) verbunden ist, und einen Ausgang (25), der mit dem Eingang (14) des ersten Verstärkers (11) verbunden ist, aufweist und zwischen einen Versorgungsanschluss (22) des zweiten Verstärkers (21) und den Bezugspotentialanschluss (8) geschaltet ist, und – ein Referenzelement (20), das zwischen den Versorgungsanschluss (22) des zweiten Verstärkers (21) und den Verbindungsknoten (2) geschaltet ist.Circuit arrangement according to one of claims 1 to 3, wherein at least one of the memory circuits ( 501 . 511 . 521 . 531 ) comprises: - the first amplifier ( 11 ), which has an entrance ( 14 ) and an output ( 15 ) and between the supply connection ( 12 ) of the first amplifier ( 11 ) and the reference potential terminal ( 8th ), - a second amplifier ( 21 ), which has an entrance ( 24 ) connected to the output ( 15 ) of the first amplifier ( 11 ) and an output ( 25 ), with the entrance ( 14 ) of the first amplifier ( 11 ) and between a supply connection ( 22 ) of the second amplifier ( 21 ) and the reference potential terminal ( 8th ), and - a reference element ( 20 ) connected between the supply connection ( 22 ) of the second amplifier ( 21 ) and the connection node ( 2 ) is switched.

Schaltungsanordnung nach Anspruch 4, wobei der erste Verstärker (11) als Inverter und der zweite Verstärker (21) als Inverter ausgebildet sind.Circuit arrangement according to Claim 4, in which the first amplifier ( 11 ) as inverter and the second amplifier ( 21 ) are designed as inverters.

Schaltungsanordnung nach Anspruch 4 oder 5, wobei zumindest die eine Speicherschaltung (501, 511, 521, 531) umfasst: – einen ersten Puffer (106), der dem Ausgang (15) des ersten Verstärkers (11) nachgeschaltet ist, und – einen zweiten Puffer (104), der dem Ausgang (25) des zweiten Verstärkers (21) nachgeschaltet ist und an dem ausgangsseitig das Ausgangssignal (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) abgreifbar ist.Circuit arrangement according to Claim 4 or 5, at least one memory circuit ( 501 . 511 . 521 . 531 ) comprises: a first buffer ( 106 ), the output ( 15 ) of the first amplifier ( 11 ), and - a second buffer ( 104 ), the output ( 25 ) of the second amplifier ( 21 ) and on the output side of which the output signal (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) can be tapped off.

Schaltungsanordnung nach einem der Ansprüche 2 bis 6, wobei zumindest eine Speicherschaltung (501, 511, 521, 531) eine Logikschaltung (509) umfasst, die mit dem Dateneingang (503, 513, 523, 533), dem Takteingang (504, 514, 524, 534), dem Steuereingang (507, 517, 527, 537) und dem zweiten Ausgang (506, 516, 526) gekoppelt ist.Circuit arrangement according to one of claims 2 to 6, wherein at least one memory circuit ( 501 . 511 . 521 . 531 ) a logic circuit ( 509 ) with the data input ( 503 . 513 . 523 . 533 ), the clock input ( 504 . 514 . 524 . 534 ), the control input ( 507 . 517 . 527 . 537 ) and the second output ( 506 . 516 . 526 ) is coupled.

Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei die Steuerschaltung (400) umfasst: – eine Ablaufsteuerung (440), – einen Oszillator (430), der zur Abgabe eines internen Taktsignals (ICLK) mit der Ablaufsteuerung (440) gekoppelt ist, und – eine Erkennungsschaltung (410), die mit der Ablaufsteuerung (440) gekoppelt ist und zum Einstellen einer Betriebsart der Schaltungsanordnung (700) vorgesehen ist.Circuit arrangement according to one of Claims 1 to 7, the control circuit ( 400 ) comprises: - a flow control ( 440 ), - an oscillator ( 430 ), which is used to deliver an internal clock signal (ICLK) to the sequencer ( 440 ), and - a detection circuit ( 410 ), with the flow control ( 440 ) and for setting an operating mode of the circuit arrangement ( 700 ) is provided.

Schaltungsanordnung nach Anspruch 8, umfassend – einen ersten Eingang (701), der mit der Erkennungsschaltung (410) gekoppelt ist, – einen zweiten Eingang (702), der zum Zuführen eines Taktsignals (CLK) vorgesehen ist und mit der Ablaufsteuerung (440), den Speicherschaltungen (501, 511, 521, 531) und der Erkennungsschaltung (410) gekoppelt ist, und – den bidirektionalen Anschluss (300), der mit der Ablaufsteuerung (440) und der Erkennungsschaltung (410) gekoppelt ist.Circuit arrangement according to Claim 8, comprising - a first input ( 701 ) connected to the detection circuit ( 410 ), - a second input ( 702 ), which is provided for supplying a clock signal (CLK) and with the Flow control ( 440 ), the memory circuits ( 501 . 511 . 521 . 531 ) and the detection circuit ( 410 ), and - the bidirectional connection ( 300 ), with the flow control ( 440 ) and the detection circuit ( 410 ) is coupled.

Verwendung der Schaltungsanordnung nach einem der Ansprüche 1 bis 9 zur dauerhaften Speicherung von Daten, insbesondere einer Seriennummer, einer Halbleiterkörpernummer oder einer Trimmeinstellung einer analogen Schaltung auf einem Halbleiterkörper, der die Schaltungsanordnung umfasst.Use of the circuit arrangement according to one of claims 1 to 9 for the permanent storage of data, in particular a serial number, a semiconductor body number or a trim setting of an analog circuit on a semiconductor body comprising the circuit arrangement.

Verfahren zum Betrieb einer Schaltungsanordnung, umfassend folgende Schritte: – Zuführen eines Steuersignals (F1) und eines ersten Datensignals (S1) an eine erste Speicherschaltung (501), umfassend eine nicht-flüchtige Speicherzelle (502), einer ersten Mehrzahl n von seriell geschalteten Speicherschaltungen (501, 511, 521, 531), – Bereitstellen eines zweiten Datensignals (S2) in Abhängigkeit von dem Steuersignal (F1) und dem ersten Datensignal (S1) an einem zweiten Ausgang (506) der ersten Speicherschaltung (501), – jeweils Zuführen eines Datensignals (S2, S3, S4) an eine weitere Speicherschaltung (511, 521, 531) und Bereitstellen des jeweiligen Datensignals (S3, S4) an einem zweiten Ausgang (516, 526) einer jeweiligen Speicherschaltung (511, 521) an eine nachgeschaltete Speicherschaltung (521, 531) in Abhängigkeit von dem zugeführten Steuersignal (F1) und dem zugeführten Datensignal (S2, S3), – paralleles Auslesen von Daten der Speicherschaltungen (501, 511, 521, 531) mittels Bereitstellen der ersten Mehrzahl n von an einem jeweiligen ersten Ausgang (505, 515, 525, 535) der Speicherschaltungen (501, 511, 521, 531) bereitgestellten Ausgangssignalen (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an einem internen Bus (597), der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist, und – serielles Auslesen von Daten der Speicherschaltungen (501, 511, 521, 531) mittels seriellem Bereitstellen der ersten Mehrzahl n von Ausgangssignalen (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an einem seriellen Datenausgang (598), wobei die letzte Speicherschaltung (531) den seriellen Datenausgang (598) umfasst, wobei eine Betriebsart das parallele Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) der Speicherschaltungen (501, 511, 521, 531) und eine weitere Betriebsart das serielle Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) in Form eines seriellen Datensignals (REGOUT) an dem seriellen Datenausgang (598) ist, wobei das serielle Datensignal (REGOUT) über einen bidirektionalen Anschluss (300) als ein Signal (DATA) extern zur Verfügung gestellt wird, wobei der bidirektionale Anschluss (300) über eine Verbindung (601) und einen Schalter (600) mit Analoganschlüssen (508) der Speicherschaltungen (501, 511, 521, 531) und in diesen mit den ersten Anschlüssen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) verbunden ist, ein zweiter Anschluss der nichtflüchtigen Speicherzellen (502, 512, 522, 532) jeweils über einen Programmiertransistor (150) der Speicherschaltungen (501, 511, 521, 531) mit einem Bezugspotenzialanschluss (8) verbunden ist und in einer Betriebsart eine der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) über die Verbindung (601) und den Schalter (600) an den bidirektionalen Anschluss (300) angeschlossen ist, wobei Daten zur Programmierung der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) als das Signal (DATA) über den bidirektionalen Anschluss (300) einer Steuerschaltung (400) zugeführt werden, die die Daten mittels des ersten Datensignals (S1) an einen Dateneingang (503) der ersten Speicherschaltung (501) weiterleitet, und wobei zumindest eine der Speicherschaltungen (501, 511, 521, 531) einen ersten Verstärker (11) umfasst und die nicht-flüchtige Speicherzelle (502, 512, 522, 532) zwischen einen Versorgungsanschluss (12) des ersten Verstärkers (11) und einen Verbindungsknoten (2) geschaltet ist, der mit einem Versorgungsspannungsanschluss (9) gekoppelt ist.Method for operating a circuit arrangement, comprising the following steps: - supplying a control signal (F1) and a first data signal (S1) to a first memory circuit ( 501 ) comprising a non-volatile memory cell ( 502 ), a first plurality n of serially connected memory circuits ( 501 . 511 . 521 . 531 ), - providing a second data signal (S2) in response to the control signal (F1) and the first data signal (S1) at a second output ( 506 ) of the first memory circuit ( 501 ), In each case supplying a data signal (S2, S3, S4) to a further memory circuit ( 511 . 521 . 531 ) and providing the respective data signal (S3, S4) at a second output ( 516 . 526 ) of a respective memory circuit ( 511 . 521 ) to a downstream memory circuit ( 521 . 531 ) in dependence on the supplied control signal (F1) and the supplied data signal (S2, S3), - parallel reading out of data of the memory circuits ( 501 . 511 . 521 . 531 by providing the first plurality n of at a respective first output ( 505 . 515 . 525 . 535 ) of the memory circuits ( 501 . 511 . 521 . 531 ) provided output signals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) on an internal bus ( 597 ), which is realized as a parallel bus with the first plurality n of lines, and - serial readout of data of the memory circuits ( 501 . 511 . 521 . 531 ) by serially providing the first plurality n of output signals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) at a serial data output ( 598 ), the last memory circuit ( 531 ) the serial data output ( 598 ), wherein one mode of operation is the parallel readout of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) of the memory circuits ( 501 . 511 . 521 . 531 ) and another mode of serial readout of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) in the form of a serial data signal (REGOUT) at the serial data output ( 598 ), wherein the serial data signal (REGOUT) via a bidirectional connection ( 300 ) is provided externally as a signal (DATA), the bidirectional connection ( 300 ) via a connection ( 601 ) and a switch ( 600 ) with analogue connections ( 508 ) of the memory circuits ( 501 . 511 . 521 . 531 ) and in these with the first terminals of the non-volatile memory cells ( 502 . 512 . 522 . 532 ), a second terminal of the nonvolatile memory cells ( 502 . 512 . 522 . 532 ) each via a programming transistor ( 150 ) of the memory circuits ( 501 . 511 . 521 . 531 ) with a reference potential connection ( 8th ) and in one mode one of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) over the connection ( 601 ) and the switch ( 600 ) to the bidirectional port ( 300 ), wherein data for programming the non-volatile memory cells ( 502 . 512 . 522 . 532 ) as the signal (DATA) via the bidirectional connection ( 300 ) a control circuit ( 400 ) are fed to the data by means of the first data signal (S1) to a data input ( 503 ) of the first memory circuit ( 501 ), and wherein at least one of the memory circuits ( 501 . 511 . 521 . 531 ) a first amplifier ( 11 ) and the non-volatile memory cell ( 502 . 512 . 522 . 532 ) between a supply connection ( 12 ) of the first amplifier ( 11 ) and a connection node ( 2 ) connected to a supply voltage connection ( 9 ) is coupled.

Verfahren nach Anspruch 11, wobei ein Taktsignal (SCLK) zumindest der ersten der Speicherschaltungen (501, 511, 521, 531) zugeführt wird und das zweite Datensignal (S2) in Abhängigkeit von dem Taktsignal (SCLK) bereitgestellt wird.Method according to claim 11, wherein a clock signal (SCLK) of at least the first of said memory circuits (SCLK) 501 . 511 . 521 . 531 ) and the second data signal (S2) is provided in response to the clock signal (SCLK).

Verfahren nach Anspruch 11 oder 12, umfassend Bereitstellen – einer Verbindung zwischen dem bidirektionalen Anschluss (300) und dem ersten Anschluss einer der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) und – einer Verbindung zwischen dem Bezugspotentialanschluss (8) und dem zweiten Anschluss der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) für eine analoge Messung eines Widerstandswertes der nichtflüchtigen Speicherzelle (502, 512, 522, 532) oder für ein Programmieren der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) mittels eines Programmierstroms.Method according to claim 11 or 12, comprising providing - a connection between the bidirectional connection ( 300 ) and the first terminal of one of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) and - a connection between the reference potential terminal ( 8th ) and the second terminal of the non-volatile memory cell ( 502 . 512 . 522 . 532 ) for an analog measurement of a resistance value of the nonvolatile memory cell ( 502 . 512 . 522 . 532 ) or for programming the non-volatile memory cell ( 502 . 512 . 522 . 532 ) by means of a programming current.

Verfahren nach einem der Ansprüche 11 bis 13, umfassend Bereitstellen – einer Verbindung zwischen einem Versorgungsspannungsanschluss (9) und dem ersten Anschluss einer der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) und – einer Verbindung zwischen dem Bezugspotentialanschluss (8) und dem zweiten Anschluss der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) für ein Programmieren der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) mittels eines Programmierstroms.Method according to one of claims 11 to 13, comprising providing - a connection between a supply voltage connection ( 9 ) and the first terminal of one of the non-volatile memory cells ( 502 . 512 . 522 . 532 ) and - a connection between the reference potential terminal ( 8th ) and the second terminal of the non-volatile memory cell ( 502 . 512 . 522 . 532 ) for programming the non-volatile memory cell ( 502 . 512 . 522 . 532 ) by means of a programming current.

Verfahren nach einem der Ansprüche 13 oder 14, wobei eine Höhe des Programmierstroms derart eingestellt ist, dass die nicht-flüchtige Speicherzelle (502, 512, 522, 532) durchgebrannt wird.Method according to one of claims 13 or 14, wherein a height of the programming current is set such that the non-volatile memory cell ( 502 . 512 . 522 . 532 ) is burned out.