DE102005061367A1

DE102005061367A1 - IC-Chipkarte und Verfahren zur Detektion von Datenmanipulation

Info

Publication number: DE102005061367A1
Application number: DE102005061367A
Authority: DE
Inventors: Ji-Myung Suwon Na
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-12-15
Filing date: 2005-12-13
Publication date: 2006-07-06
Also published as: FR2879320A1; KR20060067584A; US20060219796A1

Abstract

Die Erfindung bezieht sich auf eine IC-Chipkarte und auf ein Verfahren zur Detektion, ob Daten eines Speicherbauelements in einer IC-Chipkarte kompromittiert worden sind. DOLLAR A Erfindungsgemäß speichert ein Speicherbauelement Daten mit einem zugehörigen Integritätsidentifikationswert, und eine Einheit (70) berechnet aus den vom Speicherbauelement übertragenen Daten einen Integritätsidentifikationswert. Ein Prozessor (40) vergleicht den gespeicherten mit dem berechneten Integritätsidentifikationswert, um festzustellen, ob die Daten des Speicherbauelements z. B. durch einen externen Angriffsversuch kompromittiert worden sind. DOLLAR A Verwendung z. B. in der Smartcard-Technologie.

Description

Die Erfindung bezieht sich auf eine Chipkarte mit integriertem Schaltkreis (IC-Chipkarte), wie z.B. eine Smartcard, und auf ein Verfahren zur Detektion, ob Daten eines Speicherbauelements in einer IC-Chipkarte manipuliert worden sind.

Allgemein sind IC-Chipkarten in der Lage, verschiedene Datentransaktionen zu verarbeiten, wozu sie typischerweise einen Mikroprozessor, ein Kartenbetriebssystem, Sicherheitsmodule und Speicherelemente beinhalten. IC-Chipkarten bieten gegenüber herkömmlichen Karten mit Magnetstreifen eine erhöhte Sicherheit. Beispielsweise können Daten in einer IC-Chipkarte nicht einfach gelöscht werden. Dementsprechend werden IC-Chipkarten als nächste Generation von Informationsmedienbauelementen angesehen. Dabei haben sich die Sicherheitsanforderungen an IC-Chipkarten unter anderem für ihren Einsatz im Finanzdienstleistungsbereich, zu Kommunikations- und Vertriebszwecken und anderen Industriezweigen mit Sicherheitsanforderungen erhöht.

Herkömmlicherweise wird eine IC-Chipkarte vor externen Angriffen, beispielsweise Hackerversuchen, durch den Einsatz von Detektoren geschützt, die in der Lage sind, Strom-, Temperatur-, Frequenz- und/oder Lichtänderungen und auch eine Entkapselung des IC-Chips zu erkennen. Wenn eine derartige Veränderung erkannt wird, werden interne Schaltkreise einschließlich der Mikroprozessoren zurückgesetzt, falls wenigstens einer der Detektoren ein entsprechendes Detektionssignal liefert. Jedoch können durch einen externen Angriffsversuch oder einen abnormalen Betrieb eines Schaltkreises Daten verloren gehen oder beschädigt werden. Außerdem sind die Detektoren häufig nicht ohne weiteres in der Lage, logikbasierte Eingriffsversuche zu detektieren, da sie normalerweise nicht über die ganze IC-Chipkarte hinweg gleichmäßig verteilt, sondern begrenzt in bestimmten Bereichen angeordnet sind. Zudem bieten die besagten Schutzmaßnahmen kaum Möglichkeiten, externe Angriffe zu detektieren, die nicht von detektierbaren Licht-, Temperatur- und/oder Frequenzänderungen begleitet sind.

Der Erfindung liegt als technisches Problem die Bereitstellung einer IC-Chipkarte und eines zugehörigen Verfahrens zur Detektion von Datenmanipulation zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu eliminieren und die insbesondere auch externe Angriffsversuche erkennen, die keine Licht-, Temperatur- und/oder Frequenzänderungen verursachen.

Die Erfindung löst dieses Problem durch die Bereitstellung einer IC-Chipkarte mit den Merkmalen des Anspruchs 1 und eines Verfahrens mit den Merkmalen des Anspruchs 11.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 ein Blockdiagramm einer IC-Chipkarte,
2 ein Blockdiagramm eines Teils der IC-Chipkarte von 1 mit einer detaillierteren Realisierung einer Einheit zur Erzeugung eines Integritätsidentifikationswertes,
3 ein Blockdiagramm eines zyklischen Redundanzprüfalgorithmus (CRC-Algorithmus) für die IC-Chipkarte von 1 ohne Datenveränderung und
4 ein Blockdiagramm entsprechend 3 für einen Fall mit Datenveränderung aufgrund eines externen Angriffsversuchs.
Eine in 1 gezeigte IC-Chipkarte 100, beispielsweise eine Smartcard, umfasst eine Sende-/Empfangsschnittstelleneinheit 10, einen Festwertspeicher (ROM) 20, einen Direktzugriffsspeicher (RAM) 30, einen Prozessor 40 z.B. in Form einer Zentralprozessoreinheit (CPU), eine Chiffrierberechnungseinheit 50, eine Sicherheitseinheit 60 und eine Einheit 70 zur Erzeugung eines Integritätsidentifikationswertes.
Die Sende-/Empfangsschnittstelleneinheit 10 überträgt Daten, Adressen und/oder Befehle zwischen der IC-Chipkarte 100 und einer nicht gezeigten, externen Einheit. Der ROM 20 wird z.B. als Programmspeicher benutzt und legt ein Befehlsbetriebssystem und einen Basisbefehl fest. Der RAM 30 verwaltet temporäre Daten und speichert Zwischenberechnungsergebnisse in einem Arbeitsregister. In nicht gezeigter Weise kann die IC-Chipkarte 100 außerdem einen nichtflüchtigen Speicher (NVM) beinhalten, wie einen elektrisch lösch- und programmierbaren Festwertspeicher (EEPROM). Der NVM kann zum Speichern verschiedener Da ten und optionaler Programme dienen. Er kann Daten in Abhängigkeit vom Betrieb der IC-Chipkarte 100 lesen, schreiben und/oder löschen. Der Prozessor 40 steuert interne Pfade zwecks Steuerung der Daten von und zum ROM, RAM und/oder NVM. Die Chiffrierberechnungseinheit 50 verschlüsselt Daten, um zu verhindern, dass sie für nicht autorisierte Zugriffe freiliegen. Die Sicherheitseinheit 60 beinhaltet einen oder mehrere Detektoren, die Licht- und/oder Frequenzänderungen in der IC-Chipkarte 100 detektieren.
Erfindungsgemäß sind Mittel zur Bestimmung der Integrität von Programmierdaten bzw. programmierten Daten vorgesehen, d.h. zur Feststellung, ob ein unberechtigter Zugriffsversuch auf die Daten erfolgt ist. Dazu wird ein aktueller Integritätsidentifikationswert mit einem zuvor berechneten und abgespeicherten Integritätsidentifikationswert verglichen.
2 zeigt eine hierfür geeignete Realisierung der Einheit 70 zur Erzeugung eines Integritätsidentifikationswertes. Im gezeigten Beispiel umfasst diese Einheit 70 eine Steuereinheit 71, ein Speicherregister 73 und eine Berechnungseinheit 75. Die Steuereinheit 71 überwacht den Prozessor 40, einen Speicher, z.B. einen ROM, RAM oder NVM, und den Betriebszustand des Speichers, z.B. Schreiben, Lesen oder Löschen. Basierend auf der detektierten Information steuert die Steuereinheit 71 die Berechnungseinheit 75. Die Berechnungseinheit 75 empfängt Daten von einem Datenbus 80 und führt Berechnungen mit ihnen durch, insbesondere zur Gewinnung des Integritätsidentifikationswertes. Dazu empfängt die Berechnungseinheit 75 die Daten direkt vom Datenbus 80 und gewinnt auf diese Weise den Integritätsidentifikationswert unabhängig vom Prozessor 40. Zusätzliche Berechnungszeit fällt daher nicht an.
Der aus der besagten Berechnung mit den Daten erhaltene Integritätsidentifikationswert wird im Speicherregister 73 abgelegt. Die Berechnung zur Erzeugung des Integritätsidentifikationswertes kann ein Aufteilen der Speicher nach ihrem Betriebszustand beinhalten, so dass erfindungsgemäß detektiert werden kann, ob Daten unbefugt kompromittiert worden sind, indem nur Daten ausgewählt werden, deren Schutz notwendig ist. Wenn der Prozessor 40 in den Speicher schreibt und Information, z.B. als eine hohe Spannung, an die Steuereinheit 71 angelegt wird, kann die Steuereinheit 71 einen Berechnungsvorgang automatisch stoppen, da vor dem tatsächlichen Schreiben in den Speicher eine Dummy-Spannung mit dem hohen Spannungswert an den Speicher angelegt werden kann und daher kein Berechnungsvorgang benötigt wird. Wenn die hohe Spannung deaktiviert wird, wird der Berechnungsvorgang fortgesetzt.
In vorteilhaften Ausführungsformen der Erfindung wird ein Integritätsidentifikationswert berechnet und in einem Speicher, wie einem ROM, RAM oder NVM, abgelegt, bevor ein Befehl erstmals an die IC-Chipkarte angelegt oder die IC-Chipkarte einem Benutzer ausgehändigt wird, wobei die Datenwerte zusammen mit dem Integritätsidentifikationswert im Speicher gespeichert werden können. Der Integritätsidentifikationswert kann jeweils aktuell durch die Einheit 70 und ein separates Programm gewonnen werden. Der Prozessor 40 empfängt den Integritätsidentifikationswert vom Speicherregister 73 und vergleicht ihn mit dem zuvor berechneten und im Speicher abgelegten Integritätsidentifikationswert. Der Prozessor 40 detektiert daraus, ob die Daten kompromittiert worden sind oder nicht. Wenn die beiden Integritätsidentifikationswerte gleich sind, wurden sie nicht beeinflusst, wenn hingegen die beiden Werte verschieden sind, zeigt dies eine Manipulation der Daten durch einen externen Angriffsversuch an. Auf diese Weise können erfindungsgemäß interne Daten vor einer Schädigung mittels Durchführen nachfolgender Operationen, wie einem Rücksetz-, Ruhe- oder Stoppbetrieb, geschützt werden.
Die 3 und 4 veranschaulichen beispielhaft einen zyklischen Redundanzprüfalgorithmus (CRC-Algorithmus), bei dem es sich um einen Typ von Integritätsidentifikationsberechnung handelt, der erfindungsgemäß verwendet werden kann. Das Prinzip eines CRC-Algorithmus ist wie folgt. Daten mit n Bit, wobei n einen beliebige natürliche Zahl ist, werden durch eine vorgebbare Zahl mit k Bit geteilt, wobei eine Zahl mit r Bit als Rest verbleibt, mit k und r als entsprechende natürliche Zahlen. Beim Senden überträgt der CRC-Algorithmus die n + r Bit an Daten, indem die übertragenen Daten in k Bit geteilt und der Rest mit r Bit hinzugefügt wird. Beim Empfangen werden die empfangenen n + r Bit an Daten durch einen Schlüsselwert geteilt, und es wird festgestellt, ob der Rest gleich 0 ist oder nicht. Wenn der Rest gleich 0 ist, sind die Daten fehlerfrei empfangen worden. Wenn der Rest nicht 0 ist, wurden die Daten während der Übertragung kompromittiert.
Wenn in einer beispielhaften Realisierung der Erfindung Daten vom Datenbus 80 in Einheiten von Bytes verarbeitet werden, kann z.B. für jedes Byte je eine CRC-Berechnungseinheit vorgesehen werden. Ein logisches XOR-Glied und ein Schieberegister können die CRC-Berechnung ausführen, z.B. durch Verarbeiten von 8-Bit parallelen Eingangsdaten. Wie in 3 veranschaulicht, können mehrere Steuersignale CRCCON.0 bis CRCCON.3 an die Berechnungseinheit 75 angelegt werden. Jedes der Steuersignale kann in einem Bytemodus, einem Halbwortmodus oder einem Wortmodus vorliegen. Im Bytemodus ist jeweils eine Berechnungseinheit aktiviert. Im Halbwortmodus sind jeweils zwei Berechnungseinheiten aktiviert, und im Wortmodus sind jeweils vier Berechnungseinheiten aktiviert. Wenn während der Datenübertragung Rauschen erzeugt wird, z.B. im Datenbus 80, was eventuell durch einen externen Angriffsversuch, z.B. einen Hackerversuch, verursacht sein kann, wird die CRC-Berechnung durchgeführt. Wenn während des Datentransfers keine Datenschädigung aufgrund eines externen Angriffs auftritt, sind alle von der CRC-Berechnungseinheit 100 berechneten Werte gleich null, wie in 3 dargestellt. Wenn sich hingegen Daten aufgrund eines externen Angriffs ändern, wie in 4 an einer Stelle 95 dargestellt, indem sich z.B. ein Bitwert von 0·5C auf 0·1C ändert, ist wenigstens einer der CRC-Berechnungswerte 90 ungleich 0. Somit ist es möglich, festzustellen, ob Daten während ihrer Übertragung durch einen externen Angriffsversuch manipuliert worden sind, indem das Resultat mittels Durchführen der CRC-Berechnung bezüglich der gesendeten bzw. empfangenen Daten bestätigt wird.

Claims

IC-Chipkarte, gekennzeichnet durch – ein Speicherbauelement zum Speichern von Daten und eines zugehörigen Integritätsidentifikationswertes, – eine Einheit (70) zur Berechnung eines Integritätsidentifikationswertes der Daten und – einen Prozessor (40), der zum Vergleichen des gespeicherten Integritätsidentifikationswertes mit dem berechneten Integritätsidentifikationswert eingerichtet ist, um festzustellen, ob die Daten des Speicherbauelements kompromittiert worden sind.
IC-Chipkarte nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Einheit (70) zur Berechnung des Integritätsidentifikationswertes folgende Elemente enthält: – eine Berechnungseinheit (75), die zur Ausführung einer Integritätsidentifikationswertberechnung mit den Daten eingerichtet ist, und – eine Steuereinheit (71), die feststellt, ob die Berechnungseinheit einen Vorgang mit dem Speicherbauelement ausführt, indem sie Betriebszustandsinformation vom Prozessor (40) empfängt.
IC-Chipkarte nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der berechnete Integritätsidentifikationswert mittels eines zyklischen Redundanzprüfalgorithmus oder eines Paritätsprüfalgorithmus berechnet wird.
IC-Chipkarte nach Anspruch 3, weiter gekennzeichnet durch wenigstens ein XOR-Glied und ein Schieberegister zur Durchführung des zyklischen Redundanzprüfalgorithmus.
IC-Chipkarte nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der Prozessor eine Zentralprozessoreinheit ist, die einen Rücksetz-, Ruhe- oder Stoppmodus einnimmt, wenn ein Kompromittieren der Daten des Speicherbauelements festgestellt worden ist.
IC-Chipkarte nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass das Speicherbauelement wenigstens einen Festwertspeicher (ROM), einen Direktzugriffsspeicher (RAM) oder einen nichtflüchtigen Speicher (NVM) umfasst.
IC-Chipkarte nach Anspruch 6, weiter dadurch gekennzeichnet, dass der nichtflüchtige Speicher einen elektrisch lösch- und programmierbaren Festwertspeicher (EEPROM) beinhaltet.
IC-Chipkarte nach einem der Ansprüche 2 bis 7, weiter dadurch gekennzeichnet, dass die Berechnungseinheit eine Mehrzahl von Berechnungseinheiten umfasst, die zur Ausführung von Berechnungsvorgängen durch Gruppieren von Daten in Byteeinheiten eingerichtet sind.
IC-Chipkarte nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass die Einheit (70) zur Berechnung des Integritätsidentifikationswertes ein Register (73) umfasst, das zum Speichern des berechneten Integritätsidentifikationswertes eingerichtet ist.
IC-Chipkarte nach einem der Ansprüche 1 bis 9, weiter gekennzeichnet durch – eine Sende-/Empfangsschnittstelleneinheit (10), die als Schnittstelle zu einer externen Einheit fungiert, – eine Chiffrierberechnungseinheit (50) zum Verschlüsseln der Daten des Speichers, – eine Sicherheitseinheit (60) zum Detektieren externer physikalischer Angriffsversuche auf die IC-Chipkarte und – einen Datenbus (80) zum Übertragen von Daten zwischen der Chiffrierberechnungseinheit und der Sicherheitseinheit einschließlich des Speicherbauelements.
Verfahren zur Detektion, ob Daten eines Speicherbauelements in einer IC-Chipkarte kompromittiert worden sind, gekennzeichnet durch folgende Schritte: – Empfangen eines vom Speicherbauelement abgegebenen, gespeicherten Integritätsidentifikationswertes, – Berechnen eines Integritätsidentifikationswertes für die Daten des Speicherbauelements und – Vergleichen des berechneten Integritätsidentifikationswertes mit dem gespeicherten Integritätsidentifikationswert, um festzustellen, ob die Daten des Speicherbauelements kompromittiert worden sind.
Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass der berechnete Integritätsidentifikationswert durch einen zyklischen Redundanzprüfalgorithmus oder einen Paritätsprüfalgorithmus berechnet wird.
Verfahren nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, dass der Integritätsidentifikationswert bei Detektion von Rauschen berechnet wird.
Verfahren nach einem der Ansprüche 11 bis 13, weiter dadurch gekennzeichnet, dass ein Rücksetz-, Ruhe- oder Stoppmodus ausgeführt wird, wenn festgestellt wurde, dass die Daten des Speicherbauelements kompromittiert worden sind.
Verfahren nach einem der Ansprüche 12 bis 14, weiter dadurch gekennzeichnet, dass der zyklische Redundanzprüfalgorithmus unter Verwendung wenigstens eines XOR-Glieds und eines Shiftregisters durchgeführt wird.