DE102004058413A1 - Chip-size package manufacture involves patterning dielectric layer to form openings exposing conductive lines - Google Patents

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Abstract

Dielectric layer (104) is patterned on a contact conductive layer, to form openings exposing a portion of a conductive line (103) of a dice (101). The conductive material of thickness 12-18 mu m is filled into the openings and is patterned. A UV curing type material layer is patterned to form openings exposing the conductive material, and solder balls are welded to the openings. An independent claim is also included for: the chip-size package structure.

Description

Die Erfindung bezieht sich auf eine Packung bzw. ein Gehäuse für Halbleiter, insbesondere eine chipgroße Packung bzw. ein chipgroßes Gehäuse.The This invention relates to a package for semiconductor, especially a chip-sized one Pack or a chip-sized Casing.

Halbleitertechnologien entwickeln sich sehr schnell, und insbesondere Halbleiterchips tendieren zur Miniaturisierung. Die Anforderungen an die Funktionen der Halbleiterchips tendieren jedoch entgegengesetzt zur Vielseitigkeit. So müssen die Halbleiterchips mehr E/A-Kontaktstellen bzw. -flächen auf einer kleineren Fläche aufweisen, so daß die Dichte der Anschlüsse schnell zunimmt. Dieses führt dazu, daß das Packen bzw. Anordnen der Halbleiterchips schwieriger wird und die Ausbeute abnimmt.Semiconductor technologies develop very fast, and in particular semiconductor chips tend to Miniaturization. The requirements for the functions of the semiconductor chips however, they tend to be contrary to versatility. So must the Semiconductor chips more I / O pads or surfaces on a smaller area have, so that the Density of connections increasing rapidly. This leads that the Packing or arranging the semiconductor chips is difficult and the Yield decreases.

Der Hauptzweck der Packungs- bzw. Gehäusestruktur besteht darin, die Chips vor äußerer Beschädigung zu schützen. Des weiteren muß von den Chips erzeugte Wärme effizient durch die Packungs- bzw. Gehäusestruktur verteilt werden, um den Betrieb der Chips sicherzustellen.Of the The main purpose of the package structure is to the chips from external damage too protect. Furthermore, must from heat generated by the chips be efficiently distributed through the packaging or housing structure, to ensure the operation of the chips.

Die frühere Leadframe-Packungstechnologie ist schon für moderne Halbleiterchips nicht geeignet, weil die Dichte der Anschlüsse zu hoch ist. Es wurde deshalb eine neue Packungstechnologie der BGA („Ball Grid Array"- Kugelgitteranordnung) entwickelt, um die Packungserfordernisse für moderne Halbleiterchips zu erfüllen. Die BGA-Packung hat den Vorteil, daß kugelförmige Anschlüsse einen kürzeren Rasterabstand als die Leadframe-Packung aufweisen und daß es unwahrscheinlich ist, daß die kugelförmigen Anschlüsse beschädigt und verformt werden. Darüber hinaus hat der kürzere Signalübertragungsabstand den Vorteil, daß sich die Betriebsfrequenz erhöht, um die Anforderung einer schnelleren Arbeitsleistung zu erfüllen. Beispielsweise offenbart das US-Patent 5,629,835 eine BGA-Packung bzw. ein BGA-Gehäuse nach Mahulikar et al. Das US-Patent 5,239,198 beschreibt eine andere Packung, bei der die FR4-Substrate mit einem Muster von Leitungszügen hierauf auf einem PCB montiert sind. Das taiwanesische Patent 177,766 offenbart eine WLP vom Fan-out-Typ vom Erfinder der vorliegenden Erfindung.The earlier Leadframe packaging technology is not enough for modern semiconductor chips suitable because the density of the connections is too high. It was because of that a new packing technology of the BGA ("Ball Grid Array") Designed to meet the packaging needs of advanced semiconductor chips fulfill. The BGA package has the advantage that spherical connections one shorter Grid spacing than the leadframe pack and that it is unlikely is that the spherical connections are damaged and damaged be deformed. About that In addition, the shorter one has Signal transmission distance the advantage of that increases the operating frequency, to meet the demand for faster job performance. For example For example, U.S. Patent No. 5,629,835 discloses a BGA package Mahulikar et al. U.S. Patent 5,239,198 describes another Pack on which the FR4 substrates with a pattern of cable runs on it mounted on a PCB. Taiwanese Patent 177,766 discloses a Fan-out type WLP by the inventor of the present invention.

Die meisten Packungstechnologien unterteilen die Chips auf einem Wafer in jeweilige Chips und packen und testen dann jeden Chip einzeln. Eine andere Packungstechnologie, die als Wafer Niveau-Packung („Wafer Level Package", WLP) bezeichnet wird, kann die Chips auf einem Wafer vor dem Unterteilen der Chips in jeweilige Chips anordnen. Die WLP-Technologie hat einige Vorteile, beispielsweise eine kürzere Produktionszykluszeit, geringere Kosten und die fehlende Notwendigkeit des Unterfüllens oder Formgießens.The Most packaging technologies divide the chips on a wafer into respective chips and then pack and test each chip individually. Another packaging technology, called Wafer Level Packing ("Wafer Level Package ", WLP), the chips can be placed on a wafer before dividing arrange the chips into respective chips. WLP technology has some advantages, such as one shorter Production cycle time, lower costs and the lack of need of underfilling or Form casting.

Wie bereits erwähnt, ist die Größe des Chips sehr klein, und die E/A-Kontaktflächen werden auf einer Oberfläche eines Chips in herkömmlicher Art und Weise gebildet. Deshalb ist die Anzahl von Kontaktflächen begrenzt, und ein zu kurzer Rasterabstand zwischen den Kontaktflächen führt zu dem Problem einer Signalkopplung oder Signalschnittstelle. Infolge des zu kurzen Rasterabstands zwischen den Kontaktflächen führt das Löten auch leicht zur Bildung einer Lötbrücke. Darüber hinaus wird die Größe des Chips allmählich kleiner, und der gepackte IC des Chips weist bei einigen Packungstechnologien (beispielsweise der chipgroßen Packung) keine Standardgröße auf. Testausrüstung, Packungsausrüstung usw. für Chips oder Packungen bestimmter Größen können nicht weiter genutzt werden. Neben der schlechten Leistung der Zwischenverbindung und einem höheren Kontaktwiderstand des Chips führt schlechte thermische Leitung der Basis zur Verminderung oder zum Ausfall von Funktionen des Chips.As already mentioned, the size of the chip is very small, and the I / O pads be on a surface a chip in conventional Fashion made. Therefore, the number of contact surfaces is limited, and too short a pitch between the contact surfaces leads to the Problem of signal coupling or signal interface. As a result of the too short grid spacing between the contact surfaces soldering also leads to easy formation a solder bridge. Furthermore becomes the size of the chip gradually smaller, and the packed IC of the chip points to some packaging technologies (for example, the chip-sized Pack) no standard size. Test equipment, packing equipment etc. for Chips or packs of certain sizes can not be used. In addition to the poor performance of the interconnect and a higher contact resistance of the chip performs bad thermal management of the base to reduce or eliminate Functions of the chip.

Die ErfindungThe invention

Ausgehend von den obigen Problemen des Standes der Technik ist es Aufgabe der Erfindung, eine chipgroße Packungsstruktur und ein Verfahren zu deren Herstellung anzugeben.outgoing It is the object of the above problems of the prior art the invention, a chip-sized Package structure and to provide a method for their preparation.

Weiterhin ist es Aufgabe der Erfindung, eine chipgroße Packungsstruktur zu schaffen, um eine gute thermische Leitung zu erreichen wegen einer Siliziumrückseite mit Metall.Farther It is an object of the invention to provide a chip-sized package structure, to achieve a good thermal conduction because of a silicon backside with metal.

Des weiteren soll der Kontaktwiderstand der chipgroßen Packungsstruktur vermindert werden.Of Furthermore, the contact resistance of the chip-size packing structure should be reduced become.

Darüber hinaus sollen die Kosten der Packungsstruktur vermindert werden.Furthermore The costs of the packing structure should be reduced.

Auch die Ausbeute und die Zuverlässigkeit der Packungsstruktur sollen erhöht werden.Also the yield and the reliability of Pack structure should be increased become.

Des weiteren soll mit der Erfindung eine Packungsstruktur mit einer superdünnen Packungsdicke (weniger als 400μm) geschaffen werden.Of Another is to be with the invention, a packing structure with a super thin Packing thickness (less than 400μm) be created.

Die Erfindung liefert einen Prozeß für eine chipgroße Packung. Zuerst wird eine erste Leitungsschicht auf einem verarbeiteten Siliziumwafer mit mehreren Chips mit Kontaktflächen gebildet. Eine erste Fotolackschicht wird auf der ersten Kontaktleitungsschicht gebildet. Dann wird die erste Fotolackschicht auf der ersten Kontaktleitungsschicht gemustert. Zum Bilden erster leitender Leitungen wird die erste Kontaktleitungsschicht geätzt, um die Kontaktflächen zu bedecken. Die verbleibende erste Fotolackschicht wird entfernt. Danach wird auf den ersten leitenden Leitungen und dem verarbeiteten Siliziumwafer eine erste dielektrische Schicht gebildet. Die erste dielektrische Schicht wird mittels Licht / Ätzen gemustert, um erste Öffnungen auf den ersten leitenden Leitungen zu bilden. Danach wird der verarbeitete Siliziumwafer in Chips geteilt, um die mehreren Chips zu trennen. Die guten Chips werden aus den mehreren Chips herausgenommen und an einer Basis haftend angebracht. Die guten Chips und die Basis werden gehärtet. Dann wird eine erste Materialschicht auf der Basis gebildet, um einen Raum zwischen den mehreren Chips auf der Basis zu füllen. Die erste Materialschicht wird gehärtet. Eine zweite dielektrische Schicht wird auf der ersten Materialschicht gebildet, um die ersten Öffnungen in den ersten leitenden Leitungen zu füllen. Ein Teilbereich der zweiten dielektrischen Schicht wird entfernt, um zweite Öffnungen auf den ersten leitenden Leitungen zu bilden, wobei die zweiten Öffnungen im wesentlichen gleich zu den ersten Öffnungen sind. Eine zweite Kontaktleitungsschicht wird auf der zweiten dielektrischen Schicht gebildet, um die zweiten Öffnungen auf den ersten leitenden Leitungen zu füllen. Eine zweite Fotolackschicht wird gebildet, um zweite leitende Leitungen zu bilden, die mit den ersten leitenden Leitungen verbunden sind. Eine zweite Materialschicht wird auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet. Eine zweite Fotolackschicht wird entfernt, um zweite leitende Leitungen zu bilden. Dann wird die zweite Materialschicht mittels Licht / Ätzen gemustert, um dritte Öffnungen auf den zweiten leitenden Leitungen zu bilden. Danach werden Lötkugeln auf die dritten Öffnungen gelötet. Schließlich wird die Basis geschnitten, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.The invention provides a process for a chip-sized package. First, a first wiring layer is formed on a processed silicon wafer having a plurality of chips with pads. A first photoresist layer is formed on the first contact line layer. Then, the first photoresist layer is patterned on the first contact line layer. To form first conductive lines, the first contact line layer is etched to cover the contact areas. The remaining first photo lacquer layer is removed. Thereafter, a first dielectric layer is formed on the first conductive lines and the processed silicon wafer. The first dielectric layer is patterned by light / etching to form first openings on the first conductive lines. Thereafter, the processed silicon wafer is divided into chips to separate the plurality of chips. The good chips are taken out of the several chips and adhered to a base. The good chips and the base are hardened. Then, a first layer of material is formed on the base to fill a space between the plurality of chips on the base. The first layer of material is cured. A second dielectric layer is formed on the first material layer to fill the first openings in the first conductive lines. A portion of the second dielectric layer is removed to form second openings on the first conductive lines, the second openings being substantially equal to the first openings. A second contact line layer is formed on the second dielectric layer to fill the second openings on the first conductive lines. A second photoresist layer is formed to form second conductive lines connected to the first conductive lines. A second layer of material is formed on the second conductive lines and the second dielectric layer. A second photoresist layer is removed to form second conductive lines. Then, the second material layer is patterned by light / etching to form third openings on the second conductive lines. After that, solder balls are soldered to the third openings. Finally, the base is cut to form individual chip-sized packages or packages.

Die Erfindung liefert auch eine chipgroße Packungs- bzw. Gehäusestruktur. Die Packungsstruktur umfaßt eine Basis, einen Chip, erste leitende Leitungen, eine erste dielektrische Schicht, eine erste Materialschicht, eine zweite dielektrische Schicht, zweite leitende Leitun gen, eine zweite Materialschicht und Lötkugeln. Der Chip mit Kontaktflächen haftet an der Basis. Die ersten leitenden Leitungen sind auf dem Chip gebildet, um die Kontaktflächen zu bedecken. Eine erste dielektrische Schicht ist auf dem Chip und den ersten leitenden Leitungen gebildet, und die erste dielektrische Schicht weist erste Öffnungen auf den ersten leitenden Leitungen auf. Eine erste Materialschicht ist auf der Basis gebildet und in einen Raum gefüllt, mit Ausnahme der Basis. Eine zweite dielektrische Schicht ist auf der ersten dielektrischen Schicht und der ersten Materialschicht gebildet, und die zweite dielektrische Schicht weist zweite Öffnungen auf den ersten leitenden Leitungen auf, wobei die zweiten Öffnungen im wesentlichen gleich zu den ersten Öffnungen sind. Die zweiten leitenden Leitungen sind auf den ersten Öffnungen gebildet, und die zweiten Öffnungen sind elektrisch mit den ersten leitenden Leitungen jeweils verbunden. Eine zweite Materialschicht ist auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet, und die zweite Materialschicht weist dritte Öffnungen auf den zweiten leitenden Leitungen auf. Die Lötkugeln sind auf die dritten Öffnungen gelötet und jeweils an die zweiten leitenden Leitungen elektrisch gekoppelt. Die erste dielektrische Schicht und die erste Materialschicht sind im wesentlichen auf dem selben Niveau.The The invention also provides a chip-size package structure. The packing structure comprises a base, a chip, first conductive lines, a first dielectric Layer, a first material layer, a second dielectric layer, second conductive lines, a second layer of material and solder balls. The chip with contact surfaces sticks to the base. The first conductive wires are on the Chip formed to the contact surfaces to cover. A first dielectric layer is on the chip and formed the first conductive lines, and the first dielectric Layer has first openings on the first conductive lines. A first layer of material is formed on the base and filled in a space, except the base. A second dielectric layer is on the first dielectric Layer and the first layer of material formed, and the second dielectric layer has second openings on the first conductive Lines, wherein the second openings are substantially equal to the first openings are. The second conductive lines are on the first openings formed, and the second openings are electrically connected to the first conductive lines, respectively. A second layer of material is on the second conductive lines and the second dielectric layer, and the second one Material layer has third openings on the second conductive lines. The solder balls are on the third openings soldered and each electrically coupled to the second conductive lines. The first dielectric layer and the first material layer are essentially at the same level.

Zeichnungdrawing

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf Figuren der Zeichnung näher erläutert. Hierbei zeigen:The Invention will be described below with reference to exemplary embodiments with reference on figures of the drawing closer explained. Hereby show:

1 eine schematische Darstellung der Nutzung von Aufnehmen und Ablegen zum Ersetzen bzw. Umsetzen von Standardchips auf einer neuen Basis gemäß der Erfindung; 1 a schematic representation of the use of picking and dropping to replace standard chips on a new basis according to the invention;

2 eine schematische Seitenansicht des Aufnehmens und des Anhaftens der guten Chips aus den mehreren Chips an der Basis gemäß der Erfindung; 2 a schematic side view of receiving and adhering the good chips from the plurality of chips on the base according to the invention;

3 eine schematische Seitenansicht des erfindungsgemäßen Bildens einer ersten Materialschicht auf der Basis zum Füllen eines Raumes zwischen mehreren Chips auf der Basis; 3 a schematic side view of the invention on the basis of forming a first material layer for filling a space between a plurality of chips on the base;

4 eine schematische Seitenansicht des erfindungsgemäßen Entfernens eines Teilbereiches der zweiten dielektrischen Schicht zum Bilden zweiter Öffnungen auf den ersten leitenden Leitungen; 4 a schematic side view of the removal according to the invention of a portion of the second dielectric layer for forming second openings on the first conductive lines;

5 eine schematische Seitenansicht eines erfindungsgemäßen Bildens zweiter leitender Leitungen, die mit den ersten leitenden Leitungen jeweils verbunden sind; 5 a schematic side view of an inventive forming second conductive lines, which are connected to the first conductive lines respectively;

6 eine schematische Seitenansicht eines erfindungsgemäßen Bildens einer zweiten Materialschicht mit dritten Öffnungen auf den zweiten leitenden Leitungen; und 6 a schematic side view of an inventive forming a second material layer having third openings on the second conductive lines; and

7 eine schematische Seitenansicht eines erfindungsgemäßen Bildens von Lötkugeln auf den dritten Öffnungen. 7 a schematic side view of an inventive forming of solder balls on the third openings.

Beschreibung von AusführunsgbeispielenDescription of exemplary embodiments

Im folgenden werden Ausführungsbeispiele der Erfindung im Detail beschrieben. Es wird darauf hingewiesen, daß die Erfindung neben den explizit beschriebenen Ausführungsformen in einem großen Bereich praktiziert werden kann und daß der Bereich der Erfindung ausdrücklich nur durch die Ansprüche definiert wird.In the following, embodiments of the invention will be described in detail. It should be noted that the invention in addition to the embodiments explicitly described in a large The scope of the invention can be practiced and that the scope of the invention is expressly defined only by the claims.

Die Komponenten der unterschiedlichen Elemente sind nicht maßstabsgerecht dargestellt. Einige Abmessungen der in Beziehung stehenden Komponenten sind vergrößert und bedeutunglose Abschnitte sind nicht dargestellt, um eine klarere Beschreibung und ein Verständnis der Erfindung zu liefern.The Components of the different elements are not to scale shown. Some dimensions of the related components are enlarged and meaningless sections are not shown to be a clearer one Description and understanding to provide the invention.

Die Erfindung umfaßt einen Schritt zum Aufnehmen und zum Ablegen von Standardchips auf einer zusätzlichen Basis zum Erhalten eines geeigneten und weiteren Abstands zwischen den Chips im Vergleich zu dem ursprünglichen Abstand zwischen den Chips auf einem Wafer. Deshalb weist die Packungsstruktur eine größere Größe einer Kugelanordnung als die Größe des Chips auf, um das Problem des kurzen Rasterabstands zwischen Kugeln zu vermeiden. Das Verfahren umfaßt einen Schritt zum Aufnehmen und zum Ablegen von guten Standardchips auf einer Basis, um einen geeigneten und größeren Abstand zwischen den Chips als der ursprüngliche Abstand zwischen den Chips auf einem Wafer zu erhalten. Das Verfahren für die chipgroße Packung umfaßt die Schritte des Trennens von Chips auf einem Wafer, des Aufnehmens und des Ablegens der Chips auf einer Basis und des Füllens einer ersten Materialschicht auf die Basis in einen Raum zwischen den Chips auf der Basis. Eine dielektrische Schicht mit ersten Öffnungen wird gemustert, um einen Abschnitt einer leitenden Leitung des Chips freizulegen. Ein leitendes Material wird in die ersten Öffnungen und auf die dielektrische Schicht gefüllt. Danach wird eine zweite Materialschicht gebildet, so daß zweite Öffnungen entstehen, die das leitende Material freilegen, und dann werden Lötkugeln auf die zweiten Öffnungen gelötet.The Invention a step for picking up and dropping standard chips an additional one Basis for obtaining a suitable and further distance between the chips compared to the original distance between the Chips on a wafer. Therefore, the packing structure has a larger size Sphere arrangement as the size of the chip to address the problem of short pitch between balls avoid. The method comprises a step to picking up and dropping good standard chips on a base to make a suitable and larger distance between the Chips as the original one Distance between chips on a wafer. The procedure for the chip-sized pack comprises the steps of cutting chips on a wafer, picking them up and depositing the chips on a base and filling one first layer of material on the base in a space between the Chips on the base. A dielectric layer with first openings is patterned to a portion of a conductive line of the chip expose. A conductive material gets into the first openings and filled on the dielectric layer. After that, a second Material layer formed so that second openings arise, which will expose the conductive material, and then become solder balls on the second openings soldered.

Das detaillierte erfindungsgemäße Verfahren wird unten beschrieben.The Detailed method according to the invention described below.

Ein verarbeiteter Siliziumwafer mit Chips wird auf eine Basis gelegt, und dann wird die Dicke des verarbeiteten Siliziumwafers mittels rückseitigem Läppen vermindert, um einen Dickebereich von 50-300μm auszubilden. Der verarbeitete Siliziumwafer mit der vorgenannten Dicke kann leicht gesägt werden, um die Chips auf dem Wafer in jeweilige Chips zu teilen. Der Schritt des rückseitigen Läppens kann weggelassen werden, wenn der verarbeitete Siliziumwafer nicht hart ist, um ihn ohne rückseitiges Läppen zu sägen. Eine dielektrische Schicht (Schutzschicht) wird optional auf dem verarbeiteten Siliziumwafer vor dem Sägen gebildet, um die Chips vor Beschädigungen zu schützen.One processed silicon wafer with chips is placed on a base and then the thickness of the processed silicon wafer is determined by diminished on back lapping, around a thickness range of 50-300μm train. The processed silicon wafer with the aforementioned Thickness can be sawn easily to divide the chips on the wafer into respective chips. The step of the back Lapping can be omitted if the processed silicon wafer is not hard is to him without back lapping sawing. A dielectric layer (protective layer) is optional on the processed silicon wafers before sawing formed around the chips from damage to protect.

Jeder einzelne und geteilte Chip 110a auf einem Wafer wird getestet, und anschließend bilden die guten Standardchips mittels Auswählen die getesteten Chips auf dem Wafer. Die guten Standardchips 110a werden aufgenommen, auf eine zusätzliche Basis 100 mit einem größeren Abstand zwischen benachbarten Chips verlagert und haften an der Basis 100 mittels eines UV-härtbaren und / oder eines wärmehärtbaren Haftmittels mit guter thermischer Leitfähigkeit (nicht dargestellt), wie dies 1 zeigt. Das Haftmittel beschichtet die Basis 100. Wenn die Chips 110a auf dem Haftmittel angeordnet werden, wird das Haftmittel mittels UV-Licht oder thermisch ausgehärtet. Der Abstand zwischen benachbarten Chips auf der Basis 100 wird größer ausgebildet, um genügend Raum für eine Fan-out-Kugelanordnung in späteren Schrit ten zu schaffen. Folglich kann mittels der Erfindung ein idealer oder optimierter Kugelrasterabstand aufrechterhalten werden, um Probleme der Signalkopplung und der Signalinterferenz zu vermeiden, und die Anzahl der E/A-Anschlüsse (Kugeln) kann erhöht werden, auch wenn die Größe der Chips kleiner wird. Das Material für die Basis 100 kann Glas, Silizium, Keramik, Kristallmaterialien, Metall oder dergleichen sein, und sogar eine runde oder rechteckige Form kann vorgesehen sein. Bei der Erfindung ist die Anzahl von Chips nicht begrenzt. Mehr als drei Chips können bei der Erfindung in die selbe Packungs- bzw. Gehäusestruktur gepackt sein. Das Haftmaterial ist bei der Erfindung vorzugsweise ein thermisch gut leitendes Material, so daß die Probleme (beispielsweise Spannung) vermieden sind, die sich aufgrund der Temperaturdifferenz zwischen den Chips 110a und der Basis 100 ergeben.Every single and shared chip 110a on a wafer is tested, and then the good standard chips form the tested chips on the wafer by selecting. The good standard chips 110a are added on an additional basis 100 with a greater distance between adjacent chips shifted and adhere to the base 100 by means of a UV-curable and / or a thermosetting adhesive with good thermal conductivity (not shown), as this 1 shows. The adhesive coats the base 100 , If the chips 110a are placed on the adhesive, the adhesive is cured by means of UV light or thermally. The distance between adjacent chips on the base 100 is made larger to provide enough space for a fan-out ball assembly in later stages. Consequently, by means of the invention, an ideal or optimized spherical spacing can be maintained to avoid problems of signal coupling and signal interference, and the number of I / O terminals (balls) can be increased even as the size of the chips becomes smaller. The material for the base 100 may be glass, silicon, ceramics, crystal materials, metal or the like, and even a round or rectangular shape may be provided. In the invention, the number of chips is not limited. More than three chips in the invention may be packaged in the same package structure. The adhesive material in the invention is preferably a thermally highly conductive material so as to avoid the problems (eg, stress) due to the temperature difference between the chips 110a and the base 100 result.

Die Erläuterung und die entsprechende Figur unten beziehen sich auf einen einzelnen Chip, um zu vereinfachen und eine klarere kompakte Beschreibung der Erfindung zu liefern.The explanation and the corresponding figure below relate to a single Chip to simplify and a clearer compact description to provide the invention.

Vor dem Erreichen des Ergebnisses nach 2 kann ein Plasmaätzen (RIE) optional genutzt werden, um die Oberfläche des verarbeiteten Wafers zu reinigen, um sicher zu gehen, daß keine Restmaterialien auf dem Wafer sind. Danach wird auf dem Wafer eine erste Kontaktleitungsschicht 103 gebildet, wobei hierin Kontaktflächen 102 gebildet werden. Auf der ersten Kontaktleitungsschicht 103 wird eine erste Fotolackschicht gebildet. Die erste Kontaktleitungsschicht kann mittels eines physikalischen Verfahrens, eines chemischen Verfahrens oder einer Kombination hiervon gebildet werden, beispielsweise: CVD, PVD, Sputtern oder Galvanisieren. Die erste Kontaktleitungsschicht 103 umfaßt Al oder Ti, Cu oder die Kombination hiervon. Die Dicke der ersten Kontaktleitungsschicht 103 beträgt vorzugsweise 1-2μm. Dann wird die erste Fotolackschicht (nicht dargestellt) auf der ersten Kontaktleitungsschicht 103 gemustert. Die erste Kontaktleitungsschicht 103 wird geätzt, um erste leitende Leitungen zum Bedecken der Kontaktflächen 102 zu bilden. Die verbleibende erste Fotolackschicht wird entfernt. Dann wird auf den ersten leitenden Leitungen 103 und dem Chip 101 eine erste dielektrische Schicht 104 gebildet. Die erste dielektrische Schicht 104 umfaßt BCB, SINR und die Kombination hiervon. Die Dicke der ersten dielektrischen Schicht 104 beträgt vorzugsweise etwa 2μm bis etwa 5μm. Die erste dielektrische Schicht 104 wird belichtet / geätzt, μm erste Öffnungen auf den ersten leitenden Leitungen zu bilden. Nach dem Bilden der ersten leitenden Leitungen und der ersten dielektrischen Schicht werden die guten Chips und der Wafer gehärtet. Das rückseitige Läppen des Wafers kann optional genutzt werden, um vor dem Schritt zum Trennen der Chips eine vorbestimmte Dicke von etwa 50-300μm zu erreichen. Gemäß 1 wird der gute Chip aufgenommen und in 1 auf der Basis 100 angeordnet. Nachdem die vorgenannten Schritte ausgeführt wurden, ergibt sich das Ergebnis nach 2.Before reaching the result after 2 For example, plasma etching (RIE) may optionally be used to clean the surface of the processed wafer to ensure there are no residual materials on the wafer. Thereafter, a first contact line layer is formed on the wafer 103 formed, wherein herein contact surfaces 102 be formed. On the first contact line layer 103 a first photoresist layer is formed. The first contact line layer may be formed by a physical process, a chemical process or a combination thereof, for example: CVD, PVD, sputtering or electroplating. The first contact line layer 103 includes Al or Ti, Cu or the combination thereof. The thickness of the first contact line layer 103 is preferably 1-2μm. Then, the first photoresist layer (not shown) on the first contact line layer 103 patterned. The first contact line layer 103 is etched to first conductive lines to cover the contact surfaces 102 to build. The remaining first photoresist layer is removed. Then it will open the first conductive lines 103 and the chip 101 a first dielectric layer 104 educated. The first dielectric layer 104 includes BCB, SINR and the combination thereof. The thickness of the first dielectric layer 104 is preferably about 2μm to about 5μm. The first dielectric layer 104 is exposed / etched to form first openings on the first conductive lines. After forming the first conductive lines and the first dielectric layer, the good chips and the wafer are cured. The back lapping of the wafer may optionally be used to achieve a predetermined thickness of about 50-300μm prior to the step of separating the chips. According to 1 the good chip is picked up and in 1 on the base 100 arranged. After the above steps have been carried out, the result is as follows 2 ,

2 ist eine schematische Seitenansicht des erfindungsgemäßen Aufnehmens und Anklebens / Anhaftens der guten Chips 101 aus den mehreren Chips auf / an einer Basis 100. Wie bereits erwähnt, werden die ersten leitenden Leitungen 103 auf dem Chip 101 gebildet, um die Kontaktflächen 102 zu bedecken. Auf dem Chip 101 und den ersten leitenden Leitungen 103 wird eine erste dielektrische Schicht 104 gebildet, und die erste dielektrische Schicht 104 umfaßt erste Öffnungen 105 auf den ersten leitenden Leitungen 103. Der Chip 101 mit den Kontaktflächen 102 wird auf die Basis 100 mittels eines UV-härtbaren und /oder eines wärmehärtbaren Haftmittels 101a mit guter thermischer Leitfähigkeit geklebt. Die erste dielektrische Schicht 104 mit den ersten Öffnungen 105 wird auf den ersten leitenden Leitungen 103 und dem verarbeiteten Siliziumwafer mittels eines photolithographischen Bearbeiten der ersten dielektrischen Schicht gebildet. Der gute Chip 101 wird mittels Sägen des verarbeiteten Siliziumwafers gebildet. Die guten Chips 101 werden auf die Basis 100 geklebt. Die guten Chips 101 und die Basis 100 werden dann gehärtet. Die Basis 100 weist Metall oder Glas auf, wobei das Metall Fe, Co, Ni und eine Kombination hiervon umfaßt, beispielsweise den kommerziellen Namen Legierung 42, und wobei die Dicke der Legierung vorzugsweise etwa 200-300μm beträgt. Wenn Glas genutzt wird, beträgt die Dicke des Glases vorzugsweise etwa 200-400μm. 2 is a schematic side view of the recording and sticking / adhering the good chips according to the invention 101 from the multiple chips on / at a base 100 , As already mentioned, the first conductive wires 103 on the chip 101 formed around the contact surfaces 102 to cover. On the chip 101 and the first conductive lines 103 becomes a first dielectric layer 104 formed, and the first dielectric layer 104 includes first openings 105 on the first conductive lines 103 , The chip 101 with the contact surfaces 102 gets on the base 100 by means of a UV-curable and / or a thermosetting adhesive 101 glued with good thermal conductivity. The first dielectric layer 104 with the first openings 105 gets on the first conductive wires 103 and the processed silicon wafer are formed by photolithographic processing of the first dielectric layer. The good chip 101 is formed by sawing the processed silicon wafer. The good chips 101 be on the base 100 glued. The good chips 101 and the base 100 are then cured. The base 100 comprises metal or glass, the metal comprising Fe, Co, Ni and a combination thereof, for example the commercial name Alloy 42 and wherein the thickness of the alloy is preferably about 200-300μm. When glass is used, the thickness of the glass is preferably about 200-400 μm.

3 ist eine schematische Seitenansicht des erfindungsgemäßen Bildens einer ersten Materialschicht auf der Basis 100 zum Füllen eines Raumes zwischen den mehreren Chips 101 auf der Basis 100. Die erste Materialschicht 106 wird auf der Basis 100 gebildet, um einen Raum (Schnittlinie) zwischen den mehreren Chips 101 zu füllen, und die Oberfläche der ersten Materialschicht 106 und die Oberfläche der ersten dielektrischen Schicht 104 sind im wesentli chen auf gleicher Höhe. Das Material der ersten Materialschicht 106 kann ein UV-härtbares oder thermisch härtbares Material sein. Danach wird die erste Materialschicht 106 mittels UV oder thermisch gehärtet. Die erste Materialschicht 106 kann mittels eines Schablonen-Vakuumdruckverfahrens oder eines photolithographischen Verfahrens hergestellt werden. Die erste Materialschicht 106 dient als eine Pufferschicht zum Vermindern einer Spannung infolge der Temperatur oder dergleichen. Die erste Materialschicht 106 kann ein UV-härtbares und / oder wärmehärtbares Material sein, beispielsweise Siliziumgummi, Epoxy, Harz, SINR, PI oder BCB gebildet mittels eines Vakuumdruckverfahrens und / oder eines photolithographischen Verfahrens, usw. Die Dicke der ersten Materialschicht ist die gleiche wie die Dicke der Chips. 3 is a schematic side view of the invention forming a first material layer on the base 100 to fill a space between the multiple chips 101 on the base 100 , The first material layer 106 is based on 100 formed to a space (cut line) between the multiple chips 101 to fill, and the surface of the first layer of material 106 and the surface of the first dielectric layer 104 are essentially at the same level. The material of the first material layer 106 may be a UV curable or thermally curable material. Thereafter, the first material layer 106 cured by UV or thermal. The first material layer 106 can be prepared by a stencil vacuum printing method or a photolithographic method. The first material layer 106 serves as a buffer layer for reducing a voltage due to the temperature or the like. The first material layer 106 may be a UV curable and / or thermosetting material, for example, silicon rubber, epoxy, resin, SINR, PI or BCB formed by a vacuum printing method and / or a photolithographic method, etc. The thickness of the first material layer is the same as the thickness of the chips ,

Gemäß 4 wird eine zweite dielektrische Schicht 107 auf der ersten Materialschicht 106 gebildet, um die ersten Öffnungen 105 auf den ersten leitenden Leitungen 103 zu füllen. Danach wird ein Teilbereich der zweiten dielektrischen Schicht 107 entfernt, um hierin zweite Öffnungen 108 auf den ersten leitenden Leitungen 103 zu bilden, wobei die zweiten Öffnungen 108 im wesentlichen gleich zu den ersten Öffnungen 105 sind. Die zweite dielektrische Schicht ist vorzugsweise aus SINR, BCB, Siliziumgummi gebildet mittels eines Druck- oder eines Beschichtungsverfahrens, und die Dicke der zweiten dielektrischen Schicht beträgt vorzugsweise etwa 2μm bis etwa 8μm. Der Schritt zum Entfernen eines Teilbereichs der zweiten dielektrischen Schicht wird mittels eines Laserschneidverfahrens oder eines photolithographischen Verfahrens ausgeführt. Dann kann Plasmaätzen (RIE) optional genutzt werden, um die Oberfläche der ersten leitenden Leitungen 103 nach dem Schritt des Entfernens eines Teilbereichs der zweiten Isolationsschicht 107 durch die Öffnungen 108 zu reinigen, um sicherzustellen, daß auf den ersten leitenden Leitungen 103 keine Restmaterialien verbleiben. Nachfolgend kann ein chemisches Cu-Galvanisieren oder Ti/Cu-Sputtern optional genutzt werden, um eine dünne Metallschicht (nicht dargestellt) auf der Oberfläche der ersten leitenden Leitungen 103 zu bilden.According to 4 becomes a second dielectric layer 107 on the first material layer 106 formed around the first openings 105 on the first conductive lines 103 to fill. Thereafter, a portion of the second dielectric layer becomes 107 removed to have second openings therein 108 on the first conductive lines 103 to form, with the second openings 108 substantially equal to the first openings 105 are. The second dielectric layer is preferably formed of SINR, BCB, silicon rubber by means of a printing or a coating method, and the thickness of the second dielectric layer is preferably about 2 μm to about 8 μm. The step of removing a portion of the second dielectric layer is performed by a laser cutting method or a photolithographic method. Then plasma etching (RIE) can optionally be used to cover the surface of the first conductive lines 103 after the step of removing a portion of the second insulating layer 107 through the openings 108 to clean, to ensure that on the first conductive lines 103 no residual materials remain. Subsequently, chemical Cu plating or Ti / Cu sputtering may optionally be used to form a thin metal layer (not shown) on the surface of the first conductive lines 103 to build.

Dann wird auf der zweiten dielektrischen Schicht 107 und den ersten leitenden Leitungen 103 eine zweite Fotolackschicht (nicht dargestellt) gebildet. Die zweite Fotolackschicht wird auf der dünnen Metallschicht (nicht dargestellt) gemustert. Auf der zweiten dielektrischen Schicht 107 wird eine zweite Kontaktleitungsschicht gebildet, um die zweiten Öffnungen 108 auf den ersten leitenden Leitungen 103 zu füllen. Die zweite Kontaktleitungsschicht 109 kann mittels Galvanisieren gebildet werden. Die zweite Kontaktleitungsschicht 109 umfaßt Ni, Cu, Au und / oder die Kombination hiervon. Die Dicke der zweiten Kontaktleitungsschicht 109 beträgt vorzugsweise etwa 12μm bis etwa 18μm. Danach wird die zweite Fotolackschicht entfernt, um zweite leitende Leitungen 109 zu bilden, die mit den ersten leitenden Leitungen 103 verbunden sind, wie dies 5 zeigt.Then, on the second dielectric layer 107 and the first conductive lines 103 a second photoresist layer (not shown) is formed. The second photoresist layer is patterned on the thin metal layer (not shown). On the second dielectric layer 107 a second contact line layer is formed around the second openings 108 on the first conductive lines 103 to fill. The second contact line layer 109 can be formed by galvanizing. The second contact line layer 109 includes Ni, Cu, Au and / or the combination thereof. The thickness of the second contact line layer 109 is preferably about 12μm to about 18μm. After that, the second one Photoresist layer removed to second conductive lines 109 to form with the first conductive wires 103 are connected, like this 5 shows.

Gemäß 6 wird auf den zweiten leitenden Leitungen 109 und der zweiten dielektrischen Schicht 107 eine zweite Materialschicht gebildet. Die zweite Materialschicht 110 wird mittels eines Druck- oder eines Beschichtungsverfahrens gebildet. Die zweite Materialschicht 110 umfaßt ein Material mit dem Handelsnamen Solder Mask (Epoxy), SINR, BCB mit einer Dicke von etwa 20-25μm und eine Kombination hiervon. Nachfolgend wird die zweite Materialschicht 110 belichtet / geätzt, um dritte Öffnungen 111 in der zweiten Materialschicht 110 zu bilden, wodurch die zweiten leitenden Leitungen 109 freigelegt werden. Dann kann das Plasmaätzen (RIE) genutzt werden, um optional die Oberfläche der zweiten leitenden Leitungen 109 zu reinigen.According to 6 is on the second conductive lines 109 and the second dielectric layer 107 formed a second layer of material. The second material layer 110 is formed by means of a printing or coating process. The second material layer 110 comprises a material having the trade name Solder Mask (epoxy), SINR, BCB having a thickness of about 20-25μm and a combination thereof. Subsequently, the second material layer 110 exposed / etched to third openings 111 in the second material layer 110 to form, whereby the second conductive lines 109 be exposed. Then plasma etching (RIE) can be used to optionally cover the surface of the second conductive lines 109 to clean.

Gemäß 7 werden Lötkugeln 112 auf den Lötöffnungen 111 mit Hilfe eines Schablonendruckverfahrens angeordnet. Danach werden die Lötkugeln 112 mit den Oberflächen der zweiten leitenden Leitungen 109 mittels eines IR-Rückfluß-Verfahrens verbunden.According to 7 become solder balls 112 on the solder holes 111 arranged by means of a stencil printing process. After that, the solder balls 112 with the surfaces of the second conductive lines 109 connected by an IR-reflux process.

Dann kann die bearbeitete Basis 100 in mehrere chipgroße Chipstücke für FT („Final Testing" – Abschlußtest) und BI („Burn In" – Einbrennen) nach dem Schritt des Lötens der Lötkugeln 112 auf die dritten Öffnungen 111 geschnitten werden. Dann kann nach dem Schritt des FT („Final Testing" – Abschlußtest) ein Schritt zum Lasermarkieren ausgeführt werden.Then the edited base 100 into several chip-sized chips for FT ("Final Testing") and BI ("Burn In") after the step of soldering the solder balls 112 on the third openings 111 get cut. Then, after the step of FT ("Final Testing"), a laser marking step may be performed.

Schließlich wird die gepackte Basis 100 mit der vorgenannten Struktur entlang der Sägelinie (nicht dargestellt) gesägt, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.Finally, the packed base 100 sawed with the aforementioned structure along the saw line (not shown) to form individual chip-sized packages or housings.

Des weiteren kann nach dem Schritt zum Schneiden der gepackten Basis 100 ein Schritt zum Aufnehmen und zum Ablegen der chipgroßen Packung auf einer Ablage für einen SMT-Prozeß („Surface Mounting Technique" – Oberflächenmontagetechnik) ausgeführt werden, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.Furthermore, after the step to cut the packed base 100 a step of picking up and depositing the chip-sized package on a tray for a Surface Mounting Technique (SMT) process to form individual chip-size packages.

Erfindungsgemäß kann die vorgenannte Packungsstruktur eine chipgroße Packungsstruktur mit einer sehr dünnen Packungsdicke (weniger als 400μm) liefern, um aufgrund der Siliziumrückseite mit Metall einen guten Wärmeleiter zu erreichen. Deshalb erhöht die Erfindung die Ausbeute, die Zuverlässigkeit und vermindert den Kontaktwiderstand der Packungsstruktur. Des weiteren kann die erfindungsgemäße chipgroße Packungsstruktur die Kosten der Packungsstruktur vermindern.According to the invention, the The above-mentioned package structure has a chip-size package structure with a package structure very thin Packing thickness (less than 400μm) provide a good one due to the silicon backside with metal heat conductor to reach. Therefore increased the invention the yield, the reliability and reduces the Contact resistance of the package structure. Furthermore, the chip-sized package structure according to the invention reduce the cost of the packing structure.

Obwohl spezifische Ausführungsformen erläutert und beschrieben wurden, ergibt sich für den Fachmann, daß verschiedene Modifikationen gemacht werden können, ohne den mittels der Ansprüche begrenzten Bereich der Erfindung zu verlassen.Even though specific embodiments explained and described, it will be apparent to those skilled in the art that various Modifications can be made without the means of claims To leave the limited scope of the invention.

Claims (45)

Verfahren zum Herstellen einer chipgroßen Packung, wobei das Verfahren die folgenden Schritte umfaßt: – Trennen von Chips auf einem Wafer; – Aufnehmen und Ablegen der Chips von / auf einer Basis; – Füllen einer ersten Materialschicht auf die Basis in einen Raum zwischen den Chips auf der Basis; – Mustern einer dielektrischen Schicht zum Bilden erster Öffnungen, die einen Teil einer leitenden Leitung der Chips freilegen; – Füllen und Mustern eines leitenden Materials in die ersten Öffnungen und auf die dielektrische Schicht; – Mustern einer zweiten Materialschicht zum Bilden zweiter Öffnungen, die das leitende Material freilegen; und – Löten von Lötkugeln auf die zweiten Öffnungen.Method for producing a chip-size package, the method comprising the following steps: - separating chips on one wafer; - Take up and depositing the chips from / on a base; - filling one first layer of material on the base in a space between the Chips on the base; - Inspect a dielectric layer for forming first openings forming part of a expose conductive conduction of the chips; - filling and patterning a senior Materials in the first openings and on the dielectric layer; - Pattern a second layer of material for forming second openings, which expose the conductive material; and - Solder solder balls on the second openings. Verfahren nach Anspruch 1, gekennzeichnet durch einen Schritt zum Reinigen der Oberfläche des Wafers mittels eines RIE-Verfahrens vor dem Schritt zum Trennen der Chips.Method according to claim 1, characterized by a Step to clean the surface of the wafer by an RIE method before the step of separating the chips. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Leitung der Chips mittels CVD, PVD, Sputtern oder Galvanisieren gebildet wird.Method according to claim 1, characterized in that that the conductive conduction of the chips by CVD, PVD, sputtering or electroplating is formed. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Leitung der Chips Al umfaßt.Method according to claim 1, characterized in that that the conductive line of the chips Al comprises. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Leitung der Chips Ti, Cu und / oder die Kombination hiervon umfaßt.Method according to claim 1, characterized in that that the conductive line of the chips Ti, Cu and / or the combination thereof includes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Leitung der Chips mit einer Dicke von etwa 1 μm bis etwa 2μm gebildet wird.Method according to claim 1, characterized in that that the conductive line of the chips with a thickness of about 1 micron to about 2μm formed becomes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das leitende Material Cu, Ni, Au umfassend gebildet wird.Method according to claim 1, characterized in that that this conductive material Cu, Ni, Au is formed comprehensively. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das leitende Material mit einer Dicke von etwa 12μm bis etwa 18μm gebildet wird.Method according to claim 7, characterized in that that this conductive material formed with a thickness of about 12μm to about 18μm becomes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf der leitenden Leitung der Chips eine zweite dielektrische Schicht gebildet wird, wobei die zweite dielektrische Schicht BCB, SINR oder Siliziumgummi umfaßt.Method according to Claim 1, characterized in that a second dielectric layer is formed on the conductive line of the chips, the second dielectric layer BCB, SINR or Sili rubber. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite dielektrische Schicht mit einer Dicke von etwa 2 – 8μm gebildet wird.Method according to claim 9, characterized in that that the second dielectric layer is formed with a thickness of about 2 - 8μm becomes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Materialien für die erste Materialschicht und die zweite Materialschicht ein UV-härtbares oder ein wärmehärtbares Material verwendet werden.Method according to claim 1, characterized in that that as Materials for the first material layer and the second material layer a UV-curable or a thermosetting one Material used. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste Materialschicht Siliziumgummi, Epoxy, Harz, SINR oder BCB umfaßt.Method according to claim 11, characterized in that that the first material layer silicon rubber, epoxy, resin, SINR or BCB includes. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Materialschicht mittels eines Vakuumdruckverfahrens und / oder eines photolithographischen Verfahrens gebildet wird.Method according to claim 12, characterized in that that the first material layer by means of a vacuum printing process and / or a photolithographic process is formed. Verfahren nach Anspruch 1, gekennzeichnet dadurch einen Schritt zum rückseitigen Läppen des Wafers vor dem Schritt zum Trennen.A method according to claim 1, characterized by a step to the back lapping of the wafer before the step to disconnect. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Wafer rückseitig geläppt wird, so daß eine Dicke von etwa 50 – 300μm erreicht wird.Method according to claim 14, characterized in that that the Wafer on the back lapped so that one Thickness of about 50 - 300μm achieved becomes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Basis Metall, Legierung 42 oder Glas umfaßt.Process according to claim 1, characterized in that the base is metal, alloy 42 or glass. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Metall Fe, Co, Ni und die Kombination hiervon umfaßt und die Basis mit einer Dicke von etwa 200 – 300μm gebildet wird.Method according to claim 16, characterized in that that this Metal Fe, Co, Ni and the combination thereof, and the Base is formed with a thickness of about 200 - 300μm. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das Glas mit einer Dicke von etwa 200 – 400μm gebildet wird.Method according to claim 17, characterized in that that this Glass is formed with a thickness of about 200 - 400μm. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dielektrische Schicht aus BCB, SINR, PI oder Siliziumgummi gebildet wird.Method according to claim 1, characterized in that that the dielectric layer formed of BCB, SINR, PI or silicon rubber becomes. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die dielektrische Schicht mit einer Dicke von etwa 2μm bis etwa 8μm gebildet wird.Method according to claim 19, characterized that the dielectric layer is formed with a thickness of about 2μm to about 8μm. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die dielektrische Schicht mittels eines Druckverfahrens oder eines Schleuderbeschichtungsverfahrens gebildet wird.Method according to claim 19, characterized that the dielectric layer by a printing method or a spin coating method is formed. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Öffnungen mittels eines Laserschneidverfahrens oder eines photolithographischen Verfahrens gebildet werden.Method according to claim 1, characterized in that that the first openings by means of a laser cutting process or a photolithographic process Procedure are formed. Verfahren nach Anspruch 22, gekennzeichnet durch einen Schritt zum Reinigen einer Oberfläche der leitenden Leitungen des Chips nach dem Schritt zum Bilden der ersten Öffnungen.A method according to claim 22, characterized by a step of cleaning a surface of the conductive lines of the chip after the step of forming the first openings. Verfahren nach Anspruch 23, gekennzeichnet durch einen Schritt zum Ausführen eines chemischen Cu-Galvanisierens oder Sputterns von Ti / Cu oder Al nach dem Schritt zum Reinigen der Oberfläche der leitenden Leitungen.A method according to claim 23, characterized by a step to execute a chemical Cu plating or sputtering of Ti / Cu or Al after the step of cleaning the surface of the conductive lines. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Materialschicht SINR, BCB oder eine Solder-Mask (Epoxy) umfaßt.Method according to claim 1, characterized in that that the second material layer comprises SINR, BCB or a solder mask (epoxy). Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß die zweite Materialschicht mit einer Dicke von etwa 20μm bis etwa 25μm gebildet wird.Method according to claim 25, characterized in that that the second material layer having a thickness of about 20μm to about 25μm is formed. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß die zweite Materialschicht mittels eines Druck- oder eines Beschichtungsverfahrens gebildet wird.Method according to claim 25, characterized in that that the formed second material layer by means of a printing or a coating process becomes. Verfahren nach Anspruch 1, gekennzeichnet durch einen Schritt zum Reinigen einer Oberfläche des leitenden Materials nach dem Schritt zum Bilden des leitenden Materials.Method according to claim 1, characterized by a step of cleaning a surface of the conductive material after the step of forming the conductive material. Verfahren nach Anspruch 1, gekennzeichnet durch einen Schritt zum Schneiden der Basis in mehrere chipgroße Chipstücke zum FT („Final Testing" – Abschlußtesten) und zum BI („Burn In" – Einbrennen) nach dem Schritt zum Löten der Lötkugeln in den zweiten Öffnungen.Method according to claim 1, characterized by a step for cutting the base into a plurality of chip-sized chip pieces for FT ("Final Testing "- Final Testing and to BI ("Burn In "- burn in" after the step for soldering the solder balls in the second openings. Verfahren nach Anspruch 29, gekennzeichnet durch einen Schritt zum Lasermarkieren nach dem Schritt zum FT („Final Testing" – Abschlußtesten).A method according to claim 29, characterized by a step for laser marking after the step to FT ("Final Testing "- final testing). Verfahren nach Anspruch 29, gekennzeichnet durch die folgenden Schritte nach dem Schritt zum Schneiden der Basis zur Bildung einzelner chipgroßer Packungen: – Schneiden der Chips in eine chipgroße Packung; und – Aufnehmen und Ablegen der chipgroßen Packung auf einer Ablage für einen SMT-Prozeß („ Surface Mounting Technique " – Oberflächenmontagetechnik).A method according to claim 29, characterized by the following steps after the step to cut the base to form individual chip-sized packages: - To cut the chips in a chip-size Pack; and - Take up and depositing the chip-sized Pack on a tray for an SMT process ("Surface Mounting Technique "- surface mounting technology). Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt zum Löten der Lötkugeln die folgenden Schritte umfaßt: – Anordnen der Lötkugeln in den zweiten Öffnungen mittels eines Schablonendruckverfahrens; und – Verbinden der Lötkugeln mit Oberflächen des leitenden Materials mit Hilfe eines IR-Rückflusses.Method according to claim 1, characterized in that that the Step to soldering the solder balls the following steps include: - Arrange the solder balls in the second openings by means a stencil printing process; and - Connecting the solder balls with surfaces of the conductive material by means of IR backflow. Chipgroße Packungsstruktur mit: – einer Basis; – einem Chip mit an der Basis haftenden Kontaktflächen; – ersten leitenden Leitungen, die auf dem Chip gebildet sind, um die Kontaktflächen zu bedecken; – einer ersten dielektrischen Schicht, die auf dem Chip und den ersten leitenden Leitungen gebildet ist, wobei die erste dielektrische Schicht erste Öffnungen auf den ersten leitenden Leitungen aufweist; – einer ersten Materialschicht, die auf der Basis gebildet ist und in einen Raum zwischen den Chips auf der Basis gefüllt ist; – einer zweiten dielektrischen Schicht, die auf der ersten dielektrischen Schicht und der ersten Materialschicht gebildet ist, wobei die zweite dielektrische Schicht zweite Öffnungen auf den ersten leitenden Leitungen aufweist; – zweite leitende Leitungen, die auf den ersten Öffnungen und den zweiten Öffnungen gebildet sind, mit den ersten leitenden Leitungen elektrisch zu koppeln; – einer zweiten Materialschicht, die auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet ist, wobei die zweite Materialschicht dritte Öffnungen auf den zweiten leitenden Leitungen aufweist; und – Lötkugeln, die auf die dritten Öffnungen gelötet sind und mit den zweiten leitenden Leitungen elektrisch verbunden sind.chip Large Package structure with: - one Base; - one Chip having contact surfaces adhered to the base; First conductive lines, formed on the chip to cover the contact surfaces; - one first dielectric layer on the chip and the first conductive Lines is formed, wherein the first dielectric layer on first openings having the first conductive lines; A first layer of material, which is formed on the base and in a space between the chips filled on the base is; - one second dielectric layer on top of the first dielectric Layer and the first material layer is formed, wherein the second dielectric layer second openings on the first conductive lines; - second conductive lines on the first openings and the second openings are formed, with the first conductive lines to electrically couple; - one second layer of material on the second conductive lines and the second dielectric layer is formed, wherein the second Material layer third openings on the second conductive lines; and - solder balls, on the third openings soldered are and electrically connected to the second conductive lines are. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die Oberflächen der ersten dielektrischen Schicht und der ersten Materialschicht im wesentlichen auf gleicher Höhe sind.Package structure according to Claim 33, characterized that the surfaces the first dielectric layer and the first material layer essentially at the same height are. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß der Chip mittels Sägen einer verarbeiteten Basis gebildet ist.Package structure according to Claim 33, characterized that the Chip by sawing a processed base is formed. Packungsstruktur nach Anspruch 35, dadurch gekennzeichnet, daß die verarbeitete Basis rückseitig geläppt ist und eine Dicke von etwa 200 – 400μm aufweist.Package structure according to Claim 35, characterized that the processed base back lapped is and has a thickness of about 200 - 400μm. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die Materialien der ersten Materialschicht und der zweiten Materialschicht ein UV-härtbares oder ein wärmehärtbares Material umfassen.Package structure according to Claim 33, characterized that the Materials of the first material layer and the second material layer a UV curable or a thermosetting one Include material. Packungsstruktur nach Anspruch 37, dadurch gekennzeichnet, daß die erste Materialschicht Siliziumgummi, SINR, BCB oder Epoxy umfaßt.Package structure according to Claim 37, characterized that the first material layer comprises silicon rubber, SINR, BCB or epoxy. Packungsstruktur nach Anspruch 37, dadurch gekennzeichnet, daß die zweite Materialschicht SINR, BCB, eine Solder-Mask (Epoxy) umfaßt.Package structure according to Claim 37, characterized that the second material layer SINR, BCB, a solder mask (epoxy). Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die ersten leitenden Leitungen Al, Ti, Cu und die Kombination hiervon umfassen.Package structure according to Claim 33, characterized that the first conductive lines Al, Ti, Cu and the combination thereof include. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die zweiten leitenden Leitungen Ti, Ni, Cu, Au und die Kombination hiervon umfassen.Package structure according to Claim 33, characterized that the second conductive lines Ti, Ni, Cu, Au and the combination thereof. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die Basis ein Metall, Legierung 42 (42Ni58Fe) oder Glas umfaßt.Package structure according to Claim 33, characterized in that the base is a metal, alloy 42 (42Ni58Fe) or glass. Packungsstruktur nach Anspruch 42, dadurch gekennzeichnet, daß das Metall Fe, Co, Ni und die Kombination hiervon umfaßt und daß die Dicke des Metalls etwa 200 – 300μm beträgt.Package structure according to Claim 42, characterized that this Metal Fe, Co, Ni and the combination thereof and that the thickness of the Metal is about 200 - 300μm. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die erste dielektrische Schicht BCB, SINR, PI oder Siliziumgummi umfaßt.Package structure according to Claim 33, characterized that the first dielectric layer comprises BCB, SINR, PI or silicon rubber. Packungsstruktur nach Anspruch 33, dadurch gekennzeichnet, daß die zweite dielektrische Schicht Siliziumgummi, SINR, BCB ist.Package structure according to Claim 33, characterized that the second dielectric layer is silicon rubber, SINR, BCB.
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