DE102004017073A1 - Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten - Google Patents

Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten Download PDF

Info

Publication number
DE102004017073A1
DE102004017073A1 DE102004017073A DE102004017073A DE102004017073A1 DE 102004017073 A1 DE102004017073 A1 DE 102004017073A1 DE 102004017073 A DE102004017073 A DE 102004017073A DE 102004017073 A DE102004017073 A DE 102004017073A DE 102004017073 A1 DE102004017073 A1 DE 102004017073A1
Authority
DE
Germany
Prior art keywords
trench
layer
rounded edges
buried
soi technology
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102004017073A
Other languages
English (en)
Other versions
DE102004017073B4 (de
Inventor
Ralf Lerner
Uwe Dr. Eckoldt
Thomas Oetzel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
X Fab Semiconductor Foundries GmbH
Original Assignee
X Fab Semiconductor Foundries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by X Fab Semiconductor Foundries GmbH filed Critical X Fab Semiconductor Foundries GmbH
Priority to DE102004017073A priority Critical patent/DE102004017073B4/de
Priority to EP05732412A priority patent/EP1735827A1/de
Priority to PCT/DE2005/000618 priority patent/WO2005098936A1/de
Priority to US10/599,726 priority patent/US7989308B2/en
Publication of DE102004017073A1 publication Critical patent/DE102004017073A1/de
Application granted granted Critical
Publication of DE102004017073B4 publication Critical patent/DE102004017073B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

Zur Integration von Niederspannungslogikelementen und Hochspannungsleistungselementen in ein und denselben Siliziumschaltkreis werden Chipbereiche mit unterschiedlichen Potentialen voneinander durch Trenngräben (trenches) dielektrisch isoliert. Um Spannungsüberhöhungen an scharfen Kanten des Isoliergrabenbodens zu vermeiden, werden diese durch eine einfache Verfahrensweise abgerundet.

Description

  • Zur Integration von Niederspannungslogikelementen und Hochspannungsleistungselementen in ein und demselben Siliziumschaltkreis ist es nötig, Chipbereiche mit unterschiedlichen Potentialen voneinander zu isolieren. Eine Möglichkeit dazu ist die sogenannte dielektrische Trenngraben-Isolation. Dabei wird eine vertikal wirkende Isolation zwischen Bauelement und Substrat durch eine vergrabene isolierende Schicht (üblicherweise Siliziumdioxid SiO2 ; prinzipiell sind aber auch andere Schichten denkbar) realisiert. Eine lateral wirkende Isolation wird erreicht durch das Ätzen eines Grabens (trench) bis auf die vergrabene isolierende Schicht und ein anschließendes Wiederauffüllen dieses tiefen Grabens mit isolierenden Schichten. Dabei kann auch nur ein Teil des geätzten Grabens durch isolierende Materialien aufgefüllt werden, das restliche Auffüllen des Grabens kann dann auch durch leitende Füllschichten (z.B. Polysilizium) erfolgen. Durch sogenannte Planarisierungsschritte z.B. geignete Ätzverfahren oder chemisch-mechanisches Polieren wird eine Einebnung der Oberfläche erreicht. Der allgemeine Stand der Technik für Isoliergräben ohne besondere Einflußnahme auf deren Kantengeometrie ist u.a. in den Schriften EP 1 184 902 A1 und EP 1 220 312 A1 dokumentiert.
  • Die Entwicklung der für diese Zwecke eingesetzten SOI-Technologie ist durch den Trend zu höheren Spannungen gekennzeichnet. An scharfen Grabenkanten des Isoliergrabens kommt es zu Spannungsüberhöhungen und bei höheren Spannungen in deren Folge zu Überschlägen. Um das zu vermeiden, müssen die Kanten des Isoliergrabens in ihrer Form verändert werden.
  • In der Patentschrift US 2002/0025654 14, 15A und 15B ist eine Isoliergrabenstruktur gezeigt, bei der die entsprechenden Kanten abgeschrägt sind. Damit werden Feldstärkespitzen an den Siliziumkanten verringert. Eine genauere Beschreibung der Herstellungsmethode erfolgt dort nicht. Aus der gezeigten Struktur kann gefolgert werden, daß die Abschrägung zu Beginn und Ende der eigentlichen Ätzung des Isoliergrabens vorgenommen wurde. Dies bedarf aber eines sehr komplizierten und schwierig zu kontrollierenden Ätzprozesses.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine einfache Verfahrensweise zur Abrundung der Grabenkante des Isoliergrabens an der kritischen Stelle des Überganges der Grabenwandung zum Grabenboden, d.h. zur horizontal verlaufenden Isolationsschicht anzugeben.
  • Gelöst wird die Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen.
  • Der Gegenstand des Anspruchs 1 weist die Vorteile auf, daß ein in der Halbleitertechnologie zu Verfügung stehendes Standard verfahren angewendet werden kann, wodurch nur geringe Mehrkosten entstehen.
  • Vorteilhafte Ausgestaltungen des Gegenstandes des Anspruchs 1 sind in den Unteransprüchen angegeben.
  • Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen in Form von schematischen Darstellungen von Isoliergrabenschnitten erläutert.
    •
  • Es zeigen
  • 1 einen mit der SOI-Technologie in üblicher Weise hergestellten Isolationsgraben nach der Ätzung, Verfüllung und Planarisierung,
  • 2 einen Isolationsgraben mit abgeschrägten Kanten, wie er in der Schrift US 2002/0025654 zu finden ist,
  • 3 einen Teilschritt der erfindungsgemäßen Herstellung des Isoliergrabens – nach der isotropen Ätzung der horizontalen Isollationsschicht und
  • 4 einen Teilschritt der erfindungsgemäßen Herstellung des Isoliergrabens – nach der thermischen Oxidation.
  • In 1 ist der bisher übliche Stand der Technik veranschaulicht. Auf dem Substrat (1) liegt die vergrabene Oxidschicht (2), über dieser die aktive Siliziumschicht (3), welche durch den mit Isolierschichten (4) und einer Füllung (5) versehenen Graben in die beiden Bereiche mit unterschiedlichen Potentialen (6) und (7) elektrisch getrennt sind. Bei Anlegen eines ersten Potentials an der "Insel" (6) gegenüber eines zweiten Potentials in der "Insel" (7) bzw. im Trägersubstrat (1) kommt es an der Kante (15) aufgrund der Geometrie zu einer Feldstärkeüberhöhung.
  • Dem Stand der Technik gemäß der Patentschrift US 2002/0025654 entspricht die Anschrägung der Kanten des Isoliergrabens wie es in 2, Detail (16) dargestellt ist.
  • Eine Abrundung der Kanten der aktiven Bereiche (6) und (7) oberhalb des vergrabenen Oxids zur Vermeidung von Feldstärkespitzen kann wesentlich einfacher durch eine nach der Grabenätzung folgende isotrope Ätzen der vergrabenen Isolationsschicht (2) erreicht werden, bei der es zu einer Unterätzung (12) unter den Schichten (6) und (7) kommt, siehe 3, wodurch bei der nachfolgenden thermischen Oxidation, bei der die Trenchisolationsschicht (13) erzeugt wird, siehe 4, der Kantenbereich (14) abgerundet wird. Bei Erzeugung der Trenchisolationsschicht (13) mittels thermischer Oxidation ist die Oxidationsrate an der Kante (15) deutlich höher als an der Seitenfläche (13) und als unten an der Isolationsschicht (2). So kommt es zu einer Abrundung (14) der Kante am Übergang Isolationsgrabenseitenwand zur vergrabenen Isolationsschicht (2). Durch diese Vorgehensweise werden zwei Effekte erzielte Zum einen wird die sich in der Tiefe verringernde Oxidationsrate durch den Oxidationsangriff von zwei Seiten kompensiert d.h. es entsteht ein dickeres Oxid. Zum anderen erfolgt durch den beidseitigen Oxidationsangriff eine Abrundung der Siliziumkante (14).
    • 1
    Trägersubstrat, „Handlewafer"
    2
    vergrabene isolierende Schicht z.B. SiO2 „Buried Oxide"
    3
    aktive Siliziumschicht „Devicewafer"
    4
    isolierende Schicht z.B. SiO2 an der Grabenseitenwand
    5
    Füllschicht, ggf. leitend
    6
    aktiver Siliziumbereich auf Potential 1
    7
    aktiver Siliziumbereich auf Potential 2
    8
    Isoliergrabenseitenfläche
    10
    geätzter Isoliergraben
    12
    unterätzte vergrabene Isolationsschicht
    13
    thermisches Oxid zur Isolation auf der Grabenwand
    14
    durch thermische Oxidation abgerundete Kante im Übergang
    Grabenisolationsschicht – vergrabene Isolationsschicht
    15
    Kante aktive Siliziumschicht – vergrabene Isolations
    schicht, ohne Eckenabrundung
    16
    Kante aktive Siliziumschicht – vergrabene Isolations
    schicht, mit abgeschrägter Ecke

Claims (2)

  1. Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) mit abgerundeten Kanten (14) der aktiven Siliziumschichtbereiche (6) und (7) im Übergang zur vergrabenen Isolationsschicht (2) von SOI-Strukturen, dadurch gekennzeichnet, daß nach der Ätzung des Isoliergrabens (10) eine isotrope Ätzung der vergrabenen Isolationsschicht (2) vorgenommen wird, bei der unterätzte Gebiete (12) entstehen und anschließend eine thermische Oxidation zur Erzeugung der Isolationsschicht auf den Wänden des Isolationsgrabens (13) vorgenommen wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die vergrabene Isolationschicht eine SiO2-Schicht ist.
DE102004017073A 2004-04-07 2004-04-07 Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten Expired - Lifetime DE102004017073B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102004017073A DE102004017073B4 (de) 2004-04-07 2004-04-07 Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten
EP05732412A EP1735827A1 (de) 2004-04-07 2005-04-07 Erzeugung von dielektrisch isolierenden graeben der soi-technologie mit abgerundeten kanten fuer hoehere spannungen
PCT/DE2005/000618 WO2005098936A1 (de) 2004-04-07 2005-04-07 Erzeugung von dielektrisch isolierenden graeben der soi-technologie mit abgerundeten kanten fuer hoehere spannungen
US10/599,726 US7989308B2 (en) 2004-04-07 2005-04-07 Creation of dielectrically insulating soi-technlogical trenches comprising rounded edges for allowing higher voltages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004017073A DE102004017073B4 (de) 2004-04-07 2004-04-07 Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten

Publications (2)

Publication Number Publication Date
DE102004017073A1 true DE102004017073A1 (de) 2005-10-27
DE102004017073B4 DE102004017073B4 (de) 2012-04-19

Family

ID=34971899

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004017073A Expired - Lifetime DE102004017073B4 (de) 2004-04-07 2004-04-07 Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten

Country Status (4)

Country Link
US (1) US7989308B2 (de)
EP (1) EP1735827A1 (de)
DE (1) DE102004017073B4 (de)
WO (1) WO2005098936A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004017073B4 (de) 2004-04-07 2012-04-19 X-Fab Semiconductor Foundries Ag Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten
US20220384252A1 (en) * 2021-05-26 2022-12-01 Texas Instruments Incorporated Through trench isolation for die

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084408A (en) * 1989-10-16 1992-01-28 Kabushiki Kaisha Toshiba Method of making complete dielectric isolation structure in semiconductor integrated circuit
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
US5470781A (en) * 1992-12-16 1995-11-28 International Business Machines Corporation Method to reduce stress from trench structure on SOI wafer
US5581110A (en) * 1994-07-12 1996-12-03 National Semiconductor Corporation Integrated circuit with trenches and an oxygen barrier layer
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
US20020025654A1 (en) * 2000-08-31 2002-02-28 Koji Arita Method for manufacturing a semiconductor device
EP1220312A1 (de) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Verfahren zur Integration eines Halbleiterbauelements auf einem SOI Substrat mit mindestens einer dielektrisch isolierten Wanne

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656674A (en) 1984-10-31 1987-04-14 National Plastics Limited Composite helmet
US4943531A (en) 1985-05-06 1990-07-24 The Trustees Of Columbia University In The City Of New York Expression of enzymatically active reverse transcriptase
JPH06349940A (ja) * 1993-06-14 1994-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
US6583488B1 (en) * 2001-03-26 2003-06-24 Advanced Micro Devices, Inc. Low density, tensile stress reducing material for STI trench fill
DE102004017073B4 (de) 2004-04-07 2012-04-19 X-Fab Semiconductor Foundries Ag Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084408A (en) * 1989-10-16 1992-01-28 Kabushiki Kaisha Toshiba Method of making complete dielectric isolation structure in semiconductor integrated circuit
US5470781A (en) * 1992-12-16 1995-11-28 International Business Machines Corporation Method to reduce stress from trench structure on SOI wafer
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
US5581110A (en) * 1994-07-12 1996-12-03 National Semiconductor Corporation Integrated circuit with trenches and an oxygen barrier layer
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
US20020025654A1 (en) * 2000-08-31 2002-02-28 Koji Arita Method for manufacturing a semiconductor device
EP1184902A1 (de) * 2000-08-31 2002-03-06 Matsushita Electric Industrial Co., Ltd. Verfahren zur Bildung eines Isolationsgrabens in einem SOI-Substrat
EP1220312A1 (de) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Verfahren zur Integration eines Halbleiterbauelements auf einem SOI Substrat mit mindestens einer dielektrisch isolierten Wanne

Also Published As

Publication number Publication date
WO2005098936A1 (de) 2005-10-20
US7989308B2 (en) 2011-08-02
DE102004017073B4 (de) 2012-04-19
US20080265364A1 (en) 2008-10-30
EP1735827A1 (de) 2006-12-27

Similar Documents

Publication Publication Date Title
EP0631306B1 (de) Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
DE3855469T2 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit Gräben als Isolationszonen
EP0631305B1 (de) Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
EP0645808B1 (de) Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat
DE102004057237B4 (de) Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
DE102005059035B4 (de) Isolationsgrabenstrukturen für hohe Spannungen
DE102005010944B4 (de) Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
DE19906030A1 (de) Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt
EP1770786A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE10127622A1 (de) Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens
DE4233486B4 (de) Grabenkondensator-Speicherzelle und Verfahren zu deren Herstellung
DE10011642A1 (de) Verfahren zur Erzeugung einer Flachgrabenisolation in der Halbleiterherstellung
DE102004020834B4 (de) Herstellungsverfahren für eine Halbleiterstruktur
DE102004017073B4 (de) Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten
DE10261308A1 (de) Bildung einer PBL-SiN-Barriere mit hohem Streckungsverhältnis
DE10138510B4 (de) Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation
DE102005059034A1 (de) Isolationsgrabenstruktur
DE102008029235B3 (de) Kreuzungen von Isolationsgräben der SOI-Technologie
DE10246949B4 (de) Verbesserte Trench-Isolation und Herstellungsverfahren
DE10234699A1 (de) Ein Verfahren zum Bereitstellen eines dicken thermischen Oxides bei der Grabenisolation
EP0914678B1 (de) Verfahren zum auffüllen von gräben in einem substrat
DE10321494B4 (de) Herstellungsverfahren für eine Halbleiterstruktur
DE102011011157B4 (de) Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10348006B4 (de) Feldeffekttransistor, insbesondere vertikaler Feldeffekttransistor, Speicherzelle und Herstellungsverfahren
DE10314574B4 (de) Verfahren zur Herstellung einer Grabenisolationsstruktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120720

R082 Change of representative

Representative=s name: LEONHARD, REIMUND, DIPL.-ING., DE

R071 Expiry of right