DE102004014928B4 - High-voltage transistor and method for its production - Google Patents

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Abstract

Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone, wobei jeweils mehrere gestaffelte Wannen (11, 13; 15, 17; 111, 113; 115, 117) gleichen Leitfähigkeitstyps sich von der Source (14; 114) bzw. der Drain (12; 112) ausgehend zum Substrat (10) hin erstrecken und die Dotierungskonzentrationen (log c) der Wannen mit zunehmender Tiefe (T) im Wesentlichen abnehmen und geglättet sind, dadurch gekennzeichnet, dass die Wannen derart gestaffelt sind, dass die tiefstgelegene Wanne (15; 111) der sich von der Source (14; 114) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (17; 113) gleichen Leitfähigkeitstyps eingebettet ist sowie die tiefstgelegene Wanne (11; 115) der sich von der Drain (12; 112) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (13; 117) gleichen Leitfähigkeitstyps eingebettet ist.A high-voltage transistor having a well of a first conductivity type arranged in a substrate of a second conductivity type, having a source, a drain and a gate electrode above a channel region formed between source and drain, wherein a plurality of staggered wells (11, 13, 15, 17; 111, 113, 115, 117) of the same conductivity type extend from the source (14; 114) and the drain (12; 112), respectively, to the substrate (10) and the doping concentrations (log c) of the wells with increasing depth (T ) are substantially staggered and smoothed, characterized in that the troughs are staggered such that the deepest trough (15; 111) of the troughs extending from the source (14; 114) towards the substrate (10) has the greatest lateral extent and embedded therein is the next higher well (17; 113) of the same conductivity type and the lowest well (11; 115) extending from the drain (12; 112) to the substrate (10) extending tubs has the largest lateral extent and in her the next higher lying tub (13; 117) of the same conductivity type is embedded.

Description

Die Erfindung betrifft einen Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone. Ferner betrifft die Erfindung ein Verfahren zu seiner Herstellung und ein Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors.The invention relates to a high-voltage transistor having a well of a first conductivity type, which is arranged in a substrate of a second conductivity type, with a source, a drain and a gate electrode above a channel region formed between source and drain. Furthermore, the invention relates to a method for its production and a method for the common production of a high-voltage transistor and a low-voltage transistor.

Die an sich bekannte Herstellung von Hochvolttransistoren in integrierten Schaltungen führt regelmäßig zu optimierten Transistoren für den gewünschten Spannungsbereich. Dieser kann sich von mehr als 10 Volt bis zu 150 Volt und darüber hinaus erstrecken. Typische Anwendung ist die Automobiltechnik, in der neben logischen Schaltungselementen auch Schalter für die Batteriespannungsebenen und für die Beherrschung von Störpulsen (bursts) vorgesehen werden müssen. Diese Hochvolttransistoren sind grundsätzlich mit Prozessen herstellbar, wie sie für CMOS-Schaltungen mit Einsatzbereichen von 3,3 Volt bzw. 5 Volt verwendet werden. Allerdings ist diese Herstellung aufwendig und teuer, weil eine Mehrzahl zusätzlicher Masken und Prozessschritte notwendig sind und/oder ein großer Platzbedarf des Hochvolttransistors resultiert.The known per se production of high-voltage transistors in integrated circuits regularly leads to optimized transistors for the desired voltage range. This can range from more than 10 volts to 150 volts and beyond. A typical application is the automotive industry, in which in addition to logic circuit elements also switches for the battery voltage levels and for the control of bursts must be provided (bursts). These high-voltage transistors can basically be produced using processes such as those used for CMOS circuits with operating ranges of 3.3 volts and 5 volts, respectively. However, this production is complicated and expensive because a plurality of additional masks and process steps are necessary and / or a large space requirement of the high-voltage transistor results.

Vertikale Hochvolttransistoren werden oftmals mit Hilfe einer Epitaxieschicht erzeugt, deren Dicke und Konzentration für den gewünschten Spannungsbereich optimiert werden muss. Die verwendeten Schichtdicken können schnell bei 10 µm oder darüber liegen, was nur mit einer sehr aufwändigen Epitaxieabscheidung realisierbar ist. Die notwendige vergrabene Schicht (buried layer), ihre Dotierung und Kontaktierung durch die Epitaxieschicht (sinker) erfordern etliche spezi-ell für den Hochvolttransistor notwendige Prozessschritte. Um die Transistorfläche, d.h. seine laterale Ausdehnung zu optimieren, muss die Dicke der Epitaxieschicht an die gewünschte Spannungsebene angepasst werden.Vertical high-voltage transistors are often produced by means of an epitaxial layer whose thickness and concentration must be optimized for the desired voltage range. The layer thicknesses used can be as fast as 10 μm or more, which can only be achieved with a very complicated epitaxial deposition. The necessary buried layer, its doping and contacting through the epitaxial layer (sinker) require a number of process steps that are necessary for the high-voltage transistor. To control the transistor area, i. To optimize its lateral expansion, the thickness of the epitaxial layer must be adapted to the desired voltage level.

Der Versuch, Hochvolttransistoren als laterale Transistoren in Verbindung mit einem Niedervoltprozess für Logiktransistoren herzustellen, führt zu anderen Schwierigkeiten. So müssen die elektrischen Feldstärken so beherrscht werden, dass an den Stellen höchster Feldstärkekonzentration kein Durchbruch auftritt, der zu Fehlfunktionen oder zur Zerstörung des integrierten Schaltkreises führen kann. In der Regel führt diese Anforderung zu einem großen Platzbedarf für die Hochvolttransistoren und damit zu hohen Chipkosten.The attempt to produce high-voltage transistors as lateral transistors in conjunction with a low-voltage process for logic transistors leads to other difficulties. Thus, the electric field strengths must be controlled so that no breakthrough occurs at the points of highest field strength concentration, which can lead to malfunction or destruction of the integrated circuit. As a rule, this requirement leads to a large space requirement for the high-voltage transistors and thus to high chip costs.

Aus der US 6 455 893 B1 ist ein lateraler Hochvolttransistor bekannt, der einen geringeren Platz benötigt, weil die am hochdotierten Drain auftretende elektrische Feldstärke mittels einer geringer dotierten Drain-Erweiterung und einer Feldplatte reduziert wird. Der beschriebene Transistor ist auch für CMOS-Prozesse mit weniger als 1 µm Strukturbreite einsetzbar. Jedoch führt das Dokument an, dass die Spannungsfestigkeit des Transistors eingeschränkt ist, weil das retrograde Implantationsprofil in den Randbereichen der Drain-Erweiterung zu einem wenig geeigneten Dotierungsmuster führt.From the US Pat. No. 6,455,893 B1 For example, a lateral high-voltage transistor is known which requires less space because the electric field strength occurring at the heavily doped drain is reduced by means of a less doped drain extension and a field plate. The described transistor can also be used for CMOS processes with a structure width of less than 1 μm. However, the document argues that the withstand voltage of the transistor is limited because the retrograde implant profile in the edge regions of the drain extension results in a poorly suited doping pattern.

Dokument US 6 677 210 B1 beschreibt einen Hochvolttransistor. Bei einem NMOS Hochvolttransistor ist ein n+ dotiertes Sourcegebiet in einer p dotierten Hochvoltwanne und einer p dotierten Wanne angeordnet, welche die tiefste Wanne ist. Die p dotierte Hochvoltwanne ragt lateral aus der p dotierten Wanne heraus. Bei einem weiteren NMOS Hochvolttransistor ist ein n+ dotiertes Draingebiet in einem n dotierten Driftgebiet, einer n dotierten Wanne und einer n dotierten Niedervoltwanne angeordnet, welche die tiefstgelegene Wanne ist. Die n dotierte Wanne ragt lateral aus der n dotierten Niedervoltwanne heraus. Ein p dotiertes Substrat wird zur Herstellung der NMOS Hochvolttransistoren eingesetzt.document US Pat. No. 6,677,210 B1 describes a high-voltage transistor. In an NMOS high-voltage transistor, an n + -type source region is disposed in a p-doped high-voltage well and a p-doped well, which is the deepest well. The p-doped high-voltage well protrudes laterally out of the p-doped well. In another NMOS high-voltage transistor, an n + doped drain region is disposed in an n-doped drift region, an n-doped well, and an n-doped low-volts well, which is the deepest well. The n-doped well protrudes laterally out of the n-doped low-voltage well. A p-doped substrate is used to fabricate the NMOS high-voltage transistors.

Dokument US 4 290 077 A befasst sich mit einem Hochspannungs-MOSFET und dabei mit den unterschiedlichen Möglichkeiten bei der Herstellung und Anordnung einer oder zweier Gateelektroden. Bei einem Hochspannungs-MOSFET ist ein n+ dotiertes Sourcegebiet in einer p dotierten Wanne angeordnet. Die p dotierte Wanne und ein n+ dotiertes Hochspannungs-Draingebiet sind in einem Substrat angeordnet. Ein Strom fließt vom Sourcegebiet über die p dotierte Wanne, die als Kanal bezeichnet ist, und ein Driftgebiet zum Draingebiet.document US 4 290 077 A deals with a high-voltage MOSFET and the different possibilities in the production and arrangement of one or two gate electrodes. In a high voltage MOSFET, an n + doped source region is disposed in a p-doped well. The p-doped well and an n + doped high voltage drain region are arranged in a substrate. A current flows from the source region via the p-doped well, which is referred to as a channel, and a drift region to the drain region.

Es ist deshalb Aufgabe der Erfindung, einen verbesserten lateralen Hochvolttransistor und ein Herstellverfahren für eine Submikron-Technologie anzugeben, die auf einem Herstellprozess für Niedervolttransistoren beruhen.It is therefore an object of the invention to provide an improved lateral high-voltage transistor and a manufacturing method for a submicron technology, which are based on a manufacturing process for low-voltage transistors.

Diese Aufgabe löst die Erfindung mit den Merkmalen der unabhängigen Patentansprüche. Ausgestaltungen der Erfindung sind in weiteren Ansprüchen gekennzeichnet.This object is achieved by the invention with the features of the independent claims. Embodiments of the invention are characterized in further claims.

In einer Ausführungsform eines Hochvolttransistors mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, sowie mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone erstrecken sich jeweils mehrere gestaffelte Wannen gleichen Leitfähigkeitstyps von der Source bzw. der Drain ausgehend zum Substrat hin. Dabei nehmen die Dotierungskonzentrationen der Wannen mit zunehmender Tiefe im Wesentlichen ab und sind geglättet. Die Wannen sind derart gestaffelt, dass die tiefstgelegene Wanne der sich von der Source zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist sowie die tiefstgelegene Wanne der sich von der Drain zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist.In one embodiment of a high-voltage transistor having a well of a first conductivity type arranged in a substrate of a second conductivity type and having a source, a drain and a gate electrode above a channel region formed between source and drain, a plurality of staggered wells of the same conductivity type in each case extend from the Source and the drain, starting from the substrate. The doping concentrations of the wells decrease substantially with increasing depth and are smoothed. The tubs are staggered so that the Deepest well of the wells extending from the source to the substrate has the largest lateral extent and in it the next higher well of the same conductivity type is embedded and the lowest well of the extending from the drain to the substrate wells has the largest lateral extent and in her the next higher well of the same conductivity type is embedded.

In verschiedenen Ausführungsformen erstrecken sich bei dem Hochvolttransistor jeweils mehrere gestaffelte Wannen gleichen Leitfähigkeitstyps von der Source bzw. der Drain ausgehend derart zum Substrat hin, dass die Dotierungskonzentrationen der Wannen mit zunehmender Tiefe im Wesentlichen abnimmt und einen geglätteten Konzentrationsverlauf hat. Gestaffelt meint in diesem Zusammenhang, dass die tiefstgelegene Wanne die größte laterale Ausdehnung hat und dass in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist. In der letzteren Wanne wiederum ist bei Bedarf eine weitere Wanne gleichen Leitfähigkeitstyps eingebettet oder aber gleich die p+- oder n+-Zonen für Source bzw. Drain.In various embodiments, in the case of the high-voltage transistor, a plurality of staggered wells of the same conductivity type extend from the source or the drain toward the substrate such that the doping concentrations of the wells substantially decrease with increasing depth and have a smoothed concentration profile. Staggered means in this context that the lowest-lying tub has the largest lateral extent and that in it the next higher well of the same conductivity type is embedded. In turn, in the latter well, if necessary, another well of the same conductivity type is embedded, or else the p + or n + regions for the source or drain.

Die an Source bzw. Drain nächstanschließende Wanne hat eine geringere Dotierung als diese und so weiter bis zur tiefstgelegenen Wanne mit der geringsten Dotierung.The well next to the source or drain has less doping than these and so on down to the lowest well with the lowest doping.

Es ist vorteilhaft, wenn die an den Sourcebereich oder den Drainbereich unmittelbar anschließende Wanne als flache Wanne ausgebildet ist.It is advantageous if the trough directly adjoining the source region or the drain region is designed as a flat trough.

Wenn die vorgenannte flache Wanne als retrograde Wanne hergestellt ist, liegt das Maximum der Dotierstoffkonzentration nicht an der Wannenoberfläche, sondern tiefer.When the aforementioned shallow well is made as a retrograde well, the maximum of the dopant concentration is not at the well surface, but deeper.

Durch thermische Schritte, die bei der Herstellung der integrierten Schaltung zwangsläufig erforderlich sind, diffundieren die Dotierstoffe der gestaffelten Wannen aus. Dabei werden große Dotierstoffunterschiede ausgeglichen, was dann in vertikaler als auch lateraler Richtung zu einem gleichmäßigeren Konzentrationsverlauf der Dotierstoffe führt und damit zu einer gleichmäßigeren Feldverteilung bei am Transistor anliegender Betriebsspannung.Thermal steps, which are inevitably required in the manufacture of the integrated circuit, cause the dopants of the staggered wells to diffuse out. In this case, large dopant differences are compensated, which then leads in the vertical and lateral direction to a more uniform concentration profile of the dopants and thus to a more uniform field distribution at the transistor applied to the operating voltage.

Man kann bei der Erfindung von einem Technologiekonzept für einen spannungs-skalierbaren lateralen Hochvolttransistor bzw. Hochvoltprozess sprechen. Dabei bestimmt letztlich der vorgesehene Bereich der Betriebsspannung nicht nur die lateralen Abmessungen insgesamt, sondern auch die Zahl der gestaffelten Wannen. Bereits mit vier Wannen, jeweils einer tiefen n- bzw. p-Wanne und einer darin entsprechend eingebetteten flachen n- bzw. p-Wanne ist es möglich, im gleichen Prozess neben Niedervolttransistoren beider Kanaltypen auch Hochvolttransistoren beider Kanaltypen herzustellen.In the invention, one can speak of a technology concept for a voltage-scalable lateral high-voltage transistor or high-voltage process. Ultimately, the intended range of operating voltage not only determines the overall lateral dimensions, but also the number of staggered wells. Even with four wells, each with a deep n- or p-well and a correspondingly embedded shallow n- or p-well, it is possible to produce high-voltage transistors of both types of channels in addition to low-voltage transistors of both types in the same process.

Vorteilhaft ist gemäß der Erfindung, dass Lithographiemasken und Wannen in unterschiedlichen Verwendungen für andere Transistortypen wieder eingesetzt werden können (reuse). Die geringe Anzahl der Lithographiemasken ist ein entscheidender Faktor, um die Prozessschritte zu verringern, die Qualität des herzustellenden Produkts zu erhöhen und die Kosten zu reduzieren. Dadurch wird auch die Akzeptanz des beschriebenen Hochvoltprozesses erhöht.It is advantageous according to the invention that lithography masks and troughs can be used again in different uses for other types of transistor (reuse). The small number of lithography masks is a key factor in reducing process steps, increasing the quality of the product to be manufactured and reducing costs. This also increases the acceptance of the described high-voltage process.

In einer Ausführungsform wird bei einem Verfahren zur Herstellung der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt.In one embodiment, in a method for producing the high-voltage transistor is produced by means of process steps of a known low-voltage process.

In einer Ausführungsform sieht ein Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors vor, dass der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt wird, wobei bei dem Hochvolttransistor jeweils gestaffelte Wannen gleichen Leitfähigkeitstyps unterhalb des Source- bzw. Drainbereichs zusammen mit Wannen eines jeweils entsprechenden Leitfähigkeitstyps des Niedervoltprozesses derart hergestellt werden, dass bei dem Hochvolttransistor die tiefstgelegene Wanne der sich von dem Sourcebereich zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist sowie bei dem Hochvolttransistor die tiefstgelegene Wanne der sich von dem Drainbereich zum Substrat hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist.In one embodiment, a method for the common production of a high-voltage transistor and a low-voltage transistor provides that the high-voltage transistor is produced by means of process steps of a known low-voltage process, wherein in the high-voltage transistor each staggered wells of the same conductivity type below the source or drain region together with trays one each In the high-voltage transistor, the lowest-lying well of the wells extending from the source region to the substrate has the greatest lateral extent and the well of the same conductivity type is embedded in it, and the deepest well of the high-voltage transistor itself From the drain region to the substrate extending wells has the largest lateral extent and embedded in her the next higher well of the same conductivity type t is.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und den dazu gehörigen Figuren näher erläutert. Die Figuren und die Parameterangaben dienen allein der Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu ausgeführt. Der besseren Übersichtlichkeit halber sind Grenzbereiche aller beschriebenen Wannen mit durchgezogenen Linien dargestellt; es versteht sich jedoch, dass keine scharfen Grenzen auftreten. Gleiche oder gleichwirkende Elemente sind mit gleichen Bezugszeichen versehen. Es zeigen:

  • 1 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal,
  • 2 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit p-Kanal,
  • 3 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal und gesteigerter Spannungsfestigkeit,
  • 4 Dotierungsprofile für einen erfindungsgemäßen Hochvolttransistor gemäß 1 entlang der dort eingezeichneten Schnitte,
  • 5 Dotierungsprofile für einen erfindungsgemäßen Hochvolttransistor gemäß 2 entlang der dort eingezeichneten Schnitte,
  • 6 Dotierungsprofile für einen erfindungsgemäßen Hochvolttransistor gemäß 3 entlang der dort eingezeichneten Schnitte und
  • 7 einen schematischen Querschnitt durch ein Halbleitersubstrat mit zwei Niedervolttransistoren und zwei erfindungsgemäßen Hochvolttransistoren.
In the following the invention will be explained in more detail with reference to embodiments and the associated figures. The figures and the parameter data serve only to illustrate the invention and are therefore designed only schematically and not to scale. For better clarity, border areas of all described tubs are shown by solid lines; However, it is understood that no sharp boundaries occur. Identical or equivalent elements are provided with the same reference numerals. Show it:
  • 1 a schematic cross section through a high-voltage transistor according to the invention with n-channel,
  • 2 a schematic cross section through a high-voltage transistor according to the invention with p-channel,
  • 3 a schematic cross section through a high-voltage transistor according to the invention with n-channel and increased dielectric strength,
  • 4 Doping profiles for a high-voltage transistor according to the invention according to 1 along the sections marked there,
  • 5 Doping profiles for a high-voltage transistor according to the invention according to 2 along the sections marked there,
  • 6 Doping profiles for a high-voltage transistor according to the invention according to 3 along the there marked cuts and
  • 7 a schematic cross section through a semiconductor substrate with two low-voltage transistors and two high-voltage transistors according to the invention.

Die Ausführungsbeispiele beziehen sich auf eine 0,35 µm CMOS-Technologie, wie sie an sich für Niedervoltanordnungen bekannt ist. Diese Transistortechnologie erfordert im Gegensatz zu Prozesstechnologien mit größeren Strukturen eine vergleichsweise hohe Oberflächenkonzentration für die Transistorelemente.The exemplary embodiments relate to a 0.35 μm CMOS technology, as is known per se for low-voltage arrangements. This transistor technology requires in contrast to process technologies With larger structures, a comparatively high surface concentration for the transistor elements.

Gemäß 1 ist in einem z.B. mit Bor p-dotierten Substrat 10 eine tiefe n-dotierte Wanne 11 angeordnet. Die tiefe n-Wanne erstreckt sich unterhalb eines Feldoxidgebietes 20a und 20b. Im Ausführungsbeispiel reicht die n-Wanne sogar beidseitig über das Feldoxidgebiet hinaus. Die n-Wanne entspricht der n-Wanne des Niedervoltprozesses und kann mit derselben Maske wie letztere hergestellt werden.According to 1 For example, a deep n-doped well 11 is arranged in a substrate 10 doped with boron p, for example. The deep n-well extends below a field oxide region 20a and 20b. In the exemplary embodiment, the n-well even extends beyond the field oxide region on both sides. The n-well corresponds to the n-well of the low voltage process and can be made with the same mask as the latter.

Das Feldoxidgebiet 20 ist unterbrochen durch ein erstes Fenster A-A, in dem die Draindiffusion 12 als hoch dotiertes n-leitendes Gebiet üblicher Konzentration liegt. Unterhalb der Draindiffusion 12 liegt eine flache n-dotierte Wanne 13, die niedriger dotiert ist als die Draindiffusion 12.The field oxide area 20 is interrupted by a first window AA, in which the drain diffusion 12 is a highly doped n-type region of conventional concentration. Below the drain diffusion 12 is a flat n-doped well 13, which is doped lower than the drain diffusion 12th

Das Bor-dotierte Substrat hat typischerweise eine Konzentration von ca. 7,4*1014 cm-3. Die tiefe n-Wanne 11 wird typischerweise mit Phosphor als Dotierstoff und einer Konzentration von ca. 1013 cm-3 durch Implantation mit der Energie von ca. 300 keV erzeugt. Mit einem langen thermischen Eintreibschritt von etwa 700 Minuten bei 1150 °C wird die Tiefe des pn-Übergangs zum Substrat bei etwa 3 µm unterhalb des Feldoxids 20 eingestellt. Durch die lange Ausdiffusion entsteht eine vergleichsweise niedrige Volumenkonzentration der tiefen n-Wanne.The boron-doped substrate typically has a concentration of about 7.4 * 10 14 cm -3 . The deep n-well 11 is typically implanted with phosphorus as a dopant and a concentration of about 10 13 cm -3 With the energy of about 300 keV generated. With a long thermal driving step of about 700 minutes at 1150 ° C, the depth of the pn junction to the substrate becomes about 3 μm below the field oxide 20 set. The long outdiffusion results in a comparatively low volume concentration of the deep n-well.

Die flache n-Wanne 13 wird typischerweise als retrograde Wanne mit Phosphor als Dotierstoff und einer Energie von ca. 500 keV sowie einer Konzentration von ca. 5*1012 cm-3 ausgeführt. Der geschützte Bereich unter der Siliziumoberfläche ist etwa 0,5 µm tief. Der Dotierstoff wird kurz, d.h. etwa 30 Minuten bei 1000 °C eingetrieben. Grundsätzlich ist als weiterer n-leitfähiger Dotierstoff Arsen möglich. Die lokale Konzentration an Dotierstoff übersteigt bei der flachen n-Wanne diejenige der tiefen n-Wanne.The shallow n-well 13 is typically used as a retrograde well With Phosphorus as dopant and an energy of about 500 keV and a concentration of about 5 * 10 12 cm -3 executed. The protected area under the silicon surface is about 0.5 μm deep. The dopant is short, ie driven at 1000 ° C for about 30 minutes. In principle, arsenic is possible as a further n-type dopant. The local concentration of dopant in the shallow n-well exceeds that of the deep n-well.

In einem zweiten Fenster B-B zwischen dem Feldoxid 20a und dem Feldoxid 20c ist die Sourcediffusion 14 als hoch dotiertes, n-leitfähiges Gebiet üblicher Konzentration angeordnet. Der Sourcebereich 14 liegt in einer tiefen p-dotierten Wanne 15, die sich an des Substrats 10 anschließt und in die ihrerseits eine flache p-Wanne 17 eingebettet ist. Zusätzlich ist neben dem Sourcebereich 14 ein hoch dotiertes Gebiet 16 mit p-Leitfähigkeit angeordnet, das ebenso wie die Source von der Oberfläche des Substrats bis in die flache p-Wanne 17 reicht und für die Kontaktierung des Substrats (body-Anschluss) vorgesehen ist.In a second window B-B between the field oxide 20a and the field oxide 20c, the source diffusion 14 is arranged as a highly doped, n-type region of conventional concentration. The source region 14 is located in a deep p-doped well 15, which adjoins the substrate 10 and in which in turn a flat p-well 17 is embedded. In addition, besides the source region 14, a highly doped p-type conductivity region 16 is arranged, which as well as the source extends from the surface of the substrate into the shallow p-well 17 and is provided for contacting the substrate (body connection).

Die tiefe p-Wanne 15 wird typischerweise mit Bor als Dotierstoff und einer Konzentration von ca. 1013 cm-3 durch Implantation mit ca. 300 keV erzeugt. Danach folgt ein mittellanger thermischer Eintreibschritt von ca. 150 Minuten bei 1150 °C. Die flache p-Wanne 17 wird typischerweise als retrograde Wanne mit Bor und einer Energie von unter 150 keV sowie einer Konzentration von ca. 1013 cm-3 ausgeführt. Es wird ein kurzer Eintreibschritt mit den beschriebenen Bedingungen ausgeführt. Der p-Wannenbereich 17 endet ca. 0,5 µm unter der Siliziumoberfläche.The deep p-well 15 is typically implanted with boron as dopant and a concentration of about 10 13 cm -3 With generated about 300 keV. This is followed by a medium-length thermal driving step of about 150 minutes at 1150 ° C. The shallow p-well 17 is typically used as a retrograde well With Boron and an energy of less than 150 keV and a concentration of about 10 13 cm -3 executed. It will be a short drive-in step With executed the conditions described. The p-well region 17 ends approximately 0.5 μm below the silicon surface.

Auf einem Gateoxid 19, das sich von dem Sourceanschluss 14 bis zum Feldoxid 20a in Richtung auf den Drainanschluss 12 ausdehnt, sowie auf einem Teil des sich daran anschließenden Feldoxids 20a ist die Gateelektrode 18 angeordnet. Die Gateelektrode 18 bildet im Bereich zwischen Source 14 und Feldoxid 20a das Gate, unter dem sich in der p-Wanne 15 bzw. 17 der Kanal des Hochvolttransistors befindet. Oberhalb des Feldoxids 20a wirkt die Gateelektrode 18 als Feldplatte und dient zur Steuerung des elektrischen Feldes in der Driftstrecke der tiefen n-Wanne 11, die sich unter dem Feldoxid befindet.On a gate oxide 19, which extends from the source terminal 14 to the field oxide 20a in the direction of the drain terminal 12, and on a part of the adjoining field oxide 20a, the gate electrode 18 is arranged. The gate electrode 18 forms in the region between the source 14 and field oxide 20a, the gate, below which is in the p-well 15 and 17, the channel of the high-voltage transistor. Above the field oxide 20a, the gate electrode 18 acts as a field plate and serves to control the electric field in the drift path of the deep n-well 11, which is located below the field oxide.

Die tiefe n-Wanne 11 und die flache n-Wanne 13 wirken in ihrem Bereich unterhalb des Feldoxids als Drain-Erweiterung und als Driftstrecke für die Ladungsträger aus dem Kanalbereich. Mit der Feldplatte erfolgt hierbei in lateraler Richtung zwischen Source und Drain eine Steuerung des elektrischen Feldes.The deep n-well 11 and the flat n-well 13 act in their area below the field oxide as a drain extension and as a drift path for the charge carriers from the channel region. With the field plate takes place here in the lateral direction between the source and drain control of the electric field.

In vertikaler Richtung, d.h. von der Substratoberfläche des Drainanschlusses 12 oder des Sourceanschlusses 14 in Richtung auf das Substrat wird die Wirkung der jeweiligen tiefen und flachen Wannen aus den Querschnitten A-A bzw. B-B gemäß 4 deutlich. 4 zeigt die Abhängigkeit der Dotierungskonzentration, angegeben als logarithmischer Wert, von der Tiefe T des Substrats. Wie in 4 A-A ersichtlich wird, bewirkt die flache n-Wanne 13, dass die Dotierungskonzentration von der Drain 12 zur tiefen n-Wanne 11, die für sich gestrichelt dargestellt ist, mit Hilfe der flachen n-Wanne 13, die für sich allein punktiert angedeutet ist, im Übergangsbereich deutlich angehoben wird. Damit ergibt sich ein geglätteter Verlauf der Dotierungskonzentration der Drain 12 hin zur tiefen n-Wanne 11 und damit.ein gleichmäßigerer Verlauf der elektrischen Feldstärke. Auch in lateraler Richtung trägt die flache n-Wanne 13 zur Vergleichmäßigung der elektrischen Feldstärke bei (adaptive RESURF bzw. adaptive REduced SURface Field).In the vertical direction, ie, from the substrate surface of the drain terminal 12 or the source terminal 14 in the direction of the substrate, the effect of the respective deep and shallow wells from the cross sections AA and BB, respectively 4 clear. 4 shows the dependence of the doping concentration, indicated as a logarithmic value, from the depth T of the substrate. As in 4 AA is apparent, causes the shallow n-well 13 that the doping concentration from the drain 12 to the deep n-well 11, which is shown by dashed lines, by means of the flat n-well 13, which is indicated by dotted, in the Transition area is significantly raised. This results in a smoothed course of the doping concentration of the drain 12 towards the deep n-well 11 and thus a more even course of the electric field strength. Also in the lateral direction, the flat n-well 13 contributes to even out the electric field strength (adaptive RESURF or adaptive REduced SURface Field).

In ähnlicher Weise ermöglicht die flache p-Wanne 17 unterhalb der Source 14, dass die tiefe p-Wanne 15 niedriger dotiert sein kann als ohne Wanne 17, so dass die p-Konzentration der Wannen 17 und 15 zum Substrat 10 hin geglättet angepasst wird, siehe 4, Profil B-B.Similarly, the shallow p-well 17 below the source 14 allows the deep p-well 15 to be doped lower than without the well 17, so as to smoothly adjust the p-concentration of the wells 17 and 15 towards the substrate 10, please refer 4 , Profile BB.

2 zeigt einen Hochvolttransistor mit p-Kanal. Gegenüber 1 sind entsprechende funktionale Gebiete ohne Berücksichtigung des Dotierungstyps mit um hundert erhöhten Bezugszeichen bezeichnet. Oberhalb des Substrats 110 ist eine tiefe n-Wanne 111 angeordnet, die unterhalb der Source- und Drainbereiche liegt und diese gegen das Substrat isoliert. Aus diesem Grund kann der Body-Anschluss 116 keine Verbindung zum Substrat haben. Die tiefe n-Wanne 111 wird typischerweise mit Phosphor als Dotierstoff und einer Konzentration von ca. 1013 cm-3 durch Implantation mit ca. 300 keV erzeugt. Mit einem langen thermischen Eintreibschritt, wie beschrieben, wird die Tiefe des pn-Übergangs zum Substrat bei etwa 6 µm eingestellt. In der tiefen n-Wanne 111 ist die flache n-Wanne 113 angeordnet, die den hoch p-dotierten Sourcebereich 114 aufnimmt. Zusätzlich ist das hoch n-dotierte Gebiet 116 vorgesehen. An die flache n-Wanne 113 schließt sich in lateraler Richtung die tiefe p-dotierte Wanne 115 an, die sich unterhalb des Feldoxidgebiets 20d, 20e erstreckt. In dem Fenster C-C des Feldoxids befindet sich die hoch p-dotierte Drain 112, unterhalb der eine flache p-Wanne 117 in der p-Wanne 115 implantiert ist. Die Wannen sind zusammen mit den jeweils entsprechenden Wannen gleichen Leitfähigskeitstyps gemäß 1 hergestellt. 2 shows a high-voltage transistor With p-channel. Across from 1 are corresponding functional areas without consideration of the doping type With denoted by one hundred increased reference numerals. Above the substrate 110, a deep n-well 111 is located below the source and drain regions and isolates them from the substrate. For this reason, the body terminal 116 can not be connected to the substrate. The deep n-well 111 is typically implanted with phosphorus as a dopant and a concentration of about 10 13 cm -3 With generated about 300 keV. With a long thermal driving step as described, the depth of the pn junction to the substrate is set at about 6 μm. In the deep n-well 111, the flat n-well 113 is arranged, which receives the highly p-doped source region 114. In addition, the high n-doped region 116 is provided. The shallow n-well 113 is adjoined in the lateral direction by the deep p-doped well 115, which extends below the field oxide region 20d, 20e. In the window CC of the field oxide is the highly p-doped drain 112, below which a flat p-well 117 is implanted in the p-well 115. The tubs are of the same type of conductivity along with the corresponding tubs 1 produced.

Wie in 1 ist eine Polysilizium-Gateelektrode 118 über dem Kanalgebiet und von diesem durch ein Gateoxid 119 isoliert angeordnet. Die Gateelektrode erstreckt sich als Feldplatte bis auf das Gateoxid 20d.As in 1 For example, a polysilicon gate electrode 118 is disposed over the channel region and isolated therefrom by a gate oxide 119. The gate electrode extends as a field plate except for the gate oxide 20d.

Der Konzentrationsverlauf in vertikaler Richtung zur Substratoberfläche ist für den Drainanschluss 112 und den Sourceanschluss 114 anhand von 5 in entsprechender Skalierung wie 4 dargestellt. C-C stellt einen Querschnitt durch die Drainzone und D-D einen Querschnitt durch die Sourcezone dar, wobei die entsprechenden Bereiche und Wannen bezeichnet sind. Wie zu erkennen ist, führt die Doppel-Wannen-Anordnung unterhalb von Drain zu einer Glättung des Konzentrationsverlaufs der Dotierung.The concentration profile in the vertical direction to the substrate surface is for the drain terminal 112 and the source terminal 114 based on 5 in appropriate scaling like 4 shown. CC represents a cross-section through the drain zone and DD represents a cross-section through the source zone, the corresponding areas and troughs being designated. As can be seen, the double-well arrangement below the drain leads to a smoothing of the concentration profile of the doping.

Gemäß 3 ist anhand eines n-Kanal-Höchstvolttransistors gezeigt, wie das Konzept der Mehrfachwannen für jeweils die Source- und die Drain-Einbettung auf Transistoren für noch höhere Spannungen, z.B. für Spannungen bis 150 Volt, erweiterbar ist. Zum Abbau der hohen elektrischen Feldstärken an der Drain wird in einfacher Weise zwischen der tiefen n-Wanne 211 und der flachen n-Wanne 213 des n-Kanal-Transistors eine n-Wanne 221 angeordnet. Dadurch lässt sich der Konzentrations- und damit der Feldstärkeabbau senkrecht zur Substratoberfläche weiter glätten und eine Feldstärkeüberhöhung in vertikaler und in lateraler Richtung vermeiden. Im übrigen sind in 3 Elemente, die 1 entsprechen, durch Erhöhung um zweihundert gekennzeichnet, d.h. Element 2xy der 3 entspricht Element xy der 1. Den entsprechenden Konzentrationsverlauf unterhalb der Drainzone in Abhängigkeit von der Substrattiefe zeigt 6 anhand des Querschnitts E-E.According to 3 is shown on the basis of an n-channel high-voltage transistor, as the concept of multiple wells for each of the source and the drain embedding on transistors for even higher voltages, eg for voltages up to 150 volts, is expandable. To reduce the high electric field strengths at the drain, an n-well 221 is arranged in a simple manner between the deep n-well 211 and the flat n-well 213 of the n-channel transistor. As a result, the concentration and thus the field strength reduction can be further smoothed perpendicular to the substrate surface and avoid a field strength increase in the vertical and in the lateral direction. Otherwise, in 3 Elements that 1 corresponding to an increase of two hundred, ie element 2xy of 3 corresponds to element xy the 1 , The corresponding concentration curve below the drain zone as a function of the substrate depth shows 6 on the basis of the cross section EE.

Wie am Ausführungsbeispiel der 3 klar wird, lässt sich der grundlegende Gedanke der Erfindung, nämlich unter dem Drain- und dem Sourceanschluss jeweils mehrere unterschiedlich dotierte Wannen anzuordnen, skalieren und auf Anordnungen für unterschiedliche Spannungsanforderungen anwenden. Dabei lassen sich mit Prozessschritten, die aus dem Niedervoltprozess zur Verfügung stehen, weitere vorteilhafte Ausführungsformen entwickeln. So kann z.B. die Ausführungsform nach 3 vollständig vom Substrat isoliert werden, wenn nur die tiefe n-Wanne 211 sich auch unter der tiefen p-Wanne 215 erstreckt und diese einbettet. Auch für diese Ausführung eignet sich der prinzipielle Niedervoltprozess, wobei nur entsprechend ausgebildete Masken hergestellt werden müssen.As in the embodiment of 3 becomes clear, the basic idea of the invention, namely under the drain and the source terminal in each case a plurality of differently doped wells to arrange, scale and apply to arrangements for different voltage requirements. In this case, further advantageous embodiments can be developed with process steps that are available from the low-voltage process. For example, the embodiment according to 3 completely isolated from the substrate, if only the deep n-well 211 extends below the deep p-well 215 and embeds them. Also suitable for this embodiment is the principle low-voltage process, with only appropriately trained masks must be made.

In entsprechender Weise wird der p-Kanal-Hochvolttransistor für höhere Spannungen durch eine zusätzliche p-Wanne entsprechender Dotierung hergestellt, indem letztere mit Bezug auf 2 zwischen der flachen p-Wanne 117 und der tiefen p-Wanne 115 angeordnet wird. Damit lassen sich die Dotierungskonzentrationen von der Drain 112 ausgehend in die Tiefe des Substrats hinein glätten und die elektrische Feldstärke ohne eine Durchbruch-gefährliche Überhöhung abbauen.Similarly, for higher voltages, the p-channel high-voltage transistor is fabricated by an additional p-well of corresponding doping, using the latter with reference to FIG 2 between the shallow p-well 117 and the deep p-well 115 is disposed. This makes it possible to smooth the doping concentrations starting from the drain 112 into the depth of the substrate and to reduce the electric field strength without a breakthrough-dangerous elevation.

7 zeigt in schematischer Weise die Zusammenstellung eines Niedervolttransistors und eines Hochvolttransistors der beschriebenen Art für unterschiedliche Leitfähigkeitstypen. Der in 1 beschriebene n-Kanal Hochvolttransistor ist mit HVN bezeichnet, während der in 2 beschriebene p-Kanal Hochvolttransistor als HVP bezeichnet ist. Entsprechend sind der n-Kanal Niedervolttransistor als LVN mit Drain 312, Source 314 und Gate 318 in einer tiefen p-Wanne 315 angeordnet. Zusätzlich kann eine nicht dargestellte flache p-Wanne vorgesehen sein. Die Kanalzonen sind einheitlich mit KN für den n-Kanal-Typ und KP für den p-Kanal-Typ bezeichnet. 7 shows in a schematic way the composition of a low-voltage transistor and a high-voltage transistor of the type described for different conductivity types. The in 1 described n-channel high-voltage transistor is designated HVN, while the in 2 described p-channel high-voltage transistor is referred to as HVP. Accordingly, the n-channel low-voltage transistor as LVN With Drain 312, source 314 and gate 318 in a deep p-well 315 arranged. In addition, a flat p-well, not shown, may be provided. The channel zones are uniformly labeled KN for the n-channel type and KP for the p-channel type.

In einer tiefen n-Wanne 411 ist der p-Kanal Niedervolttransistor als LVP mit Drain 412, Source 414 und Gate 418 angeordnet. In der tiefen n-Wanne 411 ist eine n-Wanne 413 als body vorgesehen sein. Die Feldoxidbereiche sind einheitlich mit 20 angegeben.In a deep n-well 411, the p-channel low-voltage transistor is called LVP With Drain 412, source 414 and gate 418 are arranged. In the deep n-well 411, an n-well 413 may be provided as a body. The field oxide ranges are given as unity 20.

Wie aus den Figuren zu erkennen ist, können die mittlere n-Wanne 221, die tiefen n-Wannen 11, 111, 211 und 411, die flachen n-Wannen 13, 113 und 413, die tiefen p-Wannen 15, 115 und 315 sowie die flachen p-Wannen 17 und 117 mit jeweils den gleichen Prozessschritten des Niedervoltprozesses hergestellt werden. Dabei werden mittels entsprechender Masken zuerst die tiefen n- bzw. p- dotierten Wannen implantiert und danach die flachen n- bzw. p-dotierten Wannen implantiert. Erst danach werden die anderen Strukturen der Halbleiteranordnung wie Feldoxide und Source- bzw. Drain-Anschüsse hergestellt. Zwischen einer tiefen und einer flachen Wanne kann darüber hinaus die Implantation einer (mitteltiefen) n-dotierten bzw. p-dotierten Wanne erfolgen, wenn dies für den späteren Einsatzzweck bei sehr hohen Betriebsspannungen notwendig sein sollte. Die sogenannte Wiederverwendung (reuse) der Wannen bzw. deren Masken ermöglicht einen äußerst kostengünstigen Herstellprozess. Dabei sind folgende Zuordnungen getroffen.As can be seen from the figures, the central n-well 221, the deep n-wells 11, 111, 211 and 411, the shallow n-wells 13, 113 and 413, the deep p-wells 15, 115 and 315 and the flat p-wells 17 and 117 are each made with the same process steps of the low-voltage process. In this case, the deep n- or p-doped wells are first implanted by means of appropriate masks and then implanted the shallow n- or p-doped wells. Only then are the other structures of the semiconductor device, such as field oxides and source and drain connections made. In addition, the implantation of a (medium-deep) n-doped or p-doped well can take place between a deep and a shallow well, if this should be necessary for the later intended use at very high operating voltages. The so-called reuse of the tubs or their masks allows a very cost-effective production process. The following assignments are made.

Die n-Wanne 413 bildet standardmäßig den Kanalbereich (body) für den Niedervolt-PMOS-Transistor und zugleich den body 113 des Hochvolt-PMOS-Transistors. Zugleich wird die n-Wanne 13 bzw. 213 und-221 für den Feldstärkeabbau (drain engineering) unterhalb der Drain 12 des Hochvolt-NMOS-Transistors bzw. 212 des Höchstvolttransistors eingesetzt.By default, n-well 413 forms the channel region (body) for the low-voltage PMOS transistor and at the same time the body 113 of the high-voltage PMOS transistor. At the same time, the n-well 13 or 213 and 221 for the field strength reduction (drain engineering) is used below the drain 12 of the high-voltage NMOS transistor or 212 of the high-voltage transistor.

Die niedrig dotierte tiefe n-Wanne 11 bzw. 111, 211 oder 411 wirkt allgemein als Isolationselement gegenüber dem Substrat 10 bzw. 110 oder 210. Zugleich dient die tiefe n-Wanne 111 als Isolation der Driftstrecke 115 des Hochvolt-PMOS-Transistors gegenüber dem Substrat bzw. dient als body der Hochvolt-PMOS-Transistoren. Im Ausführungsbeispiel der 3 dient die tiefe n-Wanne 211 als Driftstrecke für den Höchstvolt-NMOS-Transistor.The low-doped deep n-well 11 or 111, 211 or 411 generally acts as an insulating element with respect to the substrate 10 or 110 or 210. At the same time, the deep n-well 111 serves as insulation of the drift path 115 of the high-voltage PMOS transistor with respect to FIG Substrate or serves as a body of the high-voltage PMOS transistors. In the embodiment of 3 the deep n-well 211 serves as a drift path for the high-voltage NMOS transistor.

Die tiefe p-Wanne 115 bildet die Driftstrecke des Hochvolt-PMOS-Transistors gemäß 2. Zugleich dient die tiefe p-Wanne 15 bzw. 215 als Kanalbereich des Hochvolt-NMOS-Transistors bzw. des Höchstvolt-NMOS-Transistors (1 bzw. 3).The deep p-well 115 forms the drift path of the high-voltage PMOS transistor according to 2 , At the same time, the deep p-well 15 or 215 serves as the channel region of the high-voltage NMOS transistor or the high-voltage NMOS transistor ( 1 or 3).

Die flache p-Wanne 17 bzw. 217 dient als Kanalbereich des Hochvolt-NMOS-Transistors bzw. des Höchstvolt-NMOS-Transistors gemäß 1 bzw. 3. Weiter dient die flache p-Wanne 117 zum Feldstärkeabbau im Drainbereich beim Hochvolt-PMOS-Transistor. Zusätzlich wird die flache p-Wanne bei den LVN als Kanalstopper eingesetzt.The flat p-well 17 and 217 serves as the channel region of the high-voltage NMOS transistor and the high-voltage NMOS transistor, respectively 1 3. Furthermore, the flat p-well 117 serves to reduce the field strength in the drain region in the high-voltage PMOS transistor. In addition, the flat p-well is used as a channel stopper in the LVN.

Die beschriebene funktionale Mehrfachnutzung der dargestellten Wannen für verschiedene Transistoren bildet einen erheblichen Effizienzgewinn bei der Herstellung derartiger Hochvoltbauelemente mittels eines Niedervoltprozesses. Mit nur 4 Wannen, nämlich einer flachen und einer tiefen n-Wanne sowie einer flachen und einer tiefen p-Wanne lassen sich sowohl Niedervolt- als auch Hochvolttransistoren gleichzeitig herstellen. Auf diese Weise sind gegenüber anderen Herstellverfahren derartiger gemischter Bauelemente eine bedeutende Zahl an Masken und an Lithographieschritten und somit an Prozesskosten einzusparen. Gleichzeitig können die Hochvolttransistoren und die Niedervolttransistoren unabhängig voneinander optimiert werden. Auch dadurch lässt sich insbesondere bei den lateralen Hochvolttransistoren Silizium- bzw. Substratfläche sparen, was sich ebenfalls kostengünstig auswirkt.The described functional multiple use of the illustrated wells for different transistors forms a significant gain in efficiency in the production of such high-voltage components by means of a low-voltage process. With only 4 wells, namely a shallow and a deep n-well as well as a shallow and a deep p-well, both low-voltage and high-voltage transistors can be produced simultaneously. In this way, compared with other production methods of such mixed components, a significant number of masks and lithography steps and thus process costs must be saved. At the same time, the high-voltage transistors and the low-voltage transistors can be optimized independently of each other. This also makes it possible to save silicon or substrate area, in particular in the case of the lateral high-voltage transistors, which also has a cost-effective effect.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

(x)10(X) 10
Substratsubstratum
(x)11(X) 11
tiefe n-Wannedeep n-tub
(x)12(X) 12
Draindrain
(x)13(X) 13
flache n-Wanneflat n sink
(x)14(X) 14
Sourcesource
(x)15(X) 15
tiefe p-Wannedeep p-tub
(x)16(X) 16
Substratanschlusssubstrate terminal
(x)17(X) 17
flache p-Wanneflat p-tub
(x)18(X) 18
Gateelektrodegate electrode
(x)19(X) 19
Gateoxidgate oxide
2020
Feldoxidfield oxide
(x)21(X) 21
(mitteltiefe) n-Wanne (medium depth) n-tub
mit (x) =with (x) =
0, 1, 2, 3, 40, 1, 2, 3, 4

Claims (14)

Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone, wobei jeweils mehrere gestaffelte Wannen (11, 13; 15, 17; 111, 113; 115, 117) gleichen Leitfähigkeitstyps sich von der Source (14; 114) bzw. der Drain (12; 112) ausgehend zum Substrat (10) hin erstrecken und die Dotierungskonzentrationen (log c) der Wannen mit zunehmender Tiefe (T) im Wesentlichen abnehmen und geglättet sind, dadurch gekennzeichnet, dass die Wannen derart gestaffelt sind, dass die tiefstgelegene Wanne (15; 111) der sich von der Source (14; 114) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (17; 113) gleichen Leitfähigkeitstyps eingebettet ist sowie die tiefstgelegene Wanne (11; 115) der sich von der Drain (12; 112) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (13; 117) gleichen Leitfähigkeitstyps eingebettet ist.A high-voltage transistor having a well of a first conductivity type, which is arranged in a substrate of a second conductivity type, with a source, a drain and a gate electrode above a formed between source and drain Channel zone, each with a plurality of staggered wells (11, 13; 15, 17; 111, 113; 115, 117) of the same conductivity type extending from the source (14; 114) and the drain (12; 112), respectively, to the substrate (10). and the doping concentrations (log c) of the wells with increasing depth (T) are substantially decreased and smoothed, characterized in that the wells are staggered such that the lowest well (15; 111) extending from the source (14 114) extending to the substrate (10) has the greatest lateral extent and in which the next higher lying well (17; 113) of the same conductivity type is embedded and the deepest well (11; 115) extending from the drain (12; ) extending to the substrate (10) has the largest lateral extent and in which the next higher lying well (13; 117) of the same conductivity type is embedded. Hochvolttransistor nach Anspruch 1, dadurch gekennzeichnet, dass bei einem n-Kanal-Typ (HVN) unterhalb der Drain (12) zunächst eine flache n-Wanne (13) mit niedrigerer Dotierungskonzentration als die Drain gebildet ist, dass die flache n-Wanne in einer tiefen n-Wanne (11) oder einer n-Wanne (221) so gebildet ist, dass die Dotierungskonzentration in lateraler Richtung und zum Substrat hin abnimmt, dass unterhalb der Source (14) eine flache p-Wanne (17) mit höherer Dotierungskonzentration als diejenige einer die flache p-Wanne einbettenden tiefen p-Wanne (15) vorgesehen ist, und dass die tiefe p-Wanne höher dotiert ist als das Substrat.High-voltage transistor after Claim 1 , Characterized in that for an n-channel type (HVN) below the drain (12) a shallow n-well (13) is first formed with a lower doping concentration than the drain, that the shallow n-well in a deep n- Well (11) or an n-well (221) is formed so that the doping concentration decreases in the lateral direction and towards the substrate, that below the source (14) has a shallow p-well (17) with a higher doping concentration than that of the shallow p-well embedding deep p-well (15) is provided, and that the deep p-well is doped higher than the substrate. Hochvolttransistor nach Anspruch 2, dadurch gekennzeichnet, dass unterhalb der flachen n-Wanne (213) zunächst eine n-Wanne (221) und dann eine diese einbettende tiefe n-Wanne (211) so vorgesehen sind, dass die Dotierungskonzentration mit zunehmender Tiefe zum Substrat hin im Wesentlichen abnimmt.High-voltage transistor after Claim 2 , characterized in that below the shallow n-well (213), first an n-well (221) and then a deep n-well (211) embedding it are provided so that the doping concentration substantially decreases with increasing depth towards the substrate , Hochvolttransistor nach Anspruch 1, dadurch gekennzeichnet, dass bei einem Hochvolttransistor vom p-Kanal-Typ (HVP) unterhalb der Drain (112) zunächst eine flache p-Wanne (117) mit niedrigerer Dotierungskonzentration als diejenige der Drain gebildet ist, dass die flache p-Wanne in einer tiefen p-Wanne (115) so gebildet ist, dass die Dotierungskonzentration mit zunehmender Tiefe zum Substrat hin abnimmt, und dass unterhalb der Source (114) eine flache n-Wanne (113) mit höherer Dotierungskonzentration als eine unterhalb der flachen n-Wanne (113) angeordnete n-Wanne oder tiefe n-Wanne (111) vorgesehen ist.High-voltage transistor after Claim 1 , characterized in that in a high-voltage transistor of the p-channel type (HVP) below the drain (112), first a flat p-well (117) is formed with a lower doping concentration than that of the drain, that the flat p-well in a deep p-well (115) is formed so that the doping concentration decreases with increasing depth to the substrate, and that below the source (114) has a shallow n-well (113) with a higher doping concentration than one below the shallow n-well ( 113) arranged n-well or deep n-well (111) is provided. Hochvolttransistor nach Anspruch 4, dadurch gekennzeichnet, dass unterhalb der flachen p-Wanne (117) zunächst eine weitere p-Wanne und dann eine diese einbettende tiefe p-Wanne (115) derart vorgesehen sind, dass die Dotierungskonzentration mit zunehmender Tiefe zum Substrat hin im Wesentlichen abnimmt.High-voltage transistor after Claim 4 , characterized in that below the shallow p-well (117), a further p-well and then an embedding deep p-well (115) are provided such that the doping concentration decreases substantially with increasing depth to the substrate. Hochvolttransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die tiefste im Substrat liegende n-dotierte Wanne eine Isolation gegenüber dem Substrat bildet.High-voltage transistor according to one of Claims 1 to 5 , characterized in that the deepest n-doped well lying in the substrate forms an insulation with respect to the substrate. Hochvolttransistor nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die flache n-Wanne (13, 113, 213) als retrograde Wanne durch Ionenimplantation und die flache p-Wanne (17, 117, 217) als retrograde Wanne durch Ionenimplantation gebildet ist.High-voltage transistor according to one of Claims 2 to 6 , characterized in that the shallow n-well (13, 113, 213) is formed as a retrograde well by ion implantation and the shallow p-well (17, 117, 217) as a retrograde well by ion implantation. Hochvolttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die n-Dotierung durch Phosphor oder Arsen und die p-Dotierung durch Bor erfolgt.High-voltage transistor according to one of Claims 1 to 7 , characterized in that the n-doping is carried out by phosphorus or arsenic and the p-doping by boron. Hochvolttransistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Dotierungskonzentration der Wannen von Source bzw. Drain ausgehend in lateraler Richtung abnimmt.High-voltage transistor according to one of Claims 1 to 8th , characterized in that the doping concentration of the wells decreases starting from the source or drain in the lateral direction. Verfahren zur Herstellung eines Hochvolttransistors nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt wird.Method for producing a high-voltage transistor according to one of Claims 1 to 9 , characterized in that the high-voltage transistor is produced by means of process steps of a known low-voltage process. Verfahren zur Herstellung eines Hochvolttransistors nach Anspruch 10, dadurch gekennzeichnet, dass die jeweils gestaffelten Wannen gleichen Leitfähigkeitstyps zusammen mit Wannen eines jeweils entsprechenden Leitfähigkeitstyps des Niedervoltprozesses hergestellt werden.Method for producing a high-voltage transistor according to Claim 10 , characterized in that the respective staggered wells of the same conductivity type are produced together with wells of a respective corresponding conductivity type of the low-voltage process. Verfahren zur Herstellung eines Hochvolttransistors nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass die Dotierung der Wannen durch Ionenimplantation und Temperaturschritte so eingestellt wird, dass jeweils die Dotierungskonzentration der gestaffelten Wannen eines Leitfähigkeitstyps mit zunehmender Tiefe zum Substrat hin geglättet abnimmt.Method for producing a high-voltage transistor according to one of Claims 10 or 11 , characterized in that the doping of the wells by ion implantation and temperature steps is adjusted so that in each case the doping concentration of the staggered wells of a conductivity type decreases smoothly with increasing depth towards the substrate. Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors, dadurch gekennzeichnet, dass der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt wird, wobei bei dem Hochvolttransistor jeweils gestaffelte Wannen gleichen Leitfähigkeitstyps unterhalb des Source- bzw. Drainbereichs zusammen mit Wannen eines jeweils entsprechenden Leitfähigkeitstyps des Niedervoltprozesses derart hergestellt werden, dass bei dem Hochvolttransistor die tiefstgelegene Wanne (15; 111) der sich von dem Sourcebereich (14; 114) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (17; 113) gleichen Leitfähigkeitstyps eingebettet ist sowie bei dem Hochvolttransistor die tiefstgelegene Wanne (11; 115) der sich von dem Drainbereich (12; 112) zum Substrat (10) hin erstreckenden Wannen die größte laterale Ausdehnung hat und in ihr die nächsthöher gelegene Wanne (13; 117) gleichen Leitfähigkeitstyps eingebettet ist.A method for the common production of a high-voltage transistor and a low-voltage transistor, characterized in that the high-voltage transistor is produced by means of process steps of a known low-voltage process, wherein in the high-voltage transistor each staggered wells of the same conductivity type below the source or drain region together with wells of a respective conductivity type of Low-voltage process are produced such that in the high-voltage transistor, the deepest well (15; 111) of the extending from the source region (14; 114) to the substrate (10) extending the wells has the largest lateral extent and in which the next higher well (17; 113) of the same conductivity type is embedded and in the high-voltage transistor the lowest well (11; 115) extending from the drain region (12; 112) to the substrate (10) extending wells has the largest lateral extent and in which the next higher lying well (13; 117) of the same conductivity type is embedded. Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors nach Anspruch 13, dadurch gekennzeichnet, dass die Dotierung der Wannen durch Ionenimplantation und Temperaturschritte so eingestellt wird, dass jeweils die Dotierungskonzentration der gestaffelten Wannen eines Leitfähigkeitstyps mit zunehmender Tiefe zum Substrat hin geglättet abnimmt.Method for the joint production of a high-voltage transistor and a low-voltage transistor according to Claim 13 , characterized in that the doping of the wells by ion implantation and temperature steps is adjusted so that in each case the doping concentration of the staggered wells of a conductivity type decreases smoothly with increasing depth towards the substrate.
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