DE10156490A1 - Forming a trenched connecting strip during the production of an integrated deep trench DRAM switching element comprises preparing a deep trench in the substrate, forming an edge on the deep trench, and further processing - Google Patents

Abstract

Forming a trenched connecting strip during the production of an integrated deep trench DRAM switching element comprises preparing a deep trench in the substrate; forming an edge on an upper region of the deep trench; filling the deep trench and coating the edge with a silicon layer to form a deep trench capacitor. Next steps involve removing the silicon layer to below the upper surface of the substrate to leave a recess; back-etching an upper region of the edge to leave an edge notch; and selectively etching a deposition layer in the deep trench and filling the notch to form the connecting strip. The edge is made from a thermally grown or deposited oxide. The silicon layer is made from amorphous silicon. The recess has a depth of 50-200 nm. The edge notch is 30-50 nm. The deposition layer is a polysilicon layer having a hemi-spherical grain formation, a SiGe layer, a polysilicon layer and a pseudo-epitaxial silicon layer.

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION 1. Gebiet der Erfindung1. Field of the Invention

Die vorliegende Erfindung betrifft die Herstellung integrierter Schaltungselemente und betrifft insbesondere ein Verfahren zum Herstellen einer bzw. eines verbesserten vergrabenen Verbindungsbrücke bzw. Verbindungsstreifen in DRAM-Elementen mit tiefem Graben bei der Herstellung von integrierten Schaltungen. The present invention relates to the manufacture of integrated circuit elements and relates in particular to a method for producing an improved one buried connecting bridge or connecting strip in DRAM elements with deep Digging in the manufacture of integrated circuits.

2. Beschreibung des Stands der Technik2. Description of the Prior Art

Bei der Herstellung integrierter Schaltungselemente wird ein vergrabener Verbindungsstreifen bei der Herstellung von dynamischen Direktzugriffsspeicherelementen (DRAM), die auf einem tiefen Graben, bzw. Tiefgraben (DT) basieren, verwendet. Der vergrabene Verbindungsstreifen ist ein entscheidender Bestandteil des Integrationsschrittes, wobei ein Speicherknotenpunktkondensator mit einem Arrayschalttransistor verbunden wird, indem ein Diffusionsübergang gebildet wird. Daher sind die Einstellung der Diffusionslänge und des Widerstandes des vergrabenen Verbindungsstreifens entscheidende Gesichtspunkte für eine zuverlässige Verbindung zwischen den Arrayelementen und den Kondensatoren. Die Diffusionslänge und der Widerstand hängen vor allem von der Breite des vergrabenen Verbindungsstreifens und der Dicke sowie dem thermischen Budget während der nachgeschalteten Prozesse ab. When manufacturing integrated circuit elements, a buried one Connection strips in the production of dynamic random access memory elements (DRAM), which are based on a deep trench or deep trench (DT). The buried Connecting strips is a critical part of the integration step, whereby a storage node capacitor is connected to an array switching transistor, by forming a diffusion transition. Therefore, the setting of the Diffusion length and the resistance of the buried connector strip crucial Considerations for a reliable connection between the array elements and the Capacitors. The diffusion length and the resistance mainly depend on the Width of the buried connector strip and the thickness as well as the thermal budget during the downstream processes.

In einem konventionellen Tiefgrabenprozess wird ein tiefer Graben geätzt. Eine Opferschicht füllt den Graben. Es wird eine erste Vertiefung - die Vertiefung 1 - gebildet, indem die Opferschicht von einem oberen Bereich des Grabens entfernt wird. Es wird ein dielektrischer Rand in konformer Weise in dem oberen Bereich des tiefen Grabens gebildet. Die Opferschicht wird entfernt, eine Dotierung der vergrabenen Platte bzw. Streifens durchgeführt und ein dielektrischer Knotenpunkt gebildet und anschließend wird der Graben mit einer Polysiliziumschicht gefüllt. Es wird eine zweite Vertiefung - die Vertiefung 2 - gebildet, um die obere Oberfläche der Polysiliziumschicht unterhalb die Substratoberfläche abzusenken. Ein Teil des Randes wird entfernt und es wird eine zweite dotierte Polysiliziumschicht abgeschieden und mittels CMP eingeebnet. Nunmehr wird eine dritte Vertiefung - die Vertiefung 3 - gebildet, um die zweite Polysiliziumschicht unter die Substratoberfläche abzusenken. Der vergrabene Verbindungsstreifen wird durch Ausdiffundieren von Dotierstoffen von der vertieften zweiten Polysiliziumschicht während thermischer Behandlungsschritte nach der Bildung der Vertiefung 3 gebildet. A deep trench is etched in a conventional deep trench process. A Sacrificial layer fills the trench. A first depression - depression 1 - is formed, by removing the sacrificial layer from an upper area of the trench. It will be a dielectric edge conformally in the upper region of the deep trench educated. The sacrificial layer is removed, a doping of the buried plate or Strip is performed and a dielectric node is formed and then the trench is filled with a polysilicon layer. It will be a second specialization - the Well 2 - formed around the top surface of the polysilicon layer below the Lower substrate surface. Part of the edge is removed and it becomes a second doped polysilicon layer deposited and leveled by means of CMP. Now will a third recess - the recess 3 - formed around the second polysilicon layer lower under the substrate surface. The buried connecting strip is covered by Diffusion of dopants from the recessed second polysilicon layer during thermal treatment steps are formed after the formation of the recess 3.

In diesem konventionellen Schema kann jedoch nicht die Tiefe, die Dicke und den Dotierungsgrad des vergrabenen Verbindungsstreifens aufgrund der komplexen Wechselwirkungen der Schritte bei der Bildung der Vertiefung 2, der Entfernung des Randes und der Bildung der Vertiefung 3 in genauer Weise gesteuert werden. Daher wird die Diffusion zur Bildung des Übergangs des vergrabenen Verbindungsstreifens unzureichend kontrolliert. Die Tiefe der Vertiefung 3 ist insbesondere schwer zu steuern, da diese sowohl auf die verbleibende Siliziumnitriddicke und auf die kritische Dimension, die unterschiedlich sind, sensitiv ist. Eine flache Ätzung ergibt eine zu starke Diffusion, wodurch Kurzkanaleffekte hervorgerufen werden, während eine tiefe Ätzung einen nicht geschlossenen Stromkreis ergibt, wodurch der Strompfad unterbrochen ist. Diese eingeschränkte Steuerbarkeit erlegt der Anwendbarkeit der DRAM-Zelle mit vergrabenen Verbindungsstreifen (BEST) für eine Entwicklungsgeneration mit kleineren Abmessungen Beschränkungen auf. In this conventional scheme, however, the depth, the thickness and the Degree of doping of the buried connecting strip due to the complex Interactions of the steps in the formation of the recess 2, the removal of the edge and the formation of the recess 3 can be controlled in a precise manner. Hence the Diffusion is insufficient to form the transition of the buried connecting strip controlled. The depth of the recess 3 is particularly difficult to control, since this both on the remaining silicon nitride thickness and on the critical dimension that are different, is sensitive. A flat etch results in too much diffusion, which means Short channel effects are caused while deep etching does not closed circuit results, whereby the current path is interrupted. This limited controllability imposes the applicability of the DRAM cell with buried Connection strips (BEST) for a development generation with smaller ones Dimensions restrictions.

Eine Reihe von Patenten richten sich an die Herstellung von DRAM-Elementen. US- Patent 6,211,006 von Tsai et al. zeigt einen Grabenkondensator. US-Patent 6,124,206 von Flietner et al. zeigt die Bildung von Tiefgrabenkondensatoren. US-Patent 6,080,619 von Bergner et al. offenbart die Herstellung eines vergrabenen Verbindungsstreifens mit geringer Dickenvariation. Der vergrabene Verbindungsstreifen wird dort gebildet, wo der Rand teilweise entfernt ist. US-Patent 6,008.104 von Schrems zeigt einen BEST-DRAM- Prozess. US-Patent 5,981,332 von Mandelman et al. zeigt einen BEST-DRAM-Prozess. A number of patents address the manufacture of DRAM elements. US Patent 6,211,006 to Tsai et al. shows a trench capacitor. U.S. Patent 6,124,206 by Flietner et al. shows the formation of deep trench capacitors. U.S. Patent 6,080,619 by Bergner et al. discloses the manufacture of a buried connecting strip small thickness variation. The buried connecting strip is formed where the Edge is partially removed. U.S. Patent 6,008,104 to Schrems shows a BEST DRAM Process. U.S. Patent 5,981,332 to Mandelman et al. shows a BEST DRAM process.

ÜBERBLICK ÜBER DIE ERFINDUNGOVERVIEW OF THE INVENTION

Es ist daher eine wesentliche Aufgabe der vorliegenden Erfindung, ein effektives und äußerst herstellungsfreundliches Verfahren zur Bildung einer BEST-DRAM-Zelle bei der Herstellung von integrierten Schaltungen bereitzustellen. It is therefore an essential object of the present invention to be effective and Extremely manufacturing-friendly method for forming a BEST DRAM cell in the To provide manufacture of integrated circuits.

Eine weitere Aufgabe der Erfindung ist es, ein Verfahren zum Bilden eines verbesserten vergrabenen Verbindungsstreifens bei der Herstellung eines DRAM-Elements bereitzustellen. Another object of the invention is to provide a method for forming an improved buried connecting strip in the manufacture of a DRAM element provide.

Eine weitere erfindungsgemäße Aufgabe ist es, ein verbessertes Verfahren zur Herstellung eines vergrabenen Verbindungsstreifens bereitzustellen, wobei ein Verfahren mit selektiver hemisphärischer bzw. halbkugeliger Kornbildung (HSG) bei der Herstellung eines integrierten DRAM-Schaltungselements angewendet wird. Another object of the invention is to provide an improved method for Providing manufacture of a buried connecting strip, a method using selective hemispherical or hemispherical grain formation (HSG) during production of a DRAM integrated circuit element is applied.

Eine noch weitere Aufgabe der Erfindung ist es, ein verbessertes Herstellungsverfahren für einen vergrabenen Verbindungsstreifen bereitzustellen, wobei eine Plasmadotierung bei der Herstellung eines integrierten DRAM-Schaltungselements angewendet wird. Yet another object of the invention is an improved manufacturing process to provide for a buried connecting strip, a plasma doping is used in the manufacture of a DRAM integrated circuit element.

Eine weitere erfindungsgemäße Aufgabe ist es, ein verbessertes Herstellungsverfahren für einen vergrabenen Verbindungsstreifen mit einer zugrunde gelegten Entwurfsabmessung bzw. kritischer Dimension von höchstens 0,25 µm bei der Herstellung eines integrierten DRAM-Schaltungselements bereitzustellen. Another object of the invention is an improved manufacturing process for a buried connecting strip with an underlying one Design dimension or critical dimension of at most 0.25 µm when producing a To provide integrated DRAM circuit element.

Eine noch weitere erfindungsgemäße Aufgabe ist es, ein verbessertes Herstellungsverfahren für einen vergrabenen Verbindungsstreifen bereitzustellen, wobei ein selektives HSG-Verfahren zusammen mit Plasmadotierung bei der Herstellung eines integrierten DRAM-Schaltungselements angewendet wird. Yet another object of the invention is an improved one Provide manufacturing method for a buried connecting strip, a selective HSG process together with plasma doping in the manufacture of an integrated DRAM circuit element is applied.

Aufgabengemäß wird durch die vorliegende Erfindung ein verbessertes Herstellungsverfahren für einen vergrabenen Verbindungsstreifen bei der Herstellung eines integrierten DRAM-Schaltungselements erreicht. Es wird ein tiefer Graben in ein Substrat geätzt. Ein Rand wird an einem oberen Bereich des tiefen Grabens gebildet. Es wird eine vergrabene Platte durch Dotieren um einen unteren Bereich des tiefen Grabens herum gebildet und es wird eine dielektrische Kondensatorschicht innerhalb des tiefen Grabens gebildet. Der tiefe Graben wird mit einer Siliziumschicht aufgefüllt, wobei die Siliziumschicht einen Tiefgrabenkondensator bildet und den Rand abdeckt. Die Siliziumschicht wird bis unterhalb einer oberen Oberfläche des Substrats abgetragen, um eine Vertiefung zurückzulassen. Ein oberer Bereich des Randes wird weggeätzt, um eine Randeinkerbung zurückzulassen. Eine Polysiliziumschicht mit hemisphärischer Kornbildung wird selektiv in den tiefen Graben abgeschieden und füllt die Randeinkerbung. Die HSG- Schicht wird in situ oder mittels eines nachgeschalteten Plasmaprozesses dotiert. Die dotierte Polysiliziumschicht mit hemisphärischer Kornbildung bildet einen vergrabenen Streifen bei der Herstellung eines integrierten DRAM-Schaltungselements mit einem tiefen Graben. According to the present invention, an improved one Manufacturing method for a buried connecting strip in the manufacture of an integrated one DRAM circuit element reached. A deep trench is etched into a substrate. On Edge is formed on an upper part of the deep trench. It will be one buried plate by doping around a lower region of the deep trench is formed and a dielectric capacitor layer is formed within the deep trench educated. The deep trench is filled with a silicon layer, the Silicon layer forms a deep trench capacitor and covers the edge. The silicon layer is removed to below an upper surface of the substrate by a Leave deepening. An upper area of the edge is etched away by one Leave edge notch. A polysilicon layer with hemispherical grain formation selectively deposited in the deep trench and fills the edge notch. The HSG The layer is doped in situ or by means of a downstream plasma process. The doped polysilicon layer with hemispherical grain formation forms a buried one Strip in the manufacture of a DRAM integrated circuit element with a deep trench.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

In den begleitenden Zeichnungen, die einen wesentlichen Teil dieser Beschreibung bilden, ist gezeigt: In the accompanying drawings, which form an integral part of this description is shown:

In Fig. 1 bis Fig. 14 Querschnittsansichten einer bevorzugten Ausführungsform der vorliegenden Erfindung. In FIG. 1 to FIG. 14 are cross sectional views of a preferred embodiment of the present invention.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMENDESCRIPTION OF THE PREFERRED EMBODIMENTS

Das erfindungsgemäße Verfahren stellt ein verbessertes Herstellungsverfahren für einen vergrabenen Verbindungsstreifen bei der Herstellung integrierter DRAM- Schaltungselemente bereit. Erfindungsgemäß wird vorzugsweise ein selektives Polysiliziumabscheideschema mit hemisphärischer Kornbildung (HSG) angewendet, um Polysilizium über einer amorphen Siliziumschicht mit einer kontrollierten Dicke abzuscheiden. Das erfindungsgemäße Verfahren steuert die Dicke des vergrabenen Verbindungsstreifens und den Dotierungsgrad. The method according to the invention provides an improved manufacturing method for a buried connecting strip in the manufacture of integrated DRAM Circuit elements ready. According to the invention, a selective one is preferred Polysilicon deposition scheme with hemispherical grain formation (HSG) applied to Deposit polysilicon over an amorphous silicon layer with a controlled thickness. The method according to the invention controls the thickness of the buried one Connecting strip and the degree of doping.

Insbesondere ist in Fig. 1 ein Halbleitersubstrat 10 gezeigt. Ein Tiefgrabenkondensator 24 ist gebildet und liegt teilweise unter der Flachgrabenisolation 28. Gateelektroden und Verbindungsleitungen 30 und Bitleitungen 36 sind über dem Halbleitersubstrat liegend ausgebildet. Ein vergrabener Verbindungsstreifen 40 bildet einen Diffusionsübergang 42. W kennzeichnet die Höhe des vergrabenen Verbindungsstreifens, die durch (Vertiefung 2-Vertiefung 3) im herkömmlichen Schema definiert ist. L ist die Breite des vergrabenen Verbindungsstreifens, die durch den Überlapp zwischen dem tiefen Graben und dem aktiven Gebiet definiert ist. Die Tiefe des Diffusionsübergangs 42 des vergrabenen Verbindungsstreifens ist eine Funktion der Höhe des vergrabenen Verbindungsstreifens, der Temperatur und der Zeitdauer des der Vertiefungsbildung nachgeschalteten Temperschrittes. Der Widerstand des vergrabenen Verbindungsstreifens ist eine Funktion der Dotierungskonzentration der zweiten Polysiliziumschicht, der Übergangstiefe des vergrabenen Verbindungsstreifens und der Breite des vergrabenen Verbindungsstreifens. Es ist wünschenswert, einen minimalen Widerstand des vergrabenen Verbindungsstreifens zu erzielen, der den Drain-Schichtwiderstand definiert. In particular, a semiconductor substrate 10 is shown in FIG. 1. A deep trench capacitor 24 is formed and lies partially under the shallow trench insulation 28 . Gate electrodes and connection lines 30 and bit lines 36 are formed lying over the semiconductor substrate. A buried connecting strip 40 forms a diffusion transition 42 . W denotes the height of the buried connecting strip, which is defined by (recess 2-recess 3) in the conventional scheme. L is the width of the buried connection strip defined by the overlap between the deep trench and the active area. The depth of the diffusion transition 42 of the buried connection strip is a function of the height of the buried connection strip, the temperature and the duration of the annealing step following the indentation. The resistance of the buried connection strip is a function of the doping concentration of the second polysilicon layer, the transition depth of the buried connection strip and the width of the buried connection strip. It is desirable to achieve minimal buried junction resistance that defines the drain resistance.

In den Fig. 2 bis 10 wird nun der erfindungsgemäße Prozess zur Herstellung des BEST- DRAM-Elements beschrieben. Insbesondere ist in Fig. 2 ein Teil eines Halbleitersubstrats 10 gezeigt. Eine Siliziumnitridschicht 14 ist über dem Substrat gebildet. Es kann eine Anschlussoxidschicht - nicht gezeigt - unter der Siliziumnitridschicht gebildet werden. Die Siliziumnitridschicht besitzt eine Dicke von ungefähr 1800 bis 2500 Angström. Es wird eine Hartmaske - nicht gezeigt - (typischerweise ein Oxid, etwa Borophosphosilikatglas mit einer Dicke von 1200 bis 1500 Angström) über der Siliziumnitridschicht zum Ätzen der tiefen Gräben in das Substrat gebildet. In einem typischen Verfahren werden die tiefen Gräben mit einer Opferschicht gefüllt, die abgetragen wird, so dass diese nur in dem unteren Bereich der tiefen Gräben zurückbleibt. Anschließend wird eine dielektrische Randschicht 20 in konformer Weise in den oberen Bereich der tiefen Gräben abgeschieden. Die Opferschicht wird entfernt, wodurch der Rand 20 zurückbleibt. Das Substrat um den unteren Bereich der Gräben herum wird mit Arsensilikonglas (ASG) oder beispielsweise durch Gasphasendotierung (GPD) dotiert. Es wird eine dielektrische Kondensatorschicht 52 im unteren Bereich der tiefen Gräben aufgewachsen oder abgeschieden. Anschließend wird eine Siliziumschicht 54 innerhalb der tiefen Gräben abgeschieden und auf das Niveau der Siliziumnitridschicht eingeebnet, wie dies in Fig. 2 gezeigt ist. In Figs. 2 to 10, the process according to the invention for producing the DRAM BEST-element will be described. In particular, part of a semiconductor substrate 10 is shown in FIG. 2. A silicon nitride layer 14 is formed over the substrate. A lead oxide layer - not shown - can be formed under the silicon nitride layer. The silicon nitride layer has a thickness of approximately 1800 to 2500 angstroms. A hard mask (not shown) (typically an oxide, such as borophosphosilicate glass 1200 to 1500 angstroms thick) is formed over the silicon nitride layer to etch the deep trenches into the substrate. In a typical process, the deep trenches are filled with a sacrificial layer that is removed so that it remains only in the lower region of the deep trenches. A dielectric edge layer 20 is then deposited in a conformal manner in the upper region of the deep trenches. The sacrificial layer is removed, leaving the edge 20 . The substrate around the lower region of the trenches is doped with arsenic silicone glass (ASG) or, for example, by gas phase doping (GPD). A dielectric capacitor layer 52 is grown or deposited in the lower region of the deep trenches. A silicon layer 54 is then deposited within the deep trenches and leveled to the level of the silicon nitride layer, as shown in FIG. 2.

Vorzugsweise ist die Siliziumschicht 54 dotiertes amorphes Silizium. Wenn jedoch die Festphasen-Diffusionsquelle Silizium-Germanium ist, (Si_xGe_1-x) dann kann die Siliziumschicht 54 ein Polysilizium sein. Silicon layer 54 is preferably doped amorphous silicon. However, if the solid phase diffusion source is silicon germanium (Si _x Ge _1-x ), then silicon layer 54 may be polysilicon.

Gemäß Fig. 3 wird die amorphe Siliziumschicht 54 innerhalb der Gräben abgetragen, etwa durch isotopes Stromabwärts-Plasmaätzen oder durch eine reaktive Ionenätzung. Die Tiefe der Vertiefung kann optimiert werden, um die optimale Dicke für den vergrabenen Verbindungsstreifen zu liefern. Die Vertiefung sollte zwischen ungefähr 50 und 200 nm von der oberen Siliziumnitridoberfläche angeordnet sein. Referring to FIG. 3, the amorphous silicon layer 54 is removed within the trenches, for instance by isotopes downstream plasma or by reactive ion etching. The depth of the recess can be optimized to provide the optimal thickness for the buried connector strip. The recess should be located between approximately 50 and 200 nm from the top silicon nitride surface.

Gemäß Fig. 4 wird der Rand 20 unter Anwendung eines Nassprozesses geätzt, um eine Randeinkerbung 55 ungefähr 30 bis 50 nm unterhalb der Tiefe der Vertiefung 2 zu bilden. According to Fig. 4, the edge 20 is etched using a wet process to a Randeinkerbung 55 about 30 to 50 nm to form below the depth of the well 2.

Gemäß Fig. 5 wird optional eine Plasmadotierung 57 ausgeführt, um eine amorphe Phase der Siliziumschicht 54 zu gewährleisten. Plasmadotieren ist ein alternatives Implantationsverfahren für eine Ionenimplantationsanwendung mit geringer Energie und hoher Dosis. Ein Prozesswafer wird in ein Plasma eingetaucht und wird pulsförmig vorgespannt, um Plasmaionen in Richtung des Wafers zu führen. Da das Plasma ein ladungsneutrales Medium ist, unterliegt es nicht einer durch Raumladung begrenzten lonenaussendung, wodurch eine hohe Ionenflussdichte bei einer geringen Herauslösespannung bereitgestellt wird. Referring to FIG. 5, a plasma doping 57 is optionally performed in order to ensure an amorphous phase of silicon layer 54. Plasma doping is an alternative implantation method for a low energy, high dose ion implantation application. A process wafer is immersed in a plasma and is pulse-biased to guide plasma ions towards the wafer. Since the plasma is a charge-neutral medium, it is not subject to an ion emission limited by space charge, which provides a high ion flux density with a low release voltage.

Gemäß Fig. 6 kann eine Siliziumnitridbeschichtung oder eine andere Barrierenschicht unter Anwendung einer chemischen Dampfabscheidung (CVD) oder einer Atomlagenabscheidung (ALD) gebildet werden. Diese Deckschicht 60 wird innerhalb der Randeinkerbung 55 gebildet. Die Deckschicht kann eine Dicke zwischen ungefähr 5 und 30 nm aufweisen. Die Deckschicht ist ein optionales Mittel bei dem erfindungsgemäßen Verfahren. Referring to FIG. 6 is a silicon nitride or other barrier layer may be formed using a chemical vapor deposition (CVD) or atomic layer deposition (ALD). This cover layer 60 is formed within the edge notch 55 . The cover layer can have a thickness of between approximately 5 and 30 nm. The cover layer is an optional means in the method according to the invention.

Nunmehr wird ein vergrabener Verbindungsstreifen durch einen selektiven Abscheideprozess gebildet. Es wird eine leitende Schicht selektiv abgeschieden. Diese Schicht muss als eine Dotierstoffquelle dienen. Es wird ein selektives Verfahren mit hemisphärischer Kornbildung (HSG) bevorzugt. Wenn ein HSG-Verfahren nicht angewendet wird, kann ein anderes selektives Abscheideverfahren, etwa SiGe-, selektives Polysilizium- oder pseudo-epitaxiales Siliziumverfahren angewendet werden. In diesen Fällen ist die Siliziumnitriddeckschicht 60 unbedingt erforderlich, so dass die leitende Schicht nicht auf dem unbedeckten Bereich des tiefen Grabens wächst und damit einen Leckstrompfad hervorruft. Die Deckschicht unterdrückt ein übermäßiges Ausdiffundieren von Dotierstoffen in das Source-Drain-Gebiet und verhindert Fehlstellungen in der Siliziumschicht, die einen Leckstrom zur Folge haben könnte. In dem HSG-Verfahren ist die Deckschicht optional, da HSG nicht auf kristallinem Silizium aufgrund der fehlenden Oberflächenmobilität der Siliziumatome wächst. A buried connecting strip is now formed by a selective deposition process. A conductive layer is selectively deposited. This layer must serve as a dopant source. A selective method with hemispherical grain formation (HSG) is preferred. If an HSG process is not used, another selective deposition process, such as SiGe, selective polysilicon or pseudo-epitaxial silicon, can be used. In these cases, the silicon nitride cover layer 60 is absolutely necessary so that the conductive layer does not grow on the uncovered area of the deep trench and thus causes a leakage current path. The cover layer suppresses excessive diffusion of dopants into the source-drain region and prevents misalignments in the silicon layer, which could result in a leakage current. The top layer is optional in the HSG process, since HSG does not grow on crystalline silicon due to the lack of surface mobility of the silicon atoms.

Es wird nun der bevorzugte selektive HSG-Polysiliziumprozess beschrieben. Vorzugsweise ist der optionale Oberflächenamorphisierungsschritt durch Plasmadotierung ausgeführt worden, um eine Oberflächenmobilität der Siliziumatome in der Schicht 54 zur Unterstützung der HSG-Bildung bereitzustellen. Nunmehr wird eine selektive HSG 60 gebildet, wie dies im Stand der Technik für gestapelte Kondensatoranwendungen der Fall ist. The preferred selective HSG polysilicon process will now be described. Preferably, the optional surface amorphization step has been performed by plasma doping to provide surface mobility of the silicon atoms in layer 54 to aid in HSG formation. A selective HSG 60 is now formed, as is the case in the prior art for stacked capacitor applications.

Die Polysiliziumschicht 60 (oder eine andere leitende Schicht) kann in situ während oder unmittelbar nach dem Abscheideschritt dotiert werden. Alternativ kann die Polysiliziumschicht 60 nach der Abscheidung unter Verwendung von Plasmadotierung, Plasmaionenimmersionsimplantation (PIII) oder Gasphasendotierung (GPD) für eine feine Dosissteuerung dotiert werden. Fig. 7 zeigt den alternativen, der Abscheidung nachgeschalteten Dotierschritt 65. Bei der Dotierung (in situ oder nach der Abscheidung) werden Arsen- oder Phosphorionen mit einer Dotierkonzentration zwischen ungefähr 10¹⁸ bis 10²¹ Ionen/cm³ verwendet. Polysilicon layer 60 (or other conductive layer) can be doped in situ during or immediately after the deposition step. Alternatively, polysilicon layer 60 may be doped after deposition using plasma doping, plasma ion immersion implantation (PIII) or gas phase doping (GPD) for fine dose control. Fig. 7 shows the alternative, downstream of the deposition doping 65th Arsenic or phosphorus ions with a doping concentration between approximately 10 ¹⁸ to 10 ²¹ ions / cm ³ are used in the doping (in situ or after the deposition).

Die durch HSG gebildete Polysiliziumschicht 60 besitzt eine Dicke zwischen ungefähr 20 und 100 nm und eine Korngröße von ungefähr 10 bis 50 nm. Diese HSG-Schicht wird den erfindungsgemäßen vergrabenen Verbindungsstreifen bilden. Das selektive HSG- Polysiliziumabscheideverfahren scheidet das Polysilizium für den vergrabenen Verbindungsstreifen mit einer kontrollierten Dicke ab. Dieser Prozess vermeidet die Einebnung der Schicht für den vergrabenen Verbindungsstreifen mittels CMP, der ansonsten zur Prozesskomplexität beiträgt. The polysilicon layer 60 formed by HSG has a thickness between approximately 20 and 100 nm and a grain size of approximately 10 to 50 nm. This HSG layer will form the buried connecting strip according to the invention. The selective HSG polysilicon deposition process deposits the polysilicon for the buried connection strip with a controlled thickness. This process avoids leveling the layer for the buried connection strip using CMP, which otherwise adds to the process complexity.

Optional kann eine Deckschicht 64 über dem vergrabenen Verbindungsstreifen 60 gebildet werden, wie dies in Fig. 8 gezeigt ist. Die optionale Deckschicht 64 kann verwendet werden, um einen Dotierstoffverlust zu unterdrücken oder um die Oberflächenspannung zu minimieren, die Fehlstellungen in dem kristallinen Siliziumsubstrat bewirken könnte. Es kann ein Grabenoberseitenoxid oder eine andere Deckschicht, etwa Siliziumnitrid 64, unter Anwendung eines selektiven Oxidationsverfahrens oder mittels eines Siliziumnitridbeschichtungsverfahren ohne Vorspannung, je nach Eignung für ein gewähltes Integrationsverfahren, mit einer Dicke zwischen ungefähr 10 und 20 nm abgeschieden werden. Diese zusätzliche Schicht kann als eine Opferdeckschicht gegenüber einer beliebigen Kontamination während oder nach den Integrationsschritten, etwa den Ausheiz- oder Implantationsschritten, dienen. Optionally, a cover layer 64 can be formed over the buried connection strip 60 , as shown in FIG. 8. Optional cover layer 64 may be used to suppress dopant loss or to minimize the surface tension that could cause misalignments in the crystalline silicon substrate. A trench top oxide or other top layer, such as silicon nitride 64 , can be deposited using a selective oxidation process or by means of a silicon nitride coating process without bias, depending on the suitability for a selected integration process, with a thickness between approximately 10 and 20 nm. This additional layer can serve as a sacrificial cover layer against any contamination during or after the integration steps, such as the baking or implantation steps.

Der Prozessablauf geht in der vom Stand der Technik bekannten Art und Weise weiter, um eine Flachgrabenisolation (STI) zu bilden. Beispielsweise zeigt Fig. 9 die Bildung einer Hartmaske 66. Die Hartmaske 66 kann z. B. Borosilicatglas (BSG) oder Borophosphorsilicatglas (BPSG) aufweisen. Es wird eine antireflektierende Beschichtung (ARC) 68 über der Hartmaske gebildet und eine Fotolackmaske 70 wird über der ARC- Schicht gebildet. The process flow continues in the manner known from the prior art in order to form a shallow trench isolation (STI). For example, FIG. 9 shows the formation of a hard mask 66 . The hard mask 66 can e.g. B. borosilicate glass (BSG) or borophosphorus silicate glass (BPSG). An anti-reflective coating (ARC) 68 is formed over the hard mask and a photoresist mask 70 is formed over the ARC layer.

Das STI-Gebietsmuster wird auf die Hartmaske übertragen, wie in Fig. 10 gezeigt ist, und die Fotolackmaske wird entfernt. Nun wird, wie in Fig. 11 gezeigt ist, das Tiefgrabengebiet dort hineingeätzt, wo dieses nicht durch die Hartmaske bedeckt ist, um einen STI-Graben 72 zu bilden. The STI area pattern is transferred to the hard mask, as shown in Fig. 10, and the photoresist mask is removed. Now, as shown in FIG. 11, the deep trench region is etched in where it is not covered by the hard mask to form an STI trench 72 .

Anschließend wird die Hartmaske unter Anwendung einer Nassätzung, die selektiv auf Silizium und thermisches Oxid wirkt, entfernt, wie in Fig. 12 gezeigt ist. Danach wird der Graben 72 mit einer Oxidschicht gefüllt, um ein Flachgrabenisolations-(STI)Gebiet 76 zu bilden. Zum Beispiel wird das STI-Gebiet mit einem Oxid unter Anwendung einer chemischen Dampfabscheidung mit hochdichtem Plasma (HDP-CVD) gefüllt. Das Oxid wird beispielsweise durch chemisch mechanisches Polieren (CMP) eingeebnet, um das STI- Gebiet zu vervollständigen, wie in Fig. 13 gezeigt ist. Die Siliziumnitridschicht 14 dient als eine Polierstoppschicht während des STI-CMP-Schrittes. The hard mask is then removed using a wet etch that selectively acts on silicon and thermal oxide, as shown in FIG. 12. The trench 72 is then filled with an oxide layer to form a shallow trench isolation (STI) region 76 . For example, the STI area is filled with an oxide using chemical vapor deposition with high density plasma (HDP-CVD). For example, the oxide is leveled by chemical mechanical polishing (CMP) to complete the STI area, as shown in FIG. 13. The silicon nitride layer 14 serves as a polishing stop layer during the STI-CMP step.

Die Siliziumnitridschicht 14 wird unter Anwendung eines Nassätzvorganges entfernt. Nunmehr wird eine Gateoxidschicht 80 auf der Substratoberfläche im aktiven Gebiet aufgewachsen, wie in Fig. 14 gezeigt ist. Es werden Gateelektroden 84 so wie beim herkömmlichen Vorgang gebildet. Es wird ein Diffusionsübergang 86 für den vergrabenen Verbindungsstreifen durch Ausdiffundieren aus dem vergrabenen Verbindungsstreifen 60 während thermischer Behandlungsschritte gebildet. Der Diffusionsübergang 86 stellt eine Verbindung zwischen dem Tiefgrabenkondensator 54 und dem Transistor 84 bereit. Silicon nitride layer 14 is removed using a wet etch. A gate oxide layer 80 is now grown on the substrate surface in the active region, as shown in FIG. 14. Gate electrodes 84 are formed as in the conventional process. A diffusion transition 86 is formed for the buried connection strip by diffusing out of the buried connection strip 60 during thermal treatment steps. Diffusion junction 86 provides a connection between deep trench capacitor 54 and transistor 84 .

Das erfindungsgemäße Verfahren liefert eine gute Steuerung der Dicke und des Dotierungsgrades des vergrabenen Verbindungsstreifens. Der zur Bildung des vergrabenen Verbindungsstreifens angewendete selektive Abscheideprozess, vorzugsweise ein HSG-Prozess, führt zu vereinfachten Prozessschritten, wodurch die Bildung der Vertiefung 3 und die CMP-Schritte für das Polysilizium des vergrabenen Verbindungsstreifens vermieden werden. Das erfindungsgemäße Verfahren ist auf Oberflächenverbindungsstreifen und vertikale Gateprozesse anwendbar. Die vorliegende Erfindung liefert geringe Prozesskosten und einer verbesserten Bauteilanwendbarkeit durch Kontrolle der Kurzkanaleffekte. The inventive method provides good control of the thickness and Degree of doping of the buried connecting strip. The one to form the buried Connecting strip applied selective deposition process, preferably a HSG process, leads to simplified process steps, whereby the formation of the Well 3 and the CMP steps for the buried junction polysilicon be avoided. The method according to the invention is on Surface connection strips and vertical gate processes applicable. The present invention provides low process costs and improved component applicability by controlling the Short-channel effects.

Obwohl die vorliegende Erfindung insbesondere mit Bezug zu den bevorzugten Ausführungsformen gezeigt und beschrieben worden ist, ist es für den Fachmann offensichtlich, dass diverse Änderungen in der Form und Details ausgeführt werden können, ohne vom Grundgedanken und Schutzbereich der Erfindung abzuweichen. Although the present invention is particularly related to the preferred ones Embodiments have been shown and described, it is for those skilled in the art obvious that various changes in form and details can be made without to deviate from the basic idea and scope of the invention.

Bildbeschreibungimage Description

Fig. 1 Neues BS-Herstellungsverfahren für Sub-150-nm-BEST-DRAM-Elemente
(W, D)-Kontrolle ist ein Schlüsselparameter für das Element und den Prozess Fig. 1 New BS manufacturing process for sub-150 nm BEST DRAM elements
(W, D) control is a key parameter for the element and the process

Fig. 2 N⁺ a-Si-Füllung Fig. 2 N ⁺ a-Si filling

Fig. 3 Plasmaätzung für Vertiefung 2 Fig. 3 plasma etching for depression 2

Fig. 4 Randätzung Fig. 4 edge etching

Fig. 5 Plasmadotierung (optional retrograd) Fig. 5 plasma doping (optional retrograde)

Fig. 6 selektives HSG (20 nm-100 nm, intrinsisches oder dotiertes HSG) Fig. HSG selective 6 (20 nm-100 nm, intrinsic or doped HSG)

Fig. 7 Plasmadotierung (PLAD, PIII, GPD) für eine feine Dosissteuerung (σ < 3%) Fig. 7 plasma doping (PLAD, PIII, GPD) for a fine dose control (σ <3%)

Fig. 8 selektives TTO, SiN-Deckschicht, oder andere Deckschicht (optional) Fig. 8 selectively TTO, SiN cap layer or other layer (optional)

Fig. 9 PORAA-Prozess mit BSG-HM Fig. 9 PORAA process with BSG-HM

Fig. 10 AAMO und PR-Entfernung Fig. 10 AAMO and PR removal

Fig. 11 AA-Si-Ätzung Fig. 11 AA-Si etching

Fig. 12 BSG-Entfernung durch Nassätzung, die selektiv zu Si und Th ist Fig. 12 BSG removal by wet etching, which is selective for Si and Th

Fig. 13 AA-Oxidation und HDP-Oxidfüllung und CMP Fig. 13 AA oxidation and HDP oxide filling and CMP

Fig. 14 SiN-Entfernung (Nassätzung), Gateoxidation und Gateprozessierung Fig. 14 SiN removal (wet etching), gate oxidation and gate processing

Fig. 10 bis 14 Collar-Rand
Oxide-Oxid
Poly-Polysilizium
DT-Node-Tiefgrabenknotenpunkt Fig. 10 to 14 Collar edge
Oxide Oxide
Poly-polysilicon
DT-Node-deep grave hub

Claims (25)

1. Verfahren zur Bildung eines vergrabenen Verbindungsstreifens bei der Herstellung eines integrierten Tiefgraben-DRAM-Schaltungselements mit:
Bereitstellen eines tiefen Grabens in dem Substrat;
Bilden eines Randes auf einem oberen Bereich des tiefen Grabens;
Füllen des tiefen Grabens und Beschichten des Randes mit einer Siliziumschicht, wobei die Siliziumschicht einen Tiefgrabenkondensator bildet;
Abtragen der Siliziumschicht bis unter eine obere Oberfläche des Substrats, um eine Vertiefung zurückzulassen;
Wegätzen eines oberen Bereichs des Randes, um eine Randeinkerbung zurückzulassen; und
Selektives Abscheiden einer selektiven Abscheideschicht in den tiefen Graben und Füllen der Randeinkerbung, um den vergrabenen Verbindungsstreifen bei der Herstellung des integrierten Tiefgraben-DRAM-Schaltungselements zu bilden. 1. A method of forming a buried connection strip in the manufacture of a deep trench DRAM integrated circuit element comprising:
Providing a deep trench in the substrate;
Forming an edge on an upper region of the deep trench;
Filling the deep trench and coating the edge with a silicon layer, the silicon layer forming a deep trench capacitor;
Removing the silicon layer below a top surface of the substrate to leave a recess;
Etching away an upper portion of the edge to leave an edge notch; and
Selectively depositing a selective deposition layer in the deep trench and filling the edge notch to form the buried connection strip in the manufacture of the deep trench DRAM integrated circuit element. 2. Verfahren nach Anspruch 1, wobei der Rand ein thermisch gewachsenes oder ein abgeschiedenes Oxid aufweist. 2. The method of claim 1, wherein the edge is a thermally grown or has deposited oxide. 3. Verfahren nach Anspruch 1, wobei die Siliziumschicht amorphes Silizium umfasst. 3. The method of claim 1, wherein the silicon layer comprises amorphous silicon. 4. Verfahren nach Anspruch 1, wobei die Vertiefung eine Tiefe zwischen ungefähr 50 und 200 nm aufweist. 4. The method of claim 1, wherein the recess has a depth of between about 50 and has 200 nm. 5. Verfahren nach Anspruch 1, wobei die Randeinkerbung eine Tiefe von ungefähr 30 bis 50 nm aufweist. 5. The method of claim 1, wherein the edge notch has a depth of approximately 30 up to 50 nm. 6. Verfahren nach Anspruch 1, wobei die selektive Abscheideschicht ausgewählt ist aus: einer Polysiliziumschicht mit hemisphärischer Kornbildung, einer SiGe-Schicht, einer Polysiliziumschicht und einer pseudo-epitaxialen Siliziumschicht. 6. The method of claim 1, wherein the selective deposition layer is selected from: a polysilicon layer with hemispherical grain formation, a SiGe layer, a polysilicon layer and a pseudo-epitaxial silicon layer. 7. Verfahren nach Anspruch 1, wobei das selektive Abscheiden der selektiven Abscheideschicht umfasst: Bilden einer Polysiliziumschicht mit hemisphärischer Kornbildung mit einer Dicke von ungefähr 20 bis 100 nm mit einer Korngröße von ungefähr 10 bis 50 nm. 7. The method of claim 1, wherein the selective deposition of the selective Deposition layer includes: forming a polysilicon layer with a hemispherical Grain formation with a thickness of approximately 20 to 100 nm with a grain size of about 10 to 50 nm. 8. Verfahren nach Anspruch 7, das ferner vor dem Schritt des selektiven Abscheidens der Polysiliziumschicht mit hemisphärischer Kornbildung aufweist: Plasmadotieren der Siliziumschicht, um eine Oberfläche der Siliziumschicht zu amorphisieren. 8. The method of claim 7, further prior to the selective deposition step of the polysilicon layer with hemispherical grain formation has: plasma doping the silicon layer to amorphize a surface of the silicon layer. 9. Verfahren nach Anspruch 7, wobei das selektive Abscheiden der Polysiliziumschicht mit hemisphärischer Kornbildung ein in situ-Dotieren der Polysiliziumschicht umfasst. 9. The method of claim 7, wherein the selective deposition of the polysilicon layer with hemispherical grain formation an in situ doping of the polysilicon layer includes. 10. Verfahren nach Anspruch 1, das ferner nach dem selektiven Abscheiden der selektiven Abscheideschicht umfasst: Dotieren der selektiven Abscheideschicht mit einer Konzentration von ungefähr 10¹⁸ bis 10²¹ Ionen/cm³. 10. The method of claim 1, further comprising, after selectively depositing the selective deposition layer: doping the selective deposition layer at a concentration of approximately 10 ¹⁸ to 10 ²¹ ions / cm ³ . 11. Verfahren nach Anspruch 10, wobei der Dotierschritt einer der folgenden Dotierschritte ist: Plasmadotierung, Plasmaionenimmersionsimplantation und Gasphasendotierung. 11. The method of claim 10, wherein the doping step is one of the following Doping steps are: plasma doping, plasma ion immersion implantation and Gas phase doping. 12. Verfahren nach Anspruch 1, das ferner umfasst:
Bilden eines Flachgrabenisolationsgebiets teilweise innerhalb des tiefen Grabens und des Gebiets des vergrabenen Verbindungsstreifens; und
Ausheizen des Substrats, wobei Dotierstoffe von dem vergrabenen Verbindungsstreifen in das Substrat diffundieren, um ein Diffusionsgebiet des vergrabenen Verbindungsstreifens zu bilden, und wobei das Diffusionsgebiet des vergrabenen Verbindungsstreifens den Tiefgrabenkondensator mit einer Gateelektrode verbindet, um die Herstellung des Tiefgraben-DRAM-Elements zu vervollständigen. 12. The method of claim 1, further comprising:
Forming a shallow trench isolation area partially within the deep trench and the buried interconnect area; and
Baking the substrate, wherein dopants diffuse from the buried connection strip into the substrate to form a diffusion region of the buried connection strip, and wherein the diffusion region of the buried connection strip connects the deep trench capacitor to a gate electrode to complete the production of the deep trench DRAM element. 13. Verfahren zur Bildung eines vergrabenen Streifens bei der Herstellung eines integrierten Tiefgraben-DRAM-Schaltungselements mit:
Bereitstellen eines tiefen Grabens in dem Substrat;
Bilden eines Randes auf einem oberen Bereich des tiefen Grabens;
Füllen des tiefen Grabens und Bedecken des Randes mit einer Siliziumschicht, wobei die Siliziumschicht einen Tiefgrabenkondensator bildet;
Abtragen der Siliziumschicht bis unter eine obere Oberfläche des Substrats, um eine Vertiefung zurückzulassen;
Wegätzen eines Oberseitenbereichs des Randes, um eine Randeinkerbung zurückzulassen;
Selektives Abscheiden einer selektiven Abscheideschicht in den tiefen Graben und Füllen der Randeinkerbung, um den vergrabenen Verbindungsstreifen zu bilden;
Bilden eines Flachgrabenisolationsgebietes teilweise innerhalb des tiefen Grabens und des Gebiets des vergrabenen Verbindungsstreifens; und
Ausheizen des Substrats, wobei Dotierstoffe aus dem vergrabenen Verbindungsstreifen in das Substrat diffundieren, um ein Diffusionsgebiet des vergrabenen Verbindungsstreifens zu bilden, und wobei das Diffusionsgebiet des vergrabenen Verbindungsstreifens den Tiefgrabenkondensator mit einer Gateelektrode verbindet, um die Herstellung des Tiefgraben-DRAM-Elements zu vervollständigen. 13. A method of forming a buried stripe in the manufacture of a deep trench DRAM integrated circuit comprising:
Providing a deep trench in the substrate;
Forming an edge on an upper region of the deep trench;
Filling the deep trench and covering the edge with a silicon layer, the silicon layer forming a deep trench capacitor;
Removing the silicon layer below a top surface of the substrate to leave a recess;
Etching away a top portion of the edge to leave an edge notch;
Selectively depositing a selective deposition layer in the deep trench and filling the edge notch to form the buried connection strip;
Forming a shallow trench isolation region partially within the deep trench and the buried connection strip region; and
Baking the substrate, dopants diffusing from the buried connection strip into the substrate to form a diffusion region of the buried connection strip, and wherein the diffusion region of the buried connection strip connects the deep trench capacitor to a gate electrode to complete the manufacture of the deep trench DRAM element. 14. Verfahren nach Anspruch 13, wobei die selektive Abscheideschicht ausgewählt ist aus: einer Polysiliziumschicht mit hemisphärischer Kornbildung, einer SiGe-Schicht, einer Polysiliziumschicht und einer pseudo-epitaxialen Siliziumschicht. 14. The method of claim 13, wherein the selective deposition layer is selected from: a polysilicon layer with hemispherical grain formation, a SiGe layer, a polysilicon layer and a pseudo-epitaxial silicon layer. 15. Verfahren nach Anspruch 13, wobei das selektive Abscheiden der Schicht das In- situ-dotieren der Schicht umfasst. 15. The method of claim 13, wherein the selective deposition of the layer comprises the in- includes doping the layer. 16. Verfahren nach Anspruch 13, das nach dem Schritt des selektiven Abscheidens der Schicht ferner das Dotieren der selektiven Abscheideschicht mit einer Konzentration von ungefähr 10¹⁸ bis 10²¹ Ionen/cm³ umfasst. 16. The method of claim 13, further comprising, after the step of selectively depositing the layer, doping the selective deposit layer at a concentration of approximately 10 ¹⁸ to 10 ²¹ ions / cm ³ . 17. Verfahren nach Anspruch 16, wobei das Dotieren ausgewählt ist aus: Plasmadotieren, Plasmaionenimmersionsimplantation und Gasphasendotierung. 17. The method according to claim 16, wherein the doping is selected from: Plasma doping, plasma ion immersion implantation and gas phase doping. 18. Verfahren zur Bildung eines vergrabenen Verbindungsstreifens bei der Herstellung eines integrierten Tiefgraben-DRAM-Schaltungselements mit:
Bereitstellen einer Siliziumnitridschicht auf einem Substrat;
Ätzen eines tiefen Grabens durch die Siliziumnitridschicht und in das Substrat;
Bilden eines Randes auf einem oberen Bereich des tiefen Grabens;
Bilden einer vergrabenen Platte um einen unteren Bereich des tiefen Grabens herum;
Abscheiden einer dielektrischen Schicht an Seitenwänden des tiefen Grabens;
Füllen des tiefen Grabens und Bedecken des Randes mit einer Siliziumschicht, wobei die Siliziumschicht einen Tiefgrabenkondensator bildet;
Abtragen der Siliziumschicht bis unter eine obere Oberfläche des Substrats, um eine Vertiefung zurückzulassen;
Wegätzen eines oberen Bereichs des Randes, um eine Randeinkerbung zurückzulassen;
selektives Abscheiden einer Schicht in den tiefen Graben und Füllen der Randeinkerbung, um den vergrabenen Verbindungsstreifen zu bilden; und
Dotieren der selektiven Abscheideschicht und Ausheizen des Substrats, wobei Dotierstoffe in dem vergrabenen Verbindungsstreifen in das Substrat ausdiffundieren, um einen Diffusionsübergang für den vergrabenen Verbindungsstreifen bei der Herstellung des integrierten Tiefgraben-DRAM-Schaltungselements zu bilden. 18. A method of forming a buried connection strip in the manufacture of a deep trench DRAM integrated circuit element comprising:
Providing a silicon nitride layer on a substrate;
Deep trench etching through the silicon nitride layer and into the substrate;
Forming an edge on an upper region of the deep trench;
Forming a buried plate around a lower portion of the deep trench;
Depositing a dielectric layer on sidewalls of the deep trench;
Filling the deep trench and covering the edge with a silicon layer, the silicon layer forming a deep trench capacitor;
Removing the silicon layer below a top surface of the substrate to leave a recess;
Etching away an upper portion of the edge to leave an edge notch;
selectively depositing a layer in the deep trench and filling the edge notch to form the buried connection strip; and
Doping the selective deposition layer and baking the substrate, wherein dopants in the buried connection strip diffuse out into the substrate to form a diffusion transition for the buried connection strip in the manufacture of the deep trench DRAM integrated circuit element. 19. Verfahren nach Anspruch 18, wobei der Schritt des Bildens des Randes umfasst:
Aufwachsen oder Abscheiden einer Oxidschicht in den tiefen Graben; und
thermisches Verdichten der Oxidschicht. 19. The method of claim 18, wherein the step of forming the edge comprises:
Growing or depositing an oxide layer in the deep trench; and
thermal densification of the oxide layer. 20. Verfahren nach Anspruch 18, wobei die Siliziumschicht amorphes Silizium umfasst. 20. The method of claim 18, wherein the silicon layer comprises amorphous silicon. 21. Verfahren nach Anspruch 18, wobei die selektive Abscheideschicht ausgewählt wird aus: einer Polysiliziumschicht mit hemisphärischer Kornbildung, einer SiGe-Schicht, einer Polysiliziumschicht und einer pseudo-epitaxialen Siliziumschicht. 21. The method of claim 18, wherein the selective deposition layer is selected from: a polysilicon layer with hemispherical grain formation, a SiGe layer, a polysilicon layer and a pseudo-epitaxial silicon layer. 22. Verfahren nach Anspruch 18, wobei das Dotieren der selektiven Abscheideschicht ausgewählt wird aus: einer in situ-Dotierung, einer Plasmadotierung, einer Plasma ionenimmersionsimplantierung und einer Gasphasendotierung. 22. The method of claim 18, wherein doping the selective deposition layer is selected from: an in situ doping, a plasma doping, a plasma ion immersion implantation and a gas phase doping. 23. Verfahren nach Anspruch 18, das ferner das Bilden einer Deckschicht, die über der selektiven Abscheideschicht liegt, umfasst. 23. The method of claim 18, further comprising forming a cover layer overlying the selective deposition layer. 24. Verfahren nach Anspruch 23, wobei der Schritt des Bildens der Deckschicht ausgewählt wird aus: selektive Oxidabscheidung und Siliziumnitridabscheidung. 24. The method of claim 23, wherein the step of forming the top layer is selected from: selective oxide deposition and silicon nitride deposition. 25. Verfahren nach Anspruch 15, das ferner umfasst:
Bilden eines Flachgrabenisolationsgebietes teilweise innerhalb des tiefen Grabens und des Gebiets des vergrabenen Verbindungsstreifens; und
Bilden von Gateelektroden, wobei das Diffusionsgebiet des vergrabenen Verbindungsstreifens den Tiefgrabenkondensator mit einer der Gateelektroden verbindet, um die Herstellung des Tiefgraben-DRAM-Elements zu vervollständigen. 25. The method of claim 15, further comprising:
Forming a shallow trench isolation region partially within the deep trench and the buried connection strip region; and
Forming gate electrodes, the diffusion region of the buried connection strip connecting the deep trench capacitor to one of the gate electrodes to complete the manufacture of the deep trench DRAM element.