DE10146084B4 - Method for fast writing of a given data pattern into an integrated circuit designed as a memory module and memory circuit - Google Patents

Abstract

Verfahren zum schnellen Schreiben eines vorgegebenen Datenmusters in einen DRAM-Speicherbaustein mit einer Vielzahl von Speicherzellen (4), die in Zellenfeld-Segmenten (2) in Form eines adressierbaren Zellenfeldes (1) angeordnet sind,
wobei die Speicherzellen (4) über Wortleitungen (WL) und Bitleitungen (BL) anzusprechen sind und
wobei durch sukzessive Aktivierung von Wortleitungen (WL) ein vorgegebenes Datenmuster mit Hilfe von den Bitleitungen (BL) zugeordneten Sense Amplifier (5) entlang einer Wortleitung (WL) in die entsprechende Zeile von Speicherzellen (4) eines Zellenfeld-Segmentes (2) übertragen wird, in dem
(a) das an den Sense Amplifier (5) anliegende Datenmuster entlang einer ersten Wortleitung (WL) in die entsprechende Zeile von Speicherzellen (4) geschrieben wird,
(b) ein Zurücksetzen der Sense Amplifier (5) unterdrückt wird, und
(c) die nächste Wortleitung (WL) aktiviert und das an den Sense Amplifier (5) anliegende Datenmuster in die entsprechende Zeile von Speicherzellen (4) der nächsten Wortleitung (WL) kopiert wird,
dadurch gekennzeichnet, dass...Method for rapidly writing a given data pattern into a DRAM memory module having a plurality of memory cells (4) arranged in cell array segments (2) in the form of an addressable cell array (1),
wherein the memory cells (4) are to be addressed via word lines (WL) and bit lines (BL) and
wherein by successive activation of word lines (WL) a predetermined data pattern with the aid of the bit lines (BL) associated sense amplifier (5) along a word line (WL) in the corresponding row of memory cells (4) of a cell array segment (2) is transmitted , by doing
(a) the data pattern applied to the sense amplifier (5) is written along a first word line (WL) into the corresponding row of memory cells (4),
(b) resetting the sense amplifier (5) is suppressed, and
(c) activating the next word line (WL) and copying the data pattern applied to the sense amplifier (5) into the corresponding line of memory cells (4) of the next word line (WL),
characterized in that ...

Description

Die Erfindung geht aus von einem Verfahren zum schnellen Schreiben eines vorgegebenen Datenmusters in eine als Speicherbaustein ausgebildete integrierte Schaltung beziehungsweise von einer Speicherschaltung nach der Gattung der nebengeordneten Ansprüche 1 und 6.The The invention is based on a method for fast writing a predetermined data pattern in a trained as a memory module integrated circuit or of a memory circuit according to the preamble of independent claims 1 and 6.

Bei integrierten Schaltungen (Chips), die auf einem Halbleiterwafer (Wafer) angeordnet sind, stellt sich häufig das Problem, dass die einzelnen Chips mit umfangreichen Testverfahren geprüft werden müssen. Dabei werden beispielsweise einfache Datenmuster oder Bitmuster entlang einer Wortleitung in die einzelnen Speicherzellen geschrieben und anschließend wieder ausgelesen. Bei den heutigen komplexen Speicherbausteinen, wie sie beispielsweise bei Speicherbausteinen wie DRAMs vorzufinden sind, ist der Zeitaufwand zum Testen aller Speicherzellen eines Chips recht groß und stellt somit in der Fertigung der Chips einen erheblichen Kostenfaktor dar.at integrated circuits (chips) mounted on a semiconductor wafer (Wafer) are arranged, the problem often arises that the individual chips must be tested with extensive testing procedures. there For example, simple data patterns or bit patterns will be along written a word line in the individual memory cells and subsequently read out again. In today's complex memory devices, as found for example in memory modules such as DRAMs The time required to test all memory cells is one Chips are pretty big and thus represents a significant cost factor in the production of the chips represents.

Bei den bekannten Verfahren wird zum Beispiel beim Frontend Test das vorgegebene Datenmuster zunächst entlang einer ersten Wortleitung über entsprechende Sense Amplifier in die angeschlossenen Speicherzellen eines Zellenfeld-Segmentes geschrieben, wobei die Sense Amplifier am Ende von Bitleitungspaaren angeordnet sind. Die Bitleitungspaare sind über einen y-Adressraum entsprechend ansprechbar. Nach dem Schreiben des Datenmusters in die Speicherzellen entlang der ersten Wortleitung wird der Sense Amplifier zurückgesetzt und die Wortleitung deaktiviert. Danach wird die nächste Wortleitung aktiviert und der Vorgang wiederholt sich für alle weiteren Wortleitungen. Dadurch müssen für jede Wortleitung alle Bitleitungen innerhalb ihres y-Adressraumes komplett durchge zählt werden, was einen entsprechend hohen Zeitaufwand erfordert.at the known method is the frontend test for example given data pattern first along a first wordline via corresponding sense amplifiers in the connected memory cells of a cell array segment written, with the Sense Amplifier at the end of bit line pairs are arranged. The bit line pairs are corresponding over a y address space approachable. After writing the data pattern into the memory cells along the first word line, the sense amplifier is reset and the word line is deactivated. Thereafter, the next word line is activated and the process repeats for all other word lines. Thereby have to for every Word line complete all bit lines within their y-address space to be counted which requires a correspondingly high amount of time.

Aus der DE 195 30 100 A1 ist ein Datenkopierverfahren mit den Merkmalen des Oberbegriffs des Anspruchs 1 und ein DRAM-Speicherbaustein mit den Merkmalen des Oberbegriffs des Anspruchs 6 bekannt. Hierbei wird eine Technik zum Beschreiben eines Speicherzellen-Arrays mit Hilfe einer Speicherzellenkopierfunktion erläutert, bei der ein Datenmuster entlang einer Wortleitung eines Zellenfeldsegments eingeschrieben und dann in die nächste Speicherzellenreihe kopiert wird, indem die Datenmuster auf den Bitleitungen beibehalten werden. Aus der DE 42 28 212 A1 ist weiterhin ein DRAM-Speicher mit einem Sense-Amplifier, bekannt, der sowohl als Lese- wie als Schreibverstärker eingesetzt wird.From the DE 195 30 100 A1 a data copying method having the features of the preamble of claim 1 and a DRAM memory device having the features of the preamble of claim 6 is known. Here, a technique for describing a memory cell array by means of a memory cell copying function in which a data pattern is written along a word line of a cell field segment and then copied into the next memory cell row by keeping the data patterns on the bit lines is explained. From the DE 42 28 212 A1 Furthermore, a DRAM memory with a sense amplifier, known, which is used both as a read as well as a write amplifier.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren beziehungsweise eine Speicherschaltung anzugeben, mit der ein Datenmuster in Speicherzellen schneller geschrieben werden kann.Of the Invention is based on the object, a method or to provide a memory circuit with which a data pattern in memory cells can be written faster.

Diese Aufgabe wird mit den Merkmalen der nebengeordneten Ansprüche 1 und 6 gelöst.These Task is with the features of the independent claims 1 and 6 solved.

Das erfindungsgemäße Verfahren zum schnellen Schreiben eines vorgegebenen Datenmusters in eine als Speicherbaustein ausgebildete integrierte Schaltung beziehungsweise die Speicherschaltung mit den kennzeichnenden Merkmalen der nebengeordneten Ansprüche 1 und 6 hat demgegenüber den Vorteil, dass insbesondere durch das Unterdrücken des Zurücksetzens des zugeordneten Sense Amplifiers der Schreibvorgang sehr viel schneller abläuft, da das vorgegebene Datenmuster auf der zugeordneten Wortleitung erhalten bleibt und in alle zugeordnete Speicherzellen eines Zellenfeld-Segmentes gleichzeitig kopiert wird. Dadurch wird in vorteilhafter Weise beispielsweise beim Testen eines Wafers, auf dem sehr viele Speicherbausteine angeordnet sind, die Testzeit insgesamt erheblich verkürzt und damit der Kostenaufwand bei der Chipherstellung deutlich reduziert. Als besonders vorteilhaft wird dabei angesehen, dass trotzdem alle Speicherzellen des Speicherbausteins auf ihre Funktion hin getestet werden können, so dass eine hohe Zuverlässigkeit für die geprüften Bausteine erzielt wird. Natürlich kann dieses Verfahren auch vorteilhaft an Geräten angewendet werden, die solche Speicherbausteine beinhalten. Dies könnten beispielsweise Video-RAMs sein, bei denen häufig große Speicherbereiche schnell mit sich wiederholenden Datenmustern belegt werden müssen.The inventive method for quickly writing a given data pattern into a designed as a memory chip integrated circuit or the memory circuit with the characterizing features of the siblings claims 1 and 6 has in contrast the advantage that in particular by suppressing the resetting of the associated Sense Amplifier the writing process expires much faster since get the given data pattern on the associated word line remains and in all allocated memory cells of a cell field segment is copied at the same time. As a result, for example, in an advantageous manner when testing a wafer, placed on the very many memory devices are significantly reduced overall test time and thus the cost significantly reduced in chip production. As a particularly advantageous is considered that nevertheless all memory cells of the memory module can be tested for their function, allowing high reliability for the tested devices is achieved. Of course you can This method can also be applied advantageously to devices that include such memory modules. This could be for example video RAMs to be frequent size Memory areas quickly populated with repetitive data patterns Need to become.

Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüchen 1 und 5 angegebenen Verfahrens beziehungsweise der Speicherschaltung gegeben. Als besonders vorteilhaft wird dabei angesehen, dass die Unterdrückung des Zurücksetzens des zugeordneten Sense Amplifiers sowie die Aktivierung der nächsten Wortleitung so oft wiederholt werden, bis das Datenmuster in die Speicherzellen der letzten Wortleitung kopiert wurde. Dadurch wird vorteilhaft erreicht, dass mit dem relativ einfachen Verfahren alle Speicherzellen eines Zellenfeld-Segmentes effektiv geprüft werden können.By those in the dependent Claims listed measures are advantageous developments and improvements in the sibling claims 1 and 5 specified method or the memory circuit given. Particularly advantageous is considered that the suppression of the reset the associated Sense Amplifier and the activation of the next word line be repeated until the data pattern in the memory cells the last word line was copied. This advantageously achieves that with the relatively simple method all memory cells of a Cell field segment can be effectively tested.

Als günstig wird weiterhin angesehen, dass auch bei den übrigen Zellenfeld-Segmenten dieser Vorgang wiederholt wird, so dass eine hundertprozentige Prüfung der Speicherzellen in einer verkürzten Zeitspanne möglich ist.When Cheap is still considered that even with the remaining cell field segments this process is repeated so that a one - hundred percent test of Memory cells in a shortened Time span possible is.

Um beispielsweise das Schreiben eines Datenmusters weiter zu beschleunigen wird als weitere günstige Lösung angesehen, dass die Adressen der Wortleitungen nach einem vorgegebenen Algorithmus inkrementiert werden.Around for example, to further accelerate the writing of a data pattern is considered more favorable solution Considered that the addresses of the wordlines after a given Algorithm be incremented.

Als günstige Lösung wird auch angesehen, die Adressen beispielweise in Stufen von jeweils 2, 4 oder 8 usw. zu inkrementieren. Dadurch ist die Erzeugung komplexer Datenmuster möglich, die sonst nur schwer zu realisieren wären.When favorable solution is also considered, the addresses, for example, in stages of each 2, 4 or 8 etc. to increment. This makes the generation more complex Data pattern possible, that would otherwise be difficult to realize.

Weiterhin wird als alternative günstige Lösung angesehen, dass die Speicherschaltung zur Inkrementierung der Adressen für die Wortleitungen einen Multiplexer verwendet. Mit dem Multiplexer kann auf einfache Weise ein vorgegebener Algorithmus zum Hochschalten der Adressen eingestellt werden. Dieses kann beispielsweise hardwaremäßig oder durch entsprechende Programmierungen einfach durchgeführt werden.Farther is considered an alternative cheap solution considered that the memory circuit for incrementing the addresses for the Word lines used a multiplexer. With the multiplexer can up simple way a given algorithm for upshifting the Addresses are set. This can, for example, by hardware or by appropriate programming can be done easily.

Eine günstige alternative Lösung wird auch darin gesehen, dass ein Addierer oder auch alternativ ein Zähler vorgesehen sind, mit dem die Adressen der Wortleitungen inkrementiert werden. Addierer oder Zähler sind einfach auszuführende Schaltungskomponenten, die leicht in eine Speicherschaltung integriert werden können.A favorable alternative solution is also seen in that an adder or alternatively an counter are provided, with which the addresses of the word lines are incremented become. Adder or counter are easy to execute Circuit components that are easily integrated into a memory circuit can be.

Eine günstige Anwendung der Erfindung wird in der Verwendung von DRAM-Speicherschaltungen angesehen, die durch einen Refresh-Zyklus dynamisch regeneriert werden. Hier sind alle erforderlichen Einheiten wie Sense Amplifier, Oszillatoren und Zähler usw. vorhanden, so dass keine größeren technischen Änderungen erforderlich sind. Insbesondere kann der bereits in der Speicherschaltung vorhandene Self-Refresh-Oszillator vorteilhaft für die Inkrementierung der Adressen der Wortleitungen genutzt werden.A favorable Application of the invention is in the use of DRAM memory circuits which dynamically regenerates through a refresh cycle become. Here are all the required units like Sense Amplifier, Oscillators and counters etc. available, so no major technical changes required are. In particular, the already in the memory circuit existing self-refresh oscillator advantageous for incrementing the addresses the word lines are used.

Zwei Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden in der nachfolgenden Beschreibung näher erläutert.Two embodiments The invention are illustrated in the drawings and will be described in the following Description closer explained.

1 zeigt in schematischer Darstellung die Anordnung eines Zellenfeldes eines Speicherbausteins, 1 shows a schematic representation of the arrangement of a cell array of a memory module,

2 zeigt in schematischer Darstellung eine Anordnung von Speicherzellen, 2 shows a schematic representation of an arrangement of memory cells,

3 zeigt ein erstes Ausführungsbeispiel der Erfindung und 3 shows a first embodiment of the invention and

4 zeigt ein zweites Ausführungsbeispiel der Erfindung. 4 shows a second embodiment of the invention.

Zunächst wird anhand der 1 zum besseren Verständnis der Erfindung eine mögliche prinzipielle Anordnung von Speicherzellen in einem Zellenfeld 1 näher erläutert. 1 zeigt zunächst das Zellenfeld 1, das beispielsweise in 4 Quadranten 3 eingeteilt ist. In jedem Quadrant 3 sind in jeweils 4 Reihen und Spalten mit insgesamt 16 Zellenfeld-Segmenten 2 angeordnet. Je nach Ausführung der Speicherschaltung weist jedes Zellenfeld-Segment 2 eine Vielzahl von Speicherzellen 4 auf, wie anhand der 2 nachfolgend noch erläutert wird. Aus Übersichtlichkeitsgründen wurden die Zuleitungen wie Wortleitungen WL, Bitleitungen BL, Versorgungsleitungen, sowie Steuerungen, Generatoren, Address Counter usw. weggelassen.First, based on the 1 for a better understanding of the invention, a possible basic arrangement of memory cells in a cell array 1 explained in more detail. 1 first shows the cell field 1 , for example, in 4 quadrants 3 is divided. In each quadrant 3 are each in 4 rows and columns with a total of 16 cell array segments 2 arranged. Depending on the design of the memory circuit, each cell array segment 2 a variety of memory cells 4 on, as based on the 2 will be explained below. For reasons of clarity, the supply lines such as word lines WL, bit lines BL, supply lines, as well as controllers, generators, address counters, etc. have been omitted.

2 zeigt einen Ausschnitt aus dem Zellenfeld 1 der 1, bei dem in schematischer Darstellung eine Anordnung von Speicherzellen 4 eines Zellenfeld-Segmentes 2 dargestellt ist. Die Speicherzellen 4 sind wiederum in Reihen und Spalten angeordnet, wobei jeweils eine Reihe (Zeile) von Speicherzellen 4 mit einer Wortleitung WL verbunden ist. Auszugsweise wurden 3 Reihen von Speicherzellen 4 dargestellt, denen die entsprechenden Wortleitungen WL1, WL2, WL3 zugeordnet sind. Des weiteren ist jede Speicherzelle 4 spaltenweise mit einer entsprechenden Bitleitung BL verbunden, in diesem Beispiel mit den Leitungen BL1, BL2, BL3, BL4 ... Die Bitleitungen werden im gesamten Adressraum in y-Richtung von entsprechenden Zählern durchgezählt. Dieser Vorgang erfordert eine entsprechende Zeitvorgabe. 2 shows a section of the cell field 1 of the 1 in which, in a schematic representation, an arrangement of memory cells 4 a cell field segment 2 is shown. The memory cells 4 are in turn arranged in rows and columns, each with a row (row) of memory cells 4 is connected to a word line WL. Extracts were 3 rows of memory cells 4 represented, to which the corresponding word lines WL1, WL2, WL3 are assigned. Furthermore, each memory cell 4 connected in columns with a corresponding bit line BL, in this example with the lines BL1, BL2, BL3, BL4 ... The bit lines are counted in the entire address space in the y direction of corresponding counters. This process requires a corresponding time specification.

Durch Ansteuern einer Wortleitung WL und einer Bitleitung BL kann somit eine einzelne Speicherzelle 4 gezielt aktiviert werden und ein entsprechendes Datenbit in die Speicherzelle 2 kopiert werden. Umgekehrt können über diese Leitungen die gespeicherten Informationen auch ausgelesen werden.By driving a word line WL and a bit line BL can thus a single memory cell 4 are selectively activated and a corresponding data bit in the memory cell 2 be copied. Conversely, the stored information can also be read out via these lines.

Am Ende eines Bitleitungspaares von zwei Bitleitungen BL ist ein Sense Amplifier 5 angeordnet. Der Sense Amplifier 5 hat dabei zwei Funktionen. Einerseits liest er die in den Speicherzellen 4 abgelegten Signale (Spannungen) aus, bewertet diese und im Falle eines DRAMs speichert er sie im zweiten Modus in die Zelle, nachdem sie verstärkt wurden. Der zuvor beschriebene Aufbau der Speicheranordnung ist per se bekannt und wurde aus Übersichtlichkeitsgründen sehr vereinfacht dargestellt. Bei realen Speicherbausteinen kann die Ausgestaltung sehr viel komplexer sein.At the end of a bit line pair of two bit lines BL is a sense amplifier 5 arranged. The Sense Amplifier 5 has two functions. On the one hand he reads the in the memory cells 4 stored signals (voltages) evaluates this and in the case of a DRAM it stores them in the second mode in the cell after they have been amplified. The structure of the memory arrangement described above is known per se and has been shown very simplified for clarity. In real memory chips, the design can be much more complex.

In 3 ist bei einem ersten Ausführungsbeispiel die per se bekannte Schaltung dargestellt, auf die das erfindungsgemäße Verfahren angewendet wird, was das schnelle Schreiben eines Datenmusters in die einzelnen Speicherzellen in einem geänderten Ablauf erlaubt. Dabei wird von dem Grundsatz aus gegangen, dass zunächst das Datenmuster entlang einer ersten Wortleitung WL 1 eines ersten Zellenfeld-Segmentes 2, wie bisher auch, in den Sense Amplifier 5 beziehungsweise in die Speicherzellen 4 geschrieben wird.In 3 is shown in a first embodiment, the per se known circuit to which the inventive method is applied, which allows the fast writing of a data pattern in the individual memory cells in a modified sequence. It is from the reason set out that first the data pattern along a first word line WL 1 of a first cell array segment 2 , as before, in the Sense Amplifier 5 or in the memory cells 4 is written.

Anschließend wird erfindungsgemäß der Sense Amplifier 5 jedoch nicht deaktiviert. Dadurch bleibt im sogenannten Precharge-Modus das Datenmuster des letzten Zugriffs im Sense Amplifier 5 erhalten. Nun wird ein Self Refresh gestartet, durch den die Speicherschaltung nach einem vorgegebenen Algorithmus die Adressen der Wortleitungen inkrementiert. Das Inkrementieren erfolgt dabei mit entsprechenden Bausteinen wie Zähler 31 (RAC, Row Address Counter), Addierer usw.Subsequently, according to the invention, the sense amplifier 5 but not disabled. This keeps the data pattern of the last access in the sense amplifier in the so-called precharge mode 5 receive. Now, a self-refresh is started by which the memory circuit increments the addresses of the word lines according to a predetermined algorithm. Incrementing takes place with corresponding blocks such as counters 31 (RAC, Row Address Counter), adder, etc.

In alternativer Ausführung der Erfindung ist auch vorgesehen, dass die Inkrementierung stufenweise beispielsweise in Schritten von 2, 4, 8 ... erfolgt. Eine solche stufenweise Einstellung erfolgt beispielsweise über einen per se bekannten Muxer 40 (Multiplexer), wie er im zweiten Ausführungsbeispiel entsprechend der 4 später noch erläutert wird.In an alternative embodiment of the invention, it is also provided that the incrementation takes place stepwise, for example, in steps of 2, 4, 8.... Such a gradual adjustment is made, for example, via a per se known muxer 40 (Multiplexer), as in the second embodiment according to the 4 will be explained later.

3 zeigt zunächst beispielhaft einen Zähler, der aus fünf Frequenzteilern 31a ... e gebildet ist, bei denen der jeweilige Ausgang mit einem Eingang eines nachfolgenden Teilers 31a ... e verbunden ist. Für eine N Bit Adresse sind entsprechende N Teiler 31 vorzusehen. 3 first shows an example of a counter consisting of five frequency dividers 31a ... e is formed, in which the respective output with an input of a subsequent divider 31a ... e is connected. For an N bit address, corresponding N divisors 31 provided.

Der erste Teiler 31a wird über einen ersten Eingang 37 von einem sogenannten (in der 3 nicht dargestellten) Self Refresh-Oszillator mit einem Signal REFADR (Refresh Address) angesteuert und zählt in diesem Ausführungsbeispiel mit jedem Takt die Adresse der Wortleitung WL um einen Schritt hoch.The first divider 31a will have a first entrance 37 from a so-called (in the 3 not shown) Self Refresh oscillator with a signal REFADR (Refresh Address) driven and counts in this embodiment, the address of the word line WL with each clock up by one step.

Über einen Anschluß 38 können die Teiler 31a ... e mit einem Signal TMRACRST (Test Mode Row Address Counter Reset) zurückgesetzt werden.About a connection 38 can the dividers 31a ... e be reset with a TMRACRST (Test Mode Row Address Counter Reset) signal.

Der Eingang 37 ist des weiteren mit einer NOR-Schaltung 32 verbunden. Der Ausgang ist über einen Inverter 33 geführt und bildet das Signal RACOE, das auf einen Steuereingang eines Transfergates 34 geleitet wird. Des weiteren wird das Signal RACOE an einem weiteren Inverter 35 invertiert und auf einen weiteren Steuereingang des Transfertransistors 34 gelegt. Durch Aktivieren des Transfergates 34 wird die auf dem gemeinsamen Ausgang der Zähler 31 anstehende Adresse für die zugeordnete Wortleitung WL durchgeschaltet. Das Aktivieren und Deaktivieren des Transferschalters 35 erfolgt über einen Anschluß 36 mit einem Signal SRFENB (Self Refresh Enable), der mit einem zweiten Eingang der NOR-Schaltung 32 verbunden ist.The entrance 37 is further with a NOR circuit 32 connected. The output is via an inverter 33 and forms the signal RACOE, which is on a control input of a transfer gate 34 is directed. Furthermore, the signal RACOE at another inverter 35 inverted and to another control input of the transfer transistor 34 placed. By activating the transfer gate 34 will be on the common output of the counter 31 pending address for the associated word line WL through. Activating and deactivating the transfer switch 35 via a connection 36 with a signal SRFENB (Self Refresh Enable), which is connected to a second input of the NOR circuit 32 connected is.

Bei dem zweiten Ausführungsbeispiel der Erfindung gemäß der 4 können die Adressen für die Wortleitungen WL stufenweise inkrementiert werden, beispielsweise in Schritten von 1, 2, 4 oder 8 usw. Die Anordnung der Zähler ist dabei ähnlich, wie sie zu dem Stromlaufplan zur 3 erläutert wurde. Hier wurden jedoch die Ausgänge der einzelnen Zähler 31a ... e nicht direkt mit dem Eingang des nachfolgenden Zählers verbunden. Vielmehr wurde beispielsweise zwischen dem Ausgang des Zähler 31a und dem Eingang des Zählers 31b ein Schalter 39 zwischengeschaltet, der von einem Muxer 40 (Multiplexer/Umschalter) gesteuert werden kann.In the second embodiment of the invention according to the 4 For example, the addresses for the word lines WL may be incremented incrementally, for example, in steps of 1, 2, 4 or 8, etc. The arrangement of the counters is similar to the circuit diagram for 3 was explained. Here, however, were the outputs of each counter 31a ... e not directly connected to the input of the following meter. Rather, for example, was between the output of the counter 31a and the input of the meter 31b a switch 39 Interposed by a muxer 40 (Multiplexer / switch) can be controlled.

Wie der 4 weiter entnehmbar ist, ist ebenfalls zwischen dem Ausgang des Zählers 31b und dem Eingang des Zählers 31c ein Schalter 39 geschaltet. Das gleiche trifft auch für die Zähler 31c und 31d sowie für die Zähler 31d und 31e zu.Again 4 is further removed, is also between the output of the counter 31b and the input of the meter 31c a switch 39 connected. The same is true for the counters 31c and 31d as well as for the counters 31d and 31e to.

Des weiteren wird das Signal REFADR am Eingang 37 über einen Schaltkontakt 41a des Muxers 40 auf den Takteingang des ersten Zählers 31a geführt.Furthermore, the signal REFADR is at the input 37 via a switching contact 41a of the muxer 40 to the clock input of the first counter 31a guided.

Der Muxer 40 ist über seine Eingänge 41 TMCOUNT (Time Count) beziehungsweise 42 COUNTADR (Count Address) so steuerbar, dass je nach Stellung seines Schaltkontaktes 41a die Schalter 39 geöffnet oder geschlossen sind. Im geöffneten Zustand des Schalters 39 wird die Ausgangsverbindung beispielsweise des Zählers 31a zum Eingangs des Zählers 31b unterbrochen. Im dargestellten Fall, bei dem der Schaltkontakt 41a in seiner ersten Position steht, würde somit nur der erste Zähler 31a aktiviert sein, da nur er von dem Signal REFADR angesteuert wird. Die weiteren Adressen für die Wortleitungen lassen sich bei geänderter Stellung des Schaltkontaktes 41a entsprechend aktivieren.The muxer 40 is about his inputs 41 TMCOUNT (time count) respectively 42 COUNTADR (Count Address) is so controllable that, depending on the position of its switching contact 41a the switches 39 are open or closed. In the open state of the switch 39 becomes the output connection of, for example, the counter 31a to the input of the counter 31b interrupted. In the case shown, in which the switching contact 41a standing in its first position, would thus only the first counter 31a be activated, since only he is driven by the signal REFADR. The other addresses for the word lines can be changed in the position of the switching contact 41a activate accordingly.

11

Zellenfeldcell array

22

Zellenfeld-SegmentCell array segment

33

Quadrantquadrant

44

Speicherzellememory cell

55

Sense Amplifierscythe Amplifier

3131

Frequenzteiler/TeilerFrequency divider / splitter

3232

NOR-SchaltungNOR circuit

3333

Inverterinverter

3434

Transfergatetransfer gate

3535

weiterer InverterAnother inverter

3636

weiterer AnschlußAnother Connection

3737

Eingangentrance

3838

AnschlußConnection

3939

Schalterswitch

4040

Muxermuxers

4141

Eingang TMCOUNTentrance TMCOUNT

41a41a

Schaltkontaktswitching contact

4242

Eingang COUNTADRentrance COUNTADR

4343

Ausgangoutput

BL1 ... 4BL1 ... 4

Bitleitungbit

WL1 ... 3WL1 ... 3

Wortleitungwordline

Claims (8)

Verfahren zum schnellen Schreiben eines vorgegebenen Datenmusters in einen DRAM-Speicherbaustein mit einer Vielzahl von Speicherzellen (4), die in Zellenfeld-Segmenten (2) in Form eines adressierbaren Zellenfeldes (1) angeordnet sind, wobei die Speicherzellen (4) über Wortleitungen (WL) und Bitleitungen (BL) anzusprechen sind und wobei durch sukzessive Aktivierung von Wortleitungen (WL) ein vorgegebenes Datenmuster mit Hilfe von den Bitleitungen (BL) zugeordneten Sense Amplifier (5) entlang einer Wortleitung (WL) in die entsprechende Zeile von Speicherzellen (4) eines Zellenfeld-Segmentes (2) übertragen wird, in dem (a) das an den Sense Amplifier (5) anliegende Datenmuster entlang einer ersten Wortleitung (WL) in die entsprechende Zeile von Speicherzellen (4) geschrieben wird, (b) ein Zurücksetzen der Sense Amplifier (5) unterdrückt wird, und (c) die nächste Wortleitung (WL) aktiviert und das an den Sense Amplifier (5) anliegende Datenmuster in die entsprechende Zeile von Speicherzellen (4) der nächsten Wortleitung (WL) kopiert wird, dadurch gekennzeichnet, dass die Adressen der Wortleitungen (WL) nach einem vorgegebenen Algorithmus mit Hilfe eines Refresh-Modus des DRAM-Speicherbaustein inkrementiert werden.Method for rapidly writing a given data pattern into a DRAM memory device having a plurality of memory cells ( 4 ) in cell-field segments ( 2 ) in the form of an addressable cell field ( 1 ), the memory cells ( 4 ) are to be addressed via word lines (WL) and bit lines (BL) and wherein by successive activation of word lines (WL) a predetermined data pattern by means of the bit lines (BL) associated Sense Amplifier ( 5 ) along a word line (WL) into the corresponding row of memory cells (WL) 4 ) of a cell field segment ( 2 ) in which (a) the signal to the sense amplifier ( 5 ) applied data pattern along a first word line (WL) in the corresponding row of memory cells ( 4 ), (b) resetting the sense amplifier ( 5 ), and (c) the next word line (WL) is activated and sent to the sense amplifier ( 5 ) applied data pattern in the corresponding row of memory cells ( 4 ) of the next word line (WL), characterized in that the addresses of the word lines (WL) are incremented according to a predetermined algorithm by means of a refresh mode of the DRAM memory device. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Adressen der Wortleitungen (WL) in Stufen von jeweils 2, 4 oder 8 usw. inkrementiert werden.Method according to claim 1, characterized in that that the addresses of the word lines (WL) in steps of 2, 4 or 8, etc. are incremented. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schritte b) und c) so oft wiederholt werden, bis das Datenmuster in die Speicherzellen (4) der letzten Wortleitung (WL) kopiert ist.A method according to claim 1 or 2, characterized in that the steps b) and c) are repeated until the data pattern in the memory cells ( 4 ) of the last word line (WL) is copied. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Vorgang beim nächsten Zellenfeld-Segment (2) wiederholt wird.A method according to claim 3, characterized in that the process at the next cell field segment ( 2 ) is repeated. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das schnelle Schreiben eines Datenmusters zum Testen des DRAM-Speicherbausteins verwendet wird.Method according to one of the preceding claims, characterized characterized in that the fast writing of a data pattern to Testing the DRAM memory device is used. DRAM-Speicherbaustein mit einer Vielzahl von Speicherzellen (4), die in Zellenfeld-Segmenten (2) in Form eines adressierbaren Zellenfeldes (1) angeordnet sind, Wortleitungen (WL) und Bitleitungen (BL) zum Ansprechen der Speicherzellen (4), den Bitleitungen (BL) zugeordneten Sense Amplifier (5) und einer Steuerung (31–43) zum sukzessive Aktivierung von Wortleitungen (WL), um ein vorgegebenes Datenmuster mit Hilfe von der den Bitleitungen (BL) zugeordneten Sense Amplifier (5) entlang einer Wortleitung (WL) in die entsprechende Zeile von Speicherzellen (4) eines Zellenfeld-Segmentes (2) zu übertragen, in dem die Sense Amplifier (5) das anliegende Datenmuster entlang einer ersten Wortleitung (WL) in die entsprechende Zeile von Speicherzellen (4) schreiben, anschließend die Steuerung (31–43) ein Zurücksetzen der Sense Amplifier (5) verhindert und dann die nächste Wortleitung (WL) aktiviert und die Sense Amplifier (5) das anliegende Datenmuster in die entsprechende Zeile von Speicherzellen (4) der nächsten Wortleitung (WL) kopieren, dadurch gekennzeichnet, dass die Steuerung ausgelegt ist, um durch ein Oszillatorsignal eines Self-Refresh-Oszillators angesteuert mit jedem Takt die Adresse der Wortleitung (WL) zu inkrementieren.DRAM memory device having a plurality of memory cells ( 4 ) in cell-field segments ( 2 ) in the form of an addressable cell field ( 1 ), word lines (WL) and bit lines (BL) for addressing the memory cells ( 4 ), the bit lines (BL) associated Sense Amplifier ( 5 ) and a controller ( 31 - 43 ) for the successive activation of word lines (WL) in order to obtain a predetermined data pattern with the aid of the sense amplifiers (BL) assigned to the bit lines (BL) 5 ) along a word line (WL) into the corresponding row of memory cells (WL) 4 ) of a cell field segment ( 2 ), in which the sense amplifier ( 5 ) the applied data pattern along a first word line (WL) in the corresponding row of memory cells ( 4 ), then the controller ( 31 - 43 ) resetting the sense amplifier ( 5 ) and then activates the next word line (WL) and the Sense Amplifier ( 5 ) the applied data pattern into the corresponding row of memory cells ( 4 ) of the next word line (WL), characterized in that the controller is designed to be incremented by an oscillator signal of a self-refresh oscillator with each clock, the address of the word line (WL). DRAM-Speicherbaustein nach Anspruch 6, dadurch gekennzeichnet, dass die Steuerung einen Zähler (31) aufweist, mit dem die Inkrementierung der Adresse einer Wortleitung (WL) vorgebbar ist.DRAM memory device according to claim 6, characterized in that the controller has a counter ( 31 ), with which the incrementation of the address of a word line (WL) can be predetermined. Speicherschaltung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Steuerung einen Multiplexer (40) aufweist, um die Adressen der Wortleitungen (WL) in Stufen von jeweils 2, 4 oder 8 usw. zu inkrementieren.Memory circuit according to Claim 6 or 7, characterized in that the controller has a multiplexer ( 40 ) to increment the addresses of the word lines (WL) in increments of 2, 4, or 8, and so on.