DE10145556C2 - Bewerter für Halbleiterspeicher - Google Patents
Bewerter für HalbleiterspeicherInfo
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- 230000015654 memory Effects 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000011156 evaluation Methods 0.000 claims description 18
- 238000000926 separation method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000036316 preload Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000012854 evaluation process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
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Description
Die vorliegende Erfindung betrifft einen Bewerter für einen
Halbleiterspeicher nach dem Oberbegriff des Patentanspruches
1. Ein solcher Bewerter besteht insbesondere aus einer erster
MOS-Bewerterstufe eines ersten Leitungstyps mit zwei kreuzge
koppelten ersten und zweiten MOS-Transistoren des ersten Lei
tungstyps, die mit ihren Source-Drain-Strecken parallel zu
einander und in Reihe zu einem mit einer ersten Spannung be
takteten und mit Versorgungspotenzial beaufschlagten dritten
MOS-Transistor des ersten Leitungstyps liegen.
Ein ähnlicher Bewerter mit nur einer Bewerterstufe aus aller
dings Bipolartransistoren ist aus der US 5,687,127 A bekannt.
Ein bevorzugter Halbleiterspeicher ist ein DRAM (Dynamic Ran
dom Access Memory bzw. dynamischer Schreib-/Lesespeicher).
Eine DRAM-Zelle besteht bekanntlich aus einer Kapazität, in
der der Zellinhalt gespeichert wird, und einem MOS-Auswahl-
oder Trenntransistor. Zur Bewertung eines aus der Kapazität
ausgelesenen Lesesignales werden sogenannte Bewerter oder Le
severstärker eingesetzt. Diese sind regelmäßig in der CMOS-
Technik ausgeführt.
Ein idealer Bewerter sollte positive und negative Differenz
signale mit beliebig kleinem Betrag auswerten können, sofern
die gesamte Schaltungsanordnung des DRAMs einschließlich Bit
leitungen und Referenzleitungen vollkommen symmetrisch ist.
In der Praxis treten tatsächlich jedoch immer kleine Unter
schiede der Auswahltransistoren und der Bitleitungen auf,
welche letztlich einen Offset des Bewerters verursachen. Dies
hat zur Folge, dass ein Lesesignal ΔVS größer als eine Off
setspannung ΔV0 sein muss, um einen Zellinhalt sicher als "1"
oder "0" erkennen zu können.
Den größten Beitrag zum Offset liefern die Transistoren des
Bewerters, was durch Streuungen von deren geometrischen Dimensionen
und ihrer elektrischen Parameter bedingt ist. Pro
blematisch ist nun, dass diese Streuungen bei der Skalierung
der Transistoren immer mehr zunehmen. Dies hat zur Folge,
dass die Offsetspannung eines CMOS-Bewerters zwischen 5 mV
und 10 mV liegt und nicht weiter verbessert werden kann.
Fig. 5 zeigt schematisch einen Ausschnitt eines DRAMs mit ei
ner Wortleitung WL, Bitleitungen BL, BL, einer Speicherzelle
Z aus einem Speicherkondensator CS und einem Auswahl- oder
Trenntransistor T, einer Referenzzelle RZ und einem Bewerter
bzw. Verstärker BW. Das Vorladen der Bitleitungen BL, BL auf
ein Vorladepotenzial VP erfolgt über eine Vorladeschaltung
VS.
Das Schreiben und Lesen eines DRAMs erfolgt durch Ansteuern
der Auswahltransistoren T über die Wortleitung WL. Speziell
beim Lesen erfolgt ein Ladungsausgleich zwischen der Kapazi
tät des Speicherkondensators CS und der parasitären Kapazität
der Bitleitung BL, wodurch ein Lesesignal ΔVS auf der Bitlei
tung BL erzeugt wird.
An einer Bitleitung sind nun bekanntlich zahlreiche Speicher
zellen Z angeschlossen. Bei einem Lesevorgang wird aber nur
jeweils eine Speicherzelle hiervon angesprochen. Die Bitlei
tung selbst besitzt eine parasitäre Kapazität, welche von der
Leiterbahn der Bitleitung und vor allem von den Diffusionsge
bieten und den Überlappungskapazitäten der mit ihr verbunde
nen Auswahltransistoren verursacht wird.
Vor einem Lesevorgang wird die Bitleitung BL auf einen Span
nungspegel bzw. das Vorladepotential VP durch die Vorlade
schaltung VS vorgeladen. Die Ladung der Zelle Z bewirkt dann
beim Lesevorgang eine Spannungsänderung ΔVBL auf der Bitlei
tung BL. Diese Spannungsänderung ΔVBL ist gegeben durch:
ΔVBL = (VS - VP)(Cs/(CS + CBL))
mit
CBL = Bitleitungskapazität
VS = Spannung in der Speicherzelle
CBL = Bitleitungskapazität
VS = Spannung in der Speicherzelle
Ein Spannungspegel von 0 V entspricht beispielsweise einer
logischen "0" und wird als "Low-Pegel" bezeichnet. Die Ver
sorgungsspannung von DRAMs soll auf VCC (beispielsweise
3,3 V) liegen. Dies ist dann ein "High-Pegel", welcher einer
logischen "1" entspricht. Wird als High-Pegel die Vorla
despannung VP für die Bitleitung BL gewählt, so erhält man
nur beim Lesen einer "0" eine Spannungsänderung. Liegt die
Bitleitung BL auf Low-Pegel, so erzeugt nur eine logische "1"
ein Signal.
Bei Megabit-/Gigabit-Speichern in CMOS-Technologie wird häu
fig der so genannte "Mid-Pegel" als Vorladespannung VP der
Bitleitung BL bevorzugt. Dieser Pegel entspricht der halben
Versorgungsspannung VCC. Damit werden sowohl beim Lesen einer
"1" als auch beim Lesen einer "0" Spannungsänderungen auf der
Bitleitung erhalten, welche vom Betrag her ungefähr gleich
groß sind, aber ein verschiedenes Vorzeichen besitzen. Grund
sätzlich sind aber auch noch andere Pegel als die Vorla
despannung VP möglich.
Die Kapazität CS der Speicherzelle Z ist deutlich kleiner als
die (parasitäre) Kapazität der Bitleitung BL. In der Regel
liegt hier ein Verhältnis zwischen 1 : 7 und 1 : 15 vor. Der
Ladungsausgleich beim Lesen bewirkt deshalb ein kleines Si
gnal ΔVBL auf der Bitleitung BL, das durch Störungen und Un
symmetrien von Bitleitungen, Transistoren und Bewerter noch
zusätzlich verringert wird. Das Bewerten der gelesenen Infor
mation geschieht durch einen Vergleich des auf der Bitleitung
erzeugten Spannungspegels VBL mit einer Referenzspannung VRef.
Das Lesesignal ΔVS, das auf die Eingänge des Bewerters B ge
geben wird, ist also das Differenzsignal:
ΔVS = VBL - VRef
Für die Erzeugung des Referenzsignales wird gewöhnlich eine
zweite Bitleitung mit nicht angewählten Speicherzellen einge
setzt. Dies hat die Vorteile, dass für zwei Bitleitungen nur
ein Bewerter notwendig ist und die kapazitiven Lasten an bei
den Verstärkereingängen ungefähr gleich groß sind. Störungen,
die auf beide Bitleitungen einwirken, verändern das Diffe
renzsignal ΔVS nicht. Die Referenz-Bitleitung erhält einen
Referenz-Spannungspegel VRef, der möglichst genau zwischen den
Pegeln liegt, die beim Lesen von "0" bzw. "1" auf der Bitlei
tung BL entstehen. Beim Mid-Pegel-Konzept kann die Vorla
despannung VCC/2 als Referenz verwendet werden. Beim High-
oder Low-Pegel-Konzept wird die Referenzspannung mithilfe so
genannnter Referenzzellen oder Dummy-Zellen erzeugt.
Der Bewerter muss das kleine Differenzsignal ΔVS verstärken.
Er sollte aber aus möglichst wenigen Bauelementen bestehen,
um den Platzbedarf so gering als möglich halten zu können. Da
nun für jedes Bitleitungspaar ein Bewerter erforderlich ist,
muss dieser in dem damit vorgegebenen kleinen Bitleitungsras
ter untergebracht werden. Als beste Lösung hat sich bisher
eine Schaltung durchgesetzt, die im einfachsten Fall nur aus
zwei kreuzgekoppelten MOS-Transistoren T1, T2 mit Source S,
Drain D und Gate G besteht, wie dies in Fig. 6 gezeigt ist.
Diese Schaltung kann als "getaktetes Flip-Flop" angesehen
werden, da sie - gesteuert durch ein Taktsignal VSA, das an
den Sources S der Transistoren T1, T2 liegt - in einen defi
nierten Zustand kippt. Ist das Flip-Flop perfekt symmetrisch,
so hängt die Richtung des Kippens nur vom Vorzeichen der
Spannungsdifferenz ΔVS (= V1 - V2) ab, welche anfangs an den
zwei Eingangsknoten 1, 2 des Bewerters anliegt.
Die Signalverstärkung soll im Folgenden kurz am Beispiel ei
nes aus n-Kanal-MOS-Transistoren bestehenden Flip-Flops er
läutert werden.
Der Verlauf von Spannungen V1 bzw. V2 an den Eingangsnoten 1,
2 ist in der Fig. 7 schematisch dargestellt: Während des Le
sens besitzt die gemeinsame Source S der beiden kreuzgekop
pelten Transistoren T1, T2 einen genügend hohen Spannungspe
gel des Taktsignales VSA, um beide Transistoren T1, T2 sper
ren zu können. Nachdem das Lesesignal zwischen den beiden
Knoten 1, 2 gebildet wurde, erfolgt die Aktivierung des Be
werters BW durch Absenken des an den Sources S liegenden
Taktsignales VSA. Dadurch beginnen die beiden Transistoren
T1, T2 zu leiten. Unter der Voraussetzung, dass beide Transi
storen T1, T2 eine identische Dimensionierung und gleiche Pa
rameter besitzen, fließt ein größerer Strom durch den Transi
stor mit höherer Spannung am Gate G. Der mit dessen Drain D
verbundene Knoten wird dann schneller entladen als der andere
Knoten, wenn die kapazitiven Lasten der Knoten 1, 2 gleich
sind. Die Spannungsdifferenz ΔVS vergrößert sich dadurch.
Dies hat wiederum einen wachsenden Unterschied der Ströme zur
Folge. Schließlich ist noch ein Transistor leitend, im Bei
spiel der Fig. 6 und 7 der Transistor T2, welcher die zugehö
rige Leitung BL bis auf 0 V entlädt. Die Spannung der anderen
Leitung BL sinkt dagegen bei ausreichend hohem Anfangssignal
insgesamt nur wenig ab.
Der Lesevorgang wirkt destruktiv für den Inhalt der Speicher
zelle. Daher muss in diese der ursprüngliche Spannungspegel
zurückgeschrieben werden.
Ein Flip-Flop aus n-Kanal-MOS-Transistoren (vgl. Fig. 6) er
zeugt - wie oben erläutert wurde - auf einer der beiden Bit
leitungen den Low-Pegel ("0"). Um auf der anderen Leitung die
Spannung auf einen vollen High-Pegel ("1") anzuheben, ist ei
ne zusätzliche Schaltung nötig, für die in bevorzugter Weise
ein p-Kanal-MOS-Flip-Flop mit Transistoren T3, T4 (vgl.
Fig. 8) eingesetzt wird, sodass die CMOS-Technologie verwen
det werden kann. Die beiden Transistoren T3 und T4 sind wie
die Transistoren T1 und T2 kreuzgekoppelt. An den Transisto
ren T1, T2 liegt ein Taktsignal VSAN, während die Transistoren
T3, T4 mit einem Taktsignal VSAP beaufschlagt sind.
Der Pegel der gemeinsamen Sources der Transistoren T3, T4
wird von einer niederen Spannung, die gewährleistet, dass
beide Transistoren T3, T4 beim Lesen sperren, auf die Versor
gungsspannung VCC angehoben, wodurch die Bitleitung mit dem
höheren Pegel, im Beispiel von Fig. 8 die Bitleitung BL, bis
auf die Versorgungsspannung VCC aufgeladen wird, wie dies aus
Fig. 9 zu ersehen ist, die den zeitlichen Verlauf der Span
nung an den Knoten 1, 2 veranschaulicht.
Nachdem der Inhalt in die Speicherzelle Z zurückgeschrieben
wurde, wird der Auswahltransistor T abgeschaltet, und die
Bitleitungen BL, BL erhalten ihren Vorladepegel, um für den
nächsten Lesevorgang bereit zu sein.
Um sicherzustellen, dass ein Lesesignal ΔVS auf jeden Fall
größer als die Offset-Spannung ΔV0 ist, was Voraussetzung für
eine zuverlässige Bewertung des Zellinhaltes ist, wird bisher
die Kapazität der Speicherzellen so groß gewählt, dass das
Lesesignal auf jeden Fall größer als die Offset-Spannung des
Bewerters ist. Dies steht aber einer Miniaturisierung des
DRAMs entgegen.
Es ist somit Aufgabe der vorliegenden Erfindung, einen Bewer
ter anzugeben, der auch kleinste Lesesignale zuverlässig zu
detektieren vermag und eine hohe Integrationsdichte erlaubt.
Diese Aufgabe wird bei einem Bewerter der eingangs genannten
Art erfindungsgemäß durch die im kennzeichnenden Teil des Pa
tentanspruches 1 genannten Merkmale gelöst. Der erfindungsgemäße
Bewerter hat insbesondere eine zweite Bipolar-
Bewerterstufe aus zwei kreuzgekoppelten ersten und zweiten
Bipolar-Transistoren mit Basiszonen des ersten Leitungstyps,
die mit ihren Kollektor-Emitter-Strecken parallel zueinander und
in Reihe zu einem mit einer zweiten Spannung getakteten und
mit Bezugspotenzial beaufschlagten dritten Bipolar-Transistor
liegen, und eine die zweite Bewerterstufe von der ersten Be
werterstufe trennende Trennstufe aus zwei vierten und fünften
MOS-Transistoren des zweiten Leitungstyps, die mit ihren Ga
tes zusammengeschaltet sind, wobei der vierte MOS-Transistor
in Reihe zum ersten MOS-Transistor und ersten Bipolar-
Transistor und der fünfte MOS-Transistor in Reihe zum zweiten
MOS-Transistor und zweiten Bipolar-Transistor liegen. Der er
ste Leitungstyp ist dabei vorzugsweise der p-Leitungstyp.
Der erfindungsgemäße Bewerter verwendet also vorzugsweise
npn-Bipolartransistoren. Diese zeichnen sich durch eine hohe
Empfindlichkeit, eine gute Verstärkung und eine große Schnel
ligkeit für beispielsweise einen Versorgungsspannungsbereich,
der größer als 0,7 V ist, aus. Mit diesem Bewerter können
sehr kleine Lesesignale bewertet werden. Die Empfindlichkeit
des Bewerters liegt dabei bei etwa 1 mV, was darauf zurückzu
führen ist, dass die Offset-Spannung von npn-Bipolar-
Transistoren mit etwa 1 mV um einen Faktor 5 bis 10 kleiner
als diejenige von MOS-Transistoren ist. Das Layout des Bewer
ters lässt sich ohne weiteres sehr gut in ein Zellenfeld in
tegrieren. Ein simulierter Bewertungsvorgang dauert bei einer
Versorgungsspannung von etwa 1,5 V circa 7 ns und bei einer
Versorgungsspannung von 0,7 V circa 14 ns.
Der erfindungsgemäße Bewerter lässt sich ohne weiteres bei
DRAMs, SRAMs und Flash EPROMs usw. einsetzen. Sein wesentli
cher Vorteil liegt darin, dass er gegenüber bisherigen Bewer
tern ein wesentlich kleineres Lesesignal ΔVS auszuwerten ver
mag. Durch den Einsatz der Bipolar-Transistoren kann die relativ
hohe Offset-Spannung ΔV0 von Bewertern in CMOS-
Technologie überwunden werden.
Letzlich wird bei dem erfindungsgemäßen Bewerter das sehr
kleine Lesesignal ΔVS zuerst mit der zweiten Bipolar-
Bewerterstufe aus vorzugsweise npn-Bipolar-Transistoren be
wertet und verstärkt und sodann in einem anschließenden
Schritt, wenn das Lesesignal bereits auf einige hundert mV
verstärkt ist, mit der ersten MOS-Bewerterstufe wieder zum
High-Pegel gebracht.
Daraus ergeben sich bedeutsame Vorteile:
Mit den vorzugsweise npn-Bipolar-Transistoren lässt sich die Offset-Spannung ΔV0 auf etwa 1 mV drücken, was um einen Fak tor 5 bis 10 niedriger als bei MOS-Transistoren ist.
Mit den vorzugsweise npn-Bipolar-Transistoren lässt sich die Offset-Spannung ΔV0 auf etwa 1 mV drücken, was um einen Fak tor 5 bis 10 niedriger als bei MOS-Transistoren ist.
Die Spannungsverstärkung a0 ist bei MOS-Transistoren vom
Drain-Source-Strom IDS abhängig, während die Spannungsver
stärkung a0 bei Bipolar-Transistoren unabhängig vom Strom und
konstant ist.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1a und 1b Schaltbilder des erfindungsgemäßen Bewer
ters (Fig. 1a) bzw. eines herkömmlichen
Bewerters (Fig. 1b),
Fig. 2 eine npn-Bewerterstufe und eine p-MOS-
Bewerterstufe mit zwei Zellenfeldern,
Fig. 3 ein prinzipielles Layout des erfindungs
gemäßen Bewerters mit einer npn-
Bewerterstufe,
Fig. 4 den Verlauf von simulierten Spannungen
auf Bitleitungen bei einem Lesesignal von
5 mV für den erfindungsgemäßen Bewerter,
Fig. 5 eine vereinfachte schematische Darstel
lung eines Zellenfeldes,
Fig. 6 die Schaltung eines bestehenden einfachen
Bewerters,
Fig. 7 den Spannungsverlauf beim Bewerter von
Fig. 6,
Fig. 8 einen CMOS-Bewerter, und
Fig. 9 den Spannungsverlauf beim Bewerter von
Fig. 8.
Die Fig. 5 bis 9 sind bereits eingangs erläutert worden. In
den Fig. 1 bis 4 werden für einander entsprechende Bauteile
jeweils die gleichen Bezugszeichen verwendet wie in den
Fig. 5 bis 9.
Durch theoretische Überlegungen kann gezeigt werden, dass die
Streuung des Offset-Spannungen durch den Faktor (UGS - UTn)/2
bestimmt sind, der bei MOS-Transistoren in der Größenordnung
von etwa 500 mV liegt, wobei UGS die Gate-Source-Spannung
und UTn die Einsatzspannung des MOS-Transistors bedeuten. Bei
Bipolar-Transistoren hat der entsprechende Faktor bei Raum
temperatur eine Größe von etwa 26 mV.
Damit haben MOS-Transistoren eine um wenigstens eine Größen
ordnung höhere Offset-Spannung als Bipolar-Transistoren. Zu
sätzlich kommt noch die Streuung in der Einsatzspannung ΔUTn
hinzu, welche bei Bipolar-Transistoren grundsätzlich nicht
vorhanden ist.
Würde bei MOS-Transistoren der Faktor (UGS - UTn), der auch
als so genannte "Overdrive-Spannung" bezeichnet wird, verrin
gert werden, so würde eine erhebliche Stromreduzierung ein
treten, was den MOS-Transistor sehr langsam machen würde, so
dass er den meisten Anforderungen nicht mehr genügen könnte.
In der Praxis liegt die Offset-Spannung bei Bipolar-
Transistoren im Bereich von 1 mV, während sie bei MOS-
Transistoren in der Größenordnung von 5 mV liegt.
Weiterhin kann gezeigt werden, dass bei einem Bipolar-
Transistor dessen Verstärkung a0 unabhängig vom Kollektor
strom und damit auch von der Geometrie des Transistors ist.
Werden die Werte der Verstärkung a0 von Bipolar-Transistoren
und MOS-Transistoren verglichen, so zeigt sich, dass die Ver
stärkung a0 bei Bipolar-Transistoren wesentlich größer als
bei MOS-Transistoren ist.
In den Fig. 1a und 1b sind ein erfindungsgemäßer Bewerter
(Fig. 1a) und ein herkömmlicher Bewerter (Fig. 1b) nebenein
ander dargestellt. Aus einem Vergleich der Fig. 1a und 1b ist
zu sehen, dass bei dem erfindungsgemäßen Bewerter der n-MOS-
Schaltungsteil mit den Transistoren T1, T2 vollkommen durch
einen Schaltungsteil mit zwei npn-Bipolar-Transistoren 3, 4
sowie einem Schalttransistor 5 ersetzt ist, an welchem ein
Taktsignal VSANPN anliegt.
Der erfindungsgemäße Bewerter ist speziell für Versorgungs
spannungen zwischen etwa 0,7 V und 1,5 V geeignet, da in die
sem Bereich die Wiederherstellung des High-Pegel-Signals nur
einen minimalen Aufwand erfordert. Die Differenz zwischen dem
durch den bipolaren Teil des Bewerters verstärkten High-
Pegel-Signal und dem Low-Pegel-Signal beträgt nämlich etwa
0,7 V.
Die Bipolar-Bewerterstufe mit den Transistoren 3, 4, 5 ist
durch eine Trennstufe aus n-Kanal-MOS-Transistoren 6, 7 von
der MOS-Bewerterstufe mit den Transistoren T3, T4 getrennt,
die jeweils mit den Bitleitungen BL und NBL verbunden sind.
Diese Trennstufe ist erforderlich, damit die beiden Schritte
eines Lesevorganges, nämlich das Bewerten mit dem bipolaren
Teil des Bewerters und das Bewerten mit dem p-MOS-Teil des
Bewerters, durchgeführt werden können.
Zur Wiederherstellung des High-Pegels werden nämlich nach der
Bewertung eines Lesesignales mit der Bipolar-Bewerterstufe,
die deaktiviert wird, die kreuzgekoppelten p-Kanal-MOS-
Transistoren T3, T4 über die n-Kanal-MOS-Transistoren 6, 7
zugeschaltet und mittels des Taktsignals VSAP aktiviert. Da
das Lesesignal durch die Bipolar-Bewerterstufe bereits auf
etwa 700 mV verstärkt wurde, sind die Empfindlichkeit und die
Verstärkung der p-Kanal-MOS-Transistoren T3, T4 zur Wieder
herstellung des High-Pegels völlig ausreichend. Um Querströme
vermeiden zu können, wird die MOS-Bewerterstufe mit den Tran
sistoren T3, T4 von der Bipolar-Bewerterstufe durch die Tran
sistoren 6, 7 getrennt und erst nach der Bewertung mit der
Bipolar-Bewerterstufe aktiviert.
Die Trenntransistoren 6, 7 sind an sich bereits zum Abtrennen
der Zellfelder vorhanden und werden mitbenutzt; sie erfordern
also keine zusätzliche Fläche. Die MOS-Bewerterstufen können
an einer der beiden Seiten eines jeden Zellfeldes angeordnet
werden, wie dies aus der schematischen Darstellung der Fig. 2
hervorgeht, in welcher zusätzlich noch die Trenntransistoren
6, 7 mit dem Bezugszeichen Tri versehen und Knoten B, NB ge
zeigt sind. Die Fig. 2 zeigt so eine p-MOS-Bewerterstufe an
einem ersten Zellfeld, einem Equalizer für Vorladen
("Precharge"), eine npn-Bewerterstufe, einen weiteren Equali
zer, ein weiteres Zellfeld und eine p-MOS-Bewerterstufe.
Fig. 3 veranschaulicht ein mögliches Layout der npn-
Bewerterstufe für zwei Bitleitungspaare B, NB. Die Größen der
Transistoren, deren p-leitende Gebiete schraffiert darge
stellt sind, sind relativ wiedergegeben. Die Verkreuzung die
ser npn-Transistoren lässt sich auf sehr einfache Weise rea
lisieren. Die überkreuzten npn-Transistoren arbeiten dabei im
Rückwärtsbetrieb, während der npn-Schalttransistor 5 im Vor
wärtsbetrieb ist.
Fig. 4 zeigt noch Simulationsergebnisse für einen Bewerter
mit einer Bipolar-Bewerterstufe, die dem Beispiel von Fig. 3
entspricht, wobei zusätzlich angenommen wird, dass der
Schalttransistor 5 eine Vorwärtsverstärkung mit einem Faktor
15 und eine Rückwärtsverstärkung mit einem Faktor 10 hat. Au
ßerdem soll eine Bitleitungskapazität von 500 fF vorliegen.
Dem Diagramm von Fig. 4 ist nun entnehmbar, dass die Bewer
tungszeit etwa 7 ns bei einer Versorgungsspannung von 1,5 V
für ein Lesesignal 1 mV beträgt, wobei ein Lesestrom IS von
10-16 A für die Bipolartransistoren 3 bis 5 angenommen wird.
Das Lesesignal von 1 mV ist extrem klein, zeigt aber die
Schnelligkeit und Leistungsfähigkeit des erfindungsgemäßen
Bewerters.
Für eine Versorgungsspannung von 0,7 V ergibt sich folgende
Bewertungszeit von etwa 14 ns.
Dadurch, dass die MOS-Bewerterstufe erst nach Abtrennen der
Trenntransistoren Tri aktiviert wird, wird der Low-Pegel um
etwa 60 mV wieder angehoben. Dies ist aber trotz des gering
fügigen Ladungsverlustes in der Zelle von Vorteil, da dadurch
die Auswahltransistoren der Zelle besser sperren.
ΔV0
Offset-Spannung
ΔVS
ΔVS
Lesesignal
BW Bewerter bzw. Verstärker
Z Speicherzelle
RZ Referenzzelle
BL, BL
BW Bewerter bzw. Verstärker
Z Speicherzelle
RZ Referenzzelle
BL, BL
, NBL Bitleitung
WL Wortleitung
VP
WL Wortleitung
VP
Vorladepotenzial
VS Vorladeschaltung
T, T1, T2, T3, T4 Transistoren
VSAN
VS Vorladeschaltung
T, T1, T2, T3, T4 Transistoren
VSAN
, VSAP
, USANPN
, VSA
Taktsignal
VCC
VCC
Versorgungsspannung
1
,
2
Eingangsknoten
3
,
4
,
5
Bipolar-Transistoren
6
,
7
,
8
MOS-Transistoren
V1
V1
, V2
Eingangsspannung an Bitleitungen
Cs
Cs
Speicherkondensator
Vs
Vs
Spannung in Speicherzelle
αo
αo
Spannungsverstärkung
IDS
IDS
Drain-Source-Strom
Claims (11)
1. Bewerter für Halbleiterspeicher, wobei der Bewerter eine
erste MOS-Bewerterstufe (T3, T4) aufweist,
gekennzeichnet durch
eine zweite Bipolar-Bewerterstufe (3, 4, 5), die durch eine
Trennstufe (6, 7, Tr) von der MOS-Bewerterstufe (T3, T4) ge
trennt ist.
2. Bewerter nach Anspruch 1,
dadurch gekennzeichnet, dass
die erste MOS-Bewerterstufe (T3, T4) zwei kreuzgekoppelte
erste und zweiten MOS-Transistoren aufweist, die mit ihren
Source-Drain-Strecken parallel zueinander und in Reihe zu ei
nem mit einer ersten Spannung (VSAP) getakteten und mit Ver
sorgungspotenzial (VCC) beaufschlagten dritten MOS-Transistor
(6) liegen.
3. Bewerter nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass
die zweite Bipolar-Bewerterstufe (3, 4, 5) aus zwei kreuzge
koppelten ersten und zweiten Bipolar-Transistoren (3, 4) mit
Basiszonen des ersten Leitungstyps besteht, die mit ihren
Kollektor-Emitter-Strecken parallel zueinander und in Reihe zu
einem mit einer zweiten Spannung (VSANPN) getakteten und mit
Bezugspotenzial beaufschlagten dritten Bipolartransistor (5)
liegen.
4. Bewerter nach den Ansprüchen 2 und 3,
dadurch gekennzeichnet, dass
die Trennstufe (6, 7; Tri) aus zwei vierten und fünften MOS-
Transistoren besteht, die mit ihren Gates zusammengeschaltet
sind, wobei der vierte MOS-Transistor (6) in Reihe zum ersten
MOS-Transistor (T3) und ersten Bipolar-Transistor (3) und der
fünfte MOS-Transistor (7) in Reihe zum zweiten MOS-Transistor
(T4) und zweiten Bipolar-Transistor (4) liegen.
5. Bewerter nach Anspruch 4,
dadurch gekennzeichnet, dass
der erste und zweite MOS-Transistor einen Kanal des ersten
Leitungstyps haben.
6. Bewerter nach Anspruch 4 oder 5,
dadurch gekennzeichnet, dass
der dritte MOS-Transistor (6) einen Kanal des ersten Lei
tungstyps hat.
7. Bewerter nach einem der Ansprüche 4 bis 6,
dadurch gekennzeichnet, dass
die vierten und fünften MOS-Transistoren (6, 7; Tri) einen
Kanal des zweiten Leitungstyps haben.
8. Bewerter nach einem der Ansprüche 4 bis 7,
dadurch gekennzeichnet, dass
der erste Leitungstyp der p-Leitungstyp ist.
9. Bewerter nach einem der Ansprüche 4 bis 8,
dadurch gekennzeichnet, dass
die Emitter der ersten und zweiten Bipolar-Transistoren (3, 4) gemeinsam mit dem Kollektor des dritten Bipolar- Transistors (5) verbunden sind,
die Basis des ersten Bipolar-Transistors (3) an den Kollektor des zweiten Bipolar-Transistors (4) angeschlossen ist, und
die Basis des zweiten Bipolar-Transistors (4) mit dem Kollek tor des ersten Bipolar-Transistors (3) verbunden ist.
die Emitter der ersten und zweiten Bipolar-Transistoren (3, 4) gemeinsam mit dem Kollektor des dritten Bipolar- Transistors (5) verbunden sind,
die Basis des ersten Bipolar-Transistors (3) an den Kollektor des zweiten Bipolar-Transistors (4) angeschlossen ist, und
die Basis des zweiten Bipolar-Transistors (4) mit dem Kollek tor des ersten Bipolar-Transistors (3) verbunden ist.
10. Bewerter nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, dass
die MOS-Bewerterstufe an einer Seite eines Speicherfeldes
liegt, an dessen anderer Seite über die Trennstufe (Tri) die
Bipolar-Bewerterstufe (3, 4) vorgesehen ist (vgl. Fig. 2).
11. Bewerter nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, dass
die Bitleitungen (BL, NBL) zwischen der MOS-Bewerterstufe
(T3, T4) und der Trennstufe (6, 7) angeschlossen sind.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10145556A DE10145556C2 (de) | 2001-09-14 | 2001-09-14 | Bewerter für Halbleiterspeicher |
TW091120029A TW586115B (en) | 2001-09-14 | 2002-09-03 | Evaluation arrangement for semiconductor memories |
KR1020020055767A KR20030023579A (ko) | 2001-09-14 | 2002-09-13 | 반도체 메모리용 평가기 |
US10/244,258 US6806550B2 (en) | 2001-09-14 | 2002-09-16 | Evaluation configuration for semiconductor memories |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10145556A DE10145556C2 (de) | 2001-09-14 | 2001-09-14 | Bewerter für Halbleiterspeicher |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10145556A1 DE10145556A1 (de) | 2003-04-24 |
DE10145556C2 true DE10145556C2 (de) | 2003-10-30 |
Family
ID=7699173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10145556A Expired - Fee Related DE10145556C2 (de) | 2001-09-14 | 2001-09-14 | Bewerter für Halbleiterspeicher |
Country Status (4)
Country | Link |
---|---|
US (1) | US6806550B2 (de) |
KR (1) | KR20030023579A (de) |
DE (1) | DE10145556C2 (de) |
TW (1) | TW586115B (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230412083A1 (en) * | 2022-05-31 | 2023-12-21 | Texas Instruments Incorporated | Quasi-resonant isolated voltage converter |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5687127A (en) * | 1995-02-09 | 1997-11-11 | Nec Corporation | Sense amplifier of semiconductor memory having an increased reading speed |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4984196A (en) * | 1988-05-25 | 1991-01-08 | Texas Instruments, Incorporated | High performance bipolar differential sense amplifier in a BiCMOS SRAM |
JP2504571B2 (ja) * | 1989-08-04 | 1996-06-05 | 富士通株式会社 | 半導体集積回路装置 |
US5046050A (en) * | 1990-04-10 | 1991-09-03 | National Semiconductor Corporation | Shared BiCMOS sense amplifier |
JP2533399B2 (ja) * | 1990-05-25 | 1996-09-11 | 三菱電機株式会社 | センスアンプ |
US5280452A (en) * | 1991-07-12 | 1994-01-18 | International Business Machines Corporation | Power saving semsing circuits for dynamic random access memory |
US5287314A (en) * | 1992-05-26 | 1994-02-15 | Motorola, Inc. | BICMOS sense amplifier with reverse bias protection |
JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
US5623437A (en) * | 1995-09-22 | 1997-04-22 | Motorola, Inc. | Circuit having combined level conversion and logic function |
KR100353471B1 (ko) * | 1998-12-23 | 2002-11-18 | 주식회사 하이닉스반도체 | 데이터 센스 앰프 |
-
2001
- 2001-09-14 DE DE10145556A patent/DE10145556C2/de not_active Expired - Fee Related
-
2002
- 2002-09-03 TW TW091120029A patent/TW586115B/zh not_active IP Right Cessation
- 2002-09-13 KR KR1020020055767A patent/KR20030023579A/ko not_active Application Discontinuation
- 2002-09-16 US US10/244,258 patent/US6806550B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5687127A (en) * | 1995-02-09 | 1997-11-11 | Nec Corporation | Sense amplifier of semiconductor memory having an increased reading speed |
Also Published As
Publication number | Publication date |
---|---|
TW586115B (en) | 2004-05-01 |
US20030052344A1 (en) | 2003-03-20 |
KR20030023579A (ko) | 2003-03-19 |
US6806550B2 (en) | 2004-10-19 |
DE10145556A1 (de) | 2003-04-24 |
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Legal Events
Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
8304 | Grant after examination procedure | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |