DE10143235A1 - Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement - Google Patents

Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement

Info

Publication number
DE10143235A1
DE10143235A1 DE10143235A DE10143235A DE10143235A1 DE 10143235 A1 DE10143235 A1 DE 10143235A1 DE 10143235 A DE10143235 A DE 10143235A DE 10143235 A DE10143235 A DE 10143235A DE 10143235 A1 DE10143235 A1 DE 10143235A1
Authority
DE
Germany
Prior art keywords
semiconductor memory
memory element
tunnel barrier
source
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10143235A
Other languages
German (de)
Inventor
Michael Specht
Franz Hofmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10143235A priority Critical patent/DE10143235A1/en
Priority to US10/486,184 priority patent/US7157767B2/en
Priority to JP2003529530A priority patent/JP4076950B2/en
Priority to PCT/DE2002/003220 priority patent/WO2003026014A1/en
Priority to EP02760145A priority patent/EP1423880A1/en
Priority to TW091120154A priority patent/TWI271820B/en
Publication of DE10143235A1 publication Critical patent/DE10143235A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Semiconductor memory component comprises a substrate having a source region (201) and a drain region (202); a floating gate (203) electrically isolated from the substrate; a tunnel barrier arrangement (204) via which electrical charges are fed to and removed from the floating gate; and a device for controlling the charge transmission of the tunnel barrier arrangement and having a source line (213) electrically connected to the source region. An Independent claim is also included for a process for the production of the semiconductor memory component. Preferred Features: The tunnel barrier arrangement has a layer stack with an alternating layer sequence of semiconducting and insulating layers to form multiple tunnel barriers. The source line is made from doped polysilicon or a metal. The semiconducting layers are made from non-doped polysilicon and the insulating layers are made from silicon nitride or silicon dioxide.

Description

Die Erfindung betrifft ein Halbleiterspeicherelement, eine Halbleiterspeicherelementanordnung, ein Verfahren zum Herstellen eines Halbleiterspeicherelementes und ein Verfahren zum Betreiben eines Halbleiterspeicherelementes. The invention relates to a semiconductor memory element, a Semiconductor memory element arrangement, a method for Manufacture of a semiconductor memory element and a Method for operating a semiconductor memory element.

Wesentliche Parameter eines Halbleiterspeicherelementes sind die Haltezeit, für die der im Halbleiterspeicherelement gespeicherte Speicherinhalt erhalten bleibt, die zum Einprogrammieren des Speicherinhalts erforderliche Schreibzeit und die zum Einprogrammieren des Speicherinhalts notwendigen Schreibspannungen. The essential parameters of a semiconductor memory element are the holding time for which the in the semiconductor memory element stored memory content is retained, which for Programming the memory content required Write time and that for programming the memory content necessary writing voltages.

Ein bekanntes Halbleiterspeicherelement ist das DRAM- Speicherelement (DRAM = Dynamic Random Access Memory), welches zwar relativ schnelle Schreibzeiten von wenigen Nanosekunden, jedoch infolge unvermeidlicher Leckströme nur kurze Haltezeiten aufweist, so dass in regelmäßigen zeitlichen Abständen von etwa 100 ms ein Wiederaufladen des RAM- Speicherelementes notwendig ist. A well-known semiconductor memory element is the DRAM Memory element (DRAM = Dynamic Random Access Memory), which relatively fast write times of a few nanoseconds, however only short due to inevitable leakage currents Has stopping times so that in regular time Intervals of approximately 100 ms, the RAM Storage element is necessary.

Demgegenüber ermöglicht das sogenannte EEPROM-Speicherelement (EEPROM = Electrically Erasable Programmable Read Only Memory) zwar relativ lange Haltezeiten von mehreren Jahren, jedoch sind die zum Einprogrammieren des Speicherinhalts notwendigen Schreibzeiten wesentlich größer als beim RAM-Speicherelement. In contrast, the so-called EEPROM memory element enables (EEPROM = Electrically Erasable Programmable Read Only Memory) relatively long holding times of several years, however are the ones necessary for programming the memory content Write times significantly longer than with the RAM memory element.

Es besteht daher ein Bedarf an Halbleiterspeicherelementen, bei denen schnelle Schreibzeiten (von etwa 10 Nanosekunden) mit langen Haltezeiten (von mehr als einem Jahr) und niedrigen Schreibspannungen kombiniert sind. There is therefore a need for semiconductor memory elements where fast write times (around 10 nanoseconds) with long holding times (more than one year) and low writing voltages are combined.

In [1] ist ein sogenanntes "crested barrier"-Speicherelement vorgeschlagen worden, bei dem das Be- bzw. Entladen eines Floating Gates über eine serielle Anordnung von (typischerweise drei) Tunnelbarrieren erfolgt, wobei die Tunnelbarrieren eine profilierte (= "crested") Form besitzen. Hierbei sind die Tunnelbarrieren nicht wie üblich in Form eines Rechteckpotentials mit konstanter Höhe der Potentialbarriere ausgebildet, sondern mittels "Peaks" oder "Zacken" profiliert. In [1] there is a so-called "crested barrier" storage element has been proposed in which the loading or unloading of a Floating gates over a serial arrangement of (typically three) tunnel barriers, the Tunnel barriers have a profiled (= "crested") shape. Here the tunnel barriers are not in the usual shape of a rectangular potential with a constant height of Potential barrier formed, but by means of "peaks" or Profiled "jagged".

Da eine solche "profilierte" Tunnelbarriere gegenüber einer herkömmlichen Tunnelbarriere eine größere Ladungstransmission sowie eine größere Sensitivität für die anliegende Spannung aufweist, lassen sich mit einem derartigen "crested barrier"- Halbleiterspeicherelement jedenfalls theoretisch relativ schnelle Schreibzeiten erreichen. Jedoch sind die zum Schreiben erforderlichen Schreibspannungen relativ groß, d. h. ungefähr größer als 10 V. Because such a "profiled" tunnel barrier against one conventional tunnel barrier greater charge transmission as well as a greater sensitivity to the applied voltage with such a "crested barrier" - In any case, the semiconductor memory element is theoretically relative achieve fast writing times. However, they are for Write required write voltages relatively large, i. H. approximately greater than 10 V.

Aus [2] ist ein Vorschlag für ein sogenanntes PLED- Speicherelement (PLED = Planar Localized Electron Device) bekannt. Hierbei erfolgt das Schreiben bzw. Löschen von Daten durch schnelles Be- bzw. Entladen eines Floating Gates über eine Vielfachtunnelbarriere (MTJ = Multiple Tunnel Junction), wobei die Transmission der Vielfachtunnelbarriere mittels einer Seitengate-Elektrode gesteuert wird. Zum Lesen von Daten wird je nach Leitfähigkeits-Zustand des unterhalb des Floating Gates zwischen einem Source-Anschluss und einem Drain-Anschluss verlaufenden Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit "1") oder nicht (entsprechend einem Bit "0"). Bei dem PLED-Speicherelement lassen sich kurze Schreibzeiten (ähnlichen denen eines RAM- Speicherelementes) und lange Haltezeiten (ähnlich denen eines EEPROM-Speicherelementes) erreichen. Außerdem sind die erforderlichen Schreibspannungen wesentlich geringer als bei dem oben genannten "crested barrier"-Speicherelement. From [2] is a proposal for a so-called PLED Storage element (PLED = Planar Localized Electron Device) known. This is where data is written or deleted by quickly loading or unloading a floating gate a multiple tunnel barrier (MTJ = Multiple Tunnel Junction), the transmission of the multiple tunnel barrier by means of a side gate electrode is controlled. To read Depending on the conductivity state, the data is below the Floating gates between a source connector and one Drain connection running channel a current flow in the channel detected (corresponding to a bit "1") or not (corresponding to a bit "0"). With the PLED memory element short write times (similar to those of a RAM Storage element) and long holding times (similar to that of one EEPROM memory element). Besides, they are required writing voltages much lower than at the "crested barrier" storage element mentioned above.

Da jedoch zusätzlich zu dem Source-, dem Drain- und dem Datenanschluss ein weiterer Anschluss für die Seitengate- Elektrode zum Steuern der Transmission der Tunnelbarriere erforderlich ist, handelt es sich bei dem PLED- Speicherelement um eine 4-terminale Anordnung. Aufgrund dieser 4-terminalen Anordnung ist das PLED-Speicherelement relativ groß dimensioniert und infolgedessen für ULSI- Anwendungen (ULSI = Ultra Large Scale Integration) nicht ideal. However, in addition to the source, the drain and the Data connection another connection for the side gate Electrode for controlling the transmission of the tunnel barrier is required, the PLED Storage element around a 4-terminal arrangement. by virtue of This 4-terminal arrangement is the PLED memory element dimensioned relatively large and consequently for ULSI Applications (ULSI = Ultra Large Scale Integration) not ideal.

Somit liegt der Erfindung das Problem zugrunde, ein Halbleiterspeicherelement, eine Halbleiterspeicherelementanordnung, ein Verfahren zum Herstellen eines Halbleiterspeicherelementes und ein Verfahren zum Betreiben eines Halbleiterspeicherelementes zu schaffen, welche bei Ermöglichung schneller Schreibzeiten, großer Haltezeiten und niedriger Schreibspannungen eine bessere Eignung für ULSI-Anwendungen aufweisen. The invention is therefore based on the problem of a Semiconductor memory element, a Semiconductor memory element arrangement, a method for Manufacture of a semiconductor memory element and a Method for operating a semiconductor memory element create which, while enabling fast writing times, long dwell times and low write voltages are more suitable for ULSI applications.

Das Problem wird durch das Halbleiterspeicherelement, die Halbleiterspeicherelementanordnung, das Verfahren zum Herstellen eines Halbleiterspeicherelementes und das Verfahren zum Betreiben eines Halbleiterspeicherelementes gemäß den unabhängigen Patentansprüchen gelöst. The problem is caused by the semiconductor memory element, which Semiconductor memory element arrangement, the method for Manufacture of a semiconductor memory element and that Method for operating a semiconductor memory element solved according to the independent claims.

Ein Halbleiterspeicherelement weist ein Substrat auf, in welchem wenigstens ein Source- und wenigstens ein Drain- Bereich ausgebildet sind. Von dem Substrat ist ein Floating Gate elektrisch isoliert. A semiconductor memory element has a substrate, in which has at least one source and at least one drain Area are formed. There is a floating from the substrate Gate electrically isolated.

Ferner ist eine Tunnelbarrieren-Anordnung vorgesehen, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist. A tunnel barrier arrangement is also provided, via the electrical charge can be supplied to the floating gate or from this can be removed, whereby by charging or discharging the Floating gates the conductivity of a channel between the Source and the drain area is changeable.

Außerdem sind Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung vorgesehen, welche eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen. In addition, means for controlling the charge transmission are the Tunnel barrier arrangement provided, which one with the Source area of electrically connected source line exhibit.

Dadurch, dass die Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen, kann die Sourceleitung zum einen zum Stromtransport beim Schreiben bzw. Lesen des Halbleiterspeicherelementes und zum anderen zum Steuern der Ladungstransmission der Vielfachtunnelbarriere verwendet werden. Infolgedessen ist, anders als bei dem oben beschriebenen PLED-Speicherelement, kein zusätzlicher Anschluss für ein die Ladungstransmission steuerndes Seitengate erforderlich. By having the means to control charge transmission the tunnel barrier arrangement one with the source region may have an electrically conductively connected source line the source line on the one hand to transport electricity when writing or reading the semiconductor memory element and the other to control the charge transmission of the Multiple tunnel barrier can be used. As a result, unlike the PLED memory element described above, no additional connection for a charge transmission controlling side gate required.

Mit anderen Worten reicht es dadurch, dass die Steuerung der Ladungstransmission der Tunnelbarrieren-Anordnung über die Sourceleitung erfolgt, bei dem erfindungsgemäßen Aufbau des Halbleiterspeicherelementes aus, zum Betrieb eine Sourceleitung, eine Datenleitung und eine Wortleitung vorzusehen, an die jeweils zum Schreiben, Lesen und Löschen unterschiedliche Spannungen angelegt werden können. In other words, it is sufficient that the control of the Charge transmission of the tunnel barrier arrangement over the Source management takes place in the inventive construction of the Semiconductor memory element, for operating a Source line, a data line and a word line to be provided to the respective for writing, reading and erasing different voltages can be applied.

Das erfindungsgemäße Halbleiterspeicherelement weist somit eine 3-terminale Anordnung auf und ist infolge des hiermit einhergehenden schlankeren Aufbaus insbesondere für ULSI- Anwendungen besser geeignet als eine 4-terminale Anordnung, wie sie z. B. das oben beschriebene PLED-Speicherelement darstellt. Gleichzeitig kommt das erfindungsgemäße Halbleiterspeicherelement mit wesentlich geringeren Schreibspannungen aus als etwa das o. g. "crested barrier"- Speicherelement. The semiconductor memory element according to the invention thus has a 3-terminal arrangement and is due to this accompanying leaner construction, especially for ULSI Applications more suitable than a 4-terminal arrangement, as they e.g. B. the PLED memory element described above represents. At the same time comes the invention Semiconductor memory element with much smaller Writing voltages than as the above. "crested barrier" - Memory element.

Die Tunnelbarrieren-Anordnung weist vorzugsweise einen Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere auf. Hierbei erstreckt sich die Sourceleitung vorzugsweise von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere. Die Sourceleitung weist zusätzlich dotiertes Polysilizium auf. Alternativ kann die Sourceleitung Metall aufweisen, vorzugsweise zumindest eines der folgenden Materialien: Aluminium, Kupfer, Titan-Nitrid. The tunnel barrier arrangement preferably has one Layer stack with an alternating layer sequence of semiconducting and insulating layers to form a Multiple tunnel barrier open. Here, the Source line preferably from the source area parallel to the stack direction of the layer stack Multiple tunnel barrier. The source management also points doped polysilicon. Alternatively, the source line Have metal, preferably at least one of the following Materials: aluminum, copper, titanium nitride.

Gemäß einer bevorzugten Ausführungsform weisen die halbleitenden Schichten des Schichtstapels undotiertes Polysilizium auf, und die isolierenden Schichten weisen Siliziumnitrid oder Siliziumdioxid auf. According to a preferred embodiment, the semiconducting layers of the layer stack undoped Polysilicon, and have the insulating layers Silicon nitride or silicon dioxide.

Hierbei können die halbleitenden Schichten eine Dicke im Bereich von typischerweise 10 bis 100 nm, vorzugsweise im Bereich von 30 bis 50 nm und die isolierenden Schichten eine Dicke im Bereich von typischerweise 2 bis 10 nm, vorzugsweise im Bereich von 2 bis 6 nm aufweisen. Here, the semiconducting layers can have a thickness in Range of typically 10 to 100 nm, preferably in Range from 30 to 50 nm and the insulating layers a Thickness in the range of typically 2 to 10 nm, preferably have in the range of 2 to 6 nm.

Alternativ können die halbleitenden Schichten auch amorphes Silizium aufweisen. Alternatively, the semiconducting layers can also be amorphous Have silicon.

Die Tunnelbarrieren-Anordnung kann auf ihrer dem Floating Gate abgewandten Seite mit einer Wortleitung elektrisch verbunden sein, mittels der ein Spannungsimpuls über die Tunnelbarrieren-Anordnung an das Floating Gate zum Laden des Floating Gates und zum Invertieren des Kanals zwischen Source-Bereich und Drain-Bereich anlegbar ist. The tunnel barrier arrangement can be based on the floating Gate opposite side with a word line electrical be connected by means of a voltage pulse across the Tunnel barrier arrangement to the floating gate for loading the Floating gates and to invert the channel between Source area and drain area can be created.

Bei einer Halbleiterspeicherelement-Anordnung sind eine Mehrzahl von erfindungsgemäßen Halbleiterspeicherelementen in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet, wobei die zu einer Spalte gehörenden Halbleiterspeicherelemente eine gemeinsame Sourceleitung aufweisen, die mit den Source-Bereichen dieser Halbleiterspeicherelemente elektrisch leitend verbunden ist und über welche die Ladungstransmission der zu diesen Halbleiterspeicherelementen gehörenden Tunnelbarrieren- Anordnungen steuerbar ist. In the case of a semiconductor memory element arrangement, there are one Plurality of semiconductor memory elements according to the invention in a plurality of rows and columns arranged in a matrix, where those belonging to a column Semiconductor memory elements a common source line have that with the source areas of this Semiconductor memory elements is electrically conductively connected and through which the charge transmission to those Tunnel barriers belonging to semiconductor memory elements Arrangements are controllable.

Hierbei kann die jeweils einem Halbleiterspeicherelement in einer Zeile zugeordnete Sourceleitung eine Bitleitung eines in derselben Zeile benachbarten Halbleiterspeicherelementes bilden. Auf diese Weise lassen sich besonders hohe Speicherdichten von 4.f2 (f = "minimum feature size", minimale Strukturgröße) realisieren. In this case, the source line assigned to a semiconductor memory element in each row can form a bit line of a semiconductor memory element adjacent in the same row. In this way, particularly high storage densities of 4.f 2 (f = "minimum feature size", minimum structure size) can be achieved.

Es kann jedoch auch jeweils zwei in derselben Zeile benachbart angeordneten Halbleiterspeicherelementen eine gemeinsame Sourceleitung zugeordnet sein. In diesem Falle ist die Sourceleitung symmetrisch, d. h. in gleichem Abstand zu den links und rechts der Sourceleitung benachbarten Schichtstapeln zur Ausbildung der Tunnelbarrieren-Anordnung angeordnet, wodurch der Herstellungsprozess der Halbleiterspeicherelement-Anordnung vereinfacht wird. However, there can be two on the same line adjacent semiconductor memory elements a shared source line. In this case it is the source line symmetrical, d. H. at the same distance to the one on the left and right of the source line Layer stacks to form the tunnel barrier arrangement arranged, whereby the manufacturing process of Semiconductor memory element arrangement is simplified.

Ein Verfahren zum Herstellen eines Halbleiterspeicherelementes weist die folgenden Schritte auf:

  • - Ausbilden wenigstens eines Source- und wenigstens eines Drain-Bereichs in einem Substrat;
  • - Ausbilden eines von dem Substrat elektrisch isolierten Floating Gates;
  • - Ausbilden einer Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist;
  • - wobei benachbart zur Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung ausgebildet wird.
A method for producing a semiconductor memory element has the following steps:
  • - Forming at least one source and at least one drain region in a substrate;
  • - Forming a floating gate electrically insulated from the substrate;
  • - Forming a tunnel barrier arrangement, via which electrical charge can be supplied to or removed from the floating gate, the conductivity of a channel between the source and drain regions being changeable by charging or discharging the floating gate;
  • - Wherein a source line, which is electrically conductively connected to the source region, for controlling the charge transmission of the tunnel barrier arrangement is formed adjacent to the tunnel barrier arrangement.

Die Tunnelbarrieren-Anordnung wird vorzugsweise als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere ausgebildet. The tunnel barrier arrangement is preferably as Layer stack with an alternating layer sequence of semiconducting and insulating layers to form a Multiple tunnel barrier designed.

Die Sourceleitung wird vorzugsweise von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere ausgebildet. The source line is preferably from the source area from parallel to the stacking direction of the layer stack Multiple tunnel barrier designed.

Bevorzugt weist der Schritt des Ausbildens einer mit dem Source-Bereich elektrisch leitend verbundenen Sourceleitung die folgenden Schritte auf:

  • - Aufbringen einer ersten halbleitenden Schicht auf einer die Tunnelbarrieren-Anordnung und den Source-Bereich bedeckenden isolierenden Schicht;
  • - Durchführen einer gerichteten Implantation zum Dotieren des Bereichs der ersten halbleitenden Schicht, welcher auf der die Vielfachtunnelbarriere bedeckenden isolierenden Schicht aufgebracht ist;
  • - Freilegen des Source-Bereichs durch partielles Entfernen der den Source-Bereich bedeckenden ersten halbleitenden Schicht und der isolierenden Schicht;
  • - Entfernen der nicht-dotierten Bereiche der ersten halbleitenden Schicht unter partiellem Freilegen der isolierenden Schicht; und
  • - selektives Aufbringen einer zweiten halbleitenden Schicht auf den Source-Bereich und den dotierten Bereich der ersten halbleitenden Schicht.
The step of forming a source line which is electrically conductively connected to the source region preferably has the following steps:
  • Applying a first semiconducting layer on an insulating layer covering the tunnel barrier arrangement and the source region;
  • Performing a directional implantation for doping the region of the first semiconducting layer which is applied to the insulating layer covering the multiple tunnel barrier;
  • Exposing the source region by partially removing the first semiconducting layer and the insulating layer covering the source region;
  • Removing the undoped regions of the first semiconducting layer with partial exposure of the insulating layer; and
  • - Selective application of a second semiconducting layer on the source region and the doped region of the first semiconducting layer.

Die erste und zweite halbleitende Schicht werden bevorzugt aus Polysilizium gebildet und die isolierende Schicht wird bevorzugt aus Siliziumdioxid (SiO2) oder Siliziumnitrid (Si3N4) gebildet. The first and second semiconducting layers are preferably formed from polysilicon and the insulating layer is preferably formed from silicon dioxide (SiO 2 ) or silicon nitride (Si 3 N 4 ).

Bei einem Verfahren zum Betreiben eines Halbleiterspeicherelementes, welches ein Substrat mit wenigstens einem darin ausgebildeten Source- und wenigstens einem darin ausgebildeten Drain-Bereich, ein von dem Substrat elektrisch isoliertes Floating Gate und eine Tunnelbarrieren- Anordnung aufweist, wird dem Floating Gate elektrische Ladung über die Tunnelbarrieren-Anordnung zugeführt bzw. von diesem abgeführt, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain- Bereich verändert wird, und wobei die Ladungstransmission der Tunnelbarrieren-Anordnung über eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung gesteuert wird. In a method of operating a Semiconductor memory element, which has a substrate at least one source and at least one trained therein a drain region formed therein, one from the substrate electrically insulated floating gate and a tunnel barrier Arrangement has, the floating gate electrical charge supplied via the tunnel barrier arrangement or from this dissipated, by charging or discharging the floating gate the conductivity of a channel between source and drain Area is changed, and wherein the charge transmission of the Tunnel barrier arrangement over one with the source area electrically conductively connected source line is controlled.

Bevorzugt wird zum Schreiben von Daten des Halbleiterspeicherelements eine Spannung im Bereich +(2-3) Volt an die Sourceleitung angelegt und eine Spannung von maximal ±1 Volt an eine Wortleitung angelegt, die mit der Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist. For writing data of the semiconductor memory element, a voltage in the range + ( 2-3 ) volts is preferably applied to the source line and a voltage of at most ± 1 volt is applied to a word line, which is electrically connected to the tunnel barrier arrangement on its side facing away from the floating gate connected is.

Die an der Sourceleitung anliegende Spannung von +(2-3) Volt erhöht die Transmission der durch den Schichtstapel gebildeten Tunnelbarrieren-Anordnung exponentiell und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate und damit ein Invertieren des zwischen Source- und Drain-Bereich befindlichen Kanals. The voltage of + ( 2-3 ) volts applied to the source line increases the transmission of the tunnel barrier arrangement formed by the layer stack exponentially and enables the supply and discharge of electrical charge to and from the floating gate and thus an inverting of the between source - and drain area located channel.

Zum Lesen von Daten des Halbleiterspeicherelementes wird bevorzugt eine Spannung im Bereich +(0,5-1) Volt an eine mit dem Drain-Bereich elektrisch leitend verbundene Bitleitung angelegt, und eine Spannung im Bereich von +(3-5) Volt wird an eine Wortleitung angelegt, die mit der Tunnelbarrieren- Anordnung auf Ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist. To read data from the semiconductor memory element, a voltage in the range + (0.5-1) volts is preferably applied to a bit line which is electrically conductively connected to the drain region, and a voltage in the range + ( 3-5 ) volts is applied to one Word line created, which is electrically connected to the tunnel barrier arrangement on your side facing away from the floating gate.

Infolge der kapazitiven Kopplung entspricht der an der Wortleitung anliegenden Spannung von +(3-5) Volt eine Spannung von typischerweise etwa +1,5 Volt zwischen Floating Gate und dem Kanal zwischen Source-Bereich und Drain-Bereich, so dass der kapazitive Durchgriff von der Wortleitung auf das Floating Gate und den Kanal zwischen Source- und Drain- Bereichen ausreicht, um den Auslesetransistor in den leitenden Zustand zu versetzen. Bei Anlegen einer geringen Spannung von +(0,5-1) Volt an die Bitleitung wird somit je nach invertiertem oder nichtinvertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit "1") oder nicht (entsprechend einem Bit "0"). As a result of the capacitive coupling, the voltage of + ( 3-5 ) volts present on the word line corresponds to a voltage of typically approximately +1.5 volts between the floating gate and the channel between the source region and the drain region, so that the capacitive penetration of of the word line on the floating gate and the channel between the source and drain regions is sufficient to bring the read transistor into the conductive state. When a low voltage of + (0.5-1) volts is applied to the bit line, depending on the inverted or non-inverted state of the channel, a current flow in the channel is detected (corresponding to a bit "1") or not (corresponding to a bit "0" ).

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert. Embodiments of the invention are in the figures shown and are explained in more detail below.

Es zeigen: Show it:

Fig. 1a bis 1g ein erfindungsgemäßes Halbleiterspeicherelement gemäß einem Ausführungsbeispiel der Erfindung zu verschiedenen Zuständen während dessen Herstellung; Figures 1a to 1g, an inventive semiconductor memory device according to an embodiment of the invention at various states during its manufacture.

Fig. 2 eine schematische Seitenansicht eines Halbleiterspeicherelementes gemäß einer ersten bevorzugten Ausführungsform; Fig. 2 is a schematic side view of a semiconductor memory element according to a first preferred embodiment;

Fig. 3 eine schematische Darstellung einer Halbleiterspeicherelement-Anordnung von sechs gemäß Fig. 2 aufgebauten Halbleiterspeicherelementen in Draufsicht; Fig. 3 is a schematic diagram of a semiconductor memory element array of six of Figure 2 constructed semiconductor memory elements in plan view.

Fig. 4 ein Programmierbeispiel für das Halbleiterspeicherelement aus Fig. 2; FIG. 4 shows a programming example for the semiconductor memory element from FIG. 2;

Fig. 5 eine schematische Seitenansicht eines Halbleiterspeicherelementes gemäß einer zweiten bevorzugten Ausführungsform; und Fig. 5 is a schematic side view of a semiconductor memory element according to a second preferred embodiment; and

Fig. 6 eine schematische Darstellung einer Halbleiterspeicherelement-Anordnung von sechs gemäß Fig. 5 aufgebauten Halbleiterspeicherelementen in Draufsicht. FIG. 6 shows a schematic illustration of a semiconductor memory element arrangement of six semiconductor memory elements constructed according to FIG. 5 in a top view.

Gemäß Fig. 1a werden zur Herstellung eines Halbleiterspeicherelementes 100 auf einem Siliziumsubstrat 101 nacheinander eine Schicht 102 aus Siliziumdioxid der Dicke von etwa 6-10 nm und eine 50 nm dicke Schicht 103 aus dotiertem Polysilizium aufgewachsen. Die Schicht 103 dient zur Ausbildung eines Floating Gates des Halbleiterspeicherelementes 100. Referring to FIG. 1a of a semiconductor memory element 100 sequentially to the thickness of about 6-10 nm and a 50 nm thick layer 103 is grown on a silicon substrate 101, a layer 102 of silicon dioxide for the production of doped polysilicon. Layer 103 serves to form a floating gate of semiconductor memory element 100 .

Auf der Schicht 103 werden in abwechselnder Schichtfolge Barriereschichten 104, 106 und 108 aus Siliziumnitrid (Si3N4) und Schichten 105, 107 und 109 aus undotiertem Polysilizium aufgebracht, was vorzugsweise mittels chemischer Gasphasenabscheidung (CVD = "Chemical Vapour Deposition") bzw. thermischer Nitridierung durchgeführt wird. Der aus den Schichten 103-108 gebildete Schichtstapel dient zur Ausbildung einer Vielfachtunnelbarriere, wobei die Vielfachtunnelbarriere auch eine andere Anzahl von Barriereschichten und Polysiliziumschichten, wenigstens jedoch eine Barriereschicht und zwei durch die Barriereschicht getrennte Polysiliziumschichten aufweisen kann. Barrier layers 104 , 106 and 108 made of silicon nitride (Si 3 N 4 ) and layers 105 , 107 and 109 made of undoped polysilicon are applied to layer 103 in an alternating layer sequence, preferably by means of chemical vapor deposition (CVD = "Chemical Vapor Deposition") or thermal nitriding is carried out. The layer stack formed from layers 103-108 serves to form a multiple tunnel barrier, the multiple tunnel barrier also being able to have a different number of barrier layers and polysilicon layers, but at least one barrier layer and two polysilicon layers separated by the barrier layer.

In dem dargestellten Ausführungsbeispiel weisen die undotierten Polysiliziumschichten 105 und 107 eine Dicke von 40 nm, die dotierte Polysiliziumschicht 109 eine Dicke von 50 nm, die Barriereschichten 104 und 108 eine Dicke von 2 nm und die Barriereschicht 106 eine Dicke von ungefähr 5 nm auf. In the exemplary embodiment illustrated, the undoped polysilicon layers 105 and 107 have a thickness of 40 nm, the doped polysilicon layer 109 has a thickness of 50 nm, the barrier layers 104 and 108 have a thickness of 2 nm and the barrier layer 106 has a thickness of approximately 5 nm.

In einem nächsten Schritt wird gemäß Fig. 1b nach Ätzung des "Schichtenstapels" aus Polysilizium- bzw. Siliziumnitrid- Schichten 103-109 mit einer etwa 6 nm dicken Siliziumdioxid- Schicht 110 eine gerichtete Arsen-Implantation mit einer Dosis von etwa 1020 cm-3 zur Ausbildung von Source- bzw. -Drain-Bereichen 111, 112 im Substrat 101 durchgeführt, in Fig. 1b symbolisiert mittels Pfeilen 123. Die Siliziumdioxid- Schicht 110 dient hierbei dazu, ein Eindringen von Dotieratomen in den Schichtstapel 103-109 zu verhindern. In a next step, as shown in FIG. 1b, after etching the “layer stack” of polysilicon or silicon nitride layers 103-109 with an approximately 6 nm thick silicon dioxide layer 110, a directional arsenic implantation with a dose of approximately 10 20 cm is performed . 3 to form source or drain regions 111 , 112 in the substrate 101 , symbolized in FIG. 1b by means of arrows 123 . The silicon dioxide layer 110 serves to prevent dopant atoms from penetrating into the layer stack 103-109 .

Anschließend wird gemäß Fig. 1c auf die Siliziumdioxid-Schicht 110 bzw. die sich zwischen den Schichtstapeln 103-109 erstreckende Siliziumdioxid-Schicht 102 eine Schicht 113 aus Polysilizium aufgebracht, deren Dicke etwa f/4 (f = minimale Strukturgröße) entspricht. FIG according subsequently. 1c a layer deposited on the silicon dioxide layer 110 and the extending between the multilayer stacks 103-109 silicon dioxide layer 102 of polysilicon 113, the thickness of which corresponds approximately f / 4 (f = minimum feature size).

In einem nächsten Schritt wird eine schräg gerichtete Implantation von Bor-Atomen 114 durchgeführt, wie aus Fig. 1d ersichtlich ist, (d. h. nur auf die jeweils rechts in den Gräben in Fig. 1d gezeigten Bereiche). Nach dieser einseitigen Bor-Implantation werden durch einen Ätzschritt Polysilizium- Spacer 115 aus der Schicht 113 aus Polysilizium ausgebildet, woraufhin eine schnelle thermische Behandlung (RTP = rapid thermal process) durchgeführt wird, um eine Aktivierung der Bor-Dotieratome an den korrekten Gitterplätzen zu erreichen. In a next step, an obliquely directed implantation of boron atoms 114 is carried out, as can be seen from FIG. 1d (ie only to the regions shown on the right in the trenches in FIG. 1d). After this one-sided boron implantation, polysilicon spacers 115 are formed from the layer 113 of polysilicon by means of an etching step, whereupon a rapid thermal treatment (RTP = rapid thermal process) is carried out in order to activate the boron doping atoms at the correct lattice sites ,

Anschließend wird die sich zwischen den Polysilizium-Spacern 115 erstreckende Siliziumdioxidschicht 102 partiell weggeätzt (Fig. 1d), woraufhin ein weiterer nasschemischer Ätzschritt mittels Kaliumhydroxid (KOH) durchgeführt wird. Dieser Ätzschritt dient dazu, nur die nicht-dotierten Bereiche der Polysilizium-Spacer 115 (d. h. die jeweils links in den Gräben in Fig. 1d gezeigten Bereiche) unter Freilegung der darunter liegenden Siliziumdioxid-Schicht 110 zu entfernen. Subsequently, the silicon dioxide layer 102 extending between the polysilicon spacers 115 is partially etched away ( FIG. 1d), whereupon a further wet chemical etching step is carried out using potassium hydroxide (KOH). This etching step serves to remove only the undoped regions of the polysilicon spacers 115 (ie the regions shown on the left in the trenches in FIG. 1d) while exposing the silicon dioxide layer 110 underneath.

In einem nächsten Schritt wird gemäß Fig. 1e eine selektive Epitaxie von Polysilizium durchgeführt, wobei nur in den Bereichen Polysilizium aufgebracht wird, in welchen sich kein Siliziumdioxid befindet, d. h. in den in Fig. 1e rechts gezeigten Bereichen innerhalb jeder Grabenstruktur sowie über den Source- bzw. -Drain-Bereichen 111, 112, da dort die Siliziumdioxid-Schicht 110 zuvor entfernt worden ist. Auf diesen Bereichen wird somit eine Schicht 116 bzw. 117 aus Polysilizium aufgebracht, wobei die Dicke der Schicht 117 über den Source- bzw. -Drain-Bereichen etwa 10 nm, jedenfalls aber mindestens die Dicke der umgebenden Siliziumdioxid- Schicht 110, beträgt. In a next step, a selective epitaxy of polysilicon is carried out according to FIG. 1e, polysilicon being applied only in the regions in which there is no silicon dioxide, ie in the regions shown on the right in FIG. 1e within each trench structure and via the source or drain regions 111 , 112 , since there the silicon dioxide layer 110 has been removed beforehand. A layer 116 or 117 made of polysilicon is thus applied to these regions, the thickness of the layer 117 above the source or drain regions being approximately 10 nm, but in any case at least the thickness of the surrounding silicon dioxide layer 110 .

Anschließend wird gemäß Fig. 1e eine schräg gerichtete Implantation von Phosphor-Ionen 118 durchgeführt. In einem nächsten Schritt wird Siliziumdioxid 119 unter Auffüllung der Grabenstruktur aufgebracht, woraufhin ein chemisch- mechanisches Polieren (CMP = chemical mechanical polishing) durchgeführt wird. Fig Subsequently invention. 1e performed an obliquely implantation of phosphorus ions 118th In a next step, silicon dioxide 119 is applied while filling in the trench structure, whereupon a chemical mechanical polishing (CMP = chemical mechanical polishing) is carried out.

In einem nächsten Schritt wird gemäß Fig. 1f der auf Höhe der Polysiliziumschicht 109 liegende, oberste Bereich der Polysilizium-Schichten 116 und 117 teilweise zurückgeätzt, woraufhin der entsprechende Bereich wieder mit Siliziumdioxid 119 aufgefüllt und ein weiterer CMP-Schritt durchgeführt wird. In a next step 1f of the lying at the height of the polysilicon layer 109, uppermost portion of the polysilicon layers is in accordance. 116 and 117 are partially etched back, whereupon the corresponding area replenished with silicon dioxide 119, another CMP step is performed.

Anschließend wird eine Titan/Titannitrid-Schicht 120 zur Ausbildung einer Diffusionsbarriere auf den Schichten 119 bzw. 109 aufgebracht, auf welcher wiederum aufeinanderfolgend eine Schicht 121 aus Wolfram und eine Schicht 122 aus Siliziumnitrid (Si3N4) zur Ausbildung des in Fig. 1g dargestellten Halbleiterspeicherelementes 100 abgeschieden werden. A titanium / titanium nitride layer 120 is then applied to form a diffusion barrier on the layers 119 and 109 , on which in turn a layer 121 made of tungsten and a layer 122 made of silicon nitride (Si 3 N 4 ) successively form the layer shown in FIG. 1g illustrated semiconductor memory element 100 are deposited.

Anschließend wird der Schichtstapel aus den Schichten aus Siliziumnitrid, Wolfram, sowie der Barriereschicht aus Polysilizium bis zu der Schicht 102 aus Siliziumdioxid geätzt. Die Schicht aus Siliziumnitrid, welche auf der Schicht aus Wolfram angeordnet ist, dient in diesem Ätzvorgang als Hartmaske. Mit diesem Ätzschritt werden die Strukturen in y-Richtung, d. h. in Richtung senkrecht zur Zeichenebene aus Fig. 1g vereinzelt. The layer stack is then etched from the layers of silicon nitride, tungsten, and the barrier layer from polysilicon up to the layer 102 from silicon dioxide. The layer of silicon nitride, which is arranged on the layer of tungsten, serves as a hard mask in this etching process. With this etching step, the structures are separated in the y direction, ie in the direction perpendicular to the plane of the drawing from FIG. 1g.

Gemäß Fig. 2 weist ein gemäß dem oben beschriebenen Verfahren hergestelltes Halbleiterspeicherelement 200 Source- bzw. Drain-Bereiche 201, 202 auf, die in einem Substrat (nicht dargestellt) ausgebildet sind und zwischen denen sich ein (nicht dargestellter) Kanal mit veränderlicher elektrischer Leitfähigkeit in dem Substrat erstreckt. According to FIG. 2, a product manufactured according to the method above-described semiconductor memory device 200 source and drain regions 201, 202 (not shown) in a substrate are formed and between which a (not shown) channel electrical variable conductance extends in the substrate.

Ferner weist das Halbleiterspeicherelement 200 ein Floating Gate 203 aus einer Polysilizium-Schicht von etwa 50 nm Dicke auf, auf welchem zur Ausbildung einer Vielfachtunnelbarriere ein Schichtstapel 204 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 205, 207 und 209 und Polysilizium- Schichten 206 und 208 aufeinanderfolgend aufgebracht ist. Furthermore, the semiconductor memory element 200 has a floating gate 203 made of a polysilicon layer of approximately 50 nm thickness, on which a layer stack 204 with alternating successive silicon nitride layers 205 , 207 and 209 and polysilicon layers 206 and 208 are successively applied to form a multiple tunnel barrier is.

Auf der obersten Siliziumnitrid-Schicht 209 ist eine Wolfram- Schicht 210 zur Ausbildung einer Wortleitung des Halbleiterspeicherelementes 200 aufgebracht. A tungsten layer 210 for forming a word line of the semiconductor memory element 200 is applied to the uppermost silicon nitride layer 209 .

Das Floating Gate 203 sowie der Schichtstapel 204 sind in dem nicht an die Wolfram-Schicht 210 angrenzenden Bereich von einer Siliziumdioxid-Region 211 umgeben, über die das Halbleiterspeicherelement 200 gegen benachbarte Halbleiterspeicherelemente isoliert ist. Die Siliziumdioxid- Region 211 weist insbesondere eine Siliziumdioxid-Schicht 212 auf, die das Floating Gate 203 von dem Substrat isoliert. The floating gate 203 and the layer stack 204 are surrounded in the region not adjoining the tungsten layer 210 by a silicon dioxide region 211 , by means of which the semiconductor memory element 200 is insulated from adjacent semiconductor memory elements. The silicon dioxide region 211 in particular has a silicon dioxide layer 212 which isolates the floating gate 203 from the substrate.

Ferner sind eine sich benachbart zu dem Floating Gate 203 und dem Schichtstapel 204 von dem Source-Bereich 201 aus erstreckende Sourceleitung 213 aus n+-dotiertem Polysilizium und eine sich parallel hierzu auf der gegenüberliegenden Seite des Floating Gates 203 und des Schichtstapels 204 von dem Drain-Bereich 202 aus erstreckende Bitleitung 214 aus n+- dotiertem Polysilizium vorgesehen. Furthermore, a source line 213 , which extends adjacent to the floating gate 203 and the layer stack 204 from the source region 201, is made of n + -doped polysilicon and is parallel to this on the opposite side of the floating gate 203 and the layer stack 204 from the drain Region 202 of extending bit line 214 made of n + -doped polysilicon is provided.

Bei dem in Fig. 2 dargestellten und gemäß dem in Fig. 1a-g dargestellten Verfahren hergestellten Halbleiterspeicherelement 200 ist die Lage der Sourceleitung 213 insofern asymmetrisch, als diese, wie aus Fig. 2 ersichtlich ist, wesentlich näher bei dem die Tunnelbarrieren-Anordnung ausbildenden Schichtstapel 204 angeordnet ist als bei dem entsprechenden, auf der gegenüberliegenden Seite der Sourceleitung 213 (d. h. in Fig. 2 links) befindlichen Schichtstapel. Hierdurch ist zwar der Herstellungsaufwand gegenüber einer symmetrischen Anordnung der Sourceleitung 213 (die noch im Zusammenhang mit Fig. 4 beschrieben wird) erhöht, es wird jedoch bei Anlegen geeigneter Spannungen an die Sourceleitung gewährleistet, dass ausschließlich die am nächsten benachbarte Tunnelbarrieren-Anordnung "geöffnet", d. h. deren vertikale Transmission erhöht wird. In the semiconductor memory element 200 shown in FIG. 2 and produced according to the method shown in FIGS. 1a-g, the position of the source line 213 is asymmetrical insofar as, as can be seen from FIG. 2, it is much closer to the one forming the tunnel barrier arrangement Layer stack 204 is arranged than in the corresponding layer stack located on the opposite side of the source line 213 (ie on the left in FIG. 2). Although this increases the manufacturing outlay compared to a symmetrical arrangement of the source line 213 (which will still be described in connection with FIG. 4), it is ensured, however, when suitable voltages are applied to the source line that only the closest adjacent tunnel barrier arrangement is "opened". , ie their vertical transmission is increased.

Außerdem dient bei dem in Fig. 2 dargestellten Ausführungsbeispiel eines Halbleiterspeicherelements 200 die Sourceleitung 213 gleichzeitig als Bitleitung für ein benachbartes Halbleiterspeicherelement, welches auf der dem Floating Gate 203 abgewandten Seite der Sourceleitung 213 (d. h. in Fig. 2 links von der Sourceleitung 213) angeordnet ist. Auf diese Weise lassen sich besonders hohe Speicherdichten von 4.f2 (f = "minimum feature size" = minimale Strukturgröße) realisieren. In addition, in the exemplary embodiment of a semiconductor memory element 200 shown in FIG. 2, the source line 213 simultaneously serves as a bit line for an adjacent semiconductor memory element which is arranged on the side of the source line 213 facing away from the floating gate 203 (ie to the left of the source line 213 in FIG. 2) , In this way, particularly high storage densities of 4.f 2 (f = "minimum feature size" = minimum structure size) can be achieved.

In Fig. 3 ist eine Gitterstruktur 300 einer Halbleiterspeicherelement-Anordnung dargestellt, in welcher zu vier Halbleiterspeicherelementen gehörende Floating Gates 300a. . .300d in einer Rasteranordnung angeordnet sind, wobei jedes der Halbleiterspeicherelemente 300a-300d identisch zu dem Halbleiterspeicherelement 200 aus Fig. 2 aufgebaut ist. Dementsprechend verläuft benachbart zu den Floating Gates 300a-300b auf deren den Floating Gates 300a-300b abgewandten Seite eine Sourceleitung 301, und auf deren den Floating Gates 300a-300b zugewandten Seite verläuft eine Bitleitung 302. Auf der den Floating Gates 300a-300b abgewandten Seite der Floating Gates 300c-300d verläuft wiederum eine Sourceleitung 303. FIG. 3 shows a grid structure 300 of a semiconductor memory element arrangement in which floating gates 300 a belonging to four semiconductor memory elements. , , 300 d are arranged in a raster arrangement, each of the semiconductor memory elements 300 a- 300 d being constructed identically to the semiconductor memory element 200 from FIG. 2. Accordingly, a source line 301 runs adjacent to the floating gates 300 a- 300 b on its side facing away from the floating gates 300 a- 300 b, and a bit line 302 runs on its side facing the floating gates 300 a- 300 b. A source line 303 again runs on the side of the floating gates 300 c- 300 d facing away from the floating gates 300 a- 300 b.

Die Floating Gates 300a-300d sind von einer Siliziumdioxid- Region 304 umgeben sowie in dem zwischen benachbarten Floating Gates 300a-300d verbleibenden Zwischenräumen durch Siliziumdioxid-Schichten 305 getrennt, um benachbarte Halbleiterspeicherelemente gegeneinander zu isolieren. The floating gates 300 a - 300 d are surrounded by a silicon dioxide region 304 and are separated by silicon dioxide layers 305 in the interstices remaining between adjacent floating gates 300 a - 300 d in order to isolate adjacent semiconductor memory elements from one another.

Zu Erläuterung der Funktionsweise des Halbleiterspeicherelementes 200 ist in Fig. 4 ein Programmierbeispiel des Halbleiterspeicherelementes 200dargestellt. Demnach erfolgt der Schreibprozess durch Anlegen einer positiven Spannung von +2,5 Volt an die Sourceleitung (Sourcelinie) 213 zum Öffnen des Kanals und Anlegen einer negativen Spannung von -1 Volt an die Wortleitung 210 (Schreiblinie). Das Löschen von Daten erfolgt entsprechend durch Anlegen einer positiven Spannung von +1 Volt an die Wortleitung 210 und Anlegen einer positiven Spannung von +2,5 Volt an die Sourceleitung 213. A programming example of the semiconductor memory element 200 is shown in FIG. 4 to explain the mode of operation of the semiconductor memory element 200 . Accordingly, the writing process is accomplished by applying a positive voltage of +2.5 volts to the source line (source line) 213 to open the channel and applying a negative voltage of -1 volt to the word line 210 (writing line). Correspondingly, data is deleted by applying a positive voltage of +1 volt to the word line 210 and applying a positive voltage of +2.5 volts to the source line 213 .

Die an der Sourceleitung 213 anliegende Spannung von +2,5 Volt erhöht die Ladungstransmission der durch den Schichtstapel 204 gebildeten Tunnelbarrieren-Anordnung und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate 203 und damit ein Invertieren des zwischen Source- und Drain-Bereich 201, 202 befindlichen Kanals. The voltage of +2.5 volts applied to the source line 213 increases the charge transmission of the tunnel barrier arrangement formed by the layer stack 204 and enables the supply or discharge of electrical charge to and from the floating gate 203 and thus an inverting of the between source - And drain region 201 , 202 located channel.

Der Leseprozess erfolgt durch Anlegen einer positiven Spannung von beispielsweise +4 Volt an die Wortleitung 210 und Anlegen einer geringen positiven Spannung von beispielsweise +0,5 Volt an die Bitleitung (Bitlinie) 214. Infolge der kapazitiven Kopplung entspricht der an der Wortleitung 210 anliegenden Spannung von +4 Volt eine Spannung von etwa +1,5 Volt zwischen Floating Gate 203 und dem Kanal zwischen Source-Bereich 201 und Drain-Bereich 202, so dass der kapazitive Durchgriff von der Wortleitung 210 auf das Floating Gate 203 und den Kanal zwischen Source- und Drain-Bereichen 201, 202 ausreicht, um den Auslesetransistor in den leitenden Zustand zu versetzen. The reading process is carried out by applying a positive voltage, for example +4 volts, to the word line 210 and applying a low positive voltage, for example +0.5 volts to the bit line (bit line) 214 . As a result of the capacitive coupling, the voltage of +4 volts present on the word line 210 corresponds to a voltage of approximately +1.5 volts between the floating gate 203 and the channel between the source region 201 and the drain region 202 , so that the capacitive penetration of the Word line 210 on the floating gate 203 and the channel between the source and drain regions 201 , 202 is sufficient to put the read transistor into the conductive state.

Bei Anlegen einer geringen Spannung von +0,5 Volt an die Bitleitung wird somit je nach invertiertem oder nichtinvertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit "1") oder nicht (entsprechend einem Bit "0"). When a low voltage of +0.5 volts is applied to the Depending on the inverted or non-inverted state of the channel a current flow in the channel detected (corresponding to a bit "1") or not (corresponding to a bit "0").

In Fig. 5 ist ein Halbleiterspeicherelement 400 gemäß einer weiteren bevorzugten Ausführungsform der Erfindung dargestellt. Das Halbleiterspeicherelement 400 weist wie das Halbleiterspeicherelement 200 Source- bzw. Drain-Bereiche 401 bzw. 402 auf, zwischen denen ein Floating Gate 403 angeordnet ist. Auf dem Floating Gate 403 ist zur Ausbildung einer Vielfachtunnelbarriere ein Schichtstapel 404 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 405, 407 und 409 und Polysilizium-Schichten 406 und 408 aufgebracht. In Fig. 5, a semiconductor memory device 400 is shown according to another preferred embodiment of the invention. Like the semiconductor memory element 200, the semiconductor memory element 400 has source or drain regions 401 or 402 , between which a floating gate 403 is arranged. A layer stack 404 with alternating successive silicon nitride layers 405 , 407 and 409 and polysilicon layers 406 and 408 is applied to the floating gate 403 to form a multiple tunnel barrier.

Auf der obersten Siliziumnitrid-Schicht 409 ist eine Wolfram- Schicht 410 zur Ausbildung einer Wortleitung des Halbleiterspeicherelementes 400 aufgebracht. A tungsten layer 410 for forming a word line of the semiconductor memory element 400 is applied to the uppermost silicon nitride layer 409 .

Das Floating Gate 403 sowie der Schichtstapel 404 sind in dem nicht an die Wolfram-Schicht 410 angrenzenden Bereich von einer Siliziumdioxid-Region 411 umgeben, über die das Halbleiterspeicherelement 400 gegen benachbarte Halbleiterspeicherelemente isoliert ist. Die Siliziumdioxid- Region 411 weist insbesondere eine Siliziumdioxid-Schicht 412 auf, die das Floating Gate 403 von dem Substrat isoliert. The floating gate 403 and the layer stack 404 are surrounded in the region not adjoining the tungsten layer 410 by a silicon dioxide region 411 , by means of which the semiconductor memory element 400 is insulated from adjacent semiconductor memory elements. The silicon dioxide region 411 has, in particular, a silicon dioxide layer 412 which isolates the floating gate 403 from the substrate.

An das Halbleiterspeicherelement 400 grenzt ein weiteres Halbleiterspeicherelement 400' an, welches in entsprechender Weise ein Floating Gate 413 und einen Schichtstapel 414 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 415, 417 und 419 und Polysilizium-Schichten 416 und 418 aufweist. Adjacent to the semiconductor memory element 400 is a further semiconductor memory element 400 ', which in a corresponding manner has a floating gate 413 and a layer stack 414 with alternating successive silicon nitride layers 415 , 417 and 419 and polysilicon layers 416 and 418 .

Ferner ist bei dem Halbleiterspeicherelement 400 eine sich benachbart zu dem Floating Gate 403 und dem Schichtstapel 404 von dem Source-Bereich 401 aus erstreckende Sourceleitung 420 aus n+-dotiertem Polysilizium vorgesehen. Auf der gegenüberliegenden Seite des Floating Gates 403 und des Schichtstapels 404 bildet der Drain-Bereich 402 eine Bitleitung 421. Furthermore, in the case of the semiconductor memory element 400, a source line 420 made of n + -doped polysilicon extending adjacent to the floating gate 403 and the layer stack 404 from the source region 401 is provided. The drain region 402 forms a bit line 421 on the opposite side of the floating gate 403 and the layer stack 404 .

Im Unterschied zu dem Halbleiterspeicherelement 200 bildet bei dem Halbleiterspeicherelement 400 die Bitleitung 421 nicht die Sourceleitung für das benachbarte Halbleiterspeicherelement 400', sondern ist von dieser als getrennte Leitung ausgebildet. Das benachbarte Halbleiterspeicherelement 400' weist vielmehr eine eigene, in Fig. 5 nur zum Teil dargestellte Sourceleitung 422 auf, so dass die Speicherdichte des Halbleiterspeicherelements 400 lediglich 8.f2 beträgt. Anders als bei dem Halbleiterspeicherelement 200 ist aber bei dem Halbleiterspeicherelement 400 die Sourceleitung 420 symmetrisch, d. h. in gleichem Abstand zu den links und rechts der Sourceleitung 420 benachbarten Schichtstapeln angeordnet. Auf diese Weise wird der Herstellungsprozess gegenüber dem in Fig. 1a-g beschriebenen Prozess vereinfacht. In contrast to the semiconductor memory element 200 , in the semiconductor memory element 400 the bit line 421 does not form the source line for the adjacent semiconductor memory element 400 ', but is formed as a separate line from the latter. Rather, the adjacent semiconductor memory element 400 ′ has its own source line 422 , which is only partially shown in FIG. 5, so that the memory density of the semiconductor memory element 400 is only 8.f 2 . In contrast to the semiconductor memory element 200 , the source line 420 in the semiconductor memory element 400 is arranged symmetrically, ie at the same distance from the layer stacks adjacent to the left and right of the source line 420 . In this way, the manufacturing process is simplified compared to the process described in FIGS. 1a-g.

In Fig. 6 ist eine Gitterstruktur 500 dargestellt, in welcher zu vier Halbleiterspeicherelementen gehörende Floating Gates 500a. . .500d in einer Rasteranordnung miteinander verbunden sind, wobei jedes der Halbleiterspeicherelemente 500a-500d identisch zu dem Halbleiterspeicherelement 400 aus Fig. 5 aufgebaut ist. Dementsprechend verläuft benachbart zu den Floating Gates 500a-500b auf deren den Floating Gates 500c-500d abgewandten Seite eine Sourceleitung 501, und auf deren den Floating Gates 300c-300d zugewandten Seite eine Bitleitung 502. Auf der den Floating Gates 500a-500b abgewandten Seite der Floating Gates 500c-500d verläuft wiederum eine Sourceleitung 303. FIG. 6 shows a lattice structure 500 in which floating gates 500 a belonging to four semiconductor memory elements. , , 500 d are connected to one another in a raster arrangement, each of the semiconductor memory elements 500 a- 500 d being constructed identically to the semiconductor memory element 400 from FIG. 5. Accordingly, side runs adjacent to the floating gate 500 a-500 b on which the floating gates 500c-500d facing away from a source line 501, and to which the floating gates 300 c 300 d-facing side, a bit line 502nd In turn, a source line 303 runs on the side of the floating gates 500 c- 500 d facing away from the floating gates 500 a- 500 b.

Die Floating Gates 500a-500d sind von einer Siliziumdioxid- Region 504 umgeben sowie in den zwischen benachbarten Floating Gates 500a-500d verbleibenden Zwischenräumen durch Siliziumdioxid-Schichten 505 getrennt, um benachbarte Halbleiterspeicherelemente gegeneinander zu isolieren. The floating gates 500 a- 500 d are surrounded by a silicon dioxide region 504 as well as in between adjacent floating gates 500 a- 500 d remaining gaps by silicon dioxide layers 505 separated to neighboring semiconductor storage elements to isolate against each other.

Der Betrieb des Halbleiterspeicherelementes 400 bzw. der Halbleiterspeicherelement-Anordnung gemäß Fig. 6 entspricht im wesentlichen dem des Halbleiterspeicherelementes 200, wobei jedoch bei Anlegen einer Spannung von beispielsweise +2,5 Volt an die Sourceleitung 420 beide benachbarten Tunnelbarrieren-Anordnungen "geöffnet", d. h. deren vertikale Transmission erhöht wird. Ein selektives Schreiben bzw. Löschen kann jedoch auch bei dem Halbleiterspeicherelement 400 durch Anlegen einer geringen Spannung von z. B. +/-1 Volt an die jeweilige Wort-Leitung erfolgen. The operation of the semiconductor memory element 400 or the semiconductor memory element arrangement according to FIG. 6 essentially corresponds to that of the semiconductor memory element 200 , however, when a voltage of, for example, +2.5 volts is applied to the source line 420, both adjacent tunnel barrier arrangements are "open", ie whose vertical transmission is increased. However, selective writing or erasing can also be carried out in the semiconductor memory element 400 by applying a low voltage of, for. B. +/- 1 volt to the respective word line.

In sämtlichen dargestellten Ausführungsbeispielen kann jeweils die Sourceleitung einerseits zum Stromtransport beim Schreiben bzw. Lesen des Halbleiterspeicherelementes und andererseits zum Steuern der Ladungstransmission der Vielfachtunnelbarriere verwendet werden, so dass kein zusätzlicher Anschluss für ein die Ladungstransmission durch die Vielfachtunnelbarriere steuerndes Seitengate erforderlich ist. Die Steuerung der Ladungstransmission der Tunnelbarrieren-Anordnung erfolgt vielmehr über die Sourceleitung, so dass das erfindungsgemäße Halbleiterspeicherelement eine 3-terminale Anordnung aufweist und damit für ULSI-Anwendungen besonders geeignet ist. In all of the exemplary embodiments shown in each case the source line on the one hand for electricity transport at Writing or reading the semiconductor memory element and on the other hand to control the charge transmission of the Multiple tunnel barriers are used, so no additional connection for a the charge transmission through the side gate controlling the multiple tunnel barrier is required is. The control of the charge transmission of the Rather, tunnel barrier arrangement takes place via the Source line, so that the invention Semiconductor memory element has a 3-terminal arrangement and is therefore particularly suitable for ULSI applications.

In diesem Dokument sind die folgenden Veröffentlichungen zitiert:
[1] K. K. Likharev, "Layered tunnel barriers for non-volatile memory devices, Applied Physics Letters Vol. 73, Seiten 2137-2139.
[2] K. Nakazato et al., "PLED - Planar Localized Electron Devices", IEDM Seiten 179-182. Bezugszeichenliste 100 Halbleiterspeicherelement
101 Siliziumsubstrat
102 Siliziumdioxidschicht
103 Polysiliziumschicht
104 Barriereschicht
105 Polysiliziumschicht
106 Barriereschicht
107 Polysiliziumschicht
108 Barriereschicht
109 Polysiliziumschicht
110 Siliziumdioxidschicht
111 Source-Bereich
112 Drain-Bereich
113 Polysiliziumschicht
114 Bor-Atome
115 Polysilizium-Spacer
116 Polysiliziumschicht
117 Polysiliziumschicht
118 Phosphor-Ionen
119 Siliziumdioxid
120 Titan/Titannitridschicht
121 Wolframschicht
122 Siliziumnitridschicht
123 Pfeil
200 Halbleiterspeicherelement
201 Source-Bereich
202 Drain-Bereich
203 Floating Gate
204 Schichtstapel
205 Siliziumnitridschicht
206 Polysiliziumschicht
207 Siliziumnitridschicht
208 Polysiliziumschicht
209 Siliziumnitridschicht
210 Wolframschicht
211 Siliziumdioxidregion
212 Siliziumdioxidschicht
213 Sourceleitung
214 Bitleitung
300 Gitterstruktur
300a Floating Gate
300b Floating Gate
300c Floating Gate
300d Floating Gate
300e Floating Gate
300f Floating Gate
301 Sourceleitung
302 Bitleitung
303 Sourceleitung
304 Siliziumdioxidregion
305 Siliziumdioxidschicht
400 Halbleiterspeicherelement
401 Source-Bereich
402 Drain-Bereich
403 Floating Gate
404 Schichtstapel
405 Siliziumnitridschicht
406 Polysiliziumschicht
407 Siliziumnitridschicht
408 Polysiliziumschicht
409 Siliziumnitridschicht
410 Wolframschicht
411 Siliziumdioxidregion
412 Siliziumdioxidschicht
413 Floating Gate
414 Schichtstapel
415 Siliziumnitridschicht
416 Polysiliziumschicht
417 Siliziumnitridschicht
418 Polysiliziumschicht
419 Siliziumnitridschicht
420 Sourceleitung
421 Bitleitung
422 Sourceleitung
500 Gitterstruktur
500a Floating Gate
500b Floating Gate
500c Floating Gate
500d Floating Gate
500e Floating Gate
500f Floating Gate
501 Sourceleitung
502 Bitleitung
503 Sourceleitung
504 Siliziumdioxidregion
505 Siliziumdioxidschicht
The following publications are cited in this document:
[1] KK Likharev, "Layered tunnel barriers for non-volatile memory devices, Applied Physics Letters Vol. 73, pages 2137-2139.
[2] K. Nakazato et al., "PLED - Planar Localized Electron Devices", IEDM pages 179-182. REFERENCE SIGNS LIST 100 semiconductor memory element
101 silicon substrate
102 silicon dioxide layer
103 polysilicon layer
104 barrier layer
105 polysilicon layer
106 barrier layer
107 polysilicon layer
108 barrier layer
109 polysilicon layer
110 silicon dioxide layer
111 source area
112 drain area
113 polysilicon layer
114 boron atoms
115 polysilicon spacers
116 polysilicon layer
117 polysilicon layer
118 phosphorus ions
119 silicon dioxide
120 titanium / titanium nitride layer
121 layer of tungsten
122 silicon nitride layer
123 arrow
200 semiconductor memory element
201 source area
202 drain area
203 floating gate
204 layer stacks
205 silicon nitride layer
206 polysilicon layer
207 silicon nitride layer
208 polysilicon layer
209 silicon nitride layer
210 tungsten layer
211 silicon dioxide region
212 silicon dioxide layer
213 Source management
214 bit line
300 lattice structure
300 a floating gate
300 b floating gate
300 c floating gate
300 d floating gate
300 e floating gate
300 f floating gate
301 source management
302 bit line
303 source management
304 silicon dioxide region
305 silicon dioxide layer
400 semiconductor memory element
401 source area
402 drain area
403 floating gate
404 layer stack
405 silicon nitride layer
406 polysilicon layer
407 silicon nitride layer
408 polysilicon layer
409 silicon nitride layer
410 tungsten layer
411 silicon dioxide region
412 silicon dioxide layer
413 floating gate
414 layer stacks
415 silicon nitride layer
416 polysilicon layer
417 silicon nitride layer
418 polysilicon layer
419 silicon nitride layer
420 source management
421 bit line
422 source management
500 grid structure
500 a floating gate
500 b floating gate
500 c floating gate
500 d floating gate
500 e floating gate
500 f floating gate
501 source line
502 bit line
503 source line
504 silicon dioxide region
505 silicon dioxide layer

Claims (20)

1. Halbleiterspeicherelement, aufweisend
ein Substrat, in welchem wenigstens ein Source- und wenigstens ein Drain-Bereich ausgebildet sind;
ein von dem Substrat elektrisch isoliertes Floating Gate;
eine Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist; und
Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung;
wobei die Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen. 1. Semiconductor memory element, comprising
a substrate in which at least one source and at least one drain region are formed;
a floating gate electrically isolated from the substrate;
a tunnel barrier arrangement via which electrical charge can be supplied to or removed from the floating gate, the conductivity of a channel between the source and drain regions being changeable by charging or discharging the floating gate; and
Means for controlling charge transmission of the tunnel barrier assembly;
wherein the means for controlling the charge transmission of the tunnel barrier arrangement have a source line which is electrically conductively connected to the source region. 2. Halbleiterspeicherelement nach Anspruch 1, wobei die Tunnelbarrieren-Anordnung einen Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere aufweist. 2. The semiconductor memory element according to claim 1, wherein the Tunnel barrier arrangement with a layer stack alternating layer sequence of semiconducting and insulating layers to form a Has multiple tunnel barrier. 3. Halbleiterspeicherelement nach Anspruch 2, wobei sich die Sourceleitung von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere erstreckt. 3. The semiconductor memory element according to claim 2, wherein the source line from the source area in parallel to the stacking direction of the layer stack Multiple tunnel barrier extends. 4. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 3, wobei die Sourceleitung dotiertes Polysilizium oder ein Metall aufweist. 4. The semiconductor memory element according to one of claims 1 to 3, the source line doped polysilicon or has a metal. 5. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 4, wobei die halbleitenden Schichten des Schichtstapels undotiertes Polysilizium aufweisen. 5. The semiconductor memory element according to one of claims 2 to 4, the semiconducting layers of Have layer stack undoped polysilicon. 6. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 5, wobei die isolierenden Schichten des Schichtstapels Siliziumnitrid oder Siliziumdioxid aufweisen. 6. The semiconductor memory element according to one of claims 2 to 5, the insulating layers of the Layer stack of silicon nitride or silicon dioxide exhibit. 7. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 6, wobei die halbleitenden Schichten des Schichtstapels eine Dicke im Bereich von 10 bis 100 nm und die isolierenden Schichten eine Dicke im Bereich von 2 bis 10 nm aufweisen. 7. The semiconductor memory element according to one of claims 2 to 6, the semiconducting layers of Layer stack a thickness in the range of 10 to 100 nm and the insulating layers have a thickness in the range of Have 2 to 10 nm. 8. Halbleiterspeicherelement nach Anspruch 7, wobei die halbleitenden Schichten des Schichtstapels eine Dicke im Bereich von 30 bis 50 nm und die isolierenden Schichten eine Dicke im Bereich von 2 bis 6 nm aufweisen. 8. The semiconductor memory element according to claim 7, wherein the semiconducting layers of the layer stack a thickness in Range from 30 to 50 nm and the insulating layers have a thickness in the range of 2 to 6 nm. 9. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 8, wobei die Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite mit einer Wortleitung elektrisch verbunden ist, mittels der ein Spannungsimpuls über die Tunnelbarrieren-Anordnung an das Floating Gate zum Laden desselben und zum Invertieren des Kanals zwischen Source-Bereich und Drain-Bereich anlegbar ist. 9. The semiconductor memory element according to one of claims 1 to 8, with the tunnel barrier arrangement on the Floating gate opposite side with a word line is electrically connected by means of a Voltage pulse on the tunnel barrier arrangement the floating gate for loading the same and for Invert the channel between the source area and Drain area can be created. 10. Halbleiterspeicherelement-Anordnung, bei der eine Mehrzahl von Halbleiterspeicherelementen nach einem der vorhergehenden Ansprüche in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet sind, wobei die zu einer Spalte gehörenden Halbleiterspeicherelemente eine gemeinsame Sourceleitung aufweisen, die mit den Source- Bereichen dieser Halbleiterspeicherelemente elektrisch leitend verbunden ist und über welche die Ladungstransmission der zu diesen Halbleiterspeicherelementen gehörenden Tunnelbarrieren- Anordnungen steuerbar ist. 10. Semiconductor memory element arrangement in which a A plurality of semiconductor memory elements according to one of the preceding claims in a plurality of lines and columns are arranged in a matrix, the to a semiconductor memory element belonging to a column have a common source line that works with the source Areas of these semiconductor memory elements electrically is conductively connected and through which the Charge transmission to these Tunnel barriers belonging to semiconductor memory elements Arrangements are controllable. 11. Halbleiterspeicherelement-Anordnung nach Anspruch 10, wobei die jeweils einem Halbleiterspeicherelement in einer Zeile zugeordnete Sourceleitung eine Bitleitung eines in derselben Zeile benachbarten Halbleiterspeicherelementes bildet. 11. The semiconductor memory element arrangement as claimed in claim 10, each having a semiconductor memory element in a line associated with a line is a bit line one adjacent in the same line Semiconductor memory element forms. 12. Halbleiterspeicherelement-Anordnung nach Anspruch 10, wobei jeweils zwei in derselben Zeile benachbart angeordneten Halbleiterspeicherelementen eine gemeinsame Sourceleitung zugeordnet ist. 12. The semiconductor memory element arrangement as claimed in claim 10, with two adjacent each on the same line arranged semiconductor memory elements a common Source line is assigned. 13. Verfahren zum Herstellen eines Halbleiterspeicherelementes, welches die folgenden Schritte aufweist: - Ausbilden wenigstens eines Source- und wenigstens eines Drain-Bereichs in einem Substrat; - Ausbilden eines von dem Substrat elektrisch isolierten Floating Gates; - Ausbilden einer Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist; - wobei benachbart zur Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung ausgebildet wird. 13. A method for producing a semiconductor memory element, which has the following steps: - Forming at least one source and at least one drain region in a substrate; - Forming a floating gate electrically insulated from the substrate; - Forming a tunnel barrier arrangement, via which electrical charge can be supplied to or removed from the floating gate, the conductivity of a channel between the source and drain regions being changeable by charging or discharging the floating gate; - Wherein a source line, which is electrically conductively connected to the source region, for controlling the charge transmission of the tunnel barrier arrangement is formed adjacent to the tunnel barrier arrangement. 14. Verfahren nach Anspruch 13, wobei die Tunnelbarrieren-Anordnung als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere ausgebildet wird. 14. The method of claim 13, wherein the Tunnel barrier arrangement as a layer stack with one alternating layer sequence of semiconducting and insulating layers to form a Multiple tunnel barrier is formed. 15. Verfahren nach Anspruch 14, wobei die Sourceleitung von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere ausgebildet wird. 15. The method of claim 14, wherein the source line from the source area parallel to the stacking direction of the layer stack of the multiple tunnel barrier is trained. 16. Verfahren nach einem der Ansprüche 13 bis 15, wobei der Schritt des Ausbildens einer mit dem Source-Bereich elektrisch leitend verbundenen Sourceleitung folgende Schritte aufweist: - Aufbringen einer ersten halbleitenden Schicht auf einer die Tunnelbarrieren-Anordnung und den Source- Bereich bedeckenden isolierenden Schicht; - Durchführen einer gerichteten Implantation zum Dotieren des Bereichs der ersten halbleitenden Schicht, welcher auf der die Vielfachtunnelbarriere bedeckenden isolierenden Schicht aufgebracht ist; - Freilegen des Source-Bereichs durch partielles Entfernen der den Source-Bereich bedeckenden ersten halbleitenden Schicht und der isolierenden Schicht; - Entfernen der nicht-dotierten Bereiche der ersten halbleitenden Schicht unter partiellem Freilegen der isolierenden Schicht; und - selektives Aufbringen einer zweiten halbleitenden Schicht auf den Source-Bereich und den dotierten Bereich der ersten halbleitenden Schicht. 16. The method according to any one of claims 13 to 15, wherein the step of forming a source line which is electrically conductively connected to the source region comprises the following steps: - Application of a first semiconducting layer on an insulating layer covering the tunnel barrier arrangement and the source region; Performing a directional implantation for doping the region of the first semiconducting layer which is applied to the insulating layer covering the multiple tunnel barrier; Exposing the source region by partially removing the first semiconducting layer and the insulating layer covering the source region; Removing the undoped regions of the first semiconducting layer with partial exposure of the insulating layer; and - Selective application of a second semiconducting layer on the source region and the doped region of the first semiconducting layer. 17. Verfahren nach Anspruch 16, wobei die erste und zweite halbleitende Schicht aus Polysilizium und die isolierende Schicht aus Siliziumdioxid gebildet werden. 17. The method of claim 16, wherein the first and second semiconducting layer of polysilicon and the insulating layer made of silicon dioxide. 18. Verfahren zum Betreiben eines Halbleiterspeicherelementes, welches ein Substrat mit wenigstens einem darin ausgebildeten Source- und wenigstens einem darin ausgebildeten Drain-Bereich, ein von dem Substrat elektrisch isoliertes Floating Gate und eine Tunnelbarrieren-Anordnung aufweist,
wobei dem Floating Gate elektrische Ladung über die Tunnelbarrieren-Anordnung zugeführt bzw. von diesem abgeführt wird;
wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain-Bereich verändert wird; und
wobei die Ladungstransmission der Tunnelbarrieren- Anordnung über eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung gesteuert wird. 18. A method for operating a semiconductor memory element which has a substrate with at least one source region and at least one drain region formed therein, a floating gate electrically insulated from the substrate and a tunnel barrier arrangement,
wherein electrical charge is supplied to or removed from the floating gate via the tunnel barrier arrangement;
wherein the conductivity of a channel between the source and drain regions is changed by charging or discharging the floating gate; and
wherein the charge transmission of the tunnel barrier arrangement is controlled via a source line which is electrically conductively connected to the source region. 19. Verfahren nach Anspruch 18, wobei zum Schreiben von Daten des Halbleiterspeicherelements
eine Spannung im Bereich von +(2-3) Volt an die Sourceleitung angelegt wird;
und eine Spannung von maximal ±1 Volt an eine Wortleitung angelegt wird, die mit der Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist. 19. The method of claim 18, wherein for writing data of the semiconductor memory element
a voltage in the range of + ( 2-3 ) volts is applied to the source line;
and a voltage of at most ± 1 volt is applied to a word line which is electrically connected to the tunnel barrier arrangement on its side facing away from the floating gate. 20. Verfahren nach Anspruch 18 oder 19, wobei zum Lesen von Daten des Halbleiterspeicherelementes
eine Spannung im Bereich von +(0,5-1) Volt an eine mit dem Drain-Bereich elektrisch leitend verbundene Bitleitung angelegt wird;
und eine Spannung im Bereich von +(3-5) Volt an eine Wortleitung angelegt wird, die mit der Tunnelbarrieren-Anordnung auf Ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist. 20. The method according to claim 18 or 19, wherein for reading data of the semiconductor memory element
a voltage in the range of + (0.5-1) volts is applied to a bit line which is electrically conductively connected to the drain region;
and a voltage in the range of + ( 3-5 ) volts is applied to a word line which is electrically connected to the tunnel barrier arrangement on the side facing away from the floating gate.
DE10143235A 2001-09-04 2001-09-04 Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement Ceased DE10143235A1 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE10143235A DE10143235A1 (en) 2001-09-04 2001-09-04 Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement
US10/486,184 US7157767B2 (en) 2001-09-04 2002-09-02 Semiconductor memory element, semiconductor memory arrangement, method for fabricating a semiconductor memory element and method for operating a semiconductor memory element
JP2003529530A JP4076950B2 (en) 2001-09-04 2002-09-02 Semiconductor memory device, semiconductor memory device configuration, method of manufacturing semiconductor memory device, and method of operating semiconductor memory device
PCT/DE2002/003220 WO2003026014A1 (en) 2001-09-04 2002-09-02 Semiconductor memory element, production method and operational method
EP02760145A EP1423880A1 (en) 2001-09-04 2002-09-02 Semiconductor memory element, production method and operational method
TW091120154A TWI271820B (en) 2001-09-04 2002-09-04 Semiconductor memory element, semiconductor memory element arrangement, method for fabricating a semiconductor memory element and method for operating a semiconductor memory element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10143235A DE10143235A1 (en) 2001-09-04 2001-09-04 Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement

Publications (1)

Publication Number Publication Date
DE10143235A1 true DE10143235A1 (en) 2003-03-27

Family

ID=7697615

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10143235A Ceased DE10143235A1 (en) 2001-09-04 2001-09-04 Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement

Country Status (6)

Country Link
US (1) US7157767B2 (en)
EP (1) EP1423880A1 (en)
JP (1) JP4076950B2 (en)
DE (1) DE10143235A1 (en)
TW (1) TWI271820B (en)
WO (1) WO2003026014A1 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120142172A1 (en) * 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9165788B2 (en) 2012-04-06 2015-10-20 Novellus Systems, Inc. Post-deposition soft annealing
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
US10214816B2 (en) 2010-03-25 2019-02-26 Novellus Systems, Inc. PECVD apparatus for in-situ deposition of film stacks

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718835B1 (en) * 2005-09-13 2007-05-16 삼성전자주식회사 semiconductor MOS transistor and method of manufacturing the same
US20070249133A1 (en) * 2006-04-11 2007-10-25 International Business Machines Corporation Conductive spacers for semiconductor devices and methods of forming
US7892961B2 (en) * 2007-05-31 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming MOS devices with metal-inserted polysilicon gate stack
JP5624425B2 (en) * 2010-10-14 2014-11-12 株式会社東芝 Semiconductor device and manufacturing method thereof
US9379126B2 (en) * 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2693308B1 (en) * 1992-07-03 1994-08-05 Commissariat Energie Atomique THREE-GRID EEPROM MEMORY AND MANUFACTURING METHOD THEREOF.
KR100209724B1 (en) 1996-08-21 1999-07-15 구본준 Flash memory and method of manufacturing the same
EP0843360A1 (en) * 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
ATE422099T1 (en) 1998-02-06 2009-02-15 Hitachi Ltd CONTROLLABLE SOLID STATE ARRANGEMENT WITH A TUNNEL BARRIER STRUCTURE

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120142172A1 (en) * 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US10214816B2 (en) 2010-03-25 2019-02-26 Novellus Systems, Inc. PECVD apparatus for in-situ deposition of film stacks
US11746420B2 (en) 2010-03-25 2023-09-05 Novellus Systems, Inc. PECVD apparatus for in-situ deposition of film stacks
US9165788B2 (en) 2012-04-06 2015-10-20 Novellus Systems, Inc. Post-deposition soft annealing
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon

Also Published As

Publication number Publication date
JP2005503040A (en) 2005-01-27
JP4076950B2 (en) 2008-04-16
US7157767B2 (en) 2007-01-02
EP1423880A1 (en) 2004-06-02
TWI271820B (en) 2007-01-21
US20050040456A1 (en) 2005-02-24
WO2003026014A1 (en) 2003-03-27

Similar Documents

Publication Publication Date Title
DE102004060171B4 (en) Charge-trapping memory cell and its manufacturing process
DE19600307C1 (en) Highly integrated semiconductor memory and method for producing the semiconductor memory
DE10039441A1 (en) Memory cell, memory cell arrangement and manufacturing method
EP1399972A2 (en) Memory cell, memory cell configuration and method for producing the same
DE102005012112A1 (en) Charge catching memory device and method of manufacture
DE102008021396A1 (en) memory cell
DE10143235A1 (en) Semiconductor memory component used as flash memory comprises substrate, floating gate electrically isolated from the substrate, tunnel barrier arrangement and device for controlling charge transmission of barrier arrangement
EP0838092A1 (en) Electrically erasable programmable rom memory cell array and a method of producing the same
EP1060515B1 (en) Method for producing an electrically programmable memory cell arrangement
DE19748495C2 (en) EEPROM cell structure and method for programming or deleting selected EEPROM cell structures and EEPROM cell field
DE10204873C1 (en) Manufacturing process for memory cell
DE102005048197B3 (en) Semiconductor memory device with buried bit lines and self-aligning bit line contacts and its manufacturing method
DE19807010A1 (en) Non-volatile memory e.g. EEPROM production
EP1518277B1 (en) Method for the production of an nrom memory cell field
EP1514304B1 (en) Method for the production of an nrom memory cell arrangement
WO2003096425A1 (en) Flash memory cell and production method
DE10338021A1 (en) Vertical NROM and process for its manufacture
WO1999049516A1 (en) Memory cell arrangement and method for producing the same
DE10225410A1 (en) Process for the production of NROM memory cells with trench transistors
EP1623459B1 (en) Bit line structure and method for the production thereof
DE10146215A1 (en) Method for producing a semiconductor memory element arrangement, method for operating a semiconductor memory element arrangement and semiconductor memory element arrangement
EP1884986A2 (en) Reprogrammable non-volatile storage cell and manufacturing method thereof
DE102005027713B4 (en) Semiconductor memory device and manufacturing method
DE102004052910B4 (en) Method for producing charge-trapping memory cells
WO1999044239A1 (en) Electrically programmable memory cell arrangement and method for producing the same

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection