DE10127622B4 - Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens - Google Patents

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Abstract

Verfahren zur Herstellung eines HDPCVD-Oxid gefüllten Isolationsgrabens umfassend die Schritte:
a) in einem Halbleitersubstrat (60) wird wenigstens ein Isolationsgraben geformt,
b) an den Seitenwänden und am Boden des Isolationsgrabens wird durch einen Oxidationsschritt eine erste Siliziumoxidschicht (66) gebildet,
c) an den Seitenwänden und am Boden des Isolationsgrabens wird durch ein HDPCVD-Verfahren eine zweite Siliziumoxidschicht (68) gebildet, wobei mit einem relativ hohen Verhältnis von Abscheidung zu Ätzung gearbeitet wird,
d) eine dritte Siliziumoxidschicht wird durch ein Verfahren abgeschieden, abgeschieden, so dass der Isolationsgraben mit Siliziumoxid gefüllt ist, wobei mit einem im Vergleich zu Schritt c) niedrigerem Verhältnis von Abscheidung zu Ätzung gearbeitet wird, wobei
als Si-Quelle in dem HDPCVD-Verfahren Tetraethylorthosilikat verwendet wird, und wobei der HDPCVD-Prozess in Schritt d) mit einem Verhältnis von Abscheidung zu Ätzung zwischen 5.0 und 7.0 durchgeführt wird.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens.
  • Integrierte Halbleiter-Produkte werden durch Bildung integrierter Schaltkreise auf Halbleiterwafern hergestellt. Um eine einwandfreie Funktionsfähigkeit der Halbleiter-Produkte zu gewährleisten, müssen die einzelnen aktiven Elemente der integrierten Schaltkreise, z. B. FET-Transistoren oder Bipolar-Transistoren, voneinander isoliert werden. Dies kann beispielsweise durch sogenannte Isolationsgräben erreicht werden, die in dem Halbleiterwafer geformt und anschließend mit einem nichtleitenden Material gefüllt werden (shallow trench isolation, STI).
  • Anhand der 1A bis 1E soll ein aus dem Stand der Technik bekanntes Verfahren zur Herstellung einer STI-Struktur näher beschrieben werden. Zunächst wird auf ein Halbleiter-Substrat 10 eine Pad-Oxid-Schicht 12 aufgebracht (1A). Über dieser Pad-Oxid-Schicht 12 wird eine Maske 14 aufgetragen, wobei in der Regel Siliziumnitrid durch lowpressure chemical vapor deposition (LPCVD) abgeschieden wird.
  • Nach dem Belichten der Maske 14 wird durch einen selektiven Ätzschritt durch die Pad-Oxid-Schicht 12 hindurch ein Graben 16 mit einer vorbestimmten Tiefe in das Substrat 10 geätzt (1B). Durch einen nachfolgenden Oxidationsschritt wird die zugängliche Oberfläche des Substrats 10 oxidiert und dadurch eine Oxid-Schicht 18 am Boden und an den Seitenwänden des Grabens 16 gebildet (1C). Dabei wird darauf geachtet, dass sich die Oxid-Schicht 18 bis zu einer solchen Dicke ausprägt, dass sie mit der Pad-Oxid-Schicht 12 abschließt.
  • Anschließend wird ein dielektrisches Material, bevorzugt Siliziumoxid, durch chemical vapor deposition bei Normaldruck in den Graben 16 und über die Oberfläche des Wafers abgeschieden, wodurch die Isolationsschicht 20 gebildet wird. Nach einem Verdichtungsschritt, bei dem die Isolationsschicht 20 in einer Stickstoff-Atmosphäre bei erhöhter Temperatur verdichtet wird, wird ein chemical-mechanical polishing (CMP) Schritt vorgenommen, wodurch der über der Maske 14 liegende Teil der Isolationsschicht 20 abgetragen wird (1D).
  • In den letzten Jahren hat sich die Komplexität der integrierten Schaltkreise stark vergrößert, während gleichzeitig die Größe der Schaltkreise drastisch abgenommen hat. Aus diesem Grund wurden die zur Trennung der einzelnen aktiven Elemente notwendigen Isolationsgräben mit einem immer größer werdenden Aspektverhältnis geformt. Zur Füllung dieser Isolationsgräben mit großem Aspektverhältnis können aber die oben beschriebenen klassischen Abscheidungsprozesse, bei denen das dielektrische Material durch chemical vapor deposition bei Normaldruck abgeschieden wird, nicht mehr angewandt werden, da insbesondere die Abscheidung von Isolationsmaterial auf den Wänden des Isolationsgrabens dessen Verschluss bewirkt bevor der Isolationsgraben vollständig gefüllt ist. Durch die so entstehenden Hohlräume werdem optimale Isolationseigenschaften verhindert.
  • Aufgrund der zunehmenden Komplexität bei neuen Technologieshrinks und dem damit verbundenen zunehmenden Aspektverhältnis der Isolationsgräben war man daher gezwungen, neue Prozesse zur Füllung der Isolationsgräben zu entwickeln, die eine vollständige Füllung auch bei hohem Aspektverhältnis erlauben. Ein solcher Prozess ist die high-density-plasma (HDP) Oxid-Abscheidung. Ein typischer HDP-Abscheideprozess umfasst eine chemical vapor deposition (CVD) mit einer Gasmischung aus Sauerstoff, Silan und inerten Gasen wie z. B. Argon. Bei einem HDPCVD-Prozess erfolgt gleichzeitig ein Ätzprozess und eine Abscheidung von Material. In dem HDPCVD-Prozess wird an den Wafer in der Reaktionskammer eine Wechselspannung im Radiofrequenzbereich (RF-Spannung) angelegt. Sobald die RF-Spannung am Wafer anliegt, werden einige der Gasbestandteile, insbesondere Argon, in dem Plasma ionisiert und in Richtung der Waferoberfläche beschleunigt. Beim Auftreffen der Ionen auf dem Wafer wird Material aus der Oberfläche herausgeschlagen. Dadurch wird auf der Waferoberfläche abgeschiedenes dielektrisches Material weggeätzt, wodurch sich während des Abscheideprozesses bildende Verengungen offen gehalten werden. Dadurch können auch Isolationsgräben mit hohem Aspektverhältnis gefüllt werden.
  • In den 2A bis 2D wird ein solcher simultaner Ätz- und Abscheideprozess näher beschrieben. In 2A ist der Beginn der Abscheidung von SiO2, das aus Silan (SiH4) und Sauerstoff gebildet wird, auf der Oberfläche des Wafers 22 dargestellt. Dadurch soll der Isolationsgraben 16 zwischen den aktiven Gebieten 24 gefüllt werden. Während sich SiO2 auf der Oberfläche abscheidet, treffen geladene Ionen auf der dielektrischen Schicht 26 auf, wodurch gleichzeitig zu der Abscheidung ein Ätzen der SiO2-Schicht 26 erfolgt. Da aber die Ätzrate bei einer um 45° geneigten Oberfläche rund drei bis viermal so hoch ist wie bei einer horizontalen Oberfläche, bilden sich während des Abscheide-Prozesses an den Ecken der aktiven Gebiete 24 um 45° geneigte Oberflächen 28 aus (2B). Die 2C und 2D stellen den weiteren Ablauf des HDPCVD-Prozesses mit gleichzeitigem Ätzen und Abscheiden bis zur vollständigen Füllung des Grabens 16 dar.
  • Bei dem beschriebenen HDPCVD-Verfahren kann es aber zu einem Problem kommen, das anhand der 3A und 3B näher erläutert werden soll. 3A zeigt ein Substrat 30 mit einer Oxidschicht 32 und einer Nitridschicht 34. Das Substrat 30 weist darüber hinaus Isolationsgräben 36 auf, deren Wände mit einer Oxidschicht 38 bedeckt sind. In der 3A sind die Isolationsgräben 36 teilweise mit Oxidschicht 40 gefüllt dargestellt. Wie oben beschrieben erfolgt während der Abscheidung der Oxidschicht 40 durch ein HDPCVD-Verfahren gleichzeitig ein Ätzprozess. Dadurch können die Ecken der Isoliergräben 36, die Oxidschicht 32, die Nitridschicht 34 und die Oxidschicht 38 beschädigt werden, was durch Referenzzeichen 42 dargestellt ist. Gerade diese freiliegenden Kanten sind für Sputterschädigungen durch ihre exponierte Lage sehr gefährdet. In 3B ist die Situation nach dem HDPCVD-Abscheidungsprozess dargestellt. Die Isolationsgräben 36 sind vollständig mit Oxidschicht 40 gefüllt, die Beschädigungen 42 von Oxidschicht 32, Nitridschicht 34 und Oxidschicht 38 sind aber immer noch vorhanden.
  • Die 4 zeigt eine mit einem Transmissionselektronenmikroskop aufgenommene Abbildung der Beschädigungen 42, die durch einen HDPCVD-Prozess zur Füllung von Isolationsgräben hervorgerufen werden. Beschädigungen der beschriebenen Art führen zu einem Absinken der Einsatzspannung (Array VT), zu Leckströmen und zu einer Gate Oxid Degradation (verringerte GOX-Zuverlässigkeit). Die 5 illustriert ein aus dem US-Patent 6 037 018 A bekanntes Verfahren, mit dem die oben geschilderten Beschädigungen verhindert werden können. Gemäß der US 6 037 018 A wird auf die Oxidschicht 38 und die Nitridschicht 34 eine Siliziumoxid-Schutzschicht 44 aufgebracht. Dazu wird ein O3-TEOS Prozess bei niedrigem Druck oder ein O3-TEOS Prozess mit niedriger O3-Konzentration durchgeführt. Nach dem Aufbringen der Siliziumoxid-Schicht 44 wird selbige bei rund 1000°C in einer Stickstoff-Atmosphäre verdichtet. Anschließend werden die Isolationsgräben durch einen HDPCVD-Prozess mit der Oxidschicht 40 gefüllt. Durch die Schutzschicht 44 werden Beschädigungen während des HDPCVD-Prozesses vermieden.
  • Das von dem US Patent US 6 037 018 A vorgeschlagene Verfahren weist allerdings den Nachteil auf, dass ein zusätzlicher Prozessschritt, nämlich das Aufbringen der Oxidschutzschicht 44 durchgeführt werden muss. Im Hinblick auf die Prozessführung bei der Herstellung von Halbleiterbauelementen bedeutet dies einen erheblichen Mehraufwand.
  • US 6 211 040 B1 offenbart ein Halbleitersubstrat, das mit einer Isolationsschicht belegt ist, auf die fein strukturierte Leiterbahnen aufgebracht sind. Zwischen den Leiterbahnen entstehen dabei Grabenstrukturen. Zum Füllen des Grabens werden zwei Oxidschichten verwendet.
  • Weitere Isolationsgräben werden in EP 0 813 240 A1 beschrieben. Auch EP 1 093 158 A1 und US 5 915 190 A beschreiben Isolationsgräben, wobei zu deren Herstellung keine thermische Oxidation verwendet wird.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung von HDPCVD-Oxid gefüllten Isolationsgräben bereitzustellen, das die Nachteile des Standes der Technik nicht aufweist.
  • Diese Aufgabe wird durch das Verfahren zur Herstellung eines HDPCVD-Oxid gefüllten Isolationsgrabens gemäß dem unabhängigen Patentanspruch 1 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
  • Das erfindungsgemäße Verfahren zur Herstellung eines HDPCVD-Oxid gefüllten Isolationsgrabens umfasst die Schritte:
    • a) in einem Halbleitersubstrat (60) wird wenigstens ein Isolationsgraben geformt,
    • b) an den Seitenwänden und am Boden des Isolationsgrabens wird durch einen Oxidationsschritt eine erste Siliziumoxidschicht (66) gebildet,
    • c) an den Seitenwänden und am Boden des Isolationsgrabens wird durch ein HDPCVD-Verfahren eine zweite Siliziumoxidschicht (68) gebildet, wobei mit einem relativ hohen Verhältnis von Abscheidung zu Ätzung gearbeitet wird,
    • d) eine dritte Siliziumoxidschicht wird durch ein Verfahren abgeschieden, abgeschieden, so dass der Isolationsgraben mit Siliziumoxid gefüllt ist, wobei mit einem im Vergleich zu Schritt c) niedrigerem Verhältnis von Abscheidung zu Ätzung gearbeitet wird, wobei als Si-Quelle in dem HDPCVD-Verfahren Tetraethylorthosilikat verwendet wird, und wobei der HDPCVD-Prozess in Schritt d) mit einem Verhältnis von Abscheidung zu Ätzung zwischen 5.0 und 7.0 durchgeführt wird.
  • In dem erfindungsgemäßen Verfahren wird also eine Oxid-Schutzschicht dadurch gebildet, dass der HDPCVD-Prozess zunächst ohne oder nur mit einer geringen Bias-Spannung zwischen Plasma und Wafer durchgeführt wird. Dadurch wird eine Abtragung der abgeschiedenen zweiten Siliziumoxidschicht vermindert oder sogar weitgehend verhindert. Bevorzugt erfolgt die Abscheidung der zweiten Siliziumoxidschicht sogar ohne Abtragung, d. h. ohne Ätzung. Da das HDPCVD-Verfahren bei der Abscheidung der zweiten Siliziumoxidschicht mit deutlich verminderter Ätzung durchgeführt wird, werden bereits auf dem Halbleitersubstrat und insbesondere auf den Seitenwänden und Kanten des Isolationsgrabens vorhandene Schichten und Strukturen nicht beschädigt bzw. abgetragen. Die verringerte Ätzung wird durch eine geringe Bias-Spannung erreicht, die ihrerseits wieder über die in das Plasma eingekoppelte Leistung eingestellt werden kann. Die Abscheidung der zweiten Siliziumoxidschicht kann auch ohne angelegte Bias-Spannung erfolgen, um praktisch ohne Ätzung zu arbeiten. Die zweite Siliziumoxidschicht sollte bis zu einer Dicke abgeschieden werden, die bei der nachfolgenden Abscheidung der dritten Siliziumoxidschicht einen ausreichenden Schutz der von der zweiten Siliziumoxidschicht bedeckten Strukturen gewährleistet.
  • Erst nach Abscheidung der zweiten Siliziumoxidschicht mit einer vorgegebenen Dicke wird die Bias-Spannung erhöht und der Isolationsgraben mit der dritten Siliziumoxidschicht vollständig mit Oxid gefüllt. Durch das erfindungsgemäße Verfahren werden Schäden, die zu einem Absinken der Einsatzspannung (Array VT), zu Leckströmen oder zu einer Gate Oxid Degradation (verringerte GOX-Zuverlässigkeit) führen, vermieden. Gegenüber dem von dem US Patent US 6 037 018 A vorgeschlagenen Verfahren weist der Prozess der vorliegenden Erfindung den Vorteil auf, dass der zusätzliche Prozessschritt der US 6 037 018 A , nämlich das Aufbringen der Oxidschutzschicht durch einen O3-TEOS Prozess vermieden wird. Im Hinblick auf die Prozessführung bei der Herstellung von Halbleiterbauelementen bedeutet dies einen erheblich geringeren Aufwand an Material und Zeit und damit eine bedeutende Kosteneinsparung.
  • Bei dem erfindungsgemäßen Verfahren wird demnach bei der Abscheidung von Siliziumoxid mit dem HDPCVD-Verfahren zunächst mit einem relativ hohen Verhältnis von Abscheidung zu Ätzung und anschließend mit einem dazu vergleichsweise niedrigem Verhältnis gearbeitet. Dabei wird die Abtragungsrate des abgeschiedenen Siliziumoxids zu Beginn im Vergleich zur nachfolgenden Abscheidung deutlich vermindert. Die Abtragungsrate kann über die Bias-Spannung zwischen Wafer und Plasma und die in das Plasma eingekoppelte Leistung eingestellt werden. Im Falle der sogenannten self-biasing, bei der sich die Bias-Spannung aus dem Verhältnis der Kapazitäten zwischen Plasma und Wafer einerseits und Plasma und der dem Wafer gegenüberliegender Elektrode andererseits einstellt, wird die Bias-Spannung durch Wahl der eingekoppelten Leistung geregelt. Die Abscheidung der zweiten und dritten Siliziumoxidschicht kann auch unmittelbar hintereinander ohne Unterbrechung mittels eines einzigen HDPCVD-Verfahrens erfolgen, wobei bei der Abscheidung der zweiten und dritten Siliziumoxidschicht in Form einer einzigen Siliziumoxidschicht lediglich die Bias-Spannung verändert wird. Das HDPCVD-Verfahren wird demnach zweistufig durchgeführt. In der ersten Stufe erfolgt die Abscheidung bei geringer oder keiner Bias-Spannung während in der zweiten Stufe die Bias-Spannung bis zum gewünschten Verhältnis von Abscheidung zu Ätzung erhöht wird.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung weist der Isolationsgraben eine Tiefe zwischen 300 und 500 nm auf, insbesondere eine Tiefe zwischen 350 und 450 nm.
  • Ebenfalls bevorzugt werden Ausführungsformen mit Isolationsgräben einer Breite von weniger als 0.3 μm, insbesondere einer Breite von weniger als 0.2 μm.
  • Gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung weist die ohne Anlegen einer RF-Spannung abgeschiedene Oxidschicht eine Dicke zwischen 20 und 200 nm auf. Ganz besonders bevorzugt wird eine Dicke der Oxidschicht zwischen 40 und 150 nm. Da die ohne Anlegen einer RF-Spannung abgeschiedene Oxidschicht einerseits eine bestimmte Dicke aufweisen sollte, um die darunterliegenden Strukturen mit Sicherheit vor Beschädigungen während des HDPCVD-Prozesses mit angelegter RF-Spannung zu schützen, andererseits die Abscheidung ohne angelegte RF-Spannung zu einer unvollständigen Füllung (Hohlräume) der Isolationsgräben führen kann, werden innerhalb der vorliegenden Erfindung Oxidschichten, die ohne angelegte RF-Spannung abgeschieden werden, ganz besonders bevorzugt, die eine Dicke zwischen 60 und 100 nm, insbesondere eine Dicke zwischen 70 und 90 nm aufweisen. Ganz besonders bevorzugt wird eine Dicke von rund 80 nm.
  • Die anschließend mit Hilfe einer angelegten RF-Spannung abgeschiedene Oxidschicht muss die Isoliergräben vollständig füllen. Daher werden Ausführungsformen bevorzugt, bei denen die mit Hilfe einer angelegten RF-Spannung abgeschiedene Oxidschicht eine Dicke zwischen 300 und 500 nm, insbesondere eine Dicke zwischen 350 und 450 nm aufweist.
  • Als nicht-leitendes Material zur Füllung der Isolationsgräben des Halbleiter-Bauelements wird bevorzugt Siliziumoxid verwendet. Als Si-Quelle beim Aufbringen der nicht-leitenden Schichten wird Tetraethylorthosilikat (TEOS) verwendet.
  • Es wird der HDPCVD-Prozess in Schritt d) bei angelegter RF-Spannung mit einem Verhältnis von Abscheidung zu Ätzung zwischen 5.0 und 7.0, insbesondere einem Verhältnis von Abscheidung zu Ätzung zwischen 5.5 und 6.5 durchgeführt. Weiterhin ist es bevorzugt, wenn der HDPCVD-Prozess in Schritt c) mit einem Verhältnis von Abscheidung zu Ätzung zwischen 300 und 2000 durchgeführt wird.
  • Bevorzugt wird beim HDPCVD-Prozess in Schritt c) eine RF-Bias-Leistung von ≤ 1 KW und in Schritt d) eine RF-Bias-Leistung von ≥ 2 KW gewählt.
  • Die Erfindung wird nachfolgend anhand der Figuren näher dargestellt. Es zeigen:
  • 1A–1C ein Verfahren zur Herstellung eines Isolationsgrabens nach dem Stand der Technik;
  • 2A–2D ein weiteres Verfahren zur Herstellung eines Isolationsgrabens nach dem Stand der Technik;
  • 3A–3B ein drittes Verfahren zur Herstellung eines Isolationsgrabens nach dem Stand der Technik;
  • 4 eine mit einem Transmissionselektronenmikroskop aufgenommene Abbildung der Beschädigungen, die durch einen herkömmlichen HDPCVD-Prozess zur Füllung von Isolationsgräben hervorgerufen werden;
  • 5 ein Verfahren nach dem Stand der Technik, mit dem die in 4 gezeigten Beschädigungen verhindert werden können;
  • 6 einen schematischen Querschnitt durch ein Halbleiterbauelement nach der Erzeugung eines gefüllten Isolationsgrabens mit einem erfindungsgemäßen Verfahren;
  • 7 eine transmissionselektronenmikroskopische Aufnahme eines Halbleiterbauelements nach der Erzeugung eines gefüllten Isolationsgrabens mit einem erfindungsgemäßen Verfahren.
  • 6 zeigt schematisch den Querschnitt eines Halbleiter-Bauelements nach dem Abscheiden einer Oxid-Schicht ohne Anlegen einer RF-Spannung an den Wafer. Dargestellt ist das Halbleitersubstrat 60, die Pad-Oxidschicht 62, die Pad-Nitridschicht 64, die Oxidschicht 66, sowie die während des HDPCVD-Prozesses ohne Anlegen einer RF-Spannung abgeschiedene Oxidschicht 68. Durch einen Kreis ist die exponierte Ecke hervorgehoben, die durch die Schicht 68 vor Beschädigungen in dem nachfolgenden HDPCVD-Schritt mit angelegter RF-Spannung geschützt wird.
  • 7 zeigt eine transmissionselektronenmikroskopische Aufnahme eines Halbleiterbauelements mit gefülltem Isolationsgraben. Durch einen Kreis ist die exponierte Ecke hervorgehoben, die durch die Schicht 68 vor Beschädigungen in dem HDPCVD-Schritt mit angelegter RF-Spannung, durch den der Isolationsgraben gefüllt wurde, geschützt wurde. Es ist eine intakte Schicht 68 ohne Beschädigungen erkennbar.
  • Beispiel
  • Zur Herstellung eines HDPCVD-Oxid gefüllten Isolationsgrabens wird zunächst in einem Halbleitersubstrat 60 durch ein Trockenätzverfahren ein Isolationsgraben geformt. Das Trockenätzverfahren wird mit einer Leistung von 300 bis 500 Watt und einem Kammerdruck von 40 bis 60 mTorr durchgeführt. In die Kammer wird ein Fluss von 5 bis 15 sccm CHF3, 70 bis 100 sccm N2 und 5 bis 10 sccm NF3 eingeleitet. Zur Abscheidung einer Siliziumoxidschicht 66 an den Seitenwänden und am Boden des Isolationsgrabens wird für einen Zeitraum von 5 Minuten bei einem Fluss von 100 sccm HCl und 10000 sccm O2 auf eine Temperatur von 1000°C erhitzt.
  • An den Seitenwänden und am Boden des Isolationsgrabens wird anschließend durch ein HDPCVD-Verfahren eine zweite Siliziumoxidschicht 68 gebildet, wobei eine Bias-RF-Power von weniger als 1 kWatt angelegt wird, so dass sich keine Bias-Spannung ausbildet. In diesem Schritt wird durch Einleiten von Ar, SiH4 und O2 eine 60 nm dicke Schicht gebildet.
  • Anschließend wird eine dritte Siliziumoxidschicht durch ein HDPCVD-Verfahren abgeschieden, wobei eine Bias-RF-Power von 2 bis 3 kWatt angelegt wird, so dass sich eine Bias-Spannung ausbildet. In diesem Schritt wird durch Einleiten von Ar, SiH4 und O2 eine bis zu 500 nm dicke Schicht abgeschieden.

Claims (14)

  1. Verfahren zur Herstellung eines HDPCVD-Oxid gefüllten Isolationsgrabens umfassend die Schritte: a) in einem Halbleitersubstrat (60) wird wenigstens ein Isolationsgraben geformt, b) an den Seitenwänden und am Boden des Isolationsgrabens wird durch einen Oxidationsschritt eine erste Siliziumoxidschicht (66) gebildet, c) an den Seitenwänden und am Boden des Isolationsgrabens wird durch ein HDPCVD-Verfahren eine zweite Siliziumoxidschicht (68) gebildet, wobei mit einem relativ hohen Verhältnis von Abscheidung zu Ätzung gearbeitet wird, d) eine dritte Siliziumoxidschicht wird durch ein Verfahren abgeschieden, abgeschieden, so dass der Isolationsgraben mit Siliziumoxid gefüllt ist, wobei mit einem im Vergleich zu Schritt c) niedrigerem Verhältnis von Abscheidung zu Ätzung gearbeitet wird, wobei als Si-Quelle in dem HDPCVD-Verfahren Tetraethylorthosilikat verwendet wird, und wobei der HDPCVD-Prozess in Schritt d) mit einem Verhältnis von Abscheidung zu Ätzung zwischen 5.0 und 7.0 durchgeführt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Isolationsgraben eine Tiefe zwischen 300 und 500 nm aufweist.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Isolationsgraben eine Tiefe zwischen 350 und 450 nm aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Isolationsgraben eine Breite von weniger als 0.3 μm aufweist.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Isolationsgraben eine Breite von weniger als 0.2 μm aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Oxidschicht (68) eine Dicke zwischen 20 und 200 nm aufweist.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die zweite Oxidschicht (68) eine Dicke zwischen 40 und 150 nm aufweist.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die zweite Oxidschicht (68) eine Dicke zwischen 60 und 100 nm aufweist.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die zweite Oxidschicht (68) eine Dicke zwischen 70 und 90 nm aufweist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Oxidschicht eine Dicke zwischen 300 und 500 nm aufweist.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die dritte Oxidschicht eine Dicke zwischen 350 und 450 nm aufweist.
  12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der HDPCVD-Prozess in Schritt d) mit einem Verhältnis von Abscheidung zu Ätzung zwischen 5.5 und 6.5 durchgeführt wird.
  13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der HDPCVD-Prozess in Schritt c) mit einem Verhältnis von Abscheidung zu Ätzung zwischen 300 und 2000 durchgeführt wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass beim HDPCVD-Prozess in Schritt c) eine RF-Bias-Leistung von ≤ 1 KW und in Schritt d) eine RF-Bias-Leistung von ≥ 2 KW eingestellt wird.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550794B2 (en) * 2002-09-20 2009-06-23 Idc, Llc Micromechanical systems device comprising a displaceable electrode and a charge-trapping layer
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US7781850B2 (en) 2002-09-20 2010-08-24 Qualcomm Mems Technologies, Inc. Controlling electromechanical behavior of structures within a microelectromechanical systems device
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
KR101354520B1 (ko) * 2004-07-29 2014-01-21 퀄컴 엠이엠에스 테크놀로지스, 인크. 간섭 변조기의 미소기전 동작을 위한 시스템 및 방법
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) * 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
TW200628877A (en) * 2005-02-04 2006-08-16 Prime View Int Co Ltd Method of manufacturing optical interference type color display
US7265009B2 (en) * 2005-02-24 2007-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. HDP-CVD methodology for forming PMD layer
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
JP2009503565A (ja) * 2005-07-22 2009-01-29 クアルコム，インコーポレイテッド Ｍｅｍｓデバイスのための支持構造、およびその方法
EP2495212A3 (de) * 2005-07-22 2012-10-31 QUALCOMM MEMS Technologies, Inc. MEMS-Vorrichtungen mit Stützstrukturen und Herstellungsverfahren dafür
US7795061B2 (en) * 2005-12-29 2010-09-14 Qualcomm Mems Technologies, Inc. Method of creating MEMS device cavities by a non-etching process
US7382515B2 (en) * 2006-01-18 2008-06-03 Qualcomm Mems Technologies, Inc. Silicon-rich silicon nitrides as etch stops in MEMS manufacture
US7450295B2 (en) * 2006-03-02 2008-11-11 Qualcomm Mems Technologies, Inc. Methods for producing MEMS with protective coatings using multi-component sacrificial layers
US20070249078A1 (en) * 2006-04-19 2007-10-25 Ming-Hau Tung Non-planar surface structures and process for microelectromechanical systems
US7763546B2 (en) * 2006-08-02 2010-07-27 Qualcomm Mems Technologies, Inc. Methods for reducing surface charges during the manufacture of microelectromechanical systems devices
US7733552B2 (en) * 2007-03-21 2010-06-08 Qualcomm Mems Technologies, Inc MEMS cavity-coating layers and methods
JP5563186B2 (ja) * 2007-03-30 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US7719752B2 (en) 2007-05-11 2010-05-18 Qualcomm Mems Technologies, Inc. MEMS structures, methods of fabricating MEMS components on separate substrates and assembly of same
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US7851239B2 (en) * 2008-06-05 2010-12-14 Qualcomm Mems Technologies, Inc. Low temperature amorphous silicon sacrificial layer for controlled adhesion in MEMS devices
US7864403B2 (en) * 2009-03-27 2011-01-04 Qualcomm Mems Technologies, Inc. Post-release adjustment of interferometric modulator reflectivity

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0813240A1 (de) * 1996-06-10 1997-12-17 Texas Instruments Incorporated Verbesserungen an oder in Bezug auf Halbleiteranordnungen
US5915190A (en) * 1995-12-27 1999-06-22 Lam Research Corporation Methods for filling trenches in a semiconductor wafer
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
EP1093158A1 (de) * 1999-10-12 2001-04-18 STMicroelectronics S.r.l. Verfahren zur Planarisierung von flachen Grabenisolationsstrukturen

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915190A (en) * 1995-12-27 1999-06-22 Lam Research Corporation Methods for filling trenches in a semiconductor wafer
EP0813240A1 (de) * 1996-06-10 1997-12-17 Texas Instruments Incorporated Verbesserungen an oder in Bezug auf Halbleiteranordnungen
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
EP1093158A1 (de) * 1999-10-12 2001-04-18 STMicroelectronics S.r.l. Verfahren zur Planarisierung von flachen Grabenisolationsstrukturen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NAG,S., CHATTERJEE,A.: Shallow trench isilation for sub-0.25-um IC technologies. In: Solid State technology, Sept. 1997, S. 129-136 *

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