DE10120789B4 - Method and circuit arrangement for reactivating a circuit from the standby state - Google Patents

Abstract

Verfahren zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises (1) mittels eines ersten Schaltmittels (2) zum Verbinden des Schaltkreises (1) mit einer elektrischen Stromversorgung (3, 4), wobei das erste Schaltmittel (2) von wenigstens zwei parallel geschalteten zweiten Schaltmitteln (51–54) in Bezug auf seinen elektrischen Widerstand entsprechend einem in einem Steuerwerk (9, 10, 13) hinterlegten zeitlichen Verlauf angesteuert wird, dadurch gekennzeichnet, dass der im Steuerwerk (9, 10, 13) hinterlegte zeitliche Verlauf zeitlich wechselnde Muster zur Ansteuerung der zweiten Schaltmittel (51–54) beschreibt.Method for activating an electrical circuit (1) operated or switched off with reduced power by means of a first switching means (2) for connecting the circuit (1) to an electrical power supply (3, 4), the first switching means (2) being connected in parallel by at least two Switched second switching means (51-54) is controlled with respect to its electrical resistance in accordance with a time profile stored in a control unit (9, 10, 13), characterized in that the time profile stored in the control unit (9, 10, 13) is temporal describes changing patterns for controlling the second switching means (51-54).

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises insbesondere aus einem Standby-Zustand nach dem Oberbegriff des Anspruchs 1 und des neben geordneten Anspruchs 3.The present invention relates to a method and a circuit arrangement for activating a electrical operated or switched off with reduced power Circuit in particular from a standby state according to the preamble of Claim 1 and in addition to ordered claim 3.

Eine derartige Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1 und 3 ist beispielsweise aus der EP 632 591 B1 bekannt. Weiterhin ist durch die EP 544 362 B1 eine Schaltungsanordnung mit schrittweise programmierbarer Energieverbrauchssteuerung bekannt, wobei ein Strompfad für einen Schaltungsteil aus einer Parallelschaltung von Transistoren gebildet ist, die zur stufenweisen Veränderung des Stromverbrauchs des Schaltungsteils getrennt angesteuert werden können. Mit Hilfe der getrennten Ansteuerung der einzelnen Transistoren wird der Stromverbrauch des Schaltungsteils eingestellt, wobei mit dem beschriebenen Verfahren keine Einschaltvorgänge gesteuert werden können.Such a circuit arrangement according to the preamble of claims 1 and 3 is for example from the EP 632 591 B1 known. Furthermore, the EP 544 362 B1 a circuit arrangement with step-by-step programmable energy consumption control is known, a current path for a circuit part being formed from a parallel connection of transistors which can be controlled separately to gradually change the current consumption of the circuit part. With the help of the separate control of the individual transistors, the current consumption of the circuit part is set, whereby no switch-on processes can be controlled with the described method.

Weiterhin ist durch die DE 199 13 465 A1 eine Schaltungsanordnung zur Ansteuerung eines Leistungstransistors offenbart, wobei das Gate des Leistungstransistors mit Hilfe zweier komplementär angesteuerter Treibertransistoren jeweils unter Zwischenschaltung eines Widerstands angesteuert wird. Mit Hilfe der zwischengeschalteten Widerstände wird das Gate des Leistungstransistors durch die beiden Treibertransistoren jeweils nur mit begrenztem Strom aufgeladen, so dass der Leistungstransistor gemäß einem zeitlichen Muster angesteuert wird, welches nachteiligerweise jedoch nur in sehr begrenztem Maß verändert werden kann.Furthermore, the DE 199 13 465 A1 discloses a circuit arrangement for driving a power transistor, the gate of the power transistor being driven with the aid of two complementarily driven driver transistors, each with the interposition of a resistor. With the help of the interposed resistors, the gate of the power transistor is only charged with a limited current by the two driver transistors, so that the power transistor is driven according to a time pattern, which disadvantageously, however, can only be changed to a very limited extent.

Zur Verringerung des Stromverbrauchs elektrischer Schaltungen ist es üblich, deren Versorgungsspannung im nicht-benötigten Zustand bzw. in Standby-Zustand zumindest für Teile der Schaltung zu verringern oder ganz abzuschalten. Eine bloße Verringerung der Versorgungsspannung wird insbesondere bei Datenspeichern eingesetzt, damit diese die gespeicherten Daten behalten und dennoch weniger Strom verbrauchen. Zur Verringerung bzw. Abschaltung der Stromversorgung wird ein elektrischer Schalter im Stromversorgungspfad angeordnet, der zur Deaktivierung des betroffenen Schaltkreises abgeschaltet und zur Aktivierung des Schaltkreises wieder angeschaltet wird. Üblicherweise wird dazu ein Halbleiterschalter in Form eines Schalttransistors eingesetzt. Da beim Einschaltvorgang die Versorgungsspannung vollständig oder wenigstens zum Teil über dem Schalttransistor anliegt, können zu Beginn des Einschaltvorgangs sehr große Ströme fließen. Dies kann Schwankungen auf den Stromversorgungsleitungen verursachen, die die Funktion vom benachbarten aktiven Schaltungsteil stören können.To reduce electricity consumption electrical circuits it is common their supply voltage in the unnecessary state or in the standby state at least for Reduce parts of the circuit or switch it off completely. A mere reduction the supply voltage is used in particular for data memories, so that they keep the stored data and still less Consume electricity. To reduce or switch off the power supply an electrical switch is placed in the power supply path, turned off to deactivate the affected circuit and turned on again to activate the circuit. Usually a semiconductor switch in the form of a switching transistor is used for this purpose. Since the supply voltage is completely or when switching on at least partly about applied to the switching transistor very large currents flow at the start of the switch-on process. This can fluctuate on the power supply lines that cause the function can interfere with the adjacent active circuit part.

Zur Verringerung dieser unerwünschten Stromspitzen ist es bekannt, zur Ansteuerung des Schalttransistors eine Treiberschaltung einzusetzen, die für ein langsames Durchschalten des Schalttransistors sorgt. Wird beispielsweise als Schalttransistor ein NMOS-Transistor mit hohem Eingangswiderstand verwendet, kann dessen Gate mit einer Treiberschaltung aus einem NMOS-Transistor zum Deaktivieren und einem PMOS-Transistor zum Aktivieren angesteuert werden, wobei der PMOS-Transistor zum Aktivieren des Schalttransistors eine geringe Weite und damit einen höheren Durchlasswiderstand in durchgesteuerten Zustand aufweist. Auf diese Weise wird erreicht, dass beim Aktivieren das Potential am Gate des Schalttransistors und damit dessen Durchlassstrom nur langsam erhöht wird. Das Gate wird dabei entsprechend der üblichen Aufladecharakteristik eines Kondensators zunächst schneller und schließlich immer langsamer aufgeladen, so dass das Endpotential nahe asymptotisch erst nach längerer Zeit erreicht wird. Nachteiligerweise führt bei dieser bekannten Schaltungsanordnung eine Verringerung des Spannungsanstiegs am Gate des Schalttransistors notwendigerweise zu einer längeren Einschaltdauer. Zusätzlich weist diese Schaltung gerade bei Speicherbausteinen mit abgesenkter Standby-Versorgungsspannung den Nachteil auf, dass diese gerade im Zustand verringerter Versorgungsspannung eine geringere Störsicherheit aufweisen, so dass die höchste Anstiegsgeschwindigkeit des Gate-Potentials gerade dann auftritt, wenn die Speicherbausteine eine verringerte Störsicherheit aufweisen.To reduce these unwanted current peaks it is known to control the switching transistor, a driver circuit use that for a slow switching of the switching transistor ensures. For example as a switching transistor an NMOS transistor with high input resistance used, the gate with a driver circuit from a NMOS transistor for deactivation and a PMOS transistor for activation can be controlled, the PMOS transistor to activate the Switch transistor a small width and thus a higher forward resistance in the controlled state. In this way it is achieved that when activated, the potential at the gate of the switching transistor and thus its forward current is only increased slowly. The gate will be there according to the usual Charging characteristics of a capacitor initially faster and finally ever slower charged so that the final potential is asymptotic only after longer Time is reached. A disadvantage of this known circuit arrangement Reduction of the voltage rise at the gate of the switching transistor necessarily to a longer one Duty cycle. additionally shows this circuit especially for memory modules with a reduced standby supply voltage the disadvantage that this is in the state of reduced supply voltage less interference immunity have so that the highest Rise velocity of the gate potential occurs if the memory modules have reduced interference immunity.

Eine weitere Möglichkeit besteht darin, das Potential des Schalter-Gates über eine RC-Beschaltung anfangs langsam und dann immer schneller anzuheben. Nachteiligerweise muss dabei der Spannungsverlauf bereits beim Entwurf der Schaltung festgelegt werden. Weiterhin sind dazu Widerstände und Kapazitäten erforderlich, die sich nicht oder nur sehr schwer integrieren lassen. Aufgrund der rein passiven Beschaltung kann der Schaltungsverlauf nur an bestimmten Grenzen verändert werden, wobei der Schaltungsaufwand umso höher wird, je mehr sich der Spannungsverlauf von der üblichen Aufladekurve eines Kondensators unterscheiden soll.Another option is the potential the switch gate over to raise an RC circuit slowly at first and then faster and faster. Disadvantageously, the voltage curve must already be in the design of the circuit. Furthermore there are resistors and capacities required, which are difficult or difficult to integrate. Due to the purely passive wiring, the circuit course can only changed at certain limits be, with the circuit complexity the higher the more Voltage curve from the usual Charging curve of a capacitor should distinguish.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren bzw. eine Schaltungsanordnung der eingangs genannten Art zu schaffen, bei denen die Einschaltdauer und der Verlauf des Einschaltstroms in einem weiten Bereich unabhängig voneinander eingestellt werden können.Object of the present invention is a method or a circuit arrangement of the entry to create the type mentioned, in which the duty cycle and the Course of the inrush current is set independently of one another in a wide range can be.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 und eine Schaltungsanordnung mit den Merkmalen des Anspruchs 3 gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen der vorliegenden Erfindung sind jeweils in den Unteransprüchen beschrieben.According to the invention, this object is achieved by a method having the features of claim 1 and a circuit arrangement having the features of claim 3. Advantageous execution Men and developments of the present invention are each described in the subclaims.

Durch das Steuerwerk, in dem der Verlauf für die Ansteuerung des ersten Schaltmittels hinterlegt werden kann, kann der Strom- bzw. Spannungsanstieg des Schaltkreises sowohl in Bezug auf eine geringe Einschaltdauer als auch eine hohe Störsicherheit optimiert werden. Dabei ist es zusätzlich möglich, die Gegebenheiten bei dem zu aktivierenden Schaltungsteil zu berücksichtigen. So kann beispielsweise bei einem Schaltungsteil ohne Speicher, der zusätzlich einen geringen Stromverbrauch aufweist und/oder keine störanfälligen weiteren Schaltkreise in seiner elektrischen Umgebung hat, der Ansteuerverlauf des zweiten Schaltmittels so gewählt werden, dass sich ein steiler Spannungsanstieg einstellt.Through the control unit in which the History for the Control of the first switching means can be stored the current or voltage rise of the circuit both in relation on a short duty cycle as well as high immunity to interference be optimized. It is also possible to take the circumstances into account to take into account the circuit part to be activated. For example, at a circuit part without memory, which also has low power consumption and / or no other fault-prone Has circuits in its electrical environment, the drive history of the second switching means selected that there is a steep rise in voltage.

Wenn der zu aktivierende Schaltungsteil Speicherbausteine aufweist, kann beispielsweise ein Spannungsverlauf vorgegeben werden, der zunächst konstant oder langsam ansteigt und gegen Ende des Aktivierungsvorgangs, wenn die Spannung an den Speicherbausteinen und damit der Störsicherheit erhöht ist, schnell ansteigt, um eine geringe Einschaltdauer zu erreichen.If the circuit part to be activated memory modules a voltage curve can be specified, for example, the initially constant or slowly increases and towards the end of the activation process if the voltage on the memory modules and thus the interference immunity elevated is rising quickly to achieve a low duty cycle.

Zur Ansteuerung des Schalttransistors wird eine Treiberschaltung eingesetzt, wobei der zum Einschalten des Schalttransistors maßgebliche Strompfad von mehreren parallel geschalteten zweiten Schaltmitteln gebildet wird, die unabhängig voneinander angesteuert werden können. Dabei kann vorgesehen sein, dass die Strompfade der einzelnen zweiten Schaltmittel verschiedene Werte für den Durchlasswiderstand bei angesteuertem zweiten Schaltmittel aufweisen. Dazu können in den Strompfaden der einzelnen zweiten Schaltmittel unterschiedliche Widerstände eingefügt werden oder aber die zweiten Schaltmittel selbst mit verschiedenen Durchlasswiderständen im angesteuerten Zustand versehen werden. Letzteres bietet sich insbesondere bei einer Integration der zweiten Schaltmittel in einem Halbleiter an, wobei für die einzelnen zweiten Schaltmittel unterschiedliche Weiten vorgesehen sein können. Auf diese Weise sind keine Widerstände erforderlich, so dass deren Temperaturprobleme vermieden werden und der Schaltungsaufwand insgesamt verringert wird.To control the switching transistor a driver circuit is used, the one for switching on of the switching transistor relevant Current path of several second switching means connected in parallel that is formed independently can be controlled from each other. It can be provided that the current paths of the individual second Switching means different values for the on resistance have controlled second switching means. You can do this in the current paths of the individual second switching means different resistors added or the second switching means themselves with different forward resistances in the controlled state. The latter is particularly useful for integration of the second switching means in a semiconductor, being for the individual second switching means provided different widths could be. In this way, no resistors are required, so their Temperature problems are avoided and the overall circuitry is reduced becomes.

Die zeitlich wechselnden Bitmuster zur Ansteuerung der zweiten Schaltmittel können beispielsweise von einem Binärzähler erzeugt werden, wobei in diesem Fall die Abfolge der Bitmuster festgelegt ist und zur Erreichung eines bestimmten Verlaufs die einzelnen Eingänge der zweiten Schaltmittel bzw. des Digital-Analog-Wandlers in Bezug auf deren Beitrag zur Ansteuerung des ersten Schaltmittels entsprechend gewichtet sein müssen.The time-changing bit patterns to control the second switching means, for example, from one Binary counter generated in which case the sequence of the bit patterns is determined and to achieve a certain course the individual inputs of the second switching means or the digital-to-analog converter with respect to their contribution to driving the first switching means accordingly must be weighted.

Vorteilhafterweise wird zur Erzeugung der zeitlich wechselnden Bitmuster ein Schieberegister eingesetzt, an dessen Parallelausgang das den Stromverlauf beschreibende Bitmuster abgegriffen wird. In dieses Schieberegister wird aus einem Speicherbaustein ein hinterlegtes Bitmuster seriell eingegeben. Sowohl der Speicherbaustein als auch das Schieberegister werden mit einem Takt beaufschlagt, in dem die einzelnen Bits aus dem Speicher in das Schieberegister hineingeschoben werden und nacheinander an den einzelnen Leitungen des Parallelausgangs erscheinen und die einzelnen zweiten Schaltmittel ansteuern. Dabei muss sichergestellt sein, dass das Schieberegister vor dem Eingeben des Bitmusters sich in einem Schaltzustand befindet, in dem die zweiten Schaltmittel nicht angesteuert werden.Advantageously, for generation the time-changing bit pattern uses a shift register, at its parallel output the bit pattern describing the current profile is tapped. A memory chip is converted into this shift register a stored bit pattern is entered serially. Both the memory chip as well as the shift register are clocked, in which the individual bits from memory into the shift register be pushed in and one after the other on the individual lines of the parallel output appear and the individual second switching means drive. It must be ensured that the shift register is in a switching state before entering the bit pattern, in which the second switching means are not controlled.

Der Speicher für die Bitfolge kann ein Festwertspeicher sein, in dem die Bitfolge unveränderbar abgelegt ist, oder auch ein programmierbarer Speicher sein, in dem auch während des Betriebs die hinterlegte Bitfolge verändert werden kann.The memory for the bit sequence can be a read-only memory in which the bit sequence is stored unchangeable is, or also be a programmable memory in which even during the Operating the stored bit sequence can be changed.

Die Erfindung wird nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Darin zeigen:The invention is described below preferred embodiments with reference to the attached Drawings closer described. In it show:

1 eine Schaltungsanordnung zum Aktivieren eines Schaltkreises gemäß dem Stand der Technik, 1 a circuit arrangement for activating a circuit according to the prior art,

2 den Aufbau einer Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel, und 2 the structure of a circuit arrangement according to a first embodiment, and

3 den Aufbau einer Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel. 3 the structure of a circuit arrangement according to a second embodiment.

Die in 1 dargestellte Schaltungsanordnung zeigt einen zu aktivierenden Schaltkreis 1, der mit einer positiven Spannungsversorgung 3 und mittels eines ersten Schaltmittels 2 mit einer negativen Spannungsversorgung 4 verbunden ist. Das erste Schaltmittel 2 ist ein NMOS-Transistor, dessen Durchlassstrom abhängig von der am Gate angelegten Spannung ist. Das Gate bzw. der Ansteuereingang des ersten Schaltmittels 2 ist mit einer Treiberschaltung verbunden, die zwei Schalttransistoren 5 bzw. 6 aufweisen, mit denen der Eingang des ersten Schaltmittels 2 entweder mit einer positiven Spannungsversorgung 8 bzw. mit Masse verbunden werden kann. Die Eingänge der beiden Treibertransistoren 5, 6 sind mit einer Treiberansteuerleitung 7 verbunden.In the 1 Circuit arrangement shown shows a circuit to be activated 1 with a positive voltage supply 3 and by means of a first switching means 2 with a negative power supply 4 connected is. The first switching device 2 is an NMOS transistor, whose forward current depends on the voltage applied to the gate. The gate or the control input of the first switching means 2 is connected to a driver circuit, the two switching transistors 5 respectively. 6 have with which the input of the first switching means 2 either with a positive power supply 8th or can be connected to ground. The inputs of the two driver transistors 5 . 6 are with a driver control line 7 connected.

Zum Aktivieren des Schaltkreises 1 wird die Treiberansteuerleitung 7 mit einer positiven Spannung beaufschlagt, so dass der Transistor 5 durchschaltet. Durch den Transistor 5 fließt ein Strom von der positiven Spannungsversorgung 8 zum Gate des ersten Schaltmittels 2, das einen Kondensator bildet und zunächst erst aufgeladen werden muss, so dass die Spannung am Gate des ersten Schaltmittels 2 langsam ansteigt. Die Anstiegsgeschwindigkeit der Spannung am Gate des ersten Schaltmittels 2 hängt vom Schaltwiderstand des Treibertransistors 5 im durchgeschalteten Zustand ab. Um den Stromanstieg durch das erste Schaltmittel 2 beim Reaktivieren des Schaltkreises 1 zu begrenzen, ist die Weite des Treibertransistors 5 kleiner als die des Transistors 6, so dass über den Transistor 5 nur ein geringer Strom fließen kann und somit das Gate des ersten Schaltmittels 2 nur langsam aufgeladen werden kann. Die Weite des Transistors 6 ist größer gewählt, wodurch dessen Schaltwiderstand kleiner ist und das Deaktivieren des ersten Schaltmittels 2 und des Schaltkreises 1 schneller geschieht.To activate the circuit 1 becomes the driver control line 7 supplied with a positive voltage so that the transistor 5 turns on. Through the transistor 5 a current flows from the positive voltage supply 8th to the gate of the first switching means 2 , which forms a capacitor and must first be charged, so that the voltage at the gate of the first switching means 2 slowly increases. The rate of rise of the voltage at the gate of the first switching means 2 depends on the switching resistance of the driver transistor 5 in the connected state. To the Stro man through the first switching means 2 when reactivating the circuit 1 limit is the width of the driver transistor 5 smaller than that of the transistor 6 so that over the transistor 5 only a small current can flow and thus the gate of the first switching means 2 can only be charged slowly. The width of the transistor 6 is chosen larger, whereby its switching resistance is smaller and the deactivation of the first switching means 2 and the circuit 1 happens faster.

2 zeigt eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung gemäß einer ersten Ausführungsform. Darin ist der zu aktivierende Schaltkreis 1 ebenfalls mit einer positiven Spannungsversorgung 3 und über das erste Schaltmittel 2 mit einer negativen Spannungsversorgung 4 verbunden. Das erste Schaltmittel 2 ist auch in diesem Fall ein NMOS-Transistor. Das Gate des ersten Schaltmittels 2 kann wie aus dem Stand der Technik bekannt über einen Schalttransistor 6 zum Deaktivieren des Schaltkreises 1 mit Masse verbunden werden. Zum Aktivieren des ersten Schaltmittels 2 kann dessen Gate mittels einer Reihe parallel geschalteter zweiter Schaltmittel 51–54 mit der positiven Spannungsversorgung 8 verbunden werden. Insgesamt sind zwölf zweite Schaltmittel vorgesehen, von denen jedoch nur vier dargestellt sind. Die Eingänge der zweiten Schaltmittel 51–54 sind mit dem Parallelausgang eines Schieberegisters 9 derart verbunden, dass jedes der zweiten Schaltmittel 51–54 mit einer Ausgangsleitung des 12 Bit umfassenden Parallelausgangs verbunden ist. 2 shows an embodiment of the circuit arrangement according to the invention according to a first embodiment. Inside is the circuit to be activated 1 also with a positive voltage supply 3 and the first switching means 2 with a negative power supply 4 connected. The first switching device 2 is also an NMOS transistor in this case. The gate of the first switching means 2 can, as is known from the prior art, via a switching transistor 6 to deactivate the circuit 1 to be connected to ground. To activate the first switching device 2 can its gate by means of a series of second switching means connected in parallel 51 - 54 with the positive voltage supply 8th get connected. A total of twelve second switching means are provided, of which only four are shown. The inputs of the second switching means 51 - 54 are with the parallel output of a shift register 9 connected such that each of the second switching means 51 - 54 is connected to an output line of the 12-bit parallel output.

Der serielle Eingang des Schieberegisters 9 ist mit einem seriellen Ausgang eines Festwert-Schieberegisters 10 verbunden. Das Festwertschieberegister 10 ist so eingerichtet, dass bei Aktivieren eines Restore-Eingangs ein fest in dem Baustein 10 hinterlegter Wert in das Schieberegister geladen wird, der dann entsprechend eines am Festwert-Schieberegister 10 angelegten Taktsignals am seriellen Ausgang ausgegeben wird.The serial input of the shift register 9 is with a serial output of a fixed value shift register 10 connected. The fixed value shift register 10 is set up so that when a restore input is activated a fixed in the block 10 stored value is loaded into the shift register, which then corresponds to one on the fixed value shift register 10 applied clock signal is output at the serial output.

Das Schieberegister 9 hingegen ist so eingerichtet, dass es bei Aktivieren des Restore-Eingangs sämtliche Stellen auf High bzw. Eins setzt, so dass die zweiten Schaltmittel 51–54 sperren und somit das erste Schaltmittel 2 nicht angesteuert wird.The shift register 9 on the other hand, it is set up so that when the restore input is activated, it sets all digits to high or one, so that the second switching means 51 - 54 block and thus the first switching means 2 is not controlled.

Zur Steuerung der gesamten Schaltungsanordnung ist eine Deaktivierungsleitung 11 und eine Aktivierungsleitung 12 vorgesehen. Die Deaktivierungsleitung 11 ist sowohl mit dem Eingang des Treibertransistors 6 zum Deaktivieren des Gates des ersten Schaltmittels 2 als auch mit den Restore-Eingängen des Schieberegisters 9 und des Festwert-Schieberegisters 10 verbunden. Durch Ansteuern der Deaktivierungsleitung 11 wird somit das Gate des ersten Schaltmittels 2 mit Masse verbunden, so dass dieses sperrt, das Schieberegister 9 mit Einsen geladen, so dass die zweiten Schaltmittel 51–54 sperren, und das Festwert-Schieberegister 10 mit der hinterlegten Bitfolge geladen.A deactivation line is used to control the entire circuit arrangement 11 and an activation line 12 intended. The deactivation line 11 is both with the input of the driver transistor 6 to deactivate the gate of the first switching means 2 as well as with the restore inputs of the shift register 9 and the fixed value shift register 10 connected. By activating the deactivation line 11 thus becomes the gate of the first switching means 2 connected to ground so that it locks the shift register 9 loaded with ones, so the second switching means 51 - 54 lock, and the fixed value shift register 10 loaded with the stored bit sequence.

Um das erste Schaltmittel 2 durchzusteuern und damit den Schaltkreis 1 zu aktivieren, wird die Ansteuerung der Deaktivierungsleitung 11 beendet, so dass der Treibertransistor 6 sperrt und die beiden Schieberegister 9, 10 freigegeben werden. Zusätzlich wird die Aktivierungsleitung 12 mit einem Taktsignal beaufschlagt, so dass die zuvor in das Festwert-Schieberegister 10 geladene Bitfolge seriell in das Schieberegister 9 geladen wird. Dabei bewirkt ein nicht gesetztes Bit, das in das Schieberegister 9 geladen wird, dass die entsprechende Leitung des Parallelausgangs des Schieberegisters 9 von Eins auf Null schaltet und damit das an der entsprechenden Leitung angeschlossene zweite Schaltmittel 51–54 durchschaltet. Ein nicht gesetztes Bit wandert dabei bei jedem Taktschritt eine Leitung des Parallelausgangs weiter und schaltet dabei jedesmal das nächste zweite Schaltmittel 51–54 durch.To the first switching device 2 to control and thus the circuit 1 to activate, the activation of the deactivation line 11 ended so the driver transistor 6 locks and the two shift registers 9 . 10 be released. In addition, the activation line 12 supplied with a clock signal so that the previously shifted into the fixed value shift register 10 bit sequence loaded serially into the shift register 9 is loaded. A bit that is not set causes the shift register 9 that the corresponding line of the parallel output of the shift register is loaded 9 switches from one to zero and thus the second switching means connected to the corresponding line 51 - 54 turns on. A bit that is not set migrates one line of the parallel output with each clock step and switches the next second switching means each time 51 - 54 by.

Aufgrund der unterschiedlichen Weiten und damit Durchlasswiderstände der einzelnen zweiten Schaltmittel 51–54 ergibt sich somit bei einer durch das Schieberegister 9 hindurchgeschobenen Null ein anderer Übergangswiderstand zwischen der positiven Spannungsversorgung 8 und dem Gate des ersten Schaltmittels 2, so dass auf diese Weise durch Einstellung der Weiten bzw. Schaltwiderstände der zweiten Schaltmittel 51–54 ein beliebiger Verlauf für den Strom eingestellt werden kann, mit dem das Gate des ersten Schaltmittels 2 aufgeladen wird. Eine weitere Variierungsmöglichkeit ergibt sich dadurch, dass die vom Festwert-Schieberegister 10 in das Schieberegister 9 seriell geladene Bitfolge mehrere gesetzte Nullen enthalten kann, die nach und nach beim Parallelausgang des Schieberegisters 9 erscheinen.Due to the different widths and thus forward resistances of the individual second switching means 51 - 54 thus results in a through the shift register 9 pushed through zero another contact resistance between the positive voltage supply 8th and the gate of the first switching means 2 , so that in this way by adjusting the width or switching resistance of the second switching means 51 - 54 any course for the current can be set with which the gate of the first switching means 2 is charged. Another possible variation results from the fact that the fixed value shift register 10 into the shift register 9 serially loaded bit sequence can contain several set zeros, which are gradually added to the parallel output of the shift register 9 appear.

Nachfolgend ist ein Beispiel für die Dimensionierung der an den zwölf Ausgangsleitungen des Schieberegisters 9 angeschlossenen zweiten Schaltmittel sowie für die im Festwert-Schieberegister 10 hinterlegte Bitfolge angegeben.The following is an example of the dimensioning of the on the twelve output lines of the shift register 9 connected second switching means as well as for those in the fixed value shift register 10 stored bit sequence specified.

Transistornummertransistor number Weite (in μm)width (in μm) 1 (Bezugsziffer 54)1 (reference number 54) 11 2 (Bezugsziffer 53)2 (reference number 53) 0,50.5 3 (Bezugsziffer 52)3 (reference number 52) 11 44 11 55 11 66 22 77 22 88th 22 99 55 1010 55 1111 55 12 (Bezugsziffer 51)12 (Reference number 51) 55

Bitfolge (beginnend mit dem niederwertigsten Bit): 0, 1, 0, 1, 0, 0, 1, 0, 1, 0, 0, 0.Bit sequence (starting with the least significant Bit): 0, 1, 0, 1, 0, 0, 1, 0, 1, 0, 0, 0.

Die Dimensionierung der zweiten Schaltmittel 51–54 und die in das Schieberegister 9 geladene Bitfolge wird so aufeinander abgestimmt, dass ein gewünschtes Profil des Ladestroms für das Gate des ersten Schaltmittels 2 erreicht wird.The dimensioning of the second switching means 51-54 and those in the shift register 9 loaded bit sequence is coordinated so that a Desired profile of the charging current for the gate of the first switching means 2 is achieved.

Mit den oben im Beispiel angegebenen Daten wird erreicht, dass im ersten Schritt der erste Transistor 54 eingeschaltet wird, womit innerhalb eines Taktes die Einsatzspannung des ersten Schaltmittels 2 erreicht wird. Dazu wird der Wert des ersten Bits (0) der Bitfolge vom Festwert-Schieberegister in das Schieberegister 9 geladen, so dass die erste Leitung des Parallelausgangs auf Null gesetzt wird und das an diese Ausgangsleitung angeschlossene zweite Schaltmittel 54 durchgeschaltet wird. Im nächsten Schritt wird der Potentialanstieg am Gate des ersten Schaltmittels 2 reduziert, damit der Einschaltstrom einen Wert von 200 μA nicht überschreitet. Dazu wird im zweiten Takt das zweite Bit (1) der Bitfolge in das Schieberegister 9 geladen, so dass Bit 1 (0) an die zweite Ausgangsleitung des Parallelausgangs und Bit 2 (1) an die erste Leitung des Parallelausgangs gesetzt wird und anstelle des zweiten Schaltmittels 54 das zweite Schaltmittel 53 durchgeschaltet wird. Das zweite Schaltmittel 53 hingegen besitzt eine geringere Weite und damit einen höheren Durchgangswiderstand, so dass der von der positiven Stromversorgung 8 zum Gate des ersten Schaltmittels 2 fließende Strom und damit der sich am Gate einstellende Potentialanstieg verringert wird.With the data given above in the example it is achieved that in the first step the first transistor 54 is switched on, thus the threshold voltage of the first switching means within one cycle 2 is achieved. For this purpose, the value of the first bit (0) of the bit sequence is shifted from the fixed value shift register into the shift register 9 loaded so that the first line of the parallel output is set to zero and the second switching means connected to this output line 54 is switched through. The next step is the potential increase at the gate of the first switching means 2 reduced so that the inrush current does not exceed a value of 200 μA. To do this, the second bit ( 1 ) of the bit sequence in the shift register 9 loaded so that bit 1 (0) is placed on the second output line of the parallel output and bit 2 (1) on the first line of the parallel output and instead of the second switching means 54 the second switching means 53 is switched through. The second switching device 53 on the other hand, has a smaller width and thus a higher volume resistance, so that of the positive power supply 8th to the gate of the first switching means 2 flowing current and thus the potential rise occurring at the gate is reduced.

Die Abmessungen der Weiten der zweiten Schaltmittel 51–54 sind so gewählt, dass mit einer geeigneten Bitfolge zum einen der durch das erste Schaltmittel 2 fließende Einschaltstrom begrenzt bleibt und zum anderen die Einschaltphase möglichst kurz bleibt. Aus diesem Grund werden mit jedem Takt zunehmend mehr zweite Schaltmittel 51–54 aktiviert, indem aus dem Festwert-Schieberegister 10 zunehmend mehr Bits mit dem Wert Null in das Schieberegister 9 geladen werden. Am Ende des Einschaltvorgangs nach zwölf Zyklen sind alle Leitungen des Parallelausgangs des Schieberegisters 9 auf 0 gesetzt, so dass alle zweiten Schaltmittel 51–54 eingeschaltet sind.The dimensions of the width of the second switching means 51 - 54 are selected in such a way that with a suitable bit sequence, on the one hand, the through switching means 2 flowing inrush current remains limited and on the other hand the on-phase remains as short as possible. For this reason, more and more second switching means become available with each cycle 51 - 54 activated by moving from the fixed value shift register 10 increasingly more bits with zero value in the shift register 9 Loading. At the end of the switch-on process after twelve cycles, all lines of the parallel output of the shift register are 9 on 0 set so that all second switching means 51 - 54 are switched on.

Eine zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung ist in 3 dargestellt. In dieser Ausführungsform wurde ein zusätzlicher Freiheitsgrad gewonnen, indem das Festwert-Schieberegister 10 durch ein programmierbares Schieberegister 13 ersetzt wurde. Das programmierbare Schieberegister 13 weist einen Adresseingang 14 zum Ansprechen des Schieberegisters 13 und einen Dateneingang 15 zum Laden der Bitfolge in das Schieberegister 13 auf. Der Unterschied zum ersten Ausführungsbeispiel besteht darin, dass in diesem Fall die im Schieberegister 13 hinterlegte Bitfolge verändert werden kann. Es ist somit möglich, während des laufenden Betriebs die zum Aktivieren verwendete Bitfolge zu verändern. Beispielsweise kann auf diese Weise vor Beginn des Aktivierungsvorgangs des Schaltkreises 1 der Zustand des Schaltkreises 1 und gegebenenfalls mit diesem in elektrischer Verbindung stehender weiterer Schaltungsteile analysiert werden, um ein Anforderungsprofil für den Stromverlauf beim Aktivierungsvorgang zu erstellen. Dieser Verlauf kann dann in eine Bitfolge umgesetzt werden, die in das Schieberegister 13 geladen wird. Wenn beispielsweise im Schaltkreis 1 zum betreffenden Zeitpunkt keine relevanten Daten gespeichert sind und weiterhin sich in der elektrischen Umgebung keine aktiven störanfälligen Schaltungsteile befinden, kann ein steilerer Stromverlauf beim Aktivierungsvorgang gewählt werden.A second embodiment of the circuit arrangement according to the invention is shown in 3 shown. In this embodiment, an additional degree of freedom was gained by the fixed value shift register 10 through a programmable shift register 13 was replaced. The programmable shift register 13 has an address input 14 to address the shift register 13 and a data input 15 for loading the bit sequence into the shift register 13 on. The difference to the first embodiment is that in this case, the shift register 13 stored bit sequence can be changed. It is therefore possible to change the bit sequence used for activation during ongoing operation. For example, in this way, before the activation process of the circuit begins 1 the state of the circuit 1 and, if necessary, be analyzed with further circuit parts which are in electrical connection in order to create a requirement profile for the current profile during the activation process. This course can then be converted into a bit sequence, which is in the shift register 13 is loaded. If, for example, in the circuit 1 at the relevant point in time no relevant data are stored and there are still no active circuit parts susceptible to faults in the electrical environment, a steeper current profile can be selected during the activation process.

Claims (8)

Verfahren zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises (1) mittels eines ersten Schaltmittels (2) zum Verbinden des Schaltkreises (1) mit einer elektrischen Stromversorgung (3, 4), wobei das erste Schaltmittel (2) von wenigstens zwei parallel geschalteten zweiten Schaltmitteln (51–54) in Bezug auf seinen elektrischen Widerstand entsprechend einem in einem Steuerwerk (9, 10, 13) hinterlegten zeitlichen Verlauf angesteuert wird, dadurch gekennzeichnet, dass der im Steuerwerk (9, 10, 13) hinterlegte zeitliche Verlauf zeitlich wechselnde Muster zur Ansteuerung der zweiten Schaltmittel (51–54) beschreibt.Method for activating an electrical circuit operated or switched off with reduced power ( 1 ) by means of a first switching means ( 2 ) to connect the circuit ( 1 ) with an electrical power supply ( 3 . 4 ), the first switching means ( 2 ) of at least two second switching means connected in parallel ( 51 - 54 ) in terms of its electrical resistance corresponds to that in a control unit ( 9 . 10 . 13 ) stored timing is controlled, characterized in that the control unit ( 9 . 10 . 13 ) stored temporal course of time-changing patterns for controlling the second switching means ( 51 - 54 ) describes. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zeitlich wechselnden Muster zur Ansteuerung der zweiten Schaltmittel (51–54) von dem Parallelausgang eines Schieberegisters (9) erzeugt werden, in das eine hinterlegte Bitfolge seriell eingegeben wird.A method according to claim 1, characterized in that the time-changing patterns for controlling the second switching means ( 51 - 54 ) from the parallel output of a shift register ( 9 ) are generated in which a stored bit sequence is entered serially. Schaltungsanordnung zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises (1) mittels eines ersten Schaltmittels (2) zum Verbinden des Schaltkreises (1) mit einer elektrischen Stromversorgung (3, 4), mit wenigstens zwei parallel geschalteten zweiten Schaltmitteln (51–54) zum Ansteuern des ersten Schaltmittels (2), wobei die Schaltungsanordnung ein Steuerwerk (9, 10, 13) zum Ansteuern des ersten Schaltmittels (2) in Bezug auf seinen elektrischen Widerstand entsprechend einem in dem Steuerwerk (9, 10, 13) hinterlegbaren zeitlichen Verlauf aufweist, dadurch gekennzeichnet, dass das Steuerwerk derart eingerichtet ist, dass der im Steuerwerk (9, 10, 13) hinterlegte zeitliche Verlauf zeitlich wechselnde Muster zur Ansteuerung der zweiten Schaltmittel (51–54) beschreibt.Circuit arrangement for activating an electrical circuit operated or switched off with reduced power ( 1 ) by means of a first switching means ( 2 ) to connect the circuit ( 1 ) with an electrical power supply ( 3 . 4 ), with at least two second switching means connected in parallel ( 51 - 54 ) to control the first switching device ( 2 ), the circuit arrangement being a control unit ( 9 . 10 . 13 ) to control the first switching device ( 2 ) in terms of its electrical resistance corresponding to one in the control unit ( 9 . 10 . 13 ) which can be stored over time, characterized in that the control unit is set up in such a way that the control unit ( 9 . 10 . 13 ) stored temporal course of time-changing patterns for controlling the second switching means ( 51 - 54 ) describes. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass das Steuerwerk (9, 10, 13) ein Schieberegister (9) aufweist, dessen Parallelausgang mit den Ansteuereingängen der zweiten Schaltmittel (51–54) verbunden ist, und das Steuerwerk (9, 10, 13) derart eingerichtet ist, dass der zeitliche Verlauf als hinterlegte Bitfolge seriell in das Schieberegister (9) eingegeben werden kann.Circuit arrangement according to claim 3, characterized in that the control unit ( 9 . 10 . 13 ) a shift register ( 9 ), whose parallel output with the control inputs of the second switching means ( 51 - 54 ) and the control unit ( 9 . 10 . 13 ) is set up in such a way that the temporal course is stored serially in the Shift register ( 9 ) can be entered. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass das Steuerwerk (9, 10, 13) einen Festspeicher (10) zur Speicherung der Bitfolge und zur seriellen Ausgabe der gespeicherten Bitfolge in das Schieberegister (9) aufweist.Circuit arrangement according to claim 4, characterized in that the control unit ( 9 . 10 . 13 ) a permanent memory ( 10 ) for storing the bit sequence and for serial output of the stored bit sequence into the shift register ( 9 ) having. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Schaltungsanordnung (9, 10, 13) einen auch im Betrieb programmierbaren Speicher (13) zum Speichern der Bitfolge und zur seriellen Ausgabe der gespeicherten Bitfolge in das Schieberegister (9) aufweist.Circuit arrangement according to claim 4, characterized in that the circuit arrangement ( 9 . 10 . 13 ) a memory that can also be programmed during operation ( 13 ) for storing the bit sequence and for serial output of the stored bit sequence into the shift register ( 9 ) having. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass die zweiten Schaltmittel (51–54) gemeinsam in einem Halbleiter integriert sind.Circuit arrangement according to one of claims 3 to 6, characterized in that the second switching means ( 51 - 54 ) are integrated together in one semiconductor. Schaltungsanordnung nach einem der Ansprüche 3–7, dadurch gekennzeichnet, dass die zweiten Schaltmittel (51–54) wenigstens zwei unterschiedliche Werte für die Durchlasswiderstände der einzelnen zweiten Schaltmittel (51–54) im angesteuerten Zustand aufweisen.Circuit arrangement according to one of claims 3-7, characterized in that the second switching means ( 51 - 54 ) at least two different values for the forward resistances of the individual second switching means ( 51 - 54 ) in the activated state.